JP2014112723A - Wiring board with built-in electronic component - Google Patents
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Abstract
Description
本発明は電子部品内蔵配線基板に関する。 The present invention relates to an electronic component built-in wiring board.
従来より、複数のプリント配線基板を多段に積層した多層板の内部に半導体素子のような電子部品を埋め込んだ、いわゆる埋設型の電子部品内蔵配線基板が知られている。図15は代表的な埋設型の電子部品内蔵配線基板100の垂直断面図である。図15に示したように、この電子部品内蔵配線基板100では、3層のプリント配線基板101,102,103が積層され、合計4層の配線パターン104,105,106,107が配設され、それぞれの配線パターン104〜107はスルーホール108A〜108E等の層間接続部材により層間接続されている。そして、半導体素子120はプリント配線基板101と102との間に配設された配線パッド109上にマウントされており、半導体素子120はプリント配線基板102,103の一部をくり抜いたスペース110内に埋設されている。
2. Description of the Related Art Conventionally, a so-called embedded electronic component built-in wiring board in which an electronic component such as a semiconductor element is embedded in a multilayer board in which a plurality of printed wiring boards are stacked in multiple stages is known. FIG. 15 is a vertical sectional view of a typical embedded type electronic component built-in
ところで、このような埋設型の電子部品内蔵配線基板100を製造するには、プリント配線基板102,103の一部を片面側からくり抜いて半導体素子120を埋設するためのスペース110を設け、半導体素子120をマウントした後に半導体素子120の周囲の隙間にエポキシ樹脂等の絶縁性封止材料130を充填した後に硬化させて半導体素子120を埋設するのが一般的である。
By the way, in order to manufacture such an embedded type electronic component built-in
しかし、このようにプリント配線基板102,103の一部を機械的にくり抜くと、プリント配線基板102,103の機械的強度が低下したり、プリント配線基板102,103のくり抜き時の切断面と、充填した絶縁性封止材料130との境界面から水分が侵入し易くなり耐湿性が低下するという問題がある。
However, if a part of the printed
更にプリント配線基板103のくり抜き部分に絶縁性封止材料130を充填した部分には配線パターンが形成できないため、この部分を利用して配線パターンを形成し、集積度を上げることができないという問題がある。
Furthermore, since the wiring pattern cannot be formed in the portion where the insulating sealing
本発明は上記従来の問題を解消するためになされた発明である。即ち本発明は、機械的強度や耐湿性といった電子部品内蔵配線基板としての信頼性が高く、しかも多層板表面全体に配線パターンを形成して集積度を向上させることのできる電子部品内蔵配線基板を提供することを目的とする。 The present invention has been made to solve the above conventional problems. That is, the present invention provides a wiring board with a built-in electronic component that is highly reliable as a wiring board with a built-in electronic component, such as mechanical strength and moisture resistance, and can improve the degree of integration by forming a wiring pattern over the entire surface of the multilayer board. The purpose is to provide.
上記の課題を解決するため、本発明は、電極パッドを含む第1の配線パターンと、前記第1の配線パターンの前記電極パッドに電気的に接続された電子部品と、前記電子部品が接続された側の前記第1の配線パターンの面上に位置しかつ前記電子部品の高さ方向が貫通できる該電子部品の高さの中途までの厚みにされている、補強材を含む絶縁樹脂製の第1の絶縁基板と、第1の面と該第1の面に対向する第2の面とを有する、補強材を含む絶縁性基板と、該第1、第2の面上にそれぞれ設けられた第2、第3の配線パターンとを備え、かつ、前記電子部品の高さ方向が突入できる開口部を備えて、該開口部の中に前記電子部品の高さ方向が突入するように、前記第1の面の側が前記第1の配線パターンが位置する側の面とは反対の側の前記第1の絶縁基板の面に向けられて該第1の絶縁基板の面上に積層位置するコア基板と、前記コア基板の前記開口部上を覆うように該コア基板の前記第2の面上に積層位置する、補強材を含む絶縁樹脂製の第2の絶縁基板と、前記第2の絶縁基板の前記コア基板が位置する側の面とは反対の側の面上に積層位置する第4の配線パターンと、を具備し、前記コア基板の前記開口部の中の前記電子部品との隙間には、前記第1の絶縁基板からの樹脂が滲みだし位置していることを特徴とする。 In order to solve the above-described problems, the present invention provides a first wiring pattern including an electrode pad, an electronic component electrically connected to the electrode pad of the first wiring pattern, and the electronic component connected to each other. Made of an insulating resin including a reinforcing material, which is located on the surface of the first wiring pattern on the other side and has a thickness up to the middle of the height of the electronic component that can penetrate the height direction of the electronic component An insulating substrate including a reinforcing material, having a first insulating substrate, a first surface, and a second surface opposite to the first surface, and provided on the first and second surfaces, respectively. The second and third wiring patterns, and an opening through which the height direction of the electronic component can enter, so that the height direction of the electronic component enters into the opening, The first surface side is opposite to the surface on which the first wiring pattern is located. A core substrate positioned on the surface of the first insulating substrate and facing the surface of the first insulating substrate; and on the second surface of the core substrate so as to cover the opening of the core substrate. A second insulating substrate made of an insulating resin including a reinforcing material and positioned on the surface of the second insulating substrate opposite to the surface of the second insulating substrate opposite to the surface on which the core substrate is positioned. A wiring pattern, and the resin from the first insulating substrate oozes out in the gap between the opening and the electronic component in the core substrate.
本発明によれば、コア基板の開口部に電子部品を収容し、更にその上に絶縁基板を重ねて完全に蓋をするので、機械的強度や耐湿性といった電子部品内蔵配線基板としての信頼性が高く、しかも多層板表面全体に配線パターンを形成して集積度を向上させることのできる電子部品内蔵配線基板が得られる。 According to the present invention, the electronic component is accommodated in the opening of the core substrate, and the insulating substrate is further stacked thereon to completely cover it, so that the reliability as a wiring substrate with a built-in electronic component such as mechanical strength and moisture resistance is achieved. In addition, it is possible to obtain a wiring board with a built-in electronic component in which the wiring pattern can be formed on the entire surface of the multilayer board and the integration degree can be improved.
(第1の実施形態)
以下、本発明の第1の実施の形態に係る電子部品内蔵配線基板の製造について説明する。図1は本実施形態に係る電子部品内蔵配線基板の製造方法のフローチャートであり、図2、図3及び図4は製造途中の本実施形態に係る電子部品内蔵配線基板の垂直断面図である。
(First embodiment)
Hereinafter, the manufacture of the electronic component built-in wiring board according to the first embodiment of the present invention will be described. FIG. 1 is a flowchart of a method for manufacturing an electronic component built-in wiring board according to the present embodiment, and FIGS. 2, 3 and 4 are vertical cross-sectional views of the electronic component built-in wiring board according to the present embodiment during manufacturing.
本実施形態に係る電子部品内蔵配線基板を製造するには、まず絶縁基板の両面に配線パターンを形成した、いわゆる二層板を用意する。この二層板はガラス繊維のような補強材シートにエポキシ樹脂のような熱硬化性樹脂を含浸させたプリプレグの両面に銅箔を重ね、加熱下に加圧することにより製造する。 In order to manufacture the electronic component built-in wiring board according to the present embodiment, first, a so-called two-layer board in which wiring patterns are formed on both surfaces of an insulating substrate is prepared. This two-layer plate is manufactured by stacking copper foil on both surfaces of a prepreg impregnated with a thermosetting resin such as an epoxy resin in a reinforcing material sheet such as glass fiber and pressurizing under heating.
この二層型配線基板10表面の導体板14,16にパターニングを施す。パターニングの方法としては、例えば感光性樹脂を塗布し、マスクパターンを重ねて露光し、現像するフォトリソグラフ法などによりマスキング(図示省略)を形成する(ステップ1)。次いでこのマスキングの上からエッチング処理を施す(ステップ2)。かくして図2(b)に示すように配線パターン14a,16aが形成された二層板10が形成される。
The
次いで二層板10上の、スルーホールを形成する位置にドリリング等の機械加工やレーザー光線照射などの光学的方法により図2(c)に示したような絶縁性基板12に貫通孔17の形成された二層板10aを得る(ステップ3)。次いで無電解メッキや電解メッキを施すことにより、この二層板10aの表面及び貫通孔17の内壁に金属層を析出させる(ステップ4)。かくして図2(d)に示したようなスルーホール金属層18を備えたコア基板10bが形成される。
Next, a through-
一方、前記二層板10とは別に、バンプ付銅箔を形成する。このバンプ付銅箔を形成するには、まず図3(e)に示したような銅箔20表面に、孔が設けられたマスクスクリーン(図示省略)をセットする(ステップ1a)。次いでマスクスクリーンの上から、銀微粒子を樹脂中に分散させた銀ペーストのような導電性ペーストを印刷して(ステップ2a)ペーストバンプ22を形成する。次いで、ペーストバンプ22を乾燥して半硬化させる(ステップ3a)。かくして図3(f)に示したようなバンプ付銅箔20aが得られる。
On the other hand, a bumped copper foil is formed separately from the two-
次に図3(g)に示したように、上記のようにして形成したコア基板10bの下面側にプリプレグ24とバンプ付銅箔20aを重ね合わせる(ステップ5)。同様にコア基板10bの上面側にもプリプレグ25を重ね、更にその上に上記バンプ付銅箔20aと同様の方法で形成した、もう一枚のバンプ付銅箔21aを図3(g)のように重ね合わせる(ステップ5)。次にこの重ね合わせた状態で加熱下に加圧する(ステップ6)。するとペーストバンプ22,23はプリプレグ24,25を貫通し、図3(h)のようにコア基板10b表面の配線パターン14a,16aに当接する。それと同時に熱でペーストバンプ22,23、及びプリプレグ24,25が完全に硬化する。かくして図3(h)に示したような、銅箔20,21と配線パターン14a,16aとが電気的に接続された多層板中間体30が得られる。
Next, as shown in FIG. 3G, the
次いでこの多層板中間体30表面の銅箔20,21をパターニングする(ステップ7)。かくして図3(i)に示したように表面に配線パターン20a,21a,21bが形成された多層板中間体30aが得られる。次いで多層板中間体30aの表面配線パターンのうち、図4(j)に示すように、半導体素子の電極に対応する位置に形成した電極パッド21b,21b,…上に銀ペーストバンプ26,26,…を形成する(ステップ8)。この銀ペーストバンプ26,26,…の形成方法は上記導体バンプ20,20,…の形成方法と実質的に同じである。
Next, the copper foils 20 and 21 on the surface of the multilayer board intermediate 30 are patterned (step 7). In this way, as shown in FIG. 3 (i), the multilayer board intermediate 30a having the
すなわち、バンプ形成部分に貫通孔を設けたマスクパターンをセットし(ステップ1a)、この貫通孔内に導電性ペースト、例えば銀などの金属微粒子をエポキシ樹脂のような液状樹脂中に分散させたペースト状組成物を充填し、マスクパターン上面からスキージ(ステップ2a)し、前記マスクパターンを剥離し、乾燥し加熱して半硬化する(ステップ3a)ことからなる方法である。 That is, a mask pattern in which through holes are provided in a bump forming portion is set (step 1a), and a conductive paste, for example, metal paste such as silver dispersed in a liquid resin such as an epoxy resin in the through holes. This is a method comprising filling the composition, squeegeeing from the upper surface of the mask pattern (step 2a), peeling the mask pattern, drying, heating and semi-curing (step 3a).
但し、ここで形成する銀ペーストバンプ26,26,…の大きさは、高さが10〜30μm、底面半径が20〜50μmである。これは後述する半導体素子28の大きさに対応させるためである。
However, the silver paste bumps 26, 26,... Formed here have a height of 10 to 30 μm and a bottom surface radius of 20 to 50 μm. This is to correspond to the size of the
次にバンプ形成後、銀ペーストバンプ26,26,…を硬化させる。然る後に、例えば電解メッキや無電解メッキなどのNiメッキ処理を施すことにより、銀ペーストバンプ26,26,…及びその底部の電極パッド21b表面にバリアメタル層としてのNi層27aを形成する。次いでNi層27aの上からAuメッキ処理を施すことによりAu層27bを形成する。こうして多層板中間体30bが得られる。
Next, after the bumps are formed, the silver paste bumps 26, 26,. Thereafter, Ni plating treatment such as electrolytic plating or electroless plating is performed to form a
次にこうして得られた多層板中間体30bの銀ペーストバンプ26,26,…形成面上に図4(k)に示したように、ACF(異方性導電接着剤層)29を形成し、電極パッド21b,21b,…に対して電極板28a,28a,…が対向するように半導体素子28を位置合わせする。次いでこの状態で半導体素子28と多層板中間体30bとを押圧すると図4(k)に示したように銀ペーストバンプ26,26,…がACF(異方性導電接着剤層)29を貫通し、電極板28a,28a,…に押圧される。このとき銀ペーストバンプ26,26,…の表面にはAu層27b,27b,…が形成されており、電極板28a,28a,…はAlで出来ている。そのため、銀ペーストバンプ26,26,…と電極板28a,28a,…との間にはAl−Au接合が形成され、電極パッド21b,21b,…と電極板28a,28a,…との間がAu層27b,Ni層27a,銀ペーストバンプ26,ACF(異方性導電接着剤層)29を介して電気的に接合され実装される(ステップ9)。こうして図4(k)に示したような半導体素子28が実装された多層板中間体30cが得られる。
Next, as shown in FIG. 4 (k), an ACF (anisotropic conductive adhesive layer) 29 is formed on the formation surface of the silver paste bumps 26, 26,. The
次にこうして得られた多層板中間体30cの上面側に穴あきプリプレグ32とバンプ付二層板40、下面側にプリプレグ42とバンプ付二層板50とを図4(l)のように重ね合わせる(ステップ10)。ここで用いる穴あきプリプレグ32は例えばガラス繊維のような補強材にエポキシ樹脂のような絶縁性液状熱硬化性樹脂を含浸させたものの半導体素子対応部分を打ち抜いて(ステップ1b)開口部32aを設けたものである。バンプ付二層板40,50は、例えば層間接続部材が貫挿された絶縁材料層の両面に配線パターンを形成し、この配線パターンの上に導体バンプを形成したものである。
Next, as shown in FIG. 4 (l), the multilayer board intermediate 30c thus obtained has a
次いで、この状態で多層板中間体30c、穴あきプリプレグ32、プリプレグ42、バンプ付二層板40,50をヒートプレスにかけて加熱下に加圧する(ステップ11)。かくして図4(m)に示したように、バンプ付二層板40の導体バンプ39が穴あきプリプレグ32を貫通して多層板中間体30cとバンプ付二層板40との間を電気的に接合する。
Next, in this state, the multilayer board intermediate 30c, the
同様にバンプ付二層板50の導体バンプ49がプリプレグ42を貫通して多層板中間体30cとバンプ付二層板50との間を電気的に接続する。
Similarly, the conductor bumps 49 of the two-
それと同時に穴あきプリプレグ32内に含浸されたエポキシ樹脂がしみだして穴明きプリプレグ32の開口部32aとこの中に収容される半導体素子28との隙間から空気を追い出してこの隙間を封止する。更にこのヒートプレス時の熱によりエポキシ樹脂が硬化して図4(m)に示したような、いわゆる8層配線型の半導体素子28内蔵型の電子部品内蔵配線基板52が得られる。
At the same time, the epoxy resin impregnated in the
以上説明したように、本実施形態に係る電子部品内蔵配線基板52では、コア基板30としてスルーホール金属層18で層間接続が形成されたコア基板を用いているので、コア基板30の厚さを自由に調節することができる。また本実施形態に係る電子部品内蔵配線基板52では、半導体素子28が多層板の内部に埋め込まれており、半導体素子28の周囲を封止する樹脂とこの樹脂の外周を包囲する多層板との間の境界面が電子部品内蔵配線基板1の表面に露出していないので、この境界面を伝わって水分が侵入することが防止され、その結果として耐湿性の高い電子部品内蔵配線基板が得られる。
As described above, in the electronic component built-in
また、本実施形態に係る電子部品内蔵配線基板52では、実装された半導体素子が内部に埋め込まれており、電子部品内蔵配線基板52の表面には二層板40,50の表面が露出しているだけであるので、この二層板40,50の表面を利用して更に別の配線パターンや半導体素子などを実装することができ、電子部品内蔵配線基板の集積度を更に向上させることができる。
Further, in the electronic component built-in
(第2の実施形態)
以下、本発明の第2の実施の形態に係る電子部品内蔵配線基板の製造について説明する。図5は本実施形態に係る電子部品内蔵配線基板の製造方法のフローチャートであり、図6、図7及び図8は製造途中の本実施形態に係る電子部品内蔵配線基板の垂直断面図である。
(Second Embodiment)
Hereinafter, the manufacture of the electronic component built-in wiring board according to the second embodiment of the present invention will be described. FIG. 5 is a flowchart of a method for manufacturing a wiring board with a built-in electronic component according to the present embodiment, and FIGS. 6, 7 and 8 are vertical sectional views of the wiring board with a built-in electronic component according to the present embodiment.
本実施形態に係る電子部品内蔵配線基板を製造するには、まず絶縁基板の両面に配線パターンを形成した、いわゆる二層板を用意する。この二層板を製造するには、最初に図6(a)に示したように銅箔などの導体板60を用意する。この導体板60の上に印刷技法を用いて導体バンプ62,62…を形成する。
In order to manufacture the electronic component built-in wiring board according to the present embodiment, first, a so-called two-layer board in which wiring patterns are formed on both surfaces of an insulating substrate is prepared. To manufacture this two-layer plate, first, a
この導体バンプ62,62,…の形成方法としては、例えば、バンプ形成部分に貫通孔を設けたマスクスクリーンを導体板60の上にセットし(ステップ1)、このマスクスクリーンの貫通孔内に導電性ペースト、例えば銀などの金属微粒子をエポキシ樹脂のような液状樹脂中に分散させたペースト状組成物をスキージし、前記マスクスクリーンを剥離することからなる方法が挙げられる(ステップ2)。このようにして図6(b)に示したような略円錐形の導体バンプ62,62,…を形成した後、この導体バンプ62,62,…を乾燥させ、半硬化する(ステップ3)。 As a method of forming the conductor bumps 62, 62,..., For example, a mask screen having through holes in the bump forming portion is set on the conductor plate 60 (step 1), and the conductive is placed in the through holes of the mask screen. A method comprising squeegeeing a paste-like composition in which fine metal particles such as silver are dispersed in a liquid resin such as an epoxy resin and peeling the mask screen (step 2). After forming the substantially conical conductor bumps 62, 62,... As shown in FIG. 6B in this way, the conductor bumps 62, 62,... Are dried and semi-cured (step 3).
次に図6(c)に示したように、導体バンプ62,62,…の上にプリプレグ(絶縁基板前駆体)64、すなわちガラス繊維マットのような補強材料中にエポキシ樹脂などの絶縁性樹脂を含浸させたものを重ね、更にこのプリプレグ64の上にもう1枚の銅箔などの導体板66を重ね合わせ(ステップ4)、この状態でヒートプレス、すなわち加熱下に加圧する(ステップ5)。このヒートプレスすることにより導体バンプ62,62,…はプリプレグ64を貫通して導体板60と導体板66との間が電気的に接続されると同時にプリプレグ64が硬化して図6(d)に示したような二層型配線基板70が得られる。
Next, as shown in FIG. 6C, a prepreg (insulating substrate precursor) 64 on the conductor bumps 62, 62,..., That is, an insulating resin such as an epoxy resin in a reinforcing material such as a glass fiber mat. Then, another
次いでこの二層型配線基板70表面の導体板60,66にパターニングを施す(ステップ6)。パターニングの方法としては、例えば感光性樹脂を塗布し、マスクパターンを重ねて露光し、現像するフォトリソグラフ法などによりマスキング(図示省略)を形成する。次いでこのマスキングの上からエッチング処理を施す。かくして図6(e)に示すように配線パターン60a,66a,66bが形成された二層板70aが形成される。
Next, the
次いで二層板70aの表面配線パターンのうち、図7(f)に示すように、半導体素子の電極に対応する位置に形成した電極パッド66b,66b,…上に銀ペーストバンプ68,68,…を形成する(ステップ7)。この銀ペーストバンプ68,68,…の形成方法は上記導体バンプ62,62,…の形成方法と実質的に同じである。
Next, among the surface wiring patterns of the two-
すなわち、バンプ形成部分に貫通孔を設けたマスクスクリーンをセットし(ステップ1)、この貫通孔内に導電性ペースト、例えば銀などの金属微粒子をエポキシ樹脂のような液状樹脂中に分散させたペースト状組成物を充填し、マスクパターン上面からスキージ(ステップ2)し、前記マスクパターンを剥離し、乾燥し加熱して半硬化する(ステップ3)ことからなる方法である。 That is, a mask screen having through holes provided in bump forming portions is set (step 1), and a conductive paste, for example, metal fine particles such as silver dispersed in a liquid resin such as an epoxy resin in the through holes. This is a method comprising filling the composition, squeegeeing from the upper surface of the mask pattern (step 2), peeling off the mask pattern, drying, heating and semi-curing (step 3).
但し、ここで形成する銀ペーストバンプ68,68,…の大きさは、高さが10〜80μm、底面半径が20〜50μmである。これは後述する半導体素子74の大きさに対応させるためである。
However, the silver paste bumps 68, 68,... Formed here have a height of 10 to 80 μm and a bottom surface radius of 20 to 50 μm. This is to correspond to the size of the
次にバンプ形成後、銀ペーストバンプ68,68,…を硬化させる。然る後に、例えば電解メッキや無電解メッキなどのNiメッキ処理を施すことにより、銀ペーストバンプ68,68,…及びその底部の電極パッド66b表面に図7(g)に示したようなバリアメタル層としてのNi層69aを形成する。次いでNi層69aの上からAuメッキ処理を施すことによりAu層69bを形成する。こうして図7(h)に示したような多層板中間体70dが得られる。
Next, after the bumps are formed, the silver paste bumps 68, 68,. Thereafter, Ni plating such as electrolytic plating or electroless plating is performed, so that the barrier metal as shown in FIG. 7G is formed on the surface of the silver paste bumps 68, 68,. A
次にこうして得られた多層板中間体70dの銀ペーストバンプ68,68,…形成面上に図7(i)に示したように、ACF(異方性導電接着剤層)72を形成し、電極パッド66b,66b,…に対して電極板74a,74a,…が対向するように半導体素子74を位置合わせする。次いでこの状態で半導体素子74と多層板中間体70dとを押圧すると、図7(j)に示したように銀ペーストバンプ68,68,…がACF(異方性導電接着剤層)72を貫通し、電極板74a,74a,…に押圧される。このとき銀ペーストバンプ68,68,…の表面にはAu層69b,69b,…が形成されており、電極板74a,74a,…はAlで出来ているので、銀ペーストバンプ68,68,…と電極板74a,74a,…との間にはAl−Au接合が形成され、電極パッド66b,66b,…と電極板74a,74a,…との間がAu層69b,Ni層69a,銀ペーストバンプ68,ACF(異方性導電接着剤層)72を介して電気的に接合される。かくして半導体素子74が実装される(ステップ10)。このようにして図7(j)に示したような半導体素子74が実装された多層板中間体70eが得られる。
Next, as shown in FIG. 7 (i), an ACF (anisotropic conductive adhesive layer) 72 is formed on the formation surface of the silver paste bumps 68, 68,. The
一方、前記多層板中間体70eとは別に、バンプ付二層板を形成する。このバンプ付二層板は、本実施形態のステップ1〜5と同様の操作を行って図6(d)に示したような二層板を形成する(ステップ1a〜5a)。次いでステップ6aでパターニングを行う。しかる後に二層板の配線パターン上に導体バンプ162を形成して図8(k)の82に示したようなバンプ付二層板82を形成する。
On the other hand, a two-layer board with bumps is formed separately from the multilayer board intermediate 70e. For the two-layer board with bumps, the same operation as in
更に、前記多層板中間体70e、バンプ付二層板82とは別にコア基板78を形成する。本実施形態に係るコア基板78を形成するには、上記第1の実施形態のステップ1〜4と同様の操作を行うことにより図2(d)に示したようなコア基板を形成する(ステップ1b〜4b)。次いでこのコア基板の表面配線パターン上に上記と同様の方法により導体バンプ163を形成し(ステップ5b)、更にコア基板の中央付近を打ち抜いて(ステップ6b)、図8(k)の78に示したような打ち抜きバンプ付きコア基板78を形成する。
Further, a
次にこうして得られた多層板中間体70eの上面側に、穴あきプリプレグ76、打ち抜きバンプ付きコア基板78、プリプレグ80、及び導体バンプ162が貫挿されたバンプ付二層板82を図8(k)のように重ね合わせる(ステップ11)。ここで用いる穴あきプリプレグ76は例えばガラス繊維のような補強材にエポキシ樹脂のような絶縁性液状熱硬化性樹脂を含浸させたものの半導体素子対応部分を打ち抜いて開口部76aを設けたものである。
Next, on the upper surface side of the multilayer board
次いで、この状態で多層板中間体70e、穴あきプリプレグ76、開口部78aを有する打ち抜きバンプ付きコア基板78、プリプレグ80、及びバンプ付二層板82をヒートプレスにかけて加熱下に加圧する(ステップ12)。かくして図8(l)に示したような多層板中間体84が形成される。次いで更にこの多層板中間体84の上下両面に、プリプレグ88,92、導体バンプ162,165が貫挿されたバンプ付二層板90,94を重ね合わせる(ステップ13)。しかる後にヒートプレスする(ステップ14)と図9(m)に示したような、いわゆる10層型の電子部品内蔵配線基板86が得られる。
Next, in this state, the multilayer board
以上説明したように、本実施形態に係る電子部品内蔵配線基板86では、コア基板として穴あき型のコア基板を用いているので、厚さの大きい半導体素子74を内蔵させることができる。
As described above, in the electronic component built-in
(第3の実施形態)
本実施形態に係る電子部品内蔵配線基板では、積層した複数の絶縁性基板の一枚の中に、半導体素子が埋設されている。図10は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板150では、7層に積層した絶縁性基板121〜127の中のひとつである絶縁性基板123の中に半導体素子281が埋設されている。各絶縁性基板121〜127の表面には配線パターン141がそれぞれ配設されている。各絶縁性基板121〜127の厚さ方向にはペーストバンプ141がそれぞれ貫挿されており、絶縁性基板表面の配線パターン141どうしを電気的に接続している。
(Third embodiment)
In the wiring board with a built-in electronic component according to the present embodiment, a semiconductor element is embedded in one of a plurality of laminated insulating substrates. FIG. 10 is a vertical sectional view of the electronic component built-in wiring board according to the present embodiment. In the electronic component built-in
本実施形態に係る電子部品内蔵配線基板150を製造するには、例えば、コア基板121の両面に配線パターン141を形成したものにプリプレグとバンプ付銅箔を重ねて加熱下に加圧して多層に積層し、表面の銅箔をエッチングして配線パターン141を形成する方法が挙げられる。半導体素子281を埋設するには、絶縁性基板122表面の配線パターン141に半導体素子281を実装した上に、穴あきプリプレグとバンプ付銅箔を重ねて、加熱下に加圧する方法が考えられる。本実施形態によれば、スルーホールメッキ層を形成することなく半導体素子281内蔵型の電子部品内蔵配線基板150を形成することができる。
In order to manufacture the electronic component built-in
(第4の実施形態)
本実施形態に係る電子部品内蔵配線基板では、多層に積層した絶縁性基板の中心のコア基板の中に、厚手の半導体素子が埋設されている。図11は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板152では、7層に積層した絶縁性基板121〜127の中心に位置するコア基板121の中に厚手の半導体素子741が埋設されている。
(Fourth embodiment)
In the electronic component built-in wiring substrate according to the present embodiment, a thick semiconductor element is embedded in the core substrate at the center of the insulating substrate stacked in multiple layers. FIG. 11 is a vertical sectional view of the electronic component built-in wiring board according to the present embodiment. In the electronic component built-in
本実施形態に係る電子部品内蔵配線基板152を製造するには、例えば絶縁性基板126の両面に配線パターン141を形成したものにプリプレグとバンプ付銅箔を重ねて加熱下に加圧して多層に積層し、表面の銅箔をエッチングして配線パターン141を形成する方法が挙げられる。半導体素子741を埋設するには、絶縁性基板126表面の配線パターン141に半導体素子741を実装した上に、穴あきプリプレグと、コア基板121の真中付近に開口部を設け、更にペーストバンプ221を印刷して硬化したものを重ね、加熱下に加圧する方法が考えられる。本実施形態によれば、厚手の半導体素子741を多層板の中心付近に埋設した電子部品内蔵配線基板152を形成することができる。
In order to manufacture the electronic component built-in
(第5の実施形態)
本実施形態に係る電子部品内蔵配線基板では、多層に積層した絶縁性基板の異なる層の中に、複数個の半導体素子が埋設されている。図12は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板154では、7層に積層した絶縁性基板121〜127のうち、絶縁性基板121と125の中に厚手の半導体素子741が埋設されている。また絶縁性基板123の中には薄手の半導体素子281が埋設されている。一方最上部の絶縁性基板124の上面にも薄手の半導体素子283が実装されている。厚さ方向中央のコア基板121ではスルーホール層181を介して層間接続が形成されている。一方それ以外の絶縁性基板122〜127ではそれぞれ厚さ方向に貫挿されたペーストバンプ221により層間接続が形成されている。
(Fifth embodiment)
In the wiring board with a built-in electronic component according to this embodiment, a plurality of semiconductor elements are embedded in different layers of an insulating substrate stacked in multiple layers. FIG. 12 is a vertical sectional view of the electronic component built-in wiring board according to the present embodiment. In the electronic component built-in
本実施形態に係る電子部品内蔵配線基板154を製造するには、例えば絶縁性基板126の両面に配線パターン141を形成し、ペーストバンプ221で層間接続したものに、プリプレグとバンプ付銅箔を重ねて加熱下に加圧して多層に積層し、表面の銅箔をエッチングして配線パターン141を形成する方法が挙げられる。半導体素子741を埋設するには、絶縁性基板126表面の配線パターン141に半導体素子741を実装した上に、穴あきプリプレグと、スルーホール層181を備えたコア基板121の真中付近に開口部を設け、更にペーストバンプ221を印刷して硬化したものを重ね、加熱下に加圧する方法が考えられる。半導体素子281を埋設するには上記第3の実施形態と同様にして行う。半導体素子283を実装するには7層の絶縁性基板121〜127を積層した後、最上部の絶縁性基板124上面の配線パターン141上にペーストバンプを形成する。その上にNiメッキとAuメッキを施した後、半導体素子283を加熱下に加圧して実装する。
In order to manufacture the electronic component built-in
本実施形態によれば、厚手の半導体素子741を含む複数の半導体素子741,281を絶縁性基板の中に埋設した電子部品内蔵配線基板154を形成することができる。
According to this embodiment, it is possible to form the electronic component built-in
また、コア基板121の層間接続はスルーホール層181を介して形成されているので、厚手のコア基板121を用いることができる。それに伴い、厚手の半導体素子741をコア基板121の中に埋設することができる。
Further, since the interlayer connection of the
(第6の実施形態)
本実施形態に係る電子部品内蔵配線基板では、上記第5の実施形態に係る電子部品内蔵配線基板154において、コア基板121の層間接続にペーストバンプ221を用いた。図13は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板156では、絶縁性基板121〜127の厚さ方向中央に位置するコア基板121の層間接続にスルーホール層181の代わりに、厚さ方向にペーストバンプ221を貫挿した。本実施形態に係る電子部品内蔵配線基板156を製造するには、コア基板121としてスルーホール層181を形成する代わりにペーストバンプ221を貫挿する以外は上記第5の実施形態の製造手順に従う。本実施形態によれば、スルーホール層181を形成することなく、複数の半導体素子741,281を絶縁性基板の中に埋設した電子部品内蔵配線基板156を形成することができる。
(Sixth embodiment)
In the electronic component built-in wiring board according to the present embodiment, paste bumps 221 are used for interlayer connection of the
(第7の実施形態)
本実施形態に係る電子部品内蔵配線基板では、上記第5の実施形態の複数個の半導体素子に加え、複数の受動素子が、多層に積層した絶縁性基板の中に埋設されている。図14は本実施形態に係る電子部品内蔵配線基板の垂直断面図である。本実施形態に係る電子部品内蔵配線基板158では、上記第5の実施形態に係る電子部品内蔵配線基板154の半導体素子実装面と同じ絶縁性基板125,122,及び124上面の配線パターン141上にコンデンサーや抵抗体などの受動素子が実装され、絶縁性基板125,121,123内に埋設されている。
(Seventh embodiment)
In the wiring board with a built-in electronic component according to the present embodiment, in addition to the plurality of semiconductor elements of the fifth embodiment, a plurality of passive elements are embedded in an insulating substrate stacked in multiple layers. FIG. 14 is a vertical sectional view of the electronic component built-in wiring board according to the present embodiment. In the electronic component built-in
本実施形態に係る電子部品内蔵配線基板158を製造するには、上記第5の実施形態の製造工程において、半導体素子281,741,及び283をそれぞれ実装する際に、受動素子231,232,233をそれぞれ実装する。それ以外の製造工程は上記第5の実施形態の製造工程に準じる。本実施形態に係る電子部品内蔵配線基板158によれば、複数個の半導体素子や受動素子を多段にわたって埋設した電子部品内蔵配線基板を形成することができる。
In order to manufacture the electronic component built-in
18…スルーホールメッキ層、14a…第1の配線パターン、16a…第2の配線パターン、21a…第3の配線パターン、38…第4の配線パターン、12…第1の基板、25…第2の基板、32…第3の基板、34…第4の基板、22…導体バンプ、23…導体バンプ、37…導体バンプ、47…導体バンプ、39…導体バンプ、49…導体バンプ、27a…Ni層(バリアメタル層)、27b…Au層、29…ACF、28…半導体素子。 18 ... through-hole plating layer, 14a ... first wiring pattern, 16a ... second wiring pattern, 21a ... third wiring pattern, 38 ... fourth wiring pattern, 12 ... first substrate, 25 ... second 32 ... third substrate, 34 ... fourth substrate, 22 ... conductor bump, 23 ... conductor bump, 37 ... conductor bump, 47 ... conductor bump, 39 ... conductor bump, 49 ... conductor bump, 27a ... Ni Layer (barrier metal layer), 27b ... Au layer, 29 ... ACF, 28 ... semiconductor element.
Claims (2)
前記第1の配線パターンの前記電極パッドに電気的に接続された電子部品と、
前記電子部品が接続された側の前記第1の配線パターンの面上に位置しかつ前記電子部品の高さ方向が貫通できる該電子部品の高さの中途までの厚みにされている、補強材を含む絶縁樹脂製の第1の絶縁基板と、
第1の面と該第1の面に対向する第2の面とを有する、補強材を含む絶縁性基板と、該第1、第2の面上にそれぞれ設けられた第2、第3の配線パターンとを備え、かつ、前記電子部品の高さ方向が突入できる開口部を備えて、該開口部の中に前記電子部品の高さ方向が突入するように、前記第1の面の側が前記第1の配線パターンが位置する側の面とは反対の側の前記第1の絶縁基板の面に向けられて該第1の絶縁基板の面上に積層位置するコア基板と、
前記コア基板の前記開口部上を覆うように該コア基板の前記第2の面上に積層位置する、補強材を含む絶縁樹脂製の第2の絶縁基板と、
前記第2の絶縁基板の前記コア基板が位置する側の面とは反対の側の面上に積層位置する第4の配線パターンと、を具備し、
前記コア基板の前記開口部の中の前記電子部品との隙間には、前記第1の絶縁基板からの樹脂が滲みだし位置していること
を特徴とする電子部品内蔵配線基板。 A first wiring pattern including an electrode pad;
An electronic component electrically connected to the electrode pad of the first wiring pattern;
A reinforcing material that is positioned on the surface of the first wiring pattern on the side to which the electronic component is connected and has a thickness up to the height of the electronic component that can penetrate the height direction of the electronic component. A first insulating substrate made of an insulating resin including:
An insulating substrate including a reinforcing material, having a first surface and a second surface facing the first surface, and second and third layers provided on the first and second surfaces, respectively. A wiring pattern and an opening through which the height direction of the electronic component can enter, and the side of the first surface is arranged so that the height direction of the electronic component enters into the opening. A core substrate positioned on the surface of the first insulating substrate facing the surface of the first insulating substrate opposite to the surface on which the first wiring pattern is located; and
A second insulating substrate made of an insulating resin including a reinforcing material and positioned on the second surface of the core substrate so as to cover the opening of the core substrate;
A fourth wiring pattern positioned on the surface of the second insulating substrate on the side opposite to the surface on which the core substrate is positioned, and
The wiring board with a built-in electronic component, wherein a resin from the first insulating substrate oozes out in a gap between the opening of the core substrate and the electronic component.
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JPH07154073A (en) * | 1993-11-30 | 1995-06-16 | Kyocera Corp | Production of multilayer ceramic board and multilayer circuit board |
JP2001068807A (en) * | 1999-08-27 | 2001-03-16 | Shinko Electric Ind Co Ltd | Wiring board and manufacture thereof |
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