JP2014107869A - １００ｇｂａｓｅ−ｋｐ４に対するｐｍａサイズのトレーニング - Google Patents

Abstract

【課題】１００Ｇｂｐｓイーサネット（登録商標）リンクを含む次世代の高速イーサネットリンクのための、物理媒体接続（ＰＭＡ）アライメントおよびリンクトレーニングモードからデータモードへの素早い移行を実施する方法、装置、および、システムを提供する。
【解決手段】第１トレーニングフレームが第１イーサネットインターフェイスから送付され、第２トレーニングフレームが第２イーサネットインターフェイスから返される。トレーニングフレーム長は、物理媒体接続（ＰＭＡ）フレーム長と同一であり、返されたトレーニングフレームは、ローカル受信器ポートの準備状況を特定する受信器準備ステータス表示とカウントダウンデータを含んでいる。準備ステータス表示とカウントダウンデータは、リンクトレーニングモードからデータモードへの素早い移行を促進するために使用される。
【選択図】図１７

Description

本発明は、一般的にイーサネット（登録商標）ベースの相互接続に関する。より特定的には、物理媒体接続（Ｐｈｙｓｉｃａｌ Ｍｅｄｉａ Ａｔｔａｃｈｍｅｎｔ：ＰＭＡ）のアライメント（ａｌｉｇｎｍｅｎｔ）及び高速イーサネットリンクのためのリンクトレーニング（ｌｉｎｋ ｔｒａｉｎｉｎｇ）モードからデータモードへの素早い移行に関する。

マイクロプロセッサが登場してから、コンピューターシステムは、ますます速くなってきている。ムーアの法則におよそ従って（集積回路上のトランジスタの数量が２年ごとに２倍になることを予測しているインテルコーポレーションの共同創立者であるゴードン・ムーア氏の１９６５年の出版物に基づくもの）、最近３０年の速度上昇は、かなり一定な比率で増え続けてきている。同時に、メモリーと不揮発性ストレージの両方のサイズも、また、順調に増加しており、今日のパーソナルコンピューターの多くは、ほんの１０年から１５年前のスーパーコンピューターよりもパワフルである。加えて、ネットワーク通信の速度も、同様に、天文学的に速くなっている。

プロセッサ速度、メモリー、ストレージ、そして、ネットワークバンド幅の増加は、かなり大量のキャパシティをもったネットワークの補償と展開を結果として生じている。より最近では、アマゾン（例えば、Ａｍａｚｏｎ Ｅｌａｓｔｉｃ Ｃｏｍｐｕｔｅｒ Ｃｌｏｕｄ（ＥＣ２）及び Ｓｉｍｐｌｅ Ｓｔｏｒａｇｅ Ｓｅｒｖｉｃｅ（Ｓ３））とマイクロソフト（例えば、Ａｚｕｒｅ及び Ｏｆｆｉｃｅ３６５）によって提供されるものといった、クラウドベースのサービスが紹介され、プライベートなネットワークインフラストラクチャーを使用するこうしたサービスをサポートするための巨大なデータセンターの展開に加えて、パブリックなネットワークインフラストラクチャーに対する追加的なネットワーク補償が結果として生じている。

典型的なデータセンターの展開は、多数のサーバーラックを含み、それぞれのハウジングには多くのラックマウントサーバー又はブレードサーバーが載っている。ラックマウントサーバー間の通信は、典型的には銅線ケーブルを通じてイーサネット（ＩＥＥＥ ８０２．３）プロトコルを使用して促進される。ケーブルを使用したオプションに加えて、ブレードサーバーとネットワークのスイッチ、及びルーターが、電気的バックプレーン（ｂａｃｋｐｌａｎｅ）又は中間プレーン（ｍｉｄ−ｐｌａｎｅ）の相互接続を通じて、ラック内のブレード又はカード間の通信をサポートするように構成されてよい。

近年、銅線を通じたイーサネット接続の速度は１秒間あたり１０ギガビット（Ｇｐｂｓ）に達しており、４０Ｇｐｂｓのレベルである。さらに、ＩＥＥＥ（Ｉｎｓｕｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｒｒｓ）は、１００ＧＢＡＳＥ−ＫＰ４と呼ばれる新たなバックプレーンＰＨＹタイプを規定するスペック（ＩＥＥＥ ８０２．３ｂｊ）を現在開発している。１００ＧＢＡＳＥ−ＫＰ４は、７ＧＨｚにおいて上限３３ｄＢの損失を伴なう電気的バックプレーンを通じた１００Ｇｂｐｓのバンド幅を目標としている。ケーブル接続を通じた新たな１００Ｇｂｐｓに対する類似のスペックもＩＥＥＥによって規定されている。１００Ｇｂｐｓの実施を成功裡に促進するために重要な態様はリンクトレーニングであり、ＰＭＡアライメント（ａｌｉｇｎｍｅｎｔ）とリンクトレーニングモードからデータモードへの移行を含んでいる。

１００Ｇｂｐｓの実施を成功裡に促進するために重要な態様はリンクトレーニングであり、ＰＭＡアライメント（ａｌｉｇｎｍｅｎｔ）とリンクトレーニングモードからデータモードへの移行を含んでいる。

ＰＭＡアライメントおよび高速イーサネットリンクに対するリンクトレーニングモードからデータモードへの素早い移行を実施するための方法、装置、および、システムの実施例が、ここにおいて説明される。

本発明に係る上述の態様および付随する多くの利点は、添付の図面を伴なって、以降の詳細な説明を参照することによって直ちに正しく理解され、同様により良く理解される。類似の参照番号は、そうでないものと規定されていなければ、種々の図面の全部を通じて類似のパーツを参照するものである。
図１は、本発明の一つの実施例に従った、１００ＧＢＡＳＥ−ＫＰ４の構成のブロックダイヤグラムである。 図２は、ＰＡＭ４エンコーディングに対するマップを示すダイヤグラムである。 図３は、１０ＧＢＡＳＥ−ＫＲ ＰＨＹに対するトレーニング状態ダイヤグラムである。 図４ａは、本発明の一つの実施例に従った、トレーニングフレームのコンポーネントを示すブロックダイヤグラムである。 図４ｂは、本発明の一つの実施例に従った、トレーニングフレームと典型的なシグナルを示すブロックダイヤグラムである。 図４ｃは、本発明の一つの実施例に従った、図４ｂと図４ｃのトレーニングフレームにおいて使用されるトレーニングパターンのさらなる詳細を示すブロックダイヤグラムである。 図５ａは、本発明の一つの実施例に従った、フレームマーカー（Ｆｒａｍｅ Ｍａｋｅｒ）とトレーニングフレームの係数更新（Ｃｏｅｆｆｉｃｉｅｎｔ Ｕｐｄａｔｅ）領域に対する典型的な構成を示している。 図５ｂは、本発明の一つの実施例に従った、トレーニングフレームのステータスレポート（Ｓｔａｔｕｓ Ｒｅｐｏｒｔ）領域に対する典型的な構成を示している。 図６は、作動マンチェスタ（ｄｉｆｆｅｒｅｎｔｉａｌ Ｍａｎｃｈｅｓｔｅｒ）コーディングを示すダイヤグラムである。 図７は、係数更新フィールドにおけるセルに対する典型的なエンコーディングを示すテーブルである。 図８は、ステータスレポートフィールドにおけるセルに対する典型的なエンコーディングを示すテーブルである。 図９ａは、ＯＳＩ参照モデルのデータリンク層及び物理層と、ＩＥＥＥ Ｐ８０２．３ｂｊ Ｄｒａｆｔ１．０における１００ＧＢＡＳＥ−ＫＰ４の現在の草案に対応するＩＥＥＥ８０２．３ ＬＡＮ ＣＳＭＡ／ＣＤ ＬＡＮモデル層との間の関係を示す模式図である。 図９ｂは、図９ａにおける選択されたＬＡＮ ＣＳＭＡ／ＣＤ層のさらなる詳細を示す模式図である。 図１０は、リンクアップ移行オペレーションの最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。 図１０ａは、本発明の一つの実施例に従って、トレーニングフレームのフレームマーカー及びコントロールチャネル領域の移行の最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。 図１０ｂは、本発明の一つの実施例に従って、トレーニングフレームのトレーニングパターン領域の移行の最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す移行適応ダイヤグラムである。 図１１は、リンクアップ受取りオペレーションの最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り移行適応ダイヤグラムである。 図１１ａは、本発明の一つの実施例に従って、トレーニングフレームのフレームマーカー及びコントロールチャネル領域の受取り最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り適応ダイヤグラムである。 図１１ｂは、本発明の一つの実施例に従って、トレーニングフレームのトレーニングパターン領域の受取り最中にＰＭＡサブレイヤーによって実行されるオペレーションを示す受取り適応ダイヤグラムである。 図１２ａは、本発明の一つの実施例に従った、トレーニングフレームのフレームマーカー及びコントロールチャネル領域を示すデータ構造ダイヤグラムであり、それぞれのパリティスキームをさらに示している。 図１２ｂは、本発明の一つの実施例に従った、トレーニングフレームのフレームマーカー及びコントロールチャネル領域を示すデータ構造ダイヤグラムであり、それぞれのパリティスキームをさらに示している。 図１３は、本発明の一つの実施例に従った、トレーニングフレームを示すデータ構造ダイヤグラムである。 図１４は、典型的なトレーニングフレームのシミュレーションに対応する信号を示すグラフである。 図１５ａは、およそ４分の１サイクル離れた４つのＰＲＢＳ１３開始状態の選択を示している。 図１５ｂは、４つのＰＲＢＳ１３開始状態の典型的なセットを示している。 図１６は、データモードの最中のＰＭＡフレーム送信に用いられるＰＭＡロジックを使用して送信された複数のトレーニングフレームを示している。 図１７は、リンクの両端におけるコンポーネント間のトレーニングフレームの交換を示すメッセージフローダイヤグラムであり、リンクトレーニングモードとデータモードとの間の素早い移行を促進するように使用されるトレーニングフレームステータスレポートフィールドデータが示されている。 図１８ａは、複数のサーバーブレードが搭載される典型的なブレードサーバーのシャーシ前面のアイソメ図である。 図１８ｂは、図１６ａのブレードサーバーシャーシの後面のアイソメ図である。 図１８ｃは、図１８ａと図１８ｂに対応する複数のサーバーシャーシがラックマウントされた典型的なブレードサーバーラックの前面のアイソメ図である。 図１９は、本発明の一つの実施例に従った、典型的なサーバーブレードのコンポーネントの詳細を示している。 図２０は、ここにおいて開示された実施例に従って、リンクトレーニングと初期化オペレーションを実行するように構成されたネットワークチップを使用するネットワークノードに対する構成を示す模式図である。

ＰＭＡアライメントおよび高速イーサネットリンクに対するリンクトレーニングモードからデータモードへの素早い移行を実施するための方法、装置、および、システムの実施例が、ここにおいて説明される。以降の説明において、本発明の実施例に係る完全な理解を提供するために、数多くの所定の詳細が明らかにされる（１００Ｇｂｐｓイーサネットリンクの実施といったもの）。しかしながら、当業者であれば、一つまたはそれ以上の所定の詳細部がなくても、また、他の方法、コンポーネント、材料、等を使用しても本発明が実施され得ることが理解されよう。別の実施例では、本発明の態様を不明瞭にしないように、周知の構成、材料、または、オペレーションは示されないか、説明されない。

この明細書の全体にわたり「一つの実施例（“ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ”ｏｒ”ａｎ ｅｍｂｏｄｉｍｅｎｔ“）」への言及は、実施例に関して説明された所定の特徴、構成、または、特性が、本発明の少なくとも一つの実施例に含まれていることを意味するものである。従って、この明細書の全体にわたる種々の場所において表れる「一つの実施例」というフレーズは、必ずしも全てが同一の実施例について言及するものではない。さらに、一つまたはそれ以上の実施例において、所定の特徴、構成、または、特性を組合わせることができる。

提案された１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹを含む高速イーサネットリンクに対してリンクトレーニングモードからデータモードへの素早い移行を伴なうリンクトレーニングを促進するための実施例が、ここにおいて開示される。既存のトレーニングメカニズムとのコンパチビリティを保持するために、１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹに対するリンクトレーニングのいくつかの態様は、ＩＥＥＥ １０ＧＢＡＳＥ−ＫＲ ＰＨＹのために規定された類似の態様と共通である。１０ＧＢＡＳＥ−ＫＲ ＰＨＹは、１０Ｇｂｐｓを目標としたリンクであり、現在はスイッチやルーターといった種々のタイプの装置において使用されている。加えて、ＩＥＥＥ Ｓｔｄ ８０２．３ａｐ−２００７において規定されたものと共通な他の態様も存在する。こうした共通の態様が、ここにおいて、特定され簡潔に説明される一方で、こうした態様がどのようにオペレーション又は実施されるかについての対応する詳細な説明は、実施例に係る発明の態様を不明瞭にすることを避けるために、ここにおいては一般的に提供されない。いくつかの実施例の他の態様は、ＩＥＥＥ Ｐ８０２．３ｂｊ Ｄｒａｆｔ１．２とＩＥＥＥ Ｐ８０２．３ｂｈ Ｄｒａｆｔ３．１においてさらに詳しく説明されている。

１００ＧＢＡＳＥ−ＫＰ４の一つの実施例における物理層（“ＰＨＹ”としても参照される）の構成が、図１に説明されている。ＰＨＹは、相互接続の物理的構成を規定し、コンポーネントＡおよびＢにより示されているように、２つのリンクパートナー間の所定のリンク上における信号のオペレーションを取扱う責任がある。この層は、信号ワイヤー上のデータ転送を管理する。電気的レベル、タイミング態様、および、パラレルレーン（ｌａｎｅ）にわたり情報のそれぞれのビットを送付し、受取ることに含まれる論理的な問題を含んでいる。図１に示されるように、それぞれの相互接続リンクの物理的な接続性は、信号１００の４つの異なるペアから成り立っており、それぞれの方向（ｄｉｒｅｃｔｉｏｎ）においてレーン０から３を含んでいる。それぞれのポートは、２つのコンポーネント間の接続を完成するために２つの単一方向性リンクから成るリンクペアをサポートしている。これは、両方向におけるトラフィックを同時にサポートするものである。

１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹのポートを伴なうコンポーネントは、図１に示すように、リンクペアとして規定される、ポイントツーポイント（ｐｏｉｎｔ−ｔｏ−ｐｏｉｎｔ）リンクを使用して通信する。それぞれのポートは、送信（Ｔｘ）リンクインターフェイスと受信（Ｒｘ）リンクインターフェイスを含んでいる。図示された実施例に関して、コンポーネントＡはＴｘポート１０２を有しており、コンポーネントＢのＲｘポート１０４に接続されている。一方、コンポーネントＢはＴｘポート１０６を有しており、コンポーネントＡのＲｘポート１０６に接続されている。一つの単一方向性リンクは、コンポーネントＡからコンポーネントＢへ送信し、他のリンクは、コンポーネントＢからコンポーネントＡへ送信する。「送信」リンクと「受信」リンクは、どちらのコンポーネントポートが送信し、どちらがデータを受信しているかに応じて定義される。図１に示した構成においては、コンポーネントＡ送信リンクがコンポーネントＡのＴｘポート１０２からコンポーネントＢのＲｘポート１０４に対してデータを送信する。これと同様に、コンポーネントＡの送信リンクは、ポートＢの受信リンクである。

１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹは、チャネルをわたってデータを送信及び受信するために４つのレベルのパルス振幅変調（ＰＡＭ４として参照される）を使用する。図２に示すように、ＰＡＭ４は、以下のようにマップされる４つの論理レベルから成っている。
０ −１に対してマップする
１ −１／３に対してマップする
２ ＋１／３に対してマップする
３ ＋１に対してマップする
論理レベル０と３は、それぞれ信号レベル−１及び＋１を有する低レベル及び高レベル信号にそれぞれ対応している。一方、論理レベル１及び２は、信号レベル−１／３及び＋１／３を有する中間レベルの信号に対応している。

１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹのための物理的信号は、１３．５９３７５Ｇｂｐｓシンボル（およそ７３．６ｐｓｅｃ）に対応する時間を有する１ビットのユニットインターバル（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ：ＵＩ）を使用する。一つの実施例においては、リンクトレーニングのために４６ＵＩのトレーニングフレームワード（Ｔｒａｉｎｉｎｇ Ｆｒａｍｅ Ｗｏｒｄ：ＴＦＷ）が使用される。それぞれのＴＦＷは、一つの９２ビットのタ−ミネートされたブロック（ＴＢ９２）に対応している。

一つの実施例においては、１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹに対するトレーニングシーケンスのためのフォーマットは、ＩＥＥＥ Ｓｔｄ． ８０２．３ａｐ−２００７スペックにおいて規定された１０ＧＢＡＳＥ−ＫＲ ＰＨＹのために使用されるものと類似している。１０ＧＢＡＳＥ−ＫＲ ＰＨＹのためのトレーニング状態ダイヤグラムが、図３に示されている。１０ＧＢＡＳＥ−ＫＲ ＰＨＹと１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹとの間の顕著な違いは、前者が、ＮＲＺ（非ゼロ復帰）２レベル（ＰＡＭ２）ＰＨＹを、４レベルＰＡＭ４より、むしろ規定していることである。

１００ＧＢＡＳＥ−ＫＰ４リンクは、以下のシーケンスを使用して確立される。
１）リンクパートナーに対する自動ネゴシエーション能力
２）チャネル特性に対してＰＨＹを調整するためにトレーニングシーケンスを送付
フレームロックの獲得
ＴＸ ＦＦＥ ハンドシェイク：Ｒｘをチャネルに対してトレーン（ｔｒａｉｎ）する
ＤＳＰ収束： Ｒｘをチャネルに対してトレーンする
ステータス交換：レディ（Ｒｅａｄｙ）かどうか？
３）データモードへのカウントダウンとアイドルシンボルの送付

トレーニングフレームは、トレーニングの最中に継続的に送付される固定長構成のトレーニングフレームである。図４ａに示されるように、一つの実施例において、トレーニングフレーム４００は、１ ＴＢ９２を含むフレームマーカー４０２、４ ＴＢ９２を含む係数更新４０４と５ ＴＢ９２を含むステータスレポート４０６、および、３３８ ＴＢ９２または３４８ ＴＦＷの全体長に対する３３８ ＴＢ９２を含むトレーニングパターン４０８、を含んでいる。トレーニングフレーム４００のさらなる詳細は、図４ｂ及び図４ｃに示され、以下に説明される。

一つの実施例において、トレーニングフレームは、ビットパターンによって範囲が定められる。１３．５９３７５Ｇｂｄシンボルにおいて表わされるように、ヘキサデシマルの３ＦＦＦＦＦＦ８０００００である（２３個の１の後に２３個のゼロが続き、１は＋１ＰＡＭ４シンボルであり、ゼロは−１ＰＡＭ４シンボルである）。このことは、図４ａ、５ａ、５ｂ、１２ａ、１２ｂ、１３、そして、１４において示されるフレームマーカーによって示されている。

コントロールチャネルは、差動マンチェスターエンコーディングＤＭＥを使用して送信される。ＤＭＥの実施例が図６に示されている。差動マンチェスターエンコーディングのルールは、以下のとおりである。
ａ）それぞれのセル境界においてデータ移行が発生する
ｂ）論理値１を合図するために中間セルデータ移行が使用される
ｃ）論理値ゼロを合図するために中間セルデータ移行の不存在が使用される
与えられたトレーニングフレームにおいてコントロールチャネルの境界の中にコード違反が検知された場合は、そのフレームに対するコントロールチャネルのコンテンツが無視される。

図４ａ、５ａ、および、５ｂに示されるように、一つの実施例において、係数更新４０４０は、１６データセルリクエストを含み、一方、ステータスレポート４０６は、２０データセル状態を含んでいる。係数更新４０４とステータスレポート４０６のそれぞれにおけるセルの長さは１０ＵＩであり、４個のＴＦＷのそれぞれは４つのセルとして構成されて６ＵＩのオーバーヘッドフィールドが続き、結果として、コントロールチャネル長は、９×４６＝４１４ＵＩとなる。一つの実施例において、最後に、係数更新４０４におけるセルの領域は、図７において示される１０ＧＢＡＳＥ−ＫＲ ＰＨＹに対して規定された対応する係数更新フィールドに対してマップされる。一方、最後に、ステータスレポート４０６におけるセルの領域は、図８において示される１０ＧＢＡＳＥ−ＫＲ ＰＨＹに対して規定された対応するステータスレポートフィールドに対してマップされる。

図９ａは、ＯＳＩ参照モデルのデータリンク層及び物理層と、ＩＥＥＥ Ｐ８０２．３ｂｊ Ｄｒａｆｔ１．２における１００ＧＢＡＳＥ−ＫＰ４の現在の草案に対応するＩＥＥＥ８０２．３ ＬＡＮ ＣＳＭＡ／ＣＤ ＬＡＮモデル層との間の関係の詳細を示している。図９ｂは、選択されたＬＡＮ ＣＳＭＡ／ＣＤ層のさらなる詳細を示しており、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）層９００、１００ＢＡＳＥ−Ｒ物理的コーディングサブレイヤー（Ｐｈｙｓｉｃａｌ Ｃｏｄｉｎｇ Ｓｕｂｌａｙｅｒ：ＰＣＳ）９０２、フォワードエラー訂正（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）サブレイヤー９０４、物理媒体アタッチメント（Ｐｈｙｓｉｃａｌ Ｍｅｄｉａ Ａｔｔａｃｈｍｅｎｔ：ＰＭＡ）サブレイヤー９０６、物理媒体デペンデント（Ｐｈｙｓｉｃａｌ Ｍｅｄｉａ Ｄｅｐｅｎｄｅｎｔ：ＰＭＤ）サブレイヤー９０８、および、オートネゴシエーション（Ａｕｔｏ−Ｎｅｇｏｔｉａｔｉｏｎ：ＡＮ）サブレイヤー９１０を含んでいる。データは、ＭＡＣ層９００によって、バイナリーのビットストリームとしてのデジタルフォーマットで受取られる。ＭＡＣ層は、バイナリーデータを処理して、１００ＧＢＡＳＥ−Ｒ ＰＣＳサブレイヤー９０２に転送し、ＰＣＳサブレイヤーは、以下に説明するように、バイナリーデータに対してデジタルルールを適用してデータを変換する。変換されたデジタルデータは、次に、ＦＥＣサブレイヤー９０４に渡され、フォワードエラー訂正が実行される。ＦＥＣは、与えられたチャネル上でリンクバジェット（ｂｕｄｇｅｔ）とＢＥＲパフォーマンスを増加させるためにコーディングがインターフェイスを使用する。リンクバジェットは、送信回路と受信回路との間の接続を定義する電気的なパラメーターから構成されている。挿入損失、リターン損失、パルス反応、等といったものである。

送信方向（ｄｉｒｅｃｔｉｏｎ）において、ＰＭＡサブレイヤー９０６の役割は、ＦＥＣサブレイヤー９０４による信号出力を、取り付けられた媒体を通じた転送のために、ＰＭＤサブレイヤー９０８及びＬＡＮサブレイヤー９１０に対して渡せるようにＰＡＭ４エンコードされた信号に適応させることである。図１０に示される適応プロセスの一つの実施例は、挿入オーバーヘッドブロック１００２、挿入終了ビットブロック１００４、グレイコーディングブロック１００６、〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８、および、ＰＡＭ４エンコーディングブロック１０１０を含んでいる。

さらなる詳細において、図１０において入ってくるデータ１０００は、ＦＥＣサブレイヤー９０４からＰＭＡサブレイヤー９０６によって受取られ、ＰＭＡクライアントからＰＭＡに対するデータの４つのストリームの転送を定義するために使用されるＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿ｉ．ｒｅｑｕｅｓｔ（ｗｈｅｒｅ ｉ＝０ｔｏ３）プリミティブを含んでいる。ＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿０．ｒｅｑｕｅｓｔによってＰＭＡ：ＩＳ＿ＵＮＩＴＤＡＴＡ＿３．ｒｅｑｕｅｓｔに対して伝えられたデータは、４つのエンコードされたビットのパラレルストリームと、レーン０−３のそれぞれに対する一つのストリームを含んでいる。それぞれのｔｘ＿ｂｉｔパラメーターは、「１」または「０」のいずれかである。コンカレント（ｃｏｎｃｕｒｒｅｎｔ）ｔｘ＿ｂｉｔが、ＦＥＣコードワード（ｃｏｄｅｗｏｒｄ）において第１、第２、第３、第４のＦＥＣシンボルの最初のビットであることを示すためにはスタートパラメーターがＴＲＵＥであり、または、そうでなければＦＡＬＳＥである。それぞれのトランザクション上で、ｔｘ＿ｂｉｔにＦ（ｉ，ｍ，ｎ）が割り当てられる。ｉはレーン番号であり、ｍはＦＥＣコードワード番号を示すインデックスであってそれぞれのコードワードのスタートにおいてインクリメント（ｉｎｃｒｅｍｅｎｔ）され、ｎはコードワードの中のビット番号を示すインデックスである。

挿入オーバーヘッドブロック１００２は、各３１２８０ＦＥＣビットに対して４０オーバーヘッドビットを挿入することによりオーバーヘッドフレームのシーケンスを生成する。ＦＥＣビット、Ｆ（ｉ，ｍ，ｎ）は、オーバーヘッドフレームの連続的なシーケンスの中にマップされる。オーバーヘッドフレームは、３１３２０ビット長である。オーバーヘッドフレームの中のそれぞれのビットは、Ｖ（ｉ，ｐ，ｄ）で示される。ここで、ｉはレーン番号であり、ｐはフレーム番号を示すインデックスであってそれぞれのフレームのスタートにおいてインクリメントされ、ｑはフレームの中のビット番号を１から３１３２０の範囲で示すインデックスである。フレームの最初の４０ビット、Ｖ（ｉ，ｐ，１）からＶ（ｉ，ｐ，４０）は、オーバーヘッドビットである。次の３１２８０ビット、Ｖ（ｉ，ｐ，４１）からＶ（ｉ，ｐ，３１３２０）は、２３個の連続したＦＥＣコードワードからのビットで構成されている。

オーバーヘッドビットは、以下のようにして、フレームに挿入される。
Ｖ（ｉ，ｐ，１）＝Ｈ（ｉ，ｐ，１）
Ｖ（ｉ，ｐ，２）＝Ｈ（ｉ，ｐ，２）
Ｖ（ｉ，ｐ，・・・）＝Ｈ（ｉ，ｐ，・・・）
Ｖ（ｉ，ｐ，４０）＝Ｈ（ｉ，ｐ，４０）

ＦＥＣコードワードは、Ｖ（ｉ，ｐ，４）がコードワードの最初のビットであるように整列される。例えば、Ｖ（ｉ，ｐ，４１）＝Ｆ（ｉ，ｍ，１）である。ＦＥＣビットは、それらがＦＥＣから受取られた順番でフレームの中に挿入される。例えば、Ｖ（ｉ，ｐ，４２）＝Ｆ（ｉ，ｍ，２）、Ｖ（ｉ，ｐ，４３）＝Ｆ（ｉ，ｍ，３）、等である。

挿入終了ビットブロック１００４は、各９０オーバーヘッドフレームビットに対して２つの終了ビットを挿入することにより終了ブロックのシーケンスを生成する。終了ブロックは９２ビット長であり、ＴＦＷと同じである。終了ブロックの中のそれぞれのビットは、Ｔ（ｉ，ｒ，ｓ）で示される。ここで、ｉはレーン番号であり、ｒはブロック番号を示すインデックスであってそれぞれのブロックのスタートにおいてインクリメントされ、ｓは終了ブロックの中のビット番号を１から９２の範囲で示すインデックスである。それぞれの終了ブロックの最初の２ビット、Ｔ（ｉ，ｒ，１）とＴ（ｉ，ｒ，２）は、ＰＲＢＳ１３ジェネレーターＲ（ｉ，ｖ）の出力と供に加えられる。ここで、Ｔ（ｉ，ｒ，１）＝Ｒ（ｉ，ｖ）かつＴ（ｉ，ｒ，２）＝Ｒ（ｉ，ｖ＋１）である。それぞれの終了ブロックの残りの９０ビット、Ｔ（ｉ，ｒ，３）からＴ（ｉ，ｒ，９２）は、上記に説明したように、オーバーヘッドフレームビットである。フレームビットは、オーバーヘッドビットＶ（ｉ，ｐ，１）が終了ブロックの第３ビットＴ（ｉ，ｒ，３）に対応するように終了ブロックに関して整列される。オーバーヘッドフレームビットは、オーバーヘッドフレームにおける位置の順番で終了ブロックに対してマップされる。例えば、Ｔ（ｉ，ｒ，４）＝Ｖ（ｉ，ｐ，２）、（ｉ，ｒ，５）＝Ｖ（ｉ，ｐ、３）、等である。終了ビットＰＲＢＳ１３ジェネレーターは、トレーニングプロセスの最中に初期化される。トレーニングが完了すると、終了ビットＰＲＢＳ１３ジェネレーターの状態は保持され、結果として生じた出力はＰＭＡフレームにおける終了ビットのために使用される。

ＰＭＡサブレイヤーは、次に、ビットの連続したペアをグレーコーディングブロック１００６を介して、グレーコード化された４つのうちの一つにマップする。各終了ブロックに係るそれぞれのビットのペア｛Ａ,Ｂ｝は、以下のとおりに、４つのグレーコード化レベルのうちの一つを用いてグレーコード化されたシンボルに変換される。
｛０,０｝は、０に対してマップされ、
｛０,１｝は、１に対してマップされ、
｛１,１｝は、２に対してマップされ、
｛１,０｝は、３に対してマップされる。

それぞれの終了ブロックに対応するグレーコード化されたシンボルは、Ｇ（ｉ，ｒ，ｔ）として示される。ここで、ｉはレーン番号であり、ｒは終了ブロック番号を示すインデックスであり、ｔは終了ブロックの中のシンボル番号を１から４６の範囲で示すインデックスである。ビットのぺリングは、それぞれの終了ブロック、Ｔ（ｉ，ｒ，１）とＴ（ｉ，ｒ，２）、の最初の２つのビットがペアを形成するように行われる。それぞれのビットペア｛Ｔ（ｉ，ｒ，２ｔ−１）,Ｔ（ｉ，ｒ，２ｔ）｝は｛Ａ,Ｂ｝にマップされ、グレーコード化された結果はＧ（ｉ，ｒ，ｔ）に割り当てられる。グレーコード化されたシンボルＧ（ｉ，ｒ，ｔ）は、終了ブロックの最初の二つのビットから形成されており、終了ビットは、このように終了シンボルを形成している。

グレーコード化されたシンボルのプリコーディングが、次に〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８によって実行される。プリコーダー出力シンボルは、Ｐ（ｉ，ｒ，ｔ）として示される。ここで、ｉはレーン番号であり、ｒは終了ブロック番号を示すインデックスであり、ｔは終了ブロックの中のシンボル番号を１から４６の範囲で示すインデックスである。それぞれのグレーコード化されたシンボルＧ（ｉ，ｒ，ｔ）に対して、プリコード化されたシンボルＰ（ｉ，ｒ，ｔ）が、以下のアルゴリズムによって決定される。
Ｉｆ ｔ＝１ ｔｈｅｎ
Ｐ（ｉ，ｒ，ｔ）＝Ｇ（ｉ，ｒ，ｔ）
Ｅｌｓｅ
Ｐ（ｉ，ｒ，ｔ）＝（Ｇ（ｉ，ｒ，ｔ）−Ｐ（ｉ，ｒ，ｔ−１））ｍｏｄ４
ＥｎｄＩｆ

グレーコード化された終了シンボルＧ（ｉ，ｒ，ｔ）に寄与しているビットは、終了ビットである。プリコーディングアルゴリズムは、以前の非確定的なシンボルと結合するよりむしろ、このシンボルを直接的に出力に適応させる。従って、この終了シンボルは、常に確定しているものである。

ＰＭＡサブレイヤー９０６によって実行される最後のオペレーションは、ＰＡＭ４エンコーディングブロック１０１０によって実行されるＰＡＭ４エンコーディングである。ＰＡＭ４エンコード化されたシンボルはＭ（ｉ，ｕ）として示される。ここで、ｉはレーン番号であり、ｕはシンボル番号を示すインデックスである。それぞれの連続するプリコーダー出力シンボルＰ（ｉ，ｒ，ｔ）は、４つのＰＡＭ４レベルのうち一つにマップされ、ＰＡＭ４エンコード出力Ｍ（ｉ，ｕ）に割り当てられる。プリコーダー出力シンボルＰ（ｉ，ｒ，ｔ）からＰＡＭ４エンコード化シンボルＭ（ｉ，ｕ）へのマップは、図２に示され、上述されている。

受取り方向において、１００ＧＢＡＳＥ−ＫＰ４ ＰＭＡの役割は、ＰＭＤからのＰＡＭ４エンコード化信号を、さらなる処理のためにＦＥＣに対して渡せるようにＦＥＣエンコード化信号に適応させることである。適応プロセスの一つの実施例が図１１に示され、ＰＡＭ４デコーディングブロック１１１０、〔（１＋Ｄ）ｍｏｄ４〕コーディングブロック１１０２、逆グレーコーディングブロック１１０４、終了ビット除去ブロック１１０６、および、オーバーヘッド除去ブロック１１０８を含んでいる。一般的に、これらの各ブロックは、上述の図１０における対応するブロックに対して逆のオペレーションを実行するものである。従って、ここにおいては、さらなる詳細は提供されない。

図３に示すようにＴＲＡＮＳＭＩＴ（ＴＲＡＩＮＩＮＧ）の際に、上述のリンク確立プロセスを簡素化するために、ＰＡＭ４マルチレベル信号は、フレームマーカー、係数更新、および、ステータスレポートのデータに対しては使用されない。フレームマーカー４０２、係数更新４０４、および、ステータスレポート４０６の最中に、ＰＡＭ４送信器は、オーバーヘッドフレーム、終了ブロック、グレーコード、および、ＰＭＡ送信の１／（１＋Ｄ）ｍｏｄ４プレコーディングステージをバイパスし、機能スペックを受取る。このことは、図１０ａに示されており、データ１０１４は、マルチプレクサ（ＭＵＸ）によってＰＡＭ４エンコーディングブロック１００６に対してリダイレクト（ｒｅｄｉｒｅｃｔ）される。挿入オーバーヘッドブロック１００２、挿入終了ビットブロック１００４、グレーコーディングブロック１００６、および、〔１／（１＋Ｄ）ｍｏｄ４〕プリコーディングブロック１００８のそれぞれをバイパスすることによるものである。従って、出力レベルは、論理値０に対して−１ＰＡＭ４シンボルレベルに制限され、論理値１に対して＋１ＰＡＭ４シンボルレベルに制限されている。劣る品質とイコライズされていないチャネルを通じてトレーニングパターンに対する容易な受信器ロックを可能にするためである。

図１１ａには、フレームマーカー４０２、係数更新４０４、および、ステータスレポート４０６の送信の最中に受取ったデータを処理するための対応する受信器オペレーションが示されている。図示のように、ＭＵＸ１１１２は、ＰＡＭ４デコーディングブロック１１０４からデータ１１１４を出力するように構成されており、〔１／（１＋Ｄ）ｍｏｄ４〕コーディングブロック１１０２、逆グレーコーディングブロック１１０４、終了ビットブロック除去１１０６、および、オーバーヘッドブロック１１０８除去のオペレーションをバイパスしている。

上述のように、係数更新４０４及びステータスレポート４０６に対するそれぞれのＴＦＷは、６オーバーヘッドビットを含む６ＵＩオーバーヘッドフィールドを含んでいる。一つの実施例において、オーバーヘッドビットは、ＤＭＥ論理値「１」を備えるように設定される。例えば、０００１１１または１１１０００としてコード化される。このことは、ＴＦＷに対するＤＣバランスを保持するために使用される。

一つの実施例において、係数更新及びステータスレポートフィールドの使用を通じてパリティスキームが実施される。一つの実施例の下で、図７の係数更新フィールドテーブルのセル６及び図８のステータスレポートフィールドテーブルのセル１９は、パリティビットを送信するために使用される。１０ＧＢＡＳＥ−ＫＲ ＰＨＹスペックによって、このセルに対して定義された全部０（ゼロ）の送信とは対照的なものである。それぞれのフィールド（係数更新及びステータスレポート）に対して２つのパリティビットが別々に計算される。パリティビットを含んで、全体としてそれぞれのフィールドがイーブンパリティ（ｅｖｅｎ ｐａｒｉｔｙ）を有するようにである。パリティは、フィールドにおける論理的１であるセルの数量であり、モジュロ（ｍｏｄｕｌｏ）２である（オーバーヘッドビットは含まれていない）。このパリティスキームの下で、コントロールチャネル領域のＤＣバランスを維持し、重要なメッセージの受取り失敗に対する保護を増すためにパリティチェックが実施され得る。例えば、プリセット、初期化、受信器準備である。一つの実施例において、与えられたトレーニングフレームにおけるそれぞれのフィールドの境界の中にパリティ違反が検知された場合には、そのフレームに対するコントロールチャネルの中のフィールドのコンテンツが無視される。例えば、係数更新フィールドのパリティだけが正しくない場合、その係数更新フィールドのコンテンツだけが無視されるのである。

図１２aと１２ｂは、本発明の一つの実施例に従って、それぞれにパリティスキームの実施例を示している。図１２ａにおいて、ビットパターン００００００００００が、セル６のパリティビットに対して使用される。図１２ｂではビットパターン１１１１１０００００が、セル６のパリティビットに対して使用されている。

一つの実施例において、トレーニングパターン４０８は、ＩＥＥＥ Ｐ８０２．３ｂｊ Ｄｒａｆｔ１．０において現在規定されているようなＰＭＡ送信および受信機能スペックを使用して、送信器および受信器が、終了ブロック、グレーコーディング、および、１／（１＋Ｄ）ｍｏｄ４プレコーディングステージを遂行できるようにする。一方、オーバーヘッドフレームはバイパスされる。送信と受信を促進するための対応するブロックダイヤグラムが、図１０ａと１１ｂに、それぞれ示されている。トレーニングパターン４０８は、受信器の較正を促進するためにＰＡＭ４信号の４つのレベル全てを使用する。

一つの実施例において、終了ブロックロジック（つまり、図１０ｂにおける挿入終了ビットブロック１００４）に対する入力データ１０１６は、ＰＲＢＳ１３として知られる１３ビットの偽ランダムビットシーケンスを含んでいる。ＰＲＢＳ１３は、多項式関数を伴なうフィボナッチ（Ｆｉｂｏｎａｃｃｉ）ＬＦＳＲから派生する８１９１ビットシーケンスであり、多項式関数は、Ｇ（ｘ）＝１＋ｘ＋ｘ^２＋ｘ^１２＋ｘ^１３ である。

一つの実施例において、トレーニングパターンにおけるそれぞれのＴＦＷ終了ブロックは、ＰＲＢＳ１３の９２ビットを含んでおり、最初の２ビットは終了ビットを含んでいる。一つの実施例において、トレーニングパターン４０８は、ＰＲＢＳ１３のフルシーケンス（つまり、８１９１ビット）３個に、６５２３ビットの短縮されたＰＲＢＳ１３シーケンスを加えて、全部で３１０９６ビットを含んでいる。図４ｂ、４ｃ、および１３に示されるように、これは、トレーニングパターン４０８に対応する３３８個のＴＢ９２ブロック（３３８ＴＦＷ）の最中に送信される。一つの実施例において、第２のＰＲＢＳ１３シーケンスは、図１４ｃのＰＲＢＳ１３ａとＰＲＢＳ１３ｂによって示されるように、最初のビット反転を含んでいる。一方、第１および第３ＰＲＢＳ１シーケンスであるＰＲＢＳ１３ａおよびＰＲＢＳ１３ｃは同一である。加えて、短縮されたＰＲＢＳ１３シーケンスは、また、ＰＲＢＳ１３ａの最初の６５２３ビットの反転された領域である。

図４ｂと４ｃにおいて示されるトレーニングパターンの実施例に加えて、図１４は、シミュレーションされたリンクトレーニングオペレーションの最中に生成されるトレーニングパターンの実施例を示している。フレームのフレームマーカーとコントロールチャネルの領域の最中に、ダイヤグラムの左領域において信号がフルにスイングしていることに気付くべきである。フレームのトレーニングパターン領域の最中、右側の４つのレベルの信号にも気付くべきである。

一つの実施例において、トレーニングパターン初期状態は、以下のやり方で定められる。望ましくは、４つの初期状態は、４つの結果として生じるＰＡＭ４シーケンスが、それぞれのペアの間で低い自己相関（オフセット０を除く）及び低い相互相関を有するように選択される。図１５ａと１５ｂに示すようにである。前述の条件を満たす初期状態の典型的なセットは以下を含んでいる（データパス上に送付された初期ビット、ＬＳＢファースト）。ＰＭＤレーン０：０ｘＣＤ９２、ＰＭＤレーン１：０ｘ２ＡＦＢ、ＰＭＤレーン２：０ｘＣ３Ｄ３、ＰＭＤレーン３：０ｘＥ２Ｆ６。この選択は、４つのレーンそれぞれについて利点がある。プリコーダーの最終出力が０であり、次のフレームのマーカー以前に識別可能な移行を生成する。一つの実施例において、ジェネレーターは、それぞれのトレーニングフレームの最初において同一の値に再シードされる。このことは、レーンがスワップ（ｓｗａｐ）された場合にレーンを一意的に特定し、後にレーン順序識別を保管する。このことは、また、データモードにスイッチする際に、終了ビットシーケンスが受信器に対して知られるという利点がある（つまり、リンク初期化の後のランタイム（ｒｕｎ−ｔｉｍｅ）リンクオペレーションである）。

ＰＲＢＳ、グレーコード、および、前述の初期状態を使用するプリコーダーデータシーケンスの実施例が、図１５ｂに示されている。それぞれの物理的レーンｉ＝０・・３に対してトレーニングシーケンスは、状態Ｓｉからスタートする。ＰＲＢＳ状態及びプリコーダー状態は、フレームマーカー及びコントロールチャネル移行の最中には進行しない。

ＰＭＡサイズトレーニングフレームを使用したリンクトレーニングからデータモードへの素早い移行
トレーニングモードの最中、データは、リンクの第１エンドのコンポーネントの中の送信器から、リンクの反対エンド（第２エンド）のコンポーネントの中の受信器に対して送信される。同時に、データは、リンクの第２エンドのコンポーネントの中の送信器から、リンクの第１エンドのコンポーネントの中の受信器に対して送信される。このことは、図１に示され、上述されたものである。トレーニングモードの目的は、それぞれのリンクエンド間の同期化及び調整を実行して、データモードの最中の正確なデータ転送を可能にすることである。トレーニングモードの最中には、データモードへの移行を可能にするために十分な同期及び調整が得られる。つまり、リンクの相対するエンドにあるコンポーネント間でデータが転送される最中のリンクに対する通常オペレーションモードである。

一つの実施例の下では、データモードのために３４８ ＴＢ９２ワード長を有するＰＭＡフレームが使用され、一方、トレーニングの最中、マッチングサイズ（ｍａｔｃｈｉｎｇ ｓｉｚｅ）が３４８ ＴＢ９２ワード長であるトレーニングフレームが使用される。このアプローチの下では、受信器ポートにおいてトレーニングフレームを処理するためのロジックの多くは、トレーニングモードの最中のトレーニングフレーム及びデータモードの最中のＰＭＡフレームの両方に対するものと同一である。トレーニングモード及びデータモードへの移行の最中、トレーニングフレームが順番に送信される。トレーニングフレーム４００ａ、４００ｂ、４００ｃ、及び４００ｄによって、図１６に示されるようにである。一方、リンクトレーニングモードにおいては、ＰＭＡフレームの中でトレーニングフレームは送付されない。しかしながら、トレーニングフレームを作成するために、ＰＭＡフレームロジック及びデータパスが使用される。一つの実施例において、トレーニングフレームは、それぞれのＰＭＡフレームの最初において使用される４０ビットのオーバーヘッドに関して整列するように送信される。ＰＭＡフレーム１６００ａ、１６００ｂ、１６００ｃ、および、１６００ｄによって図１６に示されるようにである。結果として、トレーニングモードからデータモードへの移行が生じる場合、最後のトレーニングフレームは、データモードのために使用される第１のＰＭＡフレームにについて整列される。

一つの実施例において、トレーニングフレーム及びＰＭＡアライメント態様がカウントダウン値と併せて使用され、トレーニングモードからデータモードへの移行を促進する。カウントダウン値の使用は、受信側に対して、ｊ、ｊ−１、・・・、１、０フレームにおいて移行が生じることの指標を提供するものである。対応するｔｒａｉｎｉｎｇ＿ｆｒａｍｅ＿ｃｏｕｎｔｄｏｗｎ変数が使用され、データモードオペレーションの以前に送付されるべき残りのトレーニングフレームの数を示している。

図８に戻ると、ステータスフィールドセルは、トレーニングモードからデータモードへの素早い移行を促進するために使用される２つのセルを含んでおり、以下のようにオペレーションする。第１コンポーネントの送信器から第２コンポーネントの受信器に対するリンク上に十分な同期と調整が確立されたことが検知されると、第２コンポーネントの送信器は、ステータスフィールドのセル６における１の値を第１コンポーネントの受信器に対して返して、トレーニングモードが完了してデータを受取る準備ができたとローカル受信器が判断したことを示す。セル１３：１２における２ビットのｔｒａｉｎｉｎｇ＿ｆｒａｍｅ＿ｃｏｕｎｔｄｏｗｎ値も、また、返され、以下に詳細が説明されるように、カウントダウンシーケンス３、２、１、０を促進する。

図１７は、トレーニングフレームと対応するステータスフィールド値の交換を示しており、カウントダウン値ｊを使用してコンポーネントＡとＢとの間のリンクに対するトレーニングモードからデータモードへの移行を促進するために使用される。トレーニングモードオペレーションの最中、コンポーネントＡはトレーニングフレーム１７００を、その送信（ＴＸ）ポートからコンポーネントＢに対して送信する。コンポーネントＢは、その受信（ＲＸ）ポートでトレーニングフレームを受取る。受信されたそれぞれのトレーニングフレーム１８００に応じて、コンポーネントＢは、Ｒｅｃｅｉｖｅｒ Ｒｅａｄｙ値及びＣｏｕｎｔｄｏｗｎ値に対応するステータスセルにおけるパラメーターを含んだトレーニングフレーム１７０２を返す。十分な同期と調整を確立する以前に、コンポーネントＢは、Ｒｅｃｅｉｖｅｒ Ｒｅａｄｙ値が「０」であるトレーニングフレームを返す。ローカル受信器（つまり、コンポーネントＢのＲＸポート）がトレーニングを続けるように要求していることを示すためである。このことは、トレーニングフレーム１７００ａ及び１７０２ａによって示されている。ローカル受信器がデータモードへの移行の準備ができていることを示す以前のこの時間フレームの最中に、カウントダウンｊの値は無視される。種々の実施例において、カウントダウンｊの値はステータスレポートフィールドデータの中に含まれ、または、単純に以前定められた値に設定される。

トレーニングフレーム１７００ｂの受取りに応じて、コンポーネントＢのローカル受信器は、トレーニングが完了し、データを受取る準備、つまり、データモードへの移行の準備ができていることを、Ｒｅｃｅｉｖｅ Ｒｅａｄｙ値が「１」であるトレーニングフレーム１７０２ｂを返すことによって示す。ｊに対するカウントダウン値セット、初期カウントダウン値、もまた、トレーニングフレーム１７０２ｂに返される。一つの実施例において、ｊの値は、「３」に設定される。

一つの実施例においては、データモードへ移行するために、リンクの両側のコンポーネントはＲｅｃｅｉｖｅｒ＿Ｒｅａｄｙ＝１をアサート（ａｓｓｅｒｔ）している（Ｒｅｃｅｉｖｅｒ＿Ｒｅａｄｙをアサートしている）。両方のコンポーネントによってＲｅｃｅｉｖｅｒ＿Ｒｅａｄｙがアサートされると、Ｗａｉｔ＿Ｔｉｍｅｒ期間が開始され、データモードへの移行の以前に、およそ１００から３００トレーニングフレームが送付される。Ｗａｉｔ＿Ｔｉｍｅｒ期間の終了に向かって、カウントダウンシーケンスが開始され、このようにして、データモードへの移行がいつ生じるかを正確に特定する。ｔｒａｉｎｉｎｇ＿ｆｒａｍｅ＿ｃｏｕｎｔｄｏｗｎ値が０に達すると、データの次の領域が受取られ（現在のトレーニングフレームの後に続いているもの）、データモードのデータを含んでいる。一方で、移行の最中に、ＰＭＡフレームロジックとの整合性は保持されている。

トレーニングフレーム１７００ｃ及び１７０２ｃを継続すると、返されたステータスフィールド値は、Ｒｅｃｅｉｖｅｒ＿Ｒｅａｄｙ値＝１を含み、カウントダウン値ｊ−１を伴ない、カウントダウン値が１だけ減少されていることを示している。カウントダウンシーケンスは、トレーニングフレーム１７００ｄ及び１７０２ｄによって示されるように、カウントダウン値＝０になるまで継続する。この時点で、ローカル送信器（コンポーネントＡのＴＸポート）は、他のコンポーネントの受信器がデータモードへ移行するように構成されていることを知らされる。

図１７の下側部分を継続すると、データモードへの移行が完了した際、送信されるべき次のフレームはＰＭＡフレーム１６００−１に関して始まるデータフレームであり、ＰＭＡフレームによって使用される４０ビットのオーバーヘッドフィールドの開始と整列されている。コンポーネントＡのＴＸポートから先に向かって送信されたＰＭＡフレームは（ＰＭＡフレーム１６００−２及び１６００−３により示されている）、データモードオペレーションの最中にデータ転送のために使用される適用可能なフォーマットに従ったフォ−マットを有するデータフレームを含んでいる。

典型的な実施例環境およびブレードサーバーアーキテクチャ
ここにおける実施例の態様は、スイッチ、ルーターといった種々タイプののコンピューターやネットワーク設備、および、データセンター及び／又はサーバーファーム（ｆａｒｍ）環境において使用されるようなブレードサーバーにおいて実施され得ることが予想される。典型的に、データセンター及びサーバーファームで使用されるサーバーは、ラックベースサーバー又はブレードサーバーといったアレイ（ａｒｒａｙ）サーバーを含んでいる。これらのサーバーは、種々のネットワークプロビジョン（ｐｒｏｖｉｓｉｏｎ）を介して通信において相互接続されている。プライベートＬＡＮを形成するためのＬＡＮ間における好適なスイッチングとルーティング能力をもったＬＡＮの中のサーバーのパーティショニング（ｐａｒｔｉｔｉｏｎｉｎｇ）といったことである。例えば、クラウドホスティング能力は、典型的に多くのサーバーを伴なう大きなデータセンターを使用する。

概略として、典型的なブレードサーバーコンポーネント及びシステムが図１８ａ−１８ｃと１９に示されている。典型的な構成の下では、ラックマウントシャーシ１８００が使用され、複数のサーバーブレード１８０２（つまり、ブレード）のために電力と通信機能を提供しており、それぞれのブレードが対応するスロットを占有している。（シャーシの中の必ずしも全てのスロットが占有される必要はないことに留意すべきである。）逆に、図１８ｃでは、一つまたはそれ以上のシャーシ１８００がブレードサーバーラック１８０３の中に導入され得ることが示されている。それぞれのブレードは、一つまたはそれ以上の組合せコネクターを介して導入の際にインターフェイスプレーン１８０４（つまり、バックプレーン又は中間プレーン）に接続されている。典型的に、インターフェイスプレーンは、ブレードに対して電力及び通信信号を提供する複数の組合せコネクターそれぞれを含んでいる。現在の実践の下で、多くのインターフェイスプレーンは「ホットスワップ“ｈｏｔ−ｓｗａｐｐｉｎｇ”」機能を提供する。すなわち、シャーシ全体を適切な電力及びデータ信号バッファーを通じてダウンさせることなく、ブレードをオンザフライ（ｏｎ ｔｈｅ ｆｌｙ）で追加、または、除去（「ホットスワップ」）することができる。

図１８ａと１８ｂには、典型的な中間プレーンのインターフェイスプレーン構成が示されている。インターフェイスプレーン１８０４のバックサイドは、一つまたはそれ以上の電源１８０６に接続されている。しばしば、電源は重複しており、ホットスワップ可能であり、好適な電力プレーンに接続され、コンディショニング（ｃｏｎｄｉｔｉｏｎｉｎｇ）回路が、電源供給故障が生じた際にも継続したオペレーションを可能にする。任意的な構成においては、電源アレイが、ブレードのラック全体に対して電力供給するために使用され得る。一つのシャーシに一つの電源という対応ではない。複数の冷却ファン１８０８がシャーシを通して空気を引き寄せるように使用されサーバーブレードを冷やす。

全てのブレードサーバーに必要とされる重要な機能は、外部で他のＩＴインフラストラクチャーと通信する能力である。このことは、典型的には一つまたはそれ以上のネットワーク接続カード１８１０を介して促進され、それぞれがインターフェイスプレーン１８０４に接続されている。一般的に、ネットワーク接続カードは、複数のネットワークポート接続を有する物理的インターフェイスを含み（例えば、ＲＪ−４５ポート）、ネットワークスイッチ、ハブ、または、ルーターといったネットワークデバイスに直接的に接続するように設計された高密度コネクターを含み得る。

ブレードサーバーは、たいてい個々のブレードのオペレーションを管理するためのいくつかのタイプのマネージメントインターフェイスを備えている。このことは、一般的に、ビルトイン（ｂｕｉｌｔ−ｉｎ）ネットワーク又は通信チャネルによって促進される。例えば、「プライベート」又は「マネージメント」ネットワーク及び好適なスイッチングを促進するための一つまたはそれ以上のバスがインターフェイスプレーンの中に設置され、または、親密に接続されたネットワークケーブルとネットワークを通じてプライベートネットワークが実施され得る。任意的に、インターフェイスプレーンのバックサイド又はフロントサイドに接続されたマネージメントスイッチカード１８１２によって、スイッチングと他のマネージメント機能が提供され得る。さらに別のオプションとして、ブレード活動を管理するためにマネージメント又はコンフィグレーション（ｃｏｎｆｉｇｕｒａｔｉｏｎ）サーバーが使用されてもよく、例えば、イ−サネットといった標準コンピューターネットワークインフラストラクチャーを介して通信が取扱われる。

図１９に関して、典型的なブレード１９００のさらなる詳細が示されている。上述のように、それぞれのブレードは、サーバータイプの機能を実行するように構成された分離したコンピュータープラットフォームを含んでいる。つまり、「サーバーオンカード（“ｓｅｒｖｅｒ ｏｎ ｃａｒｄ”）」である。従って、それぞれのブレードは、従来のサーバーと共通のコンポーネントを含み、好適な集積回路（ＩＣ）および他の搭載されたコンポーネントをボードに対して接続するための内部ワイヤリング（つまり、バス）を備えるメインプリント回路基板（メインボード）１９０１を含んでいる。こうしたコンポーネントは、システムメモリー１９０４（例えば、ランダムアクセスメモリーセル（ＲＡＭ）、キャッシュメモリー１９０６（例えば、ＳＤＲＡＭ）、および、ファームウェアストレージデバイス１９０８（例えば、フラッシュメモリー）の形式）に接続された一つまたはそれ以上のプロセッサ１９０２を含んでいる。ＮＩＣ（ｎｅｔｗｏｒｋ ｉｎｔｅｒｆａｃｅ ｃｏｎｔｒｏｌｌｅｒ）チップ１９１０が、従来のネットワーク通信機能のサポートのために備えられている。ブレードと外部ネットワークインフラストラクチャーとの間の通信をサポートするといったものである。他の図示されたコンポーネントは、ステータスＬＥＤ（発光ダイオード）１９１２、一式のＲＪ−４５コンソールポート１９１４（簡略化のために一つだけしか図示されていない）、および、インターフェイスプレーンコネクター１９１６に接続されたＮＩＣ１９１５を含んでいる。追加的なコンポーネントとしては、種々の自動コンポーネント（つまり、抵抗、キャパシター）、電力整形コンポーネント、周辺機器コネクターを含んでいる。

一般的に、それぞれのブレード１９００は、また、オンボードストレージを備えている。このことは、典型的には、一つまたはそれ以上のビルトインディスクコントローラー及び一つまたはそれ以上のディスクデバイス１９１８が接続される対応するコネクターを介して促進される。例えば、典型的なディスクコントローラーは、ＳＡＴＡコントローラー、ＳＣＳＩコントローラー、といったようなものを含んでいる。任意的に、ディスクドライブは、同一または別個のラックの中のブレードから分離して収容されてよい。大容量のデータを保管するためにネットワークアッタチストレージ（ＮＡＳ）装置、または、バックエンドストレージサブシステムが使用されるような場合である。

ＮＩＣ１９１０は、物理層（Ｌ１）及びリンク層オペレーション（Ｌ２）をサポートするといった、対応するネットワークオペレーションを促進するための回路及びロジックを含んでいる。典型的には、上位層のオペレーションは、プロセッサ１９０２上で実行されているオペレーティングシステムによってホストされるであろうオペレーティングシステムネットワークスタック（ｓｔａｃｋ）によって促進される。しかしながら、いくつかの実施例において、ＮＩＣはエンベッドされたロジック又は類似のものを介して自分自身のネットワークスタックを使用してもよい。

典型的なデータセンター配置において、ネットワークスイッチイングエレメントは、１Ｕ、２Ｕ、または、４Ｕスロットを占めるであろうといった、ラックマウント装置を含んでおり、一つまたはそれ以上のサーバーブレードを介して実行され得る。任意的に、ネットワークスイッチングエレメントは、一つまたはそれ以上のサーバーブレードを使用して実行され得る。

ＮＩＣ１９１５は、インターフェイスプレーン１８０４を介して複数のブレード１９００の間で高速通信を実施するための回路及びロジックを含んでいる。一つの実施例において、ＮＩＣ１９１５は、ここにおいて開示された１００Ｇｂｐｓの実施例に対応すする信号及びロジックを実施するように構成されており、１００ＧＢＡＳＥ−ＫＰ４ポートおよび関連のリンクトレーニングオペレーティングシステムを実施するための回路及びロジックを含んでいる。１００ＧＢＡＳＥ−ＫＰ４をわたるブレード内の通信をさらに促進するために、インターフェイスプレーン１６０４は、ＰＨＹ態様の物理媒体を促進するための好適なコネクター、回路、および、ワイヤリング（ｗｉｒｉｎｇ）を含んでいる（ワイヤリングは図示されていない）。例えば、回路は、図１に示された構成に従って８個のディファレンシャルペアを通じた信号を促進するためのコネクター及びワイヤリングを含んでいる。

一般的に、ここにおいて開示されたリンクトレーニング実施例の態様は、ハードウェア（例えば、エンベッドされたロジック）を介して、または、ハードウェアとソフトウェアの組合せを介して実施され得る。例えば、ネットワークエレメントは、ソフトウェアベースのネットワークスタックを実行しているプロセッサ、および、ここにおいて説明されたオペレーションの態様を実行するためのソフトウェアを介して実施される関連のロジックを含み得る。任意的には、類似のロジックが、ＮＩＣ、大規模ネットワークインターフェイス、というようなものを介して実施され得る。

ブレードサーバーにおける実施に加えて、電子通信ルーター及びスイッチといった、他のタイプの装置を介して、ここにおける趣旨及び開示が実施され得る。例えば、電子通信スイッチは、バックプレーンに接続された複数のカードを伴なうラックを含んでいる。カードは一般的にブレードに類似しており、バックプレーンはブレードサーバーにおけるインターフェイスプレーンに類似している。従って、カードは、実施される１００ＧＢＡＳＥ−ＫＰ４ポートのための回路とロジックを伴なって構成され、バックプレーンは、１００ＧＢＡＳＥ−ＫＰ４ ＰＨＹの物理媒体態様を促進するためのコネクター、回路、および、ワイヤリングを含み得る。

図２０は、ここにおいて開示された実施例に従って、リンクトレーニングと初期化オペレーションを実行するように構成されたネットワークチップ２００２を使用するネットワークノードに対する構成２０００を示す模式図である。ネットワークチップ２００２は、ＰＣＳモジュール２００６、自動ネゴシエーションモジュール２００８、リンクトレーニングモジュール２０１０、送信器回路２０１３を含む送信ポート２０１２、および、受信器回路２０１５を有する受信ポート２０１４を含むＰＨＹ回路２００４を有している。ネットワークチップは、さらに、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）インターフェイス２０１６、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）インターフェイス２０１８、ＭＡＣモジュール２０２０、および、リコンシリレーションサブレーヤー（ＲＳ）モジュール２０２２を含んでいる。ネットワークノード２０００は、また、一つまたはそれ以上のプロセッサコアを有する中央処理ユニット（ＣＰＵ）２０２６を含むシステムオンチップ（ＳｏＣ）２０２４を含み、インターコネクト２０３２を介してメモリーインターフェイス２０２８とＰＣＩｅインターフェイス２０３０に接続されている。メモリーインターフェイスは、さらに、メモリー２０３４に接続されているものとして示されている。典型的な構成の下では、ネットワークチップ２００２、ＳｏＣ２０２４、および、メモリー２０３４は、回路基板２０３６上に設置され、または、そうでなければ動作可能に接続される。回路基板は、ＤＭＡ２０１６をメモリー２０３４に接続し、ＰＣＩｅポート２０３８においてＰＣＩｅインターフェイス２０１８をＰＣＩｅインターフェイス２０３０に接続している単一直線によって示されているように、これらのコンポーネントが通信で接続するためのワイヤリングトレースを含んでいる。

一つの実施例において、ＭＡＣモジュール２０２０は、ここにおいて説明された実施例によって実行されるＭＡＣレイヤーオペレーションの態様を実施するように構成されている。同様に、ＲＳモジュール２０２２は、図９ａで示されるといった、ここにおいて説明された実施例によって実行されるリコンシリレーションサブレーヤーオペレーションを実施するように構成されている。

リンクトレーニングモジュール２０１０は、さらに、トレーニングフレーム２０４０を含んでいるものとして示されており、ここにおいて開示されたトレーニングフレームの実施例に従って構成されている。自動ネゴシエーションモジュール２００８、さらに、ベースページ２０４２を含んでいるものとして示されている。リンク初期化の最中、自動ネゴシエーションモジュール２００８は、リンク速度と性能の自動ネゴシエーションのために実施される。自動ネゴシエーションフォーマットは、ベースページ（例えば、ベースページ２０４２）から成っている。リンクパートナーと交換したフォーマットされた情報の最初のセットであり、受信ポート２０４６と送信ポート２０４８を含むリンクパートナー２０４４として示されている。一つの実施例において、ノード２００とリンクパートナー２０４４の構成は類似している。一つの実施例において、ベースペジ２０４２のフォーマットは、ＩＥＥＥ８０２．３ｂｈ Ｄｒａｆｔ３．１において規定されたベースページに従っている。リンクトレーニングモジュール２０１０は、さらに、ここにおいて開示された実施例の態様に従ってネットワークチップ２００２とリンクパートナー２０４４との間に通信可能に接続されたリンク２０５０に対する初期化に関するリンクトレーニングオペレーションを実行するように構成されている。

一つの実施例において、ネットワークチップ２００２は、１００Ｇｂｐｓイーサネットネットワークインターフェイスコントローラー（ＮＩＣ）チップを含んでいる。しかしながら、ネットワークチップ２００２の回路及びコンポーネントは、ＳｏＣ、マルチチップモジュール、そして、複数のネットワークインターフェイスのためのサポート（例えば、有線又は無線）を有するＮＩＣチップを含む他のタイプのチップ及びコンポーネントにおいても実行され得る。

いくつかの実施例が所定の実施に関して説明されてきたが、いくつかの実施例に従った他の実施も可能である。加えて、図面に示され、及び／又は、ここにおいて説明されたエレメントまたは他の特徴に係る構成及び／又は順序は、図示され、説明された所定のやり方に構成される必要はない。いくつかの実施例に従って、多くの他の構成が可能である。

図示されたそれぞれのシステムにおいて、いくつかのケースにおけるエレメントは、それぞれ同じ参照番号または異なる参照番号を有することができ、表示されたエレメントは異なり、及び／又は、同じであってよい。しかしながら、エレメントは、ここにおいて示され、または、説明されたいくつかの、または、全てのシステムとは異なる実施及び作業を有するよう十分に順応性がある。図示された種々のエレメントは、同一、または、異なるものであってよい。どれを第１のエレメントとして参照し、どれを第２のエレメントと呼ぶかは任意である。

明細書および特許請求の範囲において、用語「結合された（“ｃｏｕｐｌｅｄ”）」と「接続された（“ｃｏｎｎｅｃｔｅｄ”）」が、その派生語を伴なって、使用され得る。これらの用語は、お互いに類義語であるとして意図されたものではない。むしろ、所定の実施例において、「接続された」は、２つまたはそれ以上のエレメントがお互いに直接に物理的または電気的に接触していることを示すために使用され得る。「結合された」は、２つまたはそれ以上のエレメントが直接に物理的または電気的に接触していることを意味することができる。しかしながら、「結合された」は、また、２つまたはそれ以上のエレメントがお互いに直接的に接触していないことも意味することもあるが、それでもなお、お互いに協働または相互作用するものである。

実施例は、本発明の実施または例である。明細書における「実施例（“ａｎ ｅｍｂｏｄｉｍｅｎｔ”）」、「一つの実施例（“ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ”）」、「いくつかの実施例（“ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔ”）」、および、「他の実施例（“ｏｔｈｅｒ ｅｍｂｏｄｉｍｅｎｔ”）」への言及は、実施例に関して説明された所定の特徴、構成、または、特性が、少なくともいくつかの本発明に係る実施例に含まれているが、必ずしも全ての実施例に含まれる必要はない、ことを意味している。種々の表現である「実施例」、「一つの実施例」、「いくつかの実施例」、および、「他の実施例」は、必ずしも全て同一の実施例を参照することを要しない。

ここにおいて説明され、図示されたコンポーネント、特徴、構成、特性、等の全てが、所定の実施例に含まれる必要があるということはない。例えば、明細書で、コンポーネント、特徴、構成、または、特性が含まれ「得る（“ｍａｙ”、“ｍｉｇｈｔ”、“ｃａｎ”、または、“ｃｏｕｌｄ”）」と記載している場合は、その所定のコンポーネント、特徴、構成、または、特性が含まれることを要しない。明細書または特許請求の範囲が「一つの（“ａ”ｏｒ“ａｎ”）」エレメントに言及している場合は、そのエレメントが唯一つ存在することを意味するものではない。明細書または特許請求の範囲が「追加の（“ａｎ ａｄｄｉｔｉｏｎａｌ”）」エレメントに言及している場合は、追加のエレメントの一つ以上の存在を排除することを意味するものではない。

本発明の図示された実施例に係る上記の説明は、要約に記載されているものを含めて、本発明が、開示されたまさにその形式について網羅的であり、または限定的であることを意図するものではない。一方、ここにおいて説明された本発明の所定の実施例は、説明目的のものであり、本発明の範囲から逸脱することなく種々の均等な変形が可能であることが、当業者であれば理解されよう。

こうした変形は、上記の詳細な説明に照らして本発明に対して成し得るものである。添付の特許請求の範囲において使用される用語は、本発明を明細書及び図面に開示された所定の実施例に限定するものと理解されるべきではない。むしろ、本発明の範囲は、添付の特許請求の範囲によって全体的に決定されるべきものであり、請求項解釈の確立された方策に従って解釈されるべきものである。

Claims (30)

1. 高速イーサネットリンクに対してリンクトレーニングモードとデータモードとの間の移行を促進するための方法であって：
   第１コンポーネントの送信ポートから、第２コンポーネントの受信ポートにおいて受取られるようにトレーニングフレームも送信するステップであり、前記トレーニングフレームは、物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され、かつ、トレーニングモードに続くデータモードの最中に送信されるべきＰＭＡフレームと同一の長さを有している、ステップと；
   前記第２コンポーネントの送信ポートから送信されたトレーニングフレームを前記第１コンポーネントの受信ポートにおいて受取るステップであり、受け取られた前記トレーニングフレームは、データ及びカウントダウンデータを受取るための前記第２コンポーネントの前記受信ポートの準備ステータスを特定している受信器準備ステータス表示を含んでいる、ステップと；
   前記リンクトレーニングモードと前記データモードとの間の前記移行を促進するために、前記受信器準備ステータス表示と前記データモードを使用するステップ、とを含む、
   ことを特徴とする方法。
2. 前記トレーニングモードから前記データモードへ移行する場合、前記トレーニングフレームの最後に直ちに第１のＰＭＡフレームの開始が続くように前記トレーニングフレームが送付される、
   請求項１に記載の方法。
3. 前記トレーニングフレームは、フレームマーカー領域、コントロールチャネル領域、および、トレーニングパターン領域を含み、かつ、前記受信器準備ステータス表示と前記カウントダウンデータは、前記トレーニングフレームの前記コントロールチャネル領域に含まれる、
   請求項１に記載の方法。
4. 前記トレーニングフレームの前記コントロールチャネル領域は、係数更新領域、および、その中に前記受信器準備ステータス表示と前記カウントダウンデータが保管されるステータスレポート領域を含む、
   請求項３に記載の方法。
5. 前記係数更新領域と前記ステータスレポート領域のそれぞれは、差動マンチェスターエンコーディング（ＤＭＥ）を使用してエンコードされたデータを含み、さらに、前記コントロールチャネル領域と前記ステータスレポート領域のそれぞれは、ＤＣバランスを達成するように選択されたオーバーヘッドビットを含む、
   請求項４に記載の方法。
6. 前記トレーニングフレームの前記コントロールチャネル領域は、係数更新領域とステータスレポート領域とを含み、かつ、分離したパリティビットが、前記係数更新領域と前記ステータスレポート領域のそれぞれに対して使用され、ＤＣバランスを達成するように選択される、
   請求項３に記載の方法。
7. 前記トレーニングフレームと前記ＰＭＡフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、３４８ ＴＢ９２の長さを有する、
   請求項１に記載の方法。
8. 前記トレーニングフレームは、８１９１ビット長を有する３つのサイクルを含み、６５２３ビット長を有するように切り詰められた４つのサイクルが後に続くトレーニングパターンを含む、
   請求項７に記載の方法。
9. 前記トレーニングフレームはトレーニングパターンを含み、
   前記方法は、さらに、前記トレーニングパターンの少なくとも一つの領域に対して１３ビット疑似ランダムビットシーケンス（ＰＲＢＳ１３）ビットパターンを使用している、
   請求項１に記載の方法。
10. ＰＲＢＳ１３の初期状態は、終了プロセス、グレーコーディングプロセス、プリコーディングプロセス、および、４レベルのパルス振幅変調（ＰＡＭ４）エンコーディングプロセスと供に使用される場合にＤＣバランスされるＰＲＢＳ１３の初期状態の中から選択され、プリコーダーオペレーションの最終出力が「０」である、
    請求項９に記載の方法。
11. 前記イーサネットリンクは、４つのレーンを含むマルチレーンリンクを含み、ＰＲＢＳ１３初期状態は、結果として生じるＰＡＭ４シーケンスがお互いに関して低い相互相関を有すように、それぞれのレーンに対して選択されている、
    請求項１０に記載の方法。
12. 前記イーサネットリンクは、複数のレーンを有する複数レーンのリンクを含み、さらに、複数のレーンそれぞれにわたりトレーニングフレームを送信する、
    請求項１に記載の方法。
13. 前記イーサネットリンクは、中間プレーンまたはバックプレーンのうち一方におけるワイヤリングを介して実施される物理媒体を含む、
    請求項１に記載の方法。
14. 前記高速イーサネットリンクは、１００ギガバイト毎秒のバンド幅をサポートする、
    請求項１に記載の方法。
15. 送信ポートと受信ポートを有する高速イーサネットインターフェイスを含む装置であって、前記装置は、動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
    リンクトレーニングモードの最中に、前記高速イーサネットインターフェイスの送信ポートから、第２装置の受信ポートにおいて受取られるようにトレーニングフレームを送信し、前記トレーニングフレームは、物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され、かつ、トレーニングモードに続くデータモードの最中に送信されるべきＰＭＡフレームと同一の長さを有しており；
    前記第２装置の送信ポートから送信されたトレーニングフレームを前記高速イーサネットインターフェイスの受信ポートにおいて受取り、受け取られた前記トレーニングフレームは、データ及びカウントダウンデータを受取るための前記第２装置の前記受信ポートの準備ステータスを特定している受信器準備ステータス表示を含んでおり；
    前記リンクトレーニングモードと前記データモードとの間の移行を促進するために、前記受信器準備ステータス表示と前記データモードを使用する、
    ことを特徴とする装置。
16. 前記トレーニングフレームと前記ＰＭＡフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、３４８ ＴＢ９２の長さを有する、
    請求項１５に記載の装置。
17. 前記トレーニングフレームは、８１９１ビット長を有する３つのサイクルを含み、６５２３ビット長を有するように切り詰められた４つのサイクルが後に続くトレーニングパターンを含む、
    請求項１６に記載の装置。
    
18. 前記トレーニングフレームはトレーニングパターンを含み、
    前記装置は、さらに、前記トレーニングパターンの少なくとも一つの領域に対して１３ビット疑似ランダムビットシーケンス（ＰＲＢＳ１３）ビットパターンを使用している、
    請求項１５に記載の装置。
19. ＰＲＢＳ１３の初期状態は、終了プロセス、グレーコーディングプロセス、プリコーディングプロセス、および、４レベルパルス振幅変調（ＰＡＭ４）エンコーディングプロセスと供に使用される場合にＤＣバランスされるＰＲＢＳ１３の初期状態の中から選択され、プリコーダーオペレーションの最終出力が「０」である、
    請求項１８に記載の装置。
20. 前記高速イーサネットの送信ポートは、複数のレーンを有する複数レーンのリンクを実施するように構成され、前記イーサネットの送信ポートは、さらに、複数のレーンそれぞれにわたりトレーニングフレームを送信する、
    請求項１５に記載の装置。
21. 前記高速イーサネット送信ポートは、１００ギガバイト毎秒のバンド幅をサポートする、
    請求項１５に記載の装置。
22. 前記装置は、さらに、前記第２装置からトレーニングフレームを受取るように構成された高速イーサネット受信ポートを含む、
    請求項１５に記載の装置。
23. 物理的コーディングサブレイヤー（ＰＣＳ）モジュールと；
    自動ネゴシエーションモジュールと；
    リンクトレーニングモジュールと；
    送信器回路を含む送信ポートと；
    受信器回路を含む受信ポートと；
    媒体アクセス制御（ＭＡＣ）モジュールと；
    リコンシリレーションサブレーヤー（ＲＳ）モジュールと、を含む物理層（ＰＨＹ）回路を有する装置であって、
    前記装置は、動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
    リンクトレーニングモードの最中に、高速イーサネットインターフェイスの送信ポートから、第２装置の受信ポートにおいて受取られるようにトレーニングフレームを送信し、前記トレーニングフレームは、物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され、かつ、トレーニングモードに続くデータモードの最中に送信されるべきＰＭＡフレームと同一の長さを有しており；
    前記第２装置の送信ポートから送信されたトレーニングフレームを前記高速イーサネットインターフェイスの受信ポートにおいて受取り、受け取られた前記トレーニングフレームは、データ及びカウントダウンデータを受取るための前記第２装置の前記受信ポートの準備ステータスを特定している受信器準備ステータス表示を含んでおり；
    前記リンクトレーニングモードと前記データモードとの間の移行を促進するために、前記受信器準備ステータス表示と前記データモードを使用する、
    ことを特徴とする装置。
24. 前記トレーニングフレームと前記ＰＭＡフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、３４８ ＴＢ９２の長さを有する、
    請求項２３に記載の装置。
25. 前記トレーニングフレームは、８１９１ビット長を有する３つのサイクルを含み、６５２３ビット長を有するように切り詰められた４つのサイクルが後に続くトレーニングパターンを含む、
    請求項２４に記載の装置。
26. 前記送信ポートは、複数のレーンを有する複数レーンのリンクを実施するように構成され、前記送信ポートは、さらに、複数のレーンそれぞれにわたりトレーニングフレームを送信する、
    請求項２３に記載の装置。
27. 前記高速イーサネット送信ポートは、１００ギガバイト毎秒のバンド幅をサポートする、
    請求項２３に記載の装置。
28. シャーシと；
    前記シャーシの中にマウントされ、第１と第２中間プレーンコネクター、および、１００ビガビット毎秒（Ｇｂｐｓ）イーサネットリンクを促進するように構成されたコネクター間に接続されたワイヤリングを有する中間プレーンと；
    前記第１の中間プレーンコネクターに接続された第１ボードコネクターに動作可能に接続された１００Ｇｂｐｓイーサネット送信ポートと受信ポートを含む第１ネットワークインターフェイスコントローラー（ＮＩＣ）を有する第１ボードと；
    前記第２の中間プレーンコネクターに接続された第２ボードコネクターに動作可能に接続された１００Ｇｂｐｓイーサネット送信ポートと受信ポートを含む第２ＮＩＣを有する第２ボードと；を含むシステムであって、
    前記第１ＮＩＣは、前記システムが動作する場合にオペレーションを実行するように構成されており、前記オペレーションは：
    リンクトレーニングモードの最中に、前記第１ＮＩＣの送信ポートから、前記第２ＮＩＣの受信ポートに対してトレーニングフレームを送信し、前記トレーニングフレームは、物理媒体接続（ＰＭＡ）フレームロジックを使用して送信され、かつ、トレーニングモードに続くデータモードの最中に送信されるべきＰＭＡフレームと同一の長さを有しており；
    前記第２ＮＩＣの送信ポートから送信されたトレーニングフレームを前記第１ＮＩＣの受信ポートにおいて受取り、受け取られた前記トレーニングフレームは、データ及びカウントダウンデータを受取るための前記第２ＮＩＣの前記受信ポートの準備ステータスを特定している受信器準備ステータス表示を含んでおり；
    前記リンクトレーニングモードと前記データモードとの間の移行を促進するために、前記受信器準備ステータス表示と前記データモードを使用する、
    ことを特徴とするシステム。
29. 前記トレーニングフレームと前記ＰＭＡフレームは、複数の９２ビット終了ブロック（ＴＢ９２）を含み、３４８ ＴＢ９２の長さを有する、
    請求項２８に記載のシステム。
30. 前記トレーニングフレームは、８１９１ビット長を有する３つのサイクルを含み、６５２３ビット長を有するように切り詰められた４つのサイクルが後に続くトレーニングパターンを含む、
    請求項２９に記載のシステム。

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