CN113127398A - 一种数据处理方法及装置 - Google Patents

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Abstract

本申请实施例公开了一种数据处理方法，包括：获取第一编码序列，并对第一编码序列进行解析。为了使得在第一编码序列发生可容忍的误码时，也能够正确解析第一编码序列。对于第一编码序列中的目标符号位而言，若目标符号位的值与目标符号位的预设值不同，则按照目标符号位的值等于目标符号位的预设值对第一编码序列进行解析。其中，目标符号位指的是容易发生误码的一个或者多个符号位。由此可见，利用本申请实施例的方案，对于容易发生误码的目标符号位而言，若目标符号位发生误码，即目标符号位的值与目标符号位的预设值不同，也可以正确解析第一编码序列，从而使得解析得到训练帧的效率提升，相应改善了接口间传递训练帧来优化SerDes性能的效果。

Description

一种数据处理方法及装置
技术领域
本申请涉及数据处理领域，尤其涉及一种数据处理方法及装置。
背景技术
在通信技术中，数据可以在接口间传递。具体地，该接口例如可以为基于串行器/解串器(serializer/deserializer，SerDes)的接口。
为了提升SerDes的性能，从而提升数据传输性能，可以在接口间传递训练帧(training frames)，接口可以进一步根据该训练帧对SerDes的相关参数进行调整。
但是，目前通过在接口间传递训练帧来优化SerDes性能的效果并不好。
发明内容
本申请实施例提供了一种数据处理方法及装置，可以改善接口间传递训练帧来优化SerDes性能的效果。
第一方面，本申请实施例提供了一种数据处理方法，该方法例如可以由第一接口执行。该方法包括：第一接口获取第一编码序列，该第一编码序列可以包括多个符号位，该第一编码序列可以是第二接口发送给第一接口的。第一接口获取到第一编码序列之后，可以对第一编码序列进行解析。接口间传递的信号可以为电压信号，通过电压信号的具体值即电压值来传递信息。前述第一编码序列可以为对第二接口发送的电压信号进行编码之后得到的编码序列。当第二接口向第一接口发送的电压值发生跳变时，第一接口接收到的编码值容易发生误码，而且这种误码是可以容忍的。因此，在本申请实施例中，为了使得在第一编码序列发生可容忍的误码时，第一接口也能够正确解析第一编码序列。对于第一编码序列中的目标符号位而言，若目标符号位的值与目标符号位的预设值不同，则按照目标符号位的值等于目标符号位的预设值对第一编码序列进行解析。其中，目标符号位指的是容易发生误码的一个或者多个符号位。由此可见，利用本申请实施例的方案，对于容易发生误码的目标符号位而言，若目标符号位发生误码，即目标符号位的值与目标符号位的预设值不同，第一接口也可以正确解析第一编码序列，从而使得第一接口解析得到训练帧的效率提升，相应改善了接口间传递训练帧来优化SerDes性能的效果。
在一种可能的实现方式中，本申请实施例提及的对第一编码序列进行解析，可以指的是通过第一编码序列识别该第一编码序列是否为训练帧的帧标记编码序列。
在一种可能的实现方式中，训练帧的控制域编码序列和状态域编码序列均采用2*i个符号位指示逻辑比特信息。因此，本申请实施例提及的对第一编码序列进行解析可以为：当第一编码序列包括状态帧编码序列或者控制域编码序列时，第一接口对第一编码序列进行编码，得到第二编码序列。
在一种可能的实现方式中，由于IEEE Std 802.3TM-2018Clause 72规定训练帧采用NRZ码进行编码，IEEE Std 802.3cdTM-2018Clause 136规定训练帧采用PAM4进行编码。故而第一编码序列可以为NRZ码编码序列，即采用NRZ码编码进行编码的编码序列，也可以为PAM4编码序列，即采用PAM4进行编码的编码序列。
在一种可能的实现方式中，IEEE Std 802.3TM-2018Clause 72和IEEE Std802.3cdTM-2018Clause 136规定的训练帧的帧标记编码序列中，前16个符号位对应的电压值相同，后16个符号位对应的电压值相同，且前16个符号位对应的电压值与后16个符号位对应的电压值不同。故而第一接口接收到的第16个符号位和第17个符号位容易发生误码。而且，发明人通过研究发现，与第16个符号位的相近的符号位例如第15个符号位和第14个符号位也比较容易发生误码；相应的，与第17个符号位相近的符号位例如第18个符号位和第19个符号位也比较容易误码。因此，若第一接口获取的第一编码序列疑似训练帧的帧标记编码序列时，目标符号位可以包括m+n个符号位，其中m和n均为大于或者等于0的整数。具体地，当m+n等于1时，目标符号位包括一个符号位，对于这种情况，目标符号位可以包括第一符号位或者第二符号位，第一符号位和第二符号位相邻，第一符号位的预设值与第二符号位的预设值不同。此处提及的第一符号位例如可以为前述提及的第16个符号位，此处提及的第二符号位例如可以为前述提及的第17个符号位。当m+n大于1时，目标符号位可以包括m+n个连续的符号位，其中，该m+n个连续的符号位中前m个符号位的预设值相同，该m+n个连续的符号位中后n个符号位的预设值相同，前m个符号位的预设值与所述后n个符号位的预设值不同。换言之，前m个连续的符号位的最后一个符号位可以为前述第一符号位，后n个连续的符号位的第一个符号位可以为前述第二符号位。另外，由于训练帧的帧标记编码序列之后是控制域编码序列，控制域编码序列的第一个符号位的值与帧标记编码序列的最后一个符号位的值也可能不同，因此，帧标记编码序列的最后一个符号位也比较容易发生误码。发明人研究发现，与帧标记编码序列的最后一个符号位相近的符号位例如帧标记编码序列的倒数第2个和倒数第3个符号位也比较容易发生误码。鉴于此，若第一编码序列疑似训练帧的帧标记编码序列，则目标符号位可以包括第一编码序列的倒数k个符号位，其中k为大于或者等于1的整数。
在一种可能的实现方式中，当第二接口发送的电压值发生跳变时，第一接口接收到的编码值中发生误码的符号位是对称的，即发生电平跳变前容易发生误码的符号位的数量与发生电平跳变后容易发生误码的符号位的数量是相同的，因此，前述m和n可以相同。
在一种可能的实现方式中，IEEE Std 802.3TM-2018Clause 72和IEEE Std802.3cdTM-2018Clause 136规定的训练帧的控制域编码序列和状态域编码序列，均采用8个符号位指示逻辑比特信息，若前4个符号位的取值与后4个符号位的取值相同，则该8个符号位指示的逻辑比特信息的值为0，若前4个符号位的取值与后4个符号位的取值不同，则该8个符号位指示的逻辑比特信息的值为1。将指示逻辑比特信息的2*i个符号位称为第一编码子序列，若第一编码子序列为训练帧的控制域编码序列或状态域编码序列，则i的取值可以等于4。由于第一编码子序列指示的逻辑比特信息的值可能为0，也可能为1。因此，第一编码子序列中的第i个符号位对应的电压值与第i+1个符号位的电压值可能不同。因此，第一编码子序列中的第i个符号位和第i+1个符号位均可能会发生误码。另外，训练帧的控制域编码序列可以包括一个或者多个第一编码子序列，相邻的两个第一编码子序列指示的逻辑比特的值可能相同，也可能不同。换言之，前一个第一编码子序列的最后一个符号位的值和后一个第一编码子序列的第一个符号位的值可能不同。因此，第一编码子序列的第1个符号位和最后一个符号位即第2*i个符号位均可能发生误码。因此，目标符号位可以包括第一编码子序列的第一个符号位、第一编码子序列的第i个符号位、第一编码子序列的第i+1个符号位、以及第一编码子序列的第2*i个符号位中的任意一个或者多个。
在一种可能的实现方式中，IEEE Std 802.3TM-2018Clause 72和IEEE Std802.3cdTM-2018Clause 136协议并未规定第一编码子序列中每一个符号位的具体值，只是第一编码子序列中各个符号位的值需要遵循前i个符号位的值相同，后i个符号位的值相同的规则。第一接口可以根据第一个符号位和第i个符号位之间的符号位的预设值，确定第一个符号位的预设值和第i个符号位的预设值。在一个实施例中，可以将第一个符号位和第i个符号位之间的符号位的实际值，确定为第一个符号位和第i个符号位之间的符号位的实际值。相应的，第i+1个符号位的预设值和第2*i个符号位的预设值，根据第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定。确定目标符号位的预设值之后，即可在目标符号位的值与预设值不同时，按照目标符号位的值等于预设值进行解析。
在一种可能的实现方式中，若第一编码序列为PAM4编码序列，则训练帧的状态域编码序列和控制域编码序列各个符号位的取值只有0和3两种可能。而且，若第一编码序列为状态域编码序列或者控制域编码序列，则表示第一接口已经成功接收了来自第二接口的训练帧的帧标记编码序列。对于这种情况，为了进一步提升第一接口和第二接口通过传递训练帧来优化SerDes性能的效果，对于训练帧的控制域编码序列和状态域编码序列，还可以进一步放宽容错程度。具体地，目标符号位还可以包括第一符号位序列和第二符号位序列，其中，第一符号位序列包括第一编码子序列中的第2个符号位至第i-1个符号位，第二符号位序列包括第一编码子序列中的第i+1个符号位至第2*i-1个符号位，此处i的取值为大于或者等于3的整数，i的取值例如可以为4。
在一种可能的实现方式中，考虑到第一个符号位的预设值和所述第i个符号位的预设值，是根据第一符号位序列的各个符号位的值确定的，第i+1个符号位的预设值和第2*i个符号位的预设值是根据第二符号位序列的各个符号位的值确定的。若第一符号位序列中的符号位发生误码，则不能将第一符号位序列中的符号位的实际值确定为第一符号位序列中的符号位的预设值，进一步导致无法确定第一个符号位的预设值和所述第i个符号位的预设值。相应的，若第二符号位序列中的符号位发生误码，则无法确定第i+1个符号位的预设值和第2*i个符号位的预设值。为了改善这个问题，可以根据第一符号位序列中各个符号位的值，确定第一符号位序列中各个符号位的预设值。对于PAM4码而言，对于预设值为0的符号位而言，若该符号位发生误码，则误码后的编码值为1的可能性比较大，而且这种误码是可以容忍的；误码后的编码值为2或3的可能性比较小，并且这种误码是比较难以容忍的。类似地，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的；误码后的编码值为0或1的可能性比较小，并且这种误码是比较难以容忍的。因此，当第一符号位序列中各个符号位的值为2或者3时，则确定第一符号位中各个符号位的预设值为3。当第一符号位序列中各个符号位的值为0或者1时，则确定第一符号位中各个符号位的预设值为0。第二符号位序列中各个符号位的预设值亦是如此确定。
在一种可能的实现方式中，对于帧标记编码序列而言，帧标记编码序列的前几个符号位发生误码的可能性也比较高。但是，若帧标记编码序列的容错程度太高，则可能会将不是帧标记编码序列识别成帧标记编码序列。对于PAM4编码序列而言，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的。因此，当第一编码序列为PAM4编码序列、且第一编码序列疑似训练帧的帧标记编码序列时，目标符号位可以包括：第一编码序列的前p个符号位，p大于或者等于1，且小于或者等于第一阈值。
在一种可能的实现方式中，考虑到如前所述的对于PAM4编码序列而言，对于预设值为0的符号位而言，若该符号位发生误码，则误码后的编码值为1的可能性比较大，而且这种误码是可以容忍的；类似地，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的。因此，若第一编码序列为PAM4编码序列，“若第一编码序列中目标符号位的值与预设值不同，按照目标符号位的值等于预设值对所述第一编码序列进行解析”在具体实现时，例如可以确定目标符号位的值与目标符号位的预设值的差值，若差值等于1，则按照目标符号位的值等于目标符号位的预设值对所述第一编码序列进行解析，否则，可以认为解析失败，丢弃该第一编码序列。
第二方面，本申请实施例提供了一种数据处理装置，包括获取单元和解析单元；获取单元用于获取第一编码序列；解析单元用于若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
在一种可能的实现方式中，所述解析单元具体用于：若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，确定所述第一编码序列为训练帧的帧标记编码序列。
在一种可能的实现方式中，所述解析单元具体用于：若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，对所述第一编码序列进行编码，得到第二编码序列。
在一种可能的实现方式中，所述第一编码序列包括：训练帧的控制域编码序列，和/或，训练帧的状态域编码序列。
在一种可能的实现方式中，所述第一编码序列为不归零码编码序列，或者，四脉冲幅度调制编码序列。
在一种可能的实现方式中，所述目标符号位包括：所述第一编码序列中的m+n个符号位，和/或，所述第一编码序列的后k个符号位，m大于或者等于0，n大于或者等于0，k大于或者等于1且小于或者等于第二阈值；其中：当所述m+n等于1时，所述目标符号位包括第一符号位或者第二符号位，所述第一符号位的预设值与第二符号位的预设值不同，所述第一符号位和所述第二符号位相邻；当所述m+n大于1时，所述m+n个符号位连续，所述m+n个符号位中的前m个符号位的预设值相同，所述m+n个符号位中的后n个符号位的预设值相同，所述前m个符号位的预设值与所述后n个符号位的预设值不同。
在一种可能的实现方式中，所述m等于所述n。
在一种可能的实现方式中，所述第一编码序列包括第一编码子序列，所述第一编码子序列包括2*i个符号位，所述第一编码子序列用于指示逻辑比特信息，所述目标符号位包括以下任意一个符号位或者多个符号位：所述第一编码子序列的第一个符号位、所述第一编码子序列的第i个符号位、所述第一编码子序列的第i+1个符号位、以及所述第一编码子序列的第2*i个符号位。
在一种可能的实现方式中，i大于或者等于3，所述第一个符号位的预设值和所述第i个符号位的预设值，根据所述第一个符号位和所述第i个符号位之间的符号位的预设值确定，所述第i+1个符号位的预设值和所述第2*i个符号位的预设值，根据所述第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定。
在一种可能的实现方式中，若所述第一编码序列为四脉冲幅度调制编码序列，所述目标符号位还包括：第一符号位序列或者第二符号位序列，所述第一符号位序列包括所述第一编码子序列中的第2个符号位至第i-1个符号位，所述第二符号位序列包括所述第一编码子序列中的第i+1个符号位至第2*i-1个符号位。
在一种可能的实现方式中，所述第一符号位序列中各个符号位的预设值，通过如下方式确定：若所述第一符号位序列中各个符号位的值为0或1，则确定所述第一符号位序列中各个符号位的预设值为0，若所述第一符号位序列中各个符号位的值为2或3，则确定所述第一符号位序列中各个符号位的预设值为3；所述第二符号位序列中各个符号位的预设值，通过如下方式确定：若所述第二符号位序列中各个符号位的值为0或1，则确定所述第二符号位序列中各个符号位的预设值为0，若所述第二符号位序列中各个符号位的值为2或3，则确定所述第二符号位序列中各个符号位的预设值为3。
在一种可能的实现方式中，当所述第一编码序列为四脉冲幅度调制编码序列时，所述目标符号位包括：所述第一编码序列的前p个符号位，所述p大于或者等于1，且小于或者等于第一阈值。
在一种可能的实现方式中，当所述第一编码序列为四脉冲幅度调制编码序列时，所述解析单元具体用于：若所述目标符号位的值与所述目标符号位的预设值的差值等于1，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
第三方面，本申请实施例提供了一种数据处理设备。所述数据处理设备包括处理器和存储器。所述存储器用于存储指令或计算机程序。所述处理器用于执行所述存储器中的所述指令或计算机程序，执行以上第一方面任意一项所述的方法。
第四方面，本申请实施例提供了一种计算机可读存储介质，包括指令或计算机程序，当其在计算机上运行时，使得计算机执行以上第一方面任意一项所述的方法。
第五方面，本申请实施例提供了一种包含指令或计算机程序的计算机程序产品，当其在计算机上运行时，使得计算机执行以上第一方面任意一项所述的方法。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一个示例性应用场景示意图；
图2为本申请实施例提供的一种数据处理方法的流程示意图；
图3为本申请实施例提供的一种数据处理装置的结构示意图；
图4为本申请实施例提供的一种数据处理设备的结构示意图。
具体实施方式
本申请实施例提供了一种数据处理方法及装置，用于解决传统技术中在接口间传递训练帧来优化SerDes性能的效果并不好的问题。
为方便理解，首先对本申请实施例的应用场景进行简单介绍。
参见图1，该图为本申请实施例提供的一个示例性应用场景示意图。
在图1所示的场景中，数据可以在接口110和接口120之间传递。如图1所示，接口110包括训练模块111和SerDes 112，SerDes 112包括发射机(transmitter)112a和接收机(receiver)112b。接口120包括训练模块121和SerDes 122，SerDes 122包括发射机122b和接收机122a。当接口110向接口120传递数据时，接口110可以利用自身的发射机112a将数据发送给接口120，接口120利用接收机122a接收来自接口110的数据。类似地，当接口120向接口110传递数据时，接口120可以利用发射机122b将数据发送给接口110，接口110利用接收机112b接收来自接口120的数据。
为了提升接口110和接口120之间传输数据的性能，接口110和接口120可以通过传递训练帧的方式来调整SerDes的相关参数。例如，接口110可以向接口120发送第一训练帧，接口120针对从接口110接收的第一训练帧，向接口120反馈第二训练帧，接口110的训练模块111可以对第二训练帧进行解析，并根据解析结果调整SerDes 112的相关参数，例如调整接口101的发射机的均衡器系数(equalizer coefficient)。类似的，接口120的训练模块也可以用于调整SerDes 122的相关参数，此处不再重复说明。
需要说明的是，接口110和接口120均可以为以太接口，接口110和接口120可以至少包括媒体接入控制(media access control，MAC)层、物理编码子层(physical codingsublayer，PCS)、物理介质连接(physical medium attachment，PMA)子层(sublayer)和物理介质相关(Physical Medium Dependent，PMD)子层。本申请实施例中的SerDes例如图1所示的SerDes 112和SerDes 122位于前述PMD子层。接口110和接口120之间的传输介质可以为电缆或者铜缆。
目前，电气及电子工程师学会(Institute of Electrical and ElectronicsEngineers，IEEE)规定了训练帧的帧结构以及编码方式。其中，IEEE Std 802.3TM-2018Clause 72和IEEE Std 802.3cdTM-2018Clause 136均规定：训练帧包括帧标记(framemarker)、控制域(control field)、状态域(status field)和训练序列(trainingpattern)。
具体地，IEEE Std 802.3TM-2018Clause 72规定：
1、训练帧采用不归零(non-return to zero，NRZ)码进行编码。
2、帧标记包括32个符号位，前16个符号位的值均为1，后16个符号位的值均为0。帧标记用于表示训练帧的开始，控制域、状态域和训练序列中没有帧标记。
3、控制域(Coefficient update)和状态域(Status report)的bit使用差分曼彻斯特编码(DME)的cell表示，曼彻斯特码，在传输中，一个周期内有变化表明传输1，没有变化表明传输0。控制域和状态域均利用8个符号位指示逻辑比特信息，其中，当该8个符号位的值为“1111 1111”或者“00000000”时，所指示的逻辑比特信息的值为0，当该8个符号位的值为“1111 0000”或者“0000 1111”时，所指示的逻辑比特信息的值为1。
IEEE Std 802.3cdTM-2018Clause 136规定：
1、训练帧采用四脉冲幅度调制(4pulse amplitude modulation，PAM4)进行编码。
2、帧标记包括32个符号位，前16个符号位的值均为3，后16个符号位的值均为0。帧标记用于表示训练帧的开始，控制域、状态域和训练序列中没有帧标记。
3、控制域(Control field)和状态域(Status field)的bit使用四脉冲幅度调制(PAM4)的cell表示。控制域和状态域均利用8个符号位(symbol)指示逻辑比特信息，其中，当该8个符号位的值为“3333 3333”或者“0000 0000”时，所指示的逻辑比特信息的值为0，当该8个符号位的值为“3333 0000”或者“0000 3333”时，所指示的逻辑比特信息的值为1。
训练帧在接口间传递时，难免会出现误码。例如，接口110发送的编码序列为“11111111 1111 1111 0000 0000 0000 0000”，即接口110发送的编码序列为帧标记编码序列，而接口120接收到的编码序列却为“1111 1111 1111 1111 1000 0000 0000 0000”，即接口120接收到的编码序列发生了误码，故而接口120不会将接收到的编码序列识别为帧标记(frame marker)编码序列。接口120也不会将该编码序列“1111 1111 1111 1111 00000000 0000 0000”之后的编码序列识别为控制域(control field)编码序列，从而使得接口120不能正确解析得到完整的第一训练帧，相应的，接口120也不能向接口110返回第二训练帧，从而使得接口110无法根据第二训练帧调整发射机的均衡器系数，进一步地，会导致接口110不能及时优化SerDes性能。同样的，若训练帧中的控制域和状态域发生误码，也会导致上述问题。这就导致接口110和接口120之间需要反复传递训练帧编码序列，难以实现优化SerDes性能的目的。
此处提及的接口110和接口120可以为支持IEEE 802.3和IEEE 802.3cd标准的接口，接口110可以为10GBASE-KR接口，或者40GBASE-KR4接口，或者40GBASE-CR4接口，或者25GBASE-KR接口，或者25GBASE-CR接口、或者50GBASE-KR2接口，或者50GBASE-CR2接口，或者100GBASE-KR4接口，或者100GBASE-CR4接口，或者50GBASE-CR接口，或者100GBASE-CR2接口或者200GBASE-CR4接口，等等。相应的，接口120也可以为10GBASE-KR接口，或者40GBASE-KR4接口，或者40GBASE-CR4接口，或者25GBASE-KR接口，或者25GBASE-CR接口、或者50GBASE-KR2接口，或者50GBASE-CR2接口，或者100GBASE-KR4接口，或者100GBASE-CR4接口，或者50GBASE-CR接口，或者100GBASE-CR2接口或者200GBASE-CR4接口，等等。
本申请实施例提供了一种数据处理方法，可以在训练帧发生少量误码的情况下，接收到训练帧的接口仍然可以正确对该训练帧进行解析。以下结合附图对本申请实施例提供的数据处理方法进行介绍。
参见图2，该图为本申请实施例提供的一种数据处理方法的流程示意图。图2所示的数据处理方法，该方法例如可以通过如下S101-S102实现，图2所示的方法以执行主体为第一接口为例进行说明。
S101：获取第一编码序列。
在本申请实施例中，该第一编码序列可以来自第二接口。具体地，该第一编码序列可以是对第二接口发送的电压信号进行编码得到的。第一接口和第二接口可以位于不同的设备上。在一些实施例中，所述设备可以是网络设备或服务器或存储设备等。所述网络设备可以是交换机或路由器。
本申请实施例不具体限定该第一编码序列，对应于图1所示的应用场景，第一编码序列可以为训练帧的帧标记编码序列、训练帧的控制域编码序列和训练帧的状态域编码序列中的其中一项或者多项。
第一编码序列可以包括多个符号位，其中一个符号位可以包括一个或者多个比特。具体地，一个符号位包括的比特数根据第一编码序列的编码方式确定。比如，IEEE Std802.3TM-2018Clause 72规定训练帧采用NRZ码进行编码，由于NRZ码的取值只有1和0两个取值，因此若第一编码序列为NRZ编码序列，则一个符号位可以包括一个比特，该一个比特的值可以为1，也可以为0。IEEE Std 802.3cdTM-2018Clause 136规定训练帧采用PAM4进行编码，由于PAM4码的取值有四个值，分别为0、1、2和3，因此若第一编码序列为PAM4编码序列，则一个符号位可以包括两个比特，该两个比特的值可以为00、01、10和11。在本申请实施例中，第一编码序列可以为NRZ码编码序列，即采用NRZ码编码进行编码的编码序列，也可以为PAM4编码序列，即采用PAM4进行编码的编码序列。关于第一编码序列的编码方式，可以由第一接口和第二接口进行自协商(auto negotiation，AN)确定，自协商完整之后，第二接口可以根据协商结果向第一接口发送前述第一编码序列。
S102：若第一编码序列中目标符号位的值与目标符号位的预设值不同，按照目标符号位的值等于目标符号位的预设值对第一编码序列进行解析。
第一接口获取到第一编码序列之后，可以对第一编码序列进行解析，以确定第一编码序列所携带的信息。第二接口向第一接口发送的信号为电压信号，当第二接口向第一接口发送的电压值发生跳变时，第一接口接收到的编码值容易发生误码，而且这种误码是可以容忍的。而在传统技术中，一旦第一编码序列发生误码，第一接口则无法正确解析第一编码序列。从而影响第一接口和第二接口之间通过传递训练帧来优化SerDes性能的效果。在本申请的实施例中，对于第一编码序列中的目标符号位而言，若目标符号位的值与目标符号位的预设值不同，可以按照目标符号位的值等于目标符号位的预设值对第一编码序列进行解析。其中，目标符号位指的是容易发生误码的一个或者多个符号位。
关于目标符号位的预设值，需要说明的是，在一些实施例中，第二接口向第一接口发送的电压信号需要遵循协议规定，其中，对于训练帧而言，该协议可以为IEEE Std802.3TM-2018Clause 72或者IEEE Std 802.3cdTM-2018Clause 136。相应的，第一编码序列中各个符号位的值也遵循一定的规则。目标符号位的预设值即为遵循协议规定的理论值。
关于一个符号位的预设值，现举例说明：
协议IEEE Std 802.3TM-2018规定的采用NRZ码进行编码的训练帧的帧标记为“1111 1111 1111 1111 0000 0000 0000 0000”，对于帧标记编码序列的第一个符号位至第十六个符号位，其对应预设值均为1，对于帧标记编码序列的第十七个符号位至第三十二个符号位，其对应的预设值均为0。对于训练帧的控制域编码序列和状态域编码序列而言，采用8个符号位指示逻辑比特信息，这8个符号位的取值也是协议IEEE Std 802.3TM-2018规定的，即可以包括“1111 1111”、“0000 0000”、“1111 0000”和“0000 1111”四种情况。对于训练帧的控制域编码序列和状态域编码序列而言，指示逻辑比特的8个符号位中，前四个符号位的预设值相同，该预设值可以为0也可以为1。后四个符号位的预设值也相同，该预设值可以为0也可以为1。当该逻辑比特信息的值为1时，前四个符号位的预设值与后四个符号位的预设值不同；当该逻辑比特信息的值为0时，前四个符号位的预设值与后四个符号位的预设值相同。
协议IEEE Std 802.3cdTM-2018规定采用PAM4进行编码的训练帧的帧标记的格式为“3333 3333 3333 3333 0000 0000 0000 0000”，帧标记编码序列的第一个符号位至第十六个符号位对应预设值均为3，帧标记编码序列的第十七个符号位至第三十二个符号位对应的预设值均为0。训练帧的控制域编码序列和状态域编码序列采用8个符号位指示逻辑比特信息，这8个符号位的取值，协议802.3cdTM-2018规定可以包括“3333 3333”、“00000000”、“3333 0000”和“0000 3333”四种情况。训练帧的控制域编码序列和状态域编码序列中，指示逻辑比特的8个符号位中，前四个符号位的预设值相同，该预设值可以为0也可以为3。后四个符号位的预设值也相同，该预设值可以为0也可以为3。当该逻辑比特信息的值为1时，前四个符号位的预设值与后四个符号位的预设值不同，即8个符号位为0000 3333或3333 0000；当该逻辑比特信息的值为0时，前四个符号位的预设值与后四个符号位的预设值相同，即8个符号位为0000 0000或3333 3333。
本申请实施例提及的对第一编码序列进行解析，可以包括以下两个方面中的至少一个。第一方面指的是通过第一编码序列识别该第一编码序列是否为训练帧的帧标记编码序列，具体地，当第一编码序列包括16个符号位，该16个符号位中的目标符号位可能发生误码，而其它符号位符合协议对帧标记的规定时，第一接口可以确定该第一编码序列为训练帧的帧标记编码序列，而不是如传统技术中那样丢弃第一编码序列。例如，第一编码序列的编码方式为NRZ，则第一接口在确定除目标符号位之外的其它符号位的值符合IEEE Std802.3TM-2018Clause 72的规定时，第一接口可以确定该第一编码序列为训练帧的帧标记编码序列。又如，第一编码序列的编码方式为PAM4，则第一接口在确定除目标符号位之外的其它符号位的值符合IEEE Std 802.3cdTM-2018Clause 136的规定时，第一接口可以确定该第一编码序列为训练帧的帧标记编码序列。
如前文，训练帧的控制域编码序列和状态域编码序列均采用8个符号位指示逻辑比特信息。因此，第二方面指的是：当第一编码序列包括状态帧编码序列或者控制域编码序列时，第一接口对第一编码序列进行编码，得到第二编码序列。此处提及的第二编码序列可以用于指示状态帧编码序列或者控制域编码序列指示的逻辑比特信息。
通过以上描述可知，利用本申请实施例的方案，对于容易发生误码的目标符号位而言，若目标符号位发生误码，即目标符号位的值与目标符号位的预设值不同，第一接口也可以正确解析第一编码序列。
当第二接口向第一接口发送的电压值发生跳变时，第一接口接收到的编码值容易发生误码。目标符号位包括容易发生误码的一个或者多个符号位，而以下对目标符号位进行具体说明。
在一些实施例中，所述的训练帧的帧标记编码序列中，前16个符号位对应的电压值相同，后16个符号位对应的电压值相同，且前16个符号位对应的电压值与后16个符号位对应的电压值不同。故而第一接口接收到的第16个符号位和第17个符号位容易发生误码。而且，发明人通过研究发现，与第16个符号位的相近的符号位例如第15个符号位和第14个符号位也比较容易发生误码；相应的，与第17个符号位相近的符号位例如第18个符号位和第19个符号位也比较容易误码。因此，若第一接口获取的第一编码序列疑似训练帧的帧标记编码序列时，例如，第一接口和第二接口通过自协商确定训练帧的编码方式为NRZ，第一编码序列疑似IEEE Std 802.3TM-2018Clause 72规定的帧标记编码序列，或者，第一接口和第二接口通过自协商确定训练帧的编码方式为PAM4，第一编码序列疑似IEEE Std802.3cdTM-2018Clause 136规定的帧标记编码序列，则第一接口对第一编码序列进行解析包括确定第一编码序列是否为训练帧的帧标记编码序列，则目标符号位可以包括m+n个符号位，其中m和n均为大于或者等于0的整数。
具体地，当m+n等于1时，目标符号位包括一个符号位，对于这种情况，目标符号位可以包括第一符号位或者第二符号位，第一符号位和第二符号位相邻，第一符号位的预设值与第二符号位的预设值不同。此处提及的第一符号位例如可以为前述提及的第16个符号位，此处提及的第二符号位例如可以为前述提及的第17个符号位。例如，对于采用NRZ码进行编码的训练帧而言，当第一接口接收到的第一编码序列为“1111 1111 1111 111Y 00000000 0000 0000”或者“1111 1111 1111 1111Y000 0000 0000 0000”时，第一接口可以按照“1111 1111 1111 1111 0000 0000 0000 0000”对该第一编码序列进行解析，其中，Y的取值可以为1和0中的任意一个。又如，对于采用PAM4进行编码的训练帧而言，当第一接口接收到的第一编码序列为“3333 3333 3333 333X 0000 0000 0000 0000”或者“3333 33333333 X000 0000 0000 0000”时，第一接口可以按照“3333 3333 3333 3333 0000 00000000 0000”对该第一编码序列进行解析，其中，X的取值可以为0、1、2和3中的任意一个。
当m+n大于1时，目标符号位可以包括m+n个连续的符号位，其中，该m+n个连续的符号位中前m个符号位的预设值相同，该m+n个连续的符号位中后n个符号位的预设值相同，前m个符号位的预设值与所述后n个符号位的预设值不同。换言之，前m个连续的符号位的最后一个符号位可以为前述第一符号位，后n个连续的符号位的第一个符号位可以为前述第二符号位。本申请实施例不具体限定m和n的具体取值，在一些实施例中，当第二接口发送的电压值发生跳变时，第一接口接收到的编码值中发生误码的符号位是对称的，即发生电平跳变前容易发生误码的符号位的数量与发生电平跳变后容易发生误码的符号位的数量是相同的，因此，在一些实施例中，前述m和n可以相同。例如，m和n的值均为1，又如，m和n的值均为2，再如，m和n的值均为3，等等。
对于这种情况，现举例说明，例如：若第一编码序列为NRZ码编码序列，当第一接口接收到的第一编码序列为“1111 1111 1111 11YY 0000 0000 0000 0000”或者“1111 11111111 1111 YY00 0000 0000 0000”或者“1111 1111 1111 1YYY 0000 0000 0000 0000”或者“1111 1111 1111 1111 YYY0 0000 0000 0000”或者“1111 1111 1111 111Y Y000 00000000 0000”或者“1111 1111 1111 11YY YY00 0000 0000 0000”或者“1111 1111 11111YYY YYY0 0000 0000 0000”时，第一接口可以按照“1111 1111 1111 1111 0000 00000000 0000”对该第一编码序列进行解析，其中，Y的取值可以为1和0中的任意一个。又如：若第一编码序列为PAM4编码序列，当第一接口接收到的第一编码序列为“3333 3333 333333XX 0000 0000 0000 0000”、“3333 3333 3333 3333 XX00 0000 0000 0000”、“33333333 3333 3XXX 0000 0000 0000 0000”、“3333 3333 3333 3333 XXX0 0000 00000000”、“3333 3333 3333 333X X000 0000 0000 0000”、“3333 3333 3333 33XX XX000000 0000 0000”、“3333 3333 3333 3XXX XXX0 0000 0000 0000”时，第一接口可以按照“3333 3333 3333 3333 0000 0000 0000 0000”对该第一编码序列进行解析，其中“X”表示取值可以为0、1、2和3中的任意一个。
另外，由于训练帧的帧标记编码序列之后是控制域编码序列，控制域编码序列的第一个符号位的值与帧标记编码序列的最后一个符号位的值也可能不同，因此，帧标记编码序列的最后一个符号位也比较容易发生误码。发明人研究发现，与帧标记编码序列的最后一个符号位相近的符号位例如帧标记编码序列的倒数第2个和倒数第3个符号位也比较容易发生误码。鉴于此，若第一编码序列疑似训练帧的帧标记编码序列，则目标符号位可以包括第一编码序列的倒数k个符号位，其中k为大于或者等于1的整数，k的值例如可以为1、2或者3。例如，若第一编码序列为NRZ码编码序列，当第一接口接收到的第一编码序列为“1111 1111 1111 1111 0000 0000 0000 000Y”或者“1111 1111 1111 1111 0000 00000000 00YY”或者“1111 1111 1111 1111 0000 0000 0000 0YYY”时，第一接口可以按照“1111 1111 1111 1111 0000 0000 0000 0000”对该第一编码序列进行解析，其中，Y的取值可以为1和0中的任意一个。又如，若第一编码序列为PAM4编码序列，当第一接口接收到的第一编码序列为“3333 3333 3333 3333 0000 0000 0000 000X”或者“3333 3333 33330000 0000 0000 00XX”或者“3333 3333 3333 0000 0000 0000 0XXX”时，第一接口可以按照“3333 3333 3333 3333 0000 0000 0000 0000”对该第一编码序列进行解析，其中，X的取值可以为0、1、2和3中的任意一个。
训练帧的控制域编码序列和状态域编码序列，均采用8个符号位指示逻辑比特信息，若前4个符号位的取值与后4个符号位的取值相同，则该8个符号位指示的逻辑比特信息的值为0，若前4个符号位的取值与后4个符号位的取值不同，则该8个符号位指示的逻辑比特信息的值为1。在本申请实施例中，将指示逻辑比特信息的2*i个符号位称为第一编码子序列，若第一编码子序列为训练帧的控制域编码序列或状态域编码序列，则i的取值等于4。由于第一编码子序列指示的逻辑比特信息的值可能为0，也可能为1。因此，第一编码子序列中的第i个符号位对应的电压值与第i+1个符号位的电压值可能不同。因此，第一编码子序列中的第i个符号位和第i+1个符号位均可能会发生误码。另外，训练帧的控制域编码序列可以包括一个或者多个第一编码子序列，相邻的两个第一编码子序列指示的逻辑比特的值可能相同，也可能不同。换言之，前一个第一编码子序列的最后一个符号位的值和后一个第一编码子序列的第一个符号位的值可能不同。因此，第一编码子序列的第1个符号位和最后一个符号位即第2*i个符号位均可能发生误码。因此，目标符号位可以包括第一编码子序列的第一个符号位、第一编码子序列的第i个符号位、第一编码子序列的第i+1个符号位、以及第一编码子序列的第2*i个符号位中的任意一个或者多个。
与帧标记编码序列不同，IEEE Std 802.3TM-2018Clause 72和IEEE Std802.3cdTM-2018Clause 136协议并未规定第一编码子序列中每一个符号位的具体值，只是第一编码子序列中各个符号位的值需要遵循前i个符号位的值相同，后i个符号位的值相同的规则。在本申请实施例中，第一接口可以根据第一个符号位和第i个符号位之间的符号位的预设值，确定第一个符号位的预设值和第i个符号位的预设值。在一个实施例中，可以将第一个符号位和第i个符号位之间的符号位的实际值，确定为第一个符号位和第i个符号位之间的符号位的实际值。例如，第一编码子序列的前i个符号位的值为“Y00Y”，则第一接口可以确定第二个符号位和第三个符号位的预设值为0，并进一步确定第一个符号位和第4个符号位的预设值均为0；又如，第一编码子序列的前i个符号位的值为“X33X”，则第一接口可以确定第二个符号位和第三个符号位的预设值为3，并进一步确定第一个符号位的预设值和第4个符号位的预设值均为3。相应的，第i+1个符号位的预设值和第2*i个符号位的预设值，根据第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定，此处不再重复说明。
在本申请实施例中，若第一编码序列为PAM4编码序列，则训练帧的状态域编码序列和控制域编码序列各个符号位的取值只有0和3两种可能。而且，若第一编码序列为状态域编码序列或者控制域编码序列，则表示第一接口已经成功接收了来自第二接口的训练帧的帧标记编码序列。对于这种情况，为了进一步提升第一接口和第二接口通过传递训练帧来优化SerDes性能的效果，在一些实施例中，对于训练帧的控制域编码序列和状态域编码序列，还可以进一步放宽容错程度。具体地，目标符号位还可以包括第一符号位序列和第二符号位序列，其中，第一符号位序列包括第一编码子序列中的第2个符号位至第i-1个符号位，第二符号位序列包括第一编码子序列中的第i+1个符号位至第2*i-1个符号位，此处i的取值为大于或者等于3的整数，i的取值例如可以为4。
另外，考虑到第一个符号位的预设值和所述第i个符号位的预设值，是根据第一符号位序列的各个符号位的值确定的，第i+1个符号位的预设值和第2*i个符号位的预设值是根据第二符号位序列的各个符号位的值确定的。若第一符号位序列中的符号位发生误码，则不能将第一符号位序列中的符号位的实际值确定为第一符号位序列中的符号位的预设值，进一步导致无法确定第一个符号位的预设值和所述第i个符号位的预设值。相应的，若第二符号位序列中的符号位发生误码，则无法确定第i+1个符号位的预设值和第2*i个符号位的预设值。为了改善这个问题，在本申请实施例中，可以根据第一符号位序列中各个符号位的值，确定第一符号位序列中各个符号位的预设值。需要说明的是，对于PAM4码而言，对于预设值为0的符号位而言，若该符号位发生误码，则误码后的编码值为1的可能性比较大，而且这种误码是可以容忍的；误码后的编码值为2或3的可能性比较小，并且这种误码是比较难以容忍的。类似地，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的；误码后的编码值为0或1的可能性比较小，并且这种误码是比较难以容忍的。因此，在一些实施例中，当第一符号位序列中各个符号位的值为2或者3时，则确定第一符号位中各个符号位的预设值为3。当第一符号位序列中各个符号位的值为0或者1时，则确定第一符号位中各个符号位的预设值为0。第二符号位序列中各个符号位的预设值亦是如此确定。举例说明，当第一符号位序列的值为“22”时，可以认为第一符号位序列的预设值为“33”，当第一符号位序列的值为“11”时，可以认为第一符号位序列的预设值为“00”，即当第一接口接收到的第一编码子序列为“X22X X11X”时，第一接口可以按照“3333 0000”对第一编码子序列进行解析。
在一些实施例中，考虑到如前所述的对于PAM4编码序列而言，对于预设值为0的符号位而言，若该符号位发生误码，则误码后的编码值为1的可能性比较大，而且这种误码是可以容忍的；类似地，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的。因此，若第一编码序列为PAM4编码序列，S102在具体实现时，例如可以确定目标符号位的值与目标符号位的预设值的差值，若差值等于1，则按照目标符号位的值等于目标符号位的预设值对所述第一编码序列进行解析，否则，可以认为解析失败，丢弃该第一编码序列。例如，预设值为0，目标符号位的值为1，则按照目标符号位的值为1对第一编码序列进行解析。又如，预设值为3，目标符号位的值为2，则按照目标符号位的值为3对第一编码序列进行解析。
如前文，对于若第一编码序列疑似训练帧的帧标记编码序列，第一接口接收到的第一符号位和第二符号位容易发生误码。而且，与第一符号位的相近的符号位例如第一符号位的前一个符号位和前两个符号位也比较容易发生误码；相应的，与第二符号位相近的符号位例如第二符号的后一个符号位或者后两个符号位也比较容易误码。在一些实施例中，第一符号位发生误码的可能性比第一符号位的前一个符号位发生误码的可能性高，第二符号位发生误码的可能性比第二符号位的后一个符号位发生误码的可能性高。另外，其最后一个符号位发生误码的可能性比倒数第二个符号位发生误码的可能性高。因此，若第一编码序列为PAM4编码序列，当目标符号位包括前述m+n个连续的符号位、或者当目标符号位包括第一编码序列的后k个符号位时，可以为各个符号位设置不同的容错程度，发生误码可能性大的符号位的容错程度更高。例如第一符号位和第二符号位的容错粒度最高，第一符号位的前一个或者前两个符号位的容错程度则相对较低。其中，容错程度可以通过符号位的取值来确定，对于容错程度高的符号位，无论该符号位的取值是多少，均按照该符号位的预设值进行解析，对于容错程度较低的符号位，可以继续判断该符号位的值与该符号位的预设值的差值是否等于1，当差值等于1时，按照该符号位的值等于预设值对第一编码序列进行解析。
可结合下表1进行理解。表1中X表示取值可以为0、1、2和3中的任意一个，x表示取值与预设值得差值等于1，即预设值为3时，x的值为2，预设值为0时，x的值为1，当第一编码序列如下表1所示的时，可以确定第一编码序列为帧标记编码序列。
表1
第一编码序列 第一编码序列的预设值
3333 3333 3333 333X X000 0000 0000 0000 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 33xX X000 0000 0000 0000 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 333X Xx00 0000 0000 0000 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 33xX Xx00 0000 0000 0000 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 3333 0000 0000 0000 000X 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 3333 0000 0000 0000 00XX 3333 3333 3333 3333 0000 0000 0000 0000
3333 3333 3333 3333 0000 0000 0000 0xXX 3333 3333 3333 3333 0000 0000 0000 0000
需要说明的是，表1只是为了方便理解而示意性举例说明，其并未穷举本申请实施例包括的各种情况，在不冲突的情况下，目标符号位可以是表1所示的各种情况的组合。
在一些实施例中，对于帧标记编码序列而言，帧标记编码序列的前几个符号位发生误码的可能性也比较高。但是，若帧标记编码序列的容错程度太高，则可能会将不是帧标记编码序列识别成帧标记编码序列。考虑到如前所述，对于PAM4编码序列而言，对于预设值为3的符号位而言，若该符号位发生误码，则误码后的编码值为2的可能性比较大，而且这种误码是可以容忍的。而对于NRZ码编码序列而言，每个符号位的取值只有0和1两种情况，对于疑似帧标记编码序列的编码序列而言，则判别前几个符号位是否发生误码的难度较大。因此，当第一编码序列为PAM4编码序列、且第一编码序列疑似训练帧的帧标记编码序列时，目标符号位可以包括：第一编码序列的前p个符号位，p大于或者等于1，且小于或者等于第一阈值。此处提及的第一阈值例如可以等于2或者3。在一个实例中，可以当前p个符号位中的一个或者多个符号位的取值为2时，按照前p个符号位的值均为3对该第一编码序列进行解析。
基于以上实施例提供的数据处理方法，本申请实施例还提供了对应的装置，以下结合附图介绍该装置。
参见图3，图3为本申请实施例提供的一种数据处理装置的结构示意图。图3所示的数据处理装置300，可以用于执行图2所示的数据处理方法。具体地，该数据处理装置300可以包括获取单元301和解析单元302。
获取单元301用于获取第一编码序列；解析单元302用于若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
在一种可能的实现方式中，所述解析单元302具体用于：若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，确定所述第一编码序列为训练帧的帧标记编码序列。
在一种可能的实现方式中，所述解析单元302具体用于：
若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，对所述第一编码序列进行编码，得到第二编码序列。
在一种可能的实现方式中，所述第一编码序列包括：训练帧的控制域编码序列，和/或，训练帧的状态域编码序列。
在一种可能的实现方式中，所述第一编码序列为不归零码编码序列，或者，四脉冲幅度调制编码序列。
在一种可能的实现方式中，所述目标符号位包括：所述第一编码序列中的m+n个符号位，和/或，所述第一编码序列的后k个符号位，m大于或者等于0，n大于或者等于0，k大于或者等于1且小于或者等于第二阈值；其中：当所述m+n等于1时，所述目标符号位包括第一符号位或者第二符号位，所述第一符号位的预设值与第二符号位的预设值不同，所述第一符号位和所述第二符号位相邻；当所述m+n大于1时，所述m+n个符号位连续，所述m+n个符号位中的前m个符号位的预设值相同，所述m+n个符号位中的后n个符号位的预设值相同，所述前m个符号位的预设值与所述后n个符号位的预设值不同。
在一种可能的实现方式中，所述m等于所述n。
在一种可能的实现方式中，所述第一编码序列包括第一编码子序列，所述第一编码子序列包括2*i个符号位，所述第一编码子序列用于指示逻辑比特信息，所述目标符号位包括以下任意一个符号位或者多个符号位：所述第一编码子序列的第一个符号位、所述第一编码子序列的第i个符号位、所述第一编码子序列的第i+1个符号位、以及所述第一编码子序列的第2*i个符号位。
在一种可能的实现方式中，i大于或者等于3，所述第一个符号位的预设值和所述第i个符号位的预设值，根据所述第一个符号位和所述第i个符号位之间的符号位的预设值确定，所述第i+1个符号位的预设值和所述第2*i个符号位的预设值，根据所述第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定。
在一种可能的实现方式中，若所述第一编码序列为四脉冲幅度调制编码序列，所述目标符号位还包括：第一符号位序列或者第二符号位序列，所述第一符号位序列包括所述第一编码子序列中的第2个符号位至第i-1个符号位，所述第二符号位序列包括所述第一编码子序列中的第i+1个符号位至第2*i-1个符号位。
在一种可能的实现方式中，所述第一符号位序列中各个符号位的预设值，通过如下方式确定：若所述第一符号位序列中各个符号位的值为0或1，则确定所述第一符号位序列中各个符号位的预设值为0，若所述第一符号位序列中各个符号位的值为2或3，则确定所述第一符号位序列中各个符号位的预设值为3；所述第二符号位序列中各个符号位的预设值，通过如下方式确定：若所述第二符号位序列中各个符号位的值为0或1，则确定所述第二符号位序列中各个符号位的预设值为0，若所述第二符号位序列中各个符号位的值为2或3，则确定所述第二符号位序列中各个符号位的预设值为3。
在一种可能的实现方式中，当所述第一编码序列为四脉冲幅度调制编码序列时，所述目标符号位包括：所述第一编码序列的前p个符号位，所述p大于或者等于1，且小于或者等于第一阈值。
在一种可能的实现方式中，当所述第一编码序列为四脉冲幅度调制编码序列时，所述解析单元302具体用于：若所述目标符号位的值与所述目标符号位的预设值的差值等于1，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
由于所述装置300是与以上实施例描述的图2对应的数据处理方法对应的装置，所述装置300的各个单元的具体实现，均与以上方法实施例为同一构思，因此，关于所述装置300的各个单元的具体实现，可以参考以上方法实施例关于图2对应的数据处理方法的描述部分，此处不再赘述。
需要说明的是，前述提及的数据处理装置300，其硬件结构可以为如图4所示的结构，图4为本申请实施例提供的一种数据处理设备的结构示意图。
请参阅图4所示，数据处理设备400包括：处理器410、通信接口420和和存储器430。其中数据处理设备400中的处理器410的数量可以一个或多个，图4中以一个处理器为例。本申请实施例中，处理器410、通信接口420和存储器430可通过总线系统或其它方式连接，其中，图4中以通过总线系统440连接为例。
处理器410可以是中央处理器(central processing unit，CPU)，网络处理器(network processor，NP)或者CPU和NP的组合。处理器410还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmable logic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complex programmable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gate array，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。
存储器430可以包括易失性存储器(英文：volatile memory)，例如随机存取存储器(random-access memory，RAM)；存储器430也可以包括非易失性存储器(英文：non-volatile memory)，例如快闪存储器(英文：flash memory)，硬盘(hard disk drive，HDD)或固态硬盘(solid-state drive，SSD)；存储器430还可以包括上述种类的存储器的组合。存储器430例如可以存储训练帧的帧标记编码序列的预设值、以及用于存储用于指示逻辑比特信息的2*i个符号位的预设值。
可选地，存储器430存储有操作系统和程序、可执行模块或者数据结构，或者它们的子集，或者它们的扩展集，其中，程序可包括各种操作指令，用于实现各种操作。操作系统可包括各种系统程序，用于实现各种基础业务以及处理基于硬件的任务。处理器410可以读取存储器430中的程序，实现本申请实施例提供的数据处理方法。
总线系统440可以是外设部件互连标准(peripheral component interconnect，PCI)总线或扩展工业标准结构(extended industry standard architecture，EISA)总线等。总线系统440可以分为地址总线、数据总线、控制总线等。为便于表示，图4中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
本申请实施例还提供了一种计算机可读存储介质，包括指令或计算机程序，当其在计算机上运行时，使得计算机执行以上实施例提供的数据处理方法。
本申请实施例还提供了一种包含指令或计算机程序的计算机程序产品，当其在计算机上运行时，使得计算机执行以上实施例提供的数据处理方法。
本申请的方法可以在以太接口上完成。
本申请的装置及设备可以是以太接口或以太接口的一部分。
本申请还提供一种设备，该设备包括上述实施例的以太接口。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑业务划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各业务单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件业务单元的形式实现。
集成的单元如果以软件业务单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
本领域技术人员应该可以意识到，在上述一个或多个示例中，本发明所描述的业务可以用硬件、软件、固件或它们的任意组合来实现。当使用软件实现时，可以将这些业务存储在计算机可读介质中或者作为计算机可读介质上的一个或多个指令或代码进行传输。计算机可读介质包括计算机存储介质和通信介质，其中通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。存储介质可以是通用或专用计算机能够存取的任何可用介质。
以上的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本发明的具体实施方式而已。
以上，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (28)

1.一种数据处理方法，其特征在于，包括：
获取第一编码序列；
若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
2.根据权利要求1所述的方法，其特征在于，所述按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析，包括：
确定所述第一编码序列为训练帧的帧标记编码序列。
3.根据权利要求1所述的方法，其特征在于，所述按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析，包括：
对所述第一编码序列进行编码，得到第二编码序列。
4.根据权利要求3所述的方法，其特征在于，所述第一编码序列包括：
训练帧的控制域编码序列，和/或，训练帧的状态域编码序列。
5.根据权利要求1-4任意一项所述的方法，其特征在于，所述第一编码序列为不归零码编码序列，或者，四脉冲幅度调制编码序列。
6.根据权利要求2所述的方法，其特征在于，所述目标符号位包括：所述第一编码序列中的m+n个符号位，和/或，所述第一编码序列的后k个符号位，m大于或者等于0，n大于或者等于0，k大于或者等于1且小于或者等于第二阈值；其中：
当所述m+n等于1时，所述目标符号位包括第一符号位或者第二符号位，所述第一符号位的预设值与第二符号位的预设值不同，所述第一符号位和所述第二符号位相邻；
当所述m+n大于1时，所述m+n个符号位连续，所述m+n个符号位中的前m个符号位的预设值相同，所述m+n个符号位中的后n个符号位的预设值相同，所述前m个符号位的预设值与所述后n个符号位的预设值不同。
7.根据权利要求6所述的方法，其特征在于，所述m等于所述n。
8.根据权利要求3或4所述的方法，其特征在于，所述第一编码序列包括第一编码子序列，所述第一编码子序列包括2*i个符号位，所述第一编码子序列用于指示逻辑比特信息，所述目标符号位包括以下任意一个符号位或者多个符号位：
所述第一编码子序列的第一个符号位、所述第一编码子序列的第i个符号位、所述第一编码子序列的第i+1个符号位、以及所述第一编码子序列的第2*i个符号位。
9.根据权利要求8所述的方法，其特征在于，i大于或者等于3，所述第一个符号位的预设值和所述第i个符号位的预设值，根据所述第一个符号位和所述第i个符号位之间的符号位的预设值确定，所述第i+1个符号位的预设值和所述第2*i个符号位的预设值，根据所述第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定。
10.根据权利要求8或9所述的方法，其特征在于，若所述第一编码序列为四脉冲幅度调制编码序列，所述目标符号位还包括：第一符号位序列或者第二符号位序列，所述第一符号位序列包括所述第一编码子序列中的第2个符号位至第i-1个符号位，所述第二符号位序列包括所述第一编码子序列中的第i+1个符号位至第2*i-1个符号位。
11.根据权利要求10所述的方法，其特征在于，所述第一符号位序列中各个符号位的预设值，通过如下方式确定：
若所述第一符号位序列中各个符号位的值为0或1，则确定所述第一符号位序列中各个符号位的预设值为0，若所述第一符号位序列中各个符号位的值为2或3，则确定所述第一符号位序列中各个符号位的预设值为3；
所述第二符号位序列中各个符号位的预设值，通过如下方式确定：
若所述第二符号位序列中各个符号位的值为0或1，则确定所述第二符号位序列中各个符号位的预设值为0，若所述第二符号位序列中各个符号位的值为2或3，则确定所述第二符号位序列中各个符号位的预设值为3。
12.根据权利要求2或5所述的方法，其特征在于，当所述第一编码序列为四脉冲幅度调制编码序列时，所述目标符号位包括：所述第一编码序列的前p个符号位，所述p大于或者等于1，且小于或者等于第一阈值。
13.根据权利要求5-12任意一项所述的方法，其特征在于，当所述第一编码序列为四脉冲幅度调制编码序列时，所述若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析，包括：
若所述目标符号位的值与所述目标符号位的预设值的差值等于1，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
14.一种数据处理装置，其特征在于，包括：
获取单元，用于获取第一编码序列；
解析单元，用于若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
15.根据权利要求14所述的装置，其特征在于，所述解析单元，具体用于：
若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，确定所述第一编码序列为训练帧的帧标记编码序列。
16.根据权利要求14所述的装置，其特征在于，所述解析单元，具体用于：
若所述第一编码序列中目标符号位的值与所述目标符号位的预设值不同，对所述第一编码序列进行编码，得到第二编码序列。
17.根据权利要求16所述的装置，其特征在于，所述第一编码序列包括：
训练帧的控制域编码序列，和/或，训练帧的状态域编码序列。
18.根据权利要求14-17任意一项所述的装置，其特征在于，所述第一编码序列为不归零码编码序列，或者，四脉冲幅度调制编码序列。
19.根据权利要求15所述的装置，其特征在于，所述目标符号位包括：所述第一编码序列中的m+n个符号位，和/或，所述第一编码序列的后k个符号位，m大于或者等于0，n大于或者等于0，k大于或者等于1且小于或者等于第二阈值；其中：
当所述m+n等于1时，所述目标符号位包括第一符号位或者第二符号位，所述第一符号位的预设值与第二符号位的预设值不同，所述第一符号位和所述第二符号位相邻；
当所述m+n大于1时，所述m+n个符号位连续，所述m+n个符号位中的前m个符号位的预设值相同，所述m+n个符号位中的后n个符号位的预设值相同，所述前m个符号位的预设值与所述后n个符号位的预设值不同。
20.根据权利要求19所述的装置，其特征在于，所述m等于所述n。
21.根据权利要求16或17所述的装置，其特征在于，所述第一编码序列包括第一编码子序列，所述第一编码子序列包括2*i个符号位，所述第一编码子序列用于指示逻辑比特信息，所述目标符号位包括以下任意一个符号位或者多个符号位：
所述第一编码子序列的第一个符号位、所述第一编码子序列的第i个符号位、所述第一编码子序列的第i+1个符号位、以及所述第一编码子序列的第2*i个符号位。
22.根据权利要求21所述的装置，其特征在于，i大于或者等于3，所述第一个符号位的预设值和所述第i个符号位的预设值，根据所述第一个符号位和所述第i个符号位之间的符号位的预设值确定，所述第i+1个符号位的预设值和所述第2*i个符号位的预设值，根据所述第i+1个符号位和所述第2*i个符号位之间的符号位的预设值确定。
23.根据权利要求21或22所述的装置，其特征在于，若所述第一编码序列为四脉冲幅度调制编码序列，所述目标符号位还包括：第一符号位序列或者第二符号位序列，所述第一符号位序列包括所述第一编码子序列中的第2个符号位至第i-1个符号位，所述第二符号位序列包括所述第一编码子序列中的第i+1个符号位至第2*i-1个符号位。
24.根据权利要求23所述的装置，其特征在于，所述第一符号位序列中各个符号位的预设值，通过如下方式确定：
若所述第一符号位序列中各个符号位的值为0或1，则确定所述第一符号位序列中各个符号位的预设值为0，若所述第一符号位序列中各个符号位的值为2或3，则确定所述第一符号位序列中各个符号位的预设值为3；
所述第二符号位序列中各个符号位的预设值，通过如下方式确定：
若所述第二符号位序列中各个符号位的值为0或1，则确定所述第二符号位序列中各个符号位的预设值为0，若所述第二符号位序列中各个符号位的值为2或3，则确定所述第二符号位序列中各个符号位的预设值为3。
25.根据权利要求15或18所述的装置，其特征在于，当所述第一编码序列为四脉冲幅度调制编码序列时，所述目标符号位包括：所述第一编码序列的前p个符号位，所述p大于或者等于1，且小于或者等于第一阈值。
26.根据权利要求18-25任意一项所述的装置，其特征在于，当所述第一编码序列为四脉冲幅度调制编码序列时，所述解析单元，具体用于：
若所述目标符号位的值与所述目标符号位的预设值的差值等于1，按照所述目标符号位的值等于所述目标符号位的预设值对所述第一编码序列进行解析。
27.一种设备，其特征在于，包括：处理器和存储器；
所述存储器，用于存储指令或计算机程序；
所述处理器，用于执行所述指令或计算机程序，执行权利要求1-13任意一项所述的方法。
28.一种计算机可读存储介质，其特征在于，包括指令或计算机程序，当其在计算机上运行时，使得计算机执行以上权利要求1-13任意一项所述的方法。
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