JP2014102747A - タッチパネル装置及びタッチパネル装置の制御方法 - Google Patents

Abstract

【課題】配線長の差に起因する抵抗差による検出時間の長期化の度合いを低減する。
【解決手段】タッチパネル装置１は、コンデンサを形成するようにそれぞれ基板に設けられた第１電極対及び第２電極対と、第１電極対を構成する一方の電極に接続された第１配線Ｗ１と、第２電極対を構成する一方の電極に接続された第２配線Ｗ２と、第１、第２配線に接続され、第１、第２配線にそれぞれ第１、第２印加電圧を印加する電圧印加部２５と、電圧印加部による第１、第２印加電圧の印加によってそれぞれ発生する第１、第２電極対の電圧を第１、第２検出電圧としてそれぞれ検出する検出部２６と、検出部により検出された第１検出電圧と第２検出電圧とに応じて、所定の処理を行う処理部２２と、を備え、第１配線Ｗ１は、第２配線Ｗ２より長く、電圧印加部２５は、第２印加電圧より第１印加電圧を高くする。
【選択図】図１

Description

本発明は、静電容量方式のタッチパネル装置及びタッチパネル装置の制御方法に関するものである。

静電容量方式のタッチパネル装置では、基板上に、複数の電極対が設けられている。そして、タッチパネル装置では、電極対の一方の電極に電圧を印加したときの他方の電極に発生する電圧が検出される。この検出電圧が、指の接触の有無による電極対の容量変化によって変化することに基づき、指の接触の有無が検出され、接触位置の座標が算出されるなどの処理が行われる。

このようなタッチパネル装置では、一般に、外部回路と接続するための接続端子が基板上の周辺に設けられ、電極対の各電極と接続端子とは、それぞれ配線により接続されている。したがって、基板上における電極対の位置によって、電極対から接続端子までの配線の長さが互いに異なる。その結果、電極対の位置によって、電極対の容量が異なるものとなる。このため、電極に発生する電圧が異なってしまい、そのままでは検出電圧がばらついてしまう。そこで、例えば特許文献１に記載のタッチパネル装置では、配線長が長くなると配線幅を大きくすることによって、配線長の差に起因する電極対の容量差を低減して検出電圧のばらつきを低減するようにしている。

特開２００９−２５８９３５号公報

しかしながら、上記特許文献１に記載のタッチパネル装置では、配線幅を変更しているが、配線長が最も長い配線の時定数に合わせてタッチパネルの検出処理を行う必要があるため、検出に長時間を要する。

本発明は、上述した課題を解決するためになされたもので、配線長が長い場合でも、検出時間の長期化の度合いを低減することができるタッチパネル装置及びタッチパネル装置の制御方法を提供することを目的とする。

本発明に係るタッチパネル装置は、コンデンサを形成するようにそれぞれ基板に設けられた第１電極対及び第２電極対と、前記第１電極対を構成する一方の電極に接続された第１配線と、前記第２電極対を構成する一方の電極に接続された第２配線と、前記第１配線に接続され、前記第１配線に第１印加電圧を印加し、かつ、前記第２配線に接続され、前記第２配線に第２印加電圧を印加する電圧印加部と、前記電圧印加部による前記第１印加電圧の印加によって発生する前記第１電極対の電圧を第１検出電圧として検出し、かつ、前記電圧印加部による前記第２印加電圧の印加によって発生する前記第２電極対の電圧を第２検出電圧として検出する検出部と、前記検出部により検出された前記第１検出電圧と前記第２検出電圧とに応じて、所定の処理を行う処理部と、を備え、前記第１配線は、前記第２配線より長く、前記電圧印加部は、前記第２印加電圧より前記第１印加電圧を高くする。

この構成によれば、第１電極対及び第２電極対は、コンデンサを形成するようにそれぞれ基板に設けられている。第１配線は、第１電極対を構成する一方の電極に接続されている。第２配線は、第２電極対を構成する一方の電極に接続されている。第１配線に接続された電圧印加部により、第１配線に第１印加電圧が印加される。第２配線に接続された電圧印加部により、第２配線に第２電圧が印加される。電圧印加部による第１印加電圧の印加によって第１電極対に発生する電圧が、検出部により第１検出電圧として検出される。電圧印加部による第２印加電圧の印加によって第２電極対に発生する電圧が、検出部により第２検出電圧として検出される。検出部により検出された第１検出電圧と第２検出電圧とに応じて、所定の処理が処理部により行われる。

第１配線は、第２配線より長いため、第１電極対と第２電極対とに抵抗差が生じる。したがって、同じ電圧を印加した場合には、第１電極対に発生する電圧の増大度合いは、第２電極対に発生する電圧の増大度合いに比べて緩やかになる。しかし、この構成では、電圧印加部により第２印加電圧より第１印加電圧が高くされる。このため、第１電極対に発生する電圧を、第２電極対に発生する電圧に早く近づけることができる。その結果、第１配線と第２配線との長さの差に起因する抵抗差によって生じる検出時間の長期化の度合いを低減することができる。

上記タッチパネル装置において、前記第１配線の長さがＬ１と定義され、前記第２配線の長さがＬ２と定義され、前記第１印加電圧がＶ１と定義され、前記第２印加電圧がＶ２と定義されたとき、前記電圧印加部は、Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２を前記第１配線及び前記第２配線にそれぞれ印加するとしてもよい。

この構成によれば、第１配線の長さがＬ１と定義され、第２配線の長さがＬ２と定義され、第１印加電圧がＶ１と定義され、第２印加電圧がＶ２と定義されたとき、電圧印加部により、Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２が第１配線及び第２配線にそれぞれ印加される。したがって、第１配線と第２配線との長さの差に起因する抵抗差によって生じる検出時間の長期化の度合いを好適に低減することができる。

上記タッチパネル装置において、Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２を保存する保存部をさらに備え、前記電圧印加部は、前記保存部に保存されているＶ１及びＶ２を前記第１配線及び前記第２配線にそれぞれ印加するとしてもよい。

この構成によれば、Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２が保存部に保存されている。電圧印加部により、保存部に保存されているＶ１及びＶ２が第１配線及び第２配線にそれぞれ印加される。したがって、保存部に電圧値が保存されているため、第１配線と第２配線との長さの差に起因する抵抗差によって生じる検出時間の長期化の度合いを容易に低減することができる。

上記タッチパネル装置において、前記検出部は、前記電圧印加部による前記第１配線への前記第１印加電圧の電圧印加から所定時間の経過時に前記第１検出電圧を検出し、かつ、前記電圧印加部による前記第２配線への前記第２印加電圧の電圧印加から前記所定時間の経過時に及び前記第２検出電圧を検出するとしてもよい。

この構成によれば、電圧印加部による第１配線への第１印加電圧の電圧印加から所定時間の経過時に、第１検出電圧が検出部により検出される。電圧印加部による第２配線への第２印加電圧の電圧印加から所定時間の経過時に、第２検出電圧が検出部により検出される。したがって、電圧印加から同じ所定時間の経過時に第１及び第２検出電圧が検出されているため、処理部は、第１検出電圧と第２検出電圧とに応じて、所定の処理を好適に行うことができる。

上記タッチパネル装置において、アナログ値を所定ビット数のデジタル値に変換するアナログデジタル変換器をさらに備え、前記電圧印加部の前記第１配線への前記第１印加電圧の印加により増大する前記第１検出電圧を前記アナログデジタル変換器により前記デジタル値に変換したとき、前記電圧印加部の電圧印加時点から前記第１検出電圧が増大しても前記デジタル値が変化しなくなる時点までの経過時間がＴ１と定義され、前記所定時間は、Ｔ１／２以下に設定されているとしてもよい。

この構成によれば、アナログデジタル変換器により、アナログ値が所定ビット数のデジタル値に変換される。電圧印加部の第１配線への第１印加電圧の印加により増大する第１検出電圧をアナログデジタル変換器によりデジタル値に変換したとき、電圧印加部の電圧印加時点から第１検出電圧が増大してもデジタル値が変化しなくなる時点までの経過時間がＴ１と定義される。所定時間は、Ｔ１／２以下に設定されている。したがって、第１検出電圧の増大が実質的に飽和するまでの時間の半分以下の時点で検出部による第１検出電圧の検出が行われる。その結果、第１検出電圧の増大が実質的に飽和するまで待機する場合に比べて、処理部は、第１検出電圧に応じて、所定の処理を早く開始することが可能になる。

上記タッチパネル装置において、アナログ値を所定ビット数のデジタル値に変換するアナログデジタル変換器をさらに備え、前記電圧印加部の前記第１配線への前記第１印加電圧の印加により増大する前記第２検出電圧を前記アナログデジタル変換器により前記デジタル値に変換したとき、前記電圧印加部の電圧印加時点から前記第２検出電圧が増大しても前記デジタル値が変化しなくなる時点までの経過時間がＴ２と定義され、前記所定時間は、Ｔ２／２以下に設定されているとしてもよい。

この構成によれば、アナログデジタル変換器により、アナログ値が所定ビット数のデジタル値に変換される。電圧印加部の第２配線への第２印加電圧の電圧印加により増大する第２検出電圧をアナログデジタル変換器によりデジタル値に変換したとき、電圧印加部の電圧印加時点から第２検出電圧が増大してもデジタル値が変化しなくなる時点までの経過時間がＴ２と定義される。所定時間は、Ｔ２／２以下に設定されている。したがって、第２検出電圧の増大が実質的に飽和するまでの時間の半分以下の時点で検出部による第２検出電圧の検出が行われる。その結果、第２検出電圧の増大が実質的に飽和するまで待機する場合に比べて、処理部は、第２検出電圧に応じて、所定の処理を早く開始することが可能になる。

本発明に係るタッチパネル装置の制御方法は、上記タッチパネル装置の制御方法であって、前記電圧印加部により、前記第１配線に第１印加電圧を印加し、かつ、前記第２配線に第２印加電圧を印加する工程と、前記検出部により、前記第１電極対に発生する電圧を第１検出電圧として検出し、前記第２電極対に発生する電圧を第２検出電圧として検出する工程と、前記処理部により、前記第１検出電圧と前記第２検出電圧とに応じて、所定の処理を行う工程と、を含み、前記第２印加電圧より前記第１印加電圧が高くされている。

この構成によれば、電圧印加部により、第１配線に第１印加電圧が印加される。電圧印加部により、第２配線に第２印加電圧が印加される。第１電極対に発生する電圧が第１検出電圧として検出部により検出され、第２電極対に発生する電圧が第２検出電圧として検出部により検出される。第１検出電圧と第２検出電圧とに応じて、所定の処理が処理部により行われる。

第１配線は、第２配線より長いため、第１電極対と第２電極対とに抵抗差が生じる。したがって、同じ電圧を印加した場合には、第１電極対に発生する電圧の増大度合いは、第２電極対に発生する電圧の増大度合いに比べて緩やかになる。しかし、この構成では、電圧印加部により第２印加電圧より第１印加電圧が高くされる。このため、第１電極対に発生する電圧を、第２電極対に発生する電圧に早く近づけることができる。その結果、第１配線と第２配線との長さの差に起因する抵抗差によって生じる検出時間の長期化の度合いを低減することができる。

本発明によれば、第１配線と第２配線との長さの差に起因する抵抗差によって生じる検出時間の長期化の度合いを低減することができる。

本発明の一実施形態のタッチパネル装置の構成を示すブロック図である。 図１に示されるパネル部を模式的に示す図である。 図２におけるＡ−Ａ線断面図である。 バッファから配線にそれぞれ印加される電圧値を説明するタイミングチャートである。 電圧検出回路が電圧を検出するタイミングを説明するタイミングチャートである。 電圧検出回路が電圧を検出するタイミングを説明するタイミングチャートである。

図１は、本発明の一実施形態のタッチパネル装置の構成を示すブロック図である。図２は、図１に示されるパネル部を模式的に示す図である。図３は、図２におけるＡ−Ａ線断面図である。図１に示されるように、タッチパネル装置１は、パネル部２と、制御部３とを備える。

パネル部２は、図２、図３に示されるように、例えばガラスからなる透明な基板１１と、基板１１の表面に設けられたＹ電極ＹＥと、Ｙ電極ＹＥを覆うように設けられた絶縁膜１２と、絶縁膜１２上に設けられたＸ電極ＸＥとを備える。制御部３は、図１に示されるように、メモリ２１と、中央演算処理装置（ＣＰＵ）２２と、デジタルアナログ（ＤＡ）変換器２３と、スイッチ回路２４と、バッファ回路２５と、電圧検出回路２６と、アナログデジタル（ＡＤ）変換回路２７とを備える。

図２に示されるように、Ｙ電極ＹＥは、Ｘ方向に延びて形成され、Ｙ方向に並んで（図２では例えば４個）設けられている。Ｙ電極ＹＥは、例えばインジウムスズ酸化物（ＩＴＯ）からなる透明導電膜により形成されている。Ｙ電極ＹＥは、広い幅に形成されたパッド部ＹＰと狭い幅に形成された線状部ＹＬとを含む。パッド部ＹＰと線状部ＹＬとは、Ｘ方向に交互に並んで形成されている。４個のＹ電極ＹＥは、パッド部ＹＰと線状部ＹＬとが、それぞれＸ方向において同じ位置となるように設けられている。パッド部ＹＰは、例えば菱形形状に形成され、菱形の一対の対角のそれぞれにおいて線状部ＹＬと接続されている。

Ｘ電極ＸＥは、Ｙ方向に延びて形成され、Ｘ方向に並んで（図２では例えば４個）設けられている。Ｘ電極ＸＥも、例えばＩＴＯからなる透明導電膜により形成されている。Ｘ電極ＸＥは、広い幅に形成されたパッド部ＸＰと狭い幅に形成された線状部ＸＬとを含む。パッド部ＸＰと線状部ＸＬとは、Ｘ方向に交互に並んで形成されている。４個のＸ電極ＸＥは、パッド部ＸＰと線状部ＸＬとが、それぞれＸ方向において同じ位置となるように設けられている。パッド部ＸＰは、例えば菱形形状に形成され、菱形の一対の対角のそれぞれにおいて線状部ＸＬと接続されている。

Ｘ電極ＸＥとＹ電極ＹＥとは、それらの線状部ＸＬと線状部ＹＬとにおいて互いに交差し、かつ、それらのパッド部ＸＰとパッド部ＹＰとが互いに重ならないように、設けられている。すなわち、Ｙ電極ＹＥは、互いに隣接する４個のパッド部ＹＰによって、Ｘ電極ＸＥのパッド部ＸＰを囲むように設けられている。Ｘ電極ＸＥのパッド部ＸＰと、該パッド部ＸＰを取り囲むＹ電極ＹＥの４個のパッド部ＹＰとの間には、間隙が設けられている。これによって、Ｘ電極ＸＥのパッド部ＸＰとＹ電極ＹＥのパッド部ＹＰとは、基板１１上において千鳥配置されている。このように配置されたＸ電極ＸＥと対応するＹ電極ＹＥとからなる電極対は、コンデンサを形成している。

各Ｘ電極ＸＥは、それぞれ、例えば図２中、下側の端部において、配線Ｗ１〜Ｗ４に接続されている。各配線Ｗ１〜Ｗ４は、基板１１の端部に設けられた接続端子１３を介してバッファ回路２５に接続されている。各Ｙ電極ＹＥは、それぞれ、例えば図２中、右側の端部において、配線Ｗ１１〜Ｗ１４に接続されている。各配線Ｗ１１〜Ｗ１４は、基板１１の端部に設けられた接続端子１４を介して電圧検出回路２６に接続されている。ここで、配線Ｗ１の配線長Ｌ１と、配線Ｗ２の配線長Ｌ２と、配線Ｗ３の配線長Ｌ３と、配線Ｗ４の配線長Ｌ４との大小関係は、図２から分かるように、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４になっている。各配線Ｗ１〜Ｗ４は、例えばインジウムスズ酸化物（ＩＴＯ）からなる透明導電膜により形成されている。これにより、Ｙ電極ＹＥまたはＸ電極ＸＥと同一プロセスで製造することができ、製造が容易となる。但し、各配線Ｗ１〜Ｗ４は、銅配線であってもよい。銅配線はインジウムスズ酸化物（ＩＴＯ）に比べて抵抗が低いので、配線の長さの差に起因する抵抗差の影響をより小さくすることができる。なお、配線Ｗ１〜Ｗ４の配線幅は同一にされている。

図１において、メモリ２１は、フラッシュメモリ等の不揮発性メモリからなる。メモリ２１は、ＣＰＵ２２のプログラムを保持する。メモリ２１は、配線Ｗ１〜Ｗ４ごとに、印加する電圧の電圧値（後述）を保持する。ＣＰＵ２２は、メモリ２１に保持されたプログラムに従って動作する。ＣＰＵ２２は、配線Ｗ１〜Ｗ４ごとに、メモリ２１に保持された電圧値の電圧を印加するように、ＤＡ変換器２３に順番に制御信号を出力する。ＤＡ変換器２３は、ＣＰＵ２２から出力されたデジタル値の制御信号に従って、スイッチ回路２４を介して、バッファ回路２５のバッファＢ１〜Ｂ４に、アナログ値の電圧信号を順番に出力する。

スイッチ回路２４は、例えば電界効果トランジスタ（ＦＥＴ）により構成されるスイッチＳ１〜Ｓ４を含む。スイッチ回路２４は、ＤＡ変換器２３とバッファ回路２５のバッファＢ１〜Ｂ４との接続を順番に切り替える。

スイッチ回路２４は、まず、スイッチＳ１をオンにしてＤＡ変換器２３とバッファＢ１とを接続し、スイッチＳ２〜Ｓ４をオフにしてＤＡ変換器２３とバッファＢ２〜Ｂ４とを遮断する。この状態で、バッファＢ１はＤＡ変換器２３からの電圧信号に基づく電圧値を配線Ｗ１に出力する。

次いで、スイッチ回路２４は、スイッチＳ２をオンにしてＤＡ変換器２３とバッファＢ２とを接続し、スイッチＳ１，Ｓ３，Ｓ４をオフにしてＤＡ変換器２３とバッファＢ１，Ｂ３，Ｂ４とを遮断する。この状態で、バッファＢ２はＤＡ変換器２３からの電圧信号に基づく電圧値を配線Ｗ２に出力する。

続いて、スイッチ回路２４は、スイッチＳ３をオンにしてＤＡ変換器２３とバッファＢ３とを接続し、スイッチＳ１，Ｓ２，Ｓ４をオフにしてＤＡ変換器２３とバッファＢ１，Ｂ２，Ｂ４とを遮断する。この状態で、バッファＢ３はＤＡ変換器２３からの電圧信号に基づく電圧値を配線Ｗ３に出力する。

さらに、スイッチ回路２４は、スイッチＳ４をオンにしてＤＡ変換器２３とバッファＢ４とを接続し、スイッチＳ１〜Ｓ３をオフにしてＤＡ変換器２３とバッファＢ１〜Ｂ３とを遮断する。この状態で、バッファＢ４はＤＡ変換器２３からの電圧信号に基づく電圧値を配線Ｗ４に出力する。このようにして、配線Ｗ１〜Ｗ４に対して順番にバッファＢ１〜Ｂ４から電圧が印加される。

電圧検出回路２６は、配線Ｗ１１〜Ｗ１４にそれぞれ接続された積分回路２６１〜２６４を備える。積分回路２６１〜２６４は、それぞれ、バッファＢ１〜Ｂ４からＸ電極ＸＥへの電圧印加によって、Ｘ電極ＸＥ及び対応するＹ電極ＹＥからなる電極対（コンデンサ）に発生する電圧（本実施形態ではＹ電極ＹＥの電圧）を検出電圧として検出する。積分回路２６１〜２６４は、それぞれ、例えば演算増幅器及びコンデンサ等を備える。積分回路２６１〜２６４は、それぞれ、Ｙ電極ＹＥの電圧の検出後または検出と同時に、Ｙ電極ＹＥの電圧をリセットする。積分回路２６１〜２６４は、それぞれ、検出電圧に対応する電圧信号をＡＤ変換回路２７に出力する。

ＡＤ変換回路２７は、積分回路２６１〜２６４に、それぞれ接続されたＡＤ変換器２７１〜２７４を備える。ＡＤ変換器２７１〜２７４は、それぞれ、積分回路２６１〜２６４から出力された電圧信号を所定ビット数（例えば８ビット）のデジタル値に変換する。ＡＤ変換器２７１〜２７４は、デジタル値の電圧信号をＣＰＵ２２に出力する。ＣＰＵ２２は、ＡＤ変換器２７１〜２７４から出力されたデジタル値の電圧信号に基づき、パネル部２に対する指の接触の有無を検出し、接触している指の接触位置のＸ座標及びＹ座標を演算する等の所定の処理を行う。本実施形態において、バッファ回路２５が電圧印加部の一例に相当し、電圧検出回路２６が検出部の一例に相当し、ＣＰＵ２２が処理部の一例に相当し、メモリ２１が保存部の一例に相当する。

図４は、バッファＢ１〜Ｂ４から配線Ｗ１〜Ｗ４にそれぞれ印加される電圧値を説明するタイミングチャートである。図４において、時刻ｔ１からｔ２まで、バッファＢ１から配線Ｗ１を介してＸ電極ＸＥに電圧値Ｖ１の電圧が印加されると、時刻ｔ１の時間Ｔ１０後に、対応するＹ電極ＹＥに発生した電圧が、配線Ｗ１１〜Ｗ１４を介して、電圧検出回路２６の積分回路２６１〜２６４により検出される。

例えば、配線Ｗ１を介してＸ電極ＸＥへの電圧印加により、図２中、最下端のパッド部ＸＰ１に対応するＹ電極ＹＥのパッド部ＹＰ１に発生した電圧が、配線Ｗ１１を介して積分回路２６１により検出される。また、例えば、配線Ｗ１を介してＸ電極ＸＥへの電圧印加により、図２中、最上端のパッド部ＸＰ４に対応するＹ電極ＹＥのパッド部ＹＰ４に発生した電圧が、配線Ｗ１４を介して積分回路２６４により検出される。

同様に、時刻ｔ２からｔ３まで、バッファＢ２から配線Ｗ２を介してＸ電極ＸＥに電圧値Ｖ２の電圧が印加されると、時刻ｔ２の時間Ｔ２０後に、対応するＹ電極ＹＥに発生した電圧が、配線Ｗ１１〜Ｗ１４を介して、電圧検出回路２６の積分回路２６１〜２６４により検出される。例えば、配線Ｗ２を介してＸ電極ＸＥへの電圧印加により、図２中、最下端のパッド部ＸＰ１１に対応するＹ電極ＹＥのパッド部ＹＰ１１に発生した電圧が、配線Ｗ１１を介して積分回路２６１により検出される。

また、時刻ｔ３からｔ４まで、バッファＢ３から配線Ｗ３を介してＸ電極ＸＥに電圧値Ｖ３の電圧が印加されると、時刻ｔ３の時間Ｔ３０後に、対応するＹ電極ＹＥに発生した電圧が、配線Ｗ１１〜Ｗ１４を介して、電圧検出回路２６の積分回路２６１〜２６４により検出される。例えば、配線Ｗ３を介してＸ電極ＸＥへの電圧印加により、図２中、最下端のパッド部ＸＰ２１に対応するＹ電極ＹＥのパッド部ＹＰ２１に発生した電圧が、配線Ｗ１１を介して積分回路２６１により検出される。

また、時刻ｔ４からｔ５まで、バッファＢ４から配線Ｗ４を介してＸ電極ＸＥに電圧値Ｖ４の電圧が印加されると、時刻ｔ４の時間Ｔ４０後に、対応するＹ電極ＹＥに発生した電圧が、配線Ｗ１１〜Ｗ１４を介して、電圧検出回路２６の積分回路２６１〜２６４により検出される。例えば、配線Ｗ４を介してＸ電極ＸＥへの電圧印加により、図２中、最下端のパッド部ＸＰ３１に対応するＹ電極ＹＥのパッド部ＹＰ３１に発生した電圧が、配線Ｗ１１を介して積分回路２６１により検出される。

上述のように、配線Ｗ１〜Ｗ４の配線長Ｌ１〜Ｌ４の大小関係は、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４になっている。本実施形態では、バッファＢ１〜Ｂ４から配線Ｗ１〜Ｗ４にそれぞれ印加される電圧値Ｖ１〜Ｖ４は、Ｌ１／Ｌ２／Ｌ３／Ｌ４＝Ｖ１／Ｖ２／Ｖ３／Ｖ４を満たす電圧値としている。メモリ２１は、Ｌ１／Ｌ２／Ｌ３／Ｌ４＝Ｖ１／Ｖ２／Ｖ３／Ｖ４を満たす電圧値Ｖ１〜Ｖ４を保存している。ＣＰＵ２２は、メモリ２１に保存されている電圧値Ｖ１〜Ｖ４を表す制御信号をＤＡ変換器２３に出力する。なお、メモリ２１は、Ｌ１／Ｌ２／Ｌ３／Ｌ４＝Ｖ１／Ｖ２／Ｖ３／Ｖ４を満たす電圧値Ｖ１〜Ｖ４に限られず、例えばＬ１／Ｌ２／Ｌ３／Ｌ４≒Ｖ１／Ｖ２／Ｖ３／Ｖ４を満たす電圧値Ｖ１〜Ｖ４を保存してもよい。また、メモリ２１は、例えばＶ１／Ｖ２／Ｖ３／Ｖ４がＬ１／Ｌ２／Ｌ３／Ｌ４と比例的な関係を満たす電圧値Ｖ１〜Ｖ４を保存してもよい。また、メモリ２１は、例えば配線長Ｌ１〜Ｌ４に比例する電圧値Ｖ１〜Ｖ４を保存してもよい。

配線長が大きくなるほど、抵抗成分の増加によって、ＲＣ時定数が大きくなる。このため、Ｘ電極ＸＥに同一値の電圧を印加したときに、配線長が大きくなるほど、Ｙ電極ＹＥに発生する電圧の増大の度合が緩やかになる。そこで、本実施形態では、電圧値Ｖ１〜Ｖ４を配線長Ｌ１〜Ｌ４に比例させている。これによって、本実施形態では、配線長の差に起因する抵抗差によって生じる検出時間の長期化の度合いを低減することができる。

本実施形態では、配線長は、バッファ回路２５からＸ電極ＸＥの最も近いパッド部ＸＰまでの配線Ｗ１の長さとしている。すなわち、配線長Ｌ１は、バッファＢ１からパッド部ＸＰ１までの配線Ｗ１の長さであり、配線長Ｌ２は、バッファＢ２からパッド部ＸＰ１１までの配線Ｗ２の長さであり、配線長Ｌ３は、バッファＢ３からパッド部ＸＰ２１までの配線Ｗ３の長さであり、配線長Ｌ４は、バッファＢ４からパッド部ＸＰ３１までの配線Ｗ４の長さである。

なお、配線長は、上記に限られない。例えば、配線長は、バッファ回路２５からＸ電極ＸＥの最も遠いパッド部ＸＰまでの配線の長さとしてもよい。すなわち、例えば配線長Ｌ１は、バッファＢ１からパッド部ＸＰ４までの配線Ｗ１、パッド部ＸＰ及び線状部ＸＬを含む長さとしてもよい。

また、例えば、配線長は、バッファ回路２５からＸ電極ＸＥの最も近いパッド部ＸＰまでの配線の長さと、バッファ回路２５からＸ電極ＸＥの最も遠いパッド部ＸＰまでの配線の長さとの平均値としてもよい。すなわち、例えば配線長Ｌ１は、バッファＢ１からパッド部ＸＰ１までの配線Ｗ１の長さと、バッファＢ１からパッド部ＸＰ４までの配線Ｗ１、パッド部ＸＰ及び線状部ＸＬを含む長さとの平均値としてもよい。

また、バッファ回路２５から接続端子１３までの長さは、各配線においてほぼ同じであるため、配線長は、接続端子１３からパッド部ＸＰまでの配線の長さとしてもよい。また、配線長は、接続端子１３から最も近いパッド部ＸＰまでの配線の長さと、接続端子１３から最も遠いパッド部ＸＰまでの配線の長さとの平均値としてもよい。本実施形態において、パッド部ＸＰ１及びパッド部ＹＰ１が第１電極対の一例に相当し、パッド部ＸＰ１１及びパッド部ＹＰ１１が第２電極対の一例に相当する。また、本実施形態において、配線Ｗ１が第１配線の一例に相当し、配線Ｗ２が第２配線の一例に相当する。また、本実施形態において、パッド部ＹＰ１に発生する電圧が第１検出電圧の一例に相当し、パッド部ＹＰ１１に発生する電圧が第２検出電圧の一例に相当する。また、電圧値Ｖ１が第１印加電圧の一例に相当し、電圧値Ｖ２が第２印加電圧の一例に相当する。

図５、図６は、電圧検出回路２６が電圧を検出するタイミングを説明するタイミングチャートである。図５は、バッファＢ１が電圧値Ｖ１の電圧を印加したときに、電圧検出回路２６の積分回路２６１が電圧を検出するタイミングを示す。図５は、バッファＢ２が電圧値Ｖ２の電圧を印加したときに、電圧検出回路２６の積分回路２６２が電圧を検出するタイミングを示す。図５、図６では、図４と同一要素には同一符号が付されている。

図５において、時刻ｔ１に、バッファＢ１から配線Ｗ１を介してＸ電極ＸＥに電圧値Ｖ１の電圧印加が開始されると、対応するＹ電極ＹＥのパッド部ＹＰ（例えば図２のパッド部ＹＰ１）に発生する電圧は、時刻ｔ１から増大する。ここで、バッファＢ１からの電圧印加が継続されるとすると、電圧検出回路２６の積分回路２６１により電圧が検出される時間Ｔ１０が経過した後も、パッド部ＹＰ１の電圧は増大を続ける。そして、指が接触していないときは電圧値Ｖ１０に漸近し、指が接触しているときは電圧値Ｖ１１（＜Ｖ１０）に漸近して、時間Ｔ１が経過する。

ここで、時間Ｔ１は、ＡＤ変換回路２７のＡＤ変換器２７１によりパッド部ＹＰ１の電圧をデジタル値に変換したとき、バッファＢ１の電圧印加時刻ｔ１から、パッド部ＹＰ１の電圧が増大してもデジタル値が変化しなくなる時点までの時間である。そして、本実施形態では、電圧検出回路２６の積分回路２６１が電圧を検出する時間Ｔ１０は、Ｔ１０＝Ｔ１／２に設定されている。

図６において、時刻ｔ２に、バッファＢ２から配線Ｗ２を介してＸ電極ＸＥに電圧値Ｖ２の電圧印加が開始されると、対応するＹ電極ＹＥのパッド部ＹＰ（例えば図２のパッド部ＹＰ１１）に発生する電圧は、時刻ｔ２から増大する。ここで、バッファＢ２からの電圧印加が継続されるとすると、電圧検出回路２６の積分回路２６２により電圧が検出される時間Ｔ２０が経過した後も、パッド部ＹＰ１１の電圧は増大を続ける。そして、指が接触していないときは電圧値Ｖ２０に漸近し、指が接触しているときは電圧値Ｖ２１（＜Ｖ２０）に漸近して、時間Ｔ２が経過する。

ここで、時間Ｔ２は、ＡＤ変換回路２７のＡＤ変換器２７２によりパッド部ＹＰ１１の電圧をデジタル値に変換したとき、バッファＢ２の電圧印加時刻ｔ２から、パッド部ＹＰ１１の電圧が増大してもデジタル値が変化しなくなる時点までの時間である。そして、本実施形態では、電圧検出回路２６の積分回路２６２が電圧を検出する時間Ｔ２０は、Ｔ２０＝Ｔ２／２に設定されている。

時間Ｔ３０，Ｔ４０も同様に設定されている。ここで、本実施形態では、ＡＤ変換器２７１〜２７４のビット数は同じであるため、Ｔ１＝Ｔ２であり、Ｔ１０＝Ｔ２０＝Ｔ３０＝Ｔ４０である。なお、上記に限られず、Ｔ１０≦Ｔ１／２に設定してもよく、Ｔ２０≦Ｔ２／２に設定してもよい。本実施形態において、Ｔ１０，Ｔ２０は所定時間の一例に相当する。

以上説明されたように、本実施形態では、例えば配線Ｗ１は配線Ｗ２より長いため、配線Ｗ１に接続された電極対と、配線Ｗ２に接続された電極対とでは、抵抗差が生じる。したがって、図２中、最左端のＸ電極ＸＥ（例えばパッド部ＸＰ１）と、図２中、左から２番目のＸ電極ＸＥ（例えばパッド部ＸＰ１１）とに同じ電圧を印加した場合には、パッド部ＹＰ１に発生する電圧の増大度合いは、パッド部ＹＰ１１に発生する電圧の増大度合いに比べて緩やかになる。しかし、本実施形態では、パッド部ＸＰ１１に印加される電圧値Ｖ２に比べて、パッド部ＸＰ１に印加される電圧値Ｖ１が高い。このため、パッド部ＹＰ１に発生する電圧を、パッド部ＹＰ１１に発生する電圧に早く近づけることができる。その結果、電圧検出回路２６により検出電圧を早期に検出することができる。

また、本実施形態では、電圧検出回路２６の積分回路２６１が電圧を検出する時間Ｔ１０は、Ｔ１０＝Ｔ１／２に設定されている。ここで、時間Ｔ１は、ＡＤ変換回路２７のＡＤ変換器２７１によりパッド部ＹＰ１の電圧をデジタル値に変換したとき、バッファＢ１の電圧印加時刻ｔ１から、パッド部ＹＰ１の電圧が増大してもデジタル値が変化しなくなる時点までの時間である。したがって、電圧の増大が実質的に飽和するまでの時間の半分の時点で積分回路２６１により電圧の検出が行われる。その結果、電圧が実質的に飽和するまで待機する場合に比べて、ＣＰＵ２２は、検出電圧に応じて、指の接触位置の演算等の処理を早く開始することが可能になる。この効果は、基板１１上におけるＸ電極ＸＥ及びＹ電極ＹＥの配列数が多くなるほど顕著なものとなる。

また、本実施形態では、配線Ｗ１〜Ｗ４の配線幅は同一にされているため、配線Ｗ１〜Ｗ４の配線幅を変更する場合に比べて、基板１１上の配線パターンの設計を容易に行うことができる。

なお、上記実施形態では、Ｘ電極ＸＥは４列並んでおり、それぞれ４個のパッド部ＸＰを含むとし、Ｙ電極ＹＥは４列並んでおり、それぞれ４個のパッド部ＹＰを含むとしているが、これは一例であり、列数及び個数はこれに限られない。

静電容量方式のタッチパネル装置において、配線長の差に起因する抵抗差によって生じる検出時間の長期化の度合いを低減することができるタッチパネル装置及びタッチパネル装置の制御方法として有用である。

１ タッチパネル装置
２ パネル部
３ 制御部
２１ メモリ
２２ ＣＰＵ
２５ バッファ回路
２６ 電圧検出回路
２７ ＡＤ変換回路
Ｗ１，Ｗ２ 配線
ＸＥ Ｘ電極
ＸＰ１，ＸＰ１１ Ｘ電極のパッド部
ＹＥ Ｙ電極
ＹＰ１，ＹＰ１１ Ｙ電極のパッド部

Claims (7)

1. コンデンサを形成するようにそれぞれ基板に設けられた第１電極対及び第２電極対と、
   前記第１電極対を構成する一方の電極に接続された第１配線と、
   前記第２電極対を構成する一方の電極に接続された第２配線と、
   前記第１配線に接続され、前記第１配線に第１印加電圧を印加し、かつ、前記第２配線に接続され、前記第２配線に第２印加電圧を印加する電圧印加部と、
   前記電圧印加部による前記第１印加電圧の印加によって発生する前記第１電極対の電圧を第１検出電圧として検出し、かつ、前記電圧印加部による前記第２印加電圧の印加によって発生する前記第２電極対の電圧を第２検出電圧として検出する検出部と、
   前記検出部により検出された前記第１検出電圧と前記第２検出電圧とに応じて、所定の処理を行う処理部と、
   を備え、
   前記第１配線は、前記第２配線より長く、
   前記電圧印加部は、前記第２印加電圧より前記第１印加電圧を高くすることを特徴とするタッチパネル装置。
2. 前記第１配線の長さがＬ１と定義され、前記第２配線の長さがＬ２と定義され、前記第１印加電圧がＶ１と定義され、前記第２印加電圧がＶ２と定義されたとき、
   前記電圧印加部は、Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２を前記第１配線及び前記第２配線にそれぞれ印加することを特徴とする請求項１記載のタッチパネル装置。
3. Ｖ１／Ｖ２がＬ１／Ｌ２と比例的な関係を満たすＶ１及びＶ２を保存する保存部をさらに備え、
   前記電圧印加部は、前記保存部に保存されているＶ１及びＶ２を前記第１配線及び前記第２配線にそれぞれ印加することを特徴とする請求項２記載のタッチパネル装置。
4. 前記検出部は、前記電圧印加部による前記第１配線への前記第１印加電圧の電圧印加から所定時間の経過時に前記第１検出電圧を検出し、かつ、前記電圧印加部による前記第２配線への前記第２印加電圧の電圧印加から前記所定時間の経過時に及び前記第２検出電圧を検出することを特徴とする請求項１乃至３のいずれか１項に記載のタッチパネル装置。
5. アナログ値を所定ビット数のデジタル値に変換するアナログデジタル変換器をさらに備え、
   前記電圧印加部の前記第１配線への前記第１印加電圧の印加により増大する前記第１検出電圧を前記アナログデジタル変換器により前記デジタル値に変換したとき、前記電圧印加部の電圧印加時点から前記第１検出電圧が増大しても前記デジタル値が変化しなくなる時点までの経過時間がＴ１と定義され、
   前記所定時間は、Ｔ１／２以下に設定されていることを特徴とする請求項４記載のタッチパネル装置。
6. アナログ値を所定ビット数のデジタル値に変換するアナログデジタル変換器をさらに備え、
   前記電圧印加部の前記第１配線への前記第１印加電圧の印加により増大する前記第２検出電圧を前記アナログデジタル変換器により前記デジタル値に変換したとき、前記電圧印加部の電圧印加時点から前記第２検出電圧が増大しても前記デジタル値が変化しなくなる時点までの経過時間がＴ２と定義され、
   前記所定時間は、Ｔ２／２以下に設定されていることを特徴とする請求項４記載のタッチパネル装置。
7. 請求項１記載のタッチパネル装置の制御方法であって、
   前記電圧印加部により、前記第１配線に第１印加電圧を印加し、かつ、前記第２配線に第２印加電圧を印加する工程と、
   前記検出部により、前記第１電極対に発生する電圧を第１検出電圧として検出し、前記第２電極対に発生する電圧を第２検出電圧として検出する工程と、
   前記処理部により、前記第１検出電圧と前記第２検出電圧とに応じて、所定の処理を行う工程と、
   を含み、
   前記第２印加電圧より前記第１印加電圧が高くされていることを特徴とする制御方法。

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