JP2014099676A - 認証回路 - Google Patents
認証回路 Download PDFInfo
- Publication number
- JP2014099676A JP2014099676A JP2012248944A JP2012248944A JP2014099676A JP 2014099676 A JP2014099676 A JP 2014099676A JP 2012248944 A JP2012248944 A JP 2012248944A JP 2012248944 A JP2012248944 A JP 2012248944A JP 2014099676 A JP2014099676 A JP 2014099676A
- Authority
- JP
- Japan
- Prior art keywords
- fixed value
- circuit
- value generation
- power
- volatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】揮発性メモリ(SRAM)2と、そのSRAM2から読み出した、物理的特性によって決まる固定値に基づく認証処理を行う情報処理回路3と、そのSRAM2を初期化する固定値生成処理が可能な固定値生成処理制御回路4を備える認証回路を、以下のように構成する。固定値生成処理は、SRAM2に保持される情報を揮発させ、その後、SRAM2に保持される情報を、物理的特性によって決まる固定値に固定する処理である。情報処理回路3は、固定値生成制御回路に対して前記固定値生成処理を開始させ、その完了後にSRAMから固定値を読み出し、読み出した固定値に基づいて認証処理を実行する。
【選択図】図1
Description
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
揮発性メモリ(2)と、前記揮発性メモリから読み出した、物理的特性によって決まる固定値に基づく認証処理を実行可能な情報処理回路(3)と、前記揮発性メモリに前記固定値を発生させる固定値生成処理を実行可能な固定値生成制御回路(4)を備える認証回路(1)であって、以下のように構成される。
項1において、前記固定値生成制御回路は、オン/オフすることにより第1電源線(Vdd1)と前記揮発性メモリに電源を供給する第2電源線(Vdd2)とを導通/遮断する第1電源スイッチ(8_1)と、オン/オフすることにより前記第2電源線を接地線(VSS)に短絡または開放する第2電源スイッチ(8_2)を備える。
項2において、前記固定値生成制御回路は、前記第2電源線と前記接地線の間に接続されるキャパシタ(9_1)を備える。
項3において、前記キャパシタがトリミング可能に構成される。
項2において、前記固定値生成制御回路は、前記第1電源スイッチと前記第2電源スイッチを制御する電源制御信号(SigS)と、前記電源制御信号と接地線の間に接続されるキャパシタ(9_2)を備える。
項2において、前記固定値生成制御回路は、前記第1電源スイッチと前記第2電源スイッチを制御する電源制御信号(Sig1)と、前記第1電源スイッチを制御する第1制御信号(Sig1_2)と前記第2電源スイッチを制御する第2制御信号(Sig1_1)とを備える。前記固定値生成制御回路は、さらに、前記第1電源スイッチと前記第2電源スイッチが同時にオンになる期間をなくすための、前記第1制御信号と前記第2制御信号を前記電源制御信号に基づいて生成するグリッチ除去回路(12)とを備える。
項2において、外部(Vcc)から電源が供給される第1レギュレータ(6_1)と第2レギュレータ(6_2)を備え、前記第1レギュレータは前記第1電源線とは異なる第4電源線(Vdd4)を出力して前記情報処理回路に供給し、前記第2レギュレータは前記第1電源線に電源を出力する。
項2において、外部(Vcc)から電源が供給される第1レギュレータ(6_1)を備え、前記第1レギュレータは前記第1電源線とは異なる第4電源線(Vdd4)を出力して前記情報処理回路に供給し、前記第1電源線(Vdd1)には、外部(Vccとは異なる)から入力される第3電源線(Vdd3)が接続される。
項1から項8のうちのいずれか1項において、前記揮発性メモリがSRAMである。
項9において、前記揮発性メモリは、複数のワード線(WL)と直交する複数対のビット線(BLと/BL)と、ワード線(WL)と1対のビット線対(BLと/BL)が交差する箇所ごとにそれぞれ1個のメモリセル(21)を備える。前記メモリセルは、2個の記憶ノード(NM1、NM2)で互いの出力が他の入力に接続される1対のインバータからなる記憶素子(24)と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲート(25_1、25_2)とを含んで構成される。
項10において、前記固定値生成制御回路は、前記固定値生成処理において短絡された前記ビット線対に所定の電位レベルを印加する回路(13)をさらに備える。
項9において、前記揮発性メモリは、複数のワード線(WL)と直交する複数対のビット線(BLと/BL)と、ワード線(WL)と1対のビット線対(BLと/BL)が交差する箇所ごとにそれぞれ1個のメモリセル(21)を備える。前記メモリセルは、2個の記憶ノード(NM1、NM2)で互いの出力が他の入力に接続される1対のインバータからなる記憶素子(24)と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲート(25_1、25_2)とを含んで構成される。
項9において、前記揮発性メモリは、複数のワード線(WL)と直交する複数対のビット線(BLと/BL)と、ワード線(WL)と1対のビット線対(BLと/BL)が交差する箇所ごとにそれぞれ1個のメモリセル(21)を備える。前記メモリセルは、2個の記憶ノード(NM1、NM2)で互いの出力が他の入力に接続される1対のインバータからなる記憶素子(24)と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲート(25_1、25_2)とを含んで構成される。
項1において、前記固定値生成制御回路は、オン/オフすることにより第1電源線(Vdd1)と前記揮発性メモリに電源を供給する第2電源線(Vdd2)とを導通/遮断する第1電源スイッチ(8_1)と、オン/オフすることにより前記第2電源線を接地線(VSS)に短絡または開放する第2電源スイッチ(8_2)を備える。
実施の形態について更に詳述する。
図1は、実施形態1に係る認証回路のブロック図である。
図2は、実施形態2に係る認証回路1のブロック図である。認証回路1は、揮発性メモリの一つであるSRAM2と、情報処理回路3であるランダムロジック3と、固定値生成制御回路4であるSRAM電源制御回路4_1を備える。ランダムロジック3からSRAM電源制御回路4_1に固定値生成処理を制御するための信号Lsigが出力されている。ランダムロジック3とSRAM2はアドレス、データ、及び制御信号で互いに接続されており、ランダムロジック3からSRAM2にアクセスすることができる。認証回路1にはさらに、外部から電源Vccが供給されており、パワーオンリセット回路5、レギュレータ6、IOバッファ7に接続されている。パワーオンリセット回路5は、電源Vccが所定の電圧まで上昇したことを検知すると、パワーオンリセット信号PORを発生する回路である。パワーオンリセット信号PORは、固定値生成制御回路4とランダムロジック3に接続されている。パワーオンリセット回路5は、必ずしも認証回路1に内蔵する必要はなく、外部からリセット信号が供給されるように構成しても良い。レギュレータ6は内部電源Vdd1を発生する、電源回路であり、電源Vdd1をランダムロジック3、SRAM電源制御回路4_1及びIOバッファ7に供給する。LSI(Large Scale Integrated circuit)では、内部回路は微細化が進み、低電圧で動作するため、レギュレータ6は一般降圧安定化電源回路である。IOバッファ7は、内部信号とLSIの外部端子とのインターフェースである。
図5は、実施形態3に係る認証回路に搭載される、SRAM電源制御回路(固定値生成制御回路)の一構成例を示す回路図である。
図8は、実施形態4に係る認証回路に搭載される、SRAM電源制御回路(固定値生成制御回路)4_1の一構成例を示す回路図である。実施形態3において、電源線Vdd2にキャパシタ9_1等を付加したのに代えて、電源スイッチ8_1と8_2を制御する制御信号線SigSと接地線Vssの間に接続されるキャパシタ9_2を備える。実施形態4に係る認証回路の動作例も図6に示したタイミングチャートと同様となる。
実施形態4によれば、制御信号線SigSにキャパシタ9_2を付加して、制御信号線SigSの立上り時間を長くしているため、電源スイッチ8_1と8_2が同時にオンする期間が長くなり、大きな貫通電流が流れる恐れが生じるという、新たな課題が見出される。
図11は、実施形態6に係る認証回路の一構成例を示すブロック図である。外部から供給される電源Vccに、レギュレータ6_1と6_2を備え、レギュレータ6_1は電源線Vdd4を出力してランダムロジック3に電源を供給し、レギュレータ6_2は電源線Vdd1に電源を出力する。
図13は、実施形態7に係る認証回路のブロック図である。実施形態1〜6で示した、SRAM電源制御回路4_1に代えて、SRAM2の内部のノードを直接初期化するための、SRAM制御回路4_2を備える。図14は、実施形態7に係る認証回路に搭載される、SRAM制御回路4_2の一構成例を示す回路図である。一般的な6MOS−SRAMを例に採って説明する。SRAM2は、複数のワード線WLと直交する複数対のビット線BLと/BLを備える。/BLはビット線BLの反転信号であり、ビット線BLと/BLで相補的なビット線対を構成している。ワード線WLと1対のビット線対BLと/BLが交差する箇所ごとにそれぞれ1個のメモリセル21を備える。メモリセル21は、2個の記憶ノードNM1とNM2で互いの出力が他の入力に接続される1対のインバータからなる記憶素子24と、ワード線WLに制御端子が接続され、記憶ノードNM1とNM2のそれぞれと1対のビット線対BLと/BLの電気的接続を制御する1対のトランスファゲート25_1と25_2とを含んで構成される。
図17は、実施形態8に係る認証回路1のブロック図である。図18は、実施形態8に係る認証回路に搭載される、SRAM制御回路(固定値生成制御回路)4_2の一構成例を示す回路図である。実施形態7で示した図14、15と同様に、一般的な6MOS−SRAMを例に採って説明する。実施形態7では、ビット線対BLと/BLを短絡することにより、記憶素子24を初期化したが、それに代えて本実施形態ではSRAM2のメモリセル21内の記憶素子24を直接短絡する。図17に示すように、SRAM制御回路4_2は、SRAM2に制御信号Sig4を供給する。図18に示すように、SRAM2は複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、2個の記憶ノードNM1とNM2のそれぞれを接地することにより、記憶素子24に保持される情報を揮発させることができる回路28_1と28_2を備える。記憶素子24に保持される情報を揮発させることができる回路28_1と28_2は、例えば、図18に示されるように、それぞれ、制御信号Sig4で制御されるMOSスイッチ28_1と28_2であって、制御信号Sig4により記憶ノードNM1とNM2を接地線Vssに短絡することができるように構成される。
2 揮発性メモリ(SRAM)
3 情報処理回路(ランダムロジック)
4 固定値生成制御回路(SRAM電源制御回路、SRAM制御回路)
4_1 SRAM電源制御回路
4_2 SRAM制御回路
5 パワーオンリセット回路(POR)
6 レギュレータ
7 IOバッファ
8 電源スイッチ
9 キャパシタ
10 論理ゲート
11 トリミング用セレクタ(スイッチ)
12 グリッチ除去回路
13 中間電位発生回路
14 抵抗
15 スイッチ
21 メモリセル
22 センスアンプ
23 インバータ
24 記憶素子
25 トランスファゲート
26 カラムスイッチ
27 ビット線短絡スイッチ
28 記憶素子初期化スイッチ
Claims (14)
- 揮発性メモリと、前記揮発性メモリから読み出した、物理的特性によって決まる固定値に基づく認証処理を実行可能な情報処理回路と、前記揮発性メモリに前記固定値を発生させる固定値生成処理を実行可能な固定値生成制御回路を備え、
前記固定値生成処理は、前記揮発性メモリに保持される情報を揮発させ、その後、前記揮発性メモリに保持される情報を、物理的特性によって決まる値に固定することにより前記固定値を発生する処理であり、
前記情報処理回路は、前記固定値生成制御回路に対して前記固定値生成処理を開始させ、前記固定値生成処理の完了後に前記揮発性メモリから前記固定値を読み出し、前記固定値に基づいて前記認証処理を実行可能に構成される、認証回路。 - 請求項1において、前記固定値生成制御回路は、オン/オフすることにより第1電源線と前記揮発性メモリに電源を供給する第2電源線とを導通/遮断する第1電源スイッチと、オン/オフすることにより前記第2電源線を接地線に短絡または開放する第2電源スイッチを備え、
前記情報処理回路は、前記固定値生成制御回路に対して、前記第1電源スイッチをオフし前記第2電源スイッチをオンすることにより、前記固定値生成処理を開始させ、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第2電源スイッチをオフし前記第1電源スイッチをオンし、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行可能に構成される、認証回路。 - 請求項2において、前記固定値生成制御回路は、前記第2電源線と前記接地線の間に接続されるキャパシタを備える、認証回路。
- 請求項3において、前記キャパシタがトリミング可能に構成される、認証回路。
- 請求項2において、前記固定値生成制御回路は、前記第1電源スイッチと前記第2電源スイッチを制御する電源制御信号と、前記電源制御信号と接地線の間に接続されるキャパシタを備える、認証回路。
- 請求項2において、前記固定値生成制御回路は、前記第1電源スイッチと前記第2電源スイッチを制御する電源制御信号と、前記第1電源スイッチを制御する第1制御信号と前記第2電源スイッチを制御する第2制御信号と、前記第1電源スイッチと前記第2電源スイッチが同時にオンになる期間をなくすための、前記第1制御信号と前記第2制御信号を前記電源制御信号に基づいて生成するグリッチ除去回路とを備える、認証回路。
- 請求項2において、外部から電源が供給される第1レギュレータと第2レギュレータを備え、前記第1レギュレータは前記第1電源線とは異なる第4電源線を出力して前記情報処理回路に供給し、前記第2レギュレータは前記第1電源線に電源を出力する、認証回路。
- 請求項2において、外部から電源が供給される第1レギュレータを備え、前記第1レギュレータは前記第1電源線とは異なる第4電源線を出力して前記情報処理回路に供給し、前記第1電源線には、外部から入力される第3電源線が接続される、認証回路。
- 請求項1において、前記揮発性メモリがSRAMである、認証回路。
- 請求項9において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と1対のビット線対が交差する箇所ごとにそれぞれ1個のメモリセルを備え、前記メモリセルは、2個の記憶ノードで互いの出力が他の入力に接続される1対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。 - 請求項10において、前記固定値生成制御回路は、前記固定値生成処理において短絡された前記ビット線対に所定の電位レベルを印加する回路をさらに備える、認証回路。
- 請求項9において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と1対のビット線対が交差する箇所ごとにそれぞれ1個のメモリセルを備え、前記メモリセルは、2個の記憶ノードで互いの出力が他の入力に接続される1対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記2個の記憶ノードのそれぞれを接地することにより、前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。 - 請求項9において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と1対のビット線対が交差する箇所ごとにそれぞれ1個のメモリセルを備え、前記メモリセルは、2個の記憶ノードで互いの出力が他の入力に接続される1対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記2個の記憶ノードを短絡することにより、前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。 - 請求項1において、前記固定値生成制御回路は、オン/オフすることにより第1電源線と前記揮発性メモリに電源を供給する第2電源線とを導通/遮断する第1電源スイッチと、オン/オフすることにより前記第2電源線を接地線に短絡または開放する第2電源スイッチを備え、
前記情報処理回路は、前記固定値生成制御回路に対して、前記第1電源スイッチをオフし前記第2電源スイッチをオンすることにより、前記固定値生成処理を開始させ、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第2電源スイッチをオフし前記第1電源スイッチをオンし、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行し、
前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と1対のビット線対が交差する箇所ごとにそれぞれ1個のメモリセルを備え、前記メモリセルは、2個の記憶ノードで互いの出力が他の入力に接続される1対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記2個の記憶ノードのそれぞれと前記1対のビット線対の電気的接続を制御する1対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012248944A JP5956313B2 (ja) | 2012-11-13 | 2012-11-13 | 認証回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012248944A JP5956313B2 (ja) | 2012-11-13 | 2012-11-13 | 認証回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014099676A true JP2014099676A (ja) | 2014-05-29 |
JP5956313B2 JP5956313B2 (ja) | 2016-07-27 |
Family
ID=50941370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012248944A Expired - Fee Related JP5956313B2 (ja) | 2012-11-13 | 2012-11-13 | 認証回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5956313B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11516028B2 (en) | 2019-12-24 | 2022-11-29 | CERA Licensing Limited | Temperature sensing physical unclonable function (PUF) authentication system |
GB201919297D0 (en) | 2019-12-24 | 2020-02-05 | Aronson Bill | Temperature sensing physical unclonable function (puf) authenication system |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009533741A (ja) * | 2006-04-13 | 2009-09-17 | エヌエックスピー ビー ヴィ | 半導体デバイス識別子の生成方法および半導体デバイス |
WO2012001796A1 (ja) * | 2010-06-30 | 2012-01-05 | 富士通株式会社 | 個体別情報生成装置及び個体別情報生成方法 |
WO2012134239A2 (ko) * | 2011-03-31 | 2012-10-04 | 한양대학교 산학협력단 | 디지털 값 생성 장치 및 방법 |
JP2014072827A (ja) * | 2012-10-01 | 2014-04-21 | Fujitsu Semiconductor Ltd | 論理回路、コード発生回路、半導体装置、認証装置、コード発生方法および認証方法 |
-
2012
- 2012-11-13 JP JP2012248944A patent/JP5956313B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009533741A (ja) * | 2006-04-13 | 2009-09-17 | エヌエックスピー ビー ヴィ | 半導体デバイス識別子の生成方法および半導体デバイス |
WO2012001796A1 (ja) * | 2010-06-30 | 2012-01-05 | 富士通株式会社 | 個体別情報生成装置及び個体別情報生成方法 |
WO2012134239A2 (ko) * | 2011-03-31 | 2012-10-04 | 한양대학교 산학협력단 | 디지털 값 생성 장치 및 방법 |
JP2014072827A (ja) * | 2012-10-01 | 2014-04-21 | Fujitsu Semiconductor Ltd | 論理回路、コード発生回路、半導体装置、認証装置、コード発生方法および認証方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5956313B2 (ja) | 2016-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108694335B (zh) | 基于sram的物理不可克隆函数及产生puf响应的方法 | |
JP5932133B2 (ja) | 書込マージンを改善されたメモリセル | |
TWI616875B (zh) | 記憶體儲存電路及驅動記憶體儲存電路之方法 | |
US11277271B2 (en) | SRAM based physically unclonable function and method for generating a PUF response | |
TWI629685B (zh) | 用於一源極隨耦器電壓調節器之一負載電流控制電路之設備及方法 | |
US8836386B1 (en) | Semiconductor device with power-up scheme | |
GB2529861A (en) | Current-mode sense amplifier | |
US20120051157A1 (en) | Semiconductor device | |
JP5956313B2 (ja) | 認証回路 | |
KR102579114B1 (ko) | 집적 회로 및 집적 회로를 동작하는 방법 | |
US20160191041A1 (en) | Circuit and Method for Power-On Reset of an Integrated Circuit | |
US10425076B2 (en) | Power-on-reset circuit | |
US9557788B2 (en) | Semiconductor memory device including array e-fuse | |
KR100815184B1 (ko) | 반도체 소자의 파워 업 신호 생성장치 | |
US8248882B2 (en) | Power-up signal generator for use in semiconductor device | |
US10848327B2 (en) | Two bit/cell SRAM PUF with enhanced reliability | |
EP3537413A1 (en) | Reliable low-power memory-based puf architecture | |
US20190074984A1 (en) | Detecting unreliable bits in transistor circuitry | |
US10999083B2 (en) | Detecting unreliable bits in transistor circuitry | |
JP6144324B2 (ja) | 書込マージンを改善されたメモリセル | |
KR20090055795A (ko) | 파워 온 리셋 회로 | |
US10868467B1 (en) | Pump circuit, pump device, and operation method of pump circuit | |
US9437329B2 (en) | Semiconductor device with initialization operation and boot-up operation | |
Goel et al. | Area efficient diode and on transistor inter‐changeable power gating scheme with trim options for SRAM design in nano‐complementary metal oxide semiconductor technology | |
JP2005039635A (ja) | パワーオンリセット回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150821 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160526 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160616 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5956313 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |