JP2014087625A - Game machine - Google Patents

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雅也 田中
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光一 松橋
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Sophia Co Ltd
株式会社ソフイア
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Abstract

PROBLEM TO BE SOLVED: To provide a game machine, besides reduction in the number of connecting wires for connecting group integrated control means and group unit control means, appropriately detecting an occurrence of a trouble in data transmission/reception, and executing high-speed data transmission/reception.SOLUTION: The game machine includes game control means for integrally controlling a game, and performance control means for controlling a plurality of performance devices that execute game performances in response to a command from the game control means. The game machine selects any of: first interruption signal output means that, when timing when determination means determines that the transmission is succeeded is a mid-flow of transmitting all data, outputs no interruption signal to arithmetic processing means, and when the determination timing is after the transmission of all data, outputs the interruption signal to the arithmetic processing means; and second interruption signal output means that, regardless of the timing of the determination, outputs the interruption signal to the arithmetic processing means each time. The game machine causes the selected interruption signal output means to output the interruption signal.

Description

グループに分割された演出装置を制御する複数のグループ単位制御手段と、複数のグループ単位制御手段を制御するグループ統括制御手段とを備える遊技機に関し、特に、グループ単位制御手段の初期化方法に関する。   The present invention relates to a gaming machine including a plurality of group unit control means for controlling the effect devices divided into groups and a group overall control means for controlling the plurality of group unit control means, and more particularly to an initialization method for the group unit control means.
サブ中継基板と電飾基板との間の配線を簡素化することができる遊技機として、トップ電飾領域の中央部に配置されたトップLED中央基板をサブ中継基板とシリアル接続し、トップ電飾領域の右側部に配置されたトップLED右基板及びトップ電飾領域の左側部に配置されたトップLED左基板をトップLED中央基板から分離して配線により接続した構成の遊技機が知られている。これにより、サブ中継基板からトップ電飾領域への配線数を減らして配線を簡素化することができる(例えば、特許文献1参照)。   As a gaming machine that can simplify the wiring between the sub-relay board and the illumination board, the top LED central board arranged in the center of the top illumination area is serially connected to the sub-relay board, and the top illumination A gaming machine having a configuration in which a top LED right substrate disposed on the right side of the region and a top LED left substrate disposed on the left side of the top illumination region are separated from the top LED central substrate and connected by wiring. . Thereby, the number of wirings from the sub relay board to the top illumination area can be reduced to simplify the wiring (for example, see Patent Document 1).
また、信号線の数を削減することができると共に不正行為の発見を容易に行うことができる遊技機として、主基板と副基板との間での信号送信をI2Cバス方式により行い、主基板及び副基板にそれぞれ双方向バスバッファを設けたものがある。この双方向バスバッファは、I2Cバスを構成する二つの双方向シリアルライン(SDA、SCL)をそれぞれ二つの片方向シリアルラインに分岐させるためのものであり、主基板に設けられた双方向バスバッファと副基板に設けられた双方向バスバッファとの間を、それらによって分岐された片方向シリアルラインの信号伝送方向が互いに一致するようにして、四つのシリアル線で接続した構成としている(例えば、特許文献2参照)。 In addition, as a gaming machine that can reduce the number of signal lines and easily detect fraudulent activities, signal transmission between the main board and the sub board is performed by the I 2 C bus method. Some boards and sub-boards are each provided with a bidirectional bus buffer. This bidirectional bus buffer is for bifurcating the two bidirectional serial lines (SDA, SCL) constituting the I 2 C bus into two unidirectional serial lines, respectively. The bus buffer and the bidirectional bus buffer provided on the sub-board are connected by four serial lines so that the signal transmission directions of the one-way serial lines branched by them match each other ( For example, see Patent Document 2).
特開2008-212271号公報JP 2008-212271 A 特開2006-15036号公報JP 2006-15036 A
特許文献1に記載の遊技機は、CPU83からトップLED基板への通信はシリアル通信で行っているが、CPU83からトップLED基板への一方向へのデータ送信を行うことしか記載されていない。   In the gaming machine described in Patent Document 1, communication from the CPU 83 to the top LED substrate is performed by serial communication, but only data transmission in one direction from the CPU 83 to the top LED substrate is described.
このため、特許文献1に記載の遊技機では、CPU83からトップLED基板へ正確にデータが送信されている保障ができない。特に、遊技機はノイズに晒される環境下に配置されることが多いので、装飾用のLEDがノイズの影響で遊技進行どおりに発光せず、興趣を低下させてしまう場合がある。   For this reason, the gaming machine described in Patent Document 1 cannot guarantee that data is accurately transmitted from the CPU 83 to the top LED substrate. In particular, since gaming machines are often placed in an environment exposed to noise, decorative LEDs may not emit light as the game progresses under the influence of noise, which may reduce interest.
これに対して、特許文献2に記載の遊技機は、主基板と副基板との間で双方向通信を行う構成としているが、正確にデータが送信されたかを確認することは記載されていない。このため、遊技機が正しく動作する保証が無い。また、データ線及びクロック線は、上り(主基板から副基板へ)、及び下り(副基板から主基板へ)の各2本が必要となるので、配線を十分に削減できない。   On the other hand, the gaming machine described in Patent Document 2 is configured to perform two-way communication between the main board and the sub board, but does not describe that data is correctly transmitted. . For this reason, there is no guarantee that the gaming machine operates correctly. Further, since two data lines and one clock line are required (upward (from the main board to the sub board)) and down (from the sub board to the main board), the wiring cannot be reduced sufficiently.
したがって、特許文献1及び特許文献2には、基板同士のデータ送受信の正当性を確認するための技術が開示されていないため、実際にデータ送受信の不具合を検出するための構成を実現することができない。   Therefore, since Patent Literature 1 and Patent Literature 2 do not disclose a technique for confirming the validity of data transmission / reception between substrates, it is possible to realize a configuration for actually detecting a defect in data transmission / reception. Can not.
本発明は、グループ統括制御手段とグループ単位制御手段とを接続する接続線の数を削減することに加えて、データ送受信に不具合が発生したことを適切に検出し、なおかつ、高速なデータ送受信が行える遊技機を提供することを目的とする。   In addition to reducing the number of connection lines connecting the group overall control means and the group unit control means, the present invention appropriately detects that a failure has occurred in data transmission / reception, and is capable of high-speed data transmission / reception. An object is to provide a game machine that can be used.
第1の発明は、遊技領域に設けた所定の始動入賞領域を遊技球が通過すると、複数の識別情報を変動表示する変動表示ゲームが実行され、該変動表示ゲームの結果に対応して遊技者に特典を付与する特別遊技状態を発生可能な遊技機において、前記遊技領域における遊技を統括的に制御する遊技制御手段と、遊技の演出を行う複数の演出装置と、前記遊技制御手段からの指令に対応して、前記複数の演出装置を制御する演出制御手段と、を備え、前記複数の演出装置を複数グループに分割し、該分割されたグループに属する演出装置を制御するためのグループ単位制御手段を各グループ毎に設け、前記演出制御手段を、複数の前記グループ単位制御手段を統括的に制御するグループ統括制御手段として構成し、前記グループ統括制御手段から前記グループ単位制御手段へタイミング信号を伝達するタイミング信号線、及び前記グループ統括制御手段と前記グループ単位制御手段との間でデータを通信するデータ線によって、前記グループ統括制御手段と前記グループ単位制御手段とが接続されて、前記グループ統括制御手段と前記各グループ単位制御手段との間で相互にデータ通信を可能とし、前記グループ統括制御手段は、前記演出装置の制御に係わる演算処理を行う演算処理手段と、前記演算処理手段からの指令に基づいて、前記データ線及びタイミング信号線の各信号レベルを制御する信号レベル制御手段と、を備え、前記信号レベル制御手段は、前記演算処理手段からの送信指令に基づいて、前記データ線の信号レベルを送信データに対応する信号レベルに設定しながら、前記タイミング信号線の信号レベルを繰り返し変化させることによって、前記グループ単位制御手段にデータを順次送信する送信手段と、前記送信手段による所定の単位ビット数のデータ送信が終了する毎に、前記グループ単位制御手段からの返答信号を取り込む返答信号取込手段と、前記返答信号取込手段によって取り込まれた返答信号によってデータ送信の成否を判定する判定手段と、前記判定手段による判定処理に対応して前記演算処理手段に割込信号を出力する割込信号出力手段と、を備え、前記グループ単位制御手段は、前記送信手段によって送信された自宛のデータを受信すると、前記所定の単位ビット数のデータを受信する毎に、該送信手段によってデータが送信された前記データ線を介して、前記返答信号を前記グループ統括制御手段へ出力する返答信号出力手段を備えるとともに、前記割込信号出力手段は、前記送信手段が前記所定の単位ビット数よりも長大なビット長のデータを送信する場合において、前記判定手段により送信が成功したと判定された時期が該長大なビット長のデータの全てを送信する途中であれば、前記演算処理手段に割込信号を出力せず、該判定の時期が該長大なビット長のデータの全てを送信した後であれば前記演算処理手段に割込信号を出力する第1割込信号出力手段と、前記判定手段によって前記データ送信が成功したと判定された場合に、該判定の時期に拘らず、その都度、前記演算処理手段に割込信号を出力する第2割込信号出力手段と、を有し、前記第1割込信号出力手段及び前記第2割込信号出力手段の何れか一方が選択されて、該選択された割込信号出力手段によって前記割込信号を出力することを特徴とする。   According to a first aspect of the present invention, when the game ball passes through a predetermined start winning area provided in the game area, a variable display game is displayed in which a plurality of identification information is displayed in a variable manner. In a gaming machine capable of generating a special gaming state that grants a bonus to a game control means for comprehensively controlling a game in the gaming area, a plurality of effect devices for effecting a game, and a command from the game control means Corresponding to the production control means for controlling the plurality of presentation devices, group control for dividing the plurality of presentation devices into a plurality of groups and controlling the presentation devices belonging to the divided group Means for each group, and the production control means is configured as a group overall control means for overall control of the plurality of group unit control means, from the group overall control means The group control unit and the group unit control unit include a timing signal line for transmitting a timing signal to the group unit control unit, and a data line for communicating data between the group control unit and the group unit control unit. Are connected to each other to enable mutual data communication between the group overall control means and each group unit control means, and the group overall control means performs arithmetic processing related to control of the rendering device. And signal level control means for controlling each signal level of the data line and the timing signal line based on a command from the arithmetic processing means, the signal level control means from the arithmetic processing means Based on the transmission command, while setting the signal level of the data line to the signal level corresponding to the transmission data, The transmission unit that sequentially transmits data to the group unit control unit by repeatedly changing the signal level of the timing signal line, and the group unit each time the transmission of a predetermined number of unit bits by the transmission unit is completed. A response signal capturing means for capturing a response signal from the control means; a determination means for determining success or failure of data transmission based on the response signal captured by the response signal capturing means; Interrupt signal output means for outputting an interrupt signal to the arithmetic processing means, and when the group unit control means receives the data addressed to itself transmitted by the transmission means, the data of the predetermined number of unit bits Each time the data is transmitted by the transmission means, the response signal is transmitted to the group control unit via the data line. A response signal output means for outputting to the control means, and the interrupt signal output means is transmitted by the determination means when the transmission means transmits data having a bit length longer than the predetermined number of unit bits. If the time when it is determined that the data has been successfully transmitted is in the middle of transmitting all the data having the long bit length, an interrupt signal is not output to the arithmetic processing means, and the time for the determination is that the long bit length is long. The first interrupt signal output means for outputting an interrupt signal to the arithmetic processing means if it is after all the data has been transmitted, and when the determination means determines that the data transmission is successful, the determination A second interrupt signal output means for outputting an interrupt signal to the arithmetic processing means each time, regardless of the timing, and the first interrupt signal output means and the second interrupt signal output means. Either one is selected Te, and outputs the interrupt signal by the selected interrupt signal output means.
第2の発明は、前記グループ統括制御手段は、データ送信の開始から第1所定時間以内に、前記第1割込信号出力手段によって前記割込信号が出力されたか否かを監視する第1割込信号監視手段と、データ送信の開始から前記第1所定時間よりも短い第2所定時間以内に、前記第2割込信号出力手段によって前記割込信号が出力されたか否かを監視する第2割込信号監視手段と、前記第1割込信号出力手段が選択された場合には、前記第1割込信号監視手段による監視結果に基づく一方で、前記第2割込信号出力手段が選択された場合には、前記第2割込信号監視手段による監視結果に基づいて、所定の異常対応処理を実行する異常対応処理手段と、を備えることを特徴とする。   According to a second aspect of the present invention, the group overall control unit monitors whether or not the interrupt signal is output by the first interrupt signal output unit within a first predetermined time from the start of data transmission. An interrupt signal monitoring means for monitoring whether or not the interrupt signal is output by the second interrupt signal output means within a second predetermined time shorter than the first predetermined time from the start of data transmission; When the interrupt signal monitoring means and the first interrupt signal output means are selected, the second interrupt signal output means is selected while being based on the monitoring result by the first interrupt signal monitoring means. In such a case, it comprises an abnormality handling processing means for executing a predetermined abnormality handling process based on a monitoring result by the second interrupt signal monitoring means.
第3の発明は、前記各グループ単位制御手段には、複数のグループ単位制御手段の間で共通となる共通アドレスと、各グループ単位制御手段同士で相違する個別アドレスと、が予め割り当てられ、前記グループ統括制御手段は、前記グループ単位制御手段に対して、初期化を指示する初期化指示データを前記送信手段によって送信させるグループ初期化手段と、前記グループ単位制御手段に対して、前記演出装置の出力態様を特定する演出制御データを前記送信手段によって送信させる演出制御指示手段と、を備え、前記グループ初期化手段は、前記送信手段によって前記初期化指示データを送信させる場合に、当該初期化指示データに前記共通アドレスを含ませることで送信先のグループ単位制御手段を複数選択し、前記演出制御指示手段は、前記送信手段によって前記演出制御データを送信させる場合に、当該演出制御データに前記個別アドレスを含ませることによって送信先のグループ単位制御手段を特定し、前記送信手段が前記初期化指示データを送信する場合には前記第2割込信号出力手段を選択し、前記送信手段が前記演出制御データを送信する場合には前記第1割込信号出力手段を選択し、前記グループ単位制御手段は、前記送信手段によって送信されたデータに含まれるアドレスの内容を判別するアドレス判別手段を備え、前記アドレス判別手段によって、前記アドレスが自宛の個別アドレスであると判別した場合には、前記送信されたデータを演出制御データとして取り込み、当該演出制御データに基づいて前記演出装置の出力態様を制御し、前記アドレス判別手段によって、前記アドレスが共通アドレスであると判別した場合には、前記送信されたデータを初期化指示データとして取り込み、当該初期化指示データに基づいて、自身を初期化することを特徴とする。   According to a third aspect of the present invention, each group unit control unit is pre-assigned a common address that is common among a plurality of group unit control units, and an individual address that is different between the group unit control units. The group overall control unit is configured to cause the group unit control unit to transmit initialization instruction data for instructing initialization by the transmission unit, and to the group unit control unit, the group unit control unit Production control instruction means for causing the transmission means to transmit the production control data specifying the output mode, and the group initialization means, when the transmission means transmits the initialization instruction data, the initialization instruction A plurality of destination group unit control means are selected by including the common address in the data, and the production control instruction means When transmitting the effect control data by the transmission means, the group control means of the transmission destination is specified by including the individual address in the effect control data, and the transmission means transmits the initialization instruction data The second interrupt signal output means is selected when the transmission means transmits the effect control data, the first interrupt signal output means is selected, and the group unit control means Address determining means for determining the content of the address included in the data transmitted by the transmitting means, and when the address determining means determines that the address is an individual address addressed to itself, the transmitted data Is controlled as the production control data, the output mode of the production device is controlled based on the production control data, and the address determination is performed. The stage, when it is determined that the address is a common address takes the transmitted data as initialization instruction data, on the basis of the initialization instruction data, and wherein the initializing itself.
第4の発明は、前記送信手段が前記演出制御データを送信した後に、前記判定手段によって当該演出制御データの送信が失敗したと判定された場合、又は、前記割込信号監視手段によって当該演出制御データの送信の開始から所定時間以内に前記割込信号が出力されないと判定された場合には、当該演出制御データを再送信するとともに、当該演出制御データの再送信回数が所定回数になった場合には、当該演出制御データの送信を中止し、前記送信手段が前記初期化指示データを送信した後に、前記判定手段によって当該初期化指示データの送信が失敗したと判定された場合、又は、前記割込信号監視手段によって当該初期化指示データの送信の開始から所定時間以内に前記割込信号が出力されないと判定された場合には、当該初期化指示データの送信が完了するまで当該初期化指示データの再送信を繰り返すことを特徴とする。   According to a fourth aspect of the present invention, when the determination unit determines that transmission of the effect control data has failed after the transmission unit has transmitted the effect control data, or the interrupt signal monitoring unit performs the effect control. When it is determined that the interrupt signal is not output within a predetermined time from the start of data transmission, the effect control data is retransmitted, and the effect control data is retransmitted a predetermined number of times. In the case where the transmission of the production instruction data is stopped and the transmission unit transmits the initialization instruction data, and then the determination unit determines that the transmission of the initialization instruction data has failed, or If the interrupt signal monitoring means determines that the interrupt signal is not output within a predetermined time from the start of transmission of the initialization instruction data, the initialization instruction Wherein the transmission of over data repeats retransmission of the initialization command data to complete.
第5の発明は、前記演出装置のグループは、発光することにより遊技機の装飾を行う発光装置のグループと、遊技機に備わる可動部材を可動させることにより遊技機の装飾を行う可動装置のグループと、を含み、前記グループ単位制御手段は、前記発光装置のグループを制御する発光グループ単位制御手段と、前記可動装置のグループを制御する可動グループ単位制御手段と、を含み、前記送信手段が前記可動グループ単位制御手段へ前記演出制御データを送信する際には、前記第2割込信号出力手段を選択し、前記送信手段が前記発光グループ単位制御手段へ前記演出制御データを送信する際には、前記第1割込信号出力手段を選択することを特徴とする。   According to a fifth aspect of the present invention, the group of effect devices includes a group of light emitting devices that decorates a gaming machine by emitting light, and a group of movable devices that decorates a gaming machine by moving a movable member provided in the gaming machine. The group unit control means includes: a light emitting group unit control means for controlling the group of light emitting devices; and a movable group unit control means for controlling the group of the movable devices. When transmitting the effect control data to the movable group unit control means, the second interrupt signal output means is selected, and when the transmission means transmits the effect control data to the light emitting group unit control means. The first interrupt signal output means is selected.
第1の発明によると、グループ統括制御手段はグループ単位制御手段へ一本のデータ線を介してデータが送信され、グループ単位制御手段からグループ統括制御手段へも同じデータ線を介して返答信号が送信されるので、基板間の配線を少なくすることができる。また、グループ単位制御手段からグループ統括制御手段へ返答信号がデータ線を介して送信されるので、データ送信が行われたかを確認できる構成となって、誤作動を防止できる。さらに、グループ統括制御手段からグループ単位制御手段へデータを送信した直後に、グループ単位制御手段からグループ統括制御手段へ返答信号を送信するので、高速なデータ通信が可能となる。さらに、グループ統括制御手段からグループ単位制御手段へデータ送信する場合に、演算処理手段は、第1割込信号出力手段による割込を受け付けるのか、第2割込信号出力手段により割込を受け付けるのか、を選択できるので、状況に応じた高速なデータ送信を行うことができる。   According to the first invention, the group overall control means transmits data to the group unit control means via one data line, and a response signal is also sent from the group unit control means to the group overall control means via the same data line. Since it is transmitted, the wiring between the substrates can be reduced. Further, since a response signal is transmitted from the group unit control means to the group overall control means via the data line, it is possible to confirm whether data transmission has been performed, thereby preventing malfunction. Furthermore, immediately after data is transmitted from the group overall control means to the group unit control means, a response signal is transmitted from the group unit control means to the group overall control means, so that high-speed data communication is possible. Further, when transmitting data from the group overall control means to the group unit control means, whether the arithmetic processing means accepts an interrupt from the first interrupt signal output means or an interrupt from the second interrupt signal output means Therefore, high-speed data transmission according to the situation can be performed.
第2の発明によると、第1割込信号監視手段は割込信号が出力されることを第1所定時間の間監視し、第2割込信号監視手段は割込信号が出力されることを第2所定時間の間監視するので、第2所定時間は第1所定時間よりも短くなるが、同じ容量のデータを送信する場合には、逐一割込信号の出力を行う第2割込信号出力手段を選択するよりも、送信すべきすべてのデータの送信が完了した後に割込信号の出力を行う第1割込信号出力手段を選択するほうが、データの送信時間を短縮できる。このため、データの送信が成功したか否かを逐一確認する場合には第2割込信号出力手段が選択されるようにし、データの送信時間を短縮する場合には第1割込信号出力手段が選択されるようにすることができる。   According to the second invention, the first interrupt signal monitoring means monitors for the first predetermined time that the interrupt signal is output, and the second interrupt signal monitoring means indicates that the interrupt signal is output. Since monitoring is performed for the second predetermined time, the second predetermined time is shorter than the first predetermined time. However, when data of the same capacity is transmitted, the second interrupt signal output for outputting the interrupt signal one by one Rather than selecting the means, it is possible to shorten the data transmission time by selecting the first interrupt signal output means for outputting the interrupt signal after transmission of all data to be transmitted is completed. Therefore, the second interrupt signal output means is selected when confirming whether or not the data transmission is successful, and the first interrupt signal output means when the data transmission time is shortened. Can be selected.
第3の発明によると、グループ統括制御手段からグループ単位制御手段に対して共通アドレスが設定された初期化指示データを送信する構成としているので、グループ単位制御手段を個別アドレスによって一つずつ順に選択するような手順と比較すると、高速な初期化の指示が行える。   According to the third aspect of the invention, since the group general control means transmits the initialization instruction data in which the common address is set to the group unit control means, the group unit control means is selected one by one in order by the individual address. Compared with such a procedure, a high-speed initialization instruction can be performed.
この場合、共通アドレスを含む初期化指示データが送信される場合には、共通アドレスが割り当てられたすべてのグループ単位制御手段からの返答信号を取り込むまでの時間が、グループ統括制御手段からデータを送信できない時間となるので、単一のグループ単位制御手段のみからの返答信号を取り込む場合と比較すると、データ送信不可の時間が長くなる。   In this case, when initialization instruction data including a common address is transmitted, the time until the response signals from all the group unit control means to which the common address is assigned is transmitted from the group overall control means. Since it is impossible time, compared with the case where the response signal from only a single group unit control means is fetched, the time during which data transmission is impossible becomes longer.
つまり、返答信号を取り込む割込信号監視手段の監視時間を多少長めに設定する必要があるが、初期化指示データの送信を行うときに第2割込信号出力手段を選択することで、第1割込信号出力手段を選択した場合と比較すると、監視時間の長大化の弊害を極力抑えることが可能となる。   In other words, it is necessary to set the monitoring time of the interrupt signal monitoring means for fetching the response signal to be slightly longer, but the first interrupt signal output means is selected when the initialization instruction data is transmitted, so that the first Compared with the case where the interrupt signal output means is selected, it is possible to suppress as much as possible the adverse effect of extending the monitoring time.
また、グループ統括制御手段からグループ単位制御手段に対して個別アドレスが設定された演出制御データを送信する構成としているので、個別にグループ単位制御手段が選択できる構成となっている。   Further, since the production control data in which the individual address is set is transmitted from the group overall control means to the group unit control means, the group unit control means can be individually selected.
この場合、個別アドレスを含む演出制御データが送信される場合には、個別アドレスにより特定される一つのグループ単位制御手段からの返答信号を取り込むまでの時間が、グループ統括制御手段からデータを送信できない時間となるので、データ送信不可の時間があまり長くならない。従って、演出制御データの送信を行うときに第1割込信号出力手段を選択しても、監視時間の長大化という弊害は発生しない。   In this case, when the presentation control data including the individual address is transmitted, the time until the response signal from one group unit control unit specified by the individual address is taken cannot be transmitted from the group overall control unit. Since time is spent, the time during which data cannot be transmitted is not so long. Therefore, even if the first interrupt signal output means is selected when the production control data is transmitted, the adverse effect of extending the monitoring time does not occur.
さらに、演出制御データを送信する場合には、第1割込信号出力手段を選択したほうが、第2割込信号出力手段を選択した場合よりも割込回数が少なくなることから、第2割込信号出力手段を選択した場合よりも、演出制御データの送信の時間が短縮できる。   Furthermore, when transmitting the production control data, the number of interrupts is smaller when the first interrupt signal output means is selected than when the second interrupt signal output means is selected. The time for transmitting the effect control data can be shortened as compared with the case where the signal output means is selected.
従って、グループ統括制御手段からグループ単位制御手段に対して送信されるデータの役割に最適となるように、第1又は第2割込信号出力手段の何れかを選択できる構成が実現できる。   Therefore, it is possible to realize a configuration in which either the first interrupt signal output unit or the second interrupt signal output unit can be selected so as to be optimal for the role of data transmitted from the group overall control unit to the group unit control unit.
第4の発明によると、初期化指示データは送信が完了するまで再送信されるので、グループ単位制御手段を確実に初期化でき、演出制御データは再送信が所定回数失敗すると再送信が中止されるので、演出制御データを高速な送信が可能となる。   According to the fourth invention, since the initialization instruction data is retransmitted until the transmission is completed, the group unit control means can be initialized with certainty, and the replay of the effect control data is stopped when the retransmission fails a predetermined number of times. Therefore, the effect control data can be transmitted at high speed.
第5の発明によると、可動グループ単位制御手段への演出制御データの送信中には、第2割込信号出力手段が選択されるので、割込信号が出力されないことをいち早く検出できるので、可動グループ単位制御手段への異常対応処理をいち早く行うことができる。また、発光グループ単位制御手段への演出制御データの送信中には、第1割込信号出力手段が選択されるので、割込回数が少なくなるので、発光グループ単位制御手段への演出制御データの送信時間を短縮できる。   According to the fifth invention, since the second interrupt signal output means is selected during the transmission of the effect control data to the movable group unit control means, it is possible to quickly detect that no interrupt signal is output. It is possible to quickly perform abnormality handling processing to the group unit control means. Further, since the first interrupt signal output means is selected during transmission of the effect control data to the light emitting group unit control means, the number of interruptions is reduced, so that the effect control data to the light emitting group unit control means is reduced. Transmission time can be shortened.
本発明の第1実施形態の遊技機の説明図である。It is explanatory drawing of the game machine of 1st Embodiment of this invention. 本発明の第1実施形態の遊技盤の正面図である。It is a front view of the game board of a 1st embodiment of the present invention. 本発明の第1実施形態の遊技機の構成を示すブロック図である。It is a block diagram which shows the structure of the game machine of 1st Embodiment of this invention. 本発明の第1実施形態の演出制御装置の構成を示すブロック図である。It is a block diagram which shows the structure of the presentation control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態の装飾制御装置の接続の説明図である。It is explanatory drawing of the connection of the decoration control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態の装飾制御装置のブロック図である。It is a block diagram of the decoration control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態のI2CI/Oエクスパンダのブロック図である。1 is a block diagram of an I 2 CI / O expander according to a first embodiment of this invention. 本発明の第1実施形態の装飾装置を制御する装飾制御装置のI2CI/Oエクスパンダ周辺の回路図である。It is a circuit diagram around the I 2 CI / O expander of the decoration control device that controls the decoration device of the first embodiment of the present invention. 本発明の第1実施形態の役物駆動MOT及び役物駆動SOLを制御する装飾制御装置のI2CI/Oエクスパンダ周辺の回路図である。It is a circuit diagram around the I 2 CI / O expander of the decoration control device that controls the accessory driving MOT and the accessory driving SOL of the first embodiment of the present invention. 本発明の第1実施形態の中継基板の入出力に関する接続線の回路図である。It is a circuit diagram of the connection line regarding the input / output of the relay board | substrate of 1st Embodiment of this invention. 本発明の第1実施形態の装飾制御装置の入出力に関する接続線の回路図である。It is a circuit diagram of the connecting line regarding the input / output of the decoration control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態の演出制御装置から装飾制御装置に出力されるデータに含まれるスレーブアドレスの説明図である。It is explanatory drawing of the slave address contained in the data output to the decoration control apparatus from the presentation control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態のI2CI/Oエクスパンダアドレステーブルの説明図である。It is an explanatory view of I 2 CI / O expander address table of the first embodiment of the present invention. 本発明の第1実施形態のI2CI/Oエクスパンダに備わる出力設定レジスタに割り当てられたワークレジスタを説明するための図である。It is a diagram for explaining the I 2 CI / O Aix work register assigned to the output setting register provided in expander of the first embodiment of the present invention. 本発明の第1実施形態のマスタICが接続線SDA及び接続線SCLを介して出力するデータのスタート条件及びストップ条件の説明図である。It is explanatory drawing of the start condition and stop condition of the data which the master IC of 1st Embodiment of this invention outputs via the connection line SDA and the connection line SCL. 本発明の第1実施形態のマスタICから出力されたデータが入力された装飾制御装置が返答信号を出力するタイミングチャートである。It is a timing chart which the decoration control apparatus into which the data output from the master IC of 1st Embodiment of this invention was input outputs a reply signal. 本発明の第1実施形態のマスタICが演出制御データを出力する場合の接続線SDA及び接続線SCLの信号レベルのタイミングチャートである。It is a timing chart of the signal level of the connection line SDA and the connection line SCL when the master IC of the first embodiment of the present invention outputs effect control data. 本発明の第1実施形態のマスタICが、スレーブの個別アドレスを指定して装飾制御装置に演出制御データを設定する場合において、マスタICとI2CI/Oエクスパンダとの間で授受されるデータのフォーマットを説明する図である。When the master IC according to the first embodiment of the present invention designates the individual address of the slave and sets the effect control data in the decoration control device, it is exchanged between the master IC and the I 2 CI / O expander. It is a figure explaining the format of data. 本発明の第1実施形態のマスタICが、スレーブの個別アドレスを指定して装飾制御装置に演出制御データを設定する場合において、マスタICとI2CI/Oエクスパンダとの間で授受される演出制御データに具体的な数値を適用したものである。When the master IC according to the first embodiment of the present invention designates the individual address of the slave and sets the effect control data in the decoration control device, it is exchanged between the master IC and the I 2 CI / O expander. Specific numerical values are applied to the production control data. 本発明の第1実施形態の演出制御データの別の形態を説明する図である。It is a figure explaining another form of presentation control data of a 1st embodiment of the present invention. 本発明の第1実施形態のマスタICがI2CI/Oエクスパンダを初期化するときに、マスタICからI2CI/Oエクスパンダへ送信される初期化指示データのデータフォーマットを説明する図である。FIG master IC of the first embodiment is to initialize the I 2 CI / O expander, illustrating the data format of the initialization instruction data transmitted to I 2 CI / O expander from the master IC of the present invention It is. 本発明の第1実施形態の異常判定テーブルを説明する図である。It is a figure explaining the abnormality determination table of 1st Embodiment of this invention. 本発明の第1実施形態の演出制御装置による処理のフローチャートである。It is a flowchart of the process by the presentation control apparatus of 1st Embodiment of this invention. 本発明の第1実施形態のI2C初期リセット処理のフローチャートである。It is a flowchart of the I 2 C initial reset process of the first embodiment of the present invention. 本発明の第1実施形態のスレーブリセット処理のフローチャートである。It is a flowchart of the slave reset process of 1st Embodiment of this invention. 本発明の第1実施形態の発光制御スレーブ出力処理のフローチャートである。It is a flowchart of the light emission control slave output process of 1st Embodiment of this invention. 本発明の第1実施形態のスレーブ連続処理のフローチャートである。It is a flowchart of the slave continuous processing of 1st Embodiment of this invention. 本発明の第1実施形態のI2C随時リセット処理のフローチャートである。It is a flowchart of an I 2 C occasional reset process according to the first embodiment of the present invention. 本発明の第1実施形態のタイマ割込が発生した場合に実行されるタイマ割込処理のフローチャートである。It is a flowchart of the timer interruption process performed when the timer interruption of 1st Embodiment of this invention generate | occur | produces. 本発明の第1実施形態のスレーブ単発出力処理のフローチャートである。It is a flowchart of the slave single output process of 1st Embodiment of this invention. 本発明の第1の実施形態の遊技機全体に設けられる装飾制御装置の接続形態を示す図である。It is a figure which shows the connection form of the decoration control apparatus provided in the whole gaming machine of the 1st Embodiment of this invention. 本発明の第2実施形態の演出制御装置と装飾制御装置との接続の説明図である。It is explanatory drawing of the connection of the presentation control apparatus and decoration control apparatus of 2nd Embodiment of this invention. 本発明の第2実施形態の異常判定テーブルの説明図である。It is explanatory drawing of the abnormality determination table of 2nd Embodiment of this invention. 本発明の第2実施形態のI2C初期リセット処理のフローチャートである。It is a flowchart of the I2C initial reset process of 2nd Embodiment of this invention. 本発明の第2実施形態のI2C随時リセット処理のフローチャートである。It is a flowchart of an I 2 C occasional reset process of the second embodiment of the present invention. 本発明の第2実施形態の電源投入によるマスタICの初期化前後のタイミングチャートである。It is a timing chart before and after initialization of the master IC by power-on according to the second embodiment of the present invention. 本発明の第2実施形態の異常が発生したマスタICの初期化前後のタイミングチャートである。It is a timing chart before and after initialization of the master IC in which the abnormality of the second embodiment of the present invention has occurred.
(第1実施形態)
以下、本発明の第1実施形態について、図1〜図32を参照して説明する。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
図1は、本発明の第1実施形態の遊技機1の説明図である。   FIG. 1 is an explanatory diagram of the gaming machine 1 according to the first embodiment of the present invention.
遊技機1の前面枠(遊技枠)3は本体枠(外枠)2にヒンジ4を介して、遊技機1の前面に開閉回動可能に組み付けられる。前面枠3の表側には、遊技盤10(図2参照)が収装される。また、前面枠3には、遊技盤10の前面を覆うカバーガラス(透明部材)を備えたガラス枠18が取り付けられている。   A front frame (game frame) 3 of the gaming machine 1 is assembled to a main body frame (outer frame) 2 via a hinge 4 so as to be openable and closable on the front surface of the gaming machine 1. A game board 10 (see FIG. 2) is accommodated on the front side of the front frame 3. Further, a glass frame 18 having a cover glass (transparent member) covering the front surface of the game board 10 is attached to the front frame 3.
ガラス枠18のカバーガラスの周囲には、装飾光が発光される装飾部材9が備えられている。この装飾部材9の内部にはランプやLED等からなる装飾装置620(図3参照)が備えられている。この装飾装置620を所定の発光態様によって発光することによって、装飾部材9が所定の発光態様によって発光する。   A decorative member 9 that emits decorative light is provided around the cover glass of the glass frame 18. The decoration member 9 is provided with a decoration device 620 (see FIG. 3) made of a lamp, an LED, or the like. The decoration device 620 emits light in a predetermined light emission mode, so that the decoration member 9 emits light in a predetermined light emission mode.
ガラス枠18の左右には、音響(例えば、効果音)を発するスピーカ30が備えられている。また、ガラス枠18の上方には照明ユニット11が備えられている。照明ユニット11の内部には、前述した装飾装置620が備えられている。   Speakers 30 that emit sound (for example, sound effects) are provided on the left and right sides of the glass frame 18. An illumination unit 11 is provided above the glass frame 18. Inside the lighting unit 11, the above-described decoration device 620 is provided.
照明ユニット11の右側には、遊技機1において異常が発生したことを報知するための異常報知LED29が備えられている。   On the right side of the lighting unit 11, an abnormality notification LED 29 for notifying that an abnormality has occurred in the gaming machine 1 is provided.
前面枠3の下部の開閉パネル20には図示しない打球発射装置に遊技球を供給する上皿21が、固定パネル22には灰皿15、下皿23及び打球発射装置の操作部24等が備えられる。下皿23には、下皿23に貯まった遊技球を排出するための下皿球抜き機構16が備えられる。前面枠3下部右側には、ガラス枠18を施錠するための鍵25が備えられている。   The open / close panel 20 below the front frame 3 is provided with an upper tray 21 for supplying game balls to a not-shown ball hitting device, and the fixed panel 22 is provided with an ashtray 15, a lower plate 23, an operation unit 24 of the hit ball launching device, and the like. . The lower tray 23 is provided with a lower tray ball removing mechanism 16 for discharging the game balls stored in the lower tray 23. A key 25 for locking the glass frame 18 is provided on the lower right side of the front frame 3.
また、遊技者が操作部24を回動操作することによって、打球発射装置は、上皿21から供給される遊技球を発射する。   Further, when the player turns the operation unit 24, the hitting ball launching device launches a game ball supplied from the upper plate 21.
また、上皿21の上縁部には、遊技者からの操作入力を受け付けるための演出ボタン17が備えられている。   In addition, the upper edge portion of the upper plate 21 is provided with an effect button 17 for receiving an operation input from the player.
遊技者が演出ボタン17を操作することによって、遊技盤10に設けられた表示装置53(図2参照)における特図変動表示ゲームの演出内容を選択して、表示装置53における特図変動表示ゲームに、遊技者の操作を介入させた演出を行うことができる。   When the player operates the effect button 17, the effect content of the special figure variation display game on the display device 53 (see FIG. 2) provided on the game board 10 is selected, and the special figure variation display game on the display device 53 is selected. In addition, it is possible to perform an effect in which the player's operation is intervened.
なお、特図変動表示ゲームは、発射された遊技球が遊技盤10に備わる第1始動入賞口45(図2参照)又は普通変動入賞装置36(図2参照)の第2始動入賞口に入賞した場合に開始される。特図変動表示ゲームでは、表示装置53において複数の識別情報が変動表示する。そして、変動表示していた識別情報が停止し、停止した識別情報の結果態様が特定の結果態様である場合に、遊技機1の状態が遊技者に有利な状態(特典が付与される状態)である特別遊技状態に遷移する。   In addition, in the special figure variation display game, the launched game ball is awarded to the first start winning opening 45 (see FIG. 2) provided in the game board 10 or the second starting winning opening of the normal variation winning apparatus 36 (see FIG. 2). It starts when you do. In the special figure fluctuation display game, a plurality of pieces of identification information are variably displayed on the display device 53. Then, when the identification information that has been variably displayed is stopped and the result mode of the stopped identification information is a specific result mode, the state of the gaming machine 1 is advantageous to the player (a state where a privilege is granted) Transition to a special gaming state.
上皿21の右上部には、遊技者が遊技球を借りる場合に操作する球貸ボタン26、及び、図示しないカードユニットからプリペイドカードを排出させるために操作される排出ボタン27が設けられている。これらのボタン26、27の間には、プリペイドカードの残高を表示する残高表示部28が設けられる。   In the upper right portion of the upper plate 21, a ball lending button 26 that is operated when a player borrows a game ball and a discharge button 27 that is operated to discharge a prepaid card from a card unit (not shown) are provided. . Between these buttons 26 and 27, a balance display unit 28 for displaying the balance of the prepaid card is provided.
図2は、本発明の第1実施形態の遊技盤10の正面図である。   FIG. 2 is a front view of the game board 10 according to the first embodiment of the present invention.
図1に示す遊技機1は、内部の遊技領域10a内に遊技球を発射して(弾球して)遊技を行うもので、ガラス枠18のカバーガラスの奥側には、遊技領域10aを構成する遊技盤10が設置されている。   The gaming machine 1 shown in FIG. 1 fires a game ball in an internal game area 10a (bounces it) to play a game, and a game area 10a is provided on the back side of the cover glass of the glass frame 18. The game board 10 which comprises is installed.
遊技盤10は、各種部材の取付ベースとなる平板状の遊技盤本体10b(木製又は合成樹脂製)を備え、該遊技盤本体10bの前面にガイドレール32で囲まれた遊技領域10aを有している。また、遊技盤本体10bの前面であってガイドレール32の外側には、前面構成部材33、33、…が取り付けられている。そして、このガイドレール32で囲まれた遊技領域10a内に発射装置から遊技球(打球;遊技媒体)を発射して遊技を行うようになっている。   The game board 10 includes a flat game board main body 10b (made of wood or synthetic resin) serving as a mounting base for various members, and has a game area 10a surrounded by a guide rail 32 on the front surface of the game board main body 10b. ing. Further, front structural members 33, 33,... Are attached to the front surface of the game board main body 10b and outside the guide rail 32. Then, a game ball (hit ball; game medium) is launched from the launching device into the game area 10a surrounded by the guide rail 32 to play a game.
遊技領域10aの略中央には、特図変動表示ゲームの表示領域となる窓部52を形成するセンターケース51が取り付けられている。このセンターケース51に形成された窓部52の後方には、複数の識別情報を変動表示する特図変動表示ゲームの演出を実行可能な演出表示装置としての表示装置53が配されるようになっている。この表示装置53は、例えば、液晶ディスプレイを備え、表示内容が変化可能な表示部53aがセンターケース51の窓部52を介して遊技盤10の前面側から視認可能となるように配されている。なお、表示装置53は、液晶ディスプレイを備えるものに限らず、EL、CRT等のディスプレイを備えるものであってもよい。   A center case 51 that forms a window 52 serving as a display area for a special figure variation display game is attached to the approximate center of the game area 10a. Behind the window portion 52 formed in the center case 51, a display device 53 is provided as an effect display device capable of executing an effect of a special figure variable display game that displays a plurality of identification information in a variable manner. ing. The display device 53 includes, for example, a liquid crystal display, and is arranged so that a display portion 53 a whose display contents can be changed is visible from the front side of the game board 10 through the window portion 52 of the center case 51. . Note that the display device 53 is not limited to a device including a liquid crystal display, and may include a display such as an EL or a CRT.
センターケース51の窓部52の上端付近には、遊技状態に基づいて動作可能な可動役物60が取り付けられる。   Near the upper end of the window 52 of the center case 51, a movable accessory 60 that can be operated based on the gaming state is attached.
また、遊技盤10には、普図始動ゲート34と、普図変動表示ゲームの未処理回数を表示する普図記憶表示器47、普図変動表示ゲームを表示する普図表示器35が設けられている。また、遊技領域10a内には、第1の始動入賞領域をなす第1始動入賞口45と、第2の始動入賞領域をなす第2始動入賞口を有する普通変動入賞装置36と、が設けられている。そして、遊技球が第1始動入賞口45に入賞した場合は、補助遊技として第1特図変動表示ゲームが実行され、遊技球が普通変動入賞装置36に入賞した場合は、補助遊技として第2特図変動表示ゲームが実行されるようになっている。   In addition, the game board 10 is provided with a general map start gate 34, a general map storage display 47 for displaying the number of unprocessed times of the general map change display game, and a general map display 35 for displaying the general map change display game. ing. Further, in the game area 10a, a first start winning opening 45 forming a first start winning area and a normal variable winning apparatus 36 having a second starting winning opening forming a second start winning area are provided. ing. When the game ball has won the first start winning opening 45, the first special figure variation display game is executed as an auxiliary game, and when the game ball has won the normal variation prize winning device 36, the second game is performed as an auxiliary game. A special figure variation display game is executed.
また、遊技盤10には、第1特図変動表示ゲームを表示する第1特図表示器38と、第2特図変動表示ゲームを表示する第2特図表示器39と、が設けられている。また、第1特図変動表示ゲームの未処理回数(第1特図始動記憶)を表示する第1特図記憶表示器48と、第2特図変動表示ゲームの未処理回数(第2特図始動記憶)を表示する第2特図記憶表示器49が設けられている。なお、普図記憶表示器47、普図表示器35、第1特図表示器38、第2特図表示器39、第1特図記憶表示器48、第2特図記憶表示器49は、遊技状態を表す遊技状態表示LED(図示略)と併せて、セグメントLEDとして一体に設けられている。   Further, the game board 10 is provided with a first special figure display 38 for displaying the first special figure fluctuation display game, and a second special figure display 39 for displaying the second special figure fluctuation display game. Yes. In addition, the first special figure storage display 48 for displaying the number of unprocessed times of the first special figure variation display game (first special figure start memory), and the number of unprocessed times of the second special figure fluctuation display game (second special figure). A second special figure memory display 49 for displaying (starting memory) is provided. It should be noted that the common figure memory display 47, the universal figure display 35, the first special figure display 38, the second special figure display 39, the first special figure storage display 48, and the second special figure storage display 49 are: Together with a game state display LED (not shown) representing the game state, it is integrally provided as a segment LED.
さらに遊技領域10aには、上端側が手前側に倒れる方向に回動して開放可能になっているアタッカ形式の開閉扉42aを有し、第1特図変動表示ゲーム、第2特図変動表示ゲームの結果如何によって大入賞口を閉じた状態(遊技者にとって不利な状態)から開放状態(遊技者にとって有利な状態)に変換する特別変動入賞装置42、入賞口などに入賞しなかった遊技球を回収するアウト穴43が設けられている。この他、遊技領域10aには、一般入賞口44、44、…、打球方向変換部材としての風車46、多数の障害釘(図示略)などが配設されている。   Furthermore, the game area 10a has an attacker-type opening / closing door 42a that can be opened by rotating in a direction in which the upper end side is tilted toward the front side, and the first special figure variation display game and the second special figure variation display game. As a result, the special variable winning device 42 for converting the closed state (a disadvantageous state for the player) from the closed state (a disadvantageous state for the player) to the open state (a state advantageous for the player), and the game balls that have not won the winning point etc. An out-hole 43 to be collected is provided. In addition, the game area 10a is provided with general winning holes 44, 44,..., A windmill 46 as a batting direction changing member, a number of obstacle nails (not shown), and the like.
普図始動ゲート34内には、該普図始動ゲート34を通過した遊技球を検出するためのゲートSW34a(図3参照)が設けられている。そして、遊技領域10a内に打ち込まれた遊技球が普図始動ゲート34内を通過すると、普図変動表示ゲームが行われる。   A gate SW 34a (see FIG. 3) for detecting a game ball that has passed through the general chart start gate 34 is provided in the general chart start gate 34. Then, when the game ball that has been driven into the game area 10a passes through the usual figure start gate 34, a usual figure change display game is performed.
また、普図変動表示ゲームを開始できない状態中に、普図始動ゲート34を遊技球が通過すると、普図始動記憶数が上限数未満であるならば、普図始動記憶数が1加算されて、当該普図変動表示ゲームが当りとなるか否かを示す乱数が普図始動記憶として一つ記憶される。   In addition, when the game ball passes through the general chart start gate 34 in a state in which the normal map change display game cannot be started, if the general chart start memory number is less than the upper limit number, the general chart start memory number is incremented by one. One random number indicating whether or not the normal figure change display game is a win is stored as the normal figure start memory.
普図変動表示ゲームが開始できない状態とは、例えば、普図変動表示ゲームが既に行われ、その普図変動表示ゲームが終了していない状態や、普図変動表示ゲームが当って普通変動入賞装置36が開状態に変換されている状態のことをいう。   The state in which the normal map variable display game cannot be started is, for example, a state in which the normal map variable display game has already been executed and the normal map variable display game has not ended, or the normal variable display game has been hit and the normal variable prize winning device This is a state where 36 is converted to an open state.
なお、普図変動表示ゲームの始動記憶数は、LEDを備える普図記憶表示器47にて表示される。   In addition, the starting memory | storage number of a common figure change display game is displayed on the common figure memory | storage display 47 provided with LED.
普図変動表示ゲームは、遊技盤10に設けられた普図表示器35で実行されるようになっている。なお、表示装置53の表示領域の一部で普図変動表示ゲームを表示するようにしてもよく、この場合は識別図柄として、例えば、数字、記号、キャラクタ図柄などを用い、この識別図柄を所定時間変動表示させた後、停止表示させることにより行うようにする。   The normal map display game is executed by a general map display 35 provided on the game board 10. In addition, you may make it display a common figure change display game in a part of display area of the display apparatus 53, In this case, for example, a number, a symbol, a character design etc. are used as an identification design, and this identification design is predetermined. After the time variation display, the display is stopped.
この普図変動表示ゲームの停止表示が特別の結果態様となれば、普図変動表示ゲームが当りとなって、普通変動入賞装置36の開閉部材36a、36aが所定時間(例えば、0.5秒間)開放される。これにより、普通変動入賞装置36に遊技球が入賞しやすくなり、第2特図変動表示ゲームの始動が容易となる。   If the stop display of the normal fluctuation display game becomes a special result mode, the normal fluctuation display game is won and the opening / closing members 36a and 36a of the normal fluctuation winning device 36 are set for a predetermined time (for example, 0.5 seconds). ) Opened. Thereby, it becomes easy to win a game ball in the normal variation winning device 36, and the start of the second special figure variation display game is facilitated.
普通変動入賞装置36は左右一対の開閉部材36a、36aを具備し、第1始動入賞口45の下部に配設される。この開閉部材36a、36aは、常時は遊技球の直径程度の間隔をおいて閉じた状態(遊技者にとって不利な状態)を保持しているが、普図変動表示ゲームの結果が所定の停止表示態様となった場合(普図変動表示ゲームが当りとなった場合)には、駆動装置としてのソレノイド(普電SOL36b、図3参照)によって、逆「ハ」の字状に開いて普通変動入賞装置36に遊技球が流入し易い状態(遊技者にとって有利な状態)に変化させられるようになっている。   The normal variation winning device 36 includes a pair of left and right opening / closing members 36 a and 36 a and is disposed below the first start winning port 45. The open / close members 36a, 36a always maintain a closed state (an unfavorable state for the player) with an interval of about the diameter of the game ball. When it becomes a mode (when a normal fluctuation display game is a win), it is opened in a reverse “C” shape by a solenoid (Fuden SOL 36b, see FIG. 3) as a driving device, and a normal fluctuation prize is won. The device 36 can be changed to a state in which a game ball easily flows into the device 36 (a state advantageous to the player).
また、本実施形態の遊技機1は、特図変動表示ゲームの結果態様に基づき、遊技状態として、表示装置53における特図変動表示ゲームの変動表示時間を短縮する時短動作状態(第2動作状態)を発生可能となっている。この時短動作状態(第2動作状態)は、普通変動入賞装置36の動作状態が、通常動作状態(第1動作状態)に比べて開放状態となりやすい状態である。   In addition, the gaming machine 1 according to the present embodiment, based on the result form of the special figure variation display game, as a gaming state, a short-time operation state (second operation state) for shortening the variation display time of the special figure variation display game on the display device 53 ) Can be generated. At this time, the short operation state (second operation state) is a state in which the operation state of the normal variation winning device 36 is more likely to be an open state than the normal operation state (first operation state).
この時短動作状態においては、上述の普図変動表示ゲームの実行時間が、通常動作状態における長い実行時間よりも短くなるように制御され(例えば、10秒が1秒)、これにより、単位時間当りの普通変動入賞装置36の開放回数が実質的に多くなるように制御される。また、時短動作状態においては、普図変動表示ゲームが当り結果となって普通変動入賞装置36が開放される場合に、開放時間が通常動作状態の短い開放時間より長くされるように制御される(例えば、0.3秒が1.8秒)。また、時短動作状態においては、普図変動表示ゲームの1回の当り結果に対して、普通変動入賞装置36が1回ではなく、複数回(例えば、2回)開放される。さらに、時短動作状態においては普図変動表示ゲームの当り結果となる確率が通常動作状態より高くなるように制御される。すなわち、通常動作状態よりも普通変動入賞装置36の開放回数が増加され、普通変動入賞装置36に遊技球が入賞しやすくなり、第2特図変動表示ゲームの始動が容易となる。   At this time, in the short operation state, the execution time of the above-mentioned general-purpose variable display game is controlled to be shorter than the long execution time in the normal operation state (for example, 10 seconds is 1 second). The number of times of opening of the normal variation winning device 36 is controlled to be substantially increased. Further, in the short-time operation state, when the normal variation winning game 36 is released as a result of the normal variation display game being won, the release time is controlled to be longer than the short release time of the normal operation state. (For example, 0.3 seconds is 1.8 seconds). Also, in the short-time operation state, the normal variation winning device 36 is opened a plurality of times (for example, two times) instead of once for the result of one hit of the normal-variation display game. Further, in the short-time operation state, the probability that the hit result of the normal-variable display game is higher than that in the normal operation state is controlled. That is, the number of times of opening of the normal variation winning device 36 is increased as compared to the normal operation state, and it becomes easier for the game ball to win the normal variation winning device 36, and the second special figure variation display game can be easily started.
第1始動入賞口45の内部には第1始動口SW45a(図3参照)が備えられ、この第1始動口SW45aによって遊技球を検出することに基づき、補助遊技としての第1特図変動表示ゲームを開始する始動権利が発生するようになっている。また、普通変動入賞装置36の内部には第2始動口SW36d(図3参照)が備えられ、この第2始動口SW36dによって遊技球を検出することに基づき、補助遊技としての第2特図変動表示ゲームを開始する始動権利が発生するようになっている。   A first start opening SW45a (see FIG. 3) is provided in the first start winning opening 45, and based on detecting a game ball by the first start opening SW45a, a first special figure variation display as an auxiliary game is provided. A starting right to start the game is generated. Further, the normal variation winning device 36 is provided with a second start opening SW36d (see FIG. 3), and based on the detection of the game ball by the second start opening SW36d, the second special figure change as an auxiliary game is performed. A start right to start the display game is generated.
この第1特図変動表示ゲームを開始する始動権利は、所定の上限数(例えば4)の範囲内で第1始動記憶(特図1始動記憶)として記憶される。そして、この第1始動記憶数は、第1特図記憶表示器48に表示される。また、第2特図変動表示ゲームを開始する始動権利は、所定の上限数(例えば4)の範囲内で第2始動記憶(特図2始動記憶)として記憶される。そして、この第2始動記憶数は、第2特図記憶表示器49にて表示される。   The right to start the first special figure variation display game is stored as a first start memory (special figure 1 start memory) within a predetermined upper limit number (for example, 4). The first start memory number is displayed on the first special figure memory display 48. The start right for starting the second special figure variation display game is stored as the second start memory (special figure 2 start memory) within a predetermined upper limit number (for example, 4). The second start memory number is displayed on the second special figure memory display 49.
そして、第1特図変動表示ゲームが開始可能な状態(第1始動記憶数及び第2始動記憶数が0の状態)で、第1始動入賞口45に遊技球が入賞すると、始動権利の発生に伴って抽出された乱数が第1始動記憶として記憶されて、第1始動記憶数が1加算されるととともに、直ちに第1始動記憶に基づいて、第1特図変動表示ゲームが開始され、この際に第1始動記憶数が1減算される。   When the first special figure variation display game can be started (the first start memory number and the second start memory number are 0) and the game ball wins the first start winning opening 45, the start right is generated. The random number extracted with is stored as the first start memory, the first start memory number is incremented by 1, and the first special figure variation display game is immediately started based on the first start memory, At this time, 1 is subtracted from the first start memory number.
また、第2特図変動表示ゲームは第1特図変動表示ゲームよりも優先して実行されるため、第1始動記憶数が0でなくても、第2始動記憶数が0であれば、第2始動入賞口をなす普通変動入賞装置36に遊技球が入賞すると、始動権利の発生に伴って抽出された乱数が第2始動記憶として記憶されて、第2始動記憶数が1加算されるととともに、実行中の第1特図変動表示ゲームが終了後直ちに第2始動記憶に基づいて、第2特図変動表示ゲームが開始され、この際に第2始動記憶数が1減算される。   In addition, since the second special figure fluctuation display game is executed in preference to the first special figure fluctuation display game, even if the first start memory number is not zero, if the second start memory number is zero, When the game ball wins the normal variation winning device 36 that forms the second start winning opening, the random number extracted with the start right is stored as the second start memory, and the second start memory number is incremented by one. At the same time, the second special figure variation display game is started based on the second start memory immediately after the execution of the first special figure variation display game being executed, and at this time, the second start memory number is decremented by one.
一方、第1特図変動表示ゲーム又は第2特図変動表示ゲームが直ちに開始できない状態、例えば、既に第1特図変動表示ゲーム又は第2特図変動表示ゲームが行われ、その特図変動表示ゲームが終了していない状態や、特別遊技状態となっている場合に、第1始動入賞口45に遊技球が入賞すると、第1始動記憶数が上限数未満(例えば、4個未満)ならば、第1始動記憶数が1加算されて、第1始動入賞口45に遊技球が入賞したタイミングで抽出された乱数が第1始動記憶として一つ記憶される。   On the other hand, a state in which the first special figure fluctuation display game or the second special figure fluctuation display game cannot be started immediately, for example, the first special figure fluctuation display game or the second special figure fluctuation display game has already been performed, and the special figure fluctuation display. If a game ball is won in the first start winning opening 45 when the game is not finished or in a special game state, if the first start memory number is less than the upper limit number (for example, less than four) The first start memory number is incremented by 1, and one random number extracted at the timing when the game ball is won in the first start winning opening 45 is stored as the first start memory.
同様に、この場合に第2始動入賞口をなす普通変動入賞装置36に遊技球が入賞すると、第2始動記憶数が上限数未満(例えば、4個未満)ならば、第2始動記憶数が1加算されて、第2始動入賞口に遊技球が入賞したタイミングで抽出された乱数が第2始動記憶として一つ記憶される。   Similarly, in this case, when a game ball wins the normal variation winning device 36 that forms the second starting winning opening, if the second starting stored number is less than the upper limit number (for example, less than four), the second starting stored number is 1 is added, and one random number extracted at the timing when the game ball wins the second start winning opening is stored as the second start storage.
そして、第1特図変動表示ゲーム又は第2特図変動表示ゲームが開始可能な状態となると、第1始動記憶又は第2始動記憶に基づき第1特図変動表示ゲーム又は第2特図変動表示ゲームが開始される。このとき、第1特図変動表示ゲームと第2特図変動表示ゲームは同時に実行されることはなく、第2特図変動表示ゲームが第1特図変動表示ゲームよりも優先して実行されるようになっている。   When the first special figure fluctuation display game or the second special figure fluctuation display game is ready to start, the first special figure fluctuation display game or the second special figure fluctuation display is based on the first start memory or the second start memory. The game starts. At this time, the first special figure fluctuation display game and the second special figure fluctuation display game are not executed simultaneously, and the second special figure fluctuation display game is executed with priority over the first special figure fluctuation display game. It is like that.
すなわち、第1始動記憶と第2始動記憶がある場合には、第2特図変動表示ゲームが実行される。   That is, when there is a first start memory and a second start memory, the second special figure variation display game is executed.
補助遊技としての第1特図変動表示ゲーム、第2特図変動表示ゲームは、遊技盤10に設けられた第1特図表示器38、第2特図表示器39で実行されるようになっており、複数の識別情報を変動表示したのち、所定の結果態様を停止表示することで行われる。また、表示装置53にて各特図変動表示ゲームに対応して複数種類の識別情報(例えば、数字、記号、キャラクタ図柄など)を変動表示させる特図変動表示ゲームが実行される。そして、この特図変動表示ゲームの結果として、第1特図表示器38又は第2特図表示器39の表示態様が特別結果態様となった場合には、大当たりとなって特別遊技状態(いわゆる、大当たり状態)となる。また、これに対応して表示装置53の表示態様も特別結果態様(例えば、「7,7,7」等のゾロ目数字の何れか)となる。なお、遊技機に第1特図表示器38、第2特図表示器39を備えずに、表示装置53のみで特図変動表示ゲームを実行するようにしてもよい。   The first special figure change display game and the second special figure change display game as the auxiliary game are executed by the first special figure display 38 and the second special figure display 39 provided on the game board 10. After a plurality of pieces of identification information are variably displayed, a predetermined result mode is stopped and displayed. In addition, a special figure fluctuation display game is executed in which a plurality of types of identification information (for example, numbers, symbols, character designs, etc.) are variably displayed on the display device 53 corresponding to each special figure fluctuation display game. And as a result of this special figure fluctuation display game, when the display mode of the first special figure display 38 or the second special figure display 39 becomes a special result mode, it becomes a big hit and a special game state (so-called , Jackpot state). Correspondingly, the display mode of the display device 53 is also a special result mode (for example, any one of the numbers in the flat order such as “7, 7, 7”). The game machine may not be provided with the first special figure display 38 and the second special figure display 39, and the special figure variation display game may be executed only by the display device 53.
また、本実施形態の遊技機1は、特図変動表示ゲームの結果態様に基づき、遊技状態として確変状態(第2確率状態)を発生可能となっている。この確変状態(第2確率状態)は、特図変動表示ゲームでの当り結果となる確率が、通常確率状態(第1確率状態)に比べて高い状態である。なお、第1特図変動表示ゲームと第2特図変動表示ゲームのどちらの特図変動表示ゲームの結果態様に基づき確変状態となっても、第1特図変動表示ゲーム及び第2特図変動表示ゲームの両方が確変状態となる。また、確変状態と上述した時短動作状態はそれぞれ独立して発生可能であり、両方を同時に発生することも可能であるし、一方のみを発生させることも可能である。   In addition, the gaming machine 1 of the present embodiment can generate a probability variation state (second probability state) as a gaming state based on the result mode of the special figure variation display game. This probability variation state (second probability state) is a state in which the probability of a hit result in the special figure variation display game is higher than the normal probability state (first probability state). It should be noted that the first special figure fluctuation display game and the second special figure fluctuation regardless of whether the first special figure fluctuation display game or the second special figure fluctuation display game results in the result mode of the special figure fluctuation display game. Both display games are in a probable state. Further, the probability variation state and the above-described short-time operation state can be generated independently, and both can be generated simultaneously, or only one can be generated.
図3は、本発明の第1実施形態の遊技機1の構成を示すブロック図である。   FIG. 3 is a block diagram showing a configuration of the gaming machine 1 according to the first embodiment of the present invention.
遊技機1は、遊技を統括的に制御する遊技制御装置500、各種演出を行うために表示装置53及びスピーカ30等を制御する演出制御装置550、遊技球を払い出すために図示しない払出モータを制御する払出制御装置580を備える。   The gaming machine 1 includes a game control device 500 that controls the game in an integrated manner, an effect control device 550 that controls the display device 53 and the speaker 30 to perform various effects, and a payout motor (not shown) for paying out game balls. A payout control device 580 for controlling is provided.
まず、遊技制御装置500について説明する。図4では、演出制御装置550について説明する。   First, the game control device 500 will be described. In FIG. 4, the effect control device 550 will be described.
遊技制御装置500は、遊技用マイコン501、入力I/F(Interface)505、出力I/F(Interface)506、及び外部通信端子507を備える。   The game control device 500 includes a game microcomputer 501, an input I / F (Interface) 505, an output I / F (Interface) 506, and an external communication terminal 507.
遊技用マイコン501は、CPU502、ROM(Read Only Memory)503及びRAM(Random Access Memory)504を備える。   The gaming microcomputer 501 includes a CPU 502, a ROM (Read Only Memory) 503, and a RAM (Random Access Memory) 504.
CPU502は、遊技を統括的に制御する主制御装置であって、遊技制御を司る。ROM503は、遊技制御のための不変の情報(プログラム、データ等)を記憶している。RAM504は、遊技制御時にワークエリアとして利用される。   The CPU 502 is a main control device that controls the game in an integrated manner, and controls the game. The ROM 503 stores invariant information (programs, data, etc.) for game control. The RAM 504 is used as a work area during game control.
外部通信端子507は、遊技制御装置500の設定情報等を検査する検査装置等の外部機器に遊技制御装置500を接続する。   The external communication terminal 507 connects the game control device 500 to an external device such as an inspection device that inspects the setting information of the game control device 500.
CPU502は、入力I/F505を介して各種入力装置(第1始動口SW45a、第2始動口SW36d、一般入賞口SW44a、ゲートSW34a、カウントSW42d、ガラス枠開放SW18a、前面枠開放SW3a、球切れSW54、振動センサ55、及び磁気センサ56)からの検出信号を受けて、大当り抽選等、種々の処理を行う。   The CPU 502 receives various input devices (first start port SW45a, second start port SW36d, general winning port SW44a, gate SW34a, count SW42d, glass frame open SW18a, front frame open SW3a, and out of ball SW54 via the input I / F 505. In response to the detection signals from the vibration sensor 55 and the magnetic sensor 56), various processes such as a big hit lottery are performed.
第1始動口SW45aは、第1始動入賞口45に遊技球が入賞したことを検出するスイッチである。第2始動口SW36dは、普通変動入賞装置36の第2始動入賞口に遊技球が入賞したことを検出するスイッチである。   The first start port SW 45 a is a switch that detects that a game ball has won the first start winning port 45. The second start port SW 36 d is a switch that detects that a game ball has won a second start winning port of the normal variation winning device 36.
一般入賞口SWa44a〜44nは、一般入賞口44に遊技球が入賞したことを検出するスイッチである。ゲートSW34aは、普図始動ゲート34を遊技球が通過したことを検出するスイッチである。   The general winning openings SWa 44 a to 44 n are switches that detect that a game ball has won the general winning opening 44. The gate SW 34a is a switch that detects that a game ball has passed through the usual start gate 34.
カウントSW42dは、特別変動入賞装置42の大入賞口に遊技球が入賞したことを検出するスイッチである。   The count SW 42d is a switch that detects that a game ball has won a special winning opening of the special variable winning device 42.
ガラス枠開放SW18aは、ガラス枠18が開放されたことを検出するスイッチである。前面枠開放SW3aは、前面枠3が開放されたことを検出するスイッチである。   The glass frame opening SW 18a is a switch that detects that the glass frame 18 has been opened. The front frame opening SW 3a is a switch for detecting that the front frame 3 is opened.
球切れSW54は、遊技機1の内部に貯留され、払い出しに用いられる遊技球の数が所定数以下になったことを検出するスイッチである。   The ball cut SW 54 is a switch that detects that the number of game balls stored in the gaming machine 1 and used for payout has become a predetermined number or less.
振動センサ55は、遊技機1に与えられた振動を検出するセンサであり、遊技機1に振動を与えて、不当に遊技球を獲得する不正を検出する。磁気センサ56は、第1始動入賞口45、普通変動入賞装置36の第2始動入賞口、一般入賞口44、特別変動入賞装置42の大入賞口、及び普図始動ゲート34付近に設けられ、磁力を検出するセンサである。磁気センサ93は、各入賞口付近に磁石を近づけて、遊技領域10aに発射された遊技球を各入賞口に導く不正を検出する。   The vibration sensor 55 is a sensor that detects a vibration applied to the gaming machine 1 and detects a fraud that improperly acquires a gaming ball by applying a vibration to the gaming machine 1. The magnetic sensor 56 is provided in the vicinity of the first start winning opening 45, the second starting winning opening of the normal variation winning apparatus 36, the general winning opening 44, the large winning opening of the special variable winning apparatus 42, and the normal start starting gate 34. It is a sensor that detects magnetic force. The magnetic sensor 93 detects a fraud that brings a magnet close to each winning hole and guides a game ball launched to the gaming area 10a to each winning hole.
また、CPU502は、出力I/F506を介して、第1特図表示器38、第1特図記憶表示器48、第2特図表示器39、第2特図記憶表示器49、普図表示器35、普電SOL36b、大入賞口SOL42b、払出制御装置580、及び演出制御装置550に指令信号を送信して、遊技を統括的に制御する。   In addition, the CPU 502 receives the first special figure display 38, the first special figure storage display 48, the second special figure display 39, the second special figure storage display 49, and the common figure display via the output I / F 506. A command signal is transmitted to the device 35, the ordinary electric power SOL 36b, the special winning opening SOL 42b, the payout control device 580, and the effect control device 550 to control the game in an integrated manner.
第1特図表示器38には、第1始動入賞口45に遊技球が入賞した場合に補助遊技として実行される第1特図変動表示ゲームが表示される。第1特図記憶表示器48には、所定の上限数の範囲内で記憶される第1特図変動表示ゲームを開始する始動権利である第1始動記憶数が表示される。   The first special figure display 38 displays a first special figure fluctuation display game that is executed as an auxiliary game when a game ball wins the first start winning opening 45. The first special figure memory display 48 displays a first start memory number that is a right to start the first special figure variable display game stored within a predetermined upper limit number range.
第2特図表示器39には、普通変動入賞装置36の大入賞口に遊技球が入賞した場合に補助遊技として実行される第2特図変動表示ゲームが表示される。第2特図記憶表示器49には、所定の上限数の範囲内で記憶される第2特図変動表示ゲームを開始する始動権利である第2始動記憶数が表示される。   The second special figure display 39 displays a second special figure fluctuation display game that is executed as an auxiliary game when a game ball wins a big winning opening of the normal fluctuation winning device 36. The second special figure memory display 49 displays a second start memory number that is a right to start the second special figure variable display game stored within a range of a predetermined upper limit number.
普図表示器35には、遊技球が普図始動ゲート34を通過した場合に行われる普図変動表示ゲームが表示される。   The general map display 35 displays a general map change display game that is performed when the game ball passes the general map start gate 34.
普電SOL36bは、普図表示器35で実行される普図変動表示ゲームの停止表示が特別の結果態様となった場合に、開閉部材36a、36aを開放し、普通変動入賞装置36の第2始動入賞口を遊技球が入賞しやすい状態にする。   The general electric power SOL 36b opens the opening and closing members 36a, 36a when the stop display of the general variable display game executed on the general signal display 35 becomes a special result mode. Make the starting winning opening easy for the game ball to win.
大入賞口SOL42bは、第1特図変動表示ゲーム又は第2特図変動表示ゲームの結果が特別の結果態様となり、特別遊技状態となった場合に、特別変動入賞装置42の開閉扉42aを開放して、大入賞口を遊技球が入賞しやすい状態に変換する。   The special winning opening SOL42b opens the open / close door 42a of the special variable winning device 42 when the result of the first special figure fluctuation display game or the second special figure fluctuation display game becomes a special result mode and becomes a special game state. Then, the big winning opening is converted into a state in which the game ball is easy to win.
また、遊技制御装置500は、遊技機データを、外部情報端子508を介して、図示しない情報収集端末装置を介して、図示しない遊技場管理装置に出力する。遊技場管理装置は、遊技場に設置された遊技機1の遊技データを収集管理する計算機である。   In addition, the game control device 500 outputs the gaming machine data to a game hall management device (not shown) via an external information terminal 508 and an information collection terminal device (not shown). The gaming hall management device is a computer that collects and manages gaming data of the gaming machines 1 installed in the gaming hall.
また、払出制御装置580は、遊技球が一般入賞口44又は大入賞口に入賞した場合に、入賞した入賞口に対応する数の遊技球の払い出し、又は球貸ボタン26が操作された場合に、所定数の遊技球の払い出しを行う払出指令を遊技制御装置500から受信した場合に、受信した払出指令に基づいて、図示しない払出モータを制御する。なお、払出指令には、払い出す遊技球の数が含まれる。   In addition, the payout control device 580 pays out the number of game balls corresponding to the winning winning opening when the gaming ball wins the general winning opening 44 or the big winning opening, or the ball lending button 26 is operated. When a payout command for paying out a predetermined number of game balls is received from the game control device 500, a payout motor (not shown) is controlled based on the received payout command. The payout command includes the number of game balls to be paid out.
遊技制御装置500は、変動開始コマンド、客待ちデモコマンド、ファンファーレコマンド、確率情報コマンド、及びエラー指定コマンド等を、遊技の状況を示す遊技データとして、出力I/F506を介して、演出制御装置550へ送信する。   The game control device 500 uses a change start command, a customer waiting demo command, a fanfare command, a probability information command, an error designation command, and the like as game data indicating the game situation via the output I / F 506, and the effect control device 550. Send to.
図4は、本発明の第1の実施形態の演出制御装置550の構成を示すブロック図である。   FIG. 4 is a block diagram showing a configuration of the effect control device 550 according to the first embodiment of the present invention.
演出制御装置550は、遊技制御装置500から入力される遊技データ(表示制御指令)に基づいて、演出内容を決定して、表示装置53、及びスピーカ30を制御するとともに、装飾制御装置610を介して装飾装置620、役物駆動SOL560(ソレノイド)、及び役物駆動MOT(モータ)561を制御する。詳細は後述するが、これら装飾装置620、役物駆動SOL560、及び役物駆動MOT561(総称して演出装置という)によって、遊技の演出が行われる。また、演出制御装置550は、演出ボタン17から当該演出ボタン17が操作されたことを示す信号が入力される。   The effect control device 550 determines the contents of the effect based on the game data (display control command) input from the game control device 500, controls the display device 53 and the speaker 30, and via the decoration control device 610. The decoration device 620, the accessory driving SOL 560 (solenoid), and the accessory driving MOT (motor) 561 are controlled. Although the details will be described later, a game effect is performed by the decoration device 620, the accessory driving SOL 560, and the accessory driving MOT 561 (generally referred to as an effect device). The effect control device 550 receives a signal indicating that the effect button 17 has been operated from the effect button 17.
演出制御装置550は、CPU551、制御ROM552、RAM553、画像ROM554、音ROM555、VDP556、音LSI557、入出力I/F558、電源投入検出回路559、マスタIC570、及びNORゲート回路590を備える。   The effect control device 550 includes a CPU 551, a control ROM 552, a RAM 553, an image ROM 554, a sound ROM 555, a VDP 556, a sound LSI 557, an input / output I / F 558, a power-on detection circuit 559, a master IC 570, and a NOR gate circuit 590.
CPU551は、遊技制御装置500に接続され、遊技制御装置500から指令信号が割込信号(INT)として入力され、入力された指令信号に基づいて、各種演出を制御する主制御装置である。また、CPU551には、マスタIC570の後述するコントローラから割込信号が入力されるとともに、VDP556から割込信号が入力される。   The CPU 551 is connected to the game control device 500, receives a command signal from the game control device 500 as an interrupt signal (INT), and is a main control device that controls various effects based on the input command signal. In addition, an interrupt signal is input to the CPU 551 from a controller of the master IC 570 which will be described later, and an interrupt signal is input from the VDP 556.
なお、CPU551に割込信号が入力されると、CPU551は、現在実行中の処理を中断して、入力された割込信号に対応する処理を実行する。   When an interrupt signal is input to the CPU 551, the CPU 551 interrupts the process currently being executed and executes a process corresponding to the input interrupt signal.
制御ROM552には、演出制御のための不変の情報(プログラム、データ等)が格納されている。RAM553は、演出制御時にワークエリアとして利用される。   The control ROM 552 stores invariant information (program, data, etc.) for effect control. The RAM 553 is used as a work area during production control.
画像ROM554には、表示装置53に表示される画像データが格納され、画像ROM554はVDP556に接続されている。音ROM555には、スピーカ30から出力される音データが格納され、音ROM555は音LSI557に接続されている。   The image ROM 554 stores image data to be displayed on the display device 53, and the image ROM 554 is connected to the VDP 556. The sound ROM 555 stores sound data output from the speaker 30, and the sound ROM 555 is connected to the sound LSI 557.
VDP556は、表示装置53への画像出力を制御するプロセッサである。音LSI557は、スピーカ30からの音声出力を制御する回路である。   The VDP 556 is a processor that controls image output to the display device 53. The sound LSI 557 is a circuit that controls the sound output from the speaker 30.
なお、VDP556は、表示装置53に表示される画像を更新する周期(33ms周期)と同期する同期信号を発生させる同期信号発生手段を備える。同期信号発生手段は、同期信号を発生させるごとに、発生させた同期信号をCPU551に割込信号として入力する。   Note that the VDP 556 includes synchronization signal generation means for generating a synchronization signal that is synchronized with a cycle (33 ms cycle) for updating an image displayed on the display device 53. Every time the synchronization signal is generated, the synchronization signal generation means inputs the generated synchronization signal to the CPU 551 as an interrupt signal.
入出力I/F558は、演出ボタン17、モータ位置検出センサ510、及びNORゲート回路590に接続されるインタフェースであり、演出ボタン17からの操作信号、及びモータ位置検出センサ510からのモータ位置検出信号をCPU551へ伝達するとともに、CPU551からのリセット信号をNORゲート回路590へ伝達する。   The input / output I / F 558 is an interface connected to the effect button 17, the motor position detection sensor 510, and the NOR gate circuit 590, an operation signal from the effect button 17, and a motor position detection signal from the motor position detection sensor 510. Is transmitted to the CPU 551 and a reset signal from the CPU 551 is transmitted to the NOR gate circuit 590.
なお、演出ボタン17は、上皿21の上縁部に設けられ、表示装置53で実行される第1特図変動表示ゲーム又は第2特図変動表示ゲームにおける演出で、遊技者によって操作される。   The effect button 17 is provided on the upper edge portion of the upper plate 21 and is operated by the player in an effect in the first special figure fluctuation display game or the second special figure fluctuation display game executed on the display device 53. .
また、モータ位置検出センサ510は、役物駆動MOT561の回転軸が初期位置まで回転したことを検出した場合に、モータ位置検出信号を出力するセンサである。   The motor position detection sensor 510 outputs a motor position detection signal when it is detected that the rotation shaft of the accessory driving MOT 561 has rotated to the initial position.
なお、NORゲート回路590は、マスタIC570のコントローラに備わるRESET端子、及び初期化を必要とする他の回路に接続される。初期化を必要とする他の回路とは、例えば、VDP556や音LSI557などである。これらは、演出制御装置550に電源が投入されて起動したときに、CPU551により初期化されるものである。   Note that the NOR gate circuit 590 is connected to a RESET terminal provided in the controller of the master IC 570 and other circuits that require initialization. Other circuits that require initialization include, for example, the VDP 556 and the sound LSI 557. These are initialized by the CPU 551 when the production control device 550 is powered on and activated.
CPU551、VDP556、RAM553、制御ROM552、音LSI557、及び入出力I/F558はバス563を介してそれぞれ接続されている。   The CPU 551, VDP 556, RAM 553, control ROM 552, sound LSI 557, and input / output I / F 558 are connected via a bus 563.
電源投入検出回路559は、演出制御装置550に電源が投入された場合に、マスタIC570の図示しないレジスタをデフォルト状態(すべて0)に初期化するリセット信号を発生させ、発生させたリセット信号をNORゲート回路590へ出力する。   The power-on detection circuit 559 generates a reset signal that initializes a register (not shown) of the master IC 570 to a default state (all 0) when the presentation control device 550 is powered on, and the generated reset signal is NORed. Output to the gate circuit 590.
また、CPU551は、所定の条件が成立した場合に、リセット信号をバス563を介して入出力I/F558に出力し、入出力I/F558は入力されたリセット信号をNORゲート回路590へ出力する。   The CPU 551 outputs a reset signal to the input / output I / F 558 via the bus 563 when a predetermined condition is satisfied, and the input / output I / F 558 outputs the input reset signal to the NOR gate circuit 590. .
なお、電源投入検出回路559からNORゲート回路590へ入力されるリセット信号、及びCPU551から入出力I/F558を介してNORゲート回路590へ入力されるリセット信号は、いずれの場合にもロウレベルの状態である場合にリセットを指令する信号として機能する。そのため、電源投入検出回路559及びCPU551の少なくとも一方からNORゲート回路590にリセット信号が出力されていれば、NORゲート回路590を介してリセット信号がマスタIC570に入力される。   Note that the reset signal input from the power-on detection circuit 559 to the NOR gate circuit 590 and the reset signal input from the CPU 551 to the NOR gate circuit 590 via the input / output I / F 558 are in a low level state in any case. Function as a signal to command resetting. Therefore, if at least one of the power-on detection circuit 559 and the CPU 551 outputs a reset signal to the NOR gate circuit 590, the reset signal is input to the master IC 570 via the NOR gate circuit 590.
上述したように、NORゲート回路590は、マスタIC570及び初期化を必要とする他の回路に接続されるため、NORゲート回路590にリセットが入力されると、マスタIC570及び当該NORゲート回路590に接続される初期化を必要とする他の回路が初期化される。   As described above, since the NOR gate circuit 590 is connected to the master IC 570 and other circuits that require initialization, when a reset is input to the NOR gate circuit 590, the master IC 570 and the NOR gate circuit 590 are input to the NOR gate circuit 590. Other circuits that require initialization to be connected are initialized.
なお、初期化を必要とする他の回路がない場合には、NORゲート回路590は、マスタIC570にのみ接続される。   Note that when there is no other circuit that requires initialization, the NOR gate circuit 590 is connected only to the master IC 570.
次に、マスタIC570について説明する。   Next, the master IC 570 will be described.
マスタIC570は、制御対象となる演出装置の装飾制御装置610のアドレスを指定して、指定したアドレスの装飾制御装置610に演出装置の制御内容を出力する。   Master IC 570 designates the address of decoration control device 610 of the rendering device to be controlled, and outputs the control content of the rendering device to decoration control device 610 at the designated address.
マスタIC570は、接続線Vcc、接続線Vact、接続線SDA、接続線SCL、及び接続線GND(図5参照)の5本の接続線を介して、中継基板(装飾制御装置)600に接続される。   The master IC 570 is connected to the relay board (decoration control device) 600 through five connection lines of the connection line Vcc, the connection line Vact, the connection line SDA, the connection line SCL, and the connection line GND (see FIG. 5). The
接続線Vccは、中継基板600及び装飾制御装置610に、ロジック用の電源を供給するための接続線である。接続線Vactは、演出装置を駆動させるための電源(例えば、LEDを発光させるための電源)を供給するための接続線である。接続線SDAは、演出制御装置550と装飾制御装置610との間でデータを通信するための接続線であり、本実施形態におけるデータ線として機能する。接続線SCLは、接続線SDAでのデータ通信に用いられるクロック信号を入出力するための接続線であり、本実施形態におけるタイミング信号線として機能する。図5に示す接続線GNDは、接続線Vcc及び接続線Vactで供給される電源のグランドである。   The connection line Vcc is a connection line for supplying logic power to the relay board 600 and the decoration control device 610. The connection line Vact is a connection line for supplying a power source for driving the effect device (for example, a power source for causing the LED to emit light). The connection line SDA is a connection line for communicating data between the effect control device 550 and the decoration control device 610, and functions as a data line in the present embodiment. The connection line SCL is a connection line for inputting and outputting a clock signal used for data communication through the connection line SDA, and functions as a timing signal line in the present embodiment. The connection line GND shown in FIG. 5 is the ground of the power supplied by the connection line Vcc and the connection line Vact.
中継基板600と装飾制御装置610との間は、マスタIC570と中継基板600との間と同じく、接続線Vcc、接続線Vact、接続線SDA、接続線SCL、及び接続線GNDを介して接続される。   The relay board 600 and the decoration control device 610 are connected to each other through the connection line Vcc, the connection line Vact, the connection line SDA, the connection line SCL, and the connection line GND, similarly to the master IC 570 and the relay board 600. The
マスタIC570と装飾制御装置610とは、接続線SDA及び接続SCLによって2ライン双方向通信を行う。   The master IC 570 and the decoration control device 610 perform two-line bidirectional communication using the connection line SDA and the connection SCL.
マスタIC570は、中継基板600及び装飾制御装置610にデータを送信する場合には、まず、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをHIGHからLOWに変化させることにより、装飾制御装置610へのデータ出力を開始するためのスタート条件を成立させる(装飾制御装置610に対してスタートコンディションを発行する)。   When transmitting data to the relay board 600 and the decoration control device 610, the master IC 570 first changes the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH. Thus, a start condition for starting data output to the decoration control device 610 is established (a start condition is issued to the decoration control device 610).
この後、マスタIC570は、接続線SCLの信号レベルをLOWに変更し、接続線SCLの信号レベルがLOWである間に接続線SDAの信号レベルを送信データの最初のビットのレベルに設定し、所定時間後に接続線SCLの信号レベルをLOWからHIGHに変化させる。接続線SCLの信号レベルがHIGHに変化すると、装飾制御装置610は接続線SDAの信号レベルを取り込んで、送信データの最初のビットとして認識する。次いで、マスタIC570は、接続線SCLの信号レベルをHIGHからLOWに戻す。   Thereafter, the master IC 570 changes the signal level of the connection line SCL to LOW, sets the signal level of the connection line SDA to the level of the first bit of the transmission data while the signal level of the connection line SCL is LOW, After a predetermined time, the signal level of the connection line SCL is changed from LOW to HIGH. When the signal level of the connection line SCL changes to HIGH, the decoration control device 610 takes in the signal level of the connection line SDA and recognizes it as the first bit of the transmission data. Next, the master IC 570 returns the signal level of the connection line SCL from HIGH to LOW.
この手順を1回実行すると、マスタIC570から装飾制御装置610へ1ビットのデータが送信され、最終的にはこの手順が8回繰り返されることで、送信データの単位ビットである8ビット全てがマスタIC570から装飾制御装置610へ送信される(1バイト分のデータが送信される)。   When this procedure is executed once, 1-bit data is transmitted from the master IC 570 to the decoration control device 610. Finally, this procedure is repeated 8 times, so that all 8 bits, which are unit bits of transmission data, are master. The data is transmitted from the IC 570 to the decoration control device 610 (1 byte of data is transmitted).
そして、マスタIC570は、最後の8ビット目のデータを送信し終えて、接続線SCLの信号レベルをHIGHからLOWに戻した際に、接続線SDAを解放して装飾制御装置610からの返答信号を受信することを待機する受信待機状態にする。   The master IC 570 releases the connection line SDA and returns the response signal from the decoration control device 610 when the signal level of the connection line SCL is returned from HIGH to LOW after the transmission of the last 8-bit data. It will be in the reception waiting state which waits to receive.
受信待機状態になると、装飾制御装置610は、接続線SDAを介して1ビットの返答信号(後述するACK又はNACK)をマスタIC570に返す。次いで、マスタIC570は、接続線SCLの信号レベルをLOWからHIGHに変化させて返答信号のレベルを取り込み、所定時間後に接続線SCLの信号レベルをHIGHからLOWに変化させると、装飾制御装置610は接続線SDAを解放する。   In the reception standby state, the decoration control device 610 returns a 1-bit response signal (ACK or NACK described later) to the master IC 570 via the connection line SDA. Next, when the master IC 570 changes the signal level of the connection line SCL from LOW to HIGH to capture the level of the response signal, and after a predetermined time, changes the signal level of the connection line SCL from HIGH to LOW, the decoration control device 610 Release the connection line SDA.
マスタIC570は、このような1バイト分のデータ送信と1ビット分の返答信号の受信とを交互に繰り返し、装飾制御装置610へ出力すべきデータがすべて出力されるまで継続する。マスタIC570は、出力すべきデータの出力が終了した場合には、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをLOWからHIGHに変更させることにより、装飾制御装置610へのデータ出力を終了するためのストップ条件を成立させる(装飾制御装置610に対してストップコンディションを発行する)。   The master IC 570 alternately repeats the data transmission for 1 byte and the reception of the response signal for 1 bit, and continues until all the data to be output to the decoration control device 610 is output. When the output of the data to be output is completed, the master IC 570 changes the signal level of the connection line SDA from LOW to HIGH while maintaining the signal level of the connection line SCL at HIGH, thereby controlling the decoration control device 610. A stop condition for ending the data output to is established (a stop condition is issued to the decoration control device 610).
入力用BUF571は、装飾制御装置610から接続線SDAを介して入力されたデータが一時的に記憶される記憶装置である。   The input BUF 571 is a storage device that temporarily stores data input from the decoration control device 610 via the connection line SDA.
具体的には、マスタIC570が入力モードに設定された場合において、装飾制御装置610からマスタIC570に送信されたデータが、フィルタ575Aによりノイズが除去されて入力用BUF571に一時的に記憶される。   Specifically, when the master IC 570 is set to the input mode, the data transmitted from the decoration control device 610 to the master IC 570 is temporarily stored in the input BUF 571 with noise removed by the filter 575A.
出力用BUF572は、装飾制御装置610に接続線SDAを介して出力するデータが一時的に記憶される。   The output BUF 572 temporarily stores data to be output to the decoration control device 610 via the connection line SDA.
リセットREG573は、本実施形態の初期化指示データ記憶領域として機能するもので、バス563に接続され、CPU551からの指令を受けてリセット信号をコントローラに出力する。コントローラは、マスタIC570を統括的に制御し、各種処理を実行する。   The reset REG 573 functions as an initialization instruction data storage area of this embodiment, and is connected to the bus 563 and receives a command from the CPU 551 and outputs a reset signal to the controller. The controller comprehensively controls the master IC 570 and executes various processes.
送信モードREG574は、I2CI/Oエクスパンダ615へデータを送信するモードを、バイトモード又はバッファモードにするかを選択するためのレジスタである。 The transmission mode REG574 is a register for selecting whether the mode for transmitting data to the I 2 CI / O expander 615 is the byte mode or the buffer mode.
バイトモードは、マスタIC570が、I2CI/Oエクスパンダ615へデータを1バイト送信する毎に、I2CI/Oエクスパンダ615からACK又はNACKを受信し、ACK及びNACKの何れを受信した場合でも、マスタIC570からCPU551に割込信号を出力するモードである。 In the byte mode, every time the master IC 570 transmits 1 byte of data to the I 2 CI / O expander 615, the master IC 570 receives ACK or NACK from the I 2 CI / O expander 615, and receives either ACK or NACK. Even in this case, an interrupt signal is output from the master IC 570 to the CPU 551.
バッファモードは、マスタIC570が、出力用BUF572に格納された複数バイトのデータを、I2CI/Oエクスパンダ615へ1バイト毎送信し、その送信の都度、I2CI/Oエクスパンダ615からACK又はNACKを受信するととともに、NACKを受信した場合には、その時点で、割込信号をCPU551に出力するモードである。 Buffer mode, master IC570 is, data of a plurality of bytes stored in the output BUF572, sends each byte to I 2 CI / O expander 615, each of the transmission, from the I 2 CI / O expander 615 When ACK or NACK is received and NACK is received, an interrupt signal is output to the CPU 551 at that time.
但し、バッファモードでは、ACKを受信した場合には、出力用BUF572に格納されたすべてのデータが送信完了となった場合にのみ、割込信号をCPU551に出力し、マスタIC570は、出力用BUF572に未送信のデータが残っている状態でI2CI/Oエクスパンダ615からACKを受信したときには、割込信号をCPU551に出力せずに、出力用BUF572から次の送信すべきデータを取り出して、I2CI/Oエクスパンダ615へ出力する制御が繰り返される。 However, in the buffer mode, when ACK is received, an interrupt signal is output to the CPU 551 only when transmission of all data stored in the output BUF 572 is completed, and the master IC 570 outputs the BUF 572 for output. When ACK is received from the I 2 CI / O expander 615 with untransmitted data remaining in the memory, the next signal to be transmitted is extracted from the output BUF 572 without outputting an interrupt signal to the CPU 551. , The control to output to the I 2 CI / O expander 615 is repeated.
なお、バイトモードは、マスタIC570が、後述する初期化指示データ及び可動制御データをI2CI/Oエクスパンダ615へ出力する場合に用いられる。バッファモードは、マスタIC570が、後述する発光制御データをI2CI/Oエクスパンダ615へ出力する場合に用いられる。 The byte mode is used when the master IC 570 outputs initialization instruction data and movable control data described later to the I 2 CI / O expander 615. The buffer mode is used when the master IC 570 outputs light emission control data to be described later to the I 2 CI / O expander 615.
ステータスREG579は、マスタIC570がI2CI/Oエクスパンダ615から受信した返答信号が、ACKであったのかNACKであったのかを識別するレジスタである。マスタIC570は、CPU551に割込信号を出力する際に、I2CI/Oエクスパンダ615から受信した返答信号に対応して、ステータスREG579の値を設定する。
フィルタ575Aは、接続線SDAから入力されたデータのノイズを除去する。ドライバ576Aは、接続線SDAからデータを出力する場合に、トランジスタ578Aが動作可能な電圧をトランジスタ578Aに印加する。
The status REG 579 is a register that identifies whether the response signal received by the master IC 570 from the I 2 CI / O expander 615 is ACK or NACK. When the master IC 570 outputs an interrupt signal to the CPU 551, the master IC 570 sets the value of the status REG 579 corresponding to the response signal received from the I 2 CI / O expander 615.
The filter 575A removes noise from data input from the connection line SDA. When the driver 576A outputs data from the connection line SDA, the driver 576A applies a voltage at which the transistor 578A can operate to the transistor 578A.
図9に示すように接続線SDAには、プルアップ抵抗Rによって所定の電圧が印加されて、接続線SDAはフィルタ575A及びトランジスタ578Aに接続されている。   As shown in FIG. 9, a predetermined voltage is applied to the connection line SDA by the pull-up resistor R, and the connection line SDA is connected to the filter 575A and the transistor 578A.
トランジスタ578Aは、電力消費を抑えるために電界効果トランジスタ(FET)が用いられており、トランジスタ578Aのゲートはドライバ576Aに接続され、ドレインはプルアップ抵抗Rにより所定の電圧が印加された接続線SDAに接続され、ソースは接地されている。   The transistor 578A uses a field effect transistor (FET) to reduce power consumption. The gate of the transistor 578A is connected to the driver 576A, and the drain is a connection line SDA to which a predetermined voltage is applied by the pull-up resistor R. And the source is grounded.
トランジスタ578Aのゲートに印加される電圧がトランジスタ578Aを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れないので、接続線SDAに印加された電圧は降下せず、その結果、接続線SDAはHIGHレベルとなる。一方、トランジスタ578Aのゲートに印加される電圧がトランジスタ578Aを動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線SDAの電圧が低下し、その結果、接続線SDAはLOWレベルとなる。   If the voltage applied to the gate of the transistor 578A is smaller than a predetermined value for operating the transistor 578A, no current flows between the drain and the source, so that the voltage applied to the connection line SDA does not drop, and as a result The connection line SDA becomes HIGH level. On the other hand, if the voltage applied to the gate of the transistor 578A is equal to or higher than a predetermined value for operating the transistor 578A, a current flows from the drain to which the voltage of the predetermined value is applied to the grounded source. As a result, the connection line SDA becomes LOW level.
なお、トランジスタ578Aは、10ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。このため、接続線SDAには、通常のI2Cバス使用で用いられる電流値よりもはるかに大きい10ミリアンペア程度の電流を流すことが可能であり、演出制御装置550と装飾制御装置610との間のデータ送信が、ノイズによる障害に耐えうる構成となっている。 Note that the transistor 578A has a specification that does not break even when a current of about 10 milliamperes flows from the drain to the source. For this reason, it is possible to flow a current of about 10 milliamperes, which is much larger than the current value used when using a normal I 2 C bus, to the connection line SDA, and the effect control device 550 and the decoration control device 610 The data transmission between them is configured to withstand failures due to noise.
ドライバ576Aは、データを接続線SDAから出力する場合に、トランジスタ578Aにドレインとソースとの間に電流を流すためにトランジスタ578Aのゲートにトランジスタ578Aが動作可能な値の電圧を印加する。そして、ドライバ576Aは、接続線SDAの電圧を、HIGHレベル又はLOWレベルに設定することによって、データを接続線SDAから出力する。   When the driver 576A outputs data from the connection line SDA, the driver 576A applies a voltage of a value that allows the transistor 578A to operate to the gate of the transistor 578A in order to pass a current between the drain and source of the transistor 578A. Then, the driver 576A outputs data from the connection line SDA by setting the voltage of the connection line SDA to HIGH level or LOW level.
また、フィルタ575Bは、接続線SCLから入力されたデータのノイズを除去する。ドライバ576Bは、接続線SCLからデータを出力する場合に、トランジスタ578Bが動作可能な電圧をトランジスタ578Bに印加する。   The filter 575B removes noise from data input from the connection line SCL. When the driver 576B outputs data from the connection line SCL, the driver 576B applies a voltage with which the transistor 578B can operate to the transistor 578B.
図9に示すように接続線SCLは、プルアップ抵抗Rによって所定の電圧が印加されて、接続線SDAはフィルタ575B及びトランジスタ578Bに接続されている。   As shown in FIG. 9, a predetermined voltage is applied to the connection line SCL by the pull-up resistor R, and the connection line SDA is connected to the filter 575B and the transistor 578B.
トランジスタ578Bは、電力消費を抑えるために電界効果トランジスタ(FET)が用いられており、トランジスタ578Bのゲートはドライバ576Bに接続され、ドレインはプルアップ抵抗Rにより所定の電圧が印加された接続線SCLに接続され、ソースは接地されている。   The transistor 578B uses a field effect transistor (FET) to suppress power consumption, the gate of the transistor 578B is connected to the driver 576B, and the drain is a connection line SCL to which a predetermined voltage is applied by the pull-up resistor R. And the source is grounded.
トランジスタ578Bのゲートに印加される電圧がトランジスタ578Bを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れないので、接続線SCLに印加された電圧は降下せず、その結果、接続線SCLはHIGHレベルとなる。一方、トランジスタ578Bのゲートに印加される電圧がトランジスタ578Bを動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線SCLの電圧が低下し、その結果、接続線SCLはLOWレベルとなる。   If the voltage applied to the gate of the transistor 578B is smaller than a predetermined value for operating the transistor 578B, no current flows between the drain and the source, so that the voltage applied to the connection line SCL does not drop, and as a result The connection line SCL becomes HIGH level. On the other hand, when the voltage applied to the gate of the transistor 578B is equal to or higher than a predetermined value for operating the transistor 578B, a current flows from the drain to which the predetermined voltage is applied to the grounded source, whereby the connection line SCL As a result, the connection line SCL becomes the LOW level.
なお、トランジスタ578Bは、10ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。そのため、接続線SCLには、通常のI2Cバス使用で用いられる電流値よりもはるかに大きい10ミリアンペア程度の電流を流すことが可能であり、演出制御装置550と装飾制御装置610との間のデータ送信が、ノイズによる障害に耐えうる構成となっている。 Note that the transistor 578B has a specification that does not break even when a current of about 10 milliamperes flows from the drain to the source. Therefore, a current of about 10 milliamperes, which is much larger than the current value used when using the normal I 2 C bus, can be passed through the connection line SCL, and between the effect control device 550 and the decoration control device 610. The data transmission is configured to withstand failures due to noise.
ドライバ576Bは、クロック信号を接続線SCLから出力する場合に、トランジスタ578Bにドレインとソースとの間に電流を流すためにトランジスタ578Bのゲートにトランジスタ578Bが動作可能な値の電圧を印加する。そして、ドライバ576Bは、接続線SCLの電圧を、HIGHレベルとLOWレベルとに繰り返し変化させることによって、クロック信号を接続線SCLから出力する。   When the driver 576B outputs a clock signal from the connection line SCL, the driver 576B applies a voltage with a value that allows the transistor 578B to operate to the gate of the transistor 578B in order to cause a current to flow between the drain and the source of the transistor 578B. Then, the driver 576B outputs a clock signal from the connection line SCL by repeatedly changing the voltage of the connection line SCL between a HIGH level and a LOW level.
電源投入リセット回路577は、マスタIC570に電源が投入されて、電源投入リセット回路577内の電圧が所定値に達した場合に、入力用BUF571及び出力用BUF572などの記憶領域をデフォルト状態にするためのリセット信号をコントローラに出力する。   The power-on reset circuit 577 is used to set storage areas such as the input BUF 571 and the output BUF 572 to a default state when the master IC 570 is powered on and the voltage in the power-on reset circuit 577 reaches a predetermined value. The reset signal is output to the controller.
次に、中継基板600及び装飾制御装置610について説明する。   Next, the relay board 600 and the decoration control device 610 will be described.
なお、中継基板600は、装飾制御装置610のうちマスタIC570に直接接続される、つまり最も上流側に位置するものである。   The relay board 600 is directly connected to the master IC 570 in the decoration control device 610, that is, located on the most upstream side.
装飾装置620は、装飾制御装置610に設けたI2CI/Oエクスパンダ615(図6で後述)によって制御され、電流を流すことによって光が点滅して演出を行う発光装置であり、例えばLEDなどで構成される。役物駆動ソレノイド(SOL)560は、電流が流れると往復動作する装置であり、遊技盤10に配置される図示しない装飾のための役物を可動させて演出を行う。役物駆動モータ(MOT)561は、電流が流れると回転動作する装置であり、可動役物60を可動させて演出を行う。役物駆動ソレノイド(SOL)560及び役物駆動モータ(MOT)561も、装飾制御装置610に設けたI2CI/Oエクスパンダ615によって制御される。 The decoration device 620 is a light-emitting device that is controlled by an I 2 CI / O expander 615 (described later in FIG. 6) provided in the decoration control device 610 and flashes light when an electric current is passed. Etc. The accessory driving solenoid (SOL) 560 is a device that reciprocates when an electric current flows. The accessory driving solenoid (SOL) 560 moves an accessory for decoration (not shown) arranged on the game board 10 to produce an effect. The accessory driving motor (MOT) 561 is a device that rotates when an electric current flows, and produces an effect by moving the movable accessory 60. The accessory driving solenoid (SOL) 560 and the accessory driving motor (MOT) 561 are also controlled by the I 2 CI / O expander 615 provided in the decoration control device 610.
なお、役物駆動SOL560が可動役物60を可動させてもよいし、役物駆動MOT561が図示しない役物を可動させてもよい。   Note that the accessory driving SOL 560 may move the movable accessory 60, or the accessory driving MOT 561 may move an accessory not shown.
演出制御装置550と中継基板600との接続方法、及び中継基板600と中継基板600以外の装飾制御装置610との接続方法は、図5で詳細を説明する。装飾制御装置610は、図6〜図10で詳細を説明する。   The connection method between the effect control device 550 and the relay board 600 and the connection method between the relay board 600 and the decoration control device 610 other than the relay board 600 will be described in detail with reference to FIG. Details of the decoration control device 610 will be described with reference to FIGS.
図5は、本発明の第1の実施形態の装飾制御装置610A〜610Fの接続の説明図である。なお、説明の都合上、装飾制御装置610として、1個の中継基板600と、6個の装飾制御装置610A〜610Fを図示しているが、実際には、遊技機の仕様に対応して必要な数の装飾制御装置610が接続されている。   FIG. 5 is an explanatory diagram of connections of the decoration control devices 610A to 610F according to the first embodiment of this invention. In addition, for convenience of explanation, one relay board 600 and six decoration control devices 610A to 610F are illustrated as the decoration control device 610, but actually, it is necessary to correspond to the specifications of the gaming machine. A large number of decoration control devices 610 are connected.
演出制御装置550は、接続線Vcc、接続線Vact、接続線SDA、接続線SCL、及び接続線GND(以下、この5本の接続線を一つのハーネスという)を介して演出制御装置550と接続される。   The effect control device 550 is connected to the effect control device 550 via the connection line Vcc, the connection line Vact, the connection line SDA, the connection line SCL, and the connection line GND (hereinafter, these five connection lines are referred to as one harness). Is done.
中継基板600には、二つの装飾制御装置610A及び610Dがそれぞれハーネスによって並列に接続される。   Two decoration control devices 610A and 610D are connected to the relay board 600 in parallel by harnesses.
装飾制御装置610Aにはハーネスを介して装飾制御装置610Bが接続され、装飾制御装置610Bにはハーネスを介して装飾制御装置610Cが接続される。   The decoration control device 610B is connected to the decoration control device 610A via a harness, and the decoration control device 610C is connected to the decoration control device 610B via a harness.
一方、装飾制御装置610Dにはハーネスを介して装飾制御装置610Eが接続され、装飾制御装置610Eにはハーネスを介して装飾制御装置610Fが接続される。   On the other hand, a decoration control device 610E is connected to the decoration control device 610D via a harness, and a decoration control device 610F is connected to the decoration control device 610E via a harness.
各装飾制御装置610は、ハーネスを自身に接続するための取付口となるコネクタを備える。このコネクタは各装飾制御装置610で共通であるので、接続線を接続順の誤配線を防止できる。   Each decoration control device 610 includes a connector serving as an attachment port for connecting the harness to itself. Since this connector is common to each decoration control device 610, it is possible to prevent erroneous wiring in the connection order of the connection lines.
ここで、装飾制御装置610に設けたI2CI/Oエクスパンダ615(図6で後述)が装飾装置620を制御する方法について説明する。 Here, a method of controlling the decoration device 620 by the I 2 CI / O expander 615 (described later in FIG. 6) provided in the decoration control device 610 will be described.
演出制御装置550は、遊技制御装置500から入力された遊技データに基づいて、演出装置の出力態様を決定する。そして、演出制御装置550は、決定された出力態様となるように、制御対象となる装飾制御装置610の個別アドレス(I2CI/Oエクスパンダ615の個別アドレス)を含む演出制御データ(演出制御情報)を中継基板600に出力する。このとき、演出制御データは、中継基板600を介して演出制御装置550に接続されるすべての装飾制御装置610に対して接続線SDAから出力される。このため、マスタIC570は、マスタIC570に接続されるすべての装飾制御装置610を制御可能である。 The effect control device 550 determines the output mode of the effect device based on the game data input from the game control device 500. Then, the production control device 550 produces production control data (production control) including the individual address of the decoration control device 610 to be controlled (the individual address of the I 2 CI / O expander 615) so that the determined output mode is obtained. Information) is output to the relay board 600. At this time, the effect control data is output from the connection line SDA to all the decoration control devices 610 connected to the effect control device 550 via the relay board 600. Therefore, the master IC 570 can control all the decoration control devices 610 connected to the master IC 570.
なお、本実施形態では演出装置としてLED等の発光装置を例示しているので、LEDの発光態様が演出装置の出力態様に相当する。この場合、演出制御データによって、LEDの点灯/点滅/消灯が指示され、同時に、LEDの点滅周期や点灯輝度も指示される。   In the present embodiment, a light emitting device such as an LED is exemplified as the effect device, and the light emission mode of the LED corresponds to the output mode of the effect device. In this case, lighting / flashing / extinguishing of the LED is instructed by the effect control data, and at the same time, the flashing cycle and the lighting brightness of the LED are also instructed.
各装飾制御装置610には、一意な個別アドレスが予め設定されているので、演出制御データが入力されると、入力された演出制御データに含まれるアドレスと設定されている個別アドレスとが一致するか否かを判定する。そして、入力された演出制御データに含まれるアドレスと設定されている個別アドレスとが一致すると判定された場合には、装飾制御装置610のI2CI/Oエクスパンダ615は、演出制御データを取り込んで、対応する装飾装置620の出力態様を制御するとともに、8ビット目のデータが入力された直後に返答信号をマスタIC570に出力する。 Each decoration control device 610 has a unique individual address set in advance, so that when the effect control data is input, the address included in the input effect control data matches the set individual address. It is determined whether or not. If it is determined that the address included in the input effect control data matches the set individual address, the I 2 CI / O expander 615 of the decoration control device 610 captures the effect control data. Thus, the output mode of the corresponding decoration device 620 is controlled, and a response signal is output to the master IC 570 immediately after the 8th bit data is input.
なお、各装飾制御装置610には、個別アドレス以外にも、装飾制御装置610のI2CI/Oエクスパンダ615を初期化するためのリセット用アドレスが設定されている。このリセットアドレスは、すべてのI2CI/Oエクスパンダ615に対して共通に設けられたアドレスであり、個別アドレスとして使用することは不可能となっている。また、このリセットアドレスの値を変更することもできないようになっている(詳細は後述する)。 Each decoration control device 610 is set with a reset address for initializing the I 2 CI / O expander 615 of the decoration control device 610 in addition to the individual address. This reset address is an address provided in common to all the I 2 CI / O expanders 615 and cannot be used as an individual address. Further, the value of the reset address cannot be changed (details will be described later).
演出制御装置550は、装飾制御装置610(正確には、装飾制御装置610のI2CI/Oエクスパンダ615)を初期化する場合に、このリセット用の共通アドレスを含んだ初期化指示データを、中継基板600に出力する。このとき、初期化指示データ演出制御データは、中継基板600を介して、演出制御装置550に接続されるすべての装飾制御装置610に対して接続線SDAから出力される。 When the effect control device 550 initializes the decoration control device 610 (more precisely, the I 2 CI / O expander 615 of the decoration control device 610), the effect control device 550 receives the initialization instruction data including the common address for resetting. , Output to the relay board 600. At this time, the initialization instruction data effect control data is output from the connection line SDA to all the decoration control devices 610 connected to the effect control device 550 via the relay board 600.
各装飾制御装置610には、リセット用の共通アドレスが予め設定されているので、入力されたデータに含まれるアドレスと、予め設定されているリセット用の共通アドレスとが一致するか否かを判定する。入力されたデータに含まれるアドレスと、予め設定されているリセット用の共通アドレスとが一致すると判定された場合には、装飾制御装置610のI2CI/Oエクスパンダ615は、返答信号をマスタIC570に出力するとともに、入力されたデータを初期化指示データとして取り込み、I2CI/Oエクスパンダ615自身を初期化する。 Each decoration control device 610 has a preset common address for resetting, so it is determined whether or not the address included in the input data matches the preset common address for resetting. To do. When it is determined that the address included in the input data matches a preset common address for resetting, the I 2 CI / O expander 615 of the decoration control device 610 transmits a response signal as a master. In addition to outputting to the IC 570, the input data is fetched as initialization instruction data, and the I 2 CI / O expander 615 itself is initialized.
なお、I2CI/Oエクスパンダ615が初期化されると、当該初期化されたI2CI/Oエクスパンダ615によって制御される演出装置はオフ状態となる。 When the I 2 CI / O expander 615 is initialized, the rendering device controlled by the initialized I 2 CI / O expander 615 is turned off.
このように、装飾制御装置610は、演出制御装置550からの指令に基づく制御を行うので、演出制御装置550と装飾制御装置610との関係は、演出制御装置550のマスタIC570がマスタであり、装飾制御装置610のI2CI/Oエクスパンダ615がスレーブである。 As described above, the decoration control device 610 performs control based on a command from the effect control device 550, and therefore, the master IC 570 of the effect control device 550 is the master of the relationship between the effect control device 550 and the decoration control device 610. The I 2 CI / O expander 615 of the decoration control device 610 is a slave.
図5では、装飾制御装置610の制御対象が装飾装置620である場合について説明したが、装飾制御装置610の制御対象が役物駆動SOL560や役物駆動MOT561であってもよい。この場合、演出装置がモータやソレノイドなどの駆動源となることから、これらの駆動源の動作態様が、演出装置の出力態様に相当することになる。この場合、演出制御データによって、駆動源の作動/停止が指示され、同時に動作速度も指示される。   Although the case where the decoration target of the decoration control device 610 is the decoration device 620 has been described with reference to FIG. 5, the control target of the decoration control device 610 may be the accessory driving SOL 560 or the accessory driving MOT 561. In this case, since the rendering device serves as a drive source such as a motor or a solenoid, the operation mode of these drive sources corresponds to the output mode of the rendering device. In this case, activation / deactivation of the drive source is instructed by the effect control data, and the operation speed is also instructed at the same time.
図6は、本発明の第1の実施形態の装飾制御装置610のブロック図である。   FIG. 6 is a block diagram of the decoration control device 610 according to the first embodiment of this invention.
図6では、装飾制御装置610の内部に装飾装置620であるLEDを備える装飾制御装置610(図6の下側の装飾制御装置610)と、外部の装飾装置620に接続される装飾制御装置610(図6の中央の装飾制御装置610)と、について説明する。   In FIG. 6, the decoration control device 610 (the decoration control device 610 on the lower side in FIG. 6) including the decoration device 620 LED inside the decoration control device 610 and the decoration control device 610 connected to the external decoration device 620. (The decoration control device 610 in the center of FIG. 6) will be described.
まず、装飾制御装置610の内部にLEDを備える装飾制御装置610について説明する。   First, the decoration control device 610 provided with LEDs inside the decoration control device 610 will be described.
図6の下側の装飾制御装置610は、I2CI/Oエクスパンダ615及びLED(装飾装置20)を備える。接続線SDA及び接続線SCLは、装飾制御装置610内で二つに分岐し、一方は、そのまま次の装飾制御装置610に出力される。他方は、I2CI/Oエクスパンダ615に接続される。 The decoration control device 610 on the lower side of FIG. 6 includes an I 2 CI / O expander 615 and LEDs (decoration device 20). The connection line SDA and the connection line SCL are branched into two in the decoration control device 610, and one is output to the next decoration control device 610 as it is. The other is connected to the I 2 CI / O expander 615.
また、I2CI/Oエクスパンダ615の出力側には、制御対象となる装飾装置620が接続される。I2CI/Oエクスパンダ615の出力側は、図7で説明するポート0〜15によって構成される。さらに、装飾制御装置610のすべてのポートが、図8Aで後述する電流制限抵抗R0〜R15を介して、内部のLEDに接続されている。なお、この電流制限抵抗R0〜R15も、装飾制御装置610に備えられている。 A decoration device 620 to be controlled is connected to the output side of the I 2 CI / O expander 615. The output side of the I 2 CI / O expander 615 includes ports 0 to 15 described with reference to FIG. Furthermore, all the ports of the decoration control device 610 are connected to the internal LEDs via current limiting resistors R0 to R15 described later with reference to FIG. 8A. Note that the current control resistors R0 to R15 are also provided in the decoration control device 610.
前述したように、I2CI/Oエクスパンダ615は、演出制御装置550から入力された演出制御データに含まれるアドレスと、当該I2CI/Oエクスパンダ615に設定されている個別アドレスとが一致する場合にのみ、演出制御データに含まれる装飾データに基づいて、I2CI/Oエクスパンダ615に接続されている装飾装置620を制御する。 As described above, the I 2 CI / O expander 615 has an address included in the effect control data input from the effect control device 550 and an individual address set in the I 2 CI / O expander 615. Only when they match, the decoration device 620 connected to the I 2 CI / O expander 615 is controlled based on the decoration data included in the effect control data.
なお、図中の電源Vledは、図5で前述した接続線Vactにより供給される電源(LEDを発光させるための電源)に相当するものである。   The power source Vled in the figure corresponds to the power source (power source for causing the LED to emit light) supplied by the connection line Vact described above with reference to FIG.
次に、外部の装飾装置620に接続される装飾制御装置610について説明する。   Next, the decoration control device 610 connected to the external decoration device 620 will be described.
図6の中央の装飾制御装置610は、I2CI/Oエクスパンダ615及びLED(装飾装置20)を備え、装飾制御装置610の外部に接続される装飾装置基板625に備わるLEDに電流を流すための接続線、装飾装置基板625のLEDに電源電圧Vledを供給する接続線、及び、グランドに接地する接続線を介して、装飾制御装置610と装飾装置基板625とが接続される。 The central decoration control device 610 in FIG. 6 includes an I 2 CI / O expander 615 and an LED (decoration device 20), and allows current to flow through the LEDs provided on the decoration device substrate 625 connected to the outside of the decoration control device 610. The decoration control device 610 and the decoration device substrate 625 are connected to each other through a connection line for connecting the power supply voltage Vled to the LED of the decoration device substrate 625 and a connection wire grounded to the ground.
装飾装置基板625は、I2CI/Oエクスパンダ615を備えておらず、LEDのみを備えた基板である。この場合、装飾装置基板625に備えたLEDに接続される電流制限抵抗(図8A)を、装飾装置基板625に設けることになるが、I2CI/Oエクスパンダ615が備えられた装飾制御装置610に設けてもよい。 The decoration device substrate 625 does not include the I 2 CI / O expander 615 but is a substrate including only LEDs. In this case, the current limiting resistor (FIG. 8A) connected to the LED provided on the decoration device board 625 is provided on the decoration device board 625, but the decoration control device provided with the I 2 CI / O expander 615. 610 may be provided.
なお、装飾装置基板625に設けたLEDの数に対応して、装飾制御装置610から装飾装置基板625へ渡されることになる、これらのLEDに電流を流すための接続線の数が決定される。例えば、装飾装置基板625に二つのLEDを備えた場合には、I2CI/Oエクスパンダ615のポートと対応するLEDとを接続するための2本の制御線と、Vledを供給する電源線が1本とが、少なくとも必要となる。 It should be noted that the number of connection lines for passing current to these LEDs to be passed from the decoration control device 610 to the decoration device substrate 625 is determined in accordance with the number of LEDs provided on the decoration device substrate 625. . For example, when the decoration device substrate 625 includes two LEDs, two control lines for connecting the port of the I 2 CI / O expander 615 and the corresponding LED, and a power supply line for supplying Vled Is required at least.
そして、中央の装飾制御装置610に設けられたI2CI/Oエクスパンダ615も、演出制御装置550から入力された演出制御データに含まれるアドレスと、当該I2CI/Oエクスパンダ615に設定されている個別アドレスとが一致する場合にのみ、演出制御データに含まれる装飾データに基づいて、I2CI/Oエクスパンダ615に接続されている装飾装置620を制御する。この場合、中央の装飾制御装置610に設けられた装飾装置620と、装飾装置基板625に設けられた装飾装置620の両方が、I2CI/Oエクスパンダ615によって制御される。 The I 2 CI / O expander 615 provided in the central decoration control device 610 is also set in the address included in the effect control data input from the effect control device 550 and the I 2 CI / O expander 615. The decoration device 620 connected to the I 2 CI / O expander 615 is controlled based on the decoration data included in the effect control data only when the individual address matches. In this case, both the decoration device 620 provided in the central decoration control device 610 and the decoration device 620 provided on the decoration device substrate 625 are controlled by the I 2 CI / O expander 615.
このように、装飾装置基板625を設けて、装飾制御装置610から一部の装飾装置(LED)を分離させることで、離れた箇所に配置されたLEDであっても、共通のI2CI/Oエクスパンダ615により制御することができる。 In this way, by providing the decoration device substrate 625 and separating a part of the decoration devices (LEDs) from the decoration control device 610, even if the LEDs are arranged at remote locations, a common I 2 CI / It can be controlled by the O expander 615.
なお、装飾制御装置610は、装飾装置620の代わりに、役物駆動SOL560や役物駆動MOT561を接続し、これらを制御してもよいが、詳細は、図8Bで後述する。   Note that the decoration control device 610 may connect and control the accessory driving SOL 560 and the accessory driving MOT 561 in place of the decoration device 620, but details will be described later with reference to FIG. 8B.
図7は、本発明の第1の実施形態のI2CI/Oエクスパンダ615のブロック図である。 FIG. 7 is a block diagram of the I 2 CI / O expander 615 according to the first embodiment of this invention.
2CI/Oエクスパンダ615は、接続線SDAに接続されるトランジスタ630、接続線SDAに接続されるフィルタ631、接続線SDAに接続されるドライバ632、接続線SCLに接続されるフィルタ633、バスコントローラ634、出力設定レジスタ635、出力コントローラ636、I2CI/Oエクスパンダ615の出力側の各ポート0〜15に接続されるドライバ637、各ポート0〜15に接続されるトランジスタ638A〜638P、及びリセット信号発生回路639を備える。 The I 2 CI / O expander 615 includes a transistor 630 connected to the connection line SDA, a filter 631 connected to the connection line SDA, a driver 632 connected to the connection line SDA, a filter 633 connected to the connection line SCL, Bus controller 634, output setting register 635, output controller 636, driver 637 connected to ports 0-15 on the output side of I 2 CI / O expander 615, transistors 638A-638P connected to ports 0-15 , And a reset signal generation circuit 639.
フィルタ631は、接続線SDAに接続され、接続線SDAから入力されたデータのノイズを除去し、ノイズが除去されたデータをバスコントローラ634に出力する。ドライバ632は、返答信号を接続線SDAから出力する場合に、トランジスタ630が動作可能な電圧をトランジスタ630に印加する。   The filter 631 is connected to the connection line SDA, removes noise of data input from the connection line SDA, and outputs the data from which noise has been removed to the bus controller 634. When the driver 632 outputs a response signal from the connection line SDA, the driver 632 applies a voltage at which the transistor 630 can operate to the transistor 630.
ドライバ632は、接続線SDAからデータ(返答信号)を出力する場合に、トランジスタ630が動作可能な電圧をトランジスタ630に印加する。   When the driver 632 outputs data (response signal) from the connection line SDA, the driver 632 applies a voltage at which the transistor 630 can operate to the transistor 630.
トランジスタ630は、電力消費を抑えるために電界効果トランジスタ(FET)が用いられており、トランジスタ630のゲートはドライバ632に接続され、ドレインはプルアップ抵抗R(図4参照)により所定の電圧が印加された接続線SDAに接続され、ソースは接地されている。   The transistor 630 uses a field effect transistor (FET) to suppress power consumption, the gate of the transistor 630 is connected to the driver 632, and a predetermined voltage is applied to the drain by a pull-up resistor R (see FIG. 4). Connected to the connected connection line SDA, and the source is grounded.
トランジスタ630のゲートに印加される電圧がトランジスタ630を動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れない。一方、トランジスタ630のゲートに印加される電圧がトランジスタ630を動作させる所定値以上であれば、所定値の電圧が印加されたドレインから接地されているソースへ電流が流れることによって、接続線SDAの電圧が低下する。なお、トランジスタ630は、10ミリアンペア程度の電流をドレインからソースへ流しても破損しない仕様のものを用いている。   If the voltage applied to the gate of the transistor 630 is smaller than a predetermined value for operating the transistor 630, no current flows between the drain and the source. On the other hand, if the voltage applied to the gate of the transistor 630 is greater than or equal to a predetermined value that causes the transistor 630 to operate, a current flows from the drain to which the voltage of the predetermined value is applied to the grounded source. The voltage drops. Note that the transistor 630 has a specification that does not break even when a current of about 10 milliamperes flows from the drain to the source.
ドライバ632は、データ(返答信号)を接続線SDAから出力する場合に、トランジスタ630にドレインとソースとの間に電流を流すためにトランジスタ630のゲートにトランジスタ630が動作可能な値の電圧を印加する。そして、ドライバ632は、接続線SDAの電圧をHIGHからLOWへ繰り返し変化させることによって、データを接続線SDAから出力する。   When the driver 632 outputs data (response signal) from the connection line SDA, the driver 632 applies a voltage of a value that allows the transistor 630 to operate to the gate of the transistor 630 so that a current flows between the drain and the source. To do. The driver 632 outputs data from the connection line SDA by repeatedly changing the voltage of the connection line SDA from HIGH to LOW.
フィルタ633は、接続線SCLに接続され、接続線SCLから入力されたデータのノイズを除去し、ノイズが除去されたデータをバスコントローラ634に出力する。   The filter 633 is connected to the connection line SCL, removes noise of data input from the connection line SCL, and outputs the data from which noise has been removed to the bus controller 634.
また、I2CI/Oエクスパンダ615には、当該I2CI/Oエクスパンダ615に備わるアドレス設定用端子A0〜A3によって固有のアドレスが設定されており、バスコントローラ634に入力されている。さらに、I2CI/Oエクスパンダ615をリセットするためのアドレスも、予め設定されている。 In addition, the I 2 CI / O expander 615, is set a unique address by the address setting terminals A0~A3 provided in the I 2 CI / O expander 615 is input to the bus controller 634. Further, an address for resetting the I 2 CI / O expander 615 is also set in advance.
バスコントローラ634は、接続線SDAから入力されたデータのアドレスがI2CI/Oエクスパンダ615に設定された固有のアドレスと一致するか否かを判定し、一致している場合に当該データを演出制御データとして取り込む。 The bus controller 634 determines whether or not the address of the data input from the connection line SDA matches the unique address set in the I 2 CI / O expander 615. Capture as production control data.
また、バスコントローラ634は、接続線SDAから入力されたデータのアドレスがI2CI/Oエクスパンダ615に予め設定されたリセット用のアドレスと一致するか否かを判定し、入力されたデータのアドレスとI2CI/Oエクスパンダ615に予め設定されたリセット用のアドレスとが一致している場合に当該データを初期化指示データとして取り込み、当該I2CI/Oエクスパンダ615を初期化する。 Also, the bus controller 634 determines whether the address of the data input from the connection line SDA matches the reset address preset in the I 2 CI / O expander 615, and determines whether the input data When the address and the reset address preset in the I 2 CI / O expander 615 match, the data is fetched as initialization instruction data, and the I 2 CI / O expander 615 is initialized. .
また、バスコントローラ634は、SCL接続線の信号レベルのLOWからHIGHへの変化回数が8回に達し8ビット目のデータを取り込んだ後、SCL接続線の信号レベルがHIGHからLOWへ変化すると、返答信号を接続線SDAからマスタIC570に出力する。さらに、SCL接続線の信号レベルがLOWからHIGHへ変化することが確認され、再度SCL接続線の信号レベルがHIGHからLOWへ変化すると、接続線SDAを開放する。つまり、SCL接続線の信号レベルのLOWからHIGHへの変化回数が9回になるタイミングで返答信号を出力する。   In addition, the bus controller 634 changes the signal level of the SCL connection line from LOW to HIGH and takes in the 8th bit data, and then changes the signal level of the SCL connection line from HIGH to LOW. A response signal is output from the connection line SDA to the master IC 570. Further, it is confirmed that the signal level of the SCL connection line changes from LOW to HIGH, and when the signal level of the SCL connection line changes from HIGH to LOW again, the connection line SDA is released. That is, a response signal is output at a timing when the number of changes in the signal level of the SCL connection line from LOW to HIGH becomes nine.
出力設定レジスタ635には、当該I2CI/Oエクスパンダ615の動作モードやポート0〜15の出力状態が設定される。バスコントローラ634が接続線SDAから初期化指示データを取り込んで、当該I2CI/Oエクスパンダ615が初期化された場合には、出力設定レジスタ635は、すべてのポート0〜15に電流が流れないように初期状態に設定される。 In the output setting register 635, the operation mode of the I 2 CI / O expander 615 and the output state of the ports 0 to 15 are set. When the bus controller 634 fetches the initialization instruction data from the connection line SDA and the I 2 CI / O expander 615 is initialized, the output setting register 635 causes a current to flow to all the ports 0 to 15. The initial state is set so that there is no.
出力コントローラ636は、出力設定レジスタ635に設定されたデータに基づいて、ポートドライバ637を介して、各ポート0〜15に接続された演出装置に電流を流すことによって、演出装置の出力状態を実際に制御する。この出力状態は、バスコントローラ634が接続線SDAから演出制御データを取り込むと、取り込んだ演出制御データに指定されている内容に更新される。   Based on the data set in the output setting register 635, the output controller 636 causes the directing device connected to each of the ports 0 to 15 to actually output the output state of the directing device through the port driver 637. To control. When the bus controller 634 fetches the effect control data from the connection line SDA, this output state is updated to the contents specified in the fetched effect control data.
ドライバ637は、ポートに電流を流す場合に、電流を流すポートに接続されるトランジスタ638A〜638Pが動作可能な電圧を当該トランジスタに印加する。   When a current flows through a port, the driver 637 applies a voltage at which the transistors 638A to 638P connected to the port through which the current flows can operate.
トランジスタ638A〜638Pのゲートはドライバ637に接続され、ドレインは図8A及び図8Bに示すように演出装置を動作させるための電圧が印加された接続線に接続するポート端子に接続され、ソースは接地されている。   The gates of the transistors 638A to 638P are connected to the driver 637, the drain is connected to the port terminal connected to the connection line to which the voltage for operating the rendering device is applied as shown in FIGS. 8A and 8B, and the source is grounded Has been.
トランジスタ638A〜638Pのゲートに印加される電圧がトランジスタ638A〜638Pを動作させる所定値よりも小さければ、ドレインとソースとの間に電流が流れない。一方、638A〜638Pのゲートに印加される電圧がトランジスタ638を動作させる所定値以上であれば、図8Aに示す電源Vled、又は図8Bに示す電源Vmotや電源Vsolからゲートに印加されている所定の電圧が、トランジスタ638のドレインを介して接地されているソースへ電流が流れることによって、ポート端子に接続された演出装置の出力状態を制御できる。   If the voltage applied to the gates of the transistors 638A to 638P is smaller than a predetermined value for operating the transistors 638A to 638P, no current flows between the drain and the source. On the other hand, if the voltage applied to the gates of 638A to 638P is equal to or higher than a predetermined value for operating the transistor 638, the power supply Vled shown in FIG. 8A or the power supply Vmot or the power supply Vsol shown in FIG. Current flows to the source grounded through the drain of the transistor 638, so that the output state of the effect device connected to the port terminal can be controlled.
また、装飾制御装置610のI2CI/Oエクスパンダ615は、I2CI/Oエクスパンダ615のポート端子に接続された全ての演出装置を同時期に制御することが可能であるので、I2CI/Oエクスパンダ615のポート端子に接続された一つの演出装置を一つのグループとして制御することができる。 Further, the I 2 CI / O expander 615 of the decoration control device 610 can control all the rendering devices connected to the port terminals of the I 2 CI / O expander 615 at the same time. 2 One rendering device connected to the port terminal of the CI / O expander 615 can be controlled as one group.
そして、各装飾制御装置610に備わるI2CI/Oエクスパンダ615同士は、互いに異なる個別アドレスが割り当てられているので、演出装置が複数のグループに分割された形態となっている。即ち、各装飾制御装置610に備わるI2CI/Oエクスパンダ615は、演出装置をグループ単位で制御可能なグループ単位制御手段として構成されているものである。 Since the I 2 CI / O expanders 615 included in each decoration control device 610 are assigned different individual addresses, the rendering device is divided into a plurality of groups. In other words, the I 2 CI / O expander 615 included in each decoration control device 610 is configured as a group unit control unit that can control the effect device in units of groups.
従って、装飾制御装置610を統括する演出制御装置550は、グループ単位制御手段を統括して制御するグループ統括制御手段として機能している。   Therefore, the effect control device 550 that controls the decoration control device 610 functions as a group control unit that controls the group unit control unit.
リセット信号発生回路639には、I2CI/Oエクスパンダ615に電源を供給する接続線Vccと接続されるVcc端子、及び外部からのリセット信号を受け付けるRESET端子が接続されている。 The reset signal generation circuit 639 is connected to a Vcc terminal connected to a connection line Vcc that supplies power to the I 2 CI / O expander 615 and a RESET terminal that receives an external reset signal.
リセット信号発生回路639は、I2CI/Oエクスパンダ615に電源が投入され、電圧が所定値まで立ち上がった場合、リセット信号を発生させ、発生させたリセット信号をバスコントローラ634、出力設定レジスタ635、及び出力コントローラ636に入力する。 The reset signal generation circuit 639 generates a reset signal when the I 2 CI / O expander 615 is turned on and the voltage rises to a predetermined value, and the generated reset signal is sent to the bus controller 634 and the output setting register 635. , And the output controller 636.
なお、外部からLOWレベルのリセット信号が入力された場合には、リセット信号発生回路639はリセット信号を出力するので、演出制御装置550のCPU551から、NORゲート回路590を経由して、RESET端子からリセット信号を入力するようにしてもよい。RESET端子を使用しない場合は、図8A及び図8Bに示すようにRESET端子はHIGHにプルアップされていてもよい。   Note that when a LOW level reset signal is input from the outside, the reset signal generation circuit 639 outputs a reset signal, and therefore, from the CPU 551 of the effect control device 550 via the NOR gate circuit 590, from the RESET terminal. A reset signal may be input. When the RESET terminal is not used, the RESET terminal may be pulled up to HIGH as shown in FIGS. 8A and 8B.
図8Aは、本発明の第1の実施形態の装飾装置620を制御する装飾制御装置610のI2CI/Oエクスパンダ615周辺の回路図である。 FIG. 8A is a circuit diagram around the I 2 CI / O expander 615 of the decoration control device 610 that controls the decoration device 620 according to the first embodiment of the present invention.
2CI/Oエクスパンダ615は、入力端子としてNC端子、RESET端子、SCL端子、SDA端子、Vcc端子、A0〜A3端子、及びGND端子を備え、出力端子として、PORT0〜PORT15を備える。 The I 2 CI / O expander 615 includes an NC terminal, a RESET terminal, an SCL terminal, an SDA terminal, a Vcc terminal, an A0 to A3 terminal, and a GND terminal as input terminals, and includes PORT0 to PORT15 as output terminals.
RESET端子には、プルアップ抵抗Rを介してI2CI/Oエクスパンダ615に供給される電源が接続されている。このため、リセット端子に印加される電圧は常にHIGHに維持されている。 A power source supplied to the I 2 CI / O expander 615 is connected to the RESET terminal via a pull-up resistor R. For this reason, the voltage applied to the reset terminal is always maintained HIGH.
SCL端子は接続線SCLに接続され、SDA端子は接続線SDAに接続される。   The SCL terminal is connected to the connection line SCL, and the SDA terminal is connected to the connection line SDA.
Vcc端子には、I2CI/Oエクスパンダ615に供給される電源が接続される。また、Vcc端子には、電源ノイズを除去するコンデンサCPが接続される。 A power supply supplied to the I 2 CI / O expander 615 is connected to the Vcc terminal. Further, a capacitor CP for removing power supply noise is connected to the Vcc terminal.
A0端子〜A3端子は、I2CI/Oエクスパンダ615に固有のアドレスを設定するための端子である。なお、通常I2CI/Oエクスパンダ615のアドレスは、4ビットで表現され、この端子にI2CI/Oエクスパンダ615の電源が印加されている場合にはバスコントローラ634に「1」が設定され、この端子がグランドに接続されている場合にはバスコントローラ634に「0」が設定される。 The A0 to A3 terminals are terminals for setting unique addresses for the I 2 CI / O expander 615. Note that the address of the normal I 2 CI / O expander 615 is represented by 4 bits. When the power of the I 2 CI / O expander 615 is applied to this terminal, “1” is displayed in the bus controller 634. When this terminal is connected to the ground, “0” is set in the bus controller 634.
したがって、図8Aに示すI2CI/Oエクスパンダ615のアドレスは「0100」であり、図8Bに示すI2CI/Oエクスパンダ615のアドレスは「0110」である。GND端子は、電圧をグランドするための端子である。 Therefore, the address of the I 2 CI / O expander 615 shown in FIG. 8A is “0100”, and the address of the I 2 CI / O expander 615 shown in FIG. 8B is “0110”. The GND terminal is a terminal for grounding a voltage.
各PORT0端子〜PORT15端子は、電流制限抵抗R0〜R15を介して各LED0〜LED15からなる装飾装置620に接続される。なお、PORT0にように、ポート1個に対して1個のLEDを接続してもよいが、PORT1〜15のように、ポート1個に対して複数個のLEDを接続してもよい。   Each PORT0 terminal to PORT15 terminal is connected to a decoration device 620 including each LED0 to LED15 via current limiting resistors R0 to R15. Note that one LED may be connected to one port as in PORT0, but a plurality of LEDs may be connected to one port as in PORT1-15.
全てのポートにLEDを1個ずつ設ける場合は、1個のI2CI/Oエクスパンダ615によって、最大で16個のLEDを制御できることになる。また、各ポートに接続されるLEDの個数が異なる場合は、1個のポートに直列に接続された全てのLEDを1種類のLEDということにすれば、1個のI2CI/Oエクスパンダ615によって、最大で16種類のLEDを制御できることになる。 When one LED is provided for all the ports, a maximum of 16 LEDs can be controlled by one I 2 CI / O expander 615. If the number of LEDs connected to each port is different, assuming that all LEDs connected in series to one port are one type of LED, one I 2 CI / O expander is used. By 615, up to 16 kinds of LEDs can be controlled.
PORT0端子〜PORT15端子に接続されるトランジスタ638A〜638P(図7参照)のゲートに対してドライバ637から電圧が印加されると、電圧が印加されたトランジスタ638A〜638Pのドレインからソースへ電流が流れることが可能になり、PORT0端子〜PORT15端子に接続されるLED0〜LED15に電流が流れ、各LED0〜LED15は点灯する。   When a voltage is applied from the driver 637 to the gates of the transistors 638A to 638P (see FIG. 7) connected to the PORT0 terminal to the PORT15 terminal, a current flows from the drain to the source of the transistors 638A to 638P to which the voltage is applied. Thus, a current flows through the LED0 to LED15 connected to the PORT0 terminal to the PORT15 terminal, and each of the LED0 to LED15 lights up.
一方、ドライバ637がトランジスタ638A〜638Pのゲートに電圧を印加しなければ、各LED0〜LED15に電流が流れない状態になり、各LED0〜LED15は点灯しない。   On the other hand, if the driver 637 does not apply a voltage to the gates of the transistors 638A to 638P, no current flows through each LED0 to LED15, and each LED0 to LED15 is not lit.
なお、I2CI/Oエクスパンダ615のPORT0端子〜PORT15端子には、LEDの代わりに、モーターやソレノイドを接続することも可能であるので、I2CI/Oエクスパンダ615を用いて、モーターやソレノイドを駆動する場合について説明する。 In addition, since it is possible to connect a motor or a solenoid to the PORT0 terminal to the PORT15 terminal of the I 2 CI / O expander 615 instead of the LED, the motor is used by using the I 2 CI / O expander 615. A case where a solenoid is driven will be described.
図8Bは、本発明の第1の実施形態の役物駆動MOT561及び役物駆動SOL560を制御する装飾制御装置610のI2CI/Oエクスパンダ615周辺の回路図である。 FIG. 8B is a circuit diagram around the I 2 CI / O expander 615 of the decoration control device 610 that controls the accessory driving MOT 561 and the accessory driving SOL 560 according to the first embodiment of this invention.
役物駆動MOT561はステッピングモータにより構成され、ステッピングモータを駆動する各相の信号端子に、所定の電圧を順次印加することで回動する。本実施形態では、役物駆動MOT561の各相の信号端子が、PORT0端子〜PORT3端子に接続される。   The accessory driving MOT 561 is composed of a stepping motor, and rotates by sequentially applying a predetermined voltage to signal terminals of respective phases that drive the stepping motor. In the present embodiment, the signal terminals of the respective phases of the accessory driving MOT 561 are connected to the PORT0 terminal to the PORT3 terminal.
役物駆動MOT561に接続されているPORT0端子〜PORT3端子に接続されるトランジスタ638A〜638Dのいずれかのゲートに対してドライバ637から電圧が印加されると、電圧が印加されたトランジスタ638A〜638Dのドレインからソースへ電流が流れることが可能になり、PORT0端子〜PORT3端子に接続される役物駆動MOT561に電流が流れ、役物駆動MOT561が駆動する。   When a voltage is applied from the driver 637 to any one of the gates of the transistors 638A to 638D connected to the PORT0 terminal to the PORT3 terminal connected to the accessory driving MOT561, the transistors 638A to 638D to which the voltage is applied are applied. The current can flow from the drain to the source, the current flows to the accessory driving MOT 561 connected to the PORT0 terminal to the PORT3 terminal, and the accessory driving MOT561 is driven.
なお、各PORT0端子〜PORT3端子と役物駆動MOT561とを接続する接続線は分岐し、分岐した一方の接続線は、役物駆動MOT561に供給される電源にダイオードD及びツェナダイオードZDを介して接続される。   The connection lines connecting the PORT0 terminal to the PORT3 terminal and the accessory driving MOT 561 are branched, and one of the branched connection lines is connected to the power supplied to the accessory driving MOT 561 via the diode D and the Zener diode ZD. Connected.
また、PORT端子15は、役物駆動SOL560に接続される。役物駆動SOL560に接続されているPORT15端子に接続されるトランジスタ638Pのゲートに対してドライバ637から電圧が印加されると、電圧が印加されたトランジスタ638Pのドレインからソースへ電流が流れることが可能になり、PORT15端子に接続される役物駆動SOL560に電流が流れ、役物駆動SOL560が駆動する。   The PORT terminal 15 is connected to the accessory driving SOL 560. When a voltage is applied from the driver 637 to the gate of the transistor 638P connected to the PORT15 terminal connected to the accessory drive SOL560, a current can flow from the drain to the source of the transistor 638P to which the voltage is applied. Thus, a current flows through the accessory driving SOL 560 connected to the PORT 15 terminal, and the accessory driving SOL 560 is driven.
なお、図8Bでは、I2CI/Oエクスパンダ615に役物駆動MOT561及び役物駆動SOL560の双方が接続されているが、一つのI2CI/Oエクスパンダ615に対して、役物駆動MOT561及び役物駆動SOL560の少なくとも一方だけを接続した構成でもよい。 In FIG. 8B, with respect to I 2 CI / O Aix although both character object drive MOT561 and character object drive SOL560 Panda 615 are connected, one I 2 CI / O expander 615, the character object drive A configuration in which at least one of the MOT 561 and the accessory driving SOL 560 is connected may be used.
例えば、ステッピングモーターだけを制御するグループとしてのI2CI/Oエクスパンダ615を専用に設けたり、ソレノイドだけを制御するグループとしてのI2CI/Oエクスパンダ615を専用に設けるようにしてもよい。このような構成により、同一グループに属する演出装置を同じタイミングで制御することが可能となるので、高速処理が必要な演出装置だけをグループ化して効率よく制御することも可能となる。 For example, an I 2 CI / O expander 615 as a group that controls only the stepping motor may be provided exclusively, or an I 2 CI / O expander 615 as a group that controls only the solenoid may be provided exclusively. . With such a configuration, it is possible to control the rendering devices belonging to the same group at the same timing, and therefore it becomes possible to group and control only the rendering devices that require high-speed processing.
図9は、本発明の第1実施形態の中継基板600の入出力に関する接続線の回路図である。   FIG. 9 is a circuit diagram of connection lines related to input / output of the relay board 600 according to the first embodiment of the present invention.
中継基板600は、上流コネクタ601、二つの下流コネクタ602A、602B、及びI2CI/Oエクスパンダ615を備える。 The relay board 600 includes an upstream connector 601, two downstream connectors 602A and 602B, and an I 2 CI / O expander 615.
上流コネクタ601は中継基板600よりも上流のマスタIC570に接続されるコネクタであり、コネクタ602A、602Bは、中継基板600よりも下流の装飾制御装置610に接続される。   The upstream connector 601 is a connector connected to the master IC 570 upstream of the relay board 600, and the connectors 602 A and 602 B are connected to the decoration control device 610 downstream of the relay board 600.
二つの下流コネクタ602A、602Bに接続線SDAを接続するために、上流コネクタ601から延びる内部接続線SDA911は分岐901で第1接続線SDA921と第2接続線SDA931とに分岐する。第1接続線SDA921は下流コネクタ602Aに接続され、第2接続線SDA931は下流コネクタ602Bに接続される。   In order to connect the connection line SDA to the two downstream connectors 602A and 602B, the internal connection line SDA911 extending from the upstream connector 601 branches at a branch 901 into a first connection line SDA921 and a second connection line SDA931. The first connection line SDA921 is connected to the downstream connector 602A, and the second connection line SDA931 is connected to the downstream connector 602B.
同じく、上流コネクタ601から延びる内部接続線SCL912は分岐902で第1接続線SCL922と第2接続線SCL932とに分岐する。第1接続線SCL922は下流コネクタ602Aに接続され、第2接続線SCL932は下流コネクタ602Bに接続される。   Similarly, the internal connection line SCL912 extending from the upstream connector 601 branches at a branch 902 into a first connection line SCL922 and a second connection line SCL932. The first connection line SCL922 is connected to the downstream connector 602A, and the second connection line SCL932 is connected to the downstream connector 602B.
接続線SDAをI2CI/Oエクスパンダ615に接続するために、第2接続線SDA931は分岐903で分岐し、分岐した第2接続線SDA931はI2CI/Oエクスパンダ615の図8A及び図8に示すSDA端子に接続される。また、接続線SCLをI2CI/Oエクスパンダ615に接続するために、第2接続線SCL932は分岐904で分岐し、分岐した第2接続線SCL932はI2CI/Oエクスパンダ615の図8A及び図8Bに示すSCL端子に接続される。 In order to connect the connection line SDA to the I 2 CI / O expander 615, the second connection line SDA931 branches at the branch 903, and the branched second connection line SDA931 is the I 2 CI / O expander 615 in FIG. It is connected to the SDA terminal shown in FIG. Further, in order to connect the connection line SCL to the I 2 CI / O expander 615, the second connection line SCL 932 branches at the branch 904, and the branched second connection line SCL 932 is a diagram of the I 2 CI / O expander 615. 8A and the SCL terminal shown in FIG. 8B.
なお、I2CI/Oエクスパンダ615には、I2CI/Oエクスパンダ615の電源電圧となる電圧Vccが供給されている。また、図9では図示されていないが、I2CI/Oエクスパンダ615からは、中継基板600に設けたLED(装飾装置200)を駆動する各ポート0〜15の信号線(図8A参照)が出力されている。 Note that the I 2 CI / O expander 615 is supplied with a voltage Vcc that is a power supply voltage of the I 2 CI / O expander 615. Although not shown in FIG. 9, from the I 2 CI / O expander 615, signal lines of ports 0 to 15 for driving LEDs (decoration device 200) provided on the relay board 600 (see FIG. 8A). Is output.
また、I2CI/Oエクスパンダ615は、第2接続線SDA931及び第2接続線SCL932が接続されるとしたが、第1接続線SDA921及び第1接続線SCL922に接続されてもよい。 Further, although the I 2 CI / O expander 615 is connected to the second connection line SDA931 and the second connection line SCL932, it may be connected to the first connection line SDA921 and the first connection line SCL922.
2CI/Oエクスパンダ615が上流のマスタIC570に接続線SDAを介して出力する信号、及び上流のマスタIC570から中継基板600のI2CI/Oエクスパンダ615へ接続線SDAを介して入力される信号のノイズを除去するために、内部接続線SDA911にはツェナダイオードZD941が接続されている。 I 2 CI / O Aix input expander 615 via the connection line SDA signal is output via the connection line SDA upstream of the master IC570, and from the upstream of the master IC570 to I 2 CI / O expander 615 of the relay board 600 The Zener diode ZD941 is connected to the internal connection line SDA911 in order to remove the noise of the generated signal.
具体的には、内部接続線SDA911は分岐905で分岐し、分岐した内部接続線SDA911はツェナダイオードZD941のカソード側に接続され、ツェナダイオードZD941のアノード側は接地されている。   Specifically, the internal connection line SDA911 branches at the branch 905, the branched internal connection line SDA911 is connected to the cathode side of the Zener diode ZD941, and the anode side of the Zener diode ZD941 is grounded.
このため、内部接続線SDA911に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD941によって逃がされる。   For this reason, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the internal connection line SDA911 is released by the Zener diode ZD941.
また、上流のマスタIC570から中継基板600のI2CI/Oエクスパンダ615へ接続線SCLを介して入力される信号のノイズを除去するために、内部接続線SCL912にはツェナダイオードZD942が接続されている。 In addition, a Zener diode ZD942 is connected to the internal connection line SCL912 in order to remove noise of a signal input from the upstream master IC 570 to the I 2 CI / O expander 615 of the relay board 600 via the connection line SCL. ing.
具体的には、内部接続線SCL912は分岐906で分岐し、分岐した内部接続線SCL912はツェナダイオードZD942のカソード側に接続され、ツェナダイオードZD942のアノード側は接地されている。   Specifically, the internal connection line SCL912 branches at a branch 906, the branched internal connection line SCL912 is connected to the cathode side of the Zener diode ZD942, and the anode side of the Zener diode ZD942 is grounded.
このため、内部接続線SCL912に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD942によって逃がされる。   For this reason, a voltage (for example, a pulsed noise signal) applied to the internal connection line SCL912 is released by the Zener diode ZD942.
中継基板600のI2CI/Oエクスパンダ615が下流コネクタ602Aに接続された装飾制御装置610に接続線SDAを介して出力する信号、及び下流コネクタ602Aに接続された装飾制御装置610から中継基板600のI2CI/Oエクスパンダ615へ接続線SDAを介して入力される信号のノイズを除去するために、第1接続線SDA921にはツェナダイオードZD943が接続されている。 A signal output from the I 2 CI / O expander 615 of the relay board 600 via the connection line SDA to the decoration control device 610 connected to the downstream connector 602A, and the relay board from the decoration control device 610 connected to the downstream connector 602A. A Zener diode ZD943 is connected to the first connection line SDA921 in order to remove noise of a signal input to the 600 I 2 CI / O expander 615 via the connection line SDA.
具体的には、第1接続線SDA921は分岐907で分岐し、分岐した第1接続線SDA921はツェナダイオードZD943のカソード側に接続され、ツェナダイオードZD943のアノード側は接地されている。   Specifically, the first connection line SDA921 branches at a branch 907, the branched first connection line SDA921 is connected to the cathode side of the Zener diode ZD943, and the anode side of the Zener diode ZD943 is grounded.
このため、内部接続線SDA921に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD943によって逃がされる。   Therefore, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the internal connection line SDA921 is released by the Zener diode ZD943.
また、第1接続線SDA921に接続されるツェナダイオードZD943と同じく、第2接続線SDA931にもツェナダイオード945が接続される。   Similarly to the Zener diode ZD943 connected to the first connection line SDA921, the Zener diode 945 is also connected to the second connection line SDA931.
また、中継基板600のI2CI/Oエクスパンダ615から下流コネクタ602Aに接続された装飾制御装置610へ接続線SCLを介して入力される信号のノイズを除去するために、第1接続線SCL922にはツェナダイオードZD944が接続されている。 The first connection line SCL922 is used to remove noise of a signal input from the I 2 CI / O expander 615 of the relay board 600 to the decoration control device 610 connected to the downstream connector 602A via the connection line SCL. Is connected to a Zener diode ZD944.
具体的には、第1接続線SCL922は分岐908で分岐し、分岐した第1接続線SCL922はツェナダイオードZD944のカソード側に接続され、ツェナダイオードZD944のアノード側は接地されている。   Specifically, the first connection line SCL922 branches at a branch 908, the branched first connection line SCL922 is connected to the cathode side of the Zener diode ZD944, and the anode side of the Zener diode ZD944 is grounded.
このため、内部接続線SCL922に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD944によって逃がされる。   For this reason, a voltage (for example, a pulse noise signal) of a predetermined level or higher applied to the internal connection line SCL922 is released by the Zener diode ZD944.
また、第1接続線SCL922に接続されるツェナダイオードZD944と同じく、第2接続線SCL932にもツェナダイオードZD946が接続される。   Similarly to the Zener diode ZD944 connected to the first connection line SCL922, the Zener diode ZD946 is also connected to the second connection line SCL932.
また、マスタIC570に接続される上流側の接続線SDA、及び装飾制御装置610に接続される下流側の接続線SDAの電圧をプルアップするためのプルアップ抵抗R951が、第1接続線SDA921に接続される。同じく、マスタIC570に接続される上流側の接続線SCL、及び装飾制御装置610に接続される下流側の接続線SCLの電圧をプルアップするためのプルアップ抵抗R952が、第1接続線SDA922に接続される。   In addition, a pull-up resistor R951 for pulling up the voltage of the upstream connection line SDA connected to the master IC 570 and the downstream connection line SDA connected to the decoration control device 610 is provided in the first connection line SDA921. Connected. Similarly, a pull-up resistor R952 for pulling up the voltage of the upstream connection line SCL connected to the master IC 570 and the downstream connection line SCL connected to the decoration control device 610 is provided in the first connection line SDA922. Connected.
具体的には、第1接続線SDA921は分岐909で分岐し、分岐した第1接続線SDA921はプルアップ抵抗R951に接続される。同じく第1接続線SCL922は分岐910で分岐し、分岐した第1接続線SCL922はプルアップ抵抗R952に接続される。   Specifically, the first connection line SDA921 branches at the branch 909, and the branched first connection line SDA921 is connected to the pull-up resistor R951. Similarly, the first connection line SCL922 branches at a branch 910, and the branched first connection line SCL922 is connected to a pull-up resistor R952.
なお、接続線SDA及び接続線SCLの電圧をプルアップするプルアップ抵抗951、952は、中継基板600が備えなくてもよく、マスタIC570が備えてもよいし、中継基板600以外の装飾制御装置610が備えてもよい。要するに、接続線SDA及び接続線SCLを駆動するトランジスタのドレインの端子に、電圧Vccを供給できる箇所であれば、どこでもよい。   Note that the pull-up resistors 951 and 952 for pulling up the voltages of the connection line SDA and the connection line SCL may not be included in the relay substrate 600, may be included in the master IC 570, or a decoration control device other than the relay substrate 600. 610 may be provided. In short, it may be anywhere as long as the voltage Vcc can be supplied to the drain terminals of the transistors that drive the connection line SDA and the connection line SCL.
中継基板600のI2CI/Oエクスパンダ615に電源電圧を供給する接続線Vccに接続される上流コネクタ601のVcc端子から延びる内部接続線Vcc971と、上流コネクタ601のGND端子から延び、接地されている内部接続線GND972とは、平滑コンデンサC961及びバイパスコンデンサ962を介して接続されている。 The internal connection line Vcc971 extending from the Vcc terminal of the upstream connector 601 connected to the connection line Vcc for supplying the power supply voltage to the I 2 CI / O expander 615 of the relay board 600 and the GND terminal of the upstream connector 601 are grounded. The internal connection line GND972 is connected via a smoothing capacitor C961 and a bypass capacitor 962.
平滑コンデンサC961は、電源の電圧波形を滑らかにするためのコンデンサであり、バイパスコンデンサCP962は、電源の電圧のノイズを除去するためのコンデンサである。   The smoothing capacitor C961 is a capacitor for smoothing the voltage waveform of the power supply, and the bypass capacitor CP962 is a capacitor for removing noise of the power supply voltage.
このため、中継基板600のI2CI/Oエクスパンダ615に供給される電源電圧は、平滑コンデンサC961により電圧が平滑化され、バイパスコンデンサ962によりノイズが除去されて、I2CI/Oエクスパンダ615に供給される。 For this reason, the power supply voltage supplied to the I 2 CI / O expander 615 of the relay board 600 is smoothed by the smoothing capacitor C961, and noise is removed by the bypass capacitor 962, so that the I 2 CI / O expander is removed. 615 is supplied.
同じく、下流コネクタ602A、602BのVcc端子から延びる内部接続線Vcc973と、GND端子から延びる内部接続線GND974とは、平滑コンデンサC961及びバイパスコンデンサ962を介して接続されている。これによって、平滑化され、ノイズが除去された電圧が下流の装飾制御装置610に接続される接続線Vccに印加される。   Similarly, the internal connection line Vcc973 extending from the Vcc terminal of the downstream connectors 602A and 602B and the internal connection line GND974 extending from the GND terminal are connected via a smoothing capacitor C961 and a bypass capacitor 962. As a result, the smoothed and noise-free voltage is applied to the connection line Vcc connected to the downstream decoration control device 610.
図10は、本発明の第1実施形態の装飾制御装置610の入出力に関する接続線の回路図である。   FIG. 10 is a circuit diagram of connection lines related to input / output of the decoration control device 610 according to the first embodiment of the present invention.
装飾制御装置610は、上流コネクタ611、I2CI/Oエクスパンダ615、及び下流コネクタ612を備える。 The decoration control device 610 includes an upstream connector 611, an I 2 CI / O expander 615, and a downstream connector 612.
上流コネクタ611には、中継基板600又は上流側の装飾制御装置610からバスが接続される。下流コネクタ612には、下流側の装飾制御装置610に接続するバスが接続される。   A bus is connected to the upstream connector 611 from the relay board 600 or the decoration control device 610 on the upstream side. The downstream connector 612 is connected to a bus connected to the decoration control device 610 on the downstream side.
上流コネクタ611のSDA端子と下流コネクタ612のSDA端子とは、内部接続線SDA1011によって接続されている。また、上流コネクタ611のSCL端子と下流コネクタ612のSCL端子とは、内部接続線SCL1012によって接続されている。   The SDA terminal of the upstream connector 611 and the SDA terminal of the downstream connector 612 are connected by an internal connection line SDA1011. The SCL terminal of the upstream connector 611 and the SCL terminal of the downstream connector 612 are connected by an internal connection line SCL1012.
接続線SDAをI2CI/Oエクスパンダ615に接続するために、内部接続線SDA1011は分岐1001で分岐し、分岐した内部接続線SDA1011はI2CI/Oエクスパンダ615の図8A及び図8に示すSDA端子に接続される。また、接続線SCLをI2CI/Oエクスパンダ615に接続するために、内部接続線SCL1012は分岐1002で分岐し、分岐した内部接続線SCL1012はI2CI/Oエクスパンダ615の図8A及び図8Bに示すSCL端子に接続される。 In order to connect the connection line SDA to the I 2 CI / O expander 615, the internal connection line SDA1011 branches at the branch 1001, and the branched internal connection line SDA1011 is the I 2 CI / O expander 615 shown in FIGS. To the SDA terminal shown in FIG. Further, in order to connect the connection line SCL to the I 2 CI / O expander 615, the internal connection line SCL 1012 branches at the branch 1002, and the branched internal connection line SCL 1012 is the I 2 CI / O expander 615 shown in FIG. It is connected to the SCL terminal shown in FIG. 8B.
なお、I2CI/Oエクスパンダ615には、I2CI/Oエクスパンダ615の電源電圧となる電圧Vccが供給されている。また、図10では図示されていないが、I2CI/Oエクスパンダ615からは、当該装飾制御装置610に係わるLED(装飾装置200)を駆動する各ポート0〜15の信号線(図8A参照)が出力されている。 Note that the I 2 CI / O expander 615 is supplied with a voltage Vcc that is a power supply voltage of the I 2 CI / O expander 615. Although not shown in FIG. 10, the I 2 CI / O expander 615 provides signal lines for the ports 0 to 15 for driving the LEDs (decoration device 200) related to the decoration control device 610 (see FIG. 8A). ) Is output.
図10に示す装飾制御装置610のI2CI/Oエクスパンダ615が上流コネクタ611に接続された上流の装飾制御装置610又は中継基板600に接続線SDAを介して出力する信号、及び上流コネクタ611に接続された上流の装飾制御装置610又は中継基板600から図10に示す装飾制御装置610のI2CI/Oエクスパンダ615へ接続線SDAを介して入力される信号のノイズを除去するために、内部接続線SDA1011にはツェナダイオードZD1041が接続されている。 The signal output from the I 2 CI / O expander 615 of the decoration control device 610 shown in FIG. 10 to the upstream decoration control device 610 connected to the upstream connector 611 or the relay board 600 via the connection line SDA, and the upstream connector 611 In order to remove the noise of the signal input via the connection line SDA from the upstream decoration control device 610 or relay board 600 connected to the I 2 CI / O expander 615 of the decoration control device 610 shown in FIG. The zener diode ZD1041 is connected to the internal connection line SDA1011.
具体的には、内部接続線SDA1011は分岐1003で分岐し、分岐した内部接続線SDA1011はツェナダイオードZD1041のカソード側に接続され、ツェナダイオードZD1041のアノード側は接地されている。   Specifically, the internal connection line SDA1011 branches at a branch 1003, the branched internal connection line SDA1011 is connected to the cathode side of the Zener diode ZD1041, and the anode side of the Zener diode ZD1041 is grounded.
このため、内部接続線SDA1011に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD1041によって逃がされる。   For this reason, a voltage (for example, a pulsed noise signal) higher than a predetermined voltage applied to the internal connection line SDA1011 is released by the Zener diode ZD1041.
また、上流コネクタ611に接続される上流の装飾制御装置610又は中継基板600から図10に示す装飾制御装置610のI2CI/Oエクスパンダ615へ接続線SCLを介して入力される信号のノイズを除去するために、内部接続線SCL1012にはツェナダイオードZD942が接続されている。 Further, noise of a signal input from the upstream decoration control device 610 or the relay board 600 connected to the upstream connector 611 to the I 2 CI / O expander 615 of the decoration control device 610 shown in FIG. 10 via the connection line SCL. In order to eliminate this, a Zener diode ZD942 is connected to the internal connection line SCL1012.
具体的には、内部接続線SCL1012は分岐1004で分岐し、分岐した内部接続線SCL1012はツェナダイオードZD1042のカソード側に接続され、ツェナダイオードZD1042のアノード側は接地されている。   Specifically, the internal connection line SCL1012 branches at a branch 1004, the branched internal connection line SCL1012 is connected to the cathode side of the Zener diode ZD1042, and the anode side of the Zener diode ZD1042 is grounded.
このため、内部接続線SCL1012に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD1042によって逃がされる。   For this reason, a voltage (for example, a pulsed noise signal) applied to the internal connection line SCL 1012 at a predetermined level or more is released by the Zener diode ZD1042.
図10に示す装飾制御装置610のI2CI/Oエクスパンダ615が下流コネクタ612に接続された下流の装飾制御装置610に接続線SDAを介して出力する信号、及び下流コネクタ612に接続された下流の装飾制御装置610から図10に示す装飾制御装置のI2CI/Oエクスパンダ615へ接続線SDAを介して入力される信号のノイズを除去するために、内部接続線SDA1011にはツェナダイオードZD1043が接続されている。 The I 2 CI / O expander 615 of the decoration control device 610 shown in FIG. 10 is connected to the downstream decoration control device 610 connected to the downstream connector 612 via the connection line SDA and to the downstream connector 612. In order to remove noise from the signal input via the connection line SDA from the downstream decoration control device 610 to the I 2 CI / O expander 615 of the decoration control device shown in FIG. ZD1043 is connected.
具体的には、内部接続線SDA1011は分岐1005で分岐し、分岐した内部接続線SDA1011はツェナダイオードZD1043のカソード側に接続され、ツェナダイオードZD1043のアノード側は接地されている。   Specifically, the internal connection line SDA1011 branches at a branch 1005, the branched internal connection line SDA1011 is connected to the cathode side of the Zener diode ZD1043, and the anode side of the Zener diode ZD1043 is grounded.
このため、内部接続線SDA1011に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD1043によって逃がされる。   For this reason, a voltage (for example, a pulse noise signal) of a predetermined level or more applied to the internal connection line SDA1011 is released by the Zener diode ZD1043.
また、図10に示す装飾制御装置610のI2CI/Oエクスパンダ615から下流コネクタ612に接続された下流の装飾制御装置610へ接続線SCLを介して入力される信号のノイズを除去するために、内部接続線SCL1012にはツェナダイオードZD1044が接続されている。 Further, in order to remove noise of a signal input via the connection line SCL from the I 2 CI / O expander 615 of the decoration control device 610 shown in FIG. 10 to the downstream decoration control device 610 connected to the downstream connector 612. In addition, a Zener diode ZD1044 is connected to the internal connection line SCL1012.
具体的には、内部接続線SCL1012は分岐1006で分岐し、分岐した内部接続線SCL1012はツェナダイオードZD1044のカソード側に接続され、ツェナダイオードZD1044のアノード側は接地されている。   Specifically, the internal connection line SCL1012 branches at a branch 1006, the branched internal connection line SCL1012 is connected to the cathode side of the Zener diode ZD1044, and the anode side of the Zener diode ZD1044 is grounded.
このため、内部接続線SCL1012に印加された所定以上の電圧(例えば、パルス性のノイズ信号)は、ツェナダイオードZD1044によって逃がされる。   For this reason, a voltage (for example, a pulse noise signal) applied to the internal connection line SCL 1012 is more than a predetermined voltage and is released by the Zener diode ZD1044.
装飾制御装置610のI2CI/Oエクスパンダ615に電源電圧を供給する接続線Vccに接続される上流コネクタ611のVcc端子から延びる内部接続線Vcc1071と、上流コネクタ611のGND端子から延び、接地されている内部接続線GND1072とは、平滑コンデンサC1061及びバイパスコンデンサ1062を介して接続されている。 The internal connection line Vcc1071 extending from the Vcc terminal of the upstream connector 611 connected to the connection line Vcc for supplying the power supply voltage to the I 2 CI / O expander 615 of the decoration control device 610, and the GND terminal of the upstream connector 611 extending to the ground The internal connection line GND 1072 is connected via a smoothing capacitor C 1061 and a bypass capacitor 1062.
平滑コンデンサC1061は図9に示す平滑コンデンサC961と同じコンデンサであり、バイパスコンデンサCP1062は図9に示すバイパスコンデンサ962と同じコンデンサである。   The smoothing capacitor C1061 is the same capacitor as the smoothing capacitor C961 shown in FIG. 9, and the bypass capacitor CP1062 is the same capacitor as the bypass capacitor 962 shown in FIG.
また、下流コネクタ612のVcc端子から延びる内部接続線Vcc1073と、GND端子から延びる内部接続線GND1074とは、平滑コンデンサC1061及びバイパスコンデンサ1062を介して接続されている。   Further, the internal connection line Vcc 1073 extending from the Vcc terminal of the downstream connector 612 and the internal connection line GND 1074 extending from the GND terminal are connected via a smoothing capacitor C 1061 and a bypass capacitor 1062.
図11は、本発明の第1の実施形態の演出制御装置550から装飾制御装置610に出力されるデータに含まれるスレーブアドレス1100の説明図である。   FIG. 11 is an explanatory diagram of the slave address 1100 included in the data output from the presentation control device 550 to the decoration control device 610 according to the first embodiment of this invention.
スレーブアドレス1100は、上位3ビットからなる固定アドレス部1101及び下位5ビットからなる可変アドレス部1102を含む。   The slave address 1100 includes a fixed address part 1101 consisting of upper 3 bits and a variable address part 1102 consisting of lower 5 bits.
固定アドレス部1101は、「110」が予め設定されていて、I2CI/Oエクスパンダ615が変更できないアドレスである。 The fixed address portion 1101 is an address that is preset with “110” and cannot be changed by the I 2 CI / O expander 615.
可変アドレス部1102は、I2CI/Oエクスパンダ615に設定可能なアドレスであり、制御対象となるI2CI/Oエクスパンダ615のA0〜A3の端子に設定されているパターンに対応した4ビットのI2CI/Oエクスパンダアドレス1103と、当該データが読み出し要求であるのか書き込み要求であるのかを示す1ビットのR/W識別データ1104と、が含まれる。 Variable address portion 1102 is a configurable address I 2 CI / O expander 615, corresponding to a pattern that is set to A0~A3 terminal of I 2 CI / O expander 615 to be controlled 4 A bit I 2 CI / O expander address 1103 and 1-bit R / W identification data 1104 indicating whether the data is a read request or a write request are included.
演出制御装置550から装飾制御装置610に出力される演出制御データは、書き込み要求であるので、R/W識別データ1104には、通常「0」が登録される。   Since the effect control data output from the effect control device 550 to the decoration control device 610 is a write request, “0” is normally registered in the R / W identification data 1104.
図12は、本発明の第1の実施形態のI2CI/Oエクスパンダアドレステーブル1200の説明図である。 FIG. 12 is an explanatory diagram of the I 2 CI / O expander address table 1200 according to the first embodiment of this invention.
2CI/Oエクスパンダアドレステーブル1200は、マスタIC570によって管理されるテーブルである。I2CI/Oエクスパンダアドレステーブル1200は、スレーブアドレス1201とI2CI/Oエクスパンダアドレス1202との対応関係を示している。 The I 2 CI / O expander address table 1200 is a table managed by the master IC 570. The I 2 CI / O expander address table 1200 shows the correspondence between the slave address 1201 and the I 2 CI / O expander address 1202.
スレーブアドレス1201には、演出制御装置550により送受信の対象として指定される装飾制御装置610のスレーブアドレスが格納されている。スレーブアドレスは、図13で前述したように、上位3ビットからなる固定アドレス部と、4ビットのI2CI/Oエクスパンダアドレスと、1ビットのR/W識別データとを組み合わせて構成される。 The slave address 1201 stores the slave address of the decoration control device 610 specified by the effect control device 550 as a transmission / reception target. As described above with reference to FIG. 13, the slave address is configured by combining a fixed address portion composed of upper 3 bits, a 4-bit I 2 CI / O expander address, and 1-bit R / W identification data. .
2CI/Oエクスパンダアドレス1202には、図8Aや図8Bで前述したように、各スレーブアドレスに対応する4ビットのI2CI/Oエクスパンダアドレスが登録される。 In the I 2 CI / O expander address 1202, a 4-bit I 2 CI / O expander address corresponding to each slave address is registered as described above with reference to FIGS. 8A and 8B.
ただし、I2CI/Oエクスパンダアドレスのうち、アドレス「1000」及びアドレス「1011」は、各I2CI/Oエクスパンダ615を相互に識別するための固有のアドレスとしては使用できない。 However, among the I 2 CI / O expander addresses, the address “1000” and the address “1011” cannot be used as unique addresses for identifying the I 2 CI / O expanders 615 from each other.
「1000」は、すべての装飾制御装置610に対する指令を出力する場合に指定されるアドレス(オールコールアドレス)の電源投入時のデフォルト値として用いられる。「1011」はソフトウェアによって、マスタIC570に接続されている全ての装飾制御装置610を無条件にリセットする場合に用いられる共通アドレスである。   “1000” is used as a default value at the time of power-on of an address (all call address) specified when outputting commands to all the decoration control devices 610. “1011” is a common address used when all the decoration control devices 610 connected to the master IC 570 are unconditionally reset by software.
このように、装飾制御装置610のI2CI/Oエクスパンダ615に設定可能な固有アドレスは14個であるために、演出制御装置550は、14個のI2CI/Oエクスパンダ615を制御できる。また、一つの装飾制御装置610は、PORT0〜PORT15を備えるので、16個(言い換えれば16種類)のLEDを制御できる。よって、演出制御装置550は、224個(言い換えれば224種類)のLEDを制御できる。 As described above, since there are 14 unique addresses that can be set in the I 2 CI / O expander 615 of the decoration control device 610, the effect control device 550 controls the 14 I 2 CI / O expanders 615. it can. In addition, since one decoration control device 610 includes PORT0 to PORT15, it can control 16 (in other words, 16 types) LEDs. Therefore, the production control device 550 can control 224 (in other words, 224 types) LEDs.
図13は、本発明の第1の実施形態のI2CI/Oエクスパンダ615に備わる出力設定レジスタ635(図7参照)に割り当てられたワークレジスタを説明するための図である。 FIG. 13 is a diagram for explaining a work register assigned to the output setting register 635 (see FIG. 7) included in the I 2 CI / O expander 615 according to the first embodiment of this invention.
2CI/Oエクスパンダ615の出力設定レジスタ635には、ワークレジスタ(デバイスレジスタ)と、コントロールレジスタ(制御レジスタ)とが割り当てられている。ワークレジスタは、I2CI/Oエクスパンダ615に対して予め定義されている設定を行うための情報や、I2CI/Oエクスパンダ615に接続されている演出装置(例えば、LED)の出力態様を特定するための情報を記憶するものである。また、コントロールレジスタは、ワークレジスタへのデータ書き込み手順を規定する情報を記憶するもである。 A work register (device register) and a control register (control register) are assigned to the output setting register 635 of the I 2 CI / O expander 615. Work register, and information for setting the predefined relative I 2 CI / O Expander 615, the output of the effect device connected to the I 2 CI / O expander 615 (e.g., LED) Information for specifying an aspect is stored. The control register also stores information defining the procedure for writing data to the work register.
なお、図13に示すように、ワークレジスタは、複数の情報を異なる記憶領域に分散して記憶する構成となっており、各記憶領域毎に異なるレジスタ番号が付与されている。   As shown in FIG. 13, the work register has a configuration in which a plurality of pieces of information are distributed and stored in different storage areas, and different register numbers are assigned to the respective storage areas.
レジスタ番号が「00h」となる記憶領域には、「MODE1」というレジスタ名が付与されており、また、レジスタ番号が「01h」となる記憶領域には、「MODE2」というレジスタ名が付与されている。レジスタ番号「00h」及び「01h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、I2CI/Oエクスパンダ615の初期設定が行われる。 A register name “MODE1” is assigned to the storage area with the register number “00h”, and a register name “MODE2” is assigned to the storage area with the register number “01h”. Yes. When values are written in the storage areas of the register numbers “00h” and “01h”, the I 2 CI / O expander 615 is initialized based on the written values.
レジスタ番号が「02h」〜「11h」となる記憶領域には、「PWM0」〜「PWM15」というレジスタ名が付与されている。レジスタ番号「02h」〜「11h」の記憶領域のいずれかに値が書き込まれると、I2CI/Oエクスパンダ615に接続される発光装置を構成する16個のLEDのうち、値が書き込まれたレジスタ番号に対応するLEDの輝度が、書き込まれた値に基づいて調整される。例えば、レジスタ番号「02h」の記憶領域に値が書き込まれた場合には、図8Aに示すポート0に接続されたLED0の輝度が調整される。 Register names “PWM0” to “PWM15” are assigned to storage areas having register numbers “02h” to “11h”. When a value is written in any of the storage areas of register numbers “02h” to “11h”, the value is written out of the 16 LEDs constituting the light emitting device connected to the I 2 CI / O expander 615. The luminance of the LED corresponding to the register number is adjusted based on the written value. For example, when a value is written in the storage area of the register number “02h”, the luminance of the LED 0 connected to the port 0 shown in FIG. 8A is adjusted.
なお、I2CI/Oエクスパンダ615に役物駆動SOL560が接続される場合には、役物駆動SOL560が接続されるポートに対応するレジスタ番号の記憶領域には、役物駆動SOL560を通電して作動するか、通電せずに未作動状態にするかを示す値が書き込まれる。 When the accessory driving SOL 560 is connected to the I 2 CI / O expander 615, the accessory driving SOL 560 is energized in the storage area of the register number corresponding to the port to which the accessory driving SOL 560 is connected. A value indicating whether to operate or not to energize is written.
また、I2CI/Oエクスパンダ615に役物駆動MOT561が接続される場合には、役物駆動MOT561が接続されるポートに対応するレジスタ番号の記憶領域には、役物駆動MOT561の目標回転位置を示す値が書き込まれる。 When the accessory driving MOT 561 is connected to the I 2 CI / O expander 615, the target rotation of the accessory driving MOT 561 is stored in the storage area of the register number corresponding to the port to which the accessory driving MOT 561 is connected. A value indicating the position is written.
レジスタ番号が「12h」となる記憶領域には、「GRPPWM」というレジスタ名が付与され、レジスタ番号が「13h」となる記憶領域には、「GRPFREQ」というレジスタ名が付与されている。レジスタ番号「12h」及び「13h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、全体のLED(16個のLED)の点滅パターンが設定される。   A register name “GRPPWM” is assigned to the storage area with the register number “12h”, and a register name “GRPFREQ” is assigned to the storage area with the register number “13h”. When a value is written in the storage areas of the register numbers “12h” and “13h”, a blinking pattern of all LEDs (16 LEDs) is set based on the written value.
具体的には、レジスタ番号「12h」の記憶領域に値が書き込まれた場合には、全体のLEDのオン・オフ比率であるデューティサイクルが設定され、レジスタ番号「13h」の記憶領域に値が書き込まれた場合には、全体のLEDの点滅周期が設定される。   Specifically, when a value is written in the storage area of the register number “12h”, the duty cycle that is the on / off ratio of the entire LED is set, and the value is stored in the storage area of the register number “13h”. When written, the blinking cycle of the entire LED is set.
レジスタ番号が「14h」となる記憶領域には、「LEDOUT0」というレジスタ名が付与されている。レジスタ番号「14h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、LED0〜LED3の出力状態が設定される。   A register name “LEDOUT0” is given to the storage area where the register number is “14h”. When a value is written in the storage area of the register number “14h”, the output states of the LEDs 0 to LED3 are set based on the written value.
レジスタ番号が「15h」となる記憶領域には、「LEDOUT1」というレジスタ名が付与されている。レジスタ番号「15h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、LED4〜LED7の出力状態が設定される。   A register name “LEDOUT1” is given to the storage area where the register number is “15h”. When a value is written in the storage area of the register number “15h”, the output states of the LEDs 4 to 7 are set based on the written value.
レジスタ番号が「16h」となる記憶領域には、「LEDOUT2」というレジスタ名が付与されている。レジスタ番号「16h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、LED8〜LED11の出力状態が設定される。   A register name “LEDOUT2” is assigned to the storage area where the register number is “16h”. When a value is written in the storage area of the register number “16h”, the output states of the LEDs 8 to 11 are set based on the written value.
レジスタ番号が「17h」となる記憶領域には、「LEDOUT3」というレジスタ名が付与されている。レジスタ番号「17h」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、LED12〜LED15の出力状態が設定される。   A register name “LEDOUT3” is given to the storage area where the register number is “17h”. When a value is written in the storage area of the register number “17h”, the output states of the LEDs 12 to 15 are set based on the written value.
レジスタ番号が「18h」〜「1Ah」となる記憶領域には、「SUBADR1」〜「SUBADR3」というレジスタ名が付与されている。レジスタ番号「18h」〜「1Ah」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、第1サブアドレス〜第3サブアドレスが設定される。   Register names “SUBADR1” to “SUBADR3” are assigned to storage areas having register numbers “18h” to “1Ah”. When values are written in the storage areas of the register numbers “18h” to “1Ah”, the first subaddress to the third subaddress are set based on the written values.
レジスタ番号が「1Bh」となる記憶領域には、「ALLCALLADR」というレジスタ名が付与されている。レジスタ番号「1Bh」の記憶領域に値が書き込まれると、書き込まれた値に基づいて、オールコールアドレスが設定される。   A register name “ALLCALLADR” is given to the storage area whose register number is “1Bh”. When a value is written in the storage area of the register number “1Bh”, an all-call address is set based on the written value.
図14は、本発明の第1の実施形態のマスタIC570が接続線SDA及び接続線SCLを介して出力するデータのスタート条件及びストップ条件の説明図である。   FIG. 14 is an explanatory diagram of a start condition and a stop condition for data output from the master IC 570 according to the first embodiment of this invention via the connection line SDA and the connection line SCL.
接続線SCLは、データの非送信時に信号レベルがHIGHになっており、マスタIC570は、装飾制御装置610にデータを出力する際に、接続線SCLの信号レベルをLOWからHIGHに変化させ、装飾制御装置610が接続線SDAのデータを取り込むためのストローブ信号として作用させる。   The signal level of the connection line SCL is HIGH when data is not transmitted, and the master IC 570 changes the signal level of the connection line SCL from LOW to HIGH when outputting data to the decoration control device 610. Control device 610 acts as a strobe signal for taking in data on connection line SDA.
接続線SDAは、データの非送信時に信号レベルがHIGHになっており、接続線SCLのクロック信号に合わせて接続線SDAからデータが出力される。   The signal level of the connection line SDA is HIGH when data is not transmitted, and data is output from the connection line SDA in accordance with the clock signal of the connection line SCL.
マスタIC570は、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをHIGHからLOWに変化させることで、データの出力が開始することを示すスタート条件となる信号を出力する。   Master IC 570 changes the signal level of connection line SDA from HIGH to LOW while maintaining the signal level of connection line SCL at HIGH, and outputs a signal that is a start condition indicating that data output starts. .
装飾制御装置610のI2CI/Oエクスパンダ615は、接続線SDA及び接続線SCLからスタート条件となる信号が入力されると、データの出力が開始することを把握する。 The I 2 CI / O expander 615 of the decoration control device 610 recognizes that data output starts when a signal serving as a start condition is input from the connection line SDA and the connection line SCL.
マスタIC570は、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをLOWからHIGHに変化させることで、データの出力が終了することを示すストップ条件を示す信号を出力する。   The master IC 570 changes the signal level of the connection line SDA from LOW to HIGH while maintaining the signal level of the connection line SCL at HIGH, and outputs a signal indicating a stop condition indicating that data output is completed. .
装飾制御装置610のI2CI/Oエクスパンダ615は、ストップ条件が入力されると、データの出力が終了することを把握する。 The I 2 CI / O expander 615 of the decoration control device 610 grasps that the output of data ends when the stop condition is input.
図15は、本発明の第1の実施形態のマスタIC570から出力されたデータが入力された装飾制御装置610が返答信号を出力するタイミングチャートである。   FIG. 15 is a timing chart at which the decoration control device 610 to which the data output from the master IC 570 according to the first embodiment of the present invention is input outputs a response signal.
装飾制御装置610は、スタート条件が成立してから接続線SCLの信号レベルの変化回数を計数し、接続線SCLのクロック信号に合わせて接続線SDAから入力されるデータを取り込む。   The decoration control device 610 counts the number of changes in the signal level of the connection line SCL after the start condition is satisfied, and takes in data input from the connection line SDA in accordance with the clock signal of the connection line SCL.
そして、装飾制御装置610は、スタート条件が成立してから接続線SCLの信号レベルの変化回数が9回に達する直前に、返答信号をマスタIC570に接続線SDAを介して出力する。換言すると、装飾制御装置610は、接続線SDAから8ビット目のデータを取り込んだ後に、接続線SCLの信号レベルがHIGHからLOWに変化することを契機に、返答信号を当該接続線SDAを介して出力する。   Then, the decoration control device 610 outputs a response signal to the master IC 570 via the connection line SDA immediately after the start condition is satisfied and immediately before the signal line change number of the connection line SCL reaches nine. In other words, the decoration control device 610 receives a response signal via the connection line SDA when the signal level of the connection line SCL changes from HIGH to LOW after taking the 8th bit data from the connection line SDA. Output.
なお、図に示すように、データの受信に成功したことを示す返答信号(ACKの返答信号)はLOWレベルによって示され、データの受信に失敗したことを示す返答信号(NACKの返答信号、図ではACK出力なしに相当)はHIGHレベルによって示される。   As shown in the figure, a response signal (ACK response signal) indicating that the data has been successfully received is indicated by a LOW level, and a response signal (NACK response signal, FIG. (Corresponding to no ACK output) is indicated by a HIGH level.
また、マスタIC570は、スタート条件が成立してから接続線SCLの信号レベルが8回変化すると、接続線SDAを解放することによって、装飾制御装置610から返答信号の入力を待機する。そして、マスタIC570は、接続線SDAを解放したまま、接続線SCLの信号レベルを変化させて、装飾制御装置610からの返答信号を取り込む。   Further, when the signal level of the connection line SCL changes eight times after the start condition is satisfied, the master IC 570 waits for a response signal from the decoration control device 610 by releasing the connection line SDA. Then, the master IC 570 changes the signal level of the connection line SCL while releasing the connection line SDA, and takes in the response signal from the decoration control device 610.
図16は、本発明の第1の実施形態のマスタIC570が演出制御データを出力する場合の接続線SDA及び接続線SCLの信号レベルのタイミングチャートである。   FIG. 16 is a timing chart of signal levels of the connection line SDA and the connection line SCL when the master IC 570 according to the first embodiment of the present invention outputs effect control data.
まず、マスタIC570は、データの出力を開始する場合には、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをHIGHからLOWに変化させることによって、スタート条件を示す信号を出力し、これからデータを出力することを装飾制御装置610に通知する。   First, when starting output of data, the master IC 570 changes the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH, thereby indicating a start condition signal. And the decoration control device 610 is notified that data will be output.
次に、マスタIC570は、合計7ビットからなる制御対象となる装飾制御装置610のスレーブアドレスを出力する。次に、マスタIC570は、読み出し要求である書き込み要求であるかを示すデータを8ビット目に出力する。   Next, the master IC 570 outputs the slave address of the decoration control device 610 to be controlled consisting of 7 bits in total. Next, the master IC 570 outputs data indicating whether the write request is a read request to the eighth bit.
そして、マスタIC570は、接続線SCLの信号レベルが9回目にHIGHになるときに、装飾制御装置610から返答信号が入力されるので、ACKの返答信号であれば接続線SDAの信号レベルがLOWに変化し、NACKの返答信号であれば接続線SDAの信号レベルがHIGHに変化する。   The master IC 570 receives a response signal from the decoration control device 610 when the signal level of the connection line SCL becomes HIGH for the ninth time. Therefore, if the response signal is an ACK response signal, the signal level of the connection line SDA is LOW. If the response signal is NACK, the signal level of the connection line SDA changes to HIGH.
次に、マスタIC570は、アドレスデータの出力後、データを、8の倍数となるビット数で出力する。マスタIC570は、データの8ビット目を出力した後、ACKの返答信号が入力されるのを待ってデータの9ビット目を出力する。以降、8の倍数番目に相当するビットのデータを出力すると、ACKの返答信号が入力されるのを確認してから、(8の倍数+1)番目のビットを出力し、全データが出力されるまで繰り返す。   Next, after outputting the address data, the master IC 570 outputs the data in the number of bits that is a multiple of 8. After outputting the eighth bit of data, master IC 570 outputs the ninth bit of data after waiting for an ACK response signal to be input. Thereafter, when data of a bit corresponding to a multiple of 8 is output, after confirming that an ACK response signal is input, a (multiple of 8 + 1) th bit is output and all data is output. Repeat until.
なお、マスタIC570は、データの8の倍数番目となるビットを出力した後、所定時間経過してもACKの返答信号が入力されない場合には、データの送信に失敗したものとみなして、再度スタート条件を送信する。次いで、接続線SDAを介して、再度アドレスデータを出力し、ACKの返答信号を確認しながら、もう一度、データを1ビット目から出力する。   If the master IC 570 outputs a bit that is a multiple of 8 after the data has been output and the ACK response signal is not received after a predetermined time, the master IC 570 assumes that the data transmission has failed and starts again. Send the condition. Next, the address data is output again via the connection line SDA, and the data is output again from the first bit while confirming the ACK response signal.
また、マスタIC570は、データの最後のビットのデータを出力した後、ACKの返答信号が入力されるのを待って、ストップ条件を示す信号を出力する。   The master IC 570 outputs the signal indicating the stop condition after outputting the data of the last bit of the data and waiting for the ACK response signal to be input.
なお、図16では、スタート条件を示す信号を出力してからストップ条件を示す信号を出力するまでの間に、合計24ビット(スレーブアドレス8ビット、データ16ビット)のデータを出力しているが、24ビット以上であってもよいし、24ビット以下であってもよい。   In FIG. 16, a total of 24 bits (slave address 8 bits, data 16 bits) are output from the time when the signal indicating the start condition is output until the time when the signal indicating the stop condition is output. , 24 bits or more, or 24 bits or less.
図17は、本発明の第1の実施形態のマスタIC570が、スレーブの個別アドレスを指定して装飾制御装置610に演出制御データを設定する場合において、マスタIC570とI2CI/Oエクスパンダ615との間で授受されるデータのフォーマットを説明する図である。 FIG. 17 shows the master IC 570 and the I 2 CI / O expander 615 when the master IC 570 of the first embodiment of the present invention sets the effect control data in the decoration control device 610 by designating the slave individual address. It is a figure explaining the format of the data transmitted / received between.
はじめに出力される8ビットのデータ1801には、データ送信の対象となる装飾制御装置610のアドレス「A0〜A6」と、当該データが読み出し要求であるのか書き込み要求であるのかを示す1ビットのR/W識別データとが含まれる。このアドレス「A0〜A6」のうち、「A4〜A6」は値「110」となる固定アドレス部であり、「A0〜A3」はI2CI/Oエクスパンダ615のA0〜A3の端子に設定されているアドレスに相当する(図8参照)。なお、このデータ1801は、図16における「ADRESS」及び「R/W」に対応するものである。 The 8-bit data 1801 that is output first includes an address “A0 to A6” of the decoration control device 610 that is the target of data transmission, and a 1-bit R that indicates whether the data is a read request or a write request. / W identification data. Among the addresses “A0 to A6”, “A4 to A6” are fixed address portions having a value “110”, and “A0 to A3” are set to terminals A0 to A3 of the I 2 CI / O expander 615. This corresponds to the address that has been set (see FIG. 8). The data 1801 corresponds to “ADDRESS” and “R / W” in FIG.
次に、出力される8ビットのデータ1802には、I2CI/Oエクスパンダ615の出力設定レジスタ635(図7参照)に割り当てられているコントロールレジスタへの設定データが含まれる。このデータ1802は、図16において1番目に送信される「DATA」に対応するものである。 Next, the output 8-bit data 1802 includes setting data for the control register assigned to the output setting register 635 (see FIG. 7) of the I 2 CI / O expander 615. This data 1802 corresponds to “DATA” transmitted first in FIG.
ここで、コントロールレジスタについて説明する。コントロールレジスタは8ビットからなり、上位3ビット「AI0〜AI2」が出力設定レジスタ635のワークレジスタへの書き込み又は読み出し方法を指定する自動書込パラメータであり、下位5ビット「D0〜D4」がワークレジスタにおけるアクセス開始位置(書き込みを開始する先頭位置、又は読み出しを開始する先頭位置)を指定するレジスタアドレスである。   Here, the control register will be described. The control register consists of 8 bits, and the upper 3 bits “AI0 to AI2” are automatic write parameters for designating the writing or reading method to the work register of the output setting register 635, and the lower 5 bits “D0 to D4” are the work. This is a register address that specifies an access start position (a start position at which writing starts or a start position at which reading starts) in the register.
自動書込パラメータは、マスタIC570によって、レジスタアドレスが指定するアクセス開始位置の領域のみをアクセス(オートインクリメントを禁止)するのか、指定するアクセス開始位置の領域に隣接する領域も含んでアクセス(オートインクリメントを許可)するのかを指定するパラメータであり、具体的には「000」、「100」、「101」、「110」、「111」の何れかの値を設定することができる。   The automatic write parameter is accessed by the master IC 570 including only the area at the access start position specified by the register address (auto-increment is prohibited) or including the area adjacent to the area at the access start position specified. (Specifically, “000”, “100”, “101”, “110”, “111”) can be set.
自動書込パラメータに「000」の値を設定すると、オートインクリメントが禁止され、レジスタアドレスが指定するアクセス開始位置の領域のみにアクセスし、開始位置以外の領域にはアクセスしない。例えば、レジスタアドレスが「10100」であれば、レジスタ番号が「14h」となる記憶領域のみにアクセスし、他の記憶領域にはアクセスしない。   When a value of “000” is set in the automatic write parameter, auto-increment is prohibited, and only the area at the access start position specified by the register address is accessed, and the area other than the start position is not accessed. For example, if the register address is “10100”, only the storage area with the register number “14h” is accessed, and the other storage areas are not accessed.
自動書込パラメータに「100」の値を設定すると、オートインクリメントが許可され、レジスタアドレスが指定するアクセス開始位置の領域にアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。そして、レジスタ番号が最終の「1Bh」となる記憶領域にアクセスした後は、レジスタ番号が「00h」となる記憶領域にアクセスし、再度、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。例えば、レジスタアドレスが「10100」であれば、レジスタ番号が「14h」となる記憶領域にアクセスした後は、レジスタ番号が「15h」→「16h」→・・→「1Bh」→「00h」→「01h」→・・となる領域(即ち、全ての領域)に、繰り返しアクセスする。   When the value of “100” is set in the auto-write parameter, auto-increment is permitted, and after accessing the area at the access start position specified by the register address, the area is accessed in order while moving the area in the direction of increasing register numbers repeat. Then, after accessing the storage area where the register number is “1Bh” at the end, the storage area where the register number is “00h” is accessed and accessed again sequentially while moving the area in the direction in which the register number increases. repeat. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →→→ “1Bh” → “00h” → “01h” →... (Ie, all areas) are repeatedly accessed.
自動書込パラメータに「101」の値を設定すると、自動書込パラメータに「100」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域にアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。但し、一旦、レジスタ番号が「11h」となる記憶領域にアクセスした後は、レジスタ番号が「02h」となる記憶領域にアクセスし、以降、レジスタ番号が「02h」〜「11h」となる区間の記録領域(LEDの輝度調整に関する領域)に繰り返しアクセスする。例えば、レジスタアドレスが「10100」であれば、レジスタ番号が「14h」となる記憶領域にアクセスした後は、レジスタ番号が「15h」→「16h」→・・→「1Bh」→「00h」→「01h」→・・となる領域に、順にアクセスする。そして、レジスタ番号が「11h」となる記憶領域にアクセスした後は、レジスタ番号が「02h」→「03h」→・・→「11h」→「02h」→「03h」→・・となる領域に、繰り返しアクセスする。   When the value of “101” is set in the automatic write parameter, the register number is set after accessing the area of the access start position specified by the register address, as in the case of setting the value of “100” in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area where the register number is “11h” is accessed, the storage area where the register number is “02h” is accessed, and thereafter the section where the register numbers are “02h” to “11h”. The recording area (area related to LED brightness adjustment) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →→→ “1Bh” → “00h” → “01h” →... After accessing the storage area where the register number is “11h”, the area where the register number is “02h” → “03h” → ··· “11h” → “02h” → “03h” → ··· , Repeatedly access.
自動書込パラメータに「110」の値を設定すると、自動書込パラメータに「100」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域にアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。但し、一旦、レジスタ番号が「13h」となる記憶領域にアクセスした後は、レジスタ番号が「12h」となる記憶領域にアクセスし、以降、レジスタ番号が「12h」〜「13h」となる区間の記録領域(LEDの点滅周期に関する領域)を繰り返しアクセスする。例えば、レジスタアドレスが「10100」であれば、レジスタ番号が「14h」となる記憶領域にアクセスした後は、レジスタ番号が「15h」→「16h」→・・→「1Bh」→「00h」→「01h」→・・となる領域に、順にアクセスする。そして、レジスタ番号が「13h」となる記憶領域にアクセスした後は、レジスタ番号が「12h」→「13h」→「12h」→「13h」→・・となる領域に、繰り返しアクセスする。   When the value “110” is set in the automatic write parameter, the register number is set after accessing the area of the access start position specified by the register address, as in the case where the value “100” is set in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area where the register number is “13h” is accessed, the storage area where the register number is “12h” is accessed, and thereafter the section where the register numbers are “12h” to “13h”. The recording area (area related to the LED blinking cycle) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →→→ “1Bh” → “00h” → “01h” →... Then, after accessing the storage area where the register number is “13h”, the area where the register number is “12h” → “13h” → “12h” → “13h” →.
自動書込パラメータに「111」の値を設定すると、自動書込パラメータに「100」の値を設定した場合と同様に、レジスタアドレスが指定するアクセス開始位置の領域にアクセスした後は、レジスタ番号が増加する方向に領域を移動しながら順にアクセスを繰り返す。但し、一旦、レジスタ番号が「13h」となる記憶領域にアクセスした後は、レジスタ番号が「02h」となる記憶領域にアクセスし、以降、レジスタ番号が「02h」〜「13h」となる区間の記録領域(LEDの輝度及び点滅周期に関する領域)に繰り返しアクセスする。例えば、レジスタアドレスが「10100」であれば、レジスタ番号が「14h」となる記憶領域にアクセスした後は、レジスタ番号が「15h」→「16h」→・・→「1Bh」→「00h」→「01h」→・・となる領域に、順にアクセスする。そして、レジスタ番号が「13h」となる記憶領域にアクセスした後は、レジスタ番号が「02h」→「03h」→・・→「13h」→「02h」→「03h」→・・となる領域に、繰り返しアクセスする。   When the value of “111” is set in the automatic write parameter, the register number is set after accessing the area of the access start position specified by the register address, as in the case of setting the value of “100” in the automatic write parameter. Access is repeated in order while moving the area in the direction of increasing. However, once the storage area where the register number is “13h” is accessed, the storage area where the register number is “02h” is accessed, and thereafter the section where the register numbers are “02h” to “13h”. The recording area (area related to the LED brightness and blinking cycle) is repeatedly accessed. For example, if the register address is “10100”, after accessing the storage area where the register number is “14h”, the register number is “15h” → “16h” →→→ “1Bh” → “00h” → “01h” →... After accessing the storage area where the register number is “13h”, the area where the register number is “02h” → “03h” → ··· “13h” → “02h” → “03h” → ··· , Repeatedly access.
図17に戻り、コントロールレジスタへの設定データ1802に続いて、ワークレジスタへの設定データ1803が出力される。この設定データ1803は、図16において2番目以降に送信される「DATA」に対応するものである。   Returning to FIG. 17, the setting data 1803 to the work register is output following the setting data 1802 to the control register. This setting data 1803 corresponds to “DATA” transmitted after the second in FIG.
自動書込パラメータを「000」とした場合には、この設定データ1803は、レジスタアドレスが指定する1箇所の記憶領域を更新するために必要な8ビットのデータとなる。自動書込パラメータを「000」以外の値とした場合には、この設定データ1803は、レジスタアドレスが指定する記憶領域を先頭に、複数の領域を繰り返し更新するために必要な8の倍数となるビットのデータとなる。   When the automatic writing parameter is “000”, the setting data 1803 is 8-bit data necessary for updating one storage area designated by the register address. When the automatic write parameter is set to a value other than “000”, the setting data 1803 is a multiple of 8 necessary for repeatedly updating a plurality of areas starting from the storage area specified by the register address. Bit data.
図18は、本発明の第1の実施形態のマスタIC570が、スレーブの個別アドレスを指定して装飾制御装置610に演出制御データを設定する場合において、マスタIC570とI2CI/Oエクスパンダ615との間で授受される演出制御データに具体的な数値を適用したものである。本図では、オートインクリメントを禁止して、ワークレジスタの1箇所の記憶領域だけを更新する演出制御データを例示しており、I2CI/Oエクスパンダ615のPORT0端子〜PORT3端子に接続されるLEDの発光状態を更新する場合を想定している。 FIG. 18 shows the master IC 570 and the I 2 CI / O expander 615 when the master IC 570 according to the first embodiment of the present invention designates the slave individual address and sets the effect control data in the decoration control device 610. Specific numerical values are applied to the production control data exchanged with the. This figure illustrates the presentation control data that prohibits auto-increment and updates only one storage area of the work register, and is connected to the PORT0 terminal to the PORT3 terminal of the I 2 CI / O expander 615. The case where the light emission state of LED is updated is assumed.
まず、はじめに出力される8ビットのデータ1901には、送信先の装飾制御装置610のI2CI/Oエクスパンダ615のスレーブアドレスを示す「1101100」が割り当てられている。 First, “1101100” indicating the slave address of the I 2 CI / O expander 615 of the destination decoration control device 610 is assigned to the 8-bit data 1901 output first.
次に出力される8ビットのデータ1902には、自動書込パラメータ、及びLEDの出力データを設定するために割り当てられているI2CI/Oエクスパンダ615の出力設定レジスタ635のコントロールレジスタに設定される値が含まれる。 The 8-bit data 1902 to be output next is set in the control register of the output setting register 635 of the I 2 CI / O expander 615 assigned to set the automatic writing parameter and LED output data. Value to be included.
ここでは、I2CI/Oエクスパンダ615のPORT0端子〜PORT3端子に接続されるLEDの発光状態を設定するので、レジスタアドレスにはLEDOUT0(アドレス=10100)を指定することにする。 Here, since the light emission state of the LED connected to the PORT0 terminal to the PORT3 terminal of the I 2 CI / O expander 615 is set, LEDOUT0 (address = 10100) is designated as the register address.
なお、自動書込パラメータには、オートインクリメントを禁止するために「000」が指定されている。   Note that “000” is designated in the auto-write parameter to prohibit auto-increment.
次に、出力される8ビットのデータ1903には、送信先の装飾制御装置610によって制御される装飾装置620の発光態様を設定するデータが含まれる。具体的には、LEDOUT0レジスタに設定されるデータが割り当てられている。これにより、I2CI/Oエクスパンダ615のPORT0端子〜PORT3端子に接続されるLEDの発光状態(点灯、消灯、点滅など)が指定され、指定された状態でLEDが発光する。 Next, the output 8-bit data 1903 includes data for setting the light emission mode of the decoration device 620 controlled by the destination decoration control device 610. Specifically, data set in the LEDOUT0 register is assigned. As a result, the light emission state (lighted, extinguished, blinking, etc.) of the LEDs connected to the PORT0 to PORT3 terminals of the I 2 CI / O expander 615 is designated, and the LEDs emit light in the designated state.
このようにして、I2CI/Oエクスパンダ615のPORT0端子〜PORT3端子のLEDの発光状態が制御されるが、I2CI/Oエクスパンダ615の他のPORT端子(PORT4〜PORT15)も、コントロールレジスタに書き込むデータ1902の値を指定して、出力データ1903を設定することで制御可能である。PORT端子に、モーターやソレノイドが接続されていても、同様に制御される。 In this way, the light emission state of the LED PORT0 terminal ~PORT3 terminal I 2 CI / O expander 615 is controlled, the other PORT terminal I 2 CI / O expander 615 (PORT4~PORT15) also Control can be performed by specifying the value of data 1902 to be written to the control register and setting output data 1903. Even if a motor or solenoid is connected to the PORT terminal, the same control is performed.
図19は、本発明の第1の実施形態の演出制御データの別の形態を説明する図である。本図では、オートインクリメントを許可して、ワークレジスタの全ての記憶領域を更新する場合を想定しており、演出制御データに含まれる各データの送信順序を規定している。   FIG. 19 is a diagram illustrating another form of effect control data according to the first embodiment of this invention. In this figure, it is assumed that auto-increment is permitted and all storage areas of the work register are updated, and the transmission order of each data included in the presentation control data is defined.
まず、マスタIC570は、制御対象となる装飾制御装置610の個別アドレスを特定可能な8ビットのデータ(図18のデータ1901と同一フォーマットのデータ)を送信する。   First, the master IC 570 transmits 8-bit data (data having the same format as the data 1901 in FIG. 18) that can specify the individual address of the decoration control device 610 to be controlled.
次に、マスタIC570は、制御対象のI2CI/Oエクスパンダ615の出力設定レジスタ635のコントロールレジスタに設定されるデータ(図18のデータ1902と同一フォーマットのデータ)を送信する。本図においては、オートインクリメントを許可してワークレジスタの全ての記憶領域を更新するため、自動書込パラメータには「100」が指定され、書き込み先又は読み出しの開始位置を指定するレジスタアドレスには、ワークレジスタの先頭領域となる「00h」が指定される。 Next, the master IC 570 transmits data (data having the same format as the data 1902 in FIG. 18) set in the control register of the output setting register 635 of the I 2 CI / O expander 615 to be controlled. In this figure, since the auto-increment is permitted and all the storage areas of the work register are updated, “100” is designated as the automatic write parameter, and the register address that designates the write destination or the read start position is designated. “00h” which is the head area of the work register is designated.
このため、コントロールレジスタ設定値を受信した後の制御対象となる装飾制御装置610のI2CI/Oエクスパンダ615においては、レジスタ番号が「00h」の記憶領域(MODE1レジスタ)が最初に更新されることになる。 For this reason, in the I 2 CI / O expander 615 of the decoration control device 610 to be controlled after receiving the control register setting value, the storage area (MODE1 register) with the register number “00h” is updated first. Will be.
次いで、マスタIC570は、コントロールレジスタ設定値の送信後、MODE1レジスタに書き込む値(合計8ビット)を送信する。I2CI/Oエクスパンダ615は、当該書き込み値を受信するとMODE1レジスタの値を更新し、レジスタ番号をインクリメントして次の「01h」の記憶領域(MODE2レジスタ)を更新するための準備をする。 Next, after transmitting the control register set value, the master IC 570 transmits a value (total of 8 bits) to be written to the MODE1 register. When the I 2 CI / O expander 615 receives the write value, it updates the value of the MODE 1 register, increments the register number, and prepares to update the next “01h” storage area (MODE 2 register). .
次いで、マスタIC570は、MODE2レジスタに書き込む値(合計8ビット)を送信し、以降、レジスタ番号が「02h」〜「1Bh」となる残りの記憶領域のレジスタに対して、順に設定値を送信する。I2CI/Oエクスパンダ615は、当該書き込み値を受信する毎に対応するレジスタの値を更新し、レジスタ番号をインクリメントして次の記憶領域を更新するための準備を繰り返すことで、ワークレジスタに割り当てられた「00h」〜「1Bh」の全てのレジスタの値が更新される。 Next, the master IC 570 transmits values to be written to the MODE2 register (8 bits in total), and thereafter transmits the set values in order to the remaining storage area registers whose register numbers are “02h” to “1Bh”. . Each time the I 2 CI / O expander 615 receives the write value, the I 2 CI / O expander 615 updates the value of the corresponding register, increments the register number, and repeats the preparation for updating the next storage area. The values of all the registers “00h” to “1Bh” assigned to are updated.
なお、I2CI/Oエクスパンダ615は、ワークレジスタの最終となる「1Bh」の記憶領域を更新すると、レジスタ番号は「00h」に変更して、MODE1レジスタの更新を待つ状態となる。 When the I 2 CI / O expander 615 updates the storage area of “1Bh”, which is the last of the work registers, the register number is changed to “00h” and waits for the update of the MODE1 register.
図20は、本発明の第1の実施形態のマスタIC570がI2CI/Oエクスパンダ615を初期化するときに、マスタIC570からI2CI/Oエクスパンダ615へ送信される初期化指示データのデータフォーマットを説明する図である。 20, when the master IC570 of the first embodiment of the present invention initializes the I 2 CI / O expander 615, initialization instruction data transmitted from the master IC570 to I 2 CI / O expander 615 It is a figure explaining the data format of.
演出制御装置550のCPU551がマスタIC570に対して装飾制御装置610の初期化を行うように指示すると、マスタIC570は、配下に接続している全ての装飾制御装置610に初期化指示データを送信する。   When the CPU 551 of the effect control device 550 instructs the master IC 570 to initialize the decoration control device 610, the master IC 570 transmits initialization instruction data to all the decoration control devices 610 connected thereto. .
はじめに出力される8ビットのデータ2001には、図18に示す固定アドレス「110」と、共通アドレスであるリセットアドレス「1011」(図12参照)とが含まれる。なお、このデータ2001は、図16における「ADRESS」に対応するものであり、「R/W」のビットには、書き込みを示す「0」が設定される。   First, the 8-bit data 2001 output includes a fixed address “110” shown in FIG. 18 and a reset address “1011” (see FIG. 12), which is a common address. This data 2001 corresponds to “ADDRESS” in FIG. 16, and “0” indicating writing is set in the bit of “R / W”.
次に出力される8ビットのデータ2002では、第1所定値「10100101」が出力さて、次に出力される8ビットのデータ2003では、第2所定値「01011010」が出力される。なお、このデータ2002は、図16において1番目に送信される「DATA」に対応し、データ2003は、図16において2番目に送信される「DATA」に対応する。   In the next 8-bit data 2002 to be output, the first predetermined value “10100101” is output, and in the next 8-bit data 2003 to be output, the second predetermined value “01011010” is output. The data 2002 corresponds to “DATA” transmitted first in FIG. 16, and the data 2003 corresponds to “DATA” transmitted second in FIG.
マスタIC570に接続されるすべてのI2CI/Oエクスパンダ615は、リセットアドレス、第1所定値、及び第2所定値から構成される初期化指示データを受信すると、自身の初期化を行う。 When all the I 2 CI / O expanders 615 connected to the master IC 570 receive initialization instruction data including a reset address, a first predetermined value, and a second predetermined value, the I 2 CI / O expander 615 initializes itself.
リセットアドレスの出力後に、第1所定値及び第2所定値を出力するようにしたのは、マスタIC570がリセットアドレス「1011」を送信していないにもかかわらず、ノイズなどの影響で、I2CI/Oエクスパンダ615が誤ってリセットアドレス「1011」を取り込んでしまい、誤ったタイミングで初期化が行われることを防止するためである。 After the output of the reset address, to that outputs a first predetermined value and second predetermined value, even though the master IC570 is not sending a reset address "1011", the influence such as noise, I 2 This is to prevent the CI / O expander 615 from erroneously fetching the reset address “1011” and performing initialization at an incorrect timing.
また、リセットアドレスは、個別アドレスとは異なって、全て(換言すれば複数)のI2CI/Oエクスパンダ615に共通なアドレスである。そのため、リセットアドレスを含んだ初期化指示データを1回送信するだけで、全て(複数)のI2CI/Oエクスパンダ615を選択して初期化することになるので、I2CI/Oエクスパンダ615を個別に選択して初期化を指示する方法と比較すると、高速に初期化を指示することが可能となる。 Further, the reset address is an address common to all (in other words, a plurality) I 2 CI / O expanders 615, unlike the individual address. Therefore, only transmit once initialization instruction data including the reset address, it means that initialize Select I 2 CI / O expander 615 all (plural), I 2 CI / O Aix Compared with the method of individually selecting the panda 615 and instructing initialization, it is possible to instruct initialization at high speed.
なお、図20では、第1所定値と第2所定値とを異なる値としたが、同じ値であってもよい。また、第1所定値及び第2所定値のいずれかが1回送信されるようにしてもよい。   In FIG. 20, the first predetermined value and the second predetermined value are different from each other, but may be the same value. Further, either the first predetermined value or the second predetermined value may be transmitted once.
図21は、本発明の第1の実施形態の異常判定テーブル2100を説明する図である。   FIG. 21 is a diagram illustrating the abnormality determination table 2100 according to the first embodiment of this invention.
異常判定テーブル2100は、演出制御装置550のRAM553に格納される。異常判定テーブル2100は、演出制御装置550のマスタIC570と当該マスタIC570に接続されるI2CI/Oエクスパンダ615との接続状態を監視するものであり、接続状態の確認結果に対応して、該当するI2CI/Oエクスパンダ615に対応した後述のエラーフラグ2105が設定される。 The abnormality determination table 2100 is stored in the RAM 553 of the effect control device 550. The abnormality determination table 2100 monitors the connection state between the master IC 570 of the production control device 550 and the I 2 CI / O expander 615 connected to the master IC 570, and corresponds to the connection state confirmation result, An error flag 2105 described later corresponding to the corresponding I 2 CI / O expander 615 is set.
異常判定テーブル2100は、I/Oエクスパンダアドレス2101、スレーブアドレス2102、エラーカウンタ2103、比較値2104、及びエラーフラグ2105を含む。   The abnormality determination table 2100 includes an I / O expander address 2101, a slave address 2102, an error counter 2103, a comparison value 2104, and an error flag 2105.
I/Oエクスパンダアドレス2101は、マスタIC570に接続されるI2CI/Oエクスパンダ615のA0〜A3の端子に設定されているアドレス(図8参照)に対応している。 The I / O expander address 2101 corresponds to the address (see FIG. 8) set at the terminals A0 to A3 of the I 2 CI / O expander 615 connected to the master IC 570.
スレーブアドレス2102には、図12に示すI2CI/Oエクスパンダアドレステーブル1200に登録されているスレーブアドレスが登録される。 In the slave address 2102, the slave address registered in the I 2 CI / O expander address table 1200 shown in FIG. 12 is registered.
エラーカウンタ2103は、マスタIC570からI2CI/Oエクスパンダ615への演出制御データの送信に対して、I2CI/Oエクスパンダ615からのACKが受信できたか否かを監視した際に、このACKの受信に2回連続して失敗するとインクリメントされるものである。 When the error counter 2103 monitors whether or not the ACK from the I 2 CI / O expander 615 has been received in response to the transmission of the effect control data from the master IC 570 to the I 2 CI / O expander 615, It is incremented when it fails to receive this ACK twice in succession.
比較値2104には所定値が登録される。エラーフラグ2105には、当該エントリのI2CI/Oエクスパンダ615との接続状態に異常が発生したか否かを示すエラーフラグが登録される。 A predetermined value is registered in the comparison value 2104. In the error flag 2105, an error flag indicating whether or not an abnormality has occurred in the connection state of the entry with the I 2 CI / O expander 615 is registered.
具体的には、インクリメントされたエラーカウンタ2103の値が、比較値2104に登録された所定値に達した場合に、エラーフラグ2105にONが設定されて当該エントリのI2CI/Oエクスパンダ615に異常が発生したことが登録される。 Specifically, when the incremented value of the error counter 2103 reaches a predetermined value registered in the comparison value 2104, the error flag 2105 is set to ON, and the I 2 CI / O expander 615 of the entry. It is registered that an error has occurred.
なお、I/Oエクスパンダアドレス2101に登録された「0110」のI2CI/Oエクスパンダ615は、図8Bに示すように、役物駆動SOL560や役物駆動MOT561といった可動装置を制御している。そこで、このI2CI/Oエクスパンダ615を備える装飾制御装置610を、可動制御装置(可動グループ単位制御手段)ということにする。 Note that the “0110” I 2 CI / O expander 615 registered in the I / O expander address 2101 controls movable devices such as the accessory driving SOL 560 and the accessory driving MOT 561 as shown in FIG. 8B. Yes. Therefore, the decoration control device 610 including the I 2 CI / O expander 615 is referred to as a movable control device (movable group unit control means).
一方、I/Oエクスパンダアドレス2101に登録された「0110」以外のI2CI/Oエクスパンダ615は、図8Aに示すように、LED等の発光装置を制御している。そのため、このI2CI/Oエクスパンダ615を備える装飾制御装置610を、前述の可動制御装置と区別するために、発光制御装置(発光グループ単位制御手段)ということにする。 On the other hand, the I 2 CI / O expander 615 other than “0110” registered in the I / O expander address 2101 controls a light emitting device such as an LED as shown in FIG. 8A. For this reason, the decoration control device 610 including the I 2 CI / O expander 615 is referred to as a light emission control device (light emission group unit control means) in order to distinguish it from the aforementioned movable control device.
図21では、可動制御装置(I/Oエクスパンダアドレス2101に登録された値が「0110」)のエントリが存在せず、発光制御装置のエントリのみが登録されている。   In FIG. 21, there is no entry for the movable control device (the value registered in the I / O expander address 2101 is “0110”), and only the entry for the light emission control device is registered.
可動制御装置に異常が発生している場合には、役物駆動MOT561が回転しすぎて、可動役物60が動作可能な範囲を超えて可動してしまい、可動役物60及び可動役物付近の部材を破損してしまうことを防止するため、発光制御装置よりも短時間で異常判定する必要がある。そのため、可動制御装置の接続監視タイミングと発光制御装置の接続監視タイミングとが異なるので、換言すると、可動制御装置の接続監視の構成と発光制御装置の接続監視の構成とが異なるので、異常判定テーブル2100から可動制御装置のエントリが除外されているのである。   When an abnormality occurs in the movable control device, the accessory driving MOT 561 rotates too much and the movable accessory 60 moves beyond the operable range, and the movable accessory 60 and the vicinity of the movable accessory In order to prevent the members from being damaged, it is necessary to determine the abnormality in a shorter time than the light emission control device. Therefore, since the connection monitoring timing of the movable control device and the connection monitoring timing of the light emission control device are different, in other words, the configuration of the connection monitoring of the movable control device is different from the configuration of the connection monitoring of the light emission control device. The entry of the movable control device is excluded from 2100.
具体的には、本実施形態では、後述するように、発光制御装置のデータ出力処理(図22参照)は、VDP割込(約33.3ms周期)に同期して実行されるようし、可動制御装置のデータ出力処理をタイマ割込(2ms周期)に同期して実行されるようにしている。   Specifically, in this embodiment, as will be described later, the data output process (see FIG. 22) of the light emission control device is executed in synchronization with the VDP interrupt (approximately 33.3 ms cycle), and is movable. The data output process of the control device is executed in synchronization with the timer interrupt (2 ms cycle).
前述したように、マスタIC570から、発光制御装置に備えられるI2CI/Oエクスパンダ615への2回目の演出制御データの送信に対して、当該I2CI/Oエクスパンダ615からのACKが受信できなければ、エラーカウンタ2103がインクリメントされる。 As described above, in response to the second transmission of the effect control data from the master IC 570 to the I 2 CI / O expander 615 provided in the light emission control device, an ACK from the I 2 CI / O expander 615 is received. If not received, the error counter 2103 is incremented.
したがって、発光制御装置に異常が発生している場合には、データ出力処理の実行周期が33msで、比較値2104が「300」であるので、33.3ms×300≒10sで発光制御装置に異常が発生したことを検出する。   Therefore, when an abnormality has occurred in the light emission control device, the execution period of the data output process is 33 ms and the comparison value 2104 is “300”, so the light emission control device is abnormal in 33.3 ms × 300≈10 s. Detect that occurred.
なお、可動制御装置に異常が発生している場合には、データ出力処理の実行周期が2msであり、後述するように、次の実行周期を待つことなく、異常が発生したことを検出するので、極めて短時間(2ms程度の時間)で可動制御装置に異常が発生したことを検出できる。   When an abnormality has occurred in the movable control device, the data output processing execution cycle is 2 ms, and as will be described later, it is detected that an abnormality has occurred without waiting for the next execution cycle. It is possible to detect that an abnormality has occurred in the movable control device in a very short time (about 2 ms).
このため、可動制御装置のエラー判定が発光制御装置のエラー判定よりも頻繁に行われ、可動制御装置に異常が発生したことを発光制御装置に異常が発生したことよりも早く検出することができるので、可動役物60が動作可能な範囲を超えて可動してしまい、可動役物60及び可動役物付近の部材を破損してしまうことを防止できる。   For this reason, the error determination of the movable control device is performed more frequently than the error determination of the light emission control device, and it is possible to detect that an abnormality has occurred in the movable control device earlier than the abnormality has occurred in the light emission control device. Therefore, it is possible to prevent the movable accessory 60 from moving beyond the operable range and damaging the movable accessory 60 and members in the vicinity of the movable accessory.
これに対して、LED等の発光装置は、誤動作によって破損する恐れが少ないため、発光制御装置に関する異常判定に時間を要しても問題が生じることはない。   On the other hand, a light emitting device such as an LED is less likely to be damaged due to a malfunction, and therefore no problem occurs even if it takes time to determine an abnormality related to the light emission control device.
従って、異常判定を短時間で行う必要がある装飾制御装置610に限定して判定の周期を短縮し、他の装飾制御装置610の異常判定を余裕のある周期で行うので、処理負担のバランスを考慮した異常判定処理を実行することが可能となる。   Therefore, the determination cycle is limited to the decoration control device 610 that needs to perform the abnormality determination in a short time, and the abnormality determination of the other decoration control devices 610 is performed with a sufficient period, so that the processing load is balanced. It is possible to execute the abnormality determination process in consideration.
図22は、本発明の第1実施形態の演出制御装置550による処理のフローチャートである。   FIG. 22 is a flowchart of processing by the effect control device 550 according to the first embodiment of the present invention.
図22に示す演出制御装置550の処理は、演出制御装置550のCPU551によって実行される。   The processing of the effect control device 550 shown in FIG. 22 is executed by the CPU 551 of the effect control device 550.
演出制御装置550は、演出制御装置550に電源が投入されると、まずステップ2201〜2210の処理を実行した後、VDP556から画像更新周期と同期する同期信号(例えば、33ms秒周期の同期信号)がCPU551に入力されるまで待機する。そして、以降は、VDP556から画像更新周期と同期する同期信号がCPU551に入力される毎に、ステップ2204〜2210の処理を繰り返し実行する。   When the effect control device 550 is turned on, the effect control device 550 first executes the processing of steps 2201 to 2210 and then synchronizes with the image update cycle from the VDP 556 (for example, a sync signal with a 33 ms second cycle). Is input to the CPU 551. Thereafter, each time the synchronization signal synchronized with the image update cycle is input from the VDP 556 to the CPU 551, the processing of steps 2204 to 2210 is repeatedly executed.
まず、演出制御装置550は、演出制御装置550のRAM553を初期化する(2201)。このとき、当該演出制御装置550への電源投入時を基点として、CPU551からVDP556や音LSI557に出力される、初回の制御データも生成される。   First, the effect control device 550 initializes the RAM 553 of the effect control device 550 (2201). At this time, the initial control data output from the CPU 551 to the VDP 556 and the sound LSI 557 is also generated from the time when the power to the production control device 550 is turned on.
次に、演出制御装置550は、マスタIC570、及びマスタIC570に接続された装飾制御装置610、を初期化するI2C初期リセット処理を実行する(2202)。I2C初期リセット処理は、図23で詳細を説明する。このI2C初期リセット処理が実行されると、役物駆動MOT561、及び役物駆動SOL560の初期化動作も開始される。 Next, the effect control device 550 executes an I 2 C initial reset process for initializing the master IC 570 and the decoration control device 610 connected to the master IC 570 (2202). Details of the I 2 C initial reset processing will be described with reference to FIG. When this I 2 C initial reset process is executed, initialization operations of the accessory driving MOT 561 and the accessory driving SOL 560 are also started.
そして、演出制御装置550は、VDP556から画像更新周期と同期する同期信号(VDP割込)、及びタイマ割込の受け入れを許可する(2203)。   Then, the production control device 550 permits the reception of the synchronization signal (VDP interrupt) synchronized with the image update cycle and the timer interrupt from the VDP 556 (2203).
そして、演出制御装置550は、表示装置53に画像を表示するために、VDP556に画像を表示させる指令となるデータを出力し(2204)、スピーカ30から音を遊技状態に応じて出力させるために、音制御データを音LSI557に出力し、音LSI557に音制御データに基づいてスピーカ30から音を出力させる(2205)。   Then, in order to display the image on the display device 53, the effect control device 550 outputs data serving as a command for displaying the image on the VDP 556 (2204), and outputs the sound from the speaker 30 according to the gaming state. The sound control data is output to the sound LSI 557, and the sound LSI 557 is caused to output sound from the speaker 30 based on the sound control data (2205).
次に、演出制御装置550は、発光制御装置に演出制御データをマスタIC570から出力する発光制御スレーブ出力処理を実行する(2206)。発光制御スレーブ出力処理は、図25で詳細を説明する。   Next, the effect control device 550 executes light emission control slave output processing for outputting effect control data from the master IC 570 to the light emission control device (2206). Details of the light emission control slave output processing will be described with reference to FIG.
そして、演出制御装置550は、VDP556に次に出力されるデータを編集し(2207)、音LSI557に次に出力される音制御データを編集し(2208)、各グループの発光制御装置に次に出力される演出制御データを編集する(2209)。   Then, the production control device 550 edits the data output next to the VDP 556 (2207), edits the sound control data output next to the sound LSI 557 (2208), and then sends it to the light emission control device of each group. The production control data to be output is edited (2209).
次に、演出制御装置550は、異常判定テーブル2100を参照して、すべての発光制御装置のエラーフラグ2105がONになっている場合にリセット条件が成立したとみなし、マスタIC570、役物駆動MOT561、マスタIC570に接続されたすべてのI2CI/Oエクスパンダ615、及び役物駆動SOL560の初期化を指示するI2C随時リセット処理を実行し(2210)、その後、VDP556から同期信号がCPU551に入力されるまで待機する。I2C随時リセット処理は、図27で詳細を説明する。 Next, the effect control device 550 refers to the abnormality determination table 2100 and regards that the reset condition is satisfied when the error flags 2105 of all the light emission control devices are ON, and the master IC 570 and the accessory driving MOT 561 , The I 2 C ad hoc reset process for instructing the initialization of all the I 2 CI / O expanders 615 connected to the master IC 570 and the accessory driving SOL 560 is executed (2210). Wait for input. Details of the I 2 C occasional reset process will be described with reference to FIG.
図22による処理では、表示装置53の画像を更新する周期と同期して、演出制御装置550のマスタIC570から装飾制御装置610のI2CI/Oエクスパンダ615へ演出制御データを送信し、I2CI/Oエクスパンダ615は受信した演出制御データに基づいて装飾装置620を制御するので、表示装置53における演出と装飾装置620における演出とが調和し、遊技者に違和感を与えないので、興趣を高めることができる。 In the process according to FIG. 22, in synchronization with the cycle of updating the image on the display device 53, the effect control data is transmitted from the master IC 570 of the effect control device 550 to the I 2 CI / O expander 615 of the decoration control device 610. 2 Since the CI / O expander 615 controls the decoration device 620 based on the received effect control data, the effect on the display device 53 and the effect on the decoration device 620 are harmonized, and the player does not feel uncomfortable. Can be increased.
また、表示装置53の画像を更新する周期と同期してマスタIC570から送信された演出制御データが装飾制御装置610で受信されると、その都度、I2CI/Oエクスパンダ615によってワークレジスタの値が更新される。そのため、毎回ワークレジスタの値が最新の状態に更新されるので、ノイズ等でワークレジスタの値が破壊されても、正常な値に復帰することが可能である。 Also, whenever the decoration control device 610 receives the effect control data transmitted from the master IC 570 in synchronization with the cycle of updating the image on the display device 53, the I 2 CI / O expander 615 updates the work register. The value is updated. Therefore, since the value of the work register is updated to the latest state every time, even if the value of the work register is destroyed due to noise or the like, it can be restored to a normal value.
また、表示装置53の画像を更新する周期と同期して、ステップ2211の処理で実行されるエラー判定処理を実行するので、エラー判定の実行頻度を適切にできる、つまり、エラー判定処理の実行頻度が多すぎると、演出制御装置550のCPU551の処理負荷が増大してしまい、逆に、エラー判定処理の実行頻度が少なすぎると、異常が発生したことを適切に検出できなくなってしまうことになるので、適度な頻度でエラー判定を行うことにより処理の不具合を防止することができる。   In addition, since the error determination process executed in the process of step 2211 is executed in synchronization with the cycle of updating the image of the display device 53, the error determination execution frequency can be made appropriate, that is, the error determination process execution frequency. If there is too much, the processing load of the CPU 551 of the effect control device 550 increases, and conversely, if the error determination processing is executed too little, it will not be possible to properly detect that an abnormality has occurred. Therefore, processing errors can be prevented by performing error determination at an appropriate frequency.
図23は、本発明の第1実施形態のI2C初期リセット処理のフローチャートである。 FIG. 23 is a flowchart of the I 2 C initial reset process according to the first embodiment of this invention.
2C初期リセット処理は、演出制御装置550への電源投入の直後に、マスタIC570、マスタIC570に接続されたすべてのI2CI/Oエクスパンダ615の初期化を指示する処理であり、図22に示すステップ2202の処理で実行される。なお、当該処理中にて、役物駆動MOT561、及び役物駆動SOL560の初期化動作の開始が指示される
まず、演出制御装置550のCPU551は、初期化中であることを示すリセット要求フラグを設定し(2301)、入出力I/F558とNORゲート回路590とを介してリセットパルスをマスタIC570へ入力し、マスタIC570をハード的に初期化(ハードリセット)する(2302)。
The I 2 C initial reset process is a process for instructing initialization of all the I 2 CI / O expanders 615 connected to the master IC 570 and the master IC 570 immediately after the power to the effect control device 550 is turned on. This is executed in the process of step 2202 shown in FIG. During the process, the start of the initialization operation of the accessory driving MOT 561 and the accessory driving SOL 560 is instructed. First, the CPU 551 of the effect control device 550 displays a reset request flag indicating that initialization is in progress. Setting is performed (2301), a reset pulse is input to the master IC 570 via the input / output I / F 558 and the NOR gate circuit 590, and the master IC 570 is initialized (hard reset) in hardware (2302).
ハードリセットとは、マスタIC570の図示しないリセット回路にマスタIC570のRESET端子が接続されており、RESET端子に印加される電圧が所定時間ローレベルに保持されることによって、マスタIC570のリセット回路がマスタIC570自身をリセットすることをいう。なお、このRESET端子は、本実施形態における初期化信号入力指示端子として機能している。   In the hard reset, the reset circuit (not shown) of the master IC 570 is connected to the RESET terminal of the master IC 570, and the voltage applied to the RESET terminal is held at a low level for a predetermined time, so that the reset circuit of the master IC 570 becomes the master circuit. This means resetting the IC 570 itself. The RESET terminal functions as an initialization signal input instruction terminal in the present embodiment.
本実施形態では、このRESET端子に印加されるリセット信号が、前述したように、演出制御装置550に備わっている他の回路にも接続されている。この他の回路とは、例えば、VDP556や音LSI557などであり、演出制御装置550に電源が投入されて起動したときに、CPU551により初期化されるものである。従って、電源投入時には、ハードリセットによって、マスタIC570とともに、これらの回路もあわせて初期化できるため、処理の高速化が期待できる。   In the present embodiment, the reset signal applied to the RESET terminal is also connected to other circuits provided in the effect control device 550 as described above. The other circuits are, for example, the VDP 556 and the sound LSI 557, and are initialized by the CPU 551 when the presentation control device 550 is powered on and activated. Therefore, when the power is turned on, these circuits can be initialized together with the master IC 570 by a hard reset, so that high-speed processing can be expected.
次に、演出制御装置550は、マスタIC570に接続されたすべての装飾制御装置610のI2CI/Oエクスパンダ615を初期化するために、マスタIC570から初期化指示データを出力するスレーブリセット処理を実行する(2303)。スレーブリセット処理は、図24で詳細を説明する。 Next, the effect control device 550 outputs the initialization instruction data from the master IC 570 in order to initialize the I 2 CI / O expander 615 of all the decoration control devices 610 connected to the master IC 570. Is executed (2303). The slave reset process will be described in detail with reference to FIG.
次に、演出制御装置550は、ステップ2302の処理、及びステップ2303の処理でマスタIC570及びI2CI/Oエクスパンダ615の初期化が完了したので、リセット要求フラグを解除する(2304)。そして、演出制御装置550は、役物駆動MOT561が初期化中であることを示すモータ初期化フラグを設定する(2305)。なお、役物駆動MOT561の初期化とは、役物駆動MOT561の回転軸を初期位置に戻す処理であり、図28に示すタイマ割込処理で行われる。 Next, since the initialization of the master IC 570 and the I 2 CI / O expander 615 has been completed in the process of step 2302 and the process of step 2303, the effect control device 550 cancels the reset request flag (2304). Then, the effect control device 550 sets a motor initialization flag indicating that the accessory driving MOT 561 is being initialized (2305). The initialization of the accessory driving MOT 561 is a process of returning the rotation axis of the accessory driving MOT 561 to the initial position, and is performed by a timer interrupt process shown in FIG.
次に、演出制御装置550は、役物駆動MOT561を初期化する場合に役物駆動MOT561に出力されるモータ出力データをRAM553に設定する(2306)。そして、演出制御装置550は、役物駆動SOL560を初期化するために、役物駆動SOL560の通電状態を非通電状態にするオフデータを役物駆動SOL560に出力し(2307)、図22に示すステップ2203の処理に進む。なお、役物駆動SOL560の初期化とは、役物駆動SOL560の通電状態を非通電状態にすることである。   Next, the effect control device 550 sets motor output data to be output to the accessory driving MOT 561 in the RAM 553 when initializing the accessory driving MOT 561 (2306). Then, in order to initialize the accessory driving SOL 560, the effect control device 550 outputs to the accessory driving SOL 560 off data that sets the energization state of the accessory driving SOL 560 to the non-energizing state (2307), which is shown in FIG. Proceed to step 2203. The initialization of the accessory driving SOL 560 is to change the energized state of the accessory driving SOL 560 to a non-energized state.
なお、CPU551は、入出力I/F558とNORゲート回路590とを介してリセットパルスをマスタIC570へ入力し、マスタIC570をハード的にリセットするとしたが、CPU551から、バス563を介してリセットレジスタ573に情報を書き込むことにより、マスタIC570をソフト的にリセットしてもよい。   The CPU 551 inputs a reset pulse to the master IC 570 via the input / output I / F 558 and the NOR gate circuit 590 to reset the master IC 570 in hardware. However, the CPU 551 resets the reset register 573 via the bus 563. The master IC 570 may be reset by software by writing information into the.
図24は、本発明の第1実施形態のスレーブリセット処理のフローチャートである。   FIG. 24 is a flowchart of slave reset processing according to the first embodiment of this invention.
スレーブリセット処理は、I2CI/Oエクスパンダ615を初期化するための初期化指示データをI2CI/Oエクスパンダ615に送信する処理であり、図23に示すステップ2303の処理、及び図27に示すステップ2706の処理で実行される。 Slave reset process is a process of transmitting an initialization instruction data for initializing the I 2 CI / O expander 615 to I 2 CI / O expander 615, the process of step 2303 shown in FIG. 23, and FIG. This is executed in the process of step 2706 shown in FIG.
初期化指示データは、マスタIC570からバイトモードで送信される。バイトモードでは、マスタIC570は、I2CI/Oエクスパンダ615へデータを1バイト送信する毎に、I2CI/Oエクスパンダ615からACK又はNACKを受信し、ACK及びNACKの何れを受信した場合でも、割込信号をCPU551に出力する。つまり、マスタIC570からI2CI/Oエクスパンダ615へ1バイトのデータを送信することが完了すれば、ACK/NACKの受信に拘らず、必ず、マスタIC570からCPU551へ割込信号が出力される。 The initialization instruction data is transmitted from the master IC 570 in the byte mode. In byte mode, the master IC570, every time one byte transmit data to I 2 CI / O expander 615 receives the ACK or NACK from the I 2 CI / O expander 615, receiving either an ACK or NACK Even in this case, an interrupt signal is output to the CPU 551. That is, if transmission of 1-byte data from the master IC 570 to the I 2 CI / O expander 615 is completed, an interrupt signal is always output from the master IC 570 to the CPU 551 regardless of reception of ACK / NACK. .
まず、マスタIC570は、接続線SDA及び接続線SCLの信号レベルを、スタート条件を示す信号レベルに変化させる(2401)。   First, the master IC 570 changes the signal levels of the connection line SDA and the connection line SCL to a signal level indicating a start condition (2401).
次に、CPU551は、リセットアドレス(図20参照)を示す1バイト分のデータを出力用BUF572に設定する(2402)。   Next, the CPU 551 sets 1-byte data indicating the reset address (see FIG. 20) in the output BUF 572 (2402).
そして、CPU551は、マスタIC570へデータ送信の開始を指示した時点から、マスタIC570がCPU551へ割込信号を伝達させるまでの時間を監視するために、バイトモード用の監視タイマの起動を開始する(2403)。以降、この監視時間をバイトモード監視時間ということにする。   Then, the CPU 551 starts activation of the monitoring timer for the byte mode in order to monitor the time from when the master IC 570 is instructed to start data transmission until the master IC 570 transmits the interrupt signal to the CPU 551 ( 2403). Hereinafter, this monitoring time is referred to as byte mode monitoring time.
CPU551は、バイトモード時間の監視を開始してから所定時間経過しても、マスタIC570から割込信号を受け付けていない場合には、タイムアウトが発生したとして、データ送信を中断するために、マスタIC570にストップ条件を出力させ(2415)、その後、ステップ2401の処理に戻り、再度マスタIC570にスタート条件を出力させてから、初期化指示データを初めのデータから送信する。   If the CPU 551 does not receive an interrupt signal from the master IC 570 even after a predetermined time has elapsed since the start of monitoring of the byte mode time, the CPU 551 determines that a timeout has occurred and interrupts data transmission in order to interrupt data transmission. Then, the stop condition is output (2415), and then the process returns to step 2401 to output the start condition to the master IC 570 again, and then the initialization instruction data is transmitted from the first data.
次に、マスタIC570は、ステップ2402の処理で出力用バッファ572に設定されたリセットアドレスをI2CI/Oエクスパンダ615に出力する(2404)。マスタIC570は、このリセットアドレスを出力する際に、一旦、ドライバ576Aをオフさせて接続線SDAを解放する(ハイレベルに変化させる)動作を行う。そして、接続線SDAが解放されていない場合(ドライバ576Aをオフしても、接続線SDAがハイレベルにならずロウレベルのままで維持されているとき)には、このリセットアドレスの出力は、接続線SDAが開放される(接続線SDAがハイレベルになる)まで待機する。 Next, the master IC 570 outputs the reset address set in the output buffer 572 in the process of step 2402 to the I 2 CI / O expander 615 (2404). When outputting the reset address, the master IC 570 temporarily turns off the driver 576A to release the connection line SDA (change it to high level). If the connection line SDA is not released (even if the driver 576A is turned off, the connection line SDA remains at a low level instead of a high level), the reset address output is It waits until the line SDA is released (the connection line SDA becomes high level).
次に、マスタIC570は、1バイト分のデータ出力完了から、所定時間(前述したバイトモード監視時間よりも短い監視時間となっている)以内にACKの返答信号がマスタIC570に入力されたか否かを確認する(2405)。   Next, the master IC 570 determines whether or not an ACK response signal has been input to the master IC 570 within a predetermined time (a monitoring time shorter than the above-described byte mode monitoring time) from the completion of data output for one byte. Is confirmed (2405).
そして、マスタIC570は、ステップ2405の処理の確認結果に基づいて、データが出力されてから所定時間以内にACKの返答信号が入力されているか否かを判定する(2406)。   The master IC 570 determines whether or not an ACK response signal is input within a predetermined time after the data is output based on the confirmation result of the processing in step 2405 (2406).
ステップ2406の処理で、データが出力されてから所定時間以内にACKの返答信号が入力されていないと判定された場合、マスタIC570は、ステータスREG579に返答信号がNACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615からNACKの返答信号を受信したことが、CPU551に通知される。このとき、CPU551はバイトモードの時間監視を終了する(2407)。 If it is determined in step 2406 that an ACK response signal has not been input within a predetermined time after data is output, master IC 570 sets information indicating that the response signal is NACK in status REG579. Then, generate an interrupt signal. As a result, the CPU 551 is notified that the NACK response signal has been received from the I 2 CI / O expander 615. At this time, the CPU 551 ends the time monitoring in the byte mode (2407).
次いで、CPUは、データ送信を中断するために、マスタIC570にストップ条件を出力させ(2415)、その後、ステップ2401の処理に戻り、再度マスタIC570にスタート条件を出力させてから、初期化指示データを再度出力する。   Next, in order to interrupt data transmission, the CPU causes the master IC 570 to output a stop condition (2415), and then returns to the processing of step 2401, outputs the start condition to the master IC 570 again, and then initializes the instruction data. Is output again.
ステップ2406の処理で、データが出力されてから所定時間以内にACKの返答信号が入力されたと判定された場合、マスタIC570は、ステータスREG579に返答信号がACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615からACKの返答信号を受信したことが、CPU551に通知される。このとき、CPU551はバイトモードの時間監視を終了する(2408)。 If it is determined in step 2406 that an ACK response signal is input within a predetermined time after the data is output, the master IC 570 sets information indicating that the response signal is ACK in the status REG579. Then, an interrupt signal is generated. As a result, the CPU 551 is notified that the ACK response signal has been received from the I 2 CI / O expander 615. At this time, the CPU 551 ends the time monitoring in the byte mode (2408).
そして、CPU551は、初期化指示データを構成する3種類のデータ(図20に示す、リセットアドレスを含むデータ2001、第1所定値のデータ2002、及び第2所定値のデータ2003)をすべて出力したか否かを判定する(2409)。なお、これらのデータは出力順序が予め定められているので、ステップ2409の処理では、第2所定値のデータ2003が出力された直後か否かを判定すればよい。   The CPU 551 outputs all three types of data constituting the initialization instruction data (data 2001 including the reset address, data 2002 of the first predetermined value, and data 2003 of the second predetermined value shown in FIG. 20). It is determined whether or not (2409). Since the output order of these data is determined in advance, in the processing of step 2409, it may be determined whether or not it is immediately after the data 2003 of the second predetermined value is output.
ステップ2409の処理で、初期化指示データを構成するすべてのデータを出力したと判定された場合、つまり、図20に示す第2所定値を示すデータを出力した場合には、マスタIC570は、接続線SDA及び接続線SCLの信号レベルを、ストップ条件を示す信号レベルに変化させ(2410)、スレーブリセット処理を終了する。   If it is determined in step 2409 that all the data constituting the initialization instruction data has been output, that is, if data indicating the second predetermined value shown in FIG. 20 has been output, the master IC 570 connects The signal levels of the line SDA and the connection line SCL are changed to signal levels indicating a stop condition (2410), and the slave reset process is terminated.
ステップ2409の処理で、初期化指示データ構成するすべてのデータ出力していないと判定された場合には、CPU551は、次に送信される1バイトのデータを出力用BUF572に設定する(2411)。リセットアドレスを出力した直後に実行されるステップ2411の処理では、出力用BUF572には、図20に示す第1所定値のデータ2002が設定され、第1所定値のデータを出力した直後に実行されるステップ2411の処理では、出力用BUF572には、図20に示す第2所定値のデータ2002が設定される。   If it is determined in step 2409 that all data constituting the initialization instruction data has not been output, the CPU 551 sets 1-byte data to be transmitted next in the output BUF 572 (2411). In the processing of step 2411 executed immediately after outputting the reset address, the output BUF 572 is set with the first predetermined value data 2002 shown in FIG. 20 and executed immediately after outputting the first predetermined value data. In step 2411, the output BUF 572 is set with the second predetermined value data 2002 shown in FIG.
そして、CPU551は、マスタIC570へデータ送信の開始を指示した時点から、マスタIC570がCPU551へ割込信号を伝達させるまでの時間を監視するために、バイトモード用の監視タイマの起動を開始する(2412)。   Then, the CPU 551 starts activation of the monitoring timer for the byte mode in order to monitor the time from when the master IC 570 is instructed to start data transmission until the master IC 570 transmits the interrupt signal to the CPU 551 ( 2412).
次に、マスタIC570は、接続線SDAの電圧レベルを監視し、接続線SDAが解放されていることを確認してから(2413)、出力用BUF572に設定された1バイトのデータを出力し(2414)、ステップ2405の処理に進む。ステップ2413の処理は、グループ単位制御手段からの返答信号の出力が終了するまでは、接続線SDAが返答信号により占有されているので、マスタIC570は、グループ単位制御手段からの返答信号の出力が終了し、接続線SDAが解放されるまで待機する処理である。   Next, the master IC 570 monitors the voltage level of the connection line SDA, confirms that the connection line SDA is released (2413), and then outputs 1-byte data set in the output BUF 572 ( 2414), the process proceeds to step 2405. In the processing of step 2413, the connection line SDA is occupied by the response signal until the output of the response signal from the group unit control means is completed, so that the master IC 570 outputs the response signal from the group unit control means. This is a process of waiting until the connection line SDA is released.
以上より、初期化指示データは、1バイトのデータを出力するごとに(つまり、3バイトの初期化指示データを送信する途中で)、出力した1バイトのデータに対する返答信号が否かを示す割込信号が出力されるか否かを監視するバイトモードで送信される。   As described above, every time 1-byte data is output (that is, during the transmission of 3-byte initialization data), the initialization instruction data indicates whether or not there is a response signal for the output 1-byte data. Is transmitted in a byte mode for monitoring whether or not an output signal is output.
なお、ステップ2403の処理、及びステップ2412の処理において、1バイトのデータを送信してからマスタIC570から割込信号が出力されるまでの時間の監視は、CPU551が行ったが、マスタIC570自身が、1バイトのデータを送信してからマスタIC570から割込信号を出力するまでの時間を監視してもよい。   In the processing of step 2403 and the processing of step 2412, the CPU 551 monitors the time from when the 1-byte data is transmitted until the interrupt signal is output from the master IC 570. However, the master IC 570 itself You may monitor the time after transmitting 1-byte data until it outputs an interrupt signal from master IC570.
図25は、本発明の第1実施形態の発光制御スレーブ出力処理のフローチャートである。   FIG. 25 is a flowchart of light emission control slave output processing according to the first embodiment of this invention.
発光制御スレーブ出力処理は、発光装置に接続されるI2CI/Oエクスパンダ615(発光制御装置)に発行制御データを送信する処理であり、図22に示すステップ2206の処理で実行される。 The light emission control slave output process is a process of transmitting issuance control data to the I 2 CI / O expander 615 (light emission control apparatus) connected to the light emitting apparatus, and is executed in the process of step 2206 shown in FIG.
演出制御装置550は、複数の発光制御装置から、一つの発光制御装置を選択し(2501)、ステップ2501の処理で選択された発光制御装置にマスタIC570からデータを出力するスレーブ連続処理を実行する(2502)。スレーブ連続処理は、図26で詳細を説明する。   The effect control device 550 selects one light emission control device from a plurality of light emission control devices (2501), and executes slave continuous processing for outputting data from the master IC 570 to the light emission control device selected in the processing of step 2501. (2502). Details of the slave continuous processing will be described with reference to FIG.
そして、演出制御装置550は、すべての発光制御装置にデータを出力したか否かを判定する(2503)。   Then, the effect control device 550 determines whether data is output to all the light emission control devices (2503).
ステップ2503の処理で、すべての発光制御装置にデータを出力していないと判定された場合、次の発光装飾制御装置を選択し(2504)、ステップ2504の処理で選択された発光制御装置にマスタIC570からデータを出力するスレーブ連続処理を実行する(2502)。   If it is determined in step 2503 that data has not been output to all the light emission control devices, the next light emission decoration control device is selected (2504), and the light emission control device selected in step 2504 is mastered. Slave continuous processing for outputting data from the IC 570 is executed (2502).
一方、ステップ2503の処理で、すべての発光制御装置にデータを出力したと判定された場合、CPU551は、マスタIC570にストップ条件を出力させて発光制御スレーブ出力処理を終了し(2505)、図22に示すステップ2207の処理に進む。   On the other hand, if it is determined in step 2503 that data has been output to all the light emission control devices, the CPU 551 causes the master IC 570 to output a stop condition to end the light emission control slave output processing (2505), and FIG. The process proceeds to step 2207 shown in FIG.
図26は、本発明の第1実施形態のスレーブ連続処理のフローチャートである。   FIG. 26 is a flowchart of slave continuous processing according to the first embodiment of this invention.
スレーブ連続処理は、発光装置に接続されるI2CI/Oエクスパンダ615に、演出制御データである発光制御データを送信する処理であり、図25に示すステップ2502の処理で実行される。 The slave continuous process is a process of transmitting the light emission control data, which is the effect control data, to the I 2 CI / O expander 615 connected to the light emitting device, and is executed in the process of step 2502 shown in FIG.
発光制御データは、マスタIC570からバッファモードで送信される。バッファモードでは、マスタIC570は、出力用BUF572に格納された複数バイトのデータを、I2CI/Oエクスパンダ615へ1バイト毎送信し、その送信の都度、I2CI/Oエクスパンダ615からACK又はNACKを受信する。そして、NACKを受信した場合には、その時点で、割込信号をCPU551に出力する。 The light emission control data is transmitted from the master IC 570 in the buffer mode. In buffered mode, the master IC570 is multiple bytes of data stored in the output BUF572, sends each byte to I 2 CI / O expander 615, each of the transmission, from the I 2 CI / O expander 615 Receive ACK or NACK. When a NACK is received, an interrupt signal is output to the CPU 551 at that time.
ただし、ACKを受信した場合には、出力用BUF572に格納されたすべてのデータが送信完了となった場合にのみ、割込信号をCPU551に出力する。マスタIC570は、出力用BUF572に未送信のデータが残っている状態でI2CI/Oエクスパンダ615からACKを受信したときには、割込信号をCPU551に出力せずに、出力用BUF572から次の送信すべきデータを取り出して、I2CI/Oエクスパンダ615へ出力する。 However, when ACK is received, an interrupt signal is output to the CPU 551 only when transmission of all data stored in the output BUF 572 is completed. When the master IC 570 receives an ACK from the I 2 CI / O expander 615 in a state where untransmitted data remains in the output BUF 572, the master IC 570 does not output an interrupt signal to the CPU 551, but outputs the next signal from the output BUF 572. Data to be transmitted is taken out and output to the I 2 CI / O expander 615.
つまり、バッファモードの場合には、マスタIC570は、出力用BUF572に格納されたデータがI2CI/Oエクスパンダ615にすべて送信されるまでの間は、I2CI/Oエクスパンダ615からACKを受信し続けている限り、CPU551に処理を引き渡すことなく、処理を継続することとなる。 That is, when the buffer mode, master IC570 may, until stored in the output BUF572 data is transmitted all I 2 CI / O expander 615, ACK from I 2 CI / O expander 615 As long as the message is continuously received, the process is continued without passing the process to the CPU 551.
まず、CPU551は、ACKの返答信号の受信に失敗したことを計数するACKカウンタに0を設定する(2601)。   First, the CPU 551 sets 0 to an ACK counter that counts failure in receiving an ACK response signal (2601).
次に、CPU551は、選択されている装飾制御装置610に出力するデータを生成する(2602)。   Next, the CPU 551 generates data to be output to the selected decoration control device 610 (2602).
そして、CPU551は、ステップ2602の処理で生成されたデータを出力用BUF572に設定するバッファ設定処理を実行する(2603)。設定されるデータは、図19に示す演出制御データのフォーマットとなっており、図19に示す送信順序に従って、1バイト毎に区切られながら、I2CI/Oエクスパンダ615へ送信される。 The CPU 551 executes a buffer setting process for setting the data generated in the process of step 2602 in the output BUF 572 (2603). The data to be set has the format of the effect control data shown in FIG. 19, and is transmitted to the I 2 CI / O expander 615 while being divided for each byte according to the transmission order shown in FIG.
そして、マスタIC570は、接続線SDA及び接続線SCLの信号レベルを、スタート条件を示す信号レベルに変化させる(2604)。   Then, the master IC 570 changes the signal levels of the connection line SDA and the connection line SCL to a signal level indicating a start condition (2604).
具体的には、マスタIC570は、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをHIGHからLOWに変化させることよってスタート条件を示す信号を出力する。   Specifically, the master IC 570 outputs a signal indicating a start condition by changing the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH.
なお、マスタIC570は、スタート条件を示す信号を出力後、制御対象となる装飾制御装置610へデータを送るために、接続線SCLのレベルをLOWに変更する。   Note that, after outputting a signal indicating the start condition, the master IC 570 changes the level of the connection line SCL to LOW in order to send data to the decoration control device 610 to be controlled.
次に、CPU551は、マスタIC570へデータ送信の開始を指示した時点から、マスタIC570がCPU551へ割込信号を伝達させるまでの時間を監視するために、バッファモード用の監視タイマの起動を開始する(2605)。以降、この監視時間をバッファモード監視時間ということにする。   Next, the CPU 551 starts activation of the monitoring timer for the buffer mode in order to monitor the time from when the master IC 570 is instructed to start data transmission until the master IC 570 transmits the interrupt signal to the CPU 551. (2605). Hereinafter, this monitoring time is referred to as buffer mode monitoring time.
そして、マスタIC570は、出力用BUF572に設定されているデータの先頭から、制御対象となる装飾制御装置610のスレーブアドレスに相当する8ビット分のデータを取得し、このアドレスの値を接続線SCLの信号レベルを変化させながら、接続線SDAを介して出力する(2606)。   Then, the master IC 570 obtains data for 8 bits corresponding to the slave address of the decoration control device 610 to be controlled from the head of the data set in the output BUF 572, and uses the value of this address as the connection line SCL. The signal level is output via the connection line SDA while changing the signal level (2606).
ステップ2606の処理で出力されるアドレスデータは8ビットのデータ列であるため、1回の出力処理(接続線SCLが8回HIGHに変化する間の出力)でアドレスデータが出力される。   Since the address data output in the process of Step 2606 is an 8-bit data string, the address data is output in one output process (output while the connection line SCL changes to HIGH for 8 times).
なお、マスタIC570は、このスレーブアドレスを出力する際に、一旦、ドライバ576Aをオフさせて接続線SDAを解放する(ハイレベルに変化させる)動作を行う。そして、接続線SDAが解放されていない場合には、このスレーブアドレスの出力は、接続線SDAが開放されるまで待機する。   Note that, when outputting the slave address, the master IC 570 temporarily turns off the driver 576A to release the connection line SDA (change it to high level). If the connection line SDA is not released, the slave address output waits until the connection line SDA is released.
ステップ2606の処理で出力されたアドレスデータがI2CI/Oエクスパンダ615に入力された場合、I2CI/Oエクスパンダ615は、入力されたアドレスデータと自身に設定されているアドレスとが一致するか否かを判定する。 If the address data output by the processing in step 2606 is inputted to the I 2 CI / O expander 615, I 2 CI / O expander 615, and the address set in the address data itself entered It is determined whether or not they match.
入力されたアドレスデータと一致するアドレスが設定されているI2CI/Oエクスパンダ615は、接続線SCLのLOWからHIGHへの変更回数が8回目になった直後であって、そのHIGHレベルとなっている接続線SCLがLOWレベルへと変化することを契機として、返答信号を接続線SDAからマスタIC570に出力する。 The I 2 CI / O expander 615 in which an address that matches the input address data is set immediately after the connection line SCL is changed from LOW to HIGH for the eighth time, A response signal is output from the connection line SDA to the master IC 570 when the connected connection line SCL changes to the LOW level.
次に、マスタIC570は、ステップ2605の処理でアドレスデータが出力されてから所定時間以内にACKの返答信号がマスタIC570に入力されたか否かを確認する(2607)。   Next, the master IC 570 confirms whether or not an ACK response signal is input to the master IC 570 within a predetermined time after the address data is output in the processing of step 2605 (2607).
次に、マスタIC570は、ステップ2606の処理の確認結果に基づいて、ステップ2602の処理でアドレスデータが出力されてから所定時間以内にACKの返答信号が入力されているか否かを判定する(2608)。   Next, the master IC 570 determines whether or not an ACK response signal is input within a predetermined time after the address data is output in the process of step 2602 based on the confirmation result of the process of step 2606 (2608). ).
ステップ2605の処理でアドレスデータが出力されてから所定時間以内にACKの返答信号が入力されていないと、ステップ2608の処理で判定された場合には、マスタIC570は、ステータスREG579に返答信号がNACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615からNACKの返答信号を受信したことが、CPU551に通知される。このとき、CPU551は、バイトモードの時間監視を終了する(2609)。 If it is determined in step 2608 that an ACK response signal has not been input within a predetermined time after the address data is output in step 2605, the master IC 570 determines that the response signal is NACK in status REG579. After setting the information to the effect, an interrupt signal is generated. As a result, the CPU 551 is notified that the NACK response signal has been received from the I 2 CI / O expander 615. At this time, the CPU 551 ends the time monitoring in the byte mode (2609).
CPU551は、ステップ2609で割込信号を受けつけると、マスタIC570に対して、ストップ条件を発行するように指示する。ストップ条件の発行を指示されたマスタIC570は、接続線SDA及び接続線SCLの信号レベルを制御して、ストップ条件を発行する(2610)。その後、ACKカウンタが0であるか否かを判定する(2611)。   When the CPU 551 receives an interrupt signal in step 2609, it instructs the master IC 570 to issue a stop condition. The master IC 570 instructed to issue the stop condition controls the signal levels of the connection line SDA and the connection line SCL, and issues a stop condition (2610). Thereafter, it is determined whether or not the ACK counter is 0 (2611).
ステップ2611の処理で、ACKカウンタが0であると判定された場合、ACKの返答信号の受信に失敗したことを計数するためにACKカウンタを+1更新し(2612)、再度同じデータを当該装飾制御装置610に送信するために、ステップ2602の処理に戻る。   If it is determined in step 2611 that the ACK counter is 0, the ACK counter is updated by +1 to count that the reception of the ACK response signal has failed (2612), and the same data is again transmitted to the decoration control. Return to step 2602 for transmission to device 610.
一方、ステップ2611の処理で、ACKカウンタが0でないと判定された場合、CPU551は、異常判定テーブル2100に登録されたエントリのうち、I/Oエクスパンダアドレス2101が選択された装飾制御装置610のI2CI/Oエクスパンダ615のアドレスと一致するエントリを選択し、選択されたエントリのエラーカウンタ2103をインクリメントする(2613)。 On the other hand, if it is determined in step 2611 that the ACK counter is not 0, the CPU 551 selects the decoration control device 610 in which the I / O expander address 2101 is selected from the entries registered in the abnormality determination table 2100. The entry that matches the address of the I 2 CI / O expander 615 is selected, and the error counter 2103 of the selected entry is incremented (2613).
そして、CPU551は、ステップ2613の処理でインクリメントされたエラーカウンタ2103の値が比較値2104に達しているか否かを判定する(2614)。   Then, the CPU 551 determines whether or not the value of the error counter 2103 incremented in step 2613 has reached the comparison value 2104 (2614).
ステップ2613の処理でインクリメントされたエラーカウンタ2103の値が比較値2104に達していると、ステップ2614の処理で判定された場合、CPU551は、異常判定テーブル2100に登録されたエントリのうち、選択された装飾制御装置610のエントリのエラーフラグをONに設定し(2615)、スレーブ連続出力処理を終了する。   If it is determined in step 2614 that the value of the error counter 2103 incremented in step 2613 has reached the comparison value 2104, the CPU 551 selects the entry registered in the abnormality determination table 2100. Then, the error flag of the entry of the decoration control device 610 is set to ON (2615), and the slave continuous output process is terminated.
一方、ステップ2613の処理でインクリメントされたエラーカウンタ2103の値が比較値2104に達していないと、ステップ2614の処理で判定された場合、スレーブ連続出力処理を終了する。   On the other hand, if the error counter 2103 incremented in the process of step 2613 has not reached the comparison value 2104, if it is determined in the process of step 2614, the slave continuous output process is terminated.
一方、所定時間以内にACKの返答信号が入力されたと、ステップ2608の処理で判定された場合には、マスタIC570は、出力用BUF572に記憶されているすべてのデータを出力したか否かを判定する(2616)。   On the other hand, if it is determined in step 2608 that an ACK response signal has been input within a predetermined time, the master IC 570 determines whether all data stored in the output BUF 572 has been output. (2616).
ステップ2616の処理で、出力用BUF572に記憶されているすべてのデータを出力したと判定された場合には、マスタIC570は、ステータスREG579に返答信号がACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615への全バイトデータの送信を完了したことが、CPU551に通知される。このとき、CPU551は、バッファモードの時間監視を終了する(2619)。 If it is determined in step 2616 that all data stored in the output BUF 572 has been output, the master IC 570 sets information indicating that the response signal is ACK in the status REG 579. Generate an interrupt signal. Thereby, the CPU 551 is notified that the transmission of all the byte data to the I 2 CI / O expander 615 is completed. At this time, the CPU 551 ends the buffer mode time monitoring (2619).
そして、CPU551は、ステップ2619の処理の実行後に、異常判定テーブル2100に登録されたエントリのうち、I/Oエクスパンダアドレス2101が選択された装飾制御装置610のI2CI/Oエクスパンダ615のアドレスと一致するエントリを選択し、選択されたエントリのエラーカウンタ2103をゼロに初期化し(2620)、当該エントリのエラーフラグ2105をオフに設定し(2621)、ステップ2615の処理に進み、マスタIC570にストップ条件を示す信号を出力させる。 Then, after executing the processing of step 2619, the CPU 551 selects the I 2 CI / O expander 615 of the decoration control device 610 in which the I / O expander address 2101 is selected from the entries registered in the abnormality determination table 2100. The entry that matches the address is selected, the error counter 2103 of the selected entry is initialized to zero (2620), the error flag 2105 of the entry is set to OFF (2621), the process proceeds to step 2615, and the master IC 570 To output a signal indicating the stop condition.
一方、ステップ2616の処理で、出力用BUF572に記憶されているすべてのデータを出力していないと判定された場合には、マスタIC570は、接続線SDAの電圧レベルを監視し、接続線SDAが開放されていることを確認してから(2617)、出力用BUF572に記憶されたデータのうち次に送信すべき1バイトのデータを送信し(2618)、ステップ2607の処理に進む。   On the other hand, if it is determined in step 2616 that all data stored in the output BUF 572 has not been output, the master IC 570 monitors the voltage level of the connection line SDA, and the connection line SDA After confirming that it has been released (2617), 1 byte of data to be transmitted next is transmitted among the data stored in the output BUF 572 (2618), and the process proceeds to step 2607.
以上より、発光制御データは、1バイトのデータを出力するごとに(つまり、発光制御データを送信する途中で)、返答信号の受信が監視されるものの、マスタIC570へACKの返答信号が入力されている限り、出力用BUF572に記憶されている全てのデータが送信完了となるまでマスタIC570からCPU551へ処理を引き渡さない構成となっているバッファモードで送信される。   As described above, the emission control data is monitored every time 1-byte data is output (that is, while the emission control data is being transmitted), but the reception of the response signal is monitored, but the ACK response signal is input to the master IC 570. As long as all data stored in the output BUF 572 is transmitted, the data is transmitted in the buffer mode in which the processing is not transferred from the master IC 570 to the CPU 551 until transmission is completed.
ここで、共通アドレスを含む初期化指示データは、バイトモードで送信されており、図24に示すように1バイトのデータの送信を開始するごとに、その都度、マスタIC570からCPU551へ割込信号が返ってくるまでの時間(バイトモード監視時間)が監視されている。   Here, the initialization instruction data including the common address is transmitted in the byte mode. As shown in FIG. 24, each time transmission of 1-byte data is started, an interrupt signal is sent from the master IC 570 to the CPU 551. The time until the return of (byte mode monitoring time) is monitored.
一方、個別アドレスとなるスレーブアドレスを含む発光制御データは、バッファモードで送信されており、図26に示すように、出力用BUF572に保存されている、先頭バイトのデータ送信の開始から、最終バイトのデータ送信の終了までの時間(バッファモード監視時間)が監視されている。   On the other hand, the light emission control data including the slave address serving as the individual address is transmitted in the buffer mode. As shown in FIG. 26, the last byte is stored from the start of data transmission of the first byte stored in the output BUF572. The time until the end of data transmission (buffer mode monitoring time) is monitored.
本実施形態では、演出制御装置550から装飾制御装置610へデータを送信する場合に、前述したバイトモード若しくはバッファモードの何れかのモードを選択する。ここで、バイトモード及びバッファモードの特徴について説明する。   In the present embodiment, when data is transmitted from the effect control device 550 to the decoration control device 610, either the byte mode or the buffer mode described above is selected. Here, characteristics of the byte mode and the buffer mode will be described.
バイトモードでは、マスタIC570から送信された1バイトのデータに対して、装飾制御装置610から如何なる返答信号が入力されても(ACKでもNACKでも)、直ちに割込信号がマスタIC570からCPU551へ伝達される。このとき、バイトモード監視時間には、1バイトのデータ送信と返答信号の受信に要する時間に合わせた時間値が設定されている。   In the byte mode, no matter what response signal is input from the decoration control device 610 (either ACK or NACK) to 1-byte data transmitted from the master IC 570, an interrupt signal is immediately transmitted from the master IC 570 to the CPU 551. The At this time, in the byte mode monitoring time, a time value is set in accordance with the time required for transmitting 1-byte data and receiving a response signal.
CPU551は、装飾制御装置610からマスタIC570へACKの返答信号が伝達された場合に、1バイトのデータ送信が成功したと判断して、次の処理を行う。一方で、CPU551は、装飾制御装置610からマスタIC570へNACKの返答信号が伝達された場合に、或いは、バイトモード監視時間がタイムアウトした場合に、データ送信に異常が発生したものと判断して、必要な処理を行う。   When an ACK response signal is transmitted from the decoration control device 610 to the master IC 570, the CPU 551 determines that 1-byte data transmission has been successful and performs the following processing. On the other hand, when the NACK response signal is transmitted from the decoration control device 610 to the master IC 570, or when the byte mode monitoring time has timed out, the CPU 551 determines that an abnormality has occurred in data transmission, Perform the necessary processing.
これに対して、バッファモードでは、マスタIC570から送信された1バイトのデータに対して、装飾制御装置610からNACKの返答信号が入力された場合に限り、直ちに割込信号がマスタIC570からCPU551へ伝達される。しかしながら、装飾制御装置610からACKの返答信号が入力された場合には、出力用BUF572に保存されているデータが全て送信されたタイミングでないと、割込信号がマスタIC570からCPU551へ伝達されず、マスタIC570は、出力用BUF572に保存されているデータを次々と送信する処理を行うことになる。   On the other hand, in the buffer mode, an interrupt signal is immediately sent from the master IC 570 to the CPU 551 only when a NACK response signal is input from the decoration control device 610 to 1-byte data transmitted from the master IC 570. Communicated. However, when an ACK response signal is input from the decoration control device 610, the interrupt signal is not transmitted from the master IC 570 to the CPU 551 unless all the data stored in the output BUF 572 is transmitted. The master IC 570 performs a process of transmitting data stored in the output BUF 572 one after another.
そのため、バッファモードによるデータ送信では、バイトモードによるデータ送信と比較して、割込信号がマスタIC570からCPU551へ伝達される回数が少なくなるため、マスタIC570からCPU551へ処理を引き渡す回数が少なくなり、複数バイトのデータを送信するときの全体的な送信時間を短縮することができる。   Therefore, in the data transmission in the buffer mode, the number of times that the interrupt signal is transmitted from the master IC 570 to the CPU 551 is smaller than in the data transmission in the byte mode, and therefore, the number of times the processing is transferred from the master IC 570 to the CPU 551 is reduced. The overall transmission time when transmitting a plurality of bytes of data can be shortened.
その一方で、バッファモードでは、装飾制御装置610からACKの返答信号が入力され続ける限り、送信すべきデータの全てが送信完了となるまで、マスタIC570からCPU551へ処理が引き渡されない。そのため、データ送信中に、何らかの理由で、接続線SDAを用いてデータ送信ができない状態が発生すると、その都度、マスタIC570によってデータ送信が中断され、マスタIC570からCPU551へ処理が引き渡されるまでの時間が、非常に長くなってしまう恐れもあり得る。   On the other hand, in the buffer mode, as long as the ACK response signal is continuously input from the decoration control device 610, the processing is not delivered from the master IC 570 to the CPU 551 until transmission of all data to be transmitted is completed. For this reason, during the data transmission, if a state in which data transmission cannot be performed using the connection line SDA occurs for some reason, the time until the data transmission is interrupted by the master IC 570 and the processing is handed over from the master IC 570 to the CPU 551 each time. However, it can be very long.
なお、マスタIC570からCPU551へ処理が引き渡されるまでの時間を監視するために、前述のバッファモード監視時間には、送信する全バイトのデータ送信と返答信号の受信に要する時間に合わせた時間値が設定されている。必然的に、このバッファモード監視時間は、前述のバイトモード監視時間よりも長い時間が設定されることになる。   In order to monitor the time until the process is transferred from the master IC 570 to the CPU 551, the above-mentioned buffer mode monitoring time has a time value that matches the time required for data transmission of all bytes to be transmitted and reception of the response signal. Is set. Inevitably, the buffer mode monitoring time is set longer than the byte mode monitoring time described above.
CPU551は、装飾制御装置610からマスタIC570へACKの返答信号が伝達された場合に、送信すべき全バイトのデータ送信が成功したと判断して、次の処理を行う。一方で、CPU551は、装飾制御装置610からマスタIC570へNACKの返答信号が伝達された場合に、或いは、バッファモード監視時間がタイムアウトした場合に、データ送信に異常が発生したものと判断して、必要な処理を行う。   When an ACK response signal is transmitted from the decoration control device 610 to the master IC 570, the CPU 551 determines that data transmission of all the bytes to be transmitted has been successful, and performs the following processing. On the other hand, when the NACK response signal is transmitted from the decoration control device 610 to the master IC 570 or when the buffer mode monitoring time has timed out, the CPU 551 determines that an abnormality has occurred in data transmission, Perform the necessary processing.
以上のことから、データ送信に関して全く異常が発生しないという前提であれば、複数バイトのデータ(必然的に送信単位である8ビットよりも長いビット数のデータとなる)を送信する場合には、バッファモードを用いたデータ送信の方が、バイトモードを用いたデータ送信よりも高速な処理を行えるのは確かである。しかしながら、データ送信時に異常が発生する可能性を考慮すると、バイトモードにはデータ送信の完了を1バイト毎に確認しながら処理を行えるという利点を有するので、どちらのモードが優れているのかは単純には比較できない。   From the above, if it is premised that no abnormality occurs with respect to data transmission, when transmitting data of a plurality of bytes (which inevitably becomes data having a bit number longer than 8 bits which is a transmission unit), Certainly, data transmission using the buffer mode can perform higher-speed processing than data transmission using the byte mode. However, considering the possibility of anomalies during data transmission, the byte mode has the advantage that processing can be performed while confirming the completion of data transmission for each byte, so which mode is superior Cannot be compared.
本実施形態では、初期化指示データをバイトモードで送信し、発光制御データをバッファモードで送信しており、そのような構成により奏する効果について説明する。   In the present embodiment, initialization instruction data is transmitted in the byte mode, and the light emission control data is transmitted in the buffer mode. The effects achieved by such a configuration will be described.
まず、共通アドレスを含む初期化指示データに対しては、共通アドレスが予め割り当てられたすべての装飾制御装置610からACKの返答信号が出力される。一方、個別アドレスを含む発光制御データに対しては、個別アドレスが予め割り当てられた一つの装飾制御装置610からACKの返答信号が出力される。   First, for initialization instruction data including a common address, an ACK response signal is output from all the decoration control devices 610 to which the common address is assigned in advance. On the other hand, for the light emission control data including the individual address, an ACK response signal is output from one decoration control device 610 to which the individual address is assigned in advance.
このため、初期化指示データを送信した場合には複数の装飾制御装置610から返答信号が出力されるので、初期化指示データの1バイトのデータを送信した後の接続線SDAが解放されるまでの待機時間は、当該複数の装飾制御装置610の全てが接続線SDAを開放するまでの時間に依存する。これに対して、発光制御データの1バイトのデータを送信した後の接続線SDAが解放されるまでの待機時間は、送信対象の一つの装飾制御装置610のみが接続線SDAを開放するまでの時間に依存する。従って、前者の方が接続線SDAが解放されるまでの待機時間が長くなる。   For this reason, when the initialization instruction data is transmitted, response signals are output from the plurality of decoration control devices 610. Therefore, until the connection line SDA after the 1-byte data of the initialization instruction data is transmitted is released. The waiting time depends on the time until all of the plurality of decoration control devices 610 open the connection line SDA. On the other hand, the waiting time until the connection line SDA is released after the 1-byte data of the light emission control data is transmitted is the time until only one decoration control device 610 to be transmitted opens the connection line SDA. Depends on time. Therefore, the former has a longer waiting time until the connection line SDA is released.
なお、初期化指示データは、共通アドレスのデータ2001、第1所定値のデータ2002、及び第2所定値のデータ2003というように3回に分けて送信される。さらに、この3種類の初期化指示データが正確に装飾制御装置610に伝達されない場合には、装飾制御装置610を確実に初期化するために、何度でも初期化指示データの送信を繰り返す処理が行われる。   Note that the initialization instruction data is transmitted in three steps, such as common address data 2001, first predetermined value data 2002, and second predetermined value data 2003. Further, when the three types of initialization instruction data are not accurately transmitted to the decoration control device 610, a process of repeatedly transmitting the initialization instruction data as many times as possible is performed in order to reliably initialize the decoration control device 610. Done.
ここで、バッファモードを用いて初期化指示データを送信した場合と、バイトモードを用いて初期化指示データを送信した場合とを比較する。それぞれのモードにおいて、最初の共通アドレスのデータ2001の送信後、又は次の第1所定値のデータ2002の送信後に、何らかの理由によって、接続線SDAが解放されない異常状態が発生した場合を想定するとどうなるかを説明する。   Here, the case where the initialization instruction data is transmitted using the buffer mode is compared with the case where the initialization instruction data is transmitted using the byte mode. In each mode, what happens when an abnormal state occurs in which the connection line SDA is not released for some reason after the transmission of the first common address data 2001 or after the transmission of the next first predetermined value data 2002? Explain how.
初期化指示データがバッファモードで送信されると、バッファモード監視時間には、共通アドレスのデータ2001の送信開始から第2所定値のデータ2003の送信によるACKの受信までの、少なくとも3バイト分のデータ送信に必要な時間が設定されなければならない。このため、初期化指示データをバッファモードで送信するようにした場合には、接続線SDAが解放されない異常が発生すると、CPU551は、バッファモード監視時間のタイムアップを待つことになる。   When the initialization instruction data is transmitted in the buffer mode, the buffer mode monitoring time includes at least 3 bytes from the start of transmission of the common address data 2001 to the reception of ACK by transmission of the second predetermined value data 2003. The time required for data transmission must be set. For this reason, when the initialization instruction data is transmitted in the buffer mode, if an abnormality occurs in which the connection line SDA is not released, the CPU 551 waits for the buffer mode monitoring time to expire.
一方、初期化指示データがバイトモードで送信されると、バイトモード監視時間には、少なくとも1バイト分のデータ送信に必要な時間が設定されなければならない。このため、初期化指示データをバイトモードで送信するようにした場合には、接続線SDAが解放されない異常が発生すると、CPU551は、バイトモード監視時間のタイムアップを待つことになる。   On the other hand, when the initialization instruction data is transmitted in the byte mode, the time required for transmitting at least one byte of data must be set as the byte mode monitoring time. For this reason, when the initialization instruction data is transmitted in the byte mode, if an abnormality occurs in which the connection line SDA is not released, the CPU 551 waits for the time-up of the byte mode monitoring time.
このため、初期化指示データをバッファモードで送信するようにした場合には、接続線SDAが解放されない異常が発生すると、CPU551は、長いタイムアップ時間の経過を待ってから異常解除をすることになるので、却って非効率なデータ送信を行うことになってしまう。   For this reason, when the initialization instruction data is transmitted in the buffer mode, if an abnormality occurs in which the connection line SDA is not released, the CPU 551 waits for a long time-up time to elapse before canceling the abnormality. As a result, inefficient data transmission is performed.
一方、初期化指示データをバイトモードで送信するようにした場合には、接続線SDAが解放されない異常が発生しても、CPU551は、短いタイムアップ時間の経過を待ってから異常解除をするとになるので、無駄な時間を抑制でき、効率的なデータ送信を行うことができる。   On the other hand, when the initialization instruction data is transmitted in the byte mode, even if an abnormality that the connection line SDA is not released occurs, the CPU 551 waits for a short time-up time to elapse before canceling the abnormality. Therefore, useless time can be suppressed and efficient data transmission can be performed.
このため、本実施形態では、初期化指示データをバイトモードで送信するようにしたので、接続線SDAが解放されない異常をいち早く検出できるようにしたので、結果としてデータ送信の時間を短縮できる。   For this reason, in this embodiment, since the initialization instruction data is transmitted in the byte mode, an abnormality that the connection line SDA is not released can be detected quickly, and as a result, the data transmission time can be shortened.
特に、前述したように、初期化指示データは複数の装飾制御装置610に送信され、これらの装飾制御装置610から全ての返答信号が出力されることを監視するので、接続線SDAが解放されるまでの待機時間が長くなる傾向にあり、監視時間自体を長めに設定する必要があることから、バイトモードを用いて時間監視を行うことが好ましい。   In particular, as described above, the initialization instruction data is transmitted to the plurality of decoration control devices 610, and since it is monitored that all response signals are output from these decoration control devices 610, the connection line SDA is released. Since it is necessary to set the monitoring time itself longer, it is preferable to perform time monitoring using the byte mode.
一方で、本実施形態では、発光制御データはバッファモードで送信される。これは、上述したように、バッファモードによるデータ送信では、バイトモードのときと比較して、割込信号がマスタIC570からCPU551へ伝達される回数が少なくなるため、マスタIC570からCPU551へ処理を引き渡す回数が少なくなり、複数バイトのデータを送信するときの全体的な送信時間を短縮することができるからである。   On the other hand, in the present embodiment, the light emission control data is transmitted in the buffer mode. As described above, in the data transmission in the buffer mode, the number of times that the interrupt signal is transmitted from the master IC 570 to the CPU 551 is smaller than in the byte mode. Therefore, the processing is transferred from the master IC 570 to the CPU 551. This is because the number of times is reduced, and the overall transmission time when transmitting a plurality of bytes of data can be shortened.
なお、発光制御データをバッファモードで送信し、何らかの理由によって、接続線SDAが解放されない異常状態が発生した場合には、バッファモード監視時間のタイムアップを待って異常を解除し、1回だけ装飾制御装置610へ発光制御データを再送する。もし、2回連続して発光制御データの送信異常が発生した場合には、発光制御データの送信を中止する。   If the abnormal state where the connection line SDA is not released for some reason occurs when the emission control data is transmitted in the buffer mode, the abnormality is canceled after waiting for the buffer mode monitoring time to expire, and the decoration is performed only once. The light emission control data is retransmitted to the control device 610. If a transmission abnormality of the light emission control data occurs twice consecutively, the transmission of the light emission control data is stopped.
したがって、発光制御データを送信する場合には、接続線SDAが解放されない異常を検出するまでの無駄な時間を減少させるよりも割込信号が出力される回数を減少させてCPU551にかかる処理負荷を軽減させたほうがデータ送信の時間が短縮できるので、発光制御データは割込信号が出力される回数がバイトモードよりも少ないバッファモードで送信されるようにしている。   Therefore, when the emission control data is transmitted, the processing load on the CPU 551 is reduced by reducing the number of times that an interrupt signal is output, rather than reducing wasted time until an abnormality in which the connection line SDA is not released is detected. Since the data transmission time can be shortened by reducing the number, the light emission control data is transmitted in the buffer mode in which the number of times the interrupt signal is output is smaller than that in the byte mode.
また、図24に示すように、初期化指示データにおいては、接続線SDAが解放されずタイムアウトが発生した場合、又は、1バイトのデータに対する返答信号がマスタIC570に入力されなかった場合には、初期化指示データの最初のデータ(共通アドレスを含むデータ2001)から再送信を行い、初期化指示データがI2CI/Oエクスパンダ615によって受信されるまで当該再送信が繰り返し行われるので、初期化指示データは正確にI2CI/Oエクスパンダ615に受信されるので、正確にI2CI/Oエクスパンダ615を初期化できる。また、図26に示すように、発光制御データにおいては、接続線SDAが解放されずタイムアウトが発生した場合、又は、1バイトのデータに対する返答信号がマスタIC570に入力されなかった場合には、発光制御データの最初のデータから再送信を1回のみ行うので、高速なデータ送信が可能となる。 As shown in FIG. 24, in the initialization instruction data, when the connection line SDA is not released and a timeout occurs, or when a response signal for 1-byte data is not input to the master IC 570, Since retransmission is performed from the first data (data 2001 including the common address) of the initialization instruction data, and the retransmission is repeatedly performed until the initialization instruction data is received by the I 2 CI / O expander 615. because of instruction data is received correctly to the I 2 CI / O expander 615 can be accurately initialize the I 2 CI / O expander 615. As shown in FIG. 26, in the light emission control data, if the connection line SDA is not released and a timeout occurs, or if a response signal for 1-byte data is not input to the master IC 570, the light emission is performed. Since re-transmission is performed only once from the first data of the control data, high-speed data transmission is possible.
2CI/Oエクスパンダ615の初期化は異常発生時において発生した異常を解消するために行う処理であるため、確実に初期化が行われるように、初期化指示データがI2CI/Oエクスパンダ615に確実に受信されるまで再送信を繰り返し行うようにしている。これに対して、発光制御データはI2CI/Oエクスパンダ615に受信されなくとも発光装置の出力態様が前回の出力態様で停止するのみであるので、データ送信の高速性を重視して、1回のみ再送信を行うようにしている。 Since the initialization of the I 2 CI / O expander 615 is a process that is performed to eliminate an abnormality that has occurred when an abnormality has occurred, the initialization instruction data is stored in the I 2 CI / O so that the initialization is performed reliably. Re-transmission is repeatedly performed until the expander 615 receives the data reliably. On the other hand, even if the emission control data is not received by the I 2 CI / O expander 615, the output mode of the light emitting device only stops in the previous output mode. Re-transmission is performed only once.
図27は、本発明の第1実施形態のI2C随時リセット処理のフローチャートである。 FIG. 27 is a flowchart of the I 2 C occasional reset process according to the first embodiment of this invention.
2C随時リセット処理は、マスタIC570、役物駆動MOT561、マスタIC570に接続されたすべてのI2CI/Oエクスパンダ615、及び役物駆動SOL560の初期化を指示する処理であり、図22に示すステップ2210の処理である。 The I 2 C occasional reset process is a process for instructing initialization of the master IC 570, the accessory driving MOT 561, all the I 2 CI / O expanders 615 connected to the master IC 570, and the accessory driving SOL 560. Step 2210 shown in FIG.
まず、演出制御装置550は、リセット要求フラグがオンであるか否かを判定する(2701)。   First, the effect control device 550 determines whether or not the reset request flag is on (2701).
ステップ2701の処理でリセット要求フラグがオンでないと判定された場合、演出制御装置550は、リセットを指示する条件が成立しているか否かを判定するために、異常判定テーブル2100を参照して、マスタIC570に接続されるI2CI/Oエクスパンダ615のうち、装飾装置が接続されたすべてのI2CI/Oエクスパンダ615から所定回数連続してACKの返答信号を受信できなかったか否かを確認する(2702)。 If it is determined in step 2701 that the reset request flag is not on, the effect control device 550 refers to the abnormality determination table 2100 to determine whether or not a condition for instructing reset is satisfied. Whether or not an ACK response signal has been continuously received a predetermined number of times from all of the I 2 CI / O expanders 615 to which the decoration device is connected among the I 2 CI / O expanders 615 connected to the master IC 570 Is confirmed (2702).
具体的には、演出制御装置550は、異常判定テーブル2100に登録されたすべてのエントリのエラーフラグ2105にオンが登録されているか否かを判定する。   Specifically, the effect control device 550 determines whether or not “ON” is registered in the error flag 2105 of all entries registered in the abnormality determination table 2100.
次に、演出制御装置550は、ステップ2702の処理の確認結果に基づいて、リセット条件が成立しているか否かを判定する(2703)。   Next, the effect control device 550 determines whether or not a reset condition is satisfied based on the confirmation result of the processing in step 2702 (2703).
具体的には、ステップ2702の処理の時点ですべてのエラーフラグ2105がONになっている場合(エラーフラグ2105がOFFとなっている発光制御装置が存在しない場合)には、ステップ2703の処理でリセット条件が成立しているとみなされる。その他の場合は、ステップ2703の処理でリセット条件が成立していないとみなされる。   Specifically, when all the error flags 2105 are ON at the time of the processing in step 2702 (when there is no light emission control device in which the error flag 2105 is OFF), the processing in step 2703 is performed. It is considered that the reset condition is satisfied. In other cases, it is considered that the reset condition is not satisfied in step 2703.
ステップ2703の処理で、リセット条件が成立しているとみなされた場合、演出制御装置550は、初期化中であることを示すリセット要求フラグを設定する(2704)。   If it is determined in step 2703 that the reset condition is satisfied, the effect control device 550 sets a reset request flag indicating that initialization is in progress (2704).
そして、演出制御装置550は、マスタIC570をソフトリセットする(2705)。具体的には、CPU551が、データバスを介してマスタIC570に備わるリセットREG573に所定の値を書き込む。マスタIC570に備わるリセットREG573に所定の値が書き込まれると、マスタIC570のコントローラは、入力用BUF571、出力用BUF572、リセットREG573、及び送信モードREG574の値を初期値に設定し、マスタIC570を初期化する。CPU551がデータバスを介してマスタIC570に備わるリセットREG573に所定の値を書き込むことによって、マスタIC570を初期化することをソフトリセットという。   Then, the effect control device 550 soft resets the master IC 570 (2705). Specifically, the CPU 551 writes a predetermined value to the reset REG 573 provided in the master IC 570 via the data bus. When a predetermined value is written to the reset REG 573 provided in the master IC 570, the controller of the master IC 570 sets the values of the input BUF 571, the output BUF 572, the reset REG 573, and the transmission mode REG 574 to the initial values, and initializes the master IC 570. To do. The initialization of the master IC 570 by writing a predetermined value to the reset REG 573 provided in the master IC 570 via the data bus by the CPU 551 is called soft reset.
本実施形態では、マスタIC570をハードリセットすると、前述したように、演出制御装置550に備わっている他の回路(VDP556や音LSI557などの電源投入時に初期化される回路)も初期化してしまうが、マスタIC570に異常が発生したと判定された場合には、このようなソフトリセットを行うことで、異常が発生したマスタICのみに対してリセットを行い、マスタIC570と直接関係のない回路までもリセットしてしまうことを防止する。   In this embodiment, when the master IC 570 is hard reset, as described above, other circuits (circuits initialized when the power such as the VDP 556 and the sound LSI 557 are turned on) provided in the effect control device 550 are also initialized. When it is determined that an abnormality has occurred in the master IC 570, by performing such a soft reset, only the master IC in which the abnormality has occurred is reset, and even a circuit that is not directly related to the master IC 570 Prevents resetting.
次に、演出制御装置550は、マスタIC570に接続されたすべての装飾制御装置610のI2CI/Oエクスパンダ615を初期化するために、マスタIC570からリセット信号を出力する図24に示すスレーブリセット処理を実行する(2706)。 Next, the effect control device 550 outputs a reset signal from the master IC 570 to initialize the I 2 CI / O expander 615 of all the decoration control devices 610 connected to the master IC 570. The slave shown in FIG. A reset process is executed (2706).
このように、マスタIC570が初期化されると、当該マスタIC570に接続されたすべてのI2CI/Oエクスパンダ615に対して初期化指示データを送信するので、確実に遊技機1を初期化することができる。 As described above, when the master IC 570 is initialized, the initialization instruction data is transmitted to all the I 2 CI / O expanders 615 connected to the master IC 570, so that the gaming machine 1 is surely initialized. can do.
そして、演出制御装置550は、役物駆動MOT561が初期化中であることを示すモータ初期化フラグを設定し(2707)、役物駆動MOT561を初期化する場合に役物駆動MOT561に出力されるモータ出力データをRAM553に設定する(2708)。そして、演出制御装置550は、役物駆動SOL560を初期化するために、役物駆動SOL560の通電状態を非通電状態にするオフデータをRAM553に設定し(2709)、リセット要求フラグを解除して(2710)、I2C随時リセット処理を終了する。 Then, the effect control device 550 sets a motor initialization flag indicating that the accessory driving MOT 561 is being initialized (2707), and is output to the accessory driving MOT 561 when initializing the accessory driving MOT 561. Motor output data is set in the RAM 553 (2708). Then, in order to initialize the accessory driving SOL 560, the effect control device 550 sets off data for turning off the energization state of the accessory driving SOL 560 in the RAM 553 (2709), and cancels the reset request flag. (2710), I 2 C as needed reset processing is terminated.
ステップ2701の処理で、リセット要求フラグが設定されていると判定された場合には、初期化をすぐに実行しなければならないので、リセット条件が成立しているか否かを判定せずに、ステップ2705の処理に進む。   If it is determined in step 2701 that the reset request flag is set, the initialization must be executed immediately, so that it is not determined whether the reset condition is satisfied. The process proceeds to 2705.
また、ステップ2704の処理で、リセット条件が成立していないと判定された場合、初期化を行う必要はないので、ステップ2710の処理に進み、リセット要求フラグを解除し、I2C随時リセット処理を終了する。 If it is determined in step 2704 that the reset condition is not satisfied, it is not necessary to perform initialization. Therefore, the process proceeds to step 2710, the reset request flag is canceled, and the I 2 C optional reset process is performed. Exit.
このように、リセット条件が成立したと判定された場合には、ステップ2706の処理で、マスタIC570に接続されるすべてのI2CI/Oエクスパンダ615に対して、同時に初期化を指示するので、言い換えれば、すべてのI2CI/Oエクスパンダ615を同時に選択して初期化することになるので、I2CI/Oエクスパンダ615を個別に選択して初期化を指示する方法と比較すると、高速に初期化を行うことができ、I2CI/Oエクスパンダ615を正常な状態へ高速に復帰させることができる。 As described above, when it is determined that the reset condition is satisfied, in step 2706, all the I 2 CI / O expanders 615 connected to the master IC 570 are instructed to initialize at the same time. In other words, since all the I 2 CI / O expanders 615 are selected and initialized at the same time, the method is compared with the method of individually selecting the I 2 CI / O expander 615 and instructing the initialization. Initialization can be performed at high speed, and the I 2 CI / O expander 615 can be returned to a normal state at high speed.
なお、すべてのI2CI/Oエクスパンダ615へ入力されるRESET端子(図7参照)とCPU551とを電気的に接続し、CPU551から一斉に、全てのI2CI/Oエクスパンダ615のRESET端子へリセット信号を送信する構成としても、全てのI2CI/Oエクスパンダ615を同時に選択して初期化することは可能である。 Note that the RESET terminal (see FIG. 7) input to all the I 2 CI / O expanders 615 is electrically connected to the CPU 551, and the RESET of all the I 2 CI / O expanders 615 is performed simultaneously from the CPU 551. Even when the reset signal is transmitted to the terminal, it is possible to simultaneously select and initialize all the I 2 CI / O expanders 615.
なお、ステップ2702の処理でリセット条件成立とみなされた場合は、マスタIC570において異常が発生していることが考えられるので、ステップ2705の処理でマスタIC570も初期化するようにしている。   If it is considered that the reset condition is satisfied in the process of step 2702, it is considered that an abnormality has occurred in the master IC 570. Therefore, the master IC 570 is also initialized in the process of step 2705.
マスタIC570は、CPU551からの指令によって、接続線SDA及び接続線SCLの信号レベルを制御する信号レベル制御手段として機能しているので、すべての発光制御装置にてデータ送信に関する異常が発生している場合には、マスタIC570自身に異常が発生していることも考えられる。   Since the master IC 570 functions as a signal level control means for controlling the signal levels of the connection line SDA and the connection line SCL according to a command from the CPU 551, an abnormality related to data transmission has occurred in all the light emission control devices. In this case, it may be considered that an abnormality has occurred in the master IC 570 itself.
そのため、すべての装飾制御装置610にてデータ送信に関する異常が発生している場合には、念のために、CPU551(演算処理手段)によりマスタIC570が初期化される。これにより、マスタIC570で異常が発生している場合であっても確実にマスタIC570を制御可能にすることができる。   Therefore, when an abnormality relating to data transmission occurs in all the decoration control devices 610, the master IC 570 is initialized by the CPU 551 (arithmetic processing means) just in case. Accordingly, even if an abnormality occurs in the master IC 570, the master IC 570 can be reliably controlled.
また、図22に示すように、表示装置53の画像を更新する周期と同期して、演出制御装置550のマスタIC570からI2CI/Oエクスパンダ615へ発光制御データを送信し、I2CI/Oエクスパンダ615は受信した発光制御に基づいて発光装置を制御するので、表示装置53における演出と発光装置における演出とが調和し、遊技者に違和感を与えないので、興趣を高めることができる。 Also, as shown in FIG. 22, in synchronization with the cycle of updating the image on the display device 53, the emission control data is transmitted from the master IC 570 of the effect control device 550 to the I 2 CI / O expander 615, and the I 2 CI Since the / O expander 615 controls the light-emitting device based on the received light-emission control, the effect on the display device 53 and the effect on the light-emitting device are harmonized and does not give the player a sense of incongruity. .
また、表示装置53の画像を更新する周期と同期してマスタIC570から送信された発光制御データが装飾制御装置610で受信されると、その都度、I2CI/Oエクスパンダ615によってワークレジスタの値が更新される。そのため、毎回ワークレジスタの値が最新の状態に更新されるので、ノイズ等でワークレジスタの値が破壊されても、正常な値に復帰することが可能である。 Further, whenever the decoration control device 610 receives the light emission control data transmitted from the master IC 570 in synchronization with the cycle of updating the image on the display device 53, the I 2 CI / O expander 615 updates the work register. The value is updated. Therefore, since the value of the work register is updated to the latest state every time, even if the value of the work register is destroyed due to noise or the like, it can be restored to a normal value.
また、表示装置53の画像を更新する周期と同期して、エラー判定処理を実行するので、エラー判定の実行頻度を適切にできる、つまり、エラー判定処理の実行頻度が多すぎると、演出制御装置550のCPU551の処理負荷が増大してしまい、逆に、エラー判定処理の実行頻度が少なすぎると、異常が発生したことを適切に検出できなくなってしまうことになるので、適度な頻度でエラー判定を行うことにより処理の不具合を防止することができる。   In addition, since the error determination process is executed in synchronization with the cycle of updating the image on the display device 53, the error determination execution frequency can be made appropriate. That is, if the error determination process is executed too frequently, the effect control apparatus If the processing load of the CPU 551 of the 550 increases and, on the contrary, the frequency of execution of the error determination process is too low, it becomes impossible to properly detect that an abnormality has occurred. It is possible to prevent processing problems by performing the above.
図28は、本発明の第1実施形態のタイマ割込が発生した場合に実行されるタイマ割込処理のフローチャートである。   FIG. 28 is a flowchart of timer interrupt processing executed when a timer interrupt occurs according to the first embodiment of this invention.
タイマ割込は、タイマ割込が許可されているという条件の下で、2ms周期で発生するタイマ割込をCPU551が受け付けた場合に、図22に示す処理に割り込む形態で実行される。   The timer interrupt is executed in a form of interrupting the process shown in FIG. 22 when the CPU 551 accepts a timer interrupt generated at a cycle of 2 ms under the condition that the timer interrupt is permitted.
タイマ割込処理は、役物駆動MOT561及び役物駆動SOL560(可動物)に接続されたI2CI/Oエクスパンダ615(可動制御装置)へ制御データを出力し、可動物を制御する処理である。 The timer interruption process is a process for outputting control data to the I 2 CI / O expander 615 (movable control device) connected to the accessory driving MOT 561 and the accessory driving SOL 560 (movable object) to control the movable object. is there.
まず、演出制御装置550は、リセット要求フラグが設定されているか否かを判定する(2801)。   First, the effect control device 550 determines whether a reset request flag is set (2801).
ステップ2801の処理で、リセット要求フラグが設定されていると判定された場合には、可動制御装置を含む装飾制御装置600のリセット処理が開始するのを待機している状態であるので、タイマ割込処理を終了する。   If it is determined in step 2801 that the reset request flag has been set, the process waits for the reset processing of the decoration control device 600 including the movable control device to start. Finish the process.
一方、ステップ2801の処理で、リセット要求フラグが設定されていないと判定された場合には、制御対象となる可動制御装置を選択し(2802)、ステップ2802の処理で選択された可動制御装置へ、演出制御データである可動制御データを送信するスレーブ単発出力処理を実行する(2803)。スレーブ単発出力処理は、図29で詳細を説明する。   On the other hand, if it is determined in step 2801 that the reset request flag is not set, the movable control device to be controlled is selected (2802), and the movable control device selected in step 2802 is selected. Then, a slave single output process for transmitting the movable control data which is the effect control data is executed (2803). The slave single output process will be described in detail with reference to FIG.
次に、演出制御装置550は、ステップ2803の処理で実行されたスレーブ単発出力処理が正常に終了したか否かを判定する(2804)。スレーブ単発出力処理では、ステップ2802の処理で選択された可動制御装置へ1回目のデータ出力が失敗し、さらに2回目のデータ出力も失敗した場合には、異常終了する。   Next, the effect control device 550 determines whether or not the slave single-shot output process executed in the process of step 2803 has ended normally (2804). In the slave single-shot output process, if the first data output fails to the movable control device selected in the process of step 2802, and the second data output also fails, the process ends abnormally.
ステップ2804の処理で、スレーブ単発出力処理が正常に終了していないと判定された場合、つまり、スレーブ単発出力処理が異常終了したと判定された場合、演出制御装置550は、役物駆動MOT561が初期化中であることを示すモータ初期化フラグを設定し(2805)、装飾制御装置600のリセット処理を開始するためにリセット要求フラグを設定する(2806)。   If it is determined in step 2804 that the slave single-shot output process has not ended normally, that is, if it is determined that the slave single-shot output process has ended abnormally, the effect control device 550 causes the accessory drive MOT 561 to A motor initialization flag indicating that initialization is in progress is set (2805), and a reset request flag is set to start the reset processing of the decoration control device 600 (2806).
そして、演出制御装置550は、役物駆動MOT561を初期化する場合に可動制御装置に出力されるモータ出力データをRAM553に設定し(2807)、役物駆動SOL560を初期化する場合に可動制御装置に出力される、役物駆動SOL560の通電状態を非通電状態にするオフデータをRAM553に設定し(2808)、タイマ割込処理を終了する。   Then, the production control device 550 sets the motor output data output to the movable control device when initializing the accessory driving MOT 561 in the RAM 553 (2807), and initializes the accessory driving SOL 560. Is set in the RAM 553 (2808), and the timer interrupt process is terminated.
一方、ステップ2804の処理で、スレーブ単発出力処理が正常に終了したと判定された場合、役物駆動MOT561の初期化を実行するか否かを判定するために、モータ初期化フラグが設定されているか否かを判定する(2809)。   On the other hand, if it is determined in step 2804 that the slave single-shot output processing has ended normally, the motor initialization flag is set to determine whether or not to initialize the accessory driving MOT 561. It is determined whether or not (2809).
ステップ2809の処理で、モータ初期化フラグが設定されていると判定された場合には、モータ位置検出センサ510が役物駆動MOT561の回転軸が初期位置に戻ったことを検出したか否かを判定する(2810)。   If it is determined in step 2809 that the motor initialization flag is set, it is determined whether or not the motor position detection sensor 510 has detected that the rotation axis of the accessory driving MOT 561 has returned to the initial position. Determine (2810).
ステップ2810の処理で、モータ位置検出センサ510が役物駆動MOT561の回転軸が初期位置に戻ったことを検出していないと判定された場合、ステップ2807の処理に進み、役物駆動MOT561を初期化する場合に可動制御装置に出力されるモータ出力データをRAM553に設定する。   If it is determined in step 2810 that the motor position detection sensor 510 has not detected that the rotation axis of the accessory driving MOT 561 has returned to the initial position, the processing proceeds to step 2807 to initialize the accessory driving MOT 561. The motor output data that is output to the movable control device in the case of conversion is set in the RAM 553.
一方、ステップ2810の処理で、モータ位置検出センサ510が役物駆動MOT561の回転軸が初期位置に戻ったことを検出したと判定された場合、役物駆動MOT561の回転を停止させる停止データを可動制御装置に出力するために、RAM553に設定し(2811)、役物駆動MOT561の初期化が完了したので、モータ初期化フラグを解除し(2812)、タイマ割込処理を終了する。   On the other hand, if it is determined in step 2810 that the motor position detection sensor 510 has detected that the rotation axis of the accessory driving MOT 561 has returned to the initial position, stop data for stopping the rotation of the accessory driving MOT 561 is movable. In order to output to the control device, it is set in the RAM 553 (2811), and since the initialization of the accessory driving MOT 561 is completed, the motor initialization flag is canceled (2812), and the timer interruption process is terminated.
ステップ2809の処理で、モータ初期化フラグが設定されていないと判定された場合には、演出制御装置550は、役物駆動MOT561で動作異常が検出されたか否かを判定する(2813)。   If it is determined in step 2809 that the motor initialization flag has not been set, the effect control device 550 determines whether an operation abnormality has been detected in the accessory driving MOT 561 (2813).
ステップ2813の処理で、役物駆動MOT561で動作異常が検出されたと判定された場合には、役物駆動MOT561を初期化するために、ステップ2805の処理に進む。   If it is determined in step 2813 that an abnormality has been detected in the accessory driving MOT 561, the process proceeds to step 2805 to initialize the accessory driving MOT 561.
一方、ステップ2813の処理で、役物駆動MOT561で動作異常が検出されていないと判定された場合には、演出制御装置550は、役物駆動MOT561の回転軸を目標値まで回転させるための制御データを可動制御装置に出力するために、RAM553に設定し(2814)、役物駆動SOL560を通電状態にするか非通電状態にするかを示すソレノイド出力データを可動制御装置に出力するために、RAM553に設定し(2815)、タイマ割込処理を終了する。   On the other hand, if it is determined in step 2813 that no abnormal operation is detected in the accessory driving MOT 561, the effect control device 550 performs control for rotating the rotation axis of the accessory driving MOT 561 to the target value. In order to output data to the movable control device, it is set in the RAM 553 (2814), and solenoid output data indicating whether the accessory driving SOL 560 is to be energized or de-energized is output to the movable control device. The RAM 553 is set (2815), and the timer interrupt process is terminated.
図29は、本発明の第1実施形態のスレーブ単発出力処理のフローチャートである。   FIG. 29 is a flowchart of slave single output processing according to the first embodiment of this invention.
スレーブ単発出力処理は、可動制御装置に可動制御データを送信する処理であり、図28に示すステップ2803の処理で実行される。   The slave single output process is a process of transmitting the movement control data to the movement control apparatus, and is executed in the process of step 2803 shown in FIG.
可動制御データは、マスタIC570からバイトモードで送信される。バイトモードでは、マスタIC570は、I2CI/Oエクスパンダ615へデータを1バイト送信する毎に、I2CI/Oエクスパンダ615からACK又はNACKを受信し、ACK及びNACKの何れを受信した場合でも、割込信号をCPU551に出力する。つまり、マスタIC570からI2CI/Oエクスパンダ615へ1バイトのデータを送信することが完了すれば、ACK/NACKの受信に拘らず、必ず、マスタIC570からCPU551へ割込信号が出力される。 The movable control data is transmitted from the master IC 570 in the byte mode. In byte mode, the master IC570, every time one byte transmit data to I 2 CI / O expander 615 receives the ACK or NACK from the I 2 CI / O expander 615, receiving either an ACK or NACK Even in this case, an interrupt signal is output to the CPU 551. That is, if transmission of 1-byte data from the master IC 570 to the I 2 CI / O expander 615 is completed, an interrupt signal is always output from the master IC 570 to the CPU 551 regardless of reception of ACK / NACK. .
まず、CPU551は、ACKの返答信号の受信に失敗したことを計数するACKカウンタに0を設定する(2901)。   First, the CPU 551 sets 0 to an ACK counter that counts failure in receiving an ACK response signal (2901).
そして、マスタIC570は、接続線SDA及び接続線SCLの信号レベルを、スタート条件を示す信号レベルに変化させる(2902)。   Then, the master IC 570 changes the signal levels of the connection line SDA and the connection line SCL to a signal level indicating a start condition (2902).
具体的には、マスタIC570は、接続線SCLの信号レベルをHIGHに維持したまま、接続線SDAの信号レベルをHIGHからLOWに変化させることよってスタート条件を示す信号を出力する。   Specifically, the master IC 570 outputs a signal indicating a start condition by changing the signal level of the connection line SDA from HIGH to LOW while maintaining the signal level of the connection line SCL at HIGH.
なお、マスタIC570は、スタート条件を示す信号を出力後、制御対象となる装飾制御装置610へデータを送るために、接続線SCLのレベルをLOWに変更する。   Note that, after outputting a signal indicating the start condition, the master IC 570 changes the level of the connection line SCL to LOW in order to send data to the decoration control device 610 to be controlled.
次に、CPU551は、送信対象として選択されている可動制御装置のアドレスデータを出力用BUF572に設定する(2903)。   Next, the CPU 551 sets the address data of the movable control device selected as the transmission target in the output BUF 572 (2903).
そして、CPU551は、マスタIC570へデータ送信の開始を指示した時点から、マスタIC570がCPU551へ割込信号を伝達させるまでの時間を監視するために、バイトモード用の監視タイマの起動を開始する(2904)。   Then, the CPU 551 starts activation of the monitoring timer for the byte mode in order to monitor the time from when the master IC 570 is instructed to start data transmission until the master IC 570 transmits the interrupt signal to the CPU 551 ( 2904).
CPU551は、バイトモード時間の監視を開始してから所定時間経過しても、割込信号を受け付けていない場合には、データ送信を中断するために、マスタIC570にストップ条件を出力させ(2912)、その後、ACKカウンタの値を一つ加算して、ステップ2902の処理に戻り、再度マスタIC570にスタート条件を出力させてから、可動制御データを初めのデータ(可動制御装置のアドレス)から送信する。ただし、ACKカウンタの値がステップ2913の時点で所定値(例えば「1」)となっている場合には、処理を終了する。   If the interrupt signal is not received even after a predetermined time has elapsed since the start of the monitoring of the byte mode time, the CPU 551 causes the master IC 570 to output a stop condition in order to interrupt the data transmission (2912). Thereafter, the value of the ACK counter is incremented by one, and the process returns to step 2902 to output the start condition again to the master IC 570, and then transmit the movable control data from the first data (address of the movable control device). . However, if the value of the ACK counter is a predetermined value (eg, “1”) at the time of step 2913, the process is terminated.
そして、CPU551は、ステップ2902の処理で出力用BUF572に設定されたアドレスデータを送信する指令をマスタIC57に出力し、マスタIC570は、当該指令を受け付けると、ステップ2902の処理で出力用BUF572に設定されたアドレスデータを、接続線SCLの信号レベルを変化させながら、接続線SDAを介してI2CI/Oエクスパンダ615に送信する(2905)。マスタIC570は、このアドレスデータを出力する際に、一旦、ドライバ576Aをオフさせて接続線SDAを解放する(ハイレベルに変化させる)動作を行う。そして、接続線SDAが解放されていない場合(ドライバ576Aをオフしても、接続線SDAがハイレベルにならずロウレベルのままで維持されているとき)には、このアドレスデータの出力は、接続線SDAが開放される(接続線SDAがハイレベルになる)まで待機する。 Then, the CPU 551 outputs a command for transmitting the address data set in the output BUF 572 in the process of step 2902 to the master IC 57, and when the master IC 570 receives the command, the CPU 551 sets the output BUF 572 in the process of step 2902. The address data thus transmitted is transmitted to the I 2 CI / O expander 615 via the connection line SDA while changing the signal level of the connection line SCL (2905). When the master IC 570 outputs the address data, the master IC 570 temporarily turns off the driver 576A to release the connection line SDA (change it to high level). If the connection line SDA is not released (even if the driver 576A is turned off, the connection line SDA remains at a low level instead of a high level), the output of this address data is It waits until the line SDA is released (the connection line SDA becomes high level).
ステップ2905の処理で出力されるアドレスデータは8ビットのデータ列であるため、1回の出力処理(接続線SCLが8回HIGHに変化する間の出力)でアドレスデータが出力される。   Since the address data output in step 2905 is an 8-bit data string, the address data is output in one output process (output while the connection line SCL changes to HIGH eight times).
ステップ2905の処理で出力されたアドレスデータがI2CI/Oエクスパンダ615に入力された場合、I2CI/Oエクスパンダ615は、入力されたアドレスデータと自身に設定されているアドレスとが一致するか否かを判定する。 If the address data output by the processing in step 2905 is inputted to the I 2 CI / O expander 615, I 2 CI / O expander 615, and the address set in the input address data and its own It is determined whether or not they match.
入力されたアドレスデータと一致するアドレスが設定されているI2CI/Oエクスパンダ615は、接続線SCLのLOWからHIGHへの変更回数が8回目になった直後であって、そのHIGHレベルとなっている接続線SCLがLOWレベルへと変化することを契機として、返答信号を接続線SDAからマスタIC570に出力する。 The I 2 CI / O expander 615 in which an address that matches the input address data is set immediately after the connection line SCL is changed from LOW to HIGH for the eighth time, A response signal is output from the connection line SDA to the master IC 570 when the connected connection line SCL changes to the LOW level.
次に、マスタIC570は、1バイト分のデータ出力完了から、所定時間(前述したバイトモード監視時間よりも短い監視時間となっている)以内にACKの返答信号がマスタIC570に入力されたか否かを確認する(2906)。   Next, the master IC 570 determines whether or not an ACK response signal has been input to the master IC 570 within a predetermined time (a monitoring time shorter than the above-described byte mode monitoring time) from the completion of data output for one byte. Is confirmed (2906).
次に、マスタIC570は、ステップ2906の処理の確認結果に基づいて、ステップ2905の処理でアドレスデータが出力されてから所定時間以内にACKの返答信号が入力されているか否かを判定する(2907)。   Next, the master IC 570 determines whether or not an ACK response signal is input within a predetermined time after the address data is output in the process of step 2905 based on the confirmation result of the process of step 2906 (2907). ).
ステップ2905の処理でアドレスデータが出力されてから所定時間以内にACKの返答信号が入力されていないと、ステップ2907の処理で判定された場合には、マスタIC570は、ステータスREG579に返答信号がNACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615からNACKの返答信号を受信したことが、CPU551に通知される。このとき、CPU551はバイトモードの時間監視を終了する(2911)。 If it is determined in step 2907 that an ACK response signal has not been input within a predetermined time after the address data is output in step 2905, the master IC 570 determines that the response signal is NACK in status REG579. After setting the information to the effect, an interrupt signal is generated. As a result, the CPU 551 is notified that the NACK response signal has been received from the I 2 CI / O expander 615. At this time, the CPU 551 ends the time monitoring in the byte mode (2911).
次いで、CPU551は、データ送信を中断するために、マスタIC570にストップ条件を出力させ(2912)、ACKカウンタが所定値であるか否かを判定する(2913)。   Next, in order to interrupt the data transmission, the CPU 551 causes the master IC 570 to output a stop condition (2912), and determines whether or not the ACK counter is a predetermined value (2913).
ステップ2912の処理で、ACKカウンタが所定値であると判定された場合、スレーブ単発出力処理を異常終了する。   If it is determined in step 2912 that the ACK counter is a predetermined value, the slave single output process is abnormally terminated.
一方、ステップ2913の処理で、ACKカウンタが所定値でないと判定された場合、ACKカウンタをインクリメントし、ステップ2902の処理に戻り、再度マスタIC570にスタート条件を出力させてから、再度同じ可動制御データを出力する(可動制御装置のアドレスから再出力する)。   On the other hand, if it is determined in step 2913 that the ACK counter is not a predetermined value, the ACK counter is incremented, the process returns to step 2902, the master IC 570 is again output with the start condition, and then the same movable control data is returned. Is output (re-output from the address of the movable control device).
一方、ステップ2905の処理で、1バイト分のデータ出力完了から、所定時間以内にACKの返答信号が入力されたと、ステップ2907の処理で判定された場合には、マスタIC570は、ステータスREG579に返答信号がACKであった旨の情報を設定したうえで、割込信号を発生させる。これにより、I2CI/Oエクスパンダ615からACKの返答信号を受信したことが、CPU551に通知される。このとき、CPU551はバイトモードの時間監視を終了する(2908)。 On the other hand, if it is determined in step 2907 that an ACK response signal has been input within a predetermined time after completion of outputting 1 byte of data in the processing of step 2905, the master IC 570 returns a response to status REG579. An interrupt signal is generated after setting information indicating that the signal is ACK. As a result, the CPU 551 is notified that the ACK response signal has been received from the I 2 CI / O expander 615. At this time, the CPU 551 ends the time monitoring in the byte mode (2908).
次に、CPU551は、可動制御装置に出力すべきデータをすべて出力したか否かを判定する(2909)。   Next, the CPU 551 determines whether or not all data to be output to the movable control device has been output (2909).
ステップ2909の処理で、可動制御装置に出力すべきデータをすべて出力したと判定された場合、接続線SDA及び接続線SCLの信号レベルを、ストップ条件を示す信号レベルに変化させて(2910)、スレーブ単発出力処理を正常終了する。   If it is determined in step 2909 that all data to be output to the movable control device has been output, the signal levels of the connection line SDA and the connection line SCL are changed to signal levels indicating a stop condition (2910). Complete the slave single output process normally.
一方、ステップ2909の処理で、可動制御装置に出力すべきデータを未だ出力していないと判定された場合、CPU551は、可動制御装置に出力すべき次の1バイト分のデータを出力用BUF572に設定する(2915)。   On the other hand, if it is determined in step 2909 that the data to be output to the movable control device has not yet been output, the CPU 551 supplies the next 1-byte data to be output to the movable control device to the output BUF 572. Set (2915).
次に、CPU551は、マスタIC570へデータ送信の開始を指示した時点から、マスタIC570がCPU551へ割込信号を伝達させるまでの時間を監視するために、バイトモード用の監視タイマの起動を開始する(2916)。   Next, in order to monitor the time from when the master IC 570 instructs the master IC 570 to start data transmission until the master IC 570 transmits the interrupt signal to the CPU 551, the CPU 551 starts to start the monitoring timer for the byte mode. (2916).
1バイトのデータを送信してからマスタIC570から当該1バイトのデータに対するACKである返答信号が入力されたか否かを通知するための割込が発行されるまでの時間(バイトモード時間)の監視を開始する(2916)。   Monitoring of the time (byte mode time) from when 1-byte data is transmitted until an interrupt is issued to notify whether or not a response signal that is an ACK for the 1-byte data is input from the master IC 570 Is started (2916).
前述したように、CPU551は、バイトモード時間の監視を開始してから所定時間経過しても、割込信号を受け付けていない場合には、データ送信を中断するために、マスタIC570にストップ条件を出力させ(2912)、その後、ACKカウンタの値を1つ加算して、ステップ2902の処理に戻り、再度マスタIC570にスタート条件を出力させてから、可動制御データを初めのデータ(可動制御装置のアドレス)から送信する。ただし、ACKカウンタの値がステップ2913の時点で所定値となっている場合には、処理を終了する。   As described above, the CPU 551 sets a stop condition to the master IC 570 in order to interrupt data transmission when an interrupt signal is not received after a predetermined time has elapsed since the start of monitoring of the byte mode time. After that, the value of the ACK counter is incremented by one, and the process returns to the step 2902 to output the start condition to the master IC 570 again, and then the movable control data is set to the initial data (of the movable control device). Address). However, if the value of the ACK counter is a predetermined value at the time of step 2913, the processing is terminated.
次に、マスタIC570は、接続線SDAの電圧レベルを監視し、接続線SDAが解放されていることを確認してから(2917)、出力用BUF572に設定された1バイトのデータを出力し(2918)、ステップ2906の処理に進む。ステップ2917の処理は、グループ単位制御手段からの返答信号の出力が終了するまでは、接続線SDAが返答信号により占有されているので、マスタIC570は、グループ単位制御手段からの返答信号の出力が終了し、接続線SDAが解放されるまで待機する処理である。   Next, the master IC 570 monitors the voltage level of the connection line SDA, confirms that the connection line SDA is released (2917), and then outputs 1-byte data set in the output BUF572 ( 2918), the process proceeds to Step 2906. In the process of step 2917, since the connection line SDA is occupied by the response signal until the output of the response signal from the group unit control means is completed, the master IC 570 outputs the response signal from the group unit control means. This is a process of waiting until the connection line SDA is released.
以後、可動制御データを順に送信し、全ての可動制御データの送信が完了すると、前述したようにステップ2910の処理を経て、正常終了する。   Thereafter, the movable control data is sequentially transmitted, and when the transmission of all the movable control data is completed, the process ends normally through the process of step 2910 as described above.
送信される可動動制御データの順序は、発光制御データと同様に図19に示すフォーマットとなっているが、可動動制御データはバイトモードで送信されるため、図19に示すフォーマットの全データを、一度に出力用BUF572に設定するのではなく、先頭から1バイト毎に区切って、出力用BUF572に設定しながら、データの送信を行う。そのため、図19に示すフォーマットの全データ(モータやソレノイドの制御データを含んでいる)は、RAM553に一時的に記憶されることになる。   The order of the movable motion control data to be transmitted is in the format shown in FIG. 19 like the light emission control data. However, since the movable motion control data is transmitted in the byte mode, all data in the format shown in FIG. Instead of setting the output BUF 572 at a time, the data is transmitted while setting the output BUF 572 by dividing it by one byte from the beginning. Therefore, all data in the format shown in FIG. 19 (including motor and solenoid control data) is temporarily stored in the RAM 553.
これにより、I2C可動制御装置が制御する役物駆動MOT561及び役物駆動SOL560は、VDP割込(約33.3ms周期)に同期して可動制御データを出力するのでは、演出に合わせて可動部材を制御できないため、VDP割込よりも周期の短いタイマ割込(2ms周期)に同期して可動制御データが出力されるようにしている。これによって、遊技状態に合わせた可動部材による演出を行うことができる。 As a result, the accessory driving MOT 561 and the accessory driving SOL 560 controlled by the I 2 C movable control device output the movable control data in synchronization with the VDP interruption (approximately 33.3 ms cycle). Since the movable member cannot be controlled, the movable control data is output in synchronization with a timer interrupt (2 ms period) having a shorter period than the VDP interrupt. Thereby, it is possible to produce an effect by the movable member in accordance with the gaming state.
また、可動制御データは、図29に示すように、バイトモードで送信される。これは、接続線SDAが解放されない異常が発生した場合には可動制御装置が制御できなくなり、役物駆動MOT561が予め設定されている可動部材の可動可能な範囲を超えて可動部材を可動させるおそれがあるので、バイトモード監視時間による短時間のタイムアップ監視を行って、接続線SDAが解放されない異常を即座に検出するためである。   The movable control data is transmitted in the byte mode as shown in FIG. This is because when the abnormality that the connection line SDA is not released occurs, the movable control device cannot be controlled, and the accessory driving MOT 561 may move the movable member beyond the movable range of the movable member set in advance. This is because a short time-up monitoring based on the byte mode monitoring time is performed to immediately detect an abnormality in which the connection line SDA is not released.
図26、及び図29による処理では、マスタIC570は、8ビットのデータを出力後に、装飾制御装置610からの返答信号を取り込むことにより、データ転送の成否を判定し、データ転送が失敗している場合(つまり、NACKの返答信号がマスタIC570に入力された場合)、出力したデータを1回だけ再度出力するので、装飾制御装置610にデータを可能な限り確実に出力することができ、演出装置の誤動作を防止できる。   In the processing according to FIGS. 26 and 29, the master IC 570 determines the success or failure of the data transfer by fetching the response signal from the decoration control device 610 after outputting the 8-bit data, and the data transfer has failed. In this case (that is, when a NACK response signal is input to the master IC 570), the output data is output again only once, so that the data can be output to the decoration control device 610 as reliably as possible. Can be prevented from malfunctioning.
なお、マスタIC570がスタート条件を送信する際には、接続線SDAがHIGHになっている必要があるが、ノイズ等の影響によって、接続線SDAがLOWとなったまま変化しない状態が発生する場合がある。   Note that when the master IC 570 transmits the start condition, the connection line SDA needs to be HIGH. However, due to the influence of noise or the like, the connection line SDA remains LOW and does not change. There is.
本実施形態では、マスタIC570が装飾制御装置610のI2CI/Oエクスパンダ615に送信するスレーブアドレスには、R/W識別データが「0」(書き込みを意味する)となっているものだけを用いている(図11参照)が、ノイズ等の影響によって、R/W識別データが「1」(読み出しを意味する)となった状態で、I2CI/Oエクスパンダ615へ伝わることがある。 In the present embodiment, only the slave address that the master IC 570 transmits to the I 2 CI / O expander 615 of the decoration control device 610 has R / W identification data “0” (means writing). (Refer to FIG. 11), but may be transmitted to the I 2 CI / O expander 615 when the R / W identification data is “1” (meaning reading) due to the influence of noise or the like. is there.
この場合、I2CI/Oエクスパンダ615は読み出しモードとなり、マスタIC570によって接続線SCLの信号レベルが変化することに対応して、I2CI/Oエクスパンダ615からマスタIC570へ、接続線SDAを介してデータを1ビットごと伝送する処理を行う。 In this case, the I 2 CI / O expander 615 enters the read mode, and the connection line SDA is transferred from the I 2 CI / O expander 615 to the master IC 570 in response to the signal level of the connection line SCL being changed by the master IC 570. A process for transmitting data bit by bit through the network is performed.
このとき、I2CI/Oエクスパンダ615は、8ビットのデータを伝送するごとに、マスタIC570から接続線SDAを介してアクノリッジ信号を受信する処理を行い、アクノリッジ信号を受信するとさらに8ビットのデータ伝送を行い、以後、この8ビットのデータ伝送とアクノリッジ信号の確認を繰り返すが、この間は、接続線SDAがI2CI/Oエクスパンダ615によって専有されている状態となる。 At this time, each time the I 2 CI / O expander 615 transmits 8-bit data, the I 2 CI / O expander 615 performs a process of receiving an acknowledge signal from the master IC 570 via the connection line SDA. Data transmission is performed, and thereafter, the 8-bit data transmission and acknowledgment signal confirmation are repeated. During this time, the connection line SDA is occupied by the I 2 CI / O expander 615.
一方で、I2CI/Oエクスパンダ615は、8ビットのデータ伝送後に、マスタIC570から接続線SDAを介してアクノリッジ信号を受信できないときは、接続線SDAを解放してデータ伝送を中止する。なお、I2CI/Oエクスパンダ615は、マスタIC570から接続線SDAを介してアクノリッジ信号を受信する際には、接続線SDAがLOWレベルであればアクノリッジ信号を受信したと解釈し、接続線SDAがHIGHレベルであればアクノリッジ信号を受信しないと解釈する。 On the other hand, if the I 2 CI / O expander 615 cannot receive an acknowledge signal from the master IC 570 via the connection line SDA after 8-bit data transmission, the I 2 CI / O expander 615 releases the connection line SDA and stops data transmission. When the I 2 CI / O expander 615 receives an acknowledge signal from the master IC 570 via the connection line SDA, the I 2 CI / O expander 615 interprets that the acknowledge signal is received if the connection line SDA is at the LOW level. If SDA is HIGH, it is interpreted that no acknowledge signal is received.
よって、マスタIC570からのデータがノイズ等の影響により変化し、この変化したデータを勝手に受信して読み出しモードとなったI2CI/Oエクスパンダ615が発生してしまうと、接続線SDAがいつまでも解放されないことになる。 Therefore, when the data from the master IC 570 changes due to the influence of noise or the like, and the I 2 CI / O expander 615 that receives the changed data and enters the read mode is generated, the connection line SDA is changed. It will not be released forever.
このような場合に、接続線SDAの信号レベルはLOWに維持されたままになり、マスタIC570と、本来送信を行うことを意図していた装飾制御装置610のI2CI/Oエクスパンダ615との間で接続線SDAを介した通信が行えなくなる。 In such a case, the signal level of the connection line SDA remains LOW, and the master IC 570 and the I 2 CI / O expander 615 of the decoration control device 610 originally intended for transmission Cannot communicate with each other via the connection line SDA.
そこで、マスタIC570は、スタート条件を示す信号を出力する前に、接続線SDAからデータが出力できる状態であるか否かを判定するために、接続線SDAの信号レベルがHIGHであるか否かを判定する。   Therefore, the master IC 570 determines whether or not the signal level of the connection line SDA is HIGH in order to determine whether or not data can be output from the connection line SDA before outputting a signal indicating the start condition. Determine.
接続線SDAの信号レベルがHIGHでないと判定された場合、接続線SDAからデータが出力できないので、ドライバ576Aによりトランジスタ578Aに動作可能な電圧を印加しないことによってトランジスタ578Aをオンさせずに(接続線SDAを解放した状態で)、接続SCLの信号レベルを少なくとも9回変化させる。   When it is determined that the signal level of the connection line SDA is not HIGH, data cannot be output from the connection line SDA. Therefore, the driver 576A does not apply an operable voltage to the transistor 578A without turning on the transistor 578A (connection line With the SDA released, the signal level of the connection SCL is changed at least nine times.
このような処理を行うことで、読み出しモードとなったI2CI/Oエクスパンダ615は、接続SCLの信号レベルの変化に合わせて接続線SDAにデータを出力するが、接続SCLの信号レベルの変化が少なくとも9回行われる途中において、マスタIC570からのアクノリッジ信号を確認するタイミングが発生する。このとき、接続線SDAは解放されているのでHIGHレベルとなり、読み出しモードとなったI2CI/Oエクスパンダ615は、アクノリッジ信号を受信しなかったと判断するので、データ伝送をやめて接続線SDAを解放することになる。 By performing such processing, the I 2 CI / O expander 615 that has entered the read mode outputs data to the connection line SDA in accordance with the change in the signal level of the connection SCL. The timing for confirming the acknowledge signal from the master IC 570 is generated while the change is made at least nine times. At this time, since the connection line SDA is released, it becomes HIGH level, and the I 2 CI / O expander 615 that has entered the read mode determines that it has not received an acknowledge signal. Will be released.
なお、この処理は、スタート条件を示す信号を出力する前だけでなく、マスタIC570が装飾制御装置610へ実際のデータを出力する前に行われるようにしてもよい。   Note that this process may be performed not only before the signal indicating the start condition is output but also before the master IC 570 outputs actual data to the decoration control device 610.
このようにして、読み出しモードとなった装飾制御装置610のI2CI/Oエクスパンダ615から強制的に接続線SDAを解放させるので、接続線SDAの信号レベルはHIGHに維持されるようになる。 In this way, the connection line SDA is forcibly released from the I 2 CI / O expander 615 of the decoration control device 610 in the read mode, so that the signal level of the connection line SDA is maintained at HIGH. .
図30は、本発明の第1の実施形態の遊技機全体に設けられる装飾制御装置610の接続形態を示す図であり、特に前面枠3に設けられる装飾制御装置610について説明する図である。   FIG. 30 is a diagram illustrating a connection form of the decoration control device 610 provided in the entire gaming machine according to the first embodiment of the present invention, and is a diagram illustrating the decoration control device 610 provided in the front frame 3 in particular.
装飾制御装置610は、主に、遊技盤10及び前面枠3に取り付けられている。前面枠3に取り付けられた装飾制御装置610が制御するLEDは、装飾部材9、照明ユニット11、及び異常報知LED29を照射するものである。   The decoration control device 610 is mainly attached to the game board 10 and the front frame 3. The LED controlled by the decoration control device 610 attached to the front frame 3 irradiates the decoration member 9, the illumination unit 11, and the abnormality notification LED 29.
遊技機には複数の仕様があり、通常版遊技機1と廉価版遊技機1とがある。通常版遊技機1は、標準仕様の装飾部材9を備える前面枠3(通常版前面枠)を備えている。廉価版遊技機1は、標準仕様の装飾部材9よりも廉価なコストで構成された装飾部材9’を備える前面枠3(廉価版前面枠)を備えている。   The gaming machine has a plurality of specifications, and there are a normal version gaming machine 1 and a low price gaming machine 1. The normal version gaming machine 1 includes a front frame 3 (normal version front frame) including a decorative member 9 of standard specifications. The low-priced gaming machine 1 includes a front frame 3 (low-priced front frame) including a decorative member 9 ′ configured at a lower cost than a standard decorative member 9.
通常版前面枠3と廉価版前面枠3とは、装飾部材9を照射するために取り付けられる装飾制御装置610の数が相違する。具体的には、通常版前面枠3の装飾部材9は四つの装飾制御装置610により照射され、廉価版前面枠3の装飾部材9’は二つの装飾制御装置610により照射される。装飾部材9は最大60個のLEDによって照射されるのに対して、装飾部材9’は最大30個のLEDによって照射されるので、装飾部材9のほうが装飾部材9’よりも明るくなる。このため、通常版前面枠3が取り付けられた場合の装飾制御装置610の制御と、廉価版前面枠3が取り付けられた場合の装飾制御装置610の制御とが異なる。   The number of the decoration control devices 610 attached to irradiate the decorative member 9 is different between the normal plate front frame 3 and the inexpensive plate front frame 3. Specifically, the decoration member 9 of the normal plate front frame 3 is irradiated by four decoration control devices 610, and the decoration member 9 ′ of the inexpensive plate front frame 3 is irradiated by two decoration control devices 610. The decoration member 9 is illuminated by a maximum of 60 LEDs, whereas the decoration member 9 'is illuminated by a maximum of 30 LEDs, so that the decoration member 9 is brighter than the decoration member 9'. For this reason, the control of the decoration control device 610 when the normal plate front frame 3 is attached is different from the control of the decoration control device 610 when the inexpensive plate front frame 3 is attached.
通常版前面枠3に取り付けられる装飾制御装置610のI2CI/Oエクスパンダ615のアドレスと廉価版前面枠3に取り付けられる装飾制御装置610のI2CI/Oエクスパンダ615の固有アドレスとが同じであると、通常版前面枠3が取り付けられた場合の制御を行う通常版用の演出制御装置550と、廉価版前面枠3が取り付けられた場合の制御を行う廉価版用の演出制御装置550と、を用意して、取り付けられる前面枠3に対応して演出制御装置550を取り換えなければならない。したがって、製造メーカーが遊技機1を出荷する場合に、通常版用の演出制御装置550と廉価版用の演出制御装置550とを用意しなければならず、製造コストが高くなってしまう。 The address of the I 2 CI / O expander 615 of the decoration control device 610 attached to the normal plate front frame 3 and the unique address of the I 2 CI / O expander 615 of the decoration control device 610 attached to the inexpensive plate front frame 3 are If it is the same, the production control device 550 for the normal version that performs control when the front plate 3 is attached to the normal version, and the production control device for the low price version that performs control when the front plate 3 is attached to the low cost version. 550 and the production control device 550 must be replaced in accordance with the front frame 3 to be attached. Therefore, when the manufacturer ships the gaming machine 1, the production control device 550 for the normal version and the production control device 550 for the low-priced version must be prepared, which increases the manufacturing cost.
このため、本実施形態では、通常版前面枠3と廉価版前面枠3とで制御が異なる装飾制御装置610のI2CI/Oエクスパンダ615の個別アドレスには、異なるアドレスを割り当て、一つの演出制御装置550が通常版用の制御と廉価版用の制御とを行えるようにした。これによって、通常版用の演出制御装置550と廉価版用の演出制御装置550とを用意する必要がなくなり、製造コストを削減できる。 For this reason, in this embodiment, different addresses are assigned to the individual addresses of the I 2 CI / O expander 615 of the decoration control device 610 whose control is different between the normal version front frame 3 and the inexpensive version front frame 3. The production control device 550 can perform control for the normal version and control for the inexpensive version. Thereby, it is not necessary to prepare the production control device 550 for the normal version and the production control device 550 for the inexpensive version, and the manufacturing cost can be reduced.
具体的には、通常版前面枠3の装飾部材9を照射するLEDに接続される四つの装飾制御装置610(第1の仕様依存型グループ単位制御手段)のI2CI/Oエクスパンダ615の固有アドレスには、「1001」、「1010」、「1100」、及び「1101」が割り当てられる。 Specifically, the I 2 CI / O expander 615 of the four decoration control devices 610 (first specification-dependent group unit control means) connected to the LEDs that irradiate the decoration member 9 of the normal plate front frame 3. “1001”, “1010”, “1100”, and “1101” are assigned to the unique addresses.
一方、廉価版前面枠3の装飾部材9’を照射するLEDに接続される二つの装飾制御装置610のI2CI/Oエクスパンダ615(第2の仕様依存型グループ単位制御手段)のアドレスには、通常版前面枠3の装飾部材9を照射するLEDに接続される四つの装飾制御装置610のI2CI/Oエクスパンダ615の固有アドレスと異なる「1110」及び「1111」が割り当てられる。 On the other hand, the address of the I 2 CI / O expander 615 (second specification-dependent group unit control means) of the two decoration control devices 610 connected to the LEDs that irradiate the decoration member 9 ′ of the low-priced front frame 3 is used. Are assigned “1110” and “1111”, which are different from the unique addresses of the I 2 CI / O expanders 615 of the four decoration control devices 610 connected to the LEDs that irradiate the decoration member 9 of the front plate 3 of the normal plate.
そして、通常版前面枠3と廉価版前面枠3の何れに使用される場合であっても、演出制御装置550からは、装飾部材9、9’のI2CI/Oエクスパンダ615に割り当てられた固有アドレスである「1001」、「1010」、「1100」、「1101」、「1110」及び「1111」の全てを含んだ演出制御データが、装飾制御装置610に送信される。 Then, regardless of whether it is used for the normal version front frame 3 or the cheap version front frame 3, the effect control device 550 assigns it to the I 2 CI / O expander 615 of the decoration members 9, 9 ′. The effect control data including all the unique addresses “1001”, “1010”, “1100”, “1101”, “1110”, and “1111” are transmitted to the decoration control device 610.
したがって、通常版用の制御と廉価版用の制御とを行えるようにした一つの演出制御装置550で通常版前面枠3の装飾制御装置610と廉価版用の装飾制御装置610とを制御できるので、製造コストを削減できる。   Therefore, the decoration control device 610 of the normal plate front frame 3 and the decoration control device 610 for the low cost version can be controlled by one production control device 550 that can perform the control for the normal version and the control for the low cost version. Manufacturing cost can be reduced.
また、通常版前面枠3と廉価版前面枠3とで同じ制御をする照明ユニット11及び異常報知LED29を照射するLEDに接続された装飾制御装置610のI2CI/Oエクスパンダ615には、通常版前面枠3と廉価版前面枠3とで異なるアドレスにする必要はなく、同じアドレスが割り当てられる。 In addition, the I 2 CI / O expander 615 of the decoration control device 610 connected to the illumination unit 11 that performs the same control in the normal version front frame 3 and the inexpensive version front frame 3 and the LED that emits the abnormality notification LED 29 includes: It is not necessary to use different addresses for the normal version front frame 3 and the low cost version front frame 3, and the same address is assigned.
なお、廉価版前面枠3では、固有アドレスが「1001」、「1010」、「1100」、「1101」となるI2CI/Oエクスパンダ615は使用されず、通常版前面枠3では、固有アドレスが「1110」、「1111」となるI2CI/Oエクスパンダ615は使用されない。そのため、何れの仕様の前面枠3であっても、異常判定テーブル2100(図21)において、接続されないI2CI/Oエクスパンダ615が存在することになるが、前述したように、異常判定テーブル2100に登録されているI2CI/Oエクスパンダ615の一つと、マスタIC570との間でデータ送受信が行われれば、正常な状態として処理されるので問題はない。 The low price front frame 3 does not use the I 2 CI / O expander 615 with the unique addresses “1001”, “1010”, “1100”, “1101”. The I 2 CI / O expander 615 with addresses “1110” and “1111” is not used. For this reason, there is an unconnected I 2 CI / O expander 615 in the abnormality determination table 2100 (FIG. 21) regardless of the front frame 3 of any specification. If data transmission / reception is performed between one of the I 2 CI / O expanders 615 registered in 2100 and the master IC 570, the data is processed as a normal state, and there is no problem.
(第2実施形態)
本発明の第2実施形態を図31〜図36を用いて説明する。
(Second Embodiment)
A second embodiment of the present invention will be described with reference to FIGS.
本発明の第2実施形態は、演出制御装置550が複数のマスタIC570を備える場合の実施形態である。   The second embodiment of the present invention is an embodiment in the case where the effect control device 550 includes a plurality of master ICs 570.
前述したように、一つのマスタIC570に接続できる装飾制御装置610のI2CI/Oエクスパンダ615には、設定可能な固有アドレスの数に上限がある。この上限を越えて装飾制御装置610を配置したい場合には、複数のマスタIC570を設ける必要がある。 As described above, the I 2 CI / O expander 615 of the decoration control device 610 that can be connected to one master IC 570 has an upper limit on the number of unique addresses that can be set. If it is desired to place the decoration control device 610 beyond this upper limit, it is necessary to provide a plurality of master ICs 570.
図31は、本発明の第2実施形態の演出制御装置550と装飾制御装置610との接続の説明図である。   FIG. 31 is an explanatory diagram of the connection between the effect control device 550 and the decoration control device 610 according to the second embodiment of the present invention.
第2の実施形態では、演出制御装置550は複数のマスタIC570を備えた構成となっている。   In the second embodiment, the effect control device 550 includes a plurality of master ICs 570.
図31では、演出制御装置550は、三つのマスタIC570A〜570Cを備える。   In FIG. 31, the production control device 550 includes three master ICs 570A to 570C.
マスタIC570Aは、中継基板600Aと接続され、中継基板600Aは、装飾制御装置610A〜610Cと直列に接続されるとともに、装飾制御装置610D〜610Fと直列に接続される。   The master IC 570A is connected to the relay board 600A, and the relay board 600A is connected in series to the decoration control devices 610A to 610C and is connected in series to the decoration control devices 610D to 610F.
マスタIC570Bは、中継基板600Bと接続され、中継基板600Bは、装飾制御装置610G〜610Iと直列に接続されるとともに、装飾制御装置610J〜610Lと直列に接続される。   The master IC 570B is connected to the relay board 600B, and the relay board 600B is connected in series to the decoration control devices 610G to 610I and is connected in series to the decoration control devices 610J to 610L.
マスタIC570Cは、中継基板600Cと接続され、中継基板600Cは、装飾制御装置610M〜610Oと直列に接続されるとともに、役物駆動SOL560及び役物駆動MOT561に接続される装飾制御装置610Pに直列に接続される。   The master IC 570C is connected to the relay board 600C. The relay board 600C is connected in series to the decoration control devices 610M to 610O, and is connected in series to the decoration control device 610P connected to the accessory driving SOL560 and the accessory driving MOT561. Connected.
ここで、一つのマスタIC570に接続されている装飾制御装置610群を系統という。系統とは、具体的には、マスタIC570Aであれば、中継基板600A、装飾制御装置610A〜610Fである。   Here, the decoration control device 610 group connected to one master IC 570 is referred to as a system. Specifically, in the case of the master IC 570A, the system is the relay board 600A and the decoration control devices 610A to 610F.
マスタIC570は、接続されている装飾制御装置610にデータを出力可能であるため、マスタIC570は、接続されている装飾制御装置610を制御可能である。   Since the master IC 570 can output data to the connected decoration control device 610, the master IC 570 can control the connected decoration control device 610.
このような構成により、1個のマスタIC570で制御できるI2CI/Oエクスパンダ615の数の制限(図12に示すように14個を上限とする)がなくなり、多彩な演出制御を可能とすることが期待できる。 With such a configuration, the number of I 2 CI / O expanders 615 that can be controlled by one master IC 570 is eliminated (up to 14 as shown in FIG. 12), and a variety of presentation control is possible. Can be expected to do.
本実施形態でも、異常判定テーブル2100(図32参照)に登録されたI2CI/Oエクスパンダ615のうちの一つのI2CI/Oエクスパンダ615とマスタIC570との間でデータ送受信が行われれば、正常な状態として処理が行われるが、異常の判定、並びに、I2CI/Oエクスパンダ615及びマスタIC570の初期化の処理を、各系統毎に独立して行う点が第1の実施形態とは異なっている。 Also in this embodiment, data transmission / reception is performed between one I 2 CI / O expander 615 and the master IC 570 among the I 2 CI / O expanders 615 registered in the abnormality determination table 2100 (see FIG. 32). In this case, the process is performed in a normal state. However, the first point is that the determination of abnormality and the initialization process of the I 2 CI / O expander 615 and the master IC 570 are performed independently for each system. This is different from the embodiment.
本実施形態では、図32に示すように、異常判定テーブル2100が各系統毎に用意されている。換言すると、各マスタIC570に対応する異常判定テーブル2100が演出制御装置550のRAM553に記憶されている。   In the present embodiment, as shown in FIG. 32, an abnormality determination table 2100 is prepared for each system. In other words, the abnormality determination table 2100 corresponding to each master IC 570 is stored in the RAM 553 of the effect control device 550.
これらの異常判定テーブル2100について具体的に説明する。図32は、本発明の第2実施形態の異常判定テーブル2100の説明図である。   The abnormality determination table 2100 will be specifically described. FIG. 32 is an explanatory diagram of the abnormality determination table 2100 according to the second embodiment of this invention.
マスタIC570Aと装飾制御装置610A〜610Fとの間で行われるデータ送受信の異常を装飾制御装置毎に判定する第1異常判定テーブル2100Aと、マスタIC570Bと装飾制御装置610G〜610Lとの間で行われるデータ送受信の異常を装飾制御装置毎に判定する第2異常判定テーブル2100Bと、マスタIC570Cと装飾制御装置610M〜610Oとの間で行われるデータ送受信の異常を装飾制御装置毎に判定する第3異常判定テーブル2100Cの3種類のテーブルが存在する。   A first abnormality determination table 2100A for determining an abnormality in data transmission / reception performed between the master IC 570A and the decoration control devices 610A to 610F for each decoration control device, and between the master IC 570B and the decoration control devices 610G to 610L. Second abnormality determination table 2100B for determining an abnormality in data transmission / reception for each decoration control device, and a third abnormality for determining an abnormality in data transmission / reception performed between master IC 570C and decoration control devices 610M to 610O for each decoration control device There are three types of tables, the determination table 2100C.
なお、マスタIC570と可動制御装置(装飾制御装置610P)とのデータ送受信の異常は、第3異常判定テーブル2100Cに登録されない。マスタIC570と可動制御装置とのデータ送信の異常は、図29の処理が正常終了か異常終了したかによって判定され、異常終了と判定された場合には、図28の処理で役物駆動MOT561及び役物駆動SOL560を初期化するからである。   An abnormality in data transmission / reception between the master IC 570 and the movable control device (decoration control device 610P) is not registered in the third abnormality determination table 2100C. The abnormality in data transmission between the master IC 570 and the movable control device is determined based on whether the process in FIG. 29 is completed normally or abnormally. If it is determined that the process ends abnormally, in the process in FIG. This is because the accessory driving SOL 560 is initialized.
そして、何れかの異常判定テーブルにて、すべてのI2CI/Oエクスパンダ615に関してデータ送受信異常が発生したと判定された場合には、当該異常判定テーブルに属するすべての装飾制御装置610を初期化し、あわせて対応するマスタIC570も初期化する。但し、他の異常判定テーブルに属する装飾制御装置610やマスタIC570は初期化しない。 If any abnormality determination table determines that a data transmission / reception abnormality has occurred with respect to all the I 2 CI / O expanders 615, all the decoration control devices 610 belonging to the abnormality determination table are initialized. At the same time, the corresponding master IC 570 is also initialized. However, the decoration control device 610 and the master IC 570 belonging to other abnormality determination tables are not initialized.
例えば、前述した第1の異常判定テーブルにて、全てのI2CI/Oエクスパンダ615に関してデータ送受信異常が発生したと判定された場合には、マスタIC570A及び装飾制御装置610A〜610Fのみを初期化し、他の、マスタIC570B、570C、及び装飾制御装置610G〜610Pは初期化しない。 For example, if it is determined in the first abnormality determination table described above that data transmission / reception abnormality has occurred with respect to all the I 2 CI / O expanders 615, only the master IC 570A and the decoration control devices 610A to 610F are initialized. The other master ICs 570B and 570C and the decoration control devices 610G to 610P are not initialized.
このため、データ送信異常が発生したマスタIC570及びデータ送信異常が発生したマスタIC570に接続される装飾制御装置610が初期化中であっても、異常が発生していないマスタIC570と装飾制御装置610との間で、装飾制御データが送受信できるので、遊技の途中で装飾装置620による演出が突然一時停止してしまうことを防止できる。   For this reason, even if the master IC 570 in which the data transmission abnormality has occurred and the decoration control device 610 connected to the master IC 570 in which the data transmission abnormality has occurred are being initialized, the master IC 570 and the decoration control device 610 in which no abnormality has occurred. Since the decoration control data can be transmitted / received between the two, the effect by the decoration device 620 can be prevented from being suddenly stopped during the game.
なお、各マスタIC570A〜570Cを初期化する方法として、ソフトリセットとハードリセットとがある。   As a method for initializing the master ICs 570A to 570C, there are a soft reset and a hard reset.
ソフトリセットでは、CPU551によって各マスタIC570A〜570Cのうちの一つが初期化される。   In the soft reset, the CPU 551 initializes one of the master ICs 570A to 570C.
具体的には、各マスタIC570A〜570Cには、各々リセットREG573(図4参照)を備えている。CPU551がバス563を介してこのリセットレジスタに特定値(初期化指示データ)を書き込むと、特定値を書き込まれたリセットREG573を備えるマスタIC570だけが初期化される。   Specifically, each of the master ICs 570A to 570C includes a reset REG 573 (see FIG. 4). When the CPU 551 writes a specific value (initialization instruction data) to the reset register via the bus 563, only the master IC 570 including the reset REG 573 written with the specific value is initialized.
ハードリセットでは、入出力I/F558及び電源投入検出回路559に接続されるNORゲート回路590に各マスタIC570A〜570CのRESET端子が接続されており、NORゲート回路590に印加される電圧が所定時間ローに保持されると、RESET端子に印加される電圧も所定時間ローに保持され、全てのマスタIC570A〜570Cが初期化される。   In the hard reset, the RESET terminals of the master ICs 570A to 570C are connected to the NOR gate circuit 590 connected to the input / output I / F 558 and the power-on detection circuit 559, and the voltage applied to the NOR gate circuit 590 is applied for a predetermined time. When held low, the voltage applied to the RESET terminal is also held low for a predetermined time and all master ICs 570A-570C are initialized.
NORゲート回路590は、すべてのマスタIC570のRESET端子に接続されており、NORゲート回路590に印加される電圧が所定時間ローに保持されると、すべてのマスタIC570のRESET端子に印加される電圧も所定時間ローになり、すべてのマスタIC570に初期化信号として取り込まれる。   The NOR gate circuit 590 is connected to the RESET terminal of all the master ICs 570. When the voltage applied to the NOR gate circuit 590 is held low for a predetermined time, the voltage applied to the RESET terminals of all the master ICs 570. Also goes low for a predetermined time and is taken as an initialization signal by all the master ICs 570.
なお、NORゲート回路590とマスタIC570のRESET端子とを接続する線は、バス563とは別個の線である。   Note that a line connecting the NOR gate circuit 590 and the RESET terminal of the master IC 570 is a separate line from the bus 563.
本実施形態では、電源投入時には、ハードリセットによって、全てのマスタIC570A〜570Cを初期化し、合せて対応する装飾制御装置610を初期化する。そして、何れかの異常判定テーブルにて、全てのI2CI/Oエクスパンダ615に関してデータ送受信異常が発生したと判定された場合には、当該異常判定テーブルに属するマスタICのみをソフトリセットにより初期化し、合わせて対応する装飾制御装置610を初期化するが、他のマスタICや装飾制御装置610はリセットしない。 In this embodiment, when the power is turned on, all the master ICs 570A to 570C are initialized by hardware reset, and the corresponding decoration control device 610 is initialized. If any abnormality determination table determines that a data transmission / reception abnormality has occurred with respect to all the I 2 CI / O expanders 615, only the master IC belonging to the abnormality determination table is initialized by a soft reset. At the same time, the corresponding decoration control device 610 is initialized, but the other master IC and decoration control device 610 are not reset.
このように、演出制御装置550に複数のマスタIC570が備わる場合に、異常が発生したマスタICのみに対してリセットを行うので、遊技機1全体の装飾が一時停止することなく、遊技者に違和感を与えることを抑制できる。また、すべてのマスタIC570を同時に高速にリセットしたい場合には、ハードリセットによりリセットが行えるので、様々な態様のリセット処理を実施することができる。   As described above, when the production control device 550 includes a plurality of master ICs 570, only the master IC in which an abnormality has occurred is reset, so that the decoration of the entire gaming machine 1 does not pause and the player feels uncomfortable. Can be suppressed. Further, when all the master ICs 570 are to be simultaneously reset at a high speed, the reset can be performed by a hard reset, so that various types of reset processing can be performed.
第2実施形態では、第1実施形態と同じ処理を実行するが、第1実施形態と異なる処理のみ、図33及び図34で詳細を説明する。   In the second embodiment, the same processing as that of the first embodiment is executed, but only the processing different from that of the first embodiment will be described in detail with reference to FIGS. 33 and 34.
図33は、本発明の第2実施形態のI2C初期リセット処理のフローチャートである。図33では、図23に示すI2C初期リセット処理と同じ処理は同じ符号を付与し、説明を省略する。 FIG. 33 is a flowchart of the I 2 C initial reset process according to the second embodiment of this invention. In FIG. 33, the same process as the I 2 C initial reset process shown in FIG.
2C初期リセット処理は電源投入時に実行される処理であり、第2実施形態のI2C初期リセット処理では、各マスタIC570に接続される装飾制御装置610に初期化指示データを送信する。 I 2 C initial reset process is a process executed when the power is turned, in I 2 C initial reset process of the second embodiment transmits an initialization instruction data to the decoration control device 610 which is connected to each master IC570.
具体的には、ステップ2302の処理ですべてのマスタIC570がハードリセットされた後、CPU551は、第1のマスタIC570Aを選択して(3301)、ステップ3301の処理で選択されたマスタIC570Aに接続される装飾制御装置610A〜610Fに初期化指示データを送信するスレーブリセット処理を実行し(2303)、マスタIC570Aに接続される装飾制御装置610A〜610Fを初期化する。   Specifically, after all the master ICs 570 are hard reset in the process of step 2302, the CPU 551 selects the first master IC 570A (3301) and is connected to the master IC 570A selected in the process of step 3301. A slave reset process for transmitting initialization instruction data to the decoration control devices 610A to 610F is executed (2303), and the decoration control devices 610A to 610F connected to the master IC 570A are initialized.
そして、CPU551は、第2のマスタIC570Bを選択して(3302)、ステップ3302の処理で選択されたマスタIC570Bに接続される装飾制御装置610G〜610Lに初期化指示データを送信するスレーブリセット処理を実行し(2303)、マスタIC570Bに接続される装飾制御装置610G〜610Lを初期化する。   Then, the CPU 551 selects the second master IC 570B (3302), and performs slave reset processing for transmitting initialization instruction data to the decoration control devices 610G to 610L connected to the master IC 570B selected in step 3302. Execute (2303) and initialize the decoration control devices 610G to 610L connected to the master IC 570B.
そして、CPU551は、第3のマスタIC570Cを選択して(3303)、ステップ3303の処理で選択されたマスタIC570Cに接続される装飾制御装置610M〜610Pに初期化指示データを送信するスレーブリセット処理を実行し(2303)、マスタIC570Cに接続される装飾制御装置610M〜610Pを初期化する。   Then, the CPU 551 selects the third master IC 570C (3303), and performs a slave reset process of transmitting initialization instruction data to the decoration control devices 610M to 610P connected to the master IC 570C selected in the process of step 3303. Execute (2303) and initialize the decoration control devices 610M to 610P connected to the master IC 570C.
図34は、本発明の第2実施形態のI2C随時リセット処理のフローチャートである。図34では、図27に示すI2C随時リセット処理と同じ処理は同じ符号を付与し、説明を省略する。 FIG. 34 is a flowchart of the I 2 C optional reset process according to the second embodiment of this invention. In FIG. 34, the same processes as the I 2 C occasional reset process shown in FIG.
ステップ2701の処理でリセット要求フラグが設定されていると判定された場合、又は、ステップ2703の処理でリセット条件が成立していると判定された場合、CPU551は、リセット条件が成立したマスタIC570を選択し(3401)、ステップ3401の処理でマスタIC570に備わるリセットREG573に所定の値を書き込み、当該マスタIC570をソフトリセットする(3402)。   If it is determined in step 2701 that the reset request flag is set, or if it is determined in step 2703 that the reset condition is satisfied, the CPU 551 selects the master IC 570 that satisfies the reset condition. In step 3401, a predetermined value is written in the reset REG 573 provided in the master IC 570, and the master IC 570 is soft reset (3402).
そして、CPU551は、ステップ3401の処理で選択されたマスタIC570に接続されるすべての装飾制御装置610に初期化指示データを送信するスレーブリセット処理を実行する(2706)。   Then, the CPU 551 executes slave reset processing for transmitting initialization instruction data to all the decoration control devices 610 connected to the master IC 570 selected in step 3401 (2706).
次に、CPU551は、リセット条件が成立したマスタIC570が可動制御装置に接続されたマスタIC570(図31ではマスタIC570C)であるか否かを判定する(3403)。   Next, the CPU 551 determines whether or not the master IC 570 for which the reset condition is satisfied is the master IC 570 (master IC 570C in FIG. 31) connected to the movable control device (3403).
ステップ3403の処理で、リセット条件が成立したマスタIC570が可動制御装置に接続されたマスタIC570であると判定された場合、可動制御装置が制御する役物駆動MOT561及び役物駆動SOL560を初期位置に戻す初期化処理を実行するので、ステップ2707の処理に進む。   If it is determined in step 3403 that the master IC 570 for which the reset condition is satisfied is the master IC 570 connected to the movable control device, the accessory driving MOT 561 and the accessory driving SOL 560 controlled by the movable control device are set to the initial positions. Since the initialization process to be returned is executed, the process proceeds to step 2707.
一方、ステップ3403の処理で、リセット条件が成立したマスタIC570が可動制御装置に接続されたマスタIC570でないと判定された場合、ステップ2710の処理に進む。   On the other hand, if it is determined in step 3403 that the master IC 570 for which the reset condition is satisfied is not the master IC 570 connected to the movable control device, the process proceeds to step 2710.
このように、本実施形態では、異常が検出されたマスタIC570のみをソフトリセットするので、異常が検出されていないマスタIC570を初期化しなくてもよいので、遊技中に出力が一時停止する装飾装置の数を最小限に抑えることができ、遊技者に与える違和感を減少させることができる。   Thus, in this embodiment, since only the master IC 570 in which an abnormality is detected is soft reset, it is not necessary to initialize the master IC 570 in which no abnormality is detected, so that the decoration device whose output is temporarily stopped during the game The number of players can be minimized, and the uncomfortable feeling given to the player can be reduced.
また、ハードリセット又はソフトリセットによってマスタIC570が初期化されると、初期化されるマスタIC570に接続されるすべての装飾制御装置610も初期化されるので、確実に異常を解消できる。   Further, when the master IC 570 is initialized by a hard reset or a software reset, all the decoration control devices 610 connected to the master IC 570 to be initialized are also initialized, so that the abnormality can be reliably eliminated.
図35は、本発明の第2実施形態の電源投入によるマスタIC570の初期化前後のタイミングチャートである。   FIG. 35 is a timing chart before and after initialization of the master IC 570 upon power-on according to the second embodiment of the present invention.
遊技機1に電源が投入されると、CPU551は、図22の処理を実行して、ステップ220の処理で、図33に示すI2C初期リセット処理を実行する。図33に示すステップ2302の処理で、演出制御装置550に備わるすべてのマスタIC570のRESET端子に印加される所定時間ローに保持され、演出制御装置550に備わるすべてのマスタIC570はハードリセットされる。 When the gaming machine 1 is powered on, the CPU 551 executes the process of FIG. 22 and executes the I 2 C initial reset process shown in FIG. In the process of step 2302 shown in FIG. 33, the master IC 570 provided in the effect control device 550 is held low for a predetermined time applied to the RESET terminals of all the master ICs 570 provided in the effect control device 550, and all the master ICs 570 provided in the effect control device 550 are hard reset.
そして、ステップ3301の処理で第1マスタIC570Aが選択されて、第1マスタIC570Aに接続されるすべてのI2CI/Oエクスパンダ615に初期化指示データが送信される。 In step 3301, the first master IC 570A is selected, and initialization instruction data is transmitted to all the I 2 CI / O expanders 615 connected to the first master IC 570A.
次に、ステップ3302の処理で第2マスタIC570Bが選択されて、第2マスタIC570Bに接続されるすべてのI2CI/Oエクスパンダ615に初期化指示データが送信される。 Next, the second master IC 570B is selected in the process of step 3302, and initialization instruction data is transmitted to all the I 2 CI / O expanders 615 connected to the second master IC 570B.
次に、ステップ3303の処理で第3マスタIC570Cが選択されて、第3マスタIC570Cに接続されるすべてのI2CI/Oエクスパンダ615に初期化指示データが送信される。 Next, in step 3303, the third master IC 570C is selected, and initialization instruction data is transmitted to all the I 2 CI / O expanders 615 connected to the third master IC 570C.
そして、可動制御装置(装飾制御装置610P)が第3マスタIC570からの初期化指示データを受信すると、役物駆動MOT561の回転軸を初期位置に戻すモータ初期化動作を行うので、図33に示すステップ2305の処理でモータ初期化フラグが設定されて、ステップ2306の処理で初期化時のモータの出力データ(可動制御データ)が出力されると、役物駆動MOT561の回転軸を初期位置に戻すモータ初期化動作が実行される。   When the movable control device (decoration control device 610P) receives the initialization instruction data from the third master IC 570, the motor initialization operation for returning the rotation axis of the accessory driving MOT 561 to the initial position is performed, which is shown in FIG. When the motor initialization flag is set in the process of step 2305 and the output data (movable control data) of the motor at the time of initialization is output in the process of step 2306, the rotating shaft of the accessory driving MOT 561 is returned to the initial position. A motor initialization operation is executed.
そして、図33に示すI2C初期リセット処理が終了すると、図22に示すステップ2203の処理で、タイマ割込が許可される。以降、図22に示すVDP割込がCPU551に入力されるたびに、図22に示すステップ2204〜2210の処理を繰り返し実行し、タイマ割込が2ms周期でCPU551に入力されると、図28に示すタイマ割込処理を実行される。 When the I 2 C initial reset process shown in FIG. 33 is completed, the timer interrupt is permitted in the process of step 2203 shown in FIG. Thereafter, whenever the VDP interrupt shown in FIG. 22 is input to the CPU 551, the processing of steps 2204 to 2210 shown in FIG. 22 is repeatedly executed, and when the timer interrupt is input to the CPU 551 in a cycle of 2 ms, FIG. The indicated timer interrupt process is executed.
モータ初期化動作中であっても、図22に示すステップ2206の処理が実行されて、発光制御装置のみが接続されているマスタIC570A、570Bは、発光制御データを発光制御装置に送信する。   Even during the motor initialization operation, the processing of step 2206 shown in FIG. 22 is executed, and the master ICs 570A and 570B to which only the light emission control device is connected transmit the light emission control data to the light emission control device.
一方、2ms周期で実行される図28に示すタイマ割込処理では、モータ初期化動作中である場合には、ステップ2810の処理で役物駆動MOT561の回転軸が初期位置に戻されたことを検出するまで、モータ初期化動作が実行される。   On the other hand, in the timer interruption process shown in FIG. 28 executed at a cycle of 2 ms, if the motor initialization operation is being performed, the fact that the rotation axis of the accessory driving MOT 561 has been returned to the initial position in the process of step 2810. The motor initialization operation is executed until detection.
なお、ステップ2810の処理で役物駆動MOT561の回転軸が初期位置に戻されたことが検出されて、モータ初期化動作が終了すると、図28に示すステップ2814の処理で通常時のモータ出力データ(可動制御データ)が送信されるので、役物駆動MOT561による装飾演出動作が可能となる。   When it is detected in step 2810 that the rotation shaft of the accessory driving MOT 561 has been returned to the initial position and the motor initialization operation is completed, the normal motor output data is obtained in step 2814 shown in FIG. Since (movable control data) is transmitted, the decoration effect operation by the accessory driving MOT 561 becomes possible.
以上のように、電源投入により役物駆動MOT561が初期化動作中であっても、初期化動作中である役物駆動MOT561を制御する可動制御装置に接続されたマスタIC570以外のマスタIC570は、装飾制御装置610へ装飾制御データを送信するので、電源投入から発光装置が点灯するまでの時間を短縮でき、電源投入直後の発光装置の確認作業にかかる時間を短縮できる。   As described above, the master IC 570 other than the master IC 570 connected to the movable control device that controls the accessory driving MOT 561 in the initialization operation, even if the accessory driving MOT 561 is in the initialization operation by turning on the power, Since the decoration control data is transmitted to the decoration control device 610, the time from when the power is turned on to when the light emitting device is turned on can be shortened, and the time required for the confirmation operation of the light emitting device immediately after the power is turned on can be shortened.
図36は、本発明の第2実施形態の異常が発生したマスタIC570の初期化前後のタイミングチャートである。   FIG. 36 is a timing chart before and after initialization of the master IC 570 in which an abnormality has occurred according to the second embodiment of the present invention.
図36では、可動制御装置に接続される第3マスタIC570Cにリセット条件が成立した場合、つまり、第3マスタIC570Cに異常が検出された場合について説明する。   FIG. 36 illustrates a case where a reset condition is established in the third master IC 570C connected to the movable control device, that is, a case where an abnormality is detected in the third master IC 570C.
第3マスタIC570に異常が検出されると、図34に示すステップ3401の処理で第3マスタIC570が選択されて、ステップ3402の処理で第3マスタIC570がソフトリセットされる。   When an abnormality is detected in the third master IC 570, the third master IC 570 is selected in the process of step 3401 shown in FIG. 34, and the third master IC 570 is soft reset in the process of step 3402.
そして、図34に示すステップ2706の処理で、第3マスタIC570に接続されるすべての装飾装置620に初期化指示データが送信される。そして、可動制御のマスタIC570Cで異常が検出されたので、ステップ2707の処理でモータ初期化フラグが設定され、ステップ2708の処理で、初期化時のモータ出力データ(可動制御データ)が出力される。   In step 2706 shown in FIG. 34, initialization instruction data is transmitted to all the decoration devices 620 connected to the third master IC 570. Since an abnormality is detected in the movable control master IC 570C, a motor initialization flag is set in step 2707, and motor output data (movable control data) at initialization is output in step 2708. .
なお、モータ初期化動作中であっても、図22に示すステップ2206の処理が実行されて、発光制御装置のみが接続されているマスタIC570A、570Bは、発光制御データを発光制御装置に送信する。   Even during the motor initialization operation, the processing of step 2206 shown in FIG. 22 is executed, and master ICs 570A and 570B to which only the light emission control device is connected transmit the light emission control data to the light emission control device. .
一方、2ms周期で実行される図28に示すタイマ割込処理では、モータ初期化動作中である場合には、ステップ2810の処理で役物駆動MOT561の回転軸が初期位置に戻されたことを検出するまで、モータ初期化動作が実行される。   On the other hand, in the timer interruption process shown in FIG. 28 executed at a cycle of 2 ms, if the motor initialization operation is being performed, the fact that the rotation axis of the accessory driving MOT 561 has been returned to the initial position in the process of step 2810. The motor initialization operation is executed until detection.
なお、ステップ2810の処理で役物駆動MOT561の回転軸が初期位置に戻されたことが検出されて、モータ初期化動作が終了すると、図28に示すステップ2814の処理で通常時のモータ出力データ(可動制御データ)が送信されるので、役物駆動MOT561による装飾演出動作が可能となる。   When it is detected in step 2810 that the rotation shaft of the accessory driving MOT 561 has been returned to the initial position and the motor initialization operation is completed, the normal motor output data is obtained in step 2814 shown in FIG. Since (movable control data) is transmitted, the decoration effect operation by the accessory driving MOT 561 becomes possible.
以上のように、異常が発生したことにより役物駆動MOT561が初期化動作中であっても、初期化動作中である役物駆動MOT561を制御する可動制御装置に接続されたマスタIC570以外のマスタIC570は、装飾制御装置610へ装飾制御データを送信するので、頻繁に役物駆動MOT561が初期化動作されても、遊技機1の盤面が暗くなることを防止できる。   As described above, a master other than the master IC 570 connected to the movable control device that controls the accessory driving MOT 561 during the initialization operation even if the accessory driving MOT 561 is in the initialization operation due to the occurrence of an abnormality. Since the IC 570 transmits the decoration control data to the decoration control device 610, the board surface of the gaming machine 1 can be prevented from becoming dark even if the accessory driving MOT 561 is frequently initialized.
なお、本明細書に開示されている実施の形態は、パチンコ機のみならずパチスロ機等の他の遊技機でも適用可能であることは当然意図されるものである。   It should be noted that the embodiments disclosed in the present specification are naturally intended to be applicable not only to pachinko machines but also to other gaming machines such as pachislot machines.
また、実施の形態として、変動表示ゲームの結果に対応して特別遊技状態を発生するパチンコ機が開示されているが、変動表示ゲームに限らず、他の補助遊技の結果に対応して特別遊技状態を発生する遊技機であっても構わないことは当然意図されるものである。   Also, as an embodiment, a pachinko machine that generates a special game state corresponding to the result of the variable display game is disclosed, but not limited to the variable display game, the special game corresponding to the result of other auxiliary games Of course, it may be a gaming machine that generates a state.
例えば、所定条件の成立によって特定の入賞装置の入口が開口し(特定入賞装置の可動部材が作動して入口が開口し)、入賞装置内部へ取り込まれた遊技球が、入賞装置内部に設けられた何れの入賞領域(特定入賞領域と一般入賞領域とがある)に入賞するかを抽選する遊技を補助遊技としてもよい。この場合、入賞装置内部へ取り込まれた遊技球が特定入賞領域に入賞することで、特別遊技状態が発生することになる。   For example, when a predetermined condition is satisfied, an entrance of a specific winning device is opened (the movable member of the specified winning device is actuated to open the entrance), and a game ball taken into the winning device is provided inside the winning device. A game in which lottery is selected for which winning area (there is a specific winning area or a general winning area) may be used as an auxiliary game. In this case, a special game state occurs when the game ball taken into the winning device wins a specific winning area.
また、実施の形態として、特図変動表示ゲームの結果に対応して特別遊技状態を発生するパチンコ機が開示されているが、普図変動表示ゲームの結果に対応して(或いは、普図変動表示ゲームの結果に起因して)、特別遊技状態を発生する様なパチンコ機であっても、本発明が適用可能であることは当然意図されるものである。例えば、普図変動表示ゲームの結果により特定の入賞装置の入口が開口し、入賞装置内部へ取り込まれた遊技球が特定入賞領域へ入賞した場合に特別遊技状態を発生するパチンコ機であっても、本発明は適用可能である。   In addition, as an embodiment, a pachinko machine that generates a special game state corresponding to the result of the special figure variation display game is disclosed, but in response to the result of the general figure variation display game (or It is naturally intended that the present invention can be applied even to a pachinko machine that generates a special gaming state (due to the result of the display game). For example, even a pachinko machine that generates a special game state when the entrance of a specific winning device is opened according to the result of the normal game display game and a game ball taken into the winning device wins a specific winning area. The present invention is applicable.
また、実施の形態として、遊技制御装置と演出制御装置とが分離されている構成が開示されているが、遊技制御装置と演出制御装置とが一体となって一つの制御装置を構成していても差し支えないものであり、或いは、遊技制御装置自身がグループ統括制御手段として構成されていても差し支えないことは当然意図されることである。   Further, as an embodiment, a configuration in which the game control device and the effect control device are separated is disclosed, but the game control device and the effect control device constitute a single control device. Of course, it is intended that the game control device itself may be configured as a group overall control means.
なお、今回開示した実施の形態は、全ての点で例示であって制限的なものではない。また、本発明の範囲は前述した発明の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び内容の範囲での全ての変更が含まれることが意図される。   The embodiment disclosed this time is illustrative in all points and is not restrictive. The scope of the present invention is shown not by the above description of the invention but by the scope of claims, and is intended to include all modifications within the scope and meaning equivalent to the scope of claims.
以上のように、本発明は、演出制御装置が装飾制御装置を制御する遊技機に適用可能である。   As described above, the present invention can be applied to a gaming machine in which an effect control device controls a decoration control device.
1 遊技機
2 本体枠(外枠)
3 前面枠
4 ヒンジ
10 遊技盤
11 照明ユニット
17 演出ボタン
18 ガラス枠
34 普図始動ゲート
36 普通変動入賞装置
42 特別変動入賞装置
44 一般入賞口
45 第1始動入賞口
51 センターケース
52 窓部
53 表示装置
55 振動センサ
60 可動役物
500 遊技制御装置
550 演出制御装置
560 役物駆動SOL
561 役物駆動MOT
570 マスタIC
573 リセットREG
574 送信モードREG
579 ステータスREG
580 払出制御装置
600 中継基板(装飾制御装置)
610 装飾制御装置
620 装飾装置
2100 異常判定テーブル
1 gaming machine 2 body frame (outer frame)
3 Front frame 4 Hinge 10 Game board 11 Illumination unit 17 Production button 18 Glass frame 34 Regular start gate 36 Regular variation prize device 42 Special variation prize device 44 General prize opening 45 First start prize opening 51 Center case 52 Window 53 Display Device 55 Vibration sensor 60 Movable accessory 500 Game control device 550 Production control device 560 Actor drive SOL
561 Actor Drive MOT
570 Master IC
573 Reset REG
574 Transmission mode REG
579 Status REG
580 Dispensing control device 600 Relay board (decoration control device)
610 decoration device 620 decoration device 2100 abnormality determination table

Claims (5)

  1. 遊技領域に設けた所定の始動入賞領域を遊技球が通過すると、複数の識別情報を変動表示する変動表示ゲームが実行され、該変動表示ゲームの結果に対応して遊技者に特典を付与する特別遊技状態を発生可能な遊技機において、
    前記遊技領域における遊技を統括的に制御する遊技制御手段と、
    遊技の演出を行う複数の演出装置と、
    前記遊技制御手段からの指令に対応して、前記複数の演出装置を制御する演出制御手段と、を備え、
    前記複数の演出装置を複数グループに分割し、該分割されたグループに属する演出装置を制御するためのグループ単位制御手段を各グループ毎に設け、
    前記演出制御手段を、複数の前記グループ単位制御手段を統括的に制御するグループ統括制御手段として構成し、
    前記グループ統括制御手段から前記グループ単位制御手段へタイミング信号を伝達するタイミング信号線、及び前記グループ統括制御手段と前記グループ単位制御手段との間でデータを通信するデータ線によって、前記グループ統括制御手段と前記グループ単位制御手段とが接続されて、前記グループ統括制御手段と前記各グループ単位制御手段との間で相互にデータ通信を可能とし、
    前記グループ統括制御手段は、
    前記演出装置の制御に係わる演算処理を行う演算処理手段と、
    前記演算処理手段からの指令に基づいて、前記データ線及びタイミング信号線の各信号レベルを制御する信号レベル制御手段と、を備え、
    前記信号レベル制御手段は、
    前記演算処理手段からの送信指令に基づいて、前記データ線の信号レベルを送信データに対応する信号レベルに設定しながら、前記タイミング信号線の信号レベルを繰り返し変化させることによって、前記グループ単位制御手段にデータを順次送信する送信手段と、
    前記送信手段による所定の単位ビット数のデータ送信が終了する毎に、前記グループ単位制御手段からの返答信号を取り込む返答信号取込手段と、
    前記返答信号取込手段によって取り込まれた返答信号によってデータ送信の成否を判定する判定手段と、
    前記判定手段による判定処理に対応して前記演算処理手段に割込信号を出力する割込信号出力手段と、を備え、
    前記グループ単位制御手段は、前記送信手段によって送信された自宛のデータを受信すると、前記所定の単位ビット数のデータを受信する毎に、該送信手段によってデータが送信された前記データ線を介して、前記返答信号を前記グループ統括制御手段へ出力する返答信号出力手段を備えるとともに、
    前記割込信号出力手段は、
    前記送信手段が前記所定の単位ビット数よりも長大なビット長のデータを送信する場合において、前記判定手段により送信が成功したと判定された時期が該長大なビット長のデータの全てを送信する途中であれば、前記演算処理手段に割込信号を出力せず、該判定の時期が該長大なビット長のデータの全てを送信した後であれば前記演算処理手段に割込信号を出力する第1割込信号出力手段と、
    前記判定手段によって前記データ送信が成功したと判定された場合に、該判定の時期に拘らず、その都度、前記演算処理手段に割込信号を出力する第2割込信号出力手段と、を有し、
    前記第1割込信号出力手段及び前記第2割込信号出力手段の何れか一方が選択されて、該選択された割込信号出力手段によって前記割込信号を出力することを特徴とする遊技機。
    When the game ball passes through a predetermined start winning area provided in the game area, a variable display game is displayed in which a plurality of pieces of identification information are displayed in a variable manner, and a special bonus is provided to the player in accordance with the result of the variable display game. In a gaming machine capable of generating a gaming state,
    Game control means for comprehensively controlling games in the game area;
    A plurality of directing devices for directing games;
    In response to a command from the game control means, an effect control means for controlling the plurality of effect devices,
    Dividing the plurality of effect devices into a plurality of groups, and providing group unit control means for each group to control the effect devices belonging to the divided group,
    The production control means is configured as a group overall control means for overall control of the plurality of group unit control means,
    The group control unit includes a timing signal line for transmitting a timing signal from the group control unit to the group unit control unit, and a data line for communicating data between the group control unit and the group unit control unit. And the group unit control means are connected to enable data communication between the group overall control means and each group unit control means,
    The group overall control means is:
    Arithmetic processing means for performing arithmetic processing related to the control of the rendering device;
    Signal level control means for controlling each signal level of the data line and the timing signal line based on a command from the arithmetic processing means,
    The signal level control means includes
    The group unit control means by repeatedly changing the signal level of the timing signal line while setting the signal level of the data line to a signal level corresponding to transmission data based on a transmission command from the arithmetic processing means. Transmitting means for sequentially transmitting data to
    Response signal capturing means for capturing a response signal from the group unit control means every time data transmission of a predetermined unit number of bits by the transmitting means is completed,
    Determining means for determining success or failure of data transmission according to the response signal captured by the response signal capturing means;
    An interrupt signal output means for outputting an interrupt signal to the arithmetic processing means in response to the judgment processing by the judgment means,
    When the group unit control unit receives the data addressed to itself transmitted by the transmission unit, the group unit control unit receives the data of the predetermined unit bit number via the data line through which the data is transmitted by the transmission unit. A response signal output means for outputting the response signal to the group overall control means,
    The interrupt signal output means includes
    When the transmission means transmits data having a bit length longer than the predetermined number of unit bits, all the data having the long bit length is transmitted when the determination means determines that transmission is successful. If it is in the middle, no interrupt signal is output to the arithmetic processing means, and if the determination time is after all the data having the long bit length has been transmitted, an interrupt signal is output to the arithmetic processing means. First interrupt signal output means;
    A second interrupt signal output means for outputting an interrupt signal to the arithmetic processing means each time the determination means determines that the data transmission is successful, regardless of the timing of the determination. And
    One of the first interrupt signal output means and the second interrupt signal output means is selected, and the interrupt signal is output by the selected interrupt signal output means. .
  2. 前記グループ統括制御手段は、
    データ送信の開始から第1所定時間以内に、前記第1割込信号出力手段によって前記割込信号が出力されたか否かを監視する第1割込信号監視手段と、
    データ送信の開始から前記第1所定時間よりも短い第2所定時間以内に、前記第2割込信号出力手段によって前記割込信号が出力されたか否かを監視する第2割込信号監視手段と、
    前記第1割込信号出力手段が選択された場合には、前記第1割込信号監視手段による監視結果に基づく一方で、前記第2割込信号出力手段が選択された場合には、前記第2割込信号監視手段による監視結果に基づいて、所定の異常対応処理を実行する異常対応処理手段と、を備えることを特徴とする請求項1に記載の遊技機。
    The group overall control means is:
    First interrupt signal monitoring means for monitoring whether or not the interrupt signal is output by the first interrupt signal output means within a first predetermined time from the start of data transmission;
    Second interrupt signal monitoring means for monitoring whether or not the interrupt signal is output by the second interrupt signal output means within a second predetermined time shorter than the first predetermined time from the start of data transmission; ,
    When the first interrupt signal output means is selected, based on the monitoring result by the first interrupt signal monitor means, while when the second interrupt signal output means is selected, the second interrupt signal output means is selected. The gaming machine according to claim 1, further comprising abnormality handling processing means for executing predetermined abnormality handling processing based on a result of monitoring by the two interrupt signal monitoring means.
  3. 前記各グループ単位制御手段には、複数のグループ単位制御手段の間で共通となる共通アドレスと、各グループ単位制御手段同士で相違する個別アドレスと、が予め割り当てられ、
    前記グループ統括制御手段は、
    前記グループ単位制御手段に対して、初期化を指示する初期化指示データを前記送信手段によって送信させるグループ初期化手段と、
    前記グループ単位制御手段に対して、前記演出装置の出力態様を特定する演出制御データを前記送信手段によって送信させる演出制御指示手段と、を備え、
    前記グループ初期化手段は、前記送信手段によって前記初期化指示データを送信させる場合に、当該初期化指示データに前記共通アドレスを含ませることで送信先のグループ単位制御手段を複数選択し、
    前記演出制御指示手段は、前記送信手段によって前記演出制御データを送信させる場合に、当該演出制御データに前記個別アドレスを含ませることによって送信先のグループ単位制御手段を特定し、
    前記送信手段が前記初期化指示データを送信する場合には前記第2割込信号出力手段を選択し、前記送信手段が前記演出制御データを送信する場合には前記第1割込信号出力手段を選択し、
    前記グループ単位制御手段は、
    前記送信手段によって送信されたデータに含まれるアドレスの内容を判別するアドレス判別手段を備え、
    前記アドレス判別手段によって、前記アドレスが自宛の個別アドレスであると判別した場合には、前記送信されたデータを演出制御データとして取り込み、当該演出制御データに基づいて前記演出装置の出力態様を制御し、
    前記アドレス判別手段によって、前記アドレスが共通アドレスであると判別した場合には、前記送信されたデータを初期化指示データとして取り込み、当該初期化指示データに基づいて、自身を初期化することを特徴とする請求項2に記載の遊技機。
    Each group unit control means is pre-assigned a common address that is common among a plurality of group unit control means, and an individual address that is different between each group unit control means,
    The group overall control means is:
    A group initialization unit that causes the transmission unit to transmit initialization instruction data instructing initialization to the group unit control unit;
    Production control instruction means for causing the transmission means to transmit production control data for specifying the output mode of the production device with respect to the group unit control means,
    The group initialization unit selects a plurality of destination group unit control units by including the common address in the initialization instruction data when the transmission unit transmits the initialization instruction data.
    The production control instruction means, when transmitting the production control data by the transmission means, specifies the group unit control means of the transmission destination by including the individual address in the production control data,
    When the transmission means transmits the initialization instruction data, the second interrupt signal output means is selected, and when the transmission means transmits the effect control data, the first interrupt signal output means is selected. Selected,
    The group unit control means includes:
    An address discriminating unit for discriminating the content of an address included in the data transmitted by the transmitting unit;
    When the address determining means determines that the address is an individual address addressed to the address, the transmitted data is fetched as effect control data, and the output mode of the effect device is controlled based on the effect control data. And
    When the address determining means determines that the address is a common address, the transmitted data is fetched as initialization instruction data, and is initialized based on the initialization instruction data. The gaming machine according to claim 2.
  4. 前記送信手段が前記演出制御データを送信した後に、前記判定手段によって当該演出制御データの送信が失敗したと判定された場合、又は、前記割込信号監視手段によって当該演出制御データの送信の開始から所定時間以内に前記割込信号が出力されないと判定された場合には、当該演出制御データを再送信するとともに、当該演出制御データの再送信回数が所定回数になった場合には、当該演出制御データの送信を中止し、
    前記送信手段が前記初期化指示データを送信した後に、前記判定手段によって当該初期化指示データの送信が失敗したと判定された場合、又は、前記割込信号監視手段によって当該初期化指示データの送信の開始から所定時間以内に前記割込信号が出力されないと判定された場合には、当該初期化指示データの送信が完了するまで当該初期化指示データの再送信を繰り返すことを特徴とする請求項3に記載の遊技機。
    After the transmission means transmits the effect control data, when the determination means determines that transmission of the effect control data has failed, or from the start of transmission of the effect control data by the interrupt signal monitoring means When it is determined that the interrupt signal is not output within a predetermined time, the effect control data is retransmitted, and when the number of retransmissions of the effect control data reaches a predetermined number, the effect control is performed. Stop sending data,
    After the transmission unit transmits the initialization instruction data, when the determination unit determines that the transmission of the initialization instruction data has failed, or the interrupt signal monitoring unit transmits the initialization instruction data. The retransmission of the initialization instruction data is repeated until the transmission of the initialization instruction data is completed when it is determined that the interrupt signal is not output within a predetermined time from the start of the operation. 3. The gaming machine according to 3.
  5. 前記演出装置のグループは、発光することにより遊技機の装飾を行う発光装置のグループと、遊技機に備わる可動部材を可動させることにより遊技機の装飾を行う可動装置のグループと、を含み、
    前記グループ単位制御手段は、前記発光装置のグループを制御する発光グループ単位制御手段と、前記可動装置のグループを制御する可動グループ単位制御手段と、を含み、
    前記送信手段が前記可動グループ単位制御手段へ前記演出制御データを送信する際には、前記第2割込信号出力手段を選択し、前記送信手段が前記発光グループ単位制御手段へ前記演出制御データを送信する際には、前記第1割込信号出力手段を選択することを特徴とする請求項2〜4のいずれか一つに記載の遊技機。
    The group of effect devices includes a group of light emitting devices that decorate the gaming machine by emitting light, and a group of movable devices that decorate the gaming machine by moving a movable member provided in the gaming machine,
    The group unit control means includes a light emission group unit control means for controlling a group of the light emitting devices, and a movable group unit control means for controlling a group of the movable devices,
    When the transmission means transmits the effect control data to the movable group unit control means, the second interrupt signal output means is selected, and the transmission means sends the effect control data to the light emitting group unit control means. The game machine according to any one of claims 2 to 4, wherein when transmitting, the first interrupt signal output means is selected.
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