JP2014085820A - Shared memory access system and shared memory access method - Google Patents
Shared memory access system and shared memory access method Download PDFInfo
- Publication number
- JP2014085820A JP2014085820A JP2012234091A JP2012234091A JP2014085820A JP 2014085820 A JP2014085820 A JP 2014085820A JP 2012234091 A JP2012234091 A JP 2012234091A JP 2012234091 A JP2012234091 A JP 2012234091A JP 2014085820 A JP2014085820 A JP 2014085820A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- transmission
- processor
- data
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明の実施形態は、共有メモリアクセスシステムおよび共有メモリアクセス方法に関する。 Embodiments described herein relate generally to a shared memory access system and a shared memory access method.
共有メモリアクセスシステムにおいて、例えば外部のネットワークと通信処理プロセッサとを介して送受信データをやり取りし、その送受信データは共有メモリに一時蓄積されて演算処理プロセッサにより処理されるように２つのプロセッサ間で転送されるものがある。 In a shared memory access system, for example, exchanged data is exchanged via an external network and a communication processor, and the exchanged data is temporarily stored in the shared memory and transferred between the two processors so that it can be processed by the arithmetic processor. There is something to be done.
なお、マルチプロセッサ間通信方法において、複数のプロセッサで共通に使用される共有メモリのアクセス時における競合制御を、当該共有メモリ上に設けた排他制御管理エリアのフラグによって行い、また、通信するプロセッサの各組合せ毎に付与した識別番号毎に、あるいは送信と受信とで独立して、交信エリアの使用権の競合制御を行うことが知られている（例えば、特許文献１を参照）。 In the inter-processor communication method, contention control at the time of accessing a shared memory that is commonly used by a plurality of processors is performed by using an exclusive control management area flag provided on the shared memory. It is known that competition control of the right to use a communication area is performed for each identification number assigned for each combination or independently for transmission and reception (see, for example, Patent Document 1).
また、共有メモリのアクセス方式において、共有メモリにデータを書込む側の処理装置が書込み要否判定機能と、該処理装置側で占有できる書込み要否判定機能用ローカルバッファとを備え、共有メモリにデータを書込む際に、書込み要否判定機能が書込み要否判定機能用ローカルバッファの内容を用いて書込みデータに変化があるか無いかを書込みデータ毎に判定し、データに変化があった場合にのみ実際に共有メモリにデータを書込むとともに、共有メモリの書込みアドレスに対応した書込み要否判定機能用ローカルバッファのアドレスに書込みデータに対応した値を書込むことが知られている（例えば、特許文献２を参照）。 Further, in the shared memory access method, a processing device that writes data to the shared memory includes a write necessity determination function and a write necessity determination function local buffer that can be occupied on the processing device side. When writing data, the write necessity judgment function uses the contents of the write necessity judgment function local buffer to determine whether there is a change in the write data for each write data. It is known that data is actually written to the shared memory only and a value corresponding to the write data is written to the address of the local buffer for the write necessity determination function corresponding to the write address of the shared memory (for example, (See Patent Document 2).
はじめに、上述した特許文献をはじめとする従来技術の共有メモリアクセスシステムについて説明する。図１８は、従来技術の共有メモリアクセスシステムの構成を示すブロック図である。また、図１９は、従来技術の共有メモリアクセスシステムの制御処理タイミングを示す図である。 First, a conventional shared memory access system including the above-described patent documents will be described. FIG. 18 is a block diagram showing a configuration of a conventional shared memory access system. FIG. 19 is a diagram showing the control processing timing of the conventional shared memory access system.
図１８に示す共有メモリアクセスシステムは、共有メモリ１００と、共有メモリ１００上のデータを演算処理する演算処理プロセッサ１０１と、伝送路３００を介して送受信される伝送データ（送信データおよび受信データ）を共有メモリ１００に対して読み出しおよび書き出し処理する通信処理プロセッサ２００とを備えている。
The shared memory access system shown in FIG. 18 receives shared
図１８に、共有メモリ１００内にあるフラグ領域１３０に割り当てられているフラグの種別を示す。例えば、フラグ領域１３０には、以下の４つのフラグを含んでいる。
FIG. 18 shows the types of flags assigned to the
受信領域演算処理プロセッサ使用中フラグ１３０ｒ１
受信領域通信処理プロセッサ使用中フラグ１３０ｒ２
送信領域演算処理プロセッサ使用中フラグ１３０ｓ１
送信領域通信処理プロセッサ使用中フラグ１３０ｓ２
演算処理プロセッサ１０１は、受信領域通信処理プロセッサ使用中フラグ１３０ｒ２を読み取り、通信処理プロセッサ２００が受信領域バンク１００ｒを使用中（フラグがセット状態）である場合に、受信領域通信処理プロセッサ使用中フラグ１３０ｒ２がクリアされるまで待つ。
Reception area arithmetic processing processor busy flag 130r1
Reception area communication processing processor busy flag 130r2
Transmission area arithmetic processor busy flag 130s1
Transmission area communication processor busy flag 130s2
The
次に、演算処理プロセッサ１０１は、受信領域演算処理プロセッサ使用中フラグ１３０ｒ１をセットし、受信領域バンク１００ｒから受信データを読み出す。その後、受信領域演算処理プロセッサ使用中フラグ１３０ｒ１をクリアする。これにより、演算処理プロセッサ１０１は、共有メモリ１００から読み出した受信データを用いて、演算処理を行う。
Next, the
また、演算処理プロセッサ１０１は、送信領域通信処理プロセッサ使用中フラグ１３０ｓ２を読み取り、通信処理プロセッサ２００が送信領域バンク１００ｓを使用中である場合に、送信領域通信処理プロセッサ使用中フラグ１３０ｓ２がクリアされるまで待つ。
Also, the
次に、演算処理プロセッサ１０１は、送信領域演算処理プロセッサ使用中フラグ１３０ｓ１をセットし、送信領域バンク１００ｓに送信データを書き込む。その書き込み後、演算処理プロセッサ１０１は、送信領域演算処理プロセッサ使用中フラグ１３０ｓ１をクリアする。
Next, the
図１９の制御処理１０３に示すように、演算処理プロセッサ１０１は、制御周期ごとに、上述したような共有メモリ１００内の受信領域バンク１００ｒから受信データを読み出す処理を実行している。さらに、演算処理プロセッサ１０１は、読み出した受信データを用いて演算処理を実行した後、共有メモリ１００内の送信領域バンク１００ｓに送信データを書き込む処理を実行する。その書き込み後に、演算処理プロセッサ１０１は、次の制御周期を待つ。
As shown in the
一方、図１９に示す制御処理１０３の間に、通信処理プロセッサ２００は、送信領域バンク１００ｓから送信データを読み出し、伝送路３００を介して、読み出した送信データを図示しない送信先に送る。また、受信データを受けた場合に、通信処理プロセッサ２００は、その受信データを受信領域バンク１００ｒに書き込む。
On the other hand, during the
上記で説明したように、演算処理プロセッサ１０１および通信処理プロセッサ２００は互いに非同期に動作しているため、演算処理プロセッサ１０１および通信処理プロセッサ２００は、非同期に共有メモリ１００にアクセスすることになる。
As described above, since the
上述した共有メモリアクセスシステムにおいては、２つのプロセッサのうちの一方の通信処理プロセッサが共有メモリを使用中の間に、共有メモリへのアクセスが競合した場合に、他方の演算処理プロセッサが共有メモリへのアクセスを待たされることがあった。このため、演算処理プロセッサの動作時間が一定しないということが課題であった。 In the above-described shared memory access system, when access to the shared memory competes while one of the two processors is using the shared memory, the other arithmetic processor accesses the shared memory. Had to wait. For this reason, the operation time of the arithmetic processor is not constant.
本発明の実施形態が解決しようとする課題は、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる共有メモリアクセスシステムおよび共有メモリアクセス方法を提供することを目的とする。 A problem to be solved by an embodiment of the present invention is to provide a shared memory access system and a shared memory access method in which a plurality of processors can access the shared memory without competing for access to the shared memory. Objective.
上記課題を解決するために、実施形態の共有メモリアクセスシステムは、第１プロセッサと、第２プロセッサと、前記第１および第２プロセッサによって共有される共有メモリとを備え、前記第２プロセッサと接続された伝送路へ送信データを送信し、前記伝送路から受信データを受信して、前記共有メモリを介して前記第１および第２プロセッサの間で前記送信データと前記受信データとのアクセスを行う共有メモリアクセスシステムである。前記共有メモリは、前記アクセスの際に前記送信データおよび前記受信データを記憶する少なくとも１つのバンク手段を備え、前記バンク手段は、前記送信データおよび前記受信データを記憶し、バンク切り替え可能な第１および第２送受信領域バンクと、前記第１および第２送受信領域バンクのバンク切り替えを制御するバンク制御手段と、を有し、前記第２プロセッサは、前記バンク制御手段にバンク切替指令を送り、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な一方に前記受信データを書き込み、または、前記第１または前記第２送受信領域バンクのアクセス可能な他方から前記送信データを読み出し、前記第１プロセッサは、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な前記一方から前記受信データを読み出し、または、前記第１または前記第２送受信領域バンクのアクセス可能な前記他方に前記送信データを書き込むことを特徴とする。 In order to solve the above problems, a shared memory access system according to an embodiment includes a first processor, a second processor, and a shared memory shared by the first and second processors, and is connected to the second processor. The transmission data is transmitted to the transmission path, the reception data is received from the transmission path, and the transmission data and the reception data are accessed between the first and second processors via the shared memory. A shared memory access system. The shared memory includes at least one bank unit that stores the transmission data and the reception data at the time of the access, and the bank unit stores the transmission data and the reception data, and is capable of bank switching. And a second transmission / reception area bank, and bank control means for controlling bank switching of the first and second transmission / reception area banks, the second processor sends a bank switching command to the bank control means, In response to bank switching, the received data is written to one accessible side of the first or second transmission / reception area bank, or the transmission data is sent from the other accessible side of the first or second transmission / reception area bank. Read, the first processor, depending on the bank switching, the first or second transmission / reception Reading the received data from the one accessible the area bank, or, and writes the transmission data accessible the other of said first or said second transmitting and receiving area banks.
また、上記課題を解決するために、実施形態の共有メモリアクセス方法は、第１プロセッサと、第２プロセッサと、前記第１および第２プロセッサによって共有される共有メモリとを備え、前記第２プロセッサと接続された伝送路へ送信データを送信し、前記伝送路から受信データを受信するために、前記共有メモリは、前記送信データおよび前記受信データを記憶しバンク切り替え可能な第１および第２送受信領域バンクと、前記第１および第２送受信領域バンクのバンク切り替えを制御するバンク制御手段とを有する少なくとも１つのバンク手段を備え、前記共有メモリを介して、前記第１および第２プロセッサの間で前記送信データと前記受信データとのアクセスを行う共有メモリアクセスシステムに用いられる共有メモリアクセス方法である。当該共有メモリアクセス方法は、前記第２プロセッサが、前記バンク制御手段にバンク切替指令を送るバンク切替指令ステップと、前記第２プロセッサが、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な一方に前記受信データを書き込み、または、前記第１または前記第２送受信領域バンクのアクセス可能な他方から前記送信データを読み出す第２プロセッサアクセスステップと、前記第１プロセッサが、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な前記一方から前記受信データを読み出し、または、前記第１または前記第２送受信領域バンクのアクセス可能な前記他方に前記送信データを書き込む第１プロセッサアクセスステップと、を含むことを特徴とする。 In order to solve the above problem, a shared memory access method according to an embodiment includes a first processor, a second processor, and a shared memory shared by the first and second processors, and the second processor. The shared memory stores the transmission data and the reception data and can switch banks to transmit and receive transmission data to a transmission line connected to the transmission line and receive reception data from the transmission line. At least one bank means having an area bank and bank control means for controlling bank switching between the first and second transmission / reception area banks, and between the first and second processors via the shared memory Shared memory access method used in a shared memory access system for accessing the transmission data and the reception data It is. The shared memory access method includes: a bank switching command step in which the second processor sends a bank switching command to the bank control means; and the second processor performs the first or second transmission / reception according to the bank switching. A second processor access step of writing the received data to one accessible area bank or reading the transmitted data from the other accessible area of the first or second transmitting / receiving area bank; and In response to the bank switching, the received data is read from the accessible one of the first or second transmitting / receiving area banks, or the other accessible to the first or second transmitting / receiving area bank is A first processor access step for writing transmission data. And butterflies.
本発明に係る共有メモリアクセスシステムおよび共有メモリアクセス方法の実施形態によれば、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 According to the embodiments of the shared memory access system and the shared memory access method according to the present invention, a plurality of processors can access the shared memory without competing for access to the shared memory.
以下、本発明に係る実施形態の共有メモリアクセスシステムおよび共有メモリアクセス方法について、図面を参照して具体的に説明する。ここで、互いに同一または類似の部分には共通の符号を付して、重複する説明は省略する。ここで説明する下記の実施形態はいずれも、２つのプロセッサを用いた共有メモリアクセスシステムおよび共有メモリアクセス方法の一例をとりあげて説明する。 Hereinafter, a shared memory access system and a shared memory access method according to embodiments of the present invention will be specifically described with reference to the drawings. Here, the same or similar parts are denoted by common reference numerals, and redundant description is omitted. Each of the following embodiments described here will be described by taking an example of a shared memory access system and a shared memory access method using two processors.
［第１の実施形態］
図１は、本発明に係る共有メモリアクセスシステムの第１および第２の実施形態の構成を示すブロック図である。図２は、第１の実施形態の共有メモリアクセスシステムの制御処理タイミングを示す図である。また、図３は第１の実施形態の演算処理プロセッサの共有メモリアクセス処理フローを示すフロー図であり、図４は第１の実施形態の通信処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。なお、第２の実施形態の共有メモリアクセスシステムについては、後述する。
[First Embodiment]
FIG. 1 is a block diagram showing a configuration of first and second embodiments of a shared memory access system according to the present invention. FIG. 2 is a diagram illustrating control processing timing of the shared memory access system according to the first embodiment. FIG. 3 is a flowchart showing the shared memory access processing flow of the arithmetic processor according to the first embodiment, and FIG. 4 is a flowchart showing the shared memory access processing flow of the communication processor according to the first embodiment. is there. The shared memory access system according to the second embodiment will be described later.
共有メモリアクセスシステム２０ａは、図１に示すように、演算処理プロセッサ（第１プロセッサ）１ａと、通信処理プロセッサ（第２プロセッサ）２ａと、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａによって共有される共有メモリ１０ａとを備えている。
As shown in FIG. 1, the shared
共有メモリアクセスシステム２０ａは、通信処理プロセッサ２ａと接続された伝送路３を介して図示しない通信先に送信データを送信し、通信先から受信データを受信する。また、共有メモリアクセスシステム２０ａは、共有メモリ１０ａを介して、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａの間で送信データと受信データとのアクセスを行う。
The shared
演算処理プロセッサ１ａは、共有メモリアクセスシステム２０ａにおいて、主に受信データを用いて演算処理を実行し、適宜、演算処理の結果を送信データとして生成するＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。演算処理プロセッサ１ａは、例えばプラントデータなどの受信データから、所定のプラント予測結果などを算出し、その算出データを送信データとして、伝送路３を介して送信先に送信する。
The
通信処理プロセッサ２ａは、共有メモリアクセスシステム２０ａにおいて、伝送路３から受信データを受信し、伝送路３へ送信データを送信する通信処理を実行するＣＰＵである。
The
伝送路３は、データ送受信可能な通信路であり、例えば物理的な構造としては基板上のパターン、集積回路上のパターン、通信ケーブルなどである。また、伝送路３は、伝送方式としては、例えばシリアル通信であってもよく、パラレル通信であってもよい。
The
共有メモリ１０ａは、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａのいずれからもアクセス可能なメモリである。共有メモリ１０ａは、送信データおよび受信データを記憶する少なくとも１つのバンク手段１０ｒｓａを備えている。
The shared
バンク手段１０ｒｓａは、さらに、第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２の少なくとも２つのバンクと、バンク切替要求フラグ手段１１ａおよびバンク切替制御手段１２ａからなるバンク制御手段１５ａを有している。
The bank unit 10rsa further includes at least two banks, a first transmission / reception region bank 10rs1 and a second transmission / reception region bank 10rs2, and a
なお、例えばバンク手段１０ｒｓａが共有メモリ１０ａに備えられ、バンク切替要求フラグ手段１１ａ、バンク切替制御手段１２ａ等が設定レジスタとして構成されても、本実施形態の変形例として構成可能であることは言うまでもない。また、図１に示すバンク制御手段１５ａは、バンク制御手段１５の一つの実施例であり、バンク制御手段１５の他の実施例については、第２の実施形態以降に示す。
For example, even if the bank unit 10rsa is provided in the shared
第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２は、互いに一方から他方へバンク切り替え可能である。第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２は、各々、送信データおよび受信データを記憶可能である。 The first transmission / reception area bank 10rs1 and the second transmission / reception area bank 10rs2 can be switched from one to the other. The first transmission / reception area bank 10rs1 and the second transmission / reception area bank 10rs2 can store transmission data and reception data, respectively.
ここで、バンクとは、共有メモリ１０ａ内において所定の記憶容量で区分され、割り当てられた記憶領域である。異なるバンクには、異なる記憶領域が割り当てられる。また、例えば第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２の２つのバンクの場合、演算処理プロセッサ１ａが第１送受信領域バンク１０ｒｓ１にＲＤ（読み出し）／ＷＲ（書き込み）アクセスできる状態であり、第２送受信領域バンク１０ｒｓ２にはＲＤ（読み出し）／ＷＲ（書き込み）アクセスできない（アクセス不可）状態にある。したがって、図２に示すようにバンク切り替えによって、アクセス可能なバンクを切り替える。例えば、前述の例では、バンク切り替え後に、演算処理プロセッサ１ａが第１送受信領域バンク１０ｒｓ１にアクセス不可な状態となり、第２送受信領域バンク１０ｒｓ２にはアクセス可能な状態となる。
Here, the bank is a storage area that is divided and allocated by a predetermined storage capacity in the shared
図１に示すバンク制御手段１５ａは、演算処理プロセッサ１ａがＲＤ／ＷＲアクセス可能なバンクと、通信処理プロセッサ２ａがＲＤ／ＷＲアクセス可能なバンクとを相互に切り替える。すなわち、バンク制御手段１５ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２の一方を演算処理プロセッサ１ａがＲＤ／ＷＲアクセス可能なバンクとし、その他方を通信処理プロセッサ２ａがＲＤ／ＷＲアクセス可能なバンクとする。そのために、バンク切替要求フラグ手段１１ａおよびバンク切替制御手段１２ａが、以下のような処理を実行する。
The bank control means 15a shown in FIG. 1 switches between a bank in which the
バンク切替要求フラグ手段１１ａは、演算処理プロセッサ１ａから送られる第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２の間の切替要求（バンク切替要求）を示すフラグを設定（フラグをセット）する。
The bank switching request flag means 11a sets (sets a flag) a flag indicating a switching request (bank switching request) between the first transmission / reception area bank 10rs1 and the second transmission / reception area bank 10rs2 sent from the
また、バンク切替要求フラグ手段１１ａは、バンク切り替え後に、設定されたフラグを解除（フラグをクリア）する。すなわち、バンク切替要求フラグ手段１１ａは、演算処理プロセッサ１ａからのバンク切替要求を受け付けてバンク切替要求フラグをセットする。
Further, the bank switching request flag means 11a cancels the set flag (clears the flag) after bank switching. That is, the bank switching request flag means 11a accepts a bank switching request from the
バンク切替制御手段１２ａは、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａがアクセスするバンクについて、バンク切り替えを制御する。バンク切替制御手段１２ａは、通信処理プロセッサ２ａからのバンク切替指令に応じて、バンク切り替えを制御する。また、バンク切替要求フラグ手段１１ａは、バンク切り替え後、バンク切替要求フラグをクリアする。
The bank switching control means 12a controls bank switching for the banks accessed by the
例えば、バンク切替制御手段１２ａは、演算処理プロセッサ１ａによりＲＤ／ＷＲアクセスされているバンクが第１送受信領域バンク１０ｒｓ１であり、通信処理プロセッサ２ａによりＲＤ／ＷＲアクセスされているバンクが第２送受信領域バンク１０ｒｓ２である場合に、バンク切替制御により演算処理プロセッサ１ａによりＲＤ／ＷＲアクセスされるバンクを第２送受信領域バンク１０ｒｓ２とし、通信処理プロセッサ２ａによりＲＤ／ＷＲアクセスされるバンクを第１送受信領域バンク１０ｒｓ１とするようにバンクを切り替える。この切り替え後、バンク切替要求フラグ手段１１ａによりバンク切替要求フラグがリセットされる。
For example, the bank switching control means 12a is configured such that the bank that is RD / WR accessed by the
次に、図２を参照しながら、共有メモリアクセスシステム２０ａの制御処理タイミングについて説明する。
Next, the control processing timing of the shared
演算処理プロセッサ１ａは、例えば図２に示す制御処理Ｓ１ａの制御周期中の始めの処理に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な一方（例えば第１送受信領域バンク１０ｒｓ１とする）から受信データを読み出す。
For example, the
受信データを読み出し後、制御周期中の次の処理に、演算処理プロセッサ１ａは、受信データを用いて演算処理を実行する。
After reading the received data, the
演算処理プロセッサ１ａは、制御周期中の次々の処理に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な一方へ送信データを書き込む。送信データを書き込み後、演算処理プロセッサ１ａは、バンク切替要求フラグ手段１１ａにバンク切替要求を送る。
The
バンク切替要求を送った後、演算処理プロセッサ１ａは、次の制御周期の処理動作まで待つ。
After sending the bank switching request, the
以上説明した制御処理Ｓ１ａを、演算処理プロセッサ１ａは、制御周期ごとに繰り返し実行する。
The
一方、通信処理プロセッサ２ａでは、前述した演算処理プロセッサ１ａの制御処理Ｓ１ａに並行して、以下の制御処理Ｓ２ａが実行される。
On the other hand, in the
制御処理Ｓ２ａに示すように、通信処理プロセッサ２ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な他方（例えば第２送受信領域バンク１０ｒｓ２とする）に受信データを書き込む。
As shown in the control process S2a, the
次に、通信処理プロセッサ２ａは、バンク切替要求をチェックする。すなわち、通信処理プロセッサ２ａは、バンク切替要求フラグ手段１１ａにバンク切替要求フラグがセットされていない場合、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な他方に受信データを書き込む。
Next, the
一方、通信処理プロセッサ２ａは、バンク切替要求フラグ手段１１ａにバンク切替要求フラグがセットされている場合に、バンク切替制御手段１２ａにバンク切替指令を送る。通信処理プロセッサ２ａは、バンク切り替え後に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２の一方（例えば第１送受信領域バンク１０ｒｓ１とする）から送信データを読み出す。
On the other hand, the
以上説明した制御処理Ｓ２ａを、通信処理プロセッサ２ａは、演算処理プロセッサ１ａの制御処理Ｓ１ａに並行して、実行する。
The
なお、前述した説明では、一方を第１送受信領域バンク１０ｒｓ１とし、他方を第２送受信領域バンク１０ｒｓ２としたが、バンク切り替え後では、一方が第２送受信領域バンク１０ｒｓ２であり、他方が第１送受信領域バンク１０ｒｓ１となる。また、同様に、バンク切り替えの都度、以上のような動作を交互に繰り返す。 In the above description, one is the first transmission / reception area bank 10rs1 and the other is the second transmission / reception area bank 10rs2, but after switching the bank, one is the second transmission / reception area bank 10rs2, and the other is the first transmission / reception area bank 10rs2. The region bank 10rs1 is obtained. Similarly, each time the bank is switched, the above operation is repeated alternately.
以上説明したような処理を、図２に示すように、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａが繰り返す。図２では、受信データを通信処理プロセッサ２ａから演算処理プロセッサ１ａへ伝送する伝送時間ｔｒａである。また、送信データを演算処理プロセッサ１ａから通信処理プロセッサ２ａへ伝送する伝送時間ｔｓａである。
The processing described above is repeated by the
共有メモリアクセスシステム２０ａでは、図２に示すように、「通信処理プロセッサ２ａの受信データ書き込み時間＜演算処理プロセッサ１ａの次の制御周期待ち時間」を満たすように、すなわち、通信処理プロセッサ２ａの受信データ書き込み時間が演算処理プロセッサ１ａの次の制御周期待ち時間より小さくなるようにされている。これにより、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａのアクセスが競合することなく、共有メモリ１０ａにアクセスすることができる。
In the shared
以下、図１に示す演算処理プロセッサ１ａの共有メモリアクセス処理フローについて、図３を参照しながら説明する。なお、以下のフローの説明と、図３および図４では、ＲＤ／ＷＲアクセス可能をアクセス可能と略して記す。
Hereinafter, the shared memory access processing flow of the
演算処理プロセッサ１ａの処理が開始されると、演算処理プロセッサ１ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な一方から受信データを読み出す（ステップＳ１）。
When the processing of the
次に、演算処理プロセッサ１ａは、読み出した受信データを用いて演算処理を実行する（ステップＳ２）。
Next, the
次に、演算処理プロセッサ１ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な一方へ送信データを書き込む（ステップＳ３）。
Next, the
次に、演算処理プロセッサ１ａは、バンク切替要求フラグ手段１１ａにバンク切替要求を送る（ステップＳ４）。すなわち、バンク切替要求フラグ手段１１ａによりバンク切替要求フラグがセットされる。
Next, the
演算処理プロセッサ１ａは、次の制御周期か否か判断する（ステップＳ５）。次の制御周期でない場合（ステップＳ５のＮｏ）、演算処理プロセッサ１ａは、ステップＳ５の処理に戻る。一方、次の制御周期である場合（ステップＳ５のＹｅｓ）、演算処理プロセッサ１ａは、ステップＳ１の処理に戻す。以降、前述したステップＳ１〜Ｓ５の処理を繰り返す。
The
次に、図１に示す通信処理プロセッサ２ａの共有メモリアクセス処理フローについて図４を参照しながら説明する。
Next, the shared memory access processing flow of the
通信処理プロセッサ２ａの処理が開始されると、通信処理プロセッサ２ａは、伝送路３を介して、受信データを受信したか否か判断する（ステップＳ１０）。受信データを受信していない場合（ステップＳ１０のＮｏ）、通信処理プロセッサ２ａは、ステップＳ１２の処理へ進める。一方、受信データを受信した場合（ステップＳ１０のＹｅｓ）、通信処理プロセッサ２ａは、ステップＳ１１の処理へ進める。
When the processing of the
通信処理プロセッサ２ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な他方に受信データを書き込む（ステップＳ１１）。
The
次に、通信処理プロセッサ２ａは、バンク切替要求があるか否か判断する（ステップＳ１２）。バンク切替要求がない場合（ステップＳ１２のＮｏ）、処理をステップＳ１０に戻す。
Next, the
一方、バンク切替要求がある場合（ステップＳ１２のＹｅｓ）、通信処理プロセッサ２ａは、バンク切替制御手段１２ａを介して、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセスするバンクを他方から一方へ切り替える（ステップＳ１３）。
On the other hand, when there is a bank switching request (Yes in step S12), the
バンク切り替え後、通信処理プロセッサ２ａは、バンク切替要求フラグ手段１１ａのフラグクリア（リセット）をチェックする（ステップＳ１４）。
After the bank switching, the
フラグクリアをチェック後、通信処理プロセッサ２ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な一方から送信データを読み出す（ステップＳ１５）。
After checking the flag clear, the
次に、通信処理プロセッサ２ａは、送信データの更新がある場合に、伝送路３を介して、送信データを送信する（ステップＳ１６）。この後、通信処理プロセッサ２ａは、処理をステップＳ１０に戻す。以降、前述したステップＳ１０〜Ｓ１６の処理を繰り返す。
Next, when there is an update of transmission data, the
以上説明したように、第１の実施形態によれば、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 As described above, according to the first embodiment, a plurality of processors can access the shared memory without competing for access to the shared memory.
［第２の実施形態］
図５は、第２の実施形態の共有メモリアクセスシステムの制御処理タイミングを示す図である。また、図６は、第２の実施形態の演算処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。なお、本発明に係る共有メモリアクセスシステムの第２の実施形態の構成を示すブロック図は、前述した図１と同様である。
[Second Embodiment]
FIG. 5 is a diagram illustrating control processing timing of the shared memory access system according to the second embodiment. FIG. 6 is a flowchart showing a shared memory access processing flow of the arithmetic processing processor according to the second embodiment. The block diagram showing the configuration of the second embodiment of the shared memory access system according to the present invention is the same as FIG. 1 described above.
以下、図１、図５および図６を参照しながら、第２の実施形態の共有メモリアクセスシステムについて説明する。はじめに、図５を参照しながら、共有メモリアクセスシステム２０ａの制御処理タイミング（他の例）について説明する。
Hereinafter, the shared memory access system according to the second embodiment will be described with reference to FIGS. 1, 5, and 6. First, the control processing timing (another example) of the shared
演算処理プロセッサ１ａは、例えば図５に示す制御処理Ｓ１ａ２の制御周期中の始めの処理に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な一方（例えば第１送受信領域バンク１０ｒｓ１とする）から受信データを読み出す。
For example, the
受信データを読み出し後、制御周期中の次の処理として、演算処理プロセッサ１ａは、受信データを用いて演算処理を実行する。
After reading out the received data, the
演算処理プロセッサ１ａは、制御周期中の次々の処理に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な一方へ送信データを書き込む。送信データを書き込み後、演算処理プロセッサ１ａは、バンク切替要求フラグ手段１１ａにバンク切替要求を送る。
The
バンク切替要求を送った後、演算処理プロセッサ１ａは、次の制御周期の処理動作まで待つ。
After sending the bank switching request, the
以上説明した制御処理Ｓ１ａ２を、演算処理プロセッサ１ａは、制御周期ごとに繰り返し実行する。
The
一方、通信処理プロセッサ２ａでは、前述した演算処理プロセッサ１ａの制御処理Ｓ１ａ２に並行して、以下の制御処理Ｓ２ａ２が実行される。
On the other hand, in the
制御処理Ｓ２ａ２に示すように、通信処理プロセッサ２ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な他方（例えば第２送受信領域バンク１０ｒｓ２とする）に受信データを書き込む。
As shown in the control process S2a2, the
次に、通信処理プロセッサ２ａは、バンク切替要求をチェックする。すなわち、通信処理プロセッサ２ａは、バンク切替要求フラグ手段１１ａにバンク切替要求フラグがセットされていない場合、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のＲＤ／ＷＲアクセス可能な他方に受信データを書き込む。一方、通信処理プロセッサ２ａは、バンク切替要求フラグ手段１１ａにバンク切替要求フラグがセットされている場合に、バンク切替制御手段１２ａにバンク切替指令を送る。
Next, the
通信処理プロセッサ２ａは、バンク切り替え後に、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２の一方（例えば第１送受信領域バンク１０ｒｓ１とする）から送信データを読み出す。
After the bank switching, the
以上説明した制御処理Ｓ２ａ２を、通信処理プロセッサ２ａは、演算処理プロセッサ１ａの制御処理Ｓ１ａ２に並行して、実行する。
The
なお、前述した説明では、一方を第１送受信領域バンク１０ｒｓ１とし、他方を第２送受信領域バンク１０ｒｓ２としたが、バンク切り替え後では、一方が第２送受信領域バンク１０ｒｓ２であり、他方が第１送受信領域バンク１０ｒｓ１となる。また、同様に、バンク切り替えの都度、以上のような動作を交互に繰り返す。 In the above description, one is the first transmission / reception area bank 10rs1 and the other is the second transmission / reception area bank 10rs2, but after switching the bank, one is the second transmission / reception area bank 10rs2, and the other is the first transmission / reception area bank 10rs2. The region bank 10rs1 is obtained. Similarly, each time the bank is switched, the above operation is repeated alternately.
以上説明したような処理を、図５に示すように、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａが繰り返す。図５では、受信データを通信処理プロセッサ２ａから演算処理プロセッサ１ａへ伝送する伝送時間ｔｒａ２である。また、送信データを演算処理プロセッサ１ａから通信処理プロセッサ２ａへ伝送する伝送時間ｔｓａ２である。
The processing described above is repeated by the
共有メモリアクセスシステム２０ａでは、図５に示すように、「通信処理プロセッサ２ａの受信データ書き込み時間＜（演算処理プロセッサ１ａの次の制御周期待ち時間＋演算処理時間）」を満たすように、すなわち、通信処理プロセッサ２ａの受信データ書き込み時間が演算処理プロセッサ１ａの次の制御周期待ち時間と演算処理時間との和より小さくなるようにされている。これにより、演算処理プロセッサ１ａおよび通信処理プロセッサ２ａのアクセスが競合することなく、共有メモリ１０ａにアクセスすることができる。
In the shared
以下、図１に示す演算処理プロセッサ１ａの他の共有メモリアクセス処理フローについて、図６を参照しながら説明する。なお、以下のフローの説明と、図６では、ＲＤ／ＷＲアクセス可能をアクセス可能と略して記す。
Hereinafter, another shared memory access processing flow of the
演算処理プロセッサ１ａの処理が開始されると、演算処理プロセッサ１ａは、演算処理を実行する（ステップＳ２０）。
When the processing of the
次に、演算処理プロセッサ１ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な一方へ送信データを書き込む（ステップＳ２１）。
Next, the
次に、演算処理プロセッサ１ａは、第１送受信領域バンク１０ｒｓ１または第２送受信領域バンク１０ｒｓ２のアクセス可能な一方から受信データを読み出す（ステップＳ２２）。
Next, the
次に、演算処理プロセッサ１ａは、バンク切替要求フラグ手段１１ａにバンク切替要求を送る（ステップＳ２３）。すなわち、バンク切替要求フラグ手段１１ａによりバンク切替要求フラグがセットされる。
Next, the
次に、演算処理プロセッサ１ａは、次の制御周期か否か判断する（ステップＳ２４）。次の制御周期でない場合（ステップＳ２４のＮｏ）、演算処理プロセッサ１ａは、ステップＳ２４の処理に戻る。一方、次の制御周期である場合（ステップＳ２４のＹｅｓ）、演算処理プロセッサ１ａは、ステップＳ２０の処理に戻す。以降、前述したステップＳ２０〜Ｓ２４の処理を繰り返す。
Next, the
なお、本実施形態の通信処理プロセッサの共有メモリアクセス処理フローは、図４に示す処理フローと同様である。 Note that the shared memory access processing flow of the communication processor of this embodiment is the same as the processing flow shown in FIG.
以上説明したように、第２の実施形態によれば、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 As described above, according to the second embodiment, a plurality of processors can access the shared memory without competing for access to the shared memory.
［第３の実施形態］
図７は本発明に係る共有メモリアクセスシステムの第３の実施形態の構成を示すブロック図であり、図８は第３の実施形態の共有メモリアクセスシステムの制御処理タイミングを示す図である。また、図９は、第３の実施形態の演算処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。図１０は、第３の実施形態の通信処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。
[Third Embodiment]
FIG. 7 is a block diagram showing the configuration of the third embodiment of the shared memory access system according to the present invention, and FIG. 8 is a diagram showing the control processing timing of the shared memory access system of the third embodiment. FIG. 9 is a flowchart showing a shared memory access processing flow of the arithmetic processing processor according to the third embodiment. FIG. 10 is a flowchart illustrating a shared memory access processing flow of the communication processor according to the third embodiment.
共有メモリアクセスシステム２０ｂは、図７に示すように、演算処理プロセッサ１ｂと、通信処理プロセッサ２ｂと、演算処理プロセッサ１ｂおよび通信処理プロセッサ２ｂによって共有される共有メモリ１０ｂとを備えている。
As shown in FIG. 7, the shared
共有メモリ１０ｂは、演算処理プロセッサ１ｂおよび通信処理プロセッサ２ｂのいずれからもアクセス可能なメモリである。共有メモリ１０ｂは、送信データおよび受信データを記憶する少なくとも１つのバンク手段１０ｒｓｂを備えている。
The shared
バンク手段１０ｒｓｂは、さらに、受信領域バンク１０ｒｂ、送信領域バンク１０ｓｂ、受信領域バンク切替制御手段１２ｒ、送信領域バンク切替制御手段１２ｓ、受信領域演算処理プロセッサ使用中フラグ手段１３ｒ、および送信領域演算処理プロセッサ使用中フラグ手段１３ｓを有している。 The bank means 10rsb further includes a reception area bank 10rb, a transmission area bank 10sb, a reception area bank switching control means 12r, a transmission area bank switching control means 12s, a reception area arithmetic processor busy flag means 13r, and a transmission area arithmetic processor. The in-use flag means 13s is provided.
受信領域バンク１０ｒｂは、伝送路３から受信する受信データを記憶可能である。受信領域バンク１０ｒｂは、第１受信領域バンク１０ｒ１および第２受信領域バンク１０ｒ２の少なくとも２つのバンクからなる。受信領域バンク１０ｒｂは、受信領域バンク切替制御手段１２ｒの制御に応じて、互いに一方から他方へＲＤアクセス（読み出し）およびＷＲアクセス（書き込み）可能なバンクを切り替える。例えば、通信処理プロセッサ２ｂによるＷＲアクセス可能なバンクが、受信領域バンク切替制御手段１２ｒの制御によって、第１受信領域バンク１０ｒ１から第２受信領域バンク１０ｒ２へ切り替えられる。また、その逆方向の切り替えも同様である。また、演算処理プロセッサ１ｂによるＲＤアクセス可能なバンクについても同様である。
The reception area bank 10rb can store reception data received from the
送信領域バンク１０ｓｂは、伝送路３へ送信する送信データを記憶可能である。送信領域バンク１０ｓｂは、第１送信領域バンク１０ｓ１および第２送信領域バンク１０ｓ２の少なくとも２つのバンクからなる。送信領域バンク１０ｓｂは、送信領域バンク切替制御手段１２ｓの制御に応じて、互いに一方から他方へＲＤアクセスおよびＷＲアクセス可能なバンクを切り替える。例えば、通信処理プロセッサ２ｂによるＲＤアクセス可能なバンクが、送信領域バンク切替制御手段１２ｓの制御によって、第１送信領域バンク１０ｓ１から第２送信領域バンク１０ｓ２へ切り替えられる。また、その逆方向のバンク切り替えも同様である。また、演算処理プロセッサ１ｂによるＷＲアクセス可能なバンクについても同様である。
The transmission area bank 10sb can store transmission data to be transmitted to the
受信領域バンク切替制御手段１２ｒは、通信処理プロセッサ２ｂからの受信領域バンク切替指令に応じて、受信領域バンク１０ｒｂのバンク切り替えを制御する。すなわち、演算処理プロセッサ１ｂと通信処理プロセッサ２ｂとのＲＤアクセスおよびＷＲアクセス（アクセス）が競合しないように、互いのアクセスを第１受信領域バンク１０ｒ１および第２受信領域バンク１０ｒ２のいずれか一方から他方へバンクを切り替える。すなわち、排他的にバンクを切り替える。
The reception area bank switching control means 12r controls the bank switching of the reception area bank 10rb in response to the reception area bank switching command from the
送信領域バンク切替制御手段１２ｓは、通信処理プロセッサ２ｂからの送信領域バンク切替指令に応じて、送信領域バンク１０ｓｂのバンク切り替えを制御する。すなわち、演算処理プロセッサ１ｂと通信処理プロセッサ２ｂとのアクセスが競合しないように、互いのアクセスを第１送信領域バンク１０ｓ１および第２送信領域バンク１０ｓ２のいずれか一方から他方へバンクを切り替える。すなわち、排他的にバンクを切り替える。
The transmission area bank switching
受信領域演算処理プロセッサ使用中フラグ手段１３ｒは、演算処理プロセッサ１ｂが受信領域バンク１０ｒｂをアクセス中であることを示すフラグの設定および解除を行う。受信領域演算処理プロセッサ使用中フラグ手段１３ｒは、演算処理プロセッサ１ｂからの受信領域バンク切替要求を受け付けて、受信領域演算処理プロセッサ使用中フラグをセットする。また、演算処理プロセッサ１ｂから受信領域演算処理プロセッサ使用中フラグ解除を受け付けて、受信領域演算処理プロセッサ使用中フラグをリセット（クリア）する。
The reception area arithmetic processor busy flag means 13r sets and cancels a flag indicating that the
送信領域演算処理プロセッサ使用中フラグ手段１３ｓは、演算処理プロセッサ１ｂが送信領域バンク１０ｓｂをアクセス中であることを示すフラグの設定および解除を行う。送信領域演算処理プロセッサ使用中フラグ手段１３ｓは、演算処理プロセッサ１ｂからの送信領域バンク切替要求を受け付けて、送信領域演算処理プロセッサ使用中フラグをセットする。また、演算処理プロセッサ１ｂから送信領域演算処理プロセッサ使用中フラグ解除を受け付けて、送信領域演算処理プロセッサ使用中フラグをクリアする。
The transmission area arithmetic processor busy flag means 13s sets and cancels a flag indicating that the
なお、図１に示したバンク制御手段１５の他の実施例として、図７に示す受信領域バンク切替制御手段１２ｒ、送信領域バンク切替制御手段１２ｓ、受信領域演算処理プロセッサ使用中フラグ手段１３ｒおよび送信領域演算処理プロセッサ使用中フラグ手段１３ｓの構成が対応する。 As another embodiment of the bank control means 15 shown in FIG. 1, the reception area bank switching control means 12r, the transmission area bank switching control means 12s, the reception area arithmetic processing processor busy flag means 13r and the transmission shown in FIG. The configuration of the area arithmetic processing processor busy flag means 13s corresponds.
また、図１に示した第１送受信領域バンク１０ｒｓ１には、図７に示す第１受信領域バンク１０ｒ１および第１送信領域バンク１０ｓ１が対応し、図１に示した第２送受信領域バンクｒｓ２には、第２受信領域バンク１０ｒ２および第２送信領域バンク１０ｓ２が対応する。第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２が、さらに、第１受信領域バンク１０ｒ１と第２受信領域バンク１０ｒ２との間でバンク切り替え可能な受信領域バンク１０ｒｂ、および、第１送信領域バンク１０ｓ１と第２送信領域バンク１０ｓ２との間でバンク切り替え可能な送信領域バンク１０ｓｂに区分された構成に対応する。 Further, the first transmission / reception area bank 10rs1 shown in FIG. 1 corresponds to the first reception area bank 10r1 and the first transmission area bank 10s1 shown in FIG. 7, and the second transmission / reception area bank rs2 shown in FIG. The second reception area bank 10r2 and the second transmission area bank 10s2 correspond to each other. The first transmission / reception area bank 10rs1 and the second transmission / reception area bank 10rs2 further include a reception area bank 10rb that can be switched between the first reception area bank 10r1 and the second reception area bank 10r2, and a first transmission area bank This corresponds to a configuration in which the transmission area bank 10sb is switchable between 10s1 and the second transmission area bank 10s2.
次に、図８を参照しながら、共有メモリアクセスシステム２０ｂの制御処理タイミングについて説明する。
Next, the control processing timing of the shared
制御処理Ｓ１ｂに示すように、演算処理プロセッサ１ｂは、受信領域演算処理プロセッサ使用中フラグ手段１３ｒを介して当該フラグをセットし、ＲＤアクセス可能な第１受信領域バンク１０ｒ１または第２受信領域バンク１０ｒ２の一方（例えば第１受信領域バンク１０ｒ１とする）から受信データを読み出す。すなわち、当該フラグをセットしている間は、演算処理プロセッサ１ｂにより受信領域バンク１０ｒｂが使用中とされる。
As shown in the control process S1b, the
読み出し後、演算処理プロセッサ１ｂは、受信領域演算処理プロセッサ使用中フラグ手段１３ｒを介して、当該フラグをクリアする。すなわち、当該フラグがクリアされている間は、演算処理プロセッサ１ｂにより受信領域バンク１０ｒｂが使用中でないとされる。クリア後、演算処理プロセッサ１ｂは、演算処理を実行する。
After reading, the
演算処理プロセッサ１ｂは、送信領域演算処理プロセッサ使用中フラグ手段１３ｓをセットし、第１送信領域バンク１０ｓ１または第２送信領域バンク１０ｓ２のＷＲアクセス可能な一方（例えば第１送信領域バンク１０ｓ１とする）に送信データを書き込む。すなわち、当該フラグをセットしている間は、送信領域バンク１０ｓｂが使用中とされる。
The
書き込み後、演算処理プロセッサ１ｂは、送信領域演算処理プロセッサ使用中フラグ手段１３ｓを介して、当該フラグをクリアする。
After the writing, the
フラグのクリア後、演算処理プロセッサ１ｂは、次の制御周期の処理動作まで待つ。
After clearing the flag, the
以上説明した制御処理Ｓ１ｂを、演算処理プロセッサ１ｂは、制御周期ごとに繰り返し実行する。
The
一方、通信処理プロセッサ２ｂでは、前述した演算処理プロセッサ１ｂの制御処理Ｓ１ｂに並行して、以下の制御処理Ｓ２ｂが実行される。
On the other hand, in the
制御処理Ｓ２ｂに示すように、通信処理プロセッサ２ｂは、第１受信領域バンク１０ｒ１または第２受信領域バンク１０ｒ２のＷＲアクセス可能な他方（例えば第２受信領域バンク１０ｒ２とする）に受信データを書き込む。
As shown in the control process S2b, the
書き込み後、通信処理プロセッサ２ｂは、演算処理プロセッサ１ｂにより受信領域バンク１０ｒｂが使用中でない場合、すなわち、受信領域演算処理プロセッサ使用中フラグがクリアされている場合に、受信領域バンク切替制御手段１２ｒに受信領域バンク切替指令を送る。これを受けた受信領域バンク切替制御手段１２ｒは、受信領域バンク１０ｒｂを切り替える。
After writing, when the reception area bank 10rb is not in use by the
バンク切り替え後、通信処理プロセッサ２ｂは、第１受信領域バンク１０ｒ１または第２受信領域バンク１０ｒ２のＷＲアクセス可能な一方（例えば第１受信領域バンク１０ｒ１）に受信データを書き込む。
After the bank switching, the
書き込み後、通信処理プロセッサ２ｂは、演算処理プロセッサ１ｂにより受信領域バンク１０ｒｂが使用中でない場合、すなわち、受信領域演算処理プロセッサ使用中フラグがクリアされている場合に、受信領域バンク切替制御手段１２ｒに受信領域バンク切替指令を送る。これを受けた受信領域バンク切替制御手段１２ｒは、受信領域バンク１０ｒｂを切り替える。
After writing, when the reception area bank 10rb is not in use by the
次に、通信処理プロセッサ２ｂは、演算処理プロセッサ１ｂにより送信領域バンク１０ｓｂが使用中でない場合、すなわち、送信領域演算処理プロセッサ使用中フラグがクリアされている場合に、送信領域バンク切替制御手段１２ｓに送信領域バンク切替指令を送る。これを受けた送信領域バンク切替制御手段１２ｓは、送信領域バンク１０ｓｂを切り替える。
Next, when the transmission area bank 10sb is not in use by the
これにより、通信処理プロセッサ２ｂは、第１送信領域バンク１０ｓ１または第２送信領域バンク１０ｓ２のＲＤアクセス可能な一方（例えば第１送信領域バンク１０ｓ１）から送信データを読み出す。通信処理プロセッサ２ｂは、伝送路３を介して、図示しない送信先に読み出した送信データを送信する。
Thereby, the
以上説明したように、通信処理プロセッサ２ｂは、第１受信領域バンク１０ｒ１および第２受信領域バンク１０ｒ２の２つのバンクの切り替えにより、受信データの書き込み時間に制限を受けることがない。その結果、通信処理プロセッサ２ｂは、受信データの書き込み処理による負荷を軽減することができる。
As described above, the
以上説明した制御処理Ｓ２ｂを、通信処理プロセッサ２ｂは、演算処理プロセッサ１ｂの制御処理Ｓ１ｂに並行して、実行する。
The
以下、図７に示す演算処理プロセッサ１ｂの共有メモリアクセス処理フローについて、図９を参照しながら説明する。なお、以下のフローの説明と、図９および図１０では、ＲＤアクセス可能およびＷＲアクセス可能をアクセス可能と略して記す。
Hereinafter, the shared memory access processing flow of the
演算処理プロセッサ１ｂの処理が開始されると、演算処理プロセッサ１ｂは、受信領域演算処理プロセッサ使用中フラグ手段１３ｒを介して、受信領域演算処理プロセッサ使用中フラグをセットする（ステップＳ３０）。
When the processing of the
次に、演算処理プロセッサ１ｂは、第１受信領域バンク１０ｒ１または第２受信領域バンク１０ｒ２のアクセス可能な一方から受信データを読み出す（ステップＳ３１）。
Next, the
受信データを読み出し後、演算処理プロセッサ１ｂは、受信領域演算処理プロセッサ使用中フラグ手段１３ｒを介して、受信領域演算処理プロセッサ使用中フラグをクリアする（ステップＳ３２）。
After reading the received data, the
フラグのクリア後、演算処理プロセッサ１ｂは、受信データを用いて演算処理を実行する（ステップＳ３３）。
After clearing the flag, the
次に、演算処理プロセッサ１ｂは、送信領域演算処理プロセッサ使用中フラグ手段１３ｓを介して、送信領域演算処理プロセッサ使用中フラグをセットする（ステップＳ３４）。
Next, the
次に、演算処理プロセッサ１ｂは、第１送信領域バンク１０ｓ１または第２送信領域バンク１０ｓ２のアクセス可能な一方に送信データを書き込む（ステップＳ３５）。
Next, the
書き込み後、演算処理プロセッサ１ｂは、送信領域演算処理プロセッサ使用中フラグをクリアする（ステップＳ３６）。
After the writing, the
次に、演算処理プロセッサ１ｂは、次の制御周期か否か判断する（ステップＳ３７）。次の制御周期でない場合（ステップＳ３７のＮｏ）、演算処理プロセッサ１ｂは、ステップＳ３７の処理に戻る。一方、次の制御周期である場合（ステップＳ３７のＹｅｓ）、演算処理プロセッサ１ｂは、ステップＳ３０の処理に戻す。以降、前述したステップＳ３０〜Ｓ３７の処理を繰り返す。
Next, the
続いて、以下、図７に示す通信処理プロセッサ２ｂの共有メモリアクセス処理フローについて、図１０を参照しながら説明する。
Next, the shared memory access processing flow of the
通信処理プロセッサ２ｂの処理が開始されると、通信処理プロセッサ２ｂは、伝送路３から受信データを受信したか否か判断する（ステップＳ４０）。
When the processing of the
受信データを受信していない場合に（ステップＳ４０のＮｏ）、通信処理プロセッサ２ｂは、処理をステップＳ４４に進める。一方、受信データを受信した場合に（ステップＳ４０のＹｅｓ）、通信処理プロセッサ２ｂは、処理を次のステップＳ４１に進める。
When the reception data is not received (No in step S40), the
通信処理プロセッサ２ｂは、第１受信領域バンク１０ｒ１または第２受信領域バンク１０ｒ２のアクセス可能な一方に受信データを書き込む（ステップＳ４１）。
The
通信処理プロセッサ２ｂは、受信領域演算処理プロセッサ使用中フラグ手段１３ｒから当該フラグを読み取り、受信領域バンク１０ｒｂが使用中であるか否かを判断する（ステップＳ４２）。
The
受信領域バンク１０ｒｂが使用中である場合に（ステップＳ４２のＹｅｓ）、通信処理プロセッサ２ｂは、処理をステップＳ４２に戻す。一方、受信領域バンク１０ｒｂが使用中でない場合に（ステップＳ４２のＮｏ）、通信処理プロセッサ２ｂは、処理を次のステップＳ４３に進める。
When the reception area bank 10rb is in use (Yes in step S42), the
通信処理プロセッサ２ｂは、受信領域バンク切替制御手段１２ｒを介して、受信領域バンク１０ｒｂを切り替える（ステップＳ４３）。
The
次に、通信処理プロセッサ２ｂは、送信領域演算処理プロセッサ使用中フラグ手段１３ｓから当該フラグを読み取り、送信領域バンク１０ｓｂが使用中であるか否かを判断する（ステップＳ４４）。
Next, the
送信領域バンクが使用中である場合に（ステップＳ４４のＹｅｓ）、通信処理プロセッサ２ｂは、処理をステップＳ４４に戻す。一方、送信領域バンク１０ｓｂが使用中でない場合に（ステップＳ４４のＮｏ）、通信処理プロセッサ２ｂは、処理を次のステップＳ４５に進める。
When the transmission area bank is in use (Yes in Step S44), the
通信処理プロセッサ２ｂは、送信領域バンク切替制御手段１２ｓを介して、送信領域バンク１０ｓｂを切り替える（ステップＳ４５）。
The
次に、通信処理プロセッサ２ｂは、第１送信領域バンク１０ｓ１または第２送信領域バンク１０ｓ２のアクセス可能な一方から送信データを読み出す（ステップＳ４６）。
Next, the
次に、通信処理プロセッサ２ｂは、読み出した送信データに更新がある場合に、伝送路３を介して、送信データを送信する（ステップＳ４７）。ステップＳ４７の後、演算処理プロセッサ１ｂは、ステップＳ４０の処理に戻す。以降、前述したステップＳ４０〜Ｓ４７の処理を繰り返す。
Next, when there is an update in the read transmission data, the
以上説明したように、第３の実施形態によれば、複数のプロセッサが共有メモリへのアクセスを競合することなく、かつ、通信処理プロセッサの受信データ書き込み時間に制限なく、共有メモリにアクセスすることができる。 As described above, according to the third embodiment, a plurality of processors can access a shared memory without competing for access to the shared memory and without limitation on the reception data write time of the communication processor. Can do.
［第４の実施形態］
図１１は本発明に係る共有メモリアクセスシステムの第４の実施形態の構成を示すブロック図であり、図１２は第４の実施形態の共有メモリアクセスシステムの制御処理タイミングを示す図である。また、図１３は、第４の実施形態の演算処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。図１４は、第４の実施形態の通信処理プロセッサの共有メモリアクセス処理フローを示すフロー図である。
[Fourth Embodiment]
FIG. 11 is a block diagram showing the configuration of the fourth embodiment of the shared memory access system according to the present invention, and FIG. 12 is a diagram showing the control processing timing of the shared memory access system of the fourth embodiment. FIG. 13 is a flowchart showing a shared memory access processing flow of the arithmetic processing processor according to the fourth embodiment. FIG. 14 is a flowchart illustrating a shared memory access processing flow of the communication processing processor according to the fourth embodiment.
共有メモリアクセスシステム２０ｃは、図１１に示すように、演算処理プロセッサ１ｃと、通信処理プロセッサ２ｃと、演算処理プロセッサ１ｃおよび通信処理プロセッサ２ｃによって共有される共有メモリ１０ｃとを備えている。
As shown in FIG. 11, the shared
共有メモリ１０ｃは、演算処理プロセッサ１ｃおよび通信処理プロセッサ２ｃのいずれからもアクセス可能なメモリである。共有メモリ１０ｃは、送信データおよび受信データを記憶する少なくとも１つのバンク手段１０ｒｓｃを備えている。
The shared
バンク手段１０ｒｓｃは、さらに、受信領域バンク１０ｒｃに第１受信領域バンク１０ｒ１、第２受信領域バンク１０ｒ２および第３受信領域バンク１０ｒ３の３つのバンクと、送信領域バンク１０ｓｃに第１送信領域バンク１０ｓ１、第２送信領域バンク１０ｓ２および第３送信領域バンク１０ｓ３の３つのバンクと、２つの受信領域バンク第１切替制御手段１２ｒ１および受信領域バンク第２切替制御手段１２ｒ２と、２つの送信領域バンク第１切替制御手段１２ｓ１および送信領域バンク第２切替制御手段１２ｓ２とを有している。 The bank means 10rsc further includes three banks, a first reception area bank 10r1, a second reception area bank 10r2, and a third reception area bank 10r3, in the reception area bank 10rc, and a first transmission area bank 10s1, in the transmission area bank 10sc. Three banks, a second transmission area bank 10s2 and a third transmission area bank 10s3, two reception area bank first switching control means 12r1 and a reception area bank second switching control means 12r2, and two transmission area bank first switching It has control means 12s1 and transmission area bank second switching control means 12s2.
書き込み（ＷＲアクセス）側のバンク切替制御（受信領域バンク第２切替制御手段１２ｒ２、送信領域バンク第１切替制御手段１２ｓ１）は、受信領域バンク１０ｒｃおよび送信領域バンク１０ｓｃの各々について３つのバンクのうち、読み出し（ＲＤアクセス）側が使用していない待機バンクに切り替える制御である。なお、待機バンクは、演算処理プロセッサ１ｃおよび通信処理プロセッサ２ｃからＲＤアクセスおよびＷＲアクセスによるアクセス対象でないバンクである。詳しくは、後述する。
Bank switching control (reception area bank second switching control means 12r2 and transmission area bank first switching control means 12s1) on the write (WR access) side has three banks for each of the reception area bank 10rc and the transmission area bank 10sc. This is control for switching to a standby bank that is not used on the read (RD access) side. The standby bank is a bank that is not accessed by the RD access and the WR access from the
読み出し側のバンク切替制御（受信領域バンク第１切替制御手段１２ｒ１、送信領域バンク第２切替制御手段１２ｓ２）は、受信領域バンク１０ｒｃおよび送信領域バンク１０ｓｃの各々について３つのバンクのうち、読み出し側が使用していない待機バンクと現在アクセスしているバンクとのうちから最後に書き込みがあったバンクに切り替える制御である。 The bank switching control on the reading side (receiving area bank first switching control means 12r1, transmitting area bank second switching control means 12s2) is used by the reading side among the three banks for the receiving area bank 10rc and the transmitting area bank 10sc. This is control for switching from the standby bank that has not been accessed and the bank that is currently being accessed to the bank that was last written.
なお、図１に示したバンク制御手段１５の他の実施例として、図１１に示す２つの受信領域バンク第１切替制御手段１２ｒ１および受信領域バンク第２切替制御手段１２ｒ２と、２つの送信領域バンク第１切替制御手段１２ｓ１および送信領域バンク第２切替制御手段１２ｓ２の構成が対応する。 As another embodiment of the bank control means 15 shown in FIG. 1, there are two reception area bank first switching control means 12r1 and reception area bank second switching control means 12r2 shown in FIG. 11, and two transmission area banks. The configurations of the first switching control unit 12s1 and the transmission area bank second switching control unit 12s2 correspond to each other.
また、図１に示した第１送受信領域バンク１０ｒｓ１には、図１１に示す第１受信領域バンク１０ｒ１ないし第３受信領域バンク１０ｒ３からなる受信領域バンク１０ｒｃのいずれか一つのバンクと、第１送信領域バンク１０ｓ１ないし第３送信領域バンク１０ｓ３からなる送信領域バンク１０ｓｃのいずれか一つのバンクとが対応する。また、第２送受信領域バンク１０ｒｓ２には、受信領域バンク１０ｒｃのいずれか一つの他のバンクと、送信領域バンク１０ｓｃのいずれか一つの他のバンクとが対応する。さらに、受信領域バンク１０ｒｃおよび送信領域バンク１０ｓｃの残りのバンクが、第１送受信領域バンク１０ｒｓ１および第２送受信領域バンク１０ｒｓ２に含まれない待機バンクに対応するように区分されるものである。 Further, the first transmission / reception area bank 10rs1 shown in FIG. 1 includes one of the reception area banks 10rc including the first reception area bank 10r1 to the third reception area bank 10r3 shown in FIG. This corresponds to any one of the transmission area banks 10sc including the area bank 10s1 to the third transmission area bank 10s3. Further, the second transmission / reception area bank 10rs2 corresponds to any one other bank of the reception area bank 10rc and any other bank of the transmission area bank 10sc. Furthermore, the remaining banks of the reception area bank 10rc and the transmission area bank 10sc are divided so as to correspond to standby banks not included in the first transmission / reception area bank 10rs1 and the second transmission / reception area bank 10rs2.
次に、図１２を参照しながら、共有メモリアクセスシステム２０ｃの制御処理タイミングについて説明する。
Next, the control processing timing of the shared
制御処理Ｓ１ｃに示すように、演算処理プロセッサ１ｃは、受信領域バンク１０ｒｃを切り替え、第１受信領域バンク１０ｒ１、第２受信領域バンク１０ｒ２および第３受信領域バンク１０ｒ３のＲＤアクセス可能ないずれか一つのバンク（例えば第１受信領域バンク１０ｒ１）から受信データを読み出す。
As shown in the control process S1c, the
演算処理プロセッサ１ｃは、読み出した受信データを用いて演算処理を実行する。
The
演算処理プロセッサ１ｃは、第１送信領域バンク１０ｓ１、第２送信領域バンク１０ｓ２および第３送信領域バンク１０ｓ３のＷＲアクセス可能ないずれか一つのバンク（第１送信領域バンク１０ｓ１）に送信データを書き込む。演算処理プロセッサ１ｃは、送信領域バンク第１切替制御手段１２ｓ１を介して、送信領域バンク１０ｓｃを切り替える。
The
切り替え後、演算処理プロセッサ１ｃは、次の制御周期の処理動作まで待つ。
After switching, the
以上説明した制御処理Ｓ１ｃを、演算処理プロセッサ１ｃは、制御周期ごとに繰り返し実行する。
The
一方、通信処理プロセッサ２ｃでは、前述した演算処理プロセッサ１ｃの制御処理Ｓ１ｃに並行して、以下の制御処理Ｓ２ｃが実行される。
On the other hand, in the
制御処理Ｓ２ｃに示すように、通信処理プロセッサ２ｃは、第１受信領域バンク１０ｒ１、第２受信領域バンク１０ｒ２および第３受信領域バンク１０ｒ３のＷＲアクセス可能ないずれか一つのバンク（例えば第３受信領域バンク１０ｒ３）に受信データを書き込む。
As shown in the control processing S2c, the
書き込み後、通信処理プロセッサ２ｃは、受信領域バンク第２切替制御手段１２ｒ２を介して、受信領域バンク１０ｒｃを切り替える。さらに、通信処理プロセッサ２ｃは、送信領域バンク第２切替制御手段１２ｓ２を介して、送信領域バンク１０ｓｃを切り替える。
After writing, the
切り替え後、通信処理プロセッサ２ｃは、第１送信領域バンク１０ｓ１、第２送信領域バンク１０ｓ２および第３送信領域バンク１０ｓ３のＲＤアクセス可能ないずれか一つのバンク（例えば第３送信領域バンク１０ｓ３）から送信データを読み出す。通信処理プロセッサ２ｃは、伝送路３を介して、図示しない送信先へ送信データを送信する。
After switching, the
以上説明した制御処理Ｓ２ｃを、通信処理プロセッサ２ｃは、演算処理プロセッサ１ｃの制御処理Ｓ１ｃに並行して、実行する。
The
なお、図１２に示す待機バンクは、演算処理プロセッサ１ｃおよび通信処理プロセッサ２ｃからＲＤアクセスおよびＷＲアクセスによるアクセス対象でないバンクを示すものである。
The standby bank shown in FIG. 12 indicates a bank that is not an access target by the RD access and the WR access from the
送信領域バンク１０ｓｃにおいて、例えば、演算処理プロセッサ１ｃのＷＲアクセス可能なバンクが第１送信領域バンク１０ｓ１であり、および、通信処理プロセッサ２ｃのＲＤアクセス可能なバンクが第２送信領域バンク１０ｓ２である期間では、待機バンクが第３送信領域バンク１０ｓ３であることを示す。
In the transmission area bank 10sc, for example, a period in which the WR accessible bank of the
また、受信領域バンク１０ｒｃにおいて、例えば、演算処理プロセッサ１ｃのＲＤアクセス可能なバンクが第１受信領域バンク１０ｒ１であり、および、通信処理プロセッサ２ｃのＷＲアクセス可能なバンクが第２受信領域バンク１０ｒ２である期間では、待機バンクが第３受信領域バンク１０ｒ３であることを示す。図１２に示す、その他の待機バンクについても同様である。
In the reception area bank 10rc, for example, the RD accessible bank of the
バンク手段１０ｒｓｃが待機バンクを有することにより、バンク切り替え制御においてＲＤアクセスおよびＷＲアクセス可能なバンクを、待機バンクを介してバンク切り替えを実行することができる。これにより、アクセス競合を回避するためのフラグチェック動作が不要となる。これにより、アクセスが競合することなく、かつ、通信処理プロセッサのアクセス待ち時間がなく共有メモリにアクセスすることができる。 Since the bank unit 10rsc has a standby bank, bank switching can be executed for banks that can be accessed for RD and WR in the bank switching control via the standby bank. This eliminates the need for flag check operation for avoiding access conflict. Thereby, it is possible to access the shared memory without conflicting access and without waiting time for the communication processor.
以下、図１３に示す演算処理プロセッサ１ｃの共有メモリアクセス処理フローについて、図１１を参照しながら説明する。なお、以下のフローの説明と、図１３および図１４では、ＲＤアクセス可能およびＷＲアクセス可能をアクセス可能と略して記す。
Hereinafter, the shared memory access processing flow of the
演算処理プロセッサ１ｃの処理が開始されると、演算処理プロセッサ１ｃは、受信領域バンク第１切替制御手段１２ｒ１を介して、受信領域バンク１０ｒｃを切り替える（ステップＳ５０）。
When the processing of the
次に、演算処理プロセッサ１ｃは、第１受信領域バンク１０ｒ１、第２受信領域バンク１０ｒ２および第１受信領域バンク１０ｒ３のアクセス可能ないずれか一つのバンクから受信データを読み出す（ステップＳ５１）。
Next, the
次に、演算処理プロセッサ１ｃは、読み出した受信データを用いて、演算処理を実行する（ステップＳ５２）。
Next, the
次に、演算処理プロセッサ１ｃは、第１送信領域バンク１０ｓ１、第２送信領域バンク１０ｓ２および第３送信領域バンク１０ｓ３のアクセス可能ないずれか一つのバンクに送信データを書き込む（ステップＳ５３）。
Next, the
書き込み後、演算処理プロセッサ１ｃは、送信領域バンク第１切替制御手段１２ｓ１を介して、送信領域バンク１０ｓｃを切り替える（ステップＳ５４）。
After the writing, the
切り替え後、演算処理プロセッサ１ｃは、次の制御周期か否か判断する（ステップＳ５５）。次の制御周期でない場合（ステップ５５のＮｏ）、演算処理プロセッサ１ｃは、ステップＳ５５の処理に戻る。一方、次の制御周期である場合（ステップＳ５５のＹｅｓ）、演算処理プロセッサ１ｃは、ステップＳ５０の処理に戻す。以降、前述したステップＳ５０〜Ｓ５５の処理を繰り返す。
After switching, the
次に、演算処理プロセッサ１ｂは、ステップＳ３０の処理に戻す。
Next, the
続いて、以下、図１４に示す通信処理プロセッサ２ｃの共有メモリアクセス処理フローについて、図１１を参照しながら説明する。
Next, the shared memory access processing flow of the
通信処理プロセッサ２ｃの処理が開始されると、通信処理プロセッサ２ｃは、伝送路３から受信データを受けたか否か判断する（ステップＳ６０）。
When the processing of the
受信データを受信していない場合に（ステップＳ６０のＮｏ）、通信処理プロセッサ２ｃは、処理をステップＳ６３に進める。一方、受信データを受信した場合に（ステップＳ６０のＹｅｓ）、通信処理プロセッサ２ｃは、処理を次のステップＳ６１に進める。
When the reception data is not received (No in step S60), the
通信処理プロセッサ２ｃは、第１受信領域バンク１０ｒ１、第２受信領域バンク１０ｒ２および第１受信領域バンク１０ｒ３のアクセス可能ないずれか一つのバンクに受信データを書き込む（ステップＳ６１）。
The
書き込み後、通信処理プロセッサ２ｃは、受信領域バンク第２切替制御手段１２ｒ２を介して、受信領域バンク１０ｒｃを切り替える（ステップＳ６２）。
After the writing, the
次に、通信処理プロセッサ２ｃは、送信領域バンク第２切替制御手段１２ｓ２を介して、送信領域バンク１０ｓｃを切り替える（ステップＳ６３）。
Next, the
次に、通信処理プロセッサ２ｃは、第１送信領域バンク１０ｓ１、第２送信領域バンク１０ｓ２および第３送信領域バンク１０ｓ３のアクセス可能ないずれか一つのバンクから送信データを読み出す（ステップＳ６４）。
Next, the
通信処理プロセッサ２ｃは、送信データに更新がある場合に、伝送路３を介して、送信データを送信する（ステップＳ６５）。ステップＳ６５の後、演算処理プロセッサ１ｃは、ステップＳ６０の処理に戻す。以降、前述したステップＳ６０〜Ｓ６５の処理を繰り返す。
The
以上説明したように、第４の実施形態によれば、待機バンクを用いることにより、通信処理プロセッサのアクセス待ち時間がなく、かつ、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 As described above, according to the fourth embodiment, by using the standby bank, there is no access waiting time of the communication processing processor, and a plurality of processors can share without competing for access to the shared memory. Can access memory.
［第５の実施形態］
図１５は、本発明に係る共有メモリアクセスシステムの第５の実施形態の構成を示すブロック図である。
[Fifth Embodiment]
FIG. 15 is a block diagram showing the configuration of the fifth embodiment of the shared memory access system according to the present invention.
共有メモリアクセスシステム２０ｄは、図１５に示すように、演算処理プロセッサ１ｄと、通信処理プロセッサ２ｄと、演算処理プロセッサ１ｄおよび通信処理プロセッサ２ｄによって共有される共有メモリ１０ｄとを備えている。
As shown in FIG. 15, the shared
第５の実施形態の共有メモリアクセスシステムの構成は、第１ないし第４の実施形態の共有メモリアクセスシステムのいずれかの構成に加えて、共有メモリ１０ｄが通信先の相手ノード５０（ｍ）（複数の通信先）ごとに割り当てられた第ｍバンク手段１０ｒｓｄ（ｍ）を備えている。なお、ｍは１以上、ｎ以下（ｎは２以上の整数）の整数である。
The configuration of the shared memory access system of the fifth embodiment is the same as that of any of the shared memory access systems of the first to fourth embodiments, but the shared
すなわち、共有メモリ１０ｄは、通信先の相手ノード５０（１）〜５０（ｎ）に対応した、図１５に示すような第１バンク手段１０ｒｓｄ（１）〜第ｎバンク手段１０ｒｓｄ（ｎ）を少なくとも同数備えている。なお、第ｍバンク手段１０ｒｓｄ（ｍ）の構成は、前述した第１ないし第４の実施形態の構成に示した複数のバンク手段１０ｒｓａ〜１０ｒｓｄなどである。
That is, the shared
送信データおよび受信データの通信先である複数の相手ノード５０（１）〜５０（ｎ）が、伝送路３に複数接続されている。なお、以降では、複数の第１バンク手段１０ｒｓｄ（１）〜第ｎバンク手段１０ｒｓｄ（ｎ）を代表して、バンク手段１０ｒｓｄと示す。また、複数の相手ノード５０（１）〜５０（ｎ）を代表して、相手ノード５０と示す。
A plurality of counterpart nodes 50 (1) to 50 (n) that are communication destinations of transmission data and reception data are connected to the
各々のバンク手段１０ｒｓｄは、相手ノード５０ごとに割り当てられ、相手ノード５０ごとに送信データおよび受信データを記憶する。
Each bank means 10rsd is assigned to each
演算処理プロセッサ１ｄは、各々の相手ノード５０に送信する送信データを相手ノード５０ごとに割り当てられたバンク手段１０ｒｓｄに書き込む。演算処理プロセッサ１ｄは、各々の相手ノード５０から受信した受信データを、相手ノード５０ごとに割り当てられたバンク手段１０ｒｓｄから読み出す。
The
通信処理プロセッサ２ｄは、各々の相手ノード５０から受信した受信データを、相手ノード５０ごとに割り当てられたバンク手段１０ｒｓｄに書き込む。通信処理プロセッサ２ｄは、各々の相手ノード５０へ送信する送信データを、相手ノード５０ごとに割り当てられたバンク手段１０ｒｓｄから読み出す。通信処理プロセッサ２ｄは、読み出した送信データを、それに対応する通信先である相手ノード５０へ送信する。
The
図１５は、第３の実施形態の共有メモリアクセスシステムに付加した例を示すものである。 FIG. 15 shows an example added to the shared memory access system of the third embodiment.
演算処理プロセッサ１ｄおよび通信処理プロセッサ２ｄは、例えば通信先の相手ノード５０（ｍ）ごとに、受信データおよび送信データのやり取りを、相手ノード５０（ｍ）ごとに対応させた共有メモリ１０ｄ内の第ｍバンク手段１０ｒｓｄ（ｍ）を用いる。
The
すなわち、通信処理プロセッサ２ｄは、通信する相手ノード５０（ｍ）ごとに、受信データを第ｍバンク手段１０ｒｓｄ（ｍ）の受信領域バンクに書き込む。演算プロセッサ１ｄは、通信する相手ノード５０（ｍ）ごとに、受信データを第ｍバンク手段１０ｒｓｄ（ｍ）の受信領域バンクから読み出す。
That is, the
また、演算処理プロセッサ１ｄは、通信する相手ノード５０（ｍ）ごとに、送信データを第ｍバンク手段１０ｒｓｄ（ｍ）の送信領域バンクに書き込む。通信処理プロセッサ２ｄは、通信する相手ノード５０（ｍ）ごとに、送信データを第ｍバンク手段１０ｒｓｄ（ｍ）の送信領域バンクから読み出す。
Further, the
これにより、通信処理プロセッサ２ｄは、通信する相手ノード５０（ｍ）ごとに第ｍバンク手段１０ｒｓｄ（ｍ）を用いて、伝送路３を介して送受信データを送受信する。
Thereby, the
例えば第３および第４の実施形態では、通信先の相手が複数存在する場合、バンク内の送受信データを正確に更新するため、バンクを切り替える前に更新する一つの通信先の送受信データ以外の他の通信先の送受信データについても、そのバンクに書き込む必要がある。このため、送受信データを正確に更新するためにバンクに書き込む処理に余分な時間がかかる。 For example, in the third and fourth embodiments, when there are a plurality of communication destinations, in order to accurately update the transmission / reception data in the bank, other than the transmission / reception data of one communication destination to be updated before switching the bank. The transmission / reception data of the communication destination must also be written to the bank. For this reason, it takes extra time to write the data in the bank in order to accurately update the transmission / reception data.
しかし、第５の実施形態によれば、通信先の相手が複数存在する場合でも、共有メモリ内に割り当てられた通信先ごとの複数のバンクに格納された送受信データを更新するため、バンクに書き込む処理に余分な時間がかかることなく、かつ、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 However, according to the fifth embodiment, even when there are a plurality of counterparts of communication destinations, the transmission / reception data stored in the plurality of banks for each communication destination assigned in the shared memory is updated, so that data is written to the banks. It is possible to access the shared memory without taking extra time for processing and without a plurality of processors competing for access to the shared memory.
［第６の実施形態］
図１６は、本発明に係る共有メモリアクセスシステムの第６の実施形態の構成を示すブロック図である。
[Sixth Embodiment]
FIG. 16 is a block diagram showing the configuration of the sixth embodiment of the shared memory access system according to the present invention.
第６の実施形態では、第１ないし第５の実施形態の構成において、送信データおよび受信データが更新されたことを、読み込み（ＲＤアクセス）側で確認（判別）できるように、書き込み（ＷＲアクセス）側で識別番号をデータに付加して管理するデータ更新管理手段をバンク手段がさらに有する。 In the sixth embodiment, in the configuration of the first to fifth embodiments, writing (WR access) is performed so that the reading (RD access) side can confirm (determine) that transmission data and reception data have been updated. The bank means further has a data update management means for managing by adding an identification number to the data on the side.
なお、図１６の共有メモリアクセスシステム２０ｅは、一例として、図１に示した第１の実施形態の共有メモリアクセスシステム２０ａに、さらに以下に説明する機能部（データ更新管理手段１４ａ１および１４ａ２）と、２つのプロセッサとして演算処理プロセッサ１ａａおよび通信処理プロセッサ２ａａを備えた構成を示す。
Note that the shared
データ更新管理手段１４ａ１は、演算処理プロセッサ１ａａから共有メモリ１０ａａのバンク手段１０ｒｓａａに格納される送信データの更新を確認可能なように、識別番号を送信データに付加し、識別番号を付加した送信データをバンク手段１０ｒｓａａに格納する。 The data update management unit 14a1 adds an identification number to the transmission data so that the update of the transmission data stored in the bank unit 10rsaa of the shared memory 10aa can be confirmed from the arithmetic processor 1aa, and the transmission data to which the identification number is added Is stored in the bank means 10rsaa.
また、データ更新管理手段１４ａ２は、バンク手段１０ｒｓａａから送信データの読み出し時に、識別番号により送信データの更新を確認する。データ更新管理手段１４ａ２は、更新結果について通信処理プロセッサ２ａａに通知する。また、データ更新管理手段１４ａ２は、識別番号を除去した送信データを通信処理プロセッサ２ａａに送る。 Further, the data update management unit 14a2 confirms the update of the transmission data by the identification number when reading the transmission data from the bank unit 10rsaa. The data update management unit 14a2 notifies the communication processor 2aa about the update result. In addition, the data update management unit 14a2 sends the transmission data from which the identification number is removed to the communication processor 2aa.
データ更新管理手段１４ａ２は、通信処理プロセッサ２ａａから共有メモリ１０ａａのバンク手段１０ｒｓａａに格納される受信データの更新を確認可能なように、識別番号を受信データに付加し、識別番号を付加した受信データをバンク手段１０ｒｓａａに格納する。 The data update management means 14a2 adds an identification number to the received data so that the update of the received data stored in the bank means 10rsaa of the shared memory 10aa can be confirmed from the communication processor 2aa, and the received data with the identification number added. Is stored in the bank means 10rsaa.
また、データ更新管理手段１４ａ１は、バンク手段１０ｒｓａａからの受信データの読み出し時に、識別番号により受信データの更新をチェックする。データ更新管理手段１４ａ１は、更新結果について演算処理プロセッサ１ａａに通知する。また、データ更新管理手段１４ａ１は、識別番号を除去した受信データを演算処理プロセッサ１ａａに送る。 Further, the data update management unit 14a1 checks the update of the received data by the identification number when reading the received data from the bank unit 10rsaa. The data update management unit 14a1 notifies the arithmetic processing processor 1aa of the update result. Further, the data update management unit 14a1 sends the received data from which the identification number is removed to the arithmetic processor 1aa.
なお、以上説明したデータ更新管理手段は、第２ないし第５の実施形態の構成にも付加することができる。 The data update management means described above can also be added to the configurations of the second to fifth embodiments.
以上説明したように、第６の実施形態によれば、共有メモリ内のバンクに新旧の送受信データが混在していた場合でも、更新された送受信データを容易に確認可能であり、かつ、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 As described above, according to the sixth embodiment, even when old and new transmission / reception data are mixed in a bank in the shared memory, updated transmission / reception data can be easily confirmed, and a plurality of transmission / reception data can be confirmed. The processor can access the shared memory without competing for access to the shared memory.
［第７の実施形態］（請求項７対応と請求項８とを一つの実施例に）
図１７は、本発明に係る共有メモリアクセスシステムの第７の実施形態の構成を示すブロック図である。
[Seventh Embodiment] (Corresponding to Claim 7 and Claim 8 in one Example)
FIG. 17 is a block diagram showing the configuration of the seventh embodiment of the shared memory access system according to the present invention.
図１７に示す共有メモリアクセスシステム２０ｆは、図１に示す共有メモリアクセスシステム２０ａの構成中の通信処理プロセッサ２ａを、通信処理プロセッサ２ｆに置き換えた構成である。図１７に示すブロック図において、その他の手段については図１に示す同一符号の手段と同じ機能であるため、ここではその説明を省くものとし、以下では通信処理プロセッサ２ｆについて主に説明する。
A shared
通信処理プロセッサ２ｆは、送信データの更新の有無を所定の周期で監視する送信データ用タイマ２１ｆと、受信データの更新の有無を所定の周期で監視する受信データ用タイマ２２ｆと、擬似データを記憶する擬似データ記憶手段２３ｆとを有する。
The
通信処理プロセッサ２ｆは、送信データ用タイマ２１ｆにより定められる所定の周期期間内に共有メモリ１０ａ内に送信する送信データが更新されない場合に、伝送路３を介して送信先に擬似データを送信する。
The
擬似データは、予め擬似データ記憶手段２３ｆに記憶されている。擬似データは、例えば実際に用いられる送信データおよび受信データと判別可能で、かつ、伝送路３の異常時や通信処理プロセッサ２ｆの異常時などと判別可能なデータである。
The pseudo data is stored in advance in the pseudo data storage unit 23f. The pseudo data is, for example, data that can be discriminated from transmission data and reception data that are actually used, and that can be discriminated when the
一方、通信処理プロセッサ２ｆは、送信データ用タイマ２１ｆにより定められる所定の周期期間内に共有メモリ１０ａ内に送信する送信データが更新されている場合に、共有メモリ１０ａから送信データを読み出し、読み出した送信データを送信先に送信する。
On the other hand, the
以上により、通信処理プロセッサ２ｆは、共有メモリ１０ａ内に送信データが更新されていない場合でも、一定周期で送信データを送信することができる。
As described above, the
これにより、例えば演算処理プロセッサ１ｆの動作が非周期的であっても、伝送路３の負荷を一定とした通信を行い、アクセスが競合することなく共有メモリにアクセスすることができる。
Thereby, for example, even if the operation of the arithmetic processor 1f is aperiodic, communication with a constant load on the
次に、通信処理プロセッサ２ｆは、受信データ用タイマ２２ｆにより定められる所定の周期期間内に伝送路３から受信データを受信しない場合に、擬似データを共有メモリ１０ａに書き込む。
Next, when the received data is not received from the
一方、通信処理プロセッサ２ｆは、受信データ用タイマ２２ｆにより定められる所定の周期期間内に伝送路３から受信データを受信した場合に、受信した受信データを共有メモリ１０ａに書き込む。
On the other hand, the
以上により、通信処理プロセッサ２ｆが受信データを受信しない場合でも、一定周期で受信データを共有メモリ１０ａに書き込むことができる。
As described above, even when the
これにより、例えば伝送路３等に異常があり受信データを受信できない場合でも、受信領域バンクに擬似データを書き込むことで、通信処理プロセッサ２ｆの健全性を演算処理プロセッサ１ｆに通知することができ、また、通信処理プロセッサ２ｆの処理負荷がほぼ一定となるように動作し、アクセスが競合することなく共有メモリにアクセスすることができる。
Thereby, for example, even when there is an abnormality in the
なお、以上説明した送信データ用タイマ２１ｆ、受信データ用タイマ２２ｆおよび擬似データ記憶手段２３ｆは、第２ないし第６の実施形態の構成にも付加することができる。 The transmission data timer 21f, the reception data timer 22f and the pseudo data storage means 23f described above can also be added to the configurations of the second to sixth embodiments.
以上説明したように、第７の実施形態によれば、演算処理プロセッサの動作が非周期的であっても、伝送路の負荷を一定とするような送信データの通信を行い、かつ、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 As described above, according to the seventh embodiment, even when the operation of the arithmetic processing processor is aperiodic, the transmission data is communicated so as to make the load on the transmission line constant, and a plurality of operations are performed. The processor can access the shared memory without competing for access to the shared memory.
また、第７の実施形態によれば、伝送路等に異常があり受信データを受信できない場合でも、共有メモリに擬似データを書き込むことで、通信処理プロセッサの健全性を演算処理プロセッサに確認させることができる。また、通信処理プロセッサの処理負荷が一定となるような動作であり、かつ、複数のプロセッサが共有メモリへのアクセスを競合することなく、共有メモリにアクセスすることができる。 Further, according to the seventh embodiment, even when there is an abnormality in the transmission path or the like and reception data cannot be received, the arithmetic processing processor is made to check the soundness of the communication processing processor by writing pseudo data to the shared memory. Can do. Further, the operation is such that the processing load of the communication processor is constant, and the plurality of processors can access the shared memory without competing for access to the shared memory.
［他の実施形態］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、各実施形態の特徴を組み合わせてもよい。さらに、これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形には、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
[Other Embodiments]
As mentioned above, although some embodiment of this invention was described, these embodiment is shown as an example and is not intending limiting the range of invention. For example, the features of the embodiments may be combined. Furthermore, these embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the invention described in the claims and equivalents thereof as well as included in the scope and gist of the invention.
１ａ、１ｂ、１ｃ、１ｄ、１ｆ、１ａａ、１０１…演算処理プロセッサ、２ａ、２ｂ、２ｃ、２ｄ、２ｆ、２ａａ、２００…通信処理プロセッサ、３、３００…伝送路、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ａａ、１００…共有メモリ、１０ｒｂ、１０ｒｃ…受信領域バンク、１０ｓｂ、１０ｓｃ…送信領域バンク、１０ｒｓａ、１０ｒｓｂ、１０ｒｓｃ、１０ｒｓａａ…バンク手段、１０ｒｓｄ（１）…第１バンク手段、１０ｒｓｄ（２）…第２バンク手段、１０ｒｓｄ（ｎ）…第ｎバンク手段、１０ｒｓ１…第１送受信領域バンク、１０ｒｓ２…第２送受信領域バンク、１０ｒ１…第１受信領域バンク、１０ｒ２…第２受信領域バンク、１０ｒ３…第３受信領域バンク、１０ｓ１…第１送信領域バンク、１０ｓ２…第２送信領域バンク、１０ｓ３…第３送信領域バンク、１１ａ…バンク切替要求フラグ手段、１２ａ…バンク切替制御手段、１２ｒ…受信領域バンク切替制御手段、１２ｒ１…受信領域バンク第１切替制御手段、１２ｒ２…受信領域バンク第２切替制御手段、１２ｓ…送信領域バンク切替制御手段、１２ｓ１…送信領域バンク第１切替制御手段、１２ｓ２…送信領域バンク第２切替制御手段、１３ｒ…受信領域演算処理プロセッサ使用中フラグ手段、１３ｓ…送信領域演算処理プロセッサ使用中フラグ手段、１４ａ１、１４ａ２…データ更新管理手段、１５、１５ａ…バンク制御手段、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ…共有メモリアクセスシステム、２１ｆ…送信データ用タイマ、２２ｆ…受信データ用タイマ、２３ｆ…擬似データ記憶手段、５０（１）、５０（２）、５０（ｎ）…ノード、１００ｒ…受信領域バンク、１００ｓ…送信領域バンク、１０３…制御処理、１３０…フラグ領域、１３０ｒ１…受信領域演算処理プロセッサ使用中フラグ、１３０ｒ２…受信領域通信処理プロセッサ使用中フラグ、１３０ｓ１…送信領域演算処理プロセッサ使用中フラグ、１３０ｓ２…送信領域通信処理プロセッサ使用中フラグ 1a, 1b, 1c, 1d, 1f, 1aa, 101 ... arithmetic processing processor, 2a, 2b, 2c, 2d, 2f, 2aa, 200 ... communication processing processor, 3, 300 ... transmission path, 10a, 10b, 10c, 10d 10aa, 100 ... shared memory, 10rb, 10rc ... reception area bank, 10sb, 10sc ... transmission area bank, 10rsa, 10rsb, 10rsc, 10rsaa ... bank means, 10rsd (1) ... first bank means, 10rsd (2) ... Second bank means, 10rsd (n)... Nth bank means, 10rs1... First transmission / reception area bank, 10rs2... Second transmission / reception area bank, 10r1. 3 reception area banks, 10s1... First transmission area bank, 10s2. 10s3 ... third transmission area bank, 11a ... bank switching request flag means, 12a ... bank switching control means, 12r ... receiving area bank switching control means, 12r1 ... receiving area bank first switching control means, 12r2 ... receiving area bank second Switching control means, 12s ... transmission area bank switching control means, 12s1 ... transmission area bank first switching control means, 12s2 ... transmission area bank second switching control means, 13r ... receiving area arithmetic processing processor busy flag means, 13s ... transmission Area arithmetic processing processor busy flag means, 14a1, 14a2 ... data update management means, 15, 15a ... bank control means, 20a, 20b, 20c, 20d, 20e, 20f ... shared memory access system, 21f ... transmission data timer, 22f: Received data timer, 23f: Pseudo data storage means 50 (1), 50 (2), 50 (n) ... node, 100r ... reception area bank, 100s ... transmission area bank, 103 ... control processing, 130 ... flag area, 130r1 ... reception area arithmetic processing processor busy flag, 130r2: Reception area communication processor busy flag, 130s1: Transmission area arithmetic processor busy flag, 130s2: Transmission area communication processor busy flag
Claims (11)
前記共有メモリは、前記アクセスの際に前記送信データおよび前記受信データを記憶する少なくとも１つのバンク手段を備え、
前記バンク手段は、
前記送信データおよび前記受信データを記憶し、バンク切り替え可能な第１および第２送受信領域バンクと、
前記第１および第２送受信領域バンクのバンク切り替えを制御するバンク制御手段と、を有し、
前記第２プロセッサは、前記バンク制御手段にバンク切替指令を送り、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な一方に前記受信データを書き込み、または、前記第１または前記第２送受信領域バンクのアクセス可能な他方から前記送信データを読み出し、
前記第１プロセッサは、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な前記一方から前記受信データを読み出し、または、前記第１または前記第２送受信領域バンクのアクセス可能な前記他方に前記送信データを書き込む
ことを特徴とする共有メモリアクセスシステム。 A first processor; a second processor; and a shared memory shared by the first and second processors, wherein transmission data is transmitted to a transmission path connected to the second processor, and received data from the transmission path A shared memory access system for accessing the transmission data and the reception data between the first and second processors via the shared memory,
The shared memory comprises at least one bank means for storing the transmission data and the reception data at the time of the access,
The bank means is
Storing the transmission data and the reception data, and a first and second transmission / reception area bank capable of bank switching;
Bank control means for controlling bank switching of the first and second transmission / reception area banks,
The second processor sends a bank switching command to the bank control means, and writes the received data to an accessible one of the first or second transmission / reception area bank in response to the bank switching, or the second processor Reading the transmission data from one or the other accessible side of the second transmission / reception area bank;
The first processor reads the received data from the accessible one of the first or second transmission / reception area bank or accesses the first or second transmission / reception area bank in response to the bank switching. The shared memory access system, wherein the transmission data is written to the other possible.
前記第１プロセッサからバンク切替要求を受け付けてバンク切替要求フラグをセットし、前記バンク切り替え後に前記バンク切替要求フラグをリセットするバンク切替要求フラグ手段と、
前記第２プロセッサから前記バンク切替指令を受けて、前記第１および第２送受信領域バンクのバンク切り替えを実行するするバンク切替制御手段と、を有し、
前記第２プロセッサは、前記バンク切替要求フラグ手段に前記バンク切替要求フラグがセットされている場合に、前記バンク切替制御手段へ前記バンク切替指令を送る
ことを特徴とする請求項１に記載の共有メモリアクセスシステム。 The bank control means includes
Bank switching request flag means for receiving a bank switching request from the first processor, setting a bank switching request flag, and resetting the bank switching request flag after the bank switching;
Bank switching control means for receiving bank switching instructions from the second processor and executing bank switching of the first and second transmission / reception area banks;
The sharing according to claim 1, wherein the second processor sends the bank switching command to the bank switching control means when the bank switching request flag is set in the bank switching request flag means. Memory access system.
前記第１プロセッサが、次の前記制御周期の前記待ち時間内に前記バンク切替要求を送り、
前記第２プロセッサが、前記バンク切替要求フラグ手段に前記バンク切替要求フラグがセットされている場合に、次の前記制御周期の前記待ち時間内に前記バンク切替制御手段へ前記バンク切替指令を送る
ことを特徴とする請求項２に記載の共有メモリアクセスシステム。 The first processor includes at least a process of reading the received data from the bank means and a process of writing the transmission data to the bank means, and further includes a waiting time of the next control period in the control period, The process of reading the received data in the control cycle is a process prior to the process of writing the transmission data,
The first processor sends the bank switching request within the waiting time of the next control cycle;
The second processor sends the bank switching command to the bank switching control means within the waiting time of the next control cycle when the bank switching request flag is set in the bank switching request flag means. The shared memory access system according to claim 2.
前記第１プロセッサが、次の前記制御周期の前記待ち時間と前記他の処理との間に前記バンク切替要求を送り、
前記第２プロセッサが、前記バンク切替要求フラグ手段に前記バンク切替要求フラグがセットされている場合に、次の前記制御周期の前記待ち時間と前記他の処理との間に前記バンク切替制御手段へ前記バンク切替指令を送る
ことを特徴とする請求項２に記載の共有メモリアクセスシステム。 As a control cycle including at least a process in which the first processor writes the transmission data to the bank means, a process to read the received data from the bank means, and other processes other than these, the control cycle is further subsequent to the control cycle. The process of writing the transmission data in the control cycle is a process after the other process, and the process of writing the transmission data is a process before the process of reading the received data Yes,
The first processor sends the bank switching request between the waiting time of the next control cycle and the other processing;
When the bank switching request flag is set in the bank switching request flag means, the second processor goes to the bank switching control means between the waiting time of the next control cycle and the other processing. The shared memory access system according to claim 2, wherein the bank switching command is sent.
前記第２送受信領域バンクは、前記受信データを記憶するバンク切り替え可能な第２受信領域バンクおよび前記送信データを記憶するバンク切り替え可能な第２送信領域バンクからなり、
前記バンク切替指令は、前記第１受信領域バンクと前記第２受信領域バンクとの間でバンク切り替え可能な受信領域バンクに対する受信領域バンク切替指令および前記第１送信領域バンクと前記第２送信領域バンクとの間でバンク切り替え可能な送信領域バンクに対する送信領域バンク切替指令を含み、
前記バンク制御手段は、
前記第２プロセッサからの前記受信領域バンク切替指令に応じて、前記第１および第２プロセッサの各々に対して前記受信領域バンクのアクセス可能なバンクへ排他的に切り替える受信領域バンク切替制御手段と、
前記第２プロセッサからの前記送信領域バンク切替指令に応じて、前記第１および第２プロセッサの各々に対して前記送信領域バンクのアクセス可能なバンクへ排他的に切り替える送信領域バンク切替制御手段と、
前記第１プロセッサから受信領域バンク使用要求を受け付けて、前記第１プロセッサから前記第１または前記第２受信領域バンクに対してアクセスを行っている期間であることを示す受信領域第１プロセッサ使用中フラグをセットし、前記受信領域バンクを切り替え後に前記受信領域第１プロセッサ使用中フラグをリセットする受信領域第１プロセッサ使用中フラグ手段と、
前記第１プロセッサから送信領域バンク使用要求を受け付けて、前記第１プロセッサが前記第１または前記第２送信領域バンクに対してアクセスを行っている期間であることを示す送信領域第１プロセッサ使用中フラグをセットし、前記送信領域バンクを切り替え後に前記送信領域第１プロセッサ使用中フラグをリセットする送信領域第１プロセッサ使用中フラグ手段と、を有し、
前記第１プロセッサは、前記第１または前記第２受信領域バンクのアクセス可能なバンクから前記受信データを読み出し、前記第１または第２送信領域バンクのアクセス可能なバンクへ前記送信データを書き込み、
前記第２プロセッサは、前記第１または前記第２受信領域バンクのアクセス可能なバンクへ前記受信データを書き込み、前記第１または前記第２送信領域バンクのアクセス可能なバンクから前記送信データを読み出す
ことを特徴とする請求項１に記載の共有メモリアクセスシステム。 The first transmission / reception area bank includes a bank-switchable first reception area bank that stores the reception data and a bank-switchable first transmission area bank that stores the transmission data.
The second transmission / reception area bank includes a bank-switchable second reception area bank for storing the reception data and a bank-switchable second transmission area bank for storing the transmission data.
The bank switching command includes a reception area bank switching command for a reception area bank that can be switched between the first reception area bank and the second reception area bank, and the first transmission area bank and the second transmission area bank. Including a transmission area bank switching command for a transmission area bank that can be bank-switched with
The bank control means includes
In response to the reception area bank switching command from the second processor, a reception area bank switching control means for exclusively switching to each accessible bank of the reception area bank for each of the first and second processors;
In response to the transmission area bank switching command from the second processor, transmission area bank switching control means for exclusively switching to each accessible bank of the transmission area bank for each of the first and second processors;
Receiving area first processor in use indicating that the receiving area bank use request is received from the first processor and the first processor is accessing the first or second receiving area bank. A reception area first processor busy flag means for setting a flag and resetting the reception area first processor busy flag after switching the reception area bank;
A transmission region bank use request is received from the first processor, and the transmission region first processor is in use indicating that the first processor is accessing the first or second transmission region bank. A transmission region first processor busy flag means for setting a flag and resetting the transmission region first processor busy flag after switching the transmission region bank;
The first processor reads the received data from an accessible bank of the first or second receiving area bank, and writes the transmitting data to an accessible bank of the first or second transmitting area bank;
The second processor writes the reception data to an accessible bank of the first or second reception area bank and reads the transmission data from an accessible bank of the first or second transmission area bank; The shared memory access system according to claim 1.
前記第２送受信領域バンクには、前記受信領域バンクのいずれか一つの他のバンクと、前記送信領域バンクのいずれか一つの他のバンクとが対応し、
前記受信領域バンクおよび前記送信領域バンクの残りのバンクが、前記第１および第２送受信領域バンクに含まれない待機バンクに対応するように区分され、
前記第１および第２送受信領域バンクは、さらに、前記受信領域バンクの前記いずれか一つのバンクと前記他のバンクとの間でバンク切り替え可能であり、前記送信領域バンクの前記いずれか一つのバンクと前記他のバンクとの間でバンク切り替え可能であり、
前記バンク切替指令は、前記受信領域バンクに対する受信領域バンク第１切替指令および受信領域バンク第２切替指令と、前記送信領域バンクに対する送信領域バンク第１切替指令および送信領域バンク第２切替指令とを含み、
前記バンク制御手段は、
前記第１プロセッサからの前記受信領域バンク第１切替指令に応じて、前記第１プロセッサがアクセス可能なバンクとして最も直近に前記受信データが書き込まれた前記第１ないし第３受信領域バンクのいずれか一つのバンクに前記受信領域バンクを切り替える受信領域バンク第１切替制御手段と、
前記第２プロセッサからの前記受信領域バンク第２切替指令に応じて、前記第２プロセッサがアクセス可能なバンクとして前記第１ないし第３受信領域バンクのうちの前記待機バンクに前記受信領域バンクを切り替える受信領域バンク第２切替制御手段と、
前記第１プロセッサからの前記送信領域バンク第１切替指令に応じて、前記第１プロセッサがアクセス可能なバンクとして前記第１ないし第３送信領域バンクのうちの前記待機バンクに前記送信領域バンクを切り替える送信領域バンク第１切替制御手段と、
前記第２プロセッサからの前記送信領域バンク第２切替指令に応じて、前記第２プロセッサがアクセス可能なバンクとして最も直近に前記送信データが書き込まれた前記第１ないし第３送信領域バンクのいずれか一つのバンクに前記送信領域バンクを切り替える送信領域バンク第２切替制御手段と、を有し、
前記第１プロセッサは、前記第１ないし第３受信領域バンクのアクセス可能ないずれか一つのバンクから前記受信データを読み出し、前記第１ないし第３送信領域バンクのアクセス可能ないずれか一つのバンクへ前記送信データを書き込み、
前記第２プロセッサは、前記第１ないし第３受信領域バンクのアクセス可能ないずれか一つのバンクへ前記受信データを書き込み、前記第１ないし第３送信領域バンクのアクセス可能ないずれか一つのバンクから前記送信データを読み出す
ことを特徴とする請求項１に記載の共有メモリアクセスシステム。 The first transmission / reception area bank can switch between any one of the reception area banks including the first to third reception area banks that can switch the bank for storing the reception data, and the bank that can store the transmission data. Any one of the transmission area banks consisting of the first to third transmission area banks corresponds,
The second transmitting / receiving area bank corresponds to any one other bank of the receiving area bank and any other bank of the transmitting area bank,
The remaining banks of the reception area bank and the transmission area bank are partitioned to correspond to standby banks not included in the first and second transmission / reception area banks,
The first and second transmission / reception area banks are further switchable between any one of the reception area banks and the other bank, and any one of the transmission area banks And bank switching between the other bank and
The bank switching command includes a receiving area bank first switching instruction and a receiving area bank second switching instruction for the receiving area bank, and a transmitting area bank first switching instruction and a transmitting area bank second switching instruction for the transmitting area bank. Including
The bank control means includes
One of the first to third reception area banks in which the reception data is most recently written as a bank accessible by the first processor in response to the reception area bank first switching command from the first processor. Receiving area bank first switching control means for switching the receiving area bank to one bank;
In response to the second reception area bank switching command from the second processor, the reception area bank is switched to the standby bank among the first to third reception area banks as a bank accessible to the second processor. Receiving area bank second switching control means;
In response to the transmission area bank first switching command from the first processor, the transmission area bank is switched to the standby bank among the first to third transmission area banks as a bank accessible by the first processor. A transmission area bank first switching control means;
One of the first to third transmission area banks in which the transmission data is most recently written as a bank accessible by the second processor in response to the second transmission area bank switching command from the second processor. Transmission area bank second switching control means for switching the transmission area bank to one bank,
The first processor reads the received data from any one of the accessible banks of the first to third reception area banks, and to any one of the accessible banks of the first to third transmission area banks. Write the transmission data,
The second processor writes the received data to any one accessible bank of the first to third receiving area banks, and from any one accessible bank of the first to third transmitting area banks. The shared memory access system according to claim 1, wherein the transmission data is read out.
前記共有メモリは、複数の前記相手ノードに割り当てられる少なくとも同数の複数の前記バンク手段を備え、
各々の前記バンク手段は、前記相手ノードごとに割り当てられ、前記相手ノードごとに前記送信データおよび前記受信データを記憶し、
前記第１プロセッサは、各々の前記相手ノードに送信する前記送信データを前記相手ノードごとに割り当てられた前記バンク手段に書き込み、各々の前記相手ノードから受信した前記受信データを前記相手ノードごとに割り当てられた前記バンク手段から読み出し、
前記第２プロセッサは、各々の前記相手ノードから受信した前記受信データを前記相手ノードごとに割り当てられた前記バンク手段に書き込み、各々の前記相手ノードへ送信する前記送信データを前記相手ノードごとに割り当てられた前記バンク手段から読み出す
ことを特徴とする請求項１ないし請求項６のいずれか一項に記載の共有メモリアクセスシステム。 A plurality of counterpart nodes that are communication destinations of the transmission data and the reception data are connected to the transmission path,
The shared memory comprises at least the same number of the plurality of bank means allocated to the plurality of counterpart nodes,
Each of the bank means is assigned to each counterpart node, stores the transmission data and the reception data for each counterpart node,
The first processor writes the transmission data to be transmitted to each of the counterpart nodes to the bank means allocated to each counterpart node, and allocates the reception data received from each of the counterpart nodes to each counterpart node Read from said bank means,
The second processor writes the received data received from each partner node to the bank means allocated to each partner node, and allocates the transmission data to be transmitted to each partner node to each partner node. The shared memory access system according to claim 1, wherein the shared memory access system is read from the bank means.
ことを特徴とする請求項１ないし請求項７のいずれか一項に記載の共有メモリアクセスシステム。 When the bank means stores the transmission data and the reception data in the shared memory, the bank means adds an update number capable of confirming the update of the transmission data and the reception data to each of the transmission data and the reception data. 8. The sharing according to claim 1, further comprising: a data update management unit that stores and reads and updates the transmission data and the reception data by the update number at the time of reading. Memory access system.
前記第２プロセッサは、前記送信データ用タイマにより前記所定の周期に前記送信データが更新されない場合に、前記擬似データを前記送信データの代わりに前記伝送路を介して送信する
ことを特徴とする請求項１ないし請求項８のいずれか一項に記載の共有メモリアクセスシステム。 The second processor has a transmission data timer for monitoring whether or not the transmission data is updated at a predetermined period, and pseudo data storage means for storing pseudo data,
The second processor transmits the pseudo data via the transmission path instead of the transmission data when the transmission data is not updated at the predetermined period by the transmission data timer. The shared memory access system according to any one of claims 1 to 8.
前記第２プロセッサは、前記受信データ用タイマにより前記所定の周期に前記受信データが更新されない場合に、前記擬似データを前記受信データの代わりに前記共有メモリに書き込む
ことを特徴とする請求項９に記載の共有メモリアクセスシステム。 The second processor further includes a reception data timer for monitoring whether or not the reception data is updated at a predetermined cycle,
The said 2nd processor writes the said pseudo data in the said shared memory instead of the said reception data, when the said reception data are not updated in the said predetermined period by the said timer for reception data. The shared memory access system described.
前記第２プロセッサが、前記バンク制御手段にバンク切替指令を送るバンク切替指令ステップと、
前記第２プロセッサが、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な一方に前記受信データを書き込み、または、前記第１または前記第２送受信領域バンクのアクセス可能な他方から前記送信データを読み出す第２プロセッサアクセスステップと、
前記第１プロセッサが、前記バンク切り替えに応じて、前記第１または前記第２送受信領域バンクのアクセス可能な前記一方から前記受信データを読み出し、または、前記第１または前記第２送受信領域バンクのアクセス可能な前記他方に前記送信データを書き込む第１プロセッサアクセスステップと、を含む
ことを特徴とする共有メモリアクセス方法。 A first processor; a second processor; and a shared memory shared by the first and second processors, wherein transmission data is transmitted to a transmission path connected to the second processor, and received data from the transmission path The shared memory controls the bank switching between the first and second transmission / reception area banks that can store the transmission data and the reception data and switch the banks, and the first and second transmission / reception area banks. At least one bank means having a bank control means, and used in a shared memory access system for accessing the transmission data and the reception data between the first and second processors via the shared memory A shared memory access method,
A bank switching command step in which the second processor sends a bank switching command to the bank control means;
The second processor writes the received data to one accessible side of the first or second transmission / reception area bank or can access the first or second transmission / reception area bank according to the bank switching. A second processor access step of reading the transmission data from the other,
The first processor reads the received data from the accessible one of the first or second transmission / reception area bank, or accesses the first or second transmission / reception area bank in response to the bank switching. And a first processor access step of writing the transmission data to the other possible. The shared memory access method, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012234091A JP6009902B2 (en) | 2012-10-23 | 2012-10-23 | Shared memory access system and shared memory access method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012234091A JP6009902B2 (en) | 2012-10-23 | 2012-10-23 | Shared memory access system and shared memory access method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014085820A true JP2014085820A (en) | 2014-05-12 |
| JP6009902B2 JP6009902B2 (en) | 2016-10-19 |
Family
ID=50788828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012234091A Active JP6009902B2 (en) | 2012-10-23 | 2012-10-23 | Shared memory access system and shared memory access method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6009902B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10838786B2 (en) | 2016-09-05 | 2020-11-17 | Mitsubishi Electric Corporation | Embedded system, embedded system control method and data consistency judgment method |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232432A (en) * | 1988-07-22 | 1990-02-02 | Fuji Electric Co Ltd | Control system for dual port memory |
| JPH04215149A (en) * | 1990-12-12 | 1992-08-05 | Fuji Electric Co Ltd | Programmable controller and its input/output signal exchange circuit |
| JP2873229B2 (en) * | 1997-06-16 | 1999-03-24 | 松下電器産業株式会社 | Buffer memory controller |
| JP2001022707A (en) * | 1999-07-07 | 2001-01-26 | Matsushita Electric Ind Co Ltd | Method and unit for command driving control |
| JP2001282650A (en) * | 2000-03-29 | 2001-10-12 | Mitsubishi Electric Corp | Data-buffering device and decentralized control system using the data-buffering device |
| WO2008001433A1 (en) * | 2006-06-28 | 2008-01-03 | Mitsubishi Electric Corporation | Data communication apparatus |
| JP2010118058A (en) * | 2008-11-11 | 2010-05-27 | Thomson Licensing | Method for processing data using triple buffering |
| JP2012137832A (en) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | Data transfer device and data transfer method |
-
2012
- 2012-10-23 JP JP2012234091A patent/JP6009902B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232432A (en) * | 1988-07-22 | 1990-02-02 | Fuji Electric Co Ltd | Control system for dual port memory |
| JPH04215149A (en) * | 1990-12-12 | 1992-08-05 | Fuji Electric Co Ltd | Programmable controller and its input/output signal exchange circuit |
| JP2873229B2 (en) * | 1997-06-16 | 1999-03-24 | 松下電器産業株式会社 | Buffer memory controller |
| JP2001022707A (en) * | 1999-07-07 | 2001-01-26 | Matsushita Electric Ind Co Ltd | Method and unit for command driving control |
| JP2001282650A (en) * | 2000-03-29 | 2001-10-12 | Mitsubishi Electric Corp | Data-buffering device and decentralized control system using the data-buffering device |
| WO2008001433A1 (en) * | 2006-06-28 | 2008-01-03 | Mitsubishi Electric Corporation | Data communication apparatus |
| JP2010118058A (en) * | 2008-11-11 | 2010-05-27 | Thomson Licensing | Method for processing data using triple buffering |
| JP2012137832A (en) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | Data transfer device and data transfer method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10838786B2 (en) | 2016-09-05 | 2020-11-17 | Mitsubishi Electric Corporation | Embedded system, embedded system control method and data consistency judgment method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6009902B2 (en) | 2016-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7958184B2 (en) | Network virtualization in a multi-node system with multiple networks | |
| WO2019056771A1 (en) | Distributed storage system upgrade management method and device, and distributed storage system | |
| US20140068115A1 (en) | Information processing apparatus, information processing method, computer-readable recording medium having stored therein program | |
| EP2693343B1 (en) | Parallel processing system and parallel processing system operation method | |
| JP4474356B2 (en) | Computer system and storage virtualization apparatus | |
| KR101695845B1 (en) | Apparatus and method for maintaining cache coherency, and multiprocessor apparatus using the method | |
| JP6009902B2 (en) | Shared memory access system and shared memory access method | |
| WO2012160641A1 (en) | Administration device, information processing device, information processing system, data transfer method, path selection program, and transfer request program | |
| JP5006526B2 (en) | Interrupt distribution device | |
| KR100990399B1 (en) | Operation processing device | |
| US9594651B2 (en) | Parallel computer system and control method for parallel computer system | |
| JP2009037273A (en) | Multiprocessor system | |
| JP2011197775A (en) | Data management system, management server, data management method, and program for data management | |
| US9015717B2 (en) | Method for processing tasks in parallel and selecting a network for communication | |
| JP2015215803A (en) | Programmable controller and arithmetic processing system | |
| CN101529387B (en) | Multiprocessor system, its control method, and information recording medium | |
| JP2009251652A (en) | Multi-core system | |
| JP2018195183A (en) | Arithmetic processing unit and method of controlling arithmetic processing unit | |
| CN102722466A (en) | 16-bit multibus circuit in 2 in 3 or 2 in 2 control system | |
| WO2013062109A1 (en) | I/o device control system and method for controlling i/o device | |
| JP5705185B2 (en) | COMMUNICATION DEVICE, ITS CONTROL METHOD, AND COMPUTER PROGRAM | |
| EP4361825A1 (en) | Dynamic migration of point-of-coherency and point-of-serialization in numa coherent interconnects | |
| JP4833911B2 (en) | Processor unit and information processing method | |
| JP5748122B2 (en) | Plant control device | |
| US7194585B2 (en) | Coherency controller management of transactions |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150722 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160510 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160915 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6009902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |