JP2014072370A - Printed wiring board and printed wiring board manufacturing method - Google Patents
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Abstract
Description
本発明は、層間絶縁層と導体パターンとが交互に積層されて成るビルドアップ層を有するプリント配線板、及び、該プリント配線板の製造方法に関する。 The present invention relates to a printed wiring board having a build-up layer formed by alternately laminating interlayer insulating layers and conductor patterns, and a method for manufacturing the printed wiring board.
近年、電子機器の小型化、薄型化に伴い、実装されるプリント配線板も薄型化の要求が強い。プリント配線板の薄型化の要求を満たすため、ビルドアッププリント配線板において、ビルドアップ層の層数を少なくし、より少ない層数で導体パターンを引き回す必要がある。特許文献1には、ランド(パッド)を設けないことで、導体パターンを配置できるスペースを拡大し、導体パターンの本数を増やす構成が開示されている。
In recent years, with the miniaturization and thinning of electronic devices, printed wiring boards to be mounted are strongly demanded to be thin. In order to satisfy the demand for thinner printed wiring boards, it is necessary to reduce the number of build-up layers in the build-up printed wiring board and route the conductor pattern with a smaller number of layers.
しかしながら、特許文献1で、ランドレスの導体パターン上にバンプを設けたと仮定すると、バンプと導体パターン(パッド)との接触面積が小さくなるため、バンプの接続信頼性の低下が避けられない。また、バンプの体積も小さくなるため、ICチップ等のダイを実装する際に加わる応力緩和能力も低下すると考えられる。
However, if it is assumed in
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、最外層の導体パターンの密度を高めながら、バンプの接続信頼性を確保することが可能なプリント配線板、及び該プリント配線板の製造方法を提供することにある。 The present invention has been made in order to solve the above-described problems, and an object of the present invention is to provide a printed wiring capable of ensuring the connection reliability of bumps while increasing the density of the outermost conductor pattern. It is providing the manufacturing method of a board and this printed wiring board.
請求項1に記載の発明は、層層間絶縁層と、該層間絶縁層上に形成される導体パターンと、前記導体パターンの少なくとも一部及び該導体パターンの周囲に位置する前記層間絶縁層を露出させる開口を有するソルダーレジスト層とを備えるプリント配線板であって、前記開口からは、導体パターンの側面の一部と表面の一部とが露出され、前記開口から露出される、前記導体パターン上及び前記層間絶縁層上には金属層が形成され、該金属層上であって前記開口内にはバンプが設けられていることを技術的特徴とする。
The invention according to
請求項1のプリント配線板では、導体パターンの少なくとも一部と導体パターンの周囲に位置する層間絶縁層とがソルダーレジスト層の開口から露出される。すなわち、導体パターン(パッド)の幅がソルダーレジスト層の開口の径よりも小さく設定されている。このため、ソルダーレジスト層の開口の径がパッドの径よりも小さい場合と比較して、パッドの占有領域が小さくなり、その分、導体パターンの高密度な引き回しが可能になる。
ここで、ソルダーレジスト層の開口が所望の箇所からずれてしまった場合(導体パターンの延びる方向に対して垂直方向にずれた場合)、開口から露出される導体パターンの表面積は小さくなる。その結果、バンプとの接触面積が小さくなり、導体パターンに対するバンプの接続信頼性が低下する可能性がある。
しかしながら、本願発明においてはソルダーレジスト層の開口から露出される、導体パターン上及び層間絶縁層上に金属層が形成され、この金属層上にバンプが設けられている。このため、ソルダーレジスト層の開口内において、導体パターン上に加えてその周囲の層間絶縁層上にもバンプが形成されることになる。すなわち、開口から露出される箇所のほぼ全面にバンプが設けられることになる。その結果、半導体素子の接続信頼性を確保するとともに、実装時の応力緩和を可能にし得るバンプの形成が容易となる。
In the printed wiring board according to the first aspect, at least a part of the conductor pattern and the interlayer insulating layer positioned around the conductor pattern are exposed from the opening of the solder resist layer. That is, the width of the conductor pattern (pad) is set smaller than the diameter of the opening of the solder resist layer. For this reason, compared with the case where the diameter of the opening of the solder resist layer is smaller than the diameter of the pad, the occupied area of the pad is reduced, and accordingly, the conductor pattern can be routed at a high density.
Here, when the opening of the solder resist layer is deviated from a desired position (when deviated in the direction perpendicular to the direction in which the conductor pattern extends), the surface area of the conductor pattern exposed from the opening is reduced. As a result, the contact area with the bump is reduced, and there is a possibility that the connection reliability of the bump with respect to the conductor pattern is lowered.
However, in the present invention, a metal layer is formed on the conductor pattern and the interlayer insulating layer exposed from the opening of the solder resist layer, and bumps are provided on the metal layer. For this reason, in the opening of the solder resist layer, bumps are formed not only on the conductor pattern but also on the surrounding interlayer insulating layer. That is, bumps are provided on almost the entire surface exposed from the opening. As a result, it becomes easy to form bumps that can ensure the connection reliability of the semiconductor elements and can relieve stress during mounting.
[第1実施形態]
本発明の第1実施形態に係るプリント配線板10の構成が図6に示される。プリント配線板10は、第1面F(上面:半導体素子が搭載される側)と、第2面S(下面:マザーボードが実装される側)とを有するコア基板30を有している。
コア基板30の第1面F上には第1導体パターン34Fが、第2面S上には第2導体パターン34Sが形成されている。コア基板30の内部にはスルーホール導体36が設けられ、このスルーホール導体36を介して第1導体パターン34Fと第2導体パターン34Sとが接続されている。
[First embodiment]
The configuration of the printed
A
スルーホール導体36の端部のうち、第1面F側には第1導体ランド36fが、第2面S側には第2導体ランド36sが形成されている。コア基板30の第1面Fと第1導体パターン34Fとを覆うように第1層間絶縁層50Fが形成されている。第1層間絶縁層50F上には導体パターン58Fが形成されており、この導体パターン58Fと第1導体パターン34Fとがバイアホール60Fにより接続されている。
第1層間絶縁層50F及び第1導体パターン34Fを覆うようにソルダーレジスト層70Fが設けられている。このソルダーレジスト層70Fは開口71Fを有している。そして、開口71Fの内部には半田バンプ76Fが形成されている。
Of the end portions of the through-
A
また、コア基板30の第2面Sと第2導体パターン34Sとを覆うように第2層間絶縁層50Sが形成されている。第2層間絶縁層50S上には導体パターン58Sが形成されており、この導体パターン58Sと第1導体パターン34Sとがバイアホール60Sにより接続されている。第2層間絶縁層50S及び第2導体パターン34Sを覆うようにソルダーレジスト層70Sが設けられている。このソルダーレジスト層70Sは開口71Sを有している。そして、開口71Sの内部には半田バンプ76Sが形成されている。
A second
図7(A)は、第1層間絶縁層50F上に設けられている導体パターン58Fの平面図を示す。図7(A)における鎖線は、ソルダーレジスト層70Fの開口71Fを示している。導体パターン58Fにおいて、ソルダーレジスト層70Fの開口71Fから露出される箇所がパッド部58FPとして機能する。このパッド部58FPには、半導体素子を接続するための半田バンプ76Fが設けられる。さらに、導体パターン58Fは、パッド部58FPから延びる配線部58FLを有している。
FIG. 7A shows a plan view of a
第1実施形態では、開口71Fの直径は約50μmである。そして、パッド部58FPの幅W1は約15μmである。このとき、パッド部58FPの幅W1は、配線部58FLの幅W2と略同一に設定されている。なお、一部のパッド部58FP1の幅W3は約30μmとなっている。これらのパッド部58FPは、平面視略方形を呈している。
導体パターン58Fの端部58FPPは、ソルダーレジスト層70Fに被覆されている。これにより、第1層間絶縁層50Fに対する導体パターン58Fの密着性が確保される。なお、一部の導体パターン58Fにおいては、パッド部58FP1と配線部58FL1との境界部Kがソルダーレジスト層70Fに被覆されている。これにより、境界部Kと半田バンプ76Fとの接触が避けられ、境界部Kを起点とした半田バンプ76F内部へのクラックの発生が抑制される。
さらに、ソルダーレジスト層70Fの開口71Fからは、パッド部58FPの周囲に位置する第1層間絶縁層50Fの表面Hが露出される。
In the first embodiment, the diameter of the opening 71F is about 50 μm. The pad portion 58FP has a width W1 of about 15 μm. At this time, the width W1 of the pad portion 58FP is set to be substantially the same as the width W2 of the wiring portion 58FL. Note that the width W3 of some of the pad portions 58FP1 is about 30 μm. These pad portions 58FP have a substantially square shape in plan view.
The end portion 58FPP of the
Furthermore, the surface H of the first
ここで、図9(C)は、図6中のサークルCc内において、第1面F側のソルダーレジスト層70Fの開口71Fにより露出される箇所の拡大図である。
上述したように、ソルダーレジスト層70Fの開口71Fから層間絶縁層50F及びパッド部58FPが露出されている。開口71Fから露出される層間絶縁層50Fの表面は粗化されている。ソルダーレジスト層70Fの開口71Fから層間絶縁層50F及びランド部58FPが露出されている。ランド部58FPを構成する導体パターンの一方の側面(露出側面)58Fn側がソルダーレジスト層71Fから露出され、他方の側面(内側面)58Fmがソルダーレジスト層により覆われている。開口71Fから露出される層間絶縁層50Fの表面には粗化層50Ffが形成されている。金属層上に形成される半田バンプ76Fは、開口71F内に隙間無く充填され、開口71Fの側面全面と接触している。第1実施形態のプリント配線板では、ランド部58PEとして機能する導体パターン58Fの一方の側面(露出側面58Fn)を開口71内に露出させ、他方の側面(内側面)58Fmをソルダーレジスト層70Fで覆うことで、該導体パターン58Fの幅を小さくしている。
Here, FIG. 9C is an enlarged view of a portion exposed by the
As described above, the
パッド部58FPの角部は断面略弧状に形成されている。これにより、仮にプリント配線板に熱履歴が生じた際、パッド部58FPの角部へ加わる応力が緩和される。その結果、パッド部58FPの角部を起点とした、半田バンプ76F内部へのクラックの発生が抑制されると考えられる。
そして、開口71Fから露出される層間絶縁層50F上及びパッド部58FP上には、ニッケルめっき層72、金めっき層74からなる金属層80が設けられている。金属層80は、パッド部58FP及び層間絶縁層50Fの表面に沿って断面クランク状に形成されている。
金属層80上に形成される半田バンプ76Fは、開口71F内に隙間無く充填され、開口71Fの側面全面と接触している。
The corner portion of the pad portion 58FP is formed in a substantially arc shape in cross section. Thereby, when a thermal history arises in a printed wiring board, the stress added to the corner | angular part of the pad part 58FP is relieved. As a result, it is considered that the occurrence of cracks in the solder bumps 76F starting from the corners of the pad portions 58FP is suppressed.
A metal layer 80 including a
The solder bumps 76F formed on the metal layer 80 are filled in the
図8(A)はパッド部58FPと開口71Fとの位置関係を示す断面図であり、図8(B)は平面図である。開口71Fの中心C1が、パッド部58FP上に有るように位置決めされている。
FIG. 8A is a cross-sectional view showing the positional relationship between the pad portion 58FP and the
図8(C)は、パッド部58FPと開口71Fとの許容誤差を示している。開口71Fは、誤差の無い開口を示している。開口71F’は、最大許容誤差tを有する開口を示している。第1実施形態では、パッド部の幅分に等しい最大許容誤差tが許容される。
FIG. 8C shows an allowable error between the pad portion 58FP and the
第1実施形態のプリント配線板では、図7(B)に示す従来技術の円形パッド158Pを用いることなく、パッドとして機能する箇所(パッド部58FP:幅w1)と、それ以外の配線ライン58FL(幅W1)の箇所とを略同一幅に形成している。ここで、従来技術においては、円形パッド158Pと導体パターン158との絶縁距離d2(d2≒d1)を保つために、必然的に導体パターン間のスペースD2は大きくなる(D2>D1)。
一方、図7(A)に示すように、第1実施形態では、パッド部58FPPが矩形状をなし、その幅は配線部の幅と略同一であるため、パッド部58FPP同士の距離d1が上記d2と同じ場合、導体パターン間のスペースD1は上記D2よりも小さくなる。すなわち、第1実施形態においては、従来技術と比較して単位面積当たりの導体パターンの本数を増加させることができ、導体パターンの高密度な引き回しが可能になる。
In the printed wiring board according to the first embodiment, without using the conventional
On the other hand, as shown in FIG. 7A, in the first embodiment, the pad portion 58FPP has a rectangular shape, and the width thereof is substantially the same as the width of the wiring portion. Therefore, the distance d1 between the pad portions 58FPP is as described above. In the same case as d2, the space D1 between the conductor patterns is smaller than D2. That is, in the first embodiment, the number of conductor patterns per unit area can be increased as compared with the prior art, and the conductor patterns can be drawn at a high density.
通常、半導体素子を搭載するプリント配線板は、半導体素子の微細な電極をマザーボード側の電極へ接続させるため、半導体素子直下の最外層(最上層の層間絶縁層上)から徐々にファンアウトして、マザーボード側の最外層(最下層の層間絶縁層上)に向けて導体パターンの間隔が広がっていく。従って、最上層の導体パターンの密度が一番高くなり、この一番高い密度が要求される最上層の導体パターンの密度をさらに高めることが可能となる。 Usually, printed circuit boards on which semiconductor elements are mounted gradually fan out from the outermost layer (on the uppermost interlayer insulating layer) directly below the semiconductor elements in order to connect the fine electrodes of the semiconductor elements to the electrodes on the motherboard side. The distance between the conductor patterns increases toward the outermost layer on the mother board side (on the lowermost interlayer insulating layer). Therefore, the density of the uppermost conductor pattern is the highest, and the density of the uppermost conductor pattern requiring the highest density can be further increased.
第1実施形態のプリント配線板は、導体パターン58Fの少なくとも一部と導体パターンの周囲に位置する層間絶縁層50Fとがソルダーレジスト層70Fの開口71Fから露出される。導体パターン(パッド)の幅をソルダーレジスト層の開口の径よりも小さく設定できる。このため、ソルダーレジスト層の開口の径がパッドの径よりも小さい場合と比較して、パッドの占有領域が小さくなり、その分、導体パターンの高密度な引き回しが可能になる。
In the printed wiring board of the first embodiment, at least a part of the
また、ソルダーレジスト層70Fの開口71Fにより導体パターン58Fの一部を露出させることで、開口71Fを形成する際に、仮に導体パターンに対して精度誤差があっても、導体パターン58F(パッド部)を露出させることが容易となる。その結果、導体パターン58F(パッド部)に対する半田バンプ76Fの接続が確保されやすく、双方の充分な接続信頼性を得ることが可能となる。
さらに、ソルダーレジスト層70Fの開口71Fから露出される、導体パターンの一部上及び層間絶縁層上に金属層80が形成され、この金属層80上に半田バンプ76Fが設けられている。このため、ソルダーレジスト層70Fの開口71F内において、導体パターン上に加えてその周囲の層間絶縁層上にも半田バンプが形成されることになる。すなわち、開口から露出される箇所のほぼ全面にバンプが設けられることになる。その結果、半導体素子の接続信頼性を確保するとともに、実装時の応力緩和を可能にし得るバンプの形成が容易となる。
Further, by exposing a part of the
Further, a metal layer 80 is formed on a part of the conductor pattern and on the interlayer insulating layer exposed from the
図6中のプリント配線板10の製造方法が図1〜図6に示される。
(1)ガラスエポキシ樹脂またはBT(ビスマレイミドトリアジン)樹脂をガラスクロス等の芯材に含浸させた厚さ0.2mmの絶縁性基板30を出発材料とする(図1(A))。上面(第1面F)側及び下面(第2面S)側から例えばレーザーによりスルーホール導体用の貫通孔31が形成される(図1(B))。
The manufacturing method of the printed
(1) An insulating
(2)絶縁性基板30上面に、パラジウム触媒(アトテック製)が付与され、無電解銅めっきが施されることにより、基板上面及びスルーホール用貫通孔31側壁に厚さ0.6μmの無電解銅めっき膜(シード層)32が形成される(図1(C))。
(2) A palladium catalyst (manufactured by Atotech) is applied to the upper surface of the insulating
(3)そして、絶縁性基板30の両面に、市販のドライフィルムが張り付けられ、露光・現像を経てめっきレジスト35が形成される(図2(A))。
(3) Then, a commercially available dry film is attached to both surfaces of the insulating
(4)電解めっきが施され、貫通孔31内、及び、基板30のめっきレジスト35非形成部に電解銅めっき膜33が形成される(図2(B))。
(4) Electrolytic plating is performed, and an electrolytic
(5)そして、めっきレジスト35がアミン溶液を用いて剥離された後、めっきレジストを形成していた部分の無電解めっき膜32が、塩化第2銅を主成分とするエッチング液にて溶解除去され、第1導体ランド36f、第2導体ランド36sを含む第1導体パターン34F、第2導体パターン34Sが形成される(図2(C))。
(5) Then, after the plating resist 35 is peeled off using an amine solution, the
(6)基板30の上面(第1面)及び下面(第2面)に、芯材を備えず基板より少し小さめの層間絶縁層用樹脂フィルム(味の素社製:商品名;ABF−45SH)が載置され、仮圧着され裁断された後、さらに、真空ラミネーター装置を用いて貼り付けられることにより、第1層間絶縁層50F、第2層間絶縁層50Sが形成される(図2(D))。
(6) On the upper surface (first surface) and lower surface (second surface) of the
(7)次に、CO2 ガスレーザにて、層間絶縁層50F、50Sにバイアホール用開口51F、51Sが形成される(図3(A))。
(7) Next, via
(8)バイアホール用開口51F、51Sを形成した基板が、60g/lの過マンガン酸を含む80℃の溶液に10分間浸漬され、層間絶縁層50F、50Sの上面に存在する粒子が除去されることにより、バイアホール用開口51の内壁を含む層間絶縁層50F、50Sの上面が粗化され粗化面が形成される(図示せず)。
(8) The substrate on which the via
(9)次に、上記処理を終えた基板が、中和溶液(シプレイ社製)に浸漬されてから水洗いされる。さらに、粗面化処理した該基板の上面に、パラジウム触媒が付与されることにより、層間絶縁層の上面およびバイアホール用開口の内壁面に触媒核が付着される。 (9) Next, the substrate after the above treatment is immersed in a neutralization solution (manufactured by Shipley Co., Ltd.) and then washed with water. Furthermore, by applying a palladium catalyst to the upper surface of the roughened substrate, catalyst nuclei are attached to the upper surface of the interlayer insulating layer and the inner wall surface of the via hole opening.
(10)次に、上村工業社製の無電解銅めっき水溶液(スルカップPEA)中に、触媒を付与した基板が浸漬され、粗面全体に厚さ0.3〜3.0μmの無電解銅めっき膜が形成され、バイアホール用開口51F、51Sの内壁を含む第1層間絶縁層50F、第2層間絶縁層50Sの上面に無電解銅めっき膜52の形成された基板が得られる(図3(B))。
(10) Next, a substrate provided with a catalyst is immersed in an electroless copper plating aqueous solution (Sulcup PEA) manufactured by Uemura Kogyo Co., Ltd., and the entire surface is electroless copper plated with a thickness of 0.3 to 3.0 μm. A film is formed, and a substrate on which the electroless
(11)無電解銅めっき膜52の形成された基板に市販の感光性ドライフィルムが張り付けられ、マスクが載置され、露光・現像処理されることにより、めっきレジスト54が設けられる(図3(C))。
(11) A commercially available photosensitive dry film is attached to the substrate on which the electroless
(12)基板が50℃の水で洗浄されて脱脂され、水洗された後、さらに硫酸で洗浄されてから、電解めっきが施され、めっきレジスト54非形成部に、厚さ15μmの電解銅めっき膜56が形成される(図4(A))。
(12) The substrate is washed with water at 50 ° C., degreased, washed with water, and further washed with sulfuric acid, and then subjected to electrolytic plating, and the plating resist 54 non-formed portion is subjected to electrolytic copper plating with a thickness of 15 μm. A
(13)さらに、めっきレジスト54が5%KOHで剥離除去された後、そのめっきレジスト下の無電解めっき膜が硫酸と過酸化水素との混合液でエッチング溶解除去され、導体パターン58F、58S及びバイアホール60F、60Sが形成される(図4(B))。ついで、導体パターン58F、58S及びバイアホール60F、60Sの上面が粗化される。
(13) Further, after the plating resist 54 is peeled and removed with 5% KOH, the electroless plating film under the plating resist is removed by etching with a mixed solution of sulfuric acid and hydrogen peroxide, and the
(14)次に、多層配線基板の両面に、市販のソルダーレジスト組成物が20μmの厚さで塗布され、乾燥処理が行われた後、ソルダーレジスト開口部のパターンが描画された厚さ5mmのフォトマスクがソルダーレジスト層に密着されて紫外線で露光され、DMTG溶液で現像処理され、上面側に小径の開口71F、下面側に大径の開口71Sが形成される(図4(C))。開口71Fにより露出された導体パターン58Fがパッド部58FPを構成する。さらに、加熱処理によりソルダーレジスト層が硬化され、開口を有し、その厚さが15〜25μmのソルダーレジスト層70F、70Sが形成される。
(14) Next, a commercially available solder resist composition is applied to both surfaces of the multilayer wiring board at a thickness of 20 μm, and after drying treatment, a pattern of the solder resist opening is drawn to a thickness of 5 mm. A photomask is brought into close contact with the solder resist layer, exposed to ultraviolet light, and developed with a DMTG solution to form a small-
(15)ソルダーレジスト層71Fの開口71F内に酸素プラズマ処理が施され、該開口内で露出された層間絶縁層50Fの表面が粗化される(図5(A))。図5(A)中のサークルCa内が拡大され図9(A)に示される。
(15) Oxygen plasma treatment is performed in the
(16)次に、ソルダーレジスト層70F、70Sを形成した基板が無電解ニッケルめっき液に浸漬されて、開口部71F、71Sに厚さ5μmのニッケルめっき層72が形成される。さらに、その基板が無電解金めっき液に浸漬されて、ニッケルめっき層72上に、厚さ0.03μmの金めっき層74が形成される(図5(B))。このとき、開口部71Fから露出される箇所の全体に亘ってパラジウム触媒が残留しているため、ニッケルめっき層72及び金めっき層74からなる金属層は、開口部71Fから露出される箇所の全体に亘って形成される。
図5(B)中のサークルCb内が拡大され図9(B)に示される。金属層としてニッケル−金層以外にも、ニッケル−パラジウム−金層の3層、スズ、貴金属層(金、銀、パラジウム、白金など)の単層を形成してもよい。
(16) Next, the substrate on which the solder resist
The inside of the circle Cb in FIG. 5B is enlarged and shown in FIG. 9B. In addition to the nickel-gold layer, a single layer of a nickel-palladium-gold layer, tin, and a noble metal layer (gold, silver, palladium, platinum, etc.) may be formed as the metal layer.
(17)開口71F、71S内にフラックス(図示せず)が塗布された後、上面側ソルダーレジスト層70Fの開口71Fに半田ボール77Fbが搭載され、下面側ソルダーレジスト層70Sの開口71Sに半田ボール77Sbが搭載される(図5(C))。次いで、リフローにより上面に半田バンプ76Fが、下面側に半田バンプ76Sが形成される(図6)。半田ボール77Fbのリフローの際に、上述した金めっき層74の高い半田濡れ性により、該金めっき層74上に形成される半田バンプ76Fは、開口71F内に隙間無く充填され、開口71Fの側面全面と接触する。
(17) After a flux (not shown) is applied in the
プリント配線板10に半導体素子が搭載され、リフローにより、半田バンプ76Fを介してプリント配線板のパッド部と半導体素子の電極とが接続される(図示せず)。
A semiconductor element is mounted on the printed
第1実施形態のプリント配線板の製造方法では、ソルダーレジスト層70Fを形成した後、開口71Fにより露出される層間絶縁層50Fの表面を粗化している。そして、この粗化された層間絶縁層の表面に金属層が設けられ、金属層上にバンプが形成される。このため、開口71Fにより露出される箇所(層間絶縁層)に対するバンプの接続信頼性を高めることが可能となる。
In the method for manufacturing a printed wiring board according to the first embodiment, after forming the solder resist
[第1実施形態の第1改変例]
図10(A)は、第1実施形態の第1改変例に係るプリント配線板の導体パターン58Fの平面図である。第1実施形態の第1改変例では、パッド部58FPは、矩形状のパッド部58FPPに設けられる。第1実施形態の第1改変例では、パッド部58FPの幅が広い分、該パッド部58FPとバンプとの接続信頼性が高まる。
[First Modification of First Embodiment]
FIG. 10A is a plan view of a
[第1実施形態の第2改変例]
図10(B)は、第1実施形態の第2改変例に係るプリント配線板の導体パターン58Fの平面図である。第1実施形態の第2改変例では、矩形状のパッド部が設けられない。第1実施形態の第2改変例では、導体パターンの密度を更に高めることができる。
[Second modification of the first embodiment]
FIG. 10B is a plan view of a
[第2実施形態]
図11は、第2実施形態に係るプリント配線板の製造方法を示す。
図4(B)を参照して上述した第1実施形態の導体パターン58Fを形成する際のめっきレジスト下の無電解めっき膜が除去される際に、無電解めっき用の触媒核として塗布したパラジウム触媒が層間絶縁層50F上に短絡が生じないよう離散的に残される(図11(A))。そして、該パラジウム触媒により、ソルダーレジスト層70Fの開口71F内の露出された層間絶縁層50F上に、ニッケルめっき層72、金めっき層74が設けられる(図11(B))。そして、第1実施形態と同様にして開口71内にバンプ76Fが設けられる(図11(C))。
[Second Embodiment]
FIG. 11 shows a method for manufacturing a printed wiring board according to the second embodiment.
Palladium applied as a catalyst core for electroless plating when the electroless plating film under the plating resist when forming the
第2実施形態のプリント配線板の製造方法では、導体パターン58Fを形成する際に、層間絶縁層50F上にパラジウム触媒が残されるので、該パラジウム触媒を介してソルダーレジスト層の開口71Fにより露出される層間絶縁層の表面にめっきにより金属層(ニッケルめっき膜72、金めっき膜74)が形成される。すなわち、ソルダーレジスト層の開口71Fにより露出される箇所の全体に亘ってバンプ76Fが形成されることになり、上述の第1実施形態と同様の効果を奏することが可能となる。
In the method of manufacturing the printed wiring board according to the second embodiment, when the
30 コア基板
34F、34S 導体パターン
50F、50S 層間絶縁層
58F、58S 導体パターン
58FP パッド部
60F、60S ビア導体
70F、70S ソルダーレジスト層
71F 開口
80 金属層
76F バンプ
30
Claims (9)
前記開口からは、導体パターンの側面の一部と表面の一部とが露出され、
前記開口から露出される、前記導体パターン上及び前記層間絶縁層上には金属層が形成され、
該金属層上であって前記開口内にはバンプが設けられている。 An interlayer insulation layer; a conductor pattern formed on the interlayer insulation layer; and a solder resist layer having an opening exposing at least a part of the conductor pattern and the interlayer insulation layer located around the conductor pattern. A printed wiring board:
From the opening, a part of the side surface of the conductor pattern and a part of the surface are exposed,
A metal layer is formed on the conductor pattern and the interlayer insulating layer exposed from the opening,
Bumps are provided on the metal layer and in the openings.
前記開口から露出される箇所の全体に亘って前記金属層が形成されている。 The printed wiring board of claim 1, wherein:
The metal layer is formed over the entire portion exposed from the opening.
前記バンプは、前記開口の側壁全面と接触している。 The printed wiring board of claim 1, wherein:
The bump is in contact with the entire side wall of the opening.
前記導体パターン上に形成される前記金属層は、湾曲面を有する。 The printed wiring board of claim 1, wherein:
The metal layer formed on the conductor pattern has a curved surface.
前記導体パターンは、前記バンプが形成されるパッド部と、該パッド部から延びる配線部とを備える。 The printed wiring board of claim 1, wherein:
The conductor pattern includes a pad portion on which the bump is formed and a wiring portion extending from the pad portion.
前記パッド部の角部は断面略弧状に形成されている。 The printed wiring board of claim 5, wherein:
The corner portion of the pad portion is formed in an arc shape in cross section.
前記配線部と前記パッド部との幅は略同一である。 The printed wiring board of claim 5, wherein:
The wiring part and the pad part have substantially the same width.
前記層間絶縁層上に触媒を設けることと;
前記層間絶縁層上に無電解めっき膜を形成することと;
前記無電解めっき膜上に所定パターンのめっきレジストを形成することと;
前記めっきレジストの非形成部に位置する無電解めっき膜上に電解めっき膜を設けることと;
前記めっきレジストを剥離し、前記電解めっき膜から露出する前記無電解めっき膜を除去して導体パターンを形成することと;
記導体パターンの少なくとも一部及び該導体パターンの周囲に位置する前記層間絶縁層を露出させる開口を有するソルダーレジスト層を形成することと、
を有するプリント配線板の製造方法であって、
前記開口から導体パターンの側面の一部と表面の一部とを露出させ、
前記開口から露出される、前記導体パターン上及び前記層間絶縁層上に金属層を設け、
該金属層上であって前記開口内にバンプを設ける。 Forming an interlayer insulation layer;
Providing a catalyst on the interlayer insulating layer;
Forming an electroless plating film on the interlayer insulating layer;
Forming a predetermined pattern of plating resist on the electroless plating film;
Providing an electrolytic plating film on an electroless plating film located in a non-formation portion of the plating resist;
Peeling off the plating resist and removing the electroless plating film exposed from the electrolytic plating film to form a conductor pattern;
Forming a solder resist layer having an opening that exposes at least part of the conductor pattern and the interlayer insulating layer located around the conductor pattern;
A method of manufacturing a printed wiring board having:
Exposing part of the side surface and part of the surface of the conductor pattern from the opening,
A metal layer is provided on the conductor pattern and on the interlayer insulating layer exposed from the opening,
Bumps are provided on the metal layer and in the openings.
前記電解めっき膜から露出する前記無電解めっき膜を除去する際、前記層間絶縁層上に前記触媒を残留させる。 A method of manufacturing a printed wiring board according to claim 8, wherein:
When the electroless plating film exposed from the electrolytic plating film is removed, the catalyst is left on the interlayer insulating layer.
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10229272A (en) * | 1997-02-17 | 1998-08-25 | Ibiden Co Ltd | Printed wiring board |
JPH11191670A (en) * | 1997-12-25 | 1999-07-13 | Victor Co Of Japan Ltd | Printed wiring board and manufacture thereof |
WO2003098983A1 (en) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Printed wiring board |
JP2008535225A (en) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | Flip chip wiring having a narrow wiring portion on a substrate |
JP2008294296A (en) * | 2007-05-25 | 2008-12-04 | Fujitsu Ltd | Manufacturing method of circuit board |
JP2012054297A (en) * | 2010-08-31 | 2012-03-15 | Kyocer Slc Technologies Corp | Wiring board and method of manufacturing the same |
JP2012506628A (en) * | 2008-10-21 | 2012-03-15 | アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | Method for forming a solder deposit on a substrate |
-
2012
- 2012-09-28 JP JP2012217281A patent/JP2014072370A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10229272A (en) * | 1997-02-17 | 1998-08-25 | Ibiden Co Ltd | Printed wiring board |
JPH11191670A (en) * | 1997-12-25 | 1999-07-13 | Victor Co Of Japan Ltd | Printed wiring board and manufacture thereof |
WO2003098983A1 (en) * | 2002-05-17 | 2003-11-27 | Nec Corporation | Printed wiring board |
JP2008535225A (en) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | Flip chip wiring having a narrow wiring portion on a substrate |
JP2008294296A (en) * | 2007-05-25 | 2008-12-04 | Fujitsu Ltd | Manufacturing method of circuit board |
JP2012506628A (en) * | 2008-10-21 | 2012-03-15 | アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング | Method for forming a solder deposit on a substrate |
JP2012054297A (en) * | 2010-08-31 | 2012-03-15 | Kyocer Slc Technologies Corp | Wiring board and method of manufacturing the same |
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