JP2014038889A - 半導体装置 - Google Patents
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Abstract
【課題】サージ電流に対する耐性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、前記第2半導体層上の一部に設けられ、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、前記第2半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記第1方向に対して直交する第2方向における前記第2半導体層の抵抗値であって、前記第1半導体層との界面と前記第3半導体層との界面との間の抵抗値は、前記第1方向における前記第2半導体層の抵抗値であって、前記第3半導体層の中点に相当する位置と前記第4半導体層の中点に相当する位置との間の抵抗値よりも大きい。
【選択図】図1
【解決手段】実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、前記第2半導体層上の一部に設けられ、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、前記第2半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記第1方向に対して直交する第2方向における前記第2半導体層の抵抗値であって、前記第1半導体層との界面と前記第3半導体層との界面との間の抵抗値は、前記第1方向における前記第2半導体層の抵抗値であって、前記第3半導体層の中点に相当する位置と前記第4半導体層の中点に相当する位置との間の抵抗値よりも大きい。
【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
従来より、パワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)として、横型DMOS(Double-Diffused MOSFET:二重拡散MOSFET)が使用されている。しかしながら、横型DMOSにESD(Electrostatic Discharge:静電気放電)等のサージ電流が印加されると、横型DMOS中の寄生バイポーラトランジスタが局所的にスナップバックし、スナップバックした部分に電流が集中して流れ、過熱してしまうという問題があった。
本発明の目的は、サージ電流に対する耐性が高い半導体装置を提供することである。
実施形態に係る半導体装置は、第1導電形の第1半導体層と、前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、前記第2半導体層上の一部に設けられ、前記第1半導体層から離隔し、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、前記第2半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記第1方向に対して直交する第2方向における前記第2半導体層の抵抗値であって、前記第1半導体層との界面と前記第3半導体層との界面との間の抵抗値は、前記第1方向における前記第2半導体層の抵抗値であって、前記第3半導体層の中点に相当する位置と前記第4半導体層の中点に相当する位置との間の抵抗値よりも大きい。
以下、図面を参照しつつ、本発明の実施形態について説明する。
本実施形態に係る半導体装置は、例えば電力用半導体装置であり、例えば出力回路に使用されるパワーデバイスである。
図1(a)は、本実施形態に係る半導体装置を例示する平面図であり、(b)は(a)に示すA−A’線による断面図である。
なお、図1(a)においては、図示の便宜上、一部の構成要素を省略している。
本実施形態に係る半導体装置は、例えば電力用半導体装置であり、例えば出力回路に使用されるパワーデバイスである。
図1(a)は、本実施形態に係る半導体装置を例示する平面図であり、(b)は(a)に示すA−A’線による断面図である。
なお、図1(a)においては、図示の便宜上、一部の構成要素を省略している。
図1(a)及び(b)に示すように、本実施形態に係る半導体装置1においては、例えば単結晶シリコンからなる半導体基板10が設けられている。半導体基板10の上層部分には、n形ウェル11が形成されている。n形ウェル11上の一部には、p形ウェル12が設けられている。p形ウェル12の形状は、一方向に延びる帯状である。以下、半導体基板10の上面に対して垂直な方向を「Z方向」といい、p形ウェル12が延びる方向を「Y方向」といい、「Z方向」及び「Y方向」の双方に対して直交する方向を「X方向」という。
p形ウェル12上には、複数のn+形ソース層13及び複数のp+形バックゲート層14がY方向に沿って交互に配列されている。n+形ソース層13及びp+形バックゲート層14は、共にn形ウェル11から離隔している。p+形バックゲート層14の実効的な不純物濃度は、p形ウェル12の実効的な不純物濃度よりも高く、n+形ソース層13の実効的な不純物濃度は、n形ウェル11の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
一方、n形ウェル11上の一部には、n+形ドレイン層15が設けられている。n+形ドレイン層15はp形ウェル12からn形ウェル11を介して離隔しており、n+形ドレイン層15の形状は、Y方向に延びる帯状である。n+形ドレイン層15の実効的な不純物濃度は、n形ウェル11の実効的な不純物濃度よりも高い。n形ウェル11、p形ウェル12、n+形ソース層13、p+形バックゲート層14、n+形ドレイン層15は、いずれも半導体基板10の一部であり、半導体基板10の上面に露出している。n+形ソース層13、p+形バックゲート層14、n+形ドレイン層15における実効的な不純物濃度は、1.0×1018cm−3以上である。
n形ウェル11の上面におけるp形ウェル12とn+形ドレイン層15との間の領域には、Y方向に延びるトレンチ21が形成されており、トレンチ21内には、例えばシリコン酸化物からなる素子分離絶縁膜22が埋め込まれている。また、半導体基板10上には、例えばシリコン酸化物からなるゲート絶縁膜23が設けられており、その上には、例えば不純物が導入されたポリシリコンからなるゲート電極24が設けられている。ゲート電極24の形状はY方向に延びる帯状であり、その幅方向(X方向)については、素子分離絶縁膜22におけるp形ウェル12側の部分の直上域から、n形ウェル11における素子分離絶縁膜22とp形ウェル12との間の部分の直上域、p形ウェル12におけるn形ウェル11とn+形ソース層13及びp+形バックゲート層14との間の部分の直上域を通過して、n+形ソース層13及びp+形バックゲート層14における素子分離絶縁膜22側の端部の直上域までの領域にわたって配置されている。
半導体基板10上には、ゲート電極24を覆うように、例えばシリコン酸化物からなる絶縁膜25が設けられている。また、半導体基板10上には、絶縁膜25に乗り上げるように、ソース電極27、バックゲート電極28(図3(a)及び(b)参照)及びドレイン電極29が相互に離隔して設けられている。ソース電極27はn+形ソース層13に接続されており、バックゲート電極28はp+形バックゲート層14に接続されており、ドレイン電極29はn+形ドレイン層15に接続されている。ソース電極27及びバックゲート電極28はY方向に沿って交互に配列されている。また、ドレイン電極29の形状はY方向に延びる帯状である。
以上の構成により、ソース電極27とドレイン電極29との間に、横型DMOS30が形成される。半導体装置1においては、Y方向に沿って断続的に配列された複数のn+形ソース層13に対応して、複数の横型DMOS30がY方向に沿って配列され、相互に並列に接続される。また、半導体装置1においては、上述の構成を基本単位として、n+形ソース層13及びp+形バックゲート層14からなる列と、n+形ドレイン層15とが、X方向に沿って交互に配置されている。これにより、複数の横型DMOS30がX方向に沿っても配列されている。
そして、本実施形態に係る半導体装置1においては、X方向におけるn形ウェル11とn+形ソース層13との間の距離をLgとし、Y方向におけるn+形ソース層13の長さの半分をWnとし、n+形ソース層13の深さをXjnとし、Y方向におけるp+形バックゲート層14の長さの半分をWpとし、p+形バックゲート層14の深さをXjpとするとき、各部の寸法は下記数式1を満たす。
また、X方向におけるp形ウェル12の抵抗値であって、n形ウェル11との界面とn+形ソース層13との界面との間の抵抗値Raは、Y方向におけるp形ウェル12の抵抗値であって、n+形ソース層13の中点に相当する位置とp+形バックゲート層14の中点に相当する位置との間の抵抗値Rbよりも大きい。すなわち、下記数式2を満たす。
次に、本実施形態に係る半導体装置1の作用効果について説明する。
図2は、本実施形態に係る半導体装置の動作を模式的に例示する図である。
なお、図2は、図1(b)と同様なYZ断面図をベースとした図であるが、図示の便宜上、n+形ソース層13及びp+形バックゲート層14の双方を同じ断面に示している。
図2は、本実施形態に係る半導体装置の動作を模式的に例示する図である。
なお、図2は、図1(b)と同様なYZ断面図をベースとした図であるが、図示の便宜上、n+形ソース層13及びp+形バックゲート層14の双方を同じ断面に示している。
図2に示すように、半導体装置1において、ソース電極27及びバックゲート電極28に接地電位が印加された状態で、ドレイン電極29に正のサージ電流、例えばESDが流入すると、n形ウェル11とp形ウェル12との界面31において、電子−正孔対が発生する。このとき、界面31において発生した電子32は、n+形ドレイン層15に流入し、ドレイン電極29を介して排出される。一方、界面31において発生した正孔33は、p+形バックゲート層14又はn+形ソース層13に流入する。このとき、正孔33の大部分がp+形バックゲート層14に流入すれば、バックゲート電極28を介して排出され、問題は生じない。
これに対して、仮に、正孔33の大部分がn+形ソース層13に流入すると、n+形ソース層13をエミッタとし、p形ウェル12をベースとし、n形ウェル11をコレクタとした寄生npnトランジスタ35にベース−エミッタ電流が流れることになり、この寄生npnトランジスタ35が局所的にスナップバックしてしまう。一旦、寄生npnトランジスタ35の一部がスナップバックすると、この部分の電圧が降下するため、より多くの電流が流れる。このとき、寄生npnトランジスタ35の他の部分には十分な電圧が印加されないため、スナップバックせず、電流が流れない。この結果、最初にスナップバックした部分に電流が集中し、この部分が過熱され、半導体装置が破壊される場合がある。
そこで、本実施形態においては、抵抗値Raを抵抗値Rbよりも高くしている。これにより、界面31における最もp+形バックゲート層14から遠い点B(図1(a)参照)において発生した正孔33も、p形ウェル12内をX方向よりもY方向に移動しやすくなり、n+形ソース層13よりもp+形バックゲート層14に流入しやすくなる。これにより、サージ電流が流入しても、npnトランジスタ35がスナップバックしにくくなり、半導体装置1が破壊されにくい。
次に、半導体装置1の各部の寸法が上記数式1を満たすことによる効果について説明する。
図3(a)〜(c)、図4(a)〜(c)、図5(a)〜(d)は、上記数式1の導出過程を説明する図である。
図3(a)〜(c)、図4(a)及び(b)においては、同じ導電形の部分間には境界線を描かずに、半導体部分の実効的な不純物濃度をグラデーションで表している。各部の不純物濃度はイオン注入及び拡散のシミュレーションにより求めたものである。
図3(a)〜(c)、図4(a)〜(c)、図5(a)〜(d)は、上記数式1の導出過程を説明する図である。
図3(a)〜(c)、図4(a)及び(b)においては、同じ導電形の部分間には境界線を描かずに、半導体部分の実効的な不純物濃度をグラデーションで表している。各部の不純物濃度はイオン注入及び拡散のシミュレーションにより求めたものである。
図3(a)及び(b)は、本実施形態に係る半導体装置1(図1(a)及び(b)参照)を例示する図であり、(a)は断面図であり、(b)は斜視断面図である。
図3(a)及び(b)に示すように、p+形バックゲート層14の実効的な不純物濃度は、p形ウェル12の実効的な不純物濃度よりも高い。また、ソース電極27及びバックゲート電極28は、Y方向に沿って交互に、且つ、相互に離隔して配列されている。
図3(a)及び(b)に示すように、p+形バックゲート層14の実効的な不純物濃度は、p形ウェル12の実効的な不純物濃度よりも高い。また、ソース電極27及びバックゲート電極28は、Y方向に沿って交互に、且つ、相互に離隔して配列されている。
図3(c)は、図3(b)からソース電極27、バックゲート電極28、ドレイン電極29、絶縁膜25、ゲート電極24、ゲート絶縁膜23及び素子分離絶縁膜22を除き、半導体基板10のみを示した斜視断面図である。
図3(c)に示すように、n+形ソース層13及びp+形バックゲート層14はY方向に沿って交互に配列されている。なお、図3(c)においては、2ヶ所のp+形バックゲート層14が描かれているが、それぞれ、各p+形バックゲート層14をY方向に二等分したうちの一方のみが示されている。すなわち、2ヶ所のp+形バックゲート層14が半分ずつ描かれている。
図3(c)に示すように、n+形ソース層13及びp+形バックゲート層14はY方向に沿って交互に配列されている。なお、図3(c)においては、2ヶ所のp+形バックゲート層14が描かれているが、それぞれ、各p+形バックゲート層14をY方向に二等分したうちの一方のみが示されている。すなわち、2ヶ所のp+形バックゲート層14が半分ずつ描かれている。
図4(a)は、図3(c)に示す領域Cを示す図である。
図4(a)に示すように、p形ウェル12におけるn形ウェル11とn+形ソース層13及びp+形バックゲート層14との間の部分が横型DMOS30のチャネル領域36となる。
図4(a)に示すように、p形ウェル12におけるn形ウェル11とn+形ソース層13及びp+形バックゲート層14との間の部分が横型DMOS30のチャネル領域36となる。
図4(b)は、図4(a)に示す領域Dを示し、n+形ソース層13及びp+形バックゲート層14のうち、実効的な不純物濃度が1.0×1018cm−3以上である部分のみを抽出して示す斜視断面図である。
図4(b)に示すように、n+形ソース層13における実効的な不純物濃度が1.0×1018cm−3以上である部分は、ほぼ、Y方向に延びる直方体の形状であり、p+形バックゲート層14における実効的な不純物濃度が1.0×1018cm−3以上である部分は、ひとまとまりの塊の形状である。
図4(b)に示すように、n+形ソース層13における実効的な不純物濃度が1.0×1018cm−3以上である部分は、ほぼ、Y方向に延びる直方体の形状であり、p+形バックゲート層14における実効的な不純物濃度が1.0×1018cm−3以上である部分は、ひとまとまりの塊の形状である。
図4(c)は、図4(b)に示す領域Eについて、n+形ソース層13及びp+形バックゲート層14における実効的な不純物濃度が1.0×1018cm−3以上である部分の形状を模式的に示す図である。なお、図4(c)においては、n+形ソース層13をY方向に二等分したうちの半分の部分、及び、p+形バックゲート層14をY方向に二等分したうちの半分の部分のみを示している。
図4(c)に示すように、n+形ソース層13のY方向半分のうち、実効的な不純物濃度が1.0×1018cm−3以上である部分13aの形状は、Y方向を長手方向とする直方体で近似できる。この直方体のY方向における長さをWnとし、Z方向における長さ、すなわち接合深さをXjnとする。また、p+形バックゲート層14のY方向半分のうち、実効的な不純物濃度が1.0×1018cm−3以上である部分14aの形状も、直方体で近似する。この直方体のY方向における長さをWpとし、Z方向における長さ、すなわち、接合深さをXjpとする。
図5(a)は、図4(c)に対して、チャネル領域36のうち、n+形ソース層13に流入する正孔33(図2参照)の経路となる部分36aを付加した図である。
図5(a)に示すように、チャネル領域36の部分36aの形状も、直方体で近似することができる。この直方体のY方向の長さはn+形ソース層13の部分13aにおけるY方向の長さと同じWnとし、X方向の長さはLgとし、Z方向の長さはn+形ソース層13のZ方向の長さと同じXjnとする。
図5(a)に示すように、チャネル領域36の部分36aの形状も、直方体で近似することができる。この直方体のY方向の長さはn+形ソース層13の部分13aにおけるY方向の長さと同じWnとし、X方向の長さはLgとし、Z方向の長さはn+形ソース層13のZ方向の長さと同じXjnとする。
図5(b)は、図5(a)に示す部分36aのみを示す図である。
図5(b)に示すように、部分36aのX方向における抵抗値Raは、チャネル領域36の抵抗率をρcとするとき、下記数式3により表すことができる。
図5(b)に示すように、部分36aのX方向における抵抗値Raは、チャネル領域36の抵抗率をρcとするとき、下記数式3により表すことができる。
一方、図5(c)は、図4(c)に対して、チャネル領域36のうち、p+形バックゲート層14に流入する正孔33(図2参照)の経路となる部分36bを付加した図である。
図5(c)に示すように、部分36bのY方向の長さは、n+形ソース層13の部分13aにおけるY方向の長さWnとp+形バックゲート層14の部分14aのY方向の長さWpの合計値(Wn+Wp)と等しく、X方向の長さはLgであり、Z方向の長さの最大値は、p+形バックゲート層14のZ方向の長さと同じXjpである。
図5(c)に示すように、部分36bのY方向の長さは、n+形ソース層13の部分13aにおけるY方向の長さWnとp+形バックゲート層14の部分14aのY方向の長さWpの合計値(Wn+Wp)と等しく、X方向の長さはLgであり、Z方向の長さの最大値は、p+形バックゲート層14のZ方向の長さと同じXjpである。
但し、チャネル領域36において、アクセプタとなる不純物はp+形バックゲート層14から拡散するため、チャネル領域36の不純物濃度は、Y方向に沿って分布を持つ。すなわち、チャネル領域36の不純物濃度は、p+形バックゲート層14のY方向中央部に相当する位置において最大値をとり、n+形ソース層13のY方向中央部に相当する位置において最小値をとる。このため、チャネル領域36における抵抗率も、Y方向に沿って分布を持つ。本実施形態においては、この抵抗率の分布を抵抗値の計算に反映させるために、便宜上、部分36bの形状として、XZ平面を底面としX方向に延びる三角柱を想定する。この三角柱のZ方向の長さは、p+形バックゲート層14のY方向中央部に相当する位置において最大値Xjpをとり、n+形ソース層13のY方向中央部に相当する位置において最小値0をとるものとする。
図5(d)は、図5(c)に示す部分36bを示す図である。
図5(d)に示すように、部分36bのY方向における抵抗値Rbは、下記数式4により表すことができる。
図5(d)に示すように、部分36bのY方向における抵抗値Rbは、下記数式4により表すことができる。
そして、上記数式3及び上記数式4を上記数式2に代入することにより、上記数式1を得ることができる。すなわち、半導体装置1の各部の寸法が上記数式1を満たせば、抵抗値Ra及びRbの実測値も上記数式2を満たすと考えられ、寄生npnトランジスタ35がスナップバックしにくくなると考えられる。
このように、本実施形態によれば、上記数式1又は数式2を満たすことにより、横型DMOS30にサージ電流が入力されたときに寄生バイポーラ動作が生じにくくなり、横型DMOS30の静電サージ耐量が向上する。換言すれば、所定の静電サージ耐量を確保したまま、横型DMOS30の微細化することができる。これにより、半導体装置1の高集積化を図り、チップコストを低減することができる。
(第1試験例)
次に、上記数式1を満たす実施例、並びに、上記数式1を満たさない比較例について、寄生npnトランジスタの動作をシミュレートした結果について説明する。
表1に、実施例1及び比較例1について、各部の寸法及び抵抗値を示す。表1に示す抵抗率の値及び抵抗値は相対値である。また、抵抗値は上記数式3及び4を用いて計算した値である。
次に、上記数式1を満たす実施例、並びに、上記数式1を満たさない比較例について、寄生npnトランジスタの動作をシミュレートした結果について説明する。
表1に、実施例1及び比較例1について、各部の寸法及び抵抗値を示す。表1に示す抵抗率の値及び抵抗値は相対値である。また、抵抗値は上記数式3及び4を用いて計算した値である。
先ず、実施例1について説明する。
図6は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、実施例1のI−V特性のシミュレーション結果を示すグラフ図であり、
図7(a)〜(f)は、実施例1の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図8(a)〜(f)は、実施例1の電子電流分布のシミュレーション結果を示すグラフ図であり、
図9(a)〜(f)は、実施例1の温度分布のシミュレーション結果を示すグラフ図である。
図7(a)〜(f)は、図6に示す点(a)〜(f)の状態をそれぞれ示している。図8及び図9についても同様である。また、図7(a)〜(f)、図8(a)〜(f)、図9(a)〜(f)においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。
図6は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、実施例1のI−V特性のシミュレーション結果を示すグラフ図であり、
図7(a)〜(f)は、実施例1の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図8(a)〜(f)は、実施例1の電子電流分布のシミュレーション結果を示すグラフ図であり、
図9(a)〜(f)は、実施例1の温度分布のシミュレーション結果を示すグラフ図である。
図7(a)〜(f)は、図6に示す点(a)〜(f)の状態をそれぞれ示している。図8及び図9についても同様である。また、図7(a)〜(f)、図8(a)〜(f)、図9(a)〜(f)においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。
表1に示すように、実施例1はRa>Rbとなり、上記数式1を満たす。
そして、図6に示すように、実施例1においては、点(a)〜点(f)の範囲で、電圧と電流との間に正の相関関係がある。このため、ある横型DMOS30に印加されたサージ電流は、この横型DMOS30のソース−ドレイン間に印加される電圧によって決まる一定値を超えることはなく、従って、それより多くのサージ電流が流入しても、1つの横型DMOS30に電流が集中して流れることはない。
そして、図6に示すように、実施例1においては、点(a)〜点(f)の範囲で、電圧と電流との間に正の相関関係がある。このため、ある横型DMOS30に印加されたサージ電流は、この横型DMOS30のソース−ドレイン間に印加される電圧によって決まる一定値を超えることはなく、従って、それより多くのサージ電流が流入しても、1つの横型DMOS30に電流が集中して流れることはない。
これを現象的に見ると、以下のようになる。すなわち、図7(a)〜(f)に示すように、実施例1においては、n+形ソース層13に流入する正孔電流がp+形バックゲート層14に流入する正孔電流よりも少ない。このため、図8(a)〜(f)に示すように、電子電流はn+形ソース層13からn+形ドレイン層15に向けて流れるものの、寄生npnトランジスタ35はスナップバックしないため、電子電流が特定のn+形ソース層13に集中することがない。この結果、図9(a)〜(f)に示すように、各n+形ソース層13とn+形ドレイン層15との間を流れる電流により、各電流経路に沿った領域がそれぞれ加熱されるものの、特定の領域だけが集中的に加熱されることはない。このため、半導体装置が破壊されにくい。
次に、比較例1について説明する。
図10は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、比較例1のI−V特性のシミュレーション結果を示すグラフ図であり、
図11(a)〜(f)は、比較例1の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図12(a)〜(f)は、比較例1の電子電流分布のシミュレーション結果を示すグラフ図であり、
図13(a)〜(f)は、比較例1の温度分布のシミュレーション結果を示すグラフ図である。
図11(a)〜(f)は、図10に示す点(a)〜(f)の状態をそれぞれ示している。図12及び図13についても同様である。また、図11(a)〜(f)、図12(a)〜(f)、図13(a)〜(f)においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。
図10は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、比較例1のI−V特性のシミュレーション結果を示すグラフ図であり、
図11(a)〜(f)は、比較例1の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図12(a)〜(f)は、比較例1の電子電流分布のシミュレーション結果を示すグラフ図であり、
図13(a)〜(f)は、比較例1の温度分布のシミュレーション結果を示すグラフ図である。
図11(a)〜(f)は、図10に示す点(a)〜(f)の状態をそれぞれ示している。図12及び図13についても同様である。また、図11(a)〜(f)、図12(a)〜(f)、図13(a)〜(f)においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。
表1に示すように、比較例1はRa<Rbとなり、上記数式1を満たさない。
そして、図10に示すように、比較例1においては、点(a)〜点(f)の範囲で、電圧と電流との間に明確な正の相関関係がなく、点(b)〜点(f)の範囲の大部分においては、負の相関関係が認められる。すなわち、この範囲においては、横型DMOS30のソース−ドレイン間は負性抵抗となっている。このため、一旦、一部の横型DMOS30に電流が流れると、この横型DMOSに集中的に電流が流れてしまい、他のDMOS30には電流が流れにくくなる。
そして、図10に示すように、比較例1においては、点(a)〜点(f)の範囲で、電圧と電流との間に明確な正の相関関係がなく、点(b)〜点(f)の範囲の大部分においては、負の相関関係が認められる。すなわち、この範囲においては、横型DMOS30のソース−ドレイン間は負性抵抗となっている。このため、一旦、一部の横型DMOS30に電流が流れると、この横型DMOSに集中的に電流が流れてしまい、他のDMOS30には電流が流れにくくなる。
これを現象的に見ると、以下のようになる。すなわち、図11(b)に示すように、早い段階からn+形ソース層13に正孔電流が流入する。これにより、図10に示すように、寄生npnトランジスタ35がスナップバックし、図12(c)〜(f)に示すように、1つの横型DMOS30に電子電流が集中して流れる。この結果、図13(e)及び(f)に示すように、この横型DMOS30が局所的に加熱されてしまう。そして、この温度が許容範囲を超えると、半導体装置が破壊されてしまう。
(第2試験例)
次に、上記数式1の妥当性について、さらに検討する。
表2に、横型DMOS30について、p+形バックゲート層14の厚さXjpを異ならせた例を示す。表1と同様に、表2に示す抵抗率の値及び抵抗値は相対値であり、抵抗値は上記数式3及び4を用いて計算した値である。
表2に示す実施例1及び実施例2は上記数式1を満たし、比較例2は上記数式1を満たさない。
次に、上記数式1の妥当性について、さらに検討する。
表2に、横型DMOS30について、p+形バックゲート層14の厚さXjpを異ならせた例を示す。表1と同様に、表2に示す抵抗率の値及び抵抗値は相対値であり、抵抗値は上記数式3及び4を用いて計算した値である。
表2に示す実施例1及び実施例2は上記数式1を満たし、比較例2は上記数式1を満たさない。
図14は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、I−V特性のシミュレーション結果を示すグラフ図である。
表2及び図14に示すように、上記数式1を満たす「実施例1」及び「実施例2」については、電圧と電流との間に正の相関関係が存在する。このため、サージ電流が印加されても、電流集中が生じにくい。一方、上記数式1を満たさない「比較例2」については、電圧と電流との間に明確な正の相関関係が認められない。このため、サージ電流が印加されると、最初にスナップバックした寄生npnトランジスタを含む横型DMOSに電流が集中する。
表2及び図14に示すように、上記数式1を満たす「実施例1」及び「実施例2」については、電圧と電流との間に正の相関関係が存在する。このため、サージ電流が印加されても、電流集中が生じにくい。一方、上記数式1を満たさない「比較例2」については、電圧と電流との間に明確な正の相関関係が認められない。このため、サージ電流が印加されると、最初にスナップバックした寄生npnトランジスタを含む横型DMOSに電流が集中する。
このように、上記数式1を満たすか否かと、I−V特性が正の相関関係を持つか否かとの間には、一義的な関係が認められた。従って、半導体装置1にサージ電流が入力されたときに一部の横型DMOS30に電流が集中するか否かの指標として、上記数式1は妥当であるといえる。
なお、上述の実施形態においては、半導体装置1にnチャネル形の横型DMOS30を形成する例について説明したが、pチャネル形の横型DMOSを形成してもよい。また、半導体装置に形成するトランジスタは横型DMOSには限定されず、ソース層とバックゲート層とが近接して配置されている半導体装置であれば、本実施形態を好適に適用可能である。また、半導体装置には、埋込電極層及びリサーフ層を設けてもよい。
以上説明した実施形態によれば、サージ電流に対する耐性が高い半導体装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1:半導体装置、10:半導体基板、11:n形ウェル、12:p形ウェル、13:n+形ソース層、13a:部分、14:p+形バックゲート層、14a:部分、15:n+形ドレイン層、21:トレンチ、22:素子分離絶縁膜、23:ゲート絶縁膜、24:ゲート電極、25:絶縁膜、27:ソース電極、28:バックゲート電極、29:ドレイン電極、30:横型DMOS、31:界面、32:電子、33:正孔、35:寄生npnトランジスタ、36:チャネル領域、36a、36b:部分、B:点、C、D、E:領域、Lg:X方向におけるn形ウェル11とn+形ソース層13との間の距離、Ra:X方向におけるp形ウェル12の抵抗値であって、n形ウェル11との界面とn+形ソース層13との界面との間の抵抗値、Rb:Y方向におけるp形ウェル12の抵抗値であって、n+形ソース層13の中点に相当する位置とp+形バックゲート層14の中点に相当する位置との間の抵抗値、Wn:Y方向におけるn+形ソース層13の長さの半分、Wp:Y方向におけるp+形バックゲート層14の長さの半分、Xjn:n+形ソース層13の深さ、Xjp:p+形バックゲート層14の深さ、ρc:チャネル領域36の抵抗率
Claims (5)
- 第1導電形の第1半導体層と、
前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、
前記第2半導体層上の一部に設けられ、前記第1半導体層から離隔し、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、
前記第1半導体層上の一部に設けられ、前記第2半導体層から離隔し、第1導電形であり、その実効的な不純物濃度が前記第1半導体層の実効的な不純物濃度よりも高い第5半導体層と、
前記第2半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第3半導体層に接続された第1電極と、
前記第4半導体層に接続された第2電極と、
前記第5半導体層に接続された第3電極と、
前記第1半導体層の上面における前記第2半導体層と前記第5半導体層との間の領域に形成された凹部内に設けられた素子分離絶縁膜と、
を備え、
前記第3半導体層及び前記第4半導体層における実効的な不純物濃度は、1.0×1018cm−3以上であり、
前記第1方向に対して直交する第2方向における前記第2半導体層の抵抗値であって、前記第1半導体層との界面と前記第3半導体層との界面との間の抵抗値は、前記第1方向における前記第2半導体層の抵抗値であって、前記第3半導体層の中点に相当する位置と前記第4半導体層の中点に相当する位置との間の抵抗値よりも大きく、
前記第2方向における前記第1半導体層と前記第3半導体層との距離をLgとし、前記第1方向における前記第3半導体層の長さの半分をWnとし、前記第3半導体層の深さをXjnとし、前記第1方向における前記第4半導体層の長さの半分をWpとし、前記第4半導体層の深さをXjpとするとき、下記数式を満たす半導体装置。
- 第1導電形の第1半導体層と、
前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、
前記第2半導体層上の一部に設けられ、前記第1半導体層から離隔し、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、
前記第2半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記第1方向に対して直交する第2方向における前記第2半導体層の抵抗値であって、前記第1半導体層との界面と前記第3半導体層との界面との間の抵抗値は、前記第1方向における前記第2半導体層の抵抗値であって、前記第3半導体層の中点に相当する位置と前記第4半導体層の中点に相当する位置との間の抵抗値よりも大きい半導体装置。 - 第1導電形の第1半導体層と、
前記第1半導体層上の一部に設けられた第2導電形の第2半導体層と、
前記第2半導体層上の一部に設けられ、前記第1半導体層から離隔し、第1方向に沿って交互に配列された第1導電形の第3半導体層及び第2導電形であって実効的な不純物濃度が前記第2半導体層の実効的な不純物濃度よりも高い第4半導体層と、
前記第2半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記第2方向における前記第1半導体層と前記第3半導体層との距離をLgとし、前記第1方向における前記第3半導体層の長さの半分をWnとし、前記第3半導体層の深さをXjnとし、前記第1方向における前記第4半導体層の長さの半分をWpとし、前記第4半導体層の深さをXjpとするとき、下記数式を満たす半導体装置。
- 前記第1半導体層上の一部に設けられ、前記第2半導体層から離隔し、第1導電形であり、その実効的な不純物濃度が前記第1半導体層の実効的な不純物濃度よりも高い第5半導体層と、
前記第3半導体層に接続された第1電極と、
前記第4半導体層に接続された第2電極と、
前記第5半導体層に接続された第3電極と、
前記第1半導体層の上面における前記第2半導体層と前記第5半導体層との間の領域に形成された凹部内に設けられた素子分離絶縁膜と、
をさらに備えた請求項2または3に記載の半導体装置。 - 前記第3半導体層及び前記第4半導体層における実効的な不純物濃度は、1.0×1018cm−3以上である請求項2〜4のいずれか1つに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2012178948A JP2014038889A (ja) | 2012-08-10 | 2012-08-10 | 半導体装置 |
Applications Claiming Priority (1)
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JP2012178948A JP2014038889A (ja) | 2012-08-10 | 2012-08-10 | 半導体装置 |
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JP2014038889A true JP2014038889A (ja) | 2014-02-27 |
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JP2012178948A Pending JP2014038889A (ja) | 2012-08-10 | 2012-08-10 | 半導体装置 |
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JP (1) | JP2014038889A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2018088165A1 (ja) * | 2016-11-09 | 2018-05-17 | 株式会社デンソー | 半導体装置 |
-
2012
- 2012-08-10 JP JP2012178948A patent/JP2014038889A/ja active Pending
Cited By (2)
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WO2018088165A1 (ja) * | 2016-11-09 | 2018-05-17 | 株式会社デンソー | 半導体装置 |
JP2018078198A (ja) * | 2016-11-09 | 2018-05-17 | 株式会社デンソー | 半導体装置 |
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