JP2014038889A - 半導体装置 - Google Patents

Abstract

【課題】サージ電流に対する耐性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、前記第２半導体層上の一部に設けられ、第１方向に沿って交互に配列された第１導電形の第３半導体層及び第２導電形であって実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第４半導体層と、前記第２半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記第１方向に対して直交する第２方向における前記第２半導体層の抵抗値であって、前記第１半導体層との界面と前記第３半導体層との界面との間の抵抗値は、前記第１方向における前記第２半導体層の抵抗値であって、前記第３半導体層の中点に相当する位置と前記第４半導体層の中点に相当する位置との間の抵抗値よりも大きい。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。

従来より、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）として、横型ＤＭＯＳ（Double-Diffused MOSFET：二重拡散ＭＯＳＦＥＴ）が使用されている。しかしながら、横型ＤＭＯＳにＥＳＤ（Electrostatic Discharge：静電気放電）等のサージ電流が印加されると、横型ＤＭＯＳ中の寄生バイポーラトランジスタが局所的にスナップバックし、スナップバックした部分に電流が集中して流れ、過熱してしまうという問題があった。

特開２００９−３８１３０号公報

本発明の目的は、サージ電流に対する耐性が高い半導体装置を提供することである。

実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、前記第２半導体層上の一部に設けられ、前記第１半導体層から離隔し、第１方向に沿って交互に配列された第１導電形の第３半導体層及び第２導電形であって実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第４半導体層と、前記第２半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備える。前記第１方向に対して直交する第２方向における前記第２半導体層の抵抗値であって、前記第１半導体層との界面と前記第３半導体層との界面との間の抵抗値は、前記第１方向における前記第２半導体層の抵抗値であって、前記第３半導体層の中点に相当する位置と前記第４半導体層の中点に相当する位置との間の抵抗値よりも大きい。

（ａ）は、実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 実施形態に係る半導体装置の動作を模式的に例示する図である。 （ａ）〜（ｃ）は、数式１の導出過程を説明する図である。 （ａ）〜（ｃ）は、数式１の導出過程を説明する図である。 （ａ）〜（ｄ）は、数式１の導出過程を説明する図である。 横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、実施例１のＩ−Ｖ特性のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、実施例１の正孔電流分布のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、実施例１の電子電流分布のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、実施例１の温度分布のシミュレーション結果を示すグラフ図である。 横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、比較例１のＩ−Ｖ特性のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、比較例１の正孔電流分布のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、比較例１の電子電流分布のシミュレーション結果を示すグラフ図である。 （ａ）〜（ｆ）は、比較例１の温度分布のシミュレーション結果を示すグラフ図である。 横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、Ｉ−Ｖ特性のシミュレーション結果を示すグラフ図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
本実施形態に係る半導体装置は、例えば電力用半導体装置であり、例えば出力回路に使用されるパワーデバイスである。
図１（ａ）は、本実施形態に係る半導体装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
なお、図１（ａ）においては、図示の便宜上、一部の構成要素を省略している。

図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置１においては、例えば単結晶シリコンからなる半導体基板１０が設けられている。半導体基板１０の上層部分には、ｎ形ウェル１１が形成されている。ｎ形ウェル１１上の一部には、ｐ形ウェル１２が設けられている。ｐ形ウェル１２の形状は、一方向に延びる帯状である。以下、半導体基板１０の上面に対して垂直な方向を「Ｚ方向」といい、ｐ形ウェル１２が延びる方向を「Ｙ方向」といい、「Ｚ方向」及び「Ｙ方向」の双方に対して直交する方向を「Ｘ方向」という。

ｐ形ウェル１２上には、複数のｎ^＋形ソース層１３及び複数のｐ^＋形バックゲート層１４がＹ方向に沿って交互に配列されている。ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４は、共にｎ形ウェル１１から離隔している。ｐ^＋形バックゲート層１４の実効的な不純物濃度は、ｐ形ウェル１２の実効的な不純物濃度よりも高く、ｎ^＋形ソース層１３の実効的な不純物濃度は、ｎ形ウェル１１の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。

一方、ｎ形ウェル１１上の一部には、ｎ^＋形ドレイン層１５が設けられている。ｎ^＋形ドレイン層１５はｐ形ウェル１２からｎ形ウェル１１を介して離隔しており、ｎ^＋形ドレイン層１５の形状は、Ｙ方向に延びる帯状である。ｎ^＋形ドレイン層１５の実効的な不純物濃度は、ｎ形ウェル１１の実効的な不純物濃度よりも高い。ｎ形ウェル１１、ｐ形ウェル１２、ｎ^＋形ソース層１３、ｐ^＋形バックゲート層１４、ｎ^＋形ドレイン層１５は、いずれも半導体基板１０の一部であり、半導体基板１０の上面に露出している。ｎ^＋形ソース層１３、ｐ^＋形バックゲート層１４、ｎ^＋形ドレイン層１５における実効的な不純物濃度は、１．０×１０^１８ｃｍ^−３以上である。

ｎ形ウェル１１の上面におけるｐ形ウェル１２とｎ^＋形ドレイン層１５との間の領域には、Ｙ方向に延びるトレンチ２１が形成されており、トレンチ２１内には、例えばシリコン酸化物からなる素子分離絶縁膜２２が埋め込まれている。また、半導体基板１０上には、例えばシリコン酸化物からなるゲート絶縁膜２３が設けられており、その上には、例えば不純物が導入されたポリシリコンからなるゲート電極２４が設けられている。ゲート電極２４の形状はＹ方向に延びる帯状であり、その幅方向（Ｘ方向）については、素子分離絶縁膜２２におけるｐ形ウェル１２側の部分の直上域から、ｎ形ウェル１１における素子分離絶縁膜２２とｐ形ウェル１２との間の部分の直上域、ｐ形ウェル１２におけるｎ形ウェル１１とｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４との間の部分の直上域を通過して、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４における素子分離絶縁膜２２側の端部の直上域までの領域にわたって配置されている。

半導体基板１０上には、ゲート電極２４を覆うように、例えばシリコン酸化物からなる絶縁膜２５が設けられている。また、半導体基板１０上には、絶縁膜２５に乗り上げるように、ソース電極２７、バックゲート電極２８（図３（ａ）及び（ｂ）参照）及びドレイン電極２９が相互に離隔して設けられている。ソース電極２７はｎ^＋形ソース層１３に接続されており、バックゲート電極２８はｐ^＋形バックゲート層１４に接続されており、ドレイン電極２９はｎ^＋形ドレイン層１５に接続されている。ソース電極２７及びバックゲート電極２８はＹ方向に沿って交互に配列されている。また、ドレイン電極２９の形状はＹ方向に延びる帯状である。

以上の構成により、ソース電極２７とドレイン電極２９との間に、横型ＤＭＯＳ３０が形成される。半導体装置１においては、Ｙ方向に沿って断続的に配列された複数のｎ^＋形ソース層１３に対応して、複数の横型ＤＭＯＳ３０がＹ方向に沿って配列され、相互に並列に接続される。また、半導体装置１においては、上述の構成を基本単位として、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４からなる列と、ｎ^＋形ドレイン層１５とが、Ｘ方向に沿って交互に配置されている。これにより、複数の横型ＤＭＯＳ３０がＸ方向に沿っても配列されている。

そして、本実施形態に係る半導体装置１においては、Ｘ方向におけるｎ形ウェル１１とｎ^＋形ソース層１３との間の距離をＬｇとし、Ｙ方向におけるｎ^＋形ソース層１３の長さの半分をＷｎとし、ｎ^＋形ソース層１３の深さをＸｊｎとし、Ｙ方向におけるｐ^＋形バックゲート層１４の長さの半分をＷｐとし、ｐ^＋形バックゲート層１４の深さをＸｊｐとするとき、各部の寸法は下記数式１を満たす。

また、Ｘ方向におけるｐ形ウェル１２の抵抗値であって、ｎ形ウェル１１との界面とｎ^＋形ソース層１３との界面との間の抵抗値Ｒａは、Ｙ方向におけるｐ形ウェル１２の抵抗値であって、ｎ^＋形ソース層１３の中点に相当する位置とｐ^＋形バックゲート層１４の中点に相当する位置との間の抵抗値Ｒｂよりも大きい。すなわち、下記数式２を満たす。

次に、本実施形態に係る半導体装置１の作用効果について説明する。
図２は、本実施形態に係る半導体装置の動作を模式的に例示する図である。
なお、図２は、図１（ｂ）と同様なＹＺ断面図をベースとした図であるが、図示の便宜上、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４の双方を同じ断面に示している。

図２に示すように、半導体装置１において、ソース電極２７及びバックゲート電極２８に接地電位が印加された状態で、ドレイン電極２９に正のサージ電流、例えばＥＳＤが流入すると、ｎ形ウェル１１とｐ形ウェル１２との界面３１において、電子−正孔対が発生する。このとき、界面３１において発生した電子３２は、ｎ^＋形ドレイン層１５に流入し、ドレイン電極２９を介して排出される。一方、界面３１において発生した正孔３３は、ｐ^＋形バックゲート層１４又はｎ^＋形ソース層１３に流入する。このとき、正孔３３の大部分がｐ^＋形バックゲート層１４に流入すれば、バックゲート電極２８を介して排出され、問題は生じない。

これに対して、仮に、正孔３３の大部分がｎ^＋形ソース層１３に流入すると、ｎ^＋形ソース層１３をエミッタとし、ｐ形ウェル１２をベースとし、ｎ形ウェル１１をコレクタとした寄生ｎｐｎトランジスタ３５にベース−エミッタ電流が流れることになり、この寄生ｎｐｎトランジスタ３５が局所的にスナップバックしてしまう。一旦、寄生ｎｐｎトランジスタ３５の一部がスナップバックすると、この部分の電圧が降下するため、より多くの電流が流れる。このとき、寄生ｎｐｎトランジスタ３５の他の部分には十分な電圧が印加されないため、スナップバックせず、電流が流れない。この結果、最初にスナップバックした部分に電流が集中し、この部分が過熱され、半導体装置が破壊される場合がある。

そこで、本実施形態においては、抵抗値Ｒａを抵抗値Ｒｂよりも高くしている。これにより、界面３１における最もｐ^＋形バックゲート層１４から遠い点Ｂ（図１（ａ）参照）において発生した正孔３３も、ｐ形ウェル１２内をＸ方向よりもＹ方向に移動しやすくなり、ｎ^＋形ソース層１３よりもｐ^＋形バックゲート層１４に流入しやすくなる。これにより、サージ電流が流入しても、ｎｐｎトランジスタ３５がスナップバックしにくくなり、半導体装置１が破壊されにくい。

次に、半導体装置１の各部の寸法が上記数式１を満たすことによる効果について説明する。
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｄ）は、上記数式１の導出過程を説明する図である。
図３（ａ）〜（ｃ）、図４（ａ）及び（ｂ）においては、同じ導電形の部分間には境界線を描かずに、半導体部分の実効的な不純物濃度をグラデーションで表している。各部の不純物濃度はイオン注入及び拡散のシミュレーションにより求めたものである。

図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置１（図１（ａ）及び（ｂ）参照）を例示する図であり、（ａ）は断面図であり、（ｂ）は斜視断面図である。
図３（ａ）及び（ｂ）に示すように、ｐ^＋形バックゲート層１４の実効的な不純物濃度は、ｐ形ウェル１２の実効的な不純物濃度よりも高い。また、ソース電極２７及びバックゲート電極２８は、Ｙ方向に沿って交互に、且つ、相互に離隔して配列されている。

図３（ｃ）は、図３（ｂ）からソース電極２７、バックゲート電極２８、ドレイン電極２９、絶縁膜２５、ゲート電極２４、ゲート絶縁膜２３及び素子分離絶縁膜２２を除き、半導体基板１０のみを示した斜視断面図である。
図３（ｃ）に示すように、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４はＹ方向に沿って交互に配列されている。なお、図３（ｃ）においては、２ヶ所のｐ^＋形バックゲート層１４が描かれているが、それぞれ、各ｐ^＋形バックゲート層１４をＹ方向に二等分したうちの一方のみが示されている。すなわち、２ヶ所のｐ^＋形バックゲート層１４が半分ずつ描かれている。

図４（ａ）は、図３（ｃ）に示す領域Ｃを示す図である。
図４（ａ）に示すように、ｐ形ウェル１２におけるｎ形ウェル１１とｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４との間の部分が横型ＤＭＯＳ３０のチャネル領域３６となる。

図４（ｂ）は、図４（ａ）に示す領域Ｄを示し、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４のうち、実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分のみを抽出して示す斜視断面図である。
図４（ｂ）に示すように、ｎ^＋形ソース層１３における実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分は、ほぼ、Ｙ方向に延びる直方体の形状であり、ｐ^＋形バックゲート層１４における実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分は、ひとまとまりの塊の形状である。

図４（ｃ）は、図４（ｂ）に示す領域Ｅについて、ｎ^＋形ソース層１３及びｐ^＋形バックゲート層１４における実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分の形状を模式的に示す図である。なお、図４（ｃ）においては、ｎ^＋形ソース層１３をＹ方向に二等分したうちの半分の部分、及び、ｐ^＋形バックゲート層１４をＹ方向に二等分したうちの半分の部分のみを示している。

図４（ｃ）に示すように、ｎ^＋形ソース層１３のＹ方向半分のうち、実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分１３ａの形状は、Ｙ方向を長手方向とする直方体で近似できる。この直方体のＹ方向における長さをＷｎとし、Ｚ方向における長さ、すなわち接合深さをＸｊｎとする。また、ｐ^＋形バックゲート層１４のＹ方向半分のうち、実効的な不純物濃度が１．０×１０^１８ｃｍ^−３以上である部分１４ａの形状も、直方体で近似する。この直方体のＹ方向における長さをＷｐとし、Ｚ方向における長さ、すなわち、接合深さをＸｊｐとする。

図５（ａ）は、図４（ｃ）に対して、チャネル領域３６のうち、ｎ^＋形ソース層１３に流入する正孔３３（図２参照）の経路となる部分３６ａを付加した図である。
図５（ａ）に示すように、チャネル領域３６の部分３６ａの形状も、直方体で近似することができる。この直方体のＹ方向の長さはｎ^＋形ソース層１３の部分１３ａにおけるＹ方向の長さと同じＷｎとし、Ｘ方向の長さはＬｇとし、Ｚ方向の長さはｎ^＋形ソース層１３のＺ方向の長さと同じＸｊｎとする。

図５（ｂ）は、図５（ａ）に示す部分３６ａのみを示す図である。
図５（ｂ）に示すように、部分３６ａのＸ方向における抵抗値Ｒａは、チャネル領域３６の抵抗率をρ_ｃとするとき、下記数式３により表すことができる。

一方、図５（ｃ）は、図４（ｃ）に対して、チャネル領域３６のうち、ｐ^＋形バックゲート層１４に流入する正孔３３（図２参照）の経路となる部分３６ｂを付加した図である。
図５（ｃ）に示すように、部分３６ｂのＹ方向の長さは、ｎ^＋形ソース層１３の部分１３ａにおけるＹ方向の長さＷｎとｐ^＋形バックゲート層１４の部分１４ａのＹ方向の長さＷｐの合計値（Ｗｎ＋Ｗｐ）と等しく、Ｘ方向の長さはＬｇであり、Ｚ方向の長さの最大値は、ｐ^＋形バックゲート層１４のＺ方向の長さと同じＸｊｐである。

但し、チャネル領域３６において、アクセプタとなる不純物はｐ^＋形バックゲート層１４から拡散するため、チャネル領域３６の不純物濃度は、Ｙ方向に沿って分布を持つ。すなわち、チャネル領域３６の不純物濃度は、ｐ^＋形バックゲート層１４のＹ方向中央部に相当する位置において最大値をとり、ｎ^＋形ソース層１３のＹ方向中央部に相当する位置において最小値をとる。このため、チャネル領域３６における抵抗率も、Ｙ方向に沿って分布を持つ。本実施形態においては、この抵抗率の分布を抵抗値の計算に反映させるために、便宜上、部分３６ｂの形状として、ＸＺ平面を底面としＸ方向に延びる三角柱を想定する。この三角柱のＺ方向の長さは、ｐ^＋形バックゲート層１４のＹ方向中央部に相当する位置において最大値Ｘｊｐをとり、ｎ^＋形ソース層１３のＹ方向中央部に相当する位置において最小値０をとるものとする。

図５（ｄ）は、図５（ｃ）に示す部分３６ｂを示す図である。
図５（ｄ）に示すように、部分３６ｂのＹ方向における抵抗値Ｒｂは、下記数式４により表すことができる。

そして、上記数式３及び上記数式４を上記数式２に代入することにより、上記数式１を得ることができる。すなわち、半導体装置１の各部の寸法が上記数式１を満たせば、抵抗値Ｒａ及びＲｂの実測値も上記数式２を満たすと考えられ、寄生ｎｐｎトランジスタ３５がスナップバックしにくくなると考えられる。

このように、本実施形態によれば、上記数式１又は数式２を満たすことにより、横型ＤＭＯＳ３０にサージ電流が入力されたときに寄生バイポーラ動作が生じにくくなり、横型ＤＭＯＳ３０の静電サージ耐量が向上する。換言すれば、所定の静電サージ耐量を確保したまま、横型ＤＭＯＳ３０の微細化することができる。これにより、半導体装置１の高集積化を図り、チップコストを低減することができる。

（第１試験例）
次に、上記数式１を満たす実施例、並びに、上記数式１を満たさない比較例について、寄生ｎｐｎトランジスタの動作をシミュレートした結果について説明する。
表１に、実施例１及び比較例１について、各部の寸法及び抵抗値を示す。表１に示す抵抗率の値及び抵抗値は相対値である。また、抵抗値は上記数式３及び４を用いて計算した値である。

先ず、実施例１について説明する。
図６は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、実施例１のＩ−Ｖ特性のシミュレーション結果を示すグラフ図であり、
図７（ａ）〜（ｆ）は、実施例１の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図８（ａ）〜（ｆ）は、実施例１の電子電流分布のシミュレーション結果を示すグラフ図であり、
図９（ａ）〜（ｆ）は、実施例１の温度分布のシミュレーション結果を示すグラフ図である。
図７（ａ）〜（ｆ）は、図６に示す点（ａ）〜（ｆ）の状態をそれぞれ示している。図８及び図９についても同様である。また、図７（ａ）〜（ｆ）、図８（ａ）〜（ｆ）、図９（ａ）〜（ｆ）においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。

表１に示すように、実施例１はＲａ＞Ｒｂとなり、上記数式１を満たす。
そして、図６に示すように、実施例１においては、点（ａ）〜点（ｆ）の範囲で、電圧と電流との間に正の相関関係がある。このため、ある横型ＤＭＯＳ３０に印加されたサージ電流は、この横型ＤＭＯＳ３０のソース−ドレイン間に印加される電圧によって決まる一定値を超えることはなく、従って、それより多くのサージ電流が流入しても、１つの横型ＤＭＯＳ３０に電流が集中して流れることはない。

これを現象的に見ると、以下のようになる。すなわち、図７（ａ）〜（ｆ）に示すように、実施例１においては、ｎ^＋形ソース層１３に流入する正孔電流がｐ^＋形バックゲート層１４に流入する正孔電流よりも少ない。このため、図８（ａ）〜（ｆ）に示すように、電子電流はｎ^＋形ソース層１３からｎ^＋形ドレイン層１５に向けて流れるものの、寄生ｎｐｎトランジスタ３５はスナップバックしないため、電子電流が特定のｎ^＋形ソース層１３に集中することがない。この結果、図９（ａ）〜（ｆ）に示すように、各ｎ^＋形ソース層１３とｎ^＋形ドレイン層１５との間を流れる電流により、各電流経路に沿った領域がそれぞれ加熱されるものの、特定の領域だけが集中的に加熱されることはない。このため、半導体装置が破壊されにくい。

次に、比較例１について説明する。
図１０は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、比較例１のＩ−Ｖ特性のシミュレーション結果を示すグラフ図であり、
図１１（ａ）〜（ｆ）は、比較例１の正孔電流分布のシミュレーション結果を示すグラフ図であり、
図１２（ａ）〜（ｆ）は、比較例１の電子電流分布のシミュレーション結果を示すグラフ図であり、
図１３（ａ）〜（ｆ）は、比較例１の温度分布のシミュレーション結果を示すグラフ図である。
図１１（ａ）〜（ｆ）は、図１０に示す点（ａ）〜（ｆ）の状態をそれぞれ示している。図１２及び図１３についても同様である。また、図１１（ａ）〜（ｆ）、図１２（ａ）〜（ｆ）、図１３（ａ）〜（ｆ）においては、それぞれ、正孔電流密度、電子電流密度、温度をグラデーションにより示している。

表１に示すように、比較例１はＲａ＜Ｒｂとなり、上記数式１を満たさない。
そして、図１０に示すように、比較例１においては、点（ａ）〜点（ｆ）の範囲で、電圧と電流との間に明確な正の相関関係がなく、点（ｂ）〜点（ｆ）の範囲の大部分においては、負の相関関係が認められる。すなわち、この範囲においては、横型ＤＭＯＳ３０のソース−ドレイン間は負性抵抗となっている。このため、一旦、一部の横型ＤＭＯＳ３０に電流が流れると、この横型ＤＭＯＳに集中的に電流が流れてしまい、他のＤＭＯＳ３０には電流が流れにくくなる。

これを現象的に見ると、以下のようになる。すなわち、図１１（ｂ）に示すように、早い段階からｎ^＋形ソース層１３に正孔電流が流入する。これにより、図１０に示すように、寄生ｎｐｎトランジスタ３５がスナップバックし、図１２（ｃ）〜（ｆ）に示すように、１つの横型ＤＭＯＳ３０に電子電流が集中して流れる。この結果、図１３（ｅ）及び（ｆ）に示すように、この横型ＤＭＯＳ３０が局所的に加熱されてしまう。そして、この温度が許容範囲を超えると、半導体装置が破壊されてしまう。

（第２試験例）
次に、上記数式１の妥当性について、さらに検討する。
表２に、横型ＤＭＯＳ３０について、ｐ^＋形バックゲート層１４の厚さＸｊｐを異ならせた例を示す。表１と同様に、表２に示す抵抗率の値及び抵抗値は相対値であり、抵抗値は上記数式３及び４を用いて計算した値である。
表２に示す実施例１及び実施例２は上記数式１を満たし、比較例２は上記数式１を満たさない。

図１４は、横軸にソース−ドレイン間の電圧をとり、縦軸にソース−ドレイン間に流れる電流をとって、Ｉ−Ｖ特性のシミュレーション結果を示すグラフ図である。
表２及び図１４に示すように、上記数式１を満たす「実施例１」及び「実施例２」については、電圧と電流との間に正の相関関係が存在する。このため、サージ電流が印加されても、電流集中が生じにくい。一方、上記数式１を満たさない「比較例２」については、電圧と電流との間に明確な正の相関関係が認められない。このため、サージ電流が印加されると、最初にスナップバックした寄生ｎｐｎトランジスタを含む横型ＤＭＯＳに電流が集中する。

このように、上記数式１を満たすか否かと、Ｉ−Ｖ特性が正の相関関係を持つか否かとの間には、一義的な関係が認められた。従って、半導体装置１にサージ電流が入力されたときに一部の横型ＤＭＯＳ３０に電流が集中するか否かの指標として、上記数式１は妥当であるといえる。

なお、上述の実施形態においては、半導体装置１にｎチャネル形の横型ＤＭＯＳ３０を形成する例について説明したが、ｐチャネル形の横型ＤＭＯＳを形成してもよい。また、半導体装置に形成するトランジスタは横型ＤＭＯＳには限定されず、ソース層とバックゲート層とが近接して配置されている半導体装置であれば、本実施形態を好適に適用可能である。また、半導体装置には、埋込電極層及びリサーフ層を設けてもよい。

以上説明した実施形態によれば、サージ電流に対する耐性が高い半導体装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１：半導体装置、１０：半導体基板、１１：ｎ形ウェル、１２：ｐ形ウェル、１３：ｎ^＋形ソース層、１３ａ：部分、１４：ｐ^＋形バックゲート層、１４ａ：部分、１５：ｎ^＋形ドレイン層、２１：トレンチ、２２：素子分離絶縁膜、２３：ゲート絶縁膜、２４：ゲート電極、２５：絶縁膜、２７：ソース電極、２８：バックゲート電極、２９：ドレイン電極、３０：横型ＤＭＯＳ、３１：界面、３２：電子、３３：正孔、３５：寄生ｎｐｎトランジスタ、３６：チャネル領域、３６ａ、３６ｂ：部分、Ｂ：点、Ｃ、Ｄ、Ｅ：領域、Ｌｇ：Ｘ方向におけるｎ形ウェル１１とｎ^＋形ソース層１３との間の距離、Ｒａ：Ｘ方向におけるｐ形ウェル１２の抵抗値であって、ｎ形ウェル１１との界面とｎ^＋形ソース層１３との界面との間の抵抗値、Ｒｂ：Ｙ方向におけるｐ形ウェル１２の抵抗値であって、ｎ^＋形ソース層１３の中点に相当する位置とｐ^＋形バックゲート層１４の中点に相当する位置との間の抵抗値、Ｗｎ：Ｙ方向におけるｎ^＋形ソース層１３の長さの半分、Ｗｐ：Ｙ方向におけるｐ^＋形バックゲート層１４の長さの半分、Ｘｊｎ：ｎ^＋形ソース層１３の深さ、Ｘｊｐ：ｐ^＋形バックゲート層１４の深さ、ρ_ｃ：チャネル領域３６の抵抗率

Claims (5)

1. 第１導電形の第１半導体層と、
   前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、
   前記第２半導体層上の一部に設けられ、前記第１半導体層から離隔し、第１方向に沿って交互に配列された第１導電形の第３半導体層及び第２導電形であって実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第４半導体層と、
   前記第１半導体層上の一部に設けられ、前記第２半導体層から離隔し、第１導電形であり、その実効的な不純物濃度が前記第１半導体層の実効的な不純物濃度よりも高い第５半導体層と、
   前記第２半導体層上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   前記第３半導体層に接続された第１電極と、
   前記第４半導体層に接続された第２電極と、
   前記第５半導体層に接続された第３電極と、
   前記第１半導体層の上面における前記第２半導体層と前記第５半導体層との間の領域に形成された凹部内に設けられた素子分離絶縁膜と、
   を備え、
   前記第３半導体層及び前記第４半導体層における実効的な不純物濃度は、１．０×１０^１８ｃｍ^−３以上であり、
   前記第１方向に対して直交する第２方向における前記第２半導体層の抵抗値であって、前記第１半導体層との界面と前記第３半導体層との界面との間の抵抗値は、前記第１方向における前記第２半導体層の抵抗値であって、前記第３半導体層の中点に相当する位置と前記第４半導体層の中点に相当する位置との間の抵抗値よりも大きく、
   前記第２方向における前記第１半導体層と前記第３半導体層との距離をＬｇとし、前記第１方向における前記第３半導体層の長さの半分をＷｎとし、前記第３半導体層の深さをＸｊｎとし、前記第１方向における前記第４半導体層の長さの半分をＷｐとし、前記第４半導体層の深さをＸｊｐとするとき、下記数式を満たす半導体装置。
   
2. 第１導電形の第１半導体層と、
   前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、
   前記第２半導体層上の一部に設けられ、前記第１半導体層から離隔し、第１方向に沿って交互に配列された第１導電形の第３半導体層及び第２導電形であって実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第４半導体層と、
   前記第２半導体層上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   を備え、
   前記第１方向に対して直交する第２方向における前記第２半導体層の抵抗値であって、前記第１半導体層との界面と前記第３半導体層との界面との間の抵抗値は、前記第１方向における前記第２半導体層の抵抗値であって、前記第３半導体層の中点に相当する位置と前記第４半導体層の中点に相当する位置との間の抵抗値よりも大きい半導体装置。
3. 第１導電形の第１半導体層と、
   前記第１半導体層上の一部に設けられた第２導電形の第２半導体層と、
   前記第２半導体層上の一部に設けられ、前記第１半導体層から離隔し、第１方向に沿って交互に配列された第１導電形の第３半導体層及び第２導電形であって実効的な不純物濃度が前記第２半導体層の実効的な不純物濃度よりも高い第４半導体層と、
   前記第２半導体層上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   を備え、
   前記第２方向における前記第１半導体層と前記第３半導体層との距離をＬｇとし、前記第１方向における前記第３半導体層の長さの半分をＷｎとし、前記第３半導体層の深さをＸｊｎとし、前記第１方向における前記第４半導体層の長さの半分をＷｐとし、前記第４半導体層の深さをＸｊｐとするとき、下記数式を満たす半導体装置。
   
4. 前記第１半導体層上の一部に設けられ、前記第２半導体層から離隔し、第１導電形であり、その実効的な不純物濃度が前記第１半導体層の実効的な不純物濃度よりも高い第５半導体層と、
   前記第３半導体層に接続された第１電極と、
   前記第４半導体層に接続された第２電極と、
   前記第５半導体層に接続された第３電極と、
   前記第１半導体層の上面における前記第２半導体層と前記第５半導体層との間の領域に形成された凹部内に設けられた素子分離絶縁膜と、
   をさらに備えた請求項２または３に記載の半導体装置。
5. 前記第３半導体層及び前記第４半導体層における実効的な不純物濃度は、１．０×１０^１８ｃｍ^−３以上である請求項２〜４のいずれか１つに記載の半導体装置。