JP2014033341A - 半導体装置とその制御方法 - Google Patents

Abstract

【課題】電源雑音、スイッチ雑音、演算増幅器の雑音の出力への伝搬を抑制する。
【解決手段】スイッチトキャパシタ回路は、サンプリング期間Ａでは、容量Ｃ１の第１端子をノードＮ１に接続しＣ１の第２端子を基準電位ＶＭに接続し、容量Ｃ２の両端を基準電位ＶＭに接続して電荷を放電するか又は電荷を保持し、出力期間Ａでは、Ｃ１の第１端子をノードＮ０に接続し第２端子を演算増幅器ＡＭＰの反転入力端子（−）に接続し、Ｃ２の第１、第２端子を出力端子と反転入力端子（−）に接続し、サンプリング期間ＢではＣ２の第１端子をノードＮ１に接続し第２端子を基準電位ＶＭに接続し、前記Ｃ１の両端を基準電位ＶＭに接続して電荷を放電するか又は電荷を保持し、出力期間Ｂでは、Ｃ２の第１端子をノードＮ０に接続し第２端子を反転入力端子（−）に接続し、Ｃ１の第１、第２端子を出力端子と反転入力端子（−）に接続する。
【選択図】図１７

Description

本発明は、半導体装置と制御方法に関する。

図１は、容量（キャパシタ、コンデンサともいう）とスイッチとの組み合せで擬似的に抵抗を実現するスイッチトキャパシタを備えたスイッチトキャパシタフィルタの関連技術の一例（関連技術１）を示す図である（特許文献１の図１１参照、ただし、参照符号等と、構成の一部は相違している）。

図１において、ＶＨ、ＶＭ、ＶＬはそれぞれ高電位、中電位、低電位が与えられる電源端子である（ＶＨ＞ＶＭ＞ＶＬ）。ＶＨ、ＶＭ、ＶＬ端子とノードＮ１間にはスイッチＳＷ１、ＳＷ２、ＳＷ３がそれぞれ接続されており、入力デジタル信号値（３値）が＋１、０、−１のとき、それぞれ、制御信号Ｈ、Ｍ、Ｌが活性化され、スイッチＳＷ１、ＳＷ２、ＳＷ３がオンとされ、ノードＮ１にＶＨ、ＶＭ、ＶＬが印加される。なお、特許文献１の図１１では、図１のノードＮ１を入力端子ＩＮとしてアナログ電圧が入力端子ＩＮに印加される構成とされている（入力デジタル信号（＋１、０、−１）に応じてオン・オフされるスイッチＳＷ１、ＳＷ２、ＳＷ３は備えていない）。図１の例では、入力電圧Ｖｉｎを、アナログ電圧ＶＨ−ＶＭ、ＶＭ−ＶＭ、ＶＬ−ＶＭのいずれかの電圧に限定している。

ノードＮ１とノードＮ２との間には、クロック信号φ１でオン・オフされるスイッチ１０１が接続され、基準電位（ＶＭ）とノードＮ２間には、クロック信号φ２でオン・オフされるスイッチ１０２が接続されている。ノードＮ２とノードＮ３との間には容量（キャパシタ）Ｃ１が接続されている。ノードＮ３と端子ＶＭ間には、クロック信号φ１でオン・オフされるスイッチ１０３が接続され、ノードＮ３とノードＮ４との間には、クロック信号φ２でオン・オフされるスイッチ１０４が接続されている。ノードＮ４は演算増幅器ＡＭＰの反転入力端子（−）に接続され、ノードＮ４（反転入力端子）と出力端子ＯＵＴ間には、容量（帰還容量）Ｃ０が接続されている。演算増幅器ＡＭＰの非反転入力端子（＋）は基準電位（ＶＭ）に接続されている。ノードＮ５と基準電位（ＶＭ）間には、クロック信号φ１でオン・オフされるスイッチ１０５が接続されている。ノードＮ４とＮ５間には、クロック信号φ２でオン・オフされるスイッチ１０６が接続されている。ノードＮ５とＮ６間には容量Ｃ２が接続されている。ノードＮ６と基準電位（ＶＭ）間には、クロック信号φ１でオン・オフされるスイッチ１０７が接続されている。ノードＮ６と出力端子ＯＵＴ間には、クロック信号φ２でオン・オフされるスイッチ１０８が接続されている。実際は、スイッチ１０１、１０７は、φ１を遅延させた信号φ１ｄでオン、オフされる。スイッチ１０２、１０８は、φ２を遅延させた信号φ２ｄでオン、オフされる。φ１ｄとφ２のＨｉｇｈ期間は重ならず、φ２ｄとφ１のＨｉｇｈ期間は重ならない。図１では、簡単のため、φ１ｄ、φ２ｄをφ１、φ２で表している。

図２は、図１の動作を説明するためのタイミング図である。スイッチトキャパシタフィルタは、第１の期間で、入力信号Ｖｉｎを電荷としてサンプリングし、第２の期間でサンプリングした電荷を積分する。第１の期間をサンプリング期間、第２の期間を積分期間という。φ１、φ２はＨｉｇｈパルス期間が互いに重ならないクロックである。φ１（φ１ｄ）がＨｉｇｈ、φ２がＬｏｗのとき、図１のスイッチ１０３、１０５、１０１、１０７がオンし、スイッチ１０２、１０４、１０６、１０８はオフである。このとき、ノードＮ２はノードＮ１に接続され、ノードＮ３は端子ＶＭに接続され、ノードＮ３とＮ４とは非接続であり、ノードＮ１の電圧とＶＭ端子との差電圧（入力電圧）が容量Ｃ１にサンプリングされる（図２の「サンプリング期間」）。このとき、容量Ｃ２の両端のノードＮ５、Ｎ６は共通に基準電位に接続され（Ｎ５、Ｎ６は、ノードＮ４、出力端子ＯＵＴから非接続とされる）、容量Ｃ２の蓄積電荷Ｑ２は０とされる。

ノードＮ４は、演算増幅器（ＡＭＰ）の反転入力端子（−）の非反転入力端子（＋）との間のイマジナリショートを考慮すると、非反転入力端子（＋）が接続する基準電位ＶＭと等しい。入力信号Ｖｉｎについてサンプリング期間終了時のサンプリング値をＶｉｎ［ｉ］（ｉは整数）、Ｖｉｎ［ｉ］をｚ変換したものをＶｉｎ（ｚ）、出力信号Ｖｏｕｔについて積分期間終了時のサンプリング値をＶｏｕｔ［ｉ］、Ｖｏｕｔ［ｉ］をｚ変換したものをＶｏｕｔ（ｚ）とする。容量Ｃ０の端子間電圧は、出力電圧とノードＮ４間の電圧Ｖｏｕｔとされる。サンプリング期間終了時における容量Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２は、ｚ関数を用いて以下の式で表される。

Q0 = C0・Vout(z)・z^-1
Q1 = C1・Vin(z)
Q2 =０

なお、z^−ｎは離散時間の時間シフト（時間遅れ）を表し、Vout(z)・z^-1は、現サイクルの１サイクル前の出力電圧Ｖｏｕｔの電圧を表している。

クロック信号φ２がＨｉｇｈ、φ１がＬｏｗのときのとき、スイッチ１０２、１０４、１０６、１０８がオンし、スイッチ１０１、１０３、１０５、１０７はオフであり、ノードＮ２は端子ＶＭの電位とされる。容量Ｃ１の一端のノードＮ３がノードＮ４に接続され、容量Ｃ１でサンプリングされた入力電圧が反転入力端子（−）に伝達される。容量Ｃ２の両端（ノードＮ６とノードＮ５）は出力端子ＯＵＴとノードＮ４（反転入力端子（−））にそれぞれ接続され、演算増幅器ＡＭＰの帰還容量は、並列接続されたＣ０とＣ２からなる。積分期間終了時における容量Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２は、ｚ変換を用いて以下の式で表される。
Q0 = C0・Vout(z)
Q1 = ０
Q2 =C2・Vout(z)

各容量に蓄積されているサンプリング期間終了時の電荷と積分期間終了時の電荷について電荷保存則から以下が成り立つ。

(C0+C2)・Vout(z) = C0・Vout(z)・z^-1 + C1・Vin(z) ・・・(1)

したがって、Ｖｉｎ（ｚ）、Ｖｏｕｔ（ｚ）の間で次式（２）が成り立つ。

すなわち、入力信号に対して１次のローパスフィルタ特性を有する（特許文献１の式（１）に対応）。このように、図１の構成は、特許文献１の図１１の構成において、入力信号（アナログ信号ＶｉｎがＶＨ−ＶＭ、ＶＭ−ＶＭ、Ｖｌ−ＶＭ）の３つの値しかとらない場合であり、入力信号、スイッチの雑音、演算増幅器ＡＭＰの雑音の出力端子への伝達特性は特許文献１の図１１と同一である（スイッチの雑音、演算増幅器ＡＭＰの雑音の出力端子への伝達特性の詳細は、特許文献１の段落００１４〜００２２等の記載が参照される）。

スイッチの雑音と演算増幅器の雑音を低減する関連技術として、特許文献１には、図３に示すような構成（関連技術２）が開示されている。なお、図３と、特許文献１の図１とは、参照符号等が相違しているほか、特許文献１の図１では、入力端子にはアナログ信号が印加されるが、図３では、デジタル信号＋１、０、−１に対応して制御信号Ｈ、Ｍ、Ｌがそれぞれ活性化され、ＶＨ−ＶＭ、ＶＭ−ＶＭ、ＶＬ−ＶＭが選択される点が相違している。すなわち、図３の構成は、特許文献１の図１において、入力信号（アナログ信号ＶｉｎがＶＨ−ＶＭ、ＶＭ−ＶＭ、Ｖｌ−ＶＭ）の３つの値しかとらない場合であり、入力信号、スイッチの雑音、演算増幅器ＡＭＰの雑音の出力端子への伝達特性は、特許文献１の図１と同一である。図３を参照すると、ＶＨ、ＶＭ、ＶＬの端子とノードＮ１間には、３つのスイッチＳＷ１、ＳＷ２、ＳＷ３が接続され、入力デジタル信号値（３値）が＋１、０、−１に対応してそれぞれスイッチＳＷ１、ＳＷ２、ＳＷ３がオンとされる。ノードＮ１、Ｎ２間にはスイッチ１０１が接続され、ノードＮ２と端子ＶＭ間にはスイッチ１０２が接続されている。

ノードＮ２とＮ３間には容量Ｃ１が接続され、ノードＮ３とＮ４間にはスイッチ１０４が接続され、端子ＶＭとノードＮ３間にはスイッチ１０３が接続されている。ノードＮ４は演算増幅器（ＡＭＰ）の反転入力端子（−）に接続され、ノードＮ４と出力端子ＯＵＴ間に容量Ｃ０が接続されている。ノードＮ４とＮ５間にはスイッチ１０６が接続され、ノードＮ５とＶＭ端子間にはスイッチ１０５が接続されている。ノードＮ５とＮ６間には容量Ｃ２が接続されている。ノードＮ６と出力端子ＯＵＴ間にはスイッチ１０８が接続され、ノードＮ６とＶＭ端子間にはスイッチ１０７が接続されている。ノードＮ１とＮ６の間にはスイッチ１０９が接続され、ノードＮ２と出力端子ＯＵＴ間にはスイッチ１１０が接続されている。

φ１Ａ、φ１Ｂは、クロック信号φ１（図２参照）を２分周したクロック信号であり、位相が互いに１８０度異なる。φ２Ａ、φ２Ｂは、クロック信号φ２を２分周したクロック信号であり、位相が互いに１８０度異なる。スイッチ１０１、１０３はφ１ＡがＨｉｇｈのときオンし、スイッチ１０２、１０８はφ２ＡがＨｉｇｈのときオンする。スイッチ１０９、１０５はφ２ＡがＨｉｇｈのときオンし、スイッチ１０７、１１０はφ２ＢがＨｉｇｈのときオンする。スイッチ１０４、１０６はφ２がＨｉｇｈのときオンする。なお、φ２がＨｉｇｈのとき、φ２Ａ又はφ２ＢがＨｉｇｈとされる。

図４は、図３の動作を説明するタイミング図である。

スイッチトキャパシタフィルタは、サンプリング期間Ａ、積分期間Ａ、サンプリング期間Ｂ、積分期間Ｂを１サイクルとする。入力信号Ｖｉｎについてサンプリング期間Ａ、Ｂ終了時のサンプリング値をＶｉｎ［ｉ］（ｉは整数）、出力信号Ｖｏｕｔについてサンプリング期間Ａ、Ｂ終了時のサンプリング値をＶｏｕｔ［ｉ］（ｉは整数）とする。サンプリング期間Ａ及び積分期間Ａによる伝達関数と、サンプリング期間Ｂ及び積分期間Ｂによる伝達関数が異なるため、サンプリング期間Ａ終了時の入力信号をＶｉｎＡ［ｉ］、サンプリング期間Ｂ終了時の入力信号をＶｉｎＢ［ｉ］、積分期間Ａ終了時の入力信号をＶｏｕｔＡ（ｉ）、積分期間Ｂ終了時の入力信号をＶｏｕｔＢ［ｉ］とする。上記は、サンプリング期間Ａ終了時及び積分期間Ａ終了時を２×ｊ−１番目（ｊ＝１、２、・・・の整数）のサンプリング、サンプリング期間Ｂ終了時及び積分期間Ｂ終了時を２×ｊ番目（ｊ＝１、２、・・・の整数）のサンプリングとすると、
VinA[2j-1] = Vin[2j-1]、
VinA[2j] = 0
VinB[2j-1] = 0、
VinB[2j] = Vin[2j]
となる。

したがって、入力電圧Ｖｉｎ［ｉ］（ｉ＝１、２、・・・）に関して、
Vin[i] = VinA[i] + VinB[i]

同様に、出力電圧に関して、
VoutA[2j-1] = Vout[2j-1]、
VoutA[2j] = 0、
VoutB[2j-1] = 0、
VoutB[2j] = Vout[2j]

したがって、出力電圧Ｖｏｕｔ［ｉ］に関して、
Vout[i] = VoutA[i] + VoutB[i]

Ｖｉｎ［ｉ］、ＶｉｎＡ［ｉ］、ＶｉｎＢ［ｉ］、Ｖｏｕｔ［ｉ］、ＶｏｕｔＡ（ｉ）、ＶｏｕｔＢ［ｉ］をそれぞれｚ変換したものをＶｉｎ（ｚ）、ＶｉｎＡ（Ｚ）、ＶｉｎＢ（ｚ）、Ｖｏｕｔ（ｚ）、ＶｏｕｔＡ（ｚ）、ＶｏｕｔＢ（ｚ）とする。また、雑音Ｖｎについて、サンプリング期間又は積分期間終了時のサンプリング値Ｖｎ（ｉ）（ｉは整数）とし、Ｖｎ（ｉ）をｚ変換したものをＶｎ（ｚ）とする。また、サンプリング期間Ａ及び積分期間Ａによる伝達関数と、サンプリング期間Ｂ及び積分期間Ｂによる伝達関数が異なるため、サンプリング期間Ａ及び積分期間Ａ終了時の雑音をＶｎＡ（ｉ）、サンプリング期間Ｂ及び積分期間Ｂ終了時の入力信号をＶｎＢ（ｉ）とする。上記は、サンプリング期間Ａ終了時及び積分期間Ａ終了時を２×ｊ−１番目（ｊ＝１、２、・・・の整数）のサンプリング、サンプリング期間Ｂ終了時及び積分期間Ｂ終了時を２×ｊ番目（ｊ＝１、２、・・・の整数）のサンプリングとすると、以下の式で表される。

VnA[2j-1] = Vn[2j-1]、
VnA[2j] = 0
VnB[2j-1]=0、
VnB[2j] = Vn[2j]
Vn[i] = VnA[i] + VnB[i]

まず，入力信号の伝搬について説明する。図５、図６は、図３の動作を説明する図である。以下、図４と、図５、図６を参照して動作を説明する。サンプリング期間Ａでは、クロック信号φ１ＡがＨｉｇｈであり、スイッチ１０１、１０３がオンし、Ｃ１にはノードＮ１の電圧ＶｉｎＡ（ｚ）（図３のノードＮ１と基準電位ＶＭの差電圧）が蓄積される。各容量Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２は、ｚ関数を用いて以下の式で与えられる（図５（Ａ）参照）。ＶｏｕｔＢ（ｚ）・ｚ^−１は、直前の積分期間Ｂにおける出力端子ＯＵＴの出力電圧Ｖｏｕｔである。なお、ｚ変換において離散時間の時間単位は、図４のクロックφ２の１サイクルに対応している。

Q0 = C0・VoutB(z)・z^-1
Q1 = C1・VinA(z)
Q2 = 0

積分期間Ａでは、φ１ＡがＬｏｗ、φ２Ａ、φ２がＨｉｇｈとなり、スイッチ１０１、１０３がオフ、スイッチ１０２、１０４、１０６、１０８がオンする（図５（Ｂ）参照）。図５（Ｂ）では、Ｃ１の一端は、オン状態のスイッチ１０２を介して基準電位（ＶＭ）に接続され、Ｃ１の他端はオン状態のスイッチ１０４を介して、演算増幅器ＡＭＰの反転入力端子（−）に接続され（反転入力端子（−）の電位は、非反転入力端子（＋）の電である基準電位ＶＭに等しい）、Ｃ１の両端がＶＭとなり、その電荷は０となる。Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・VoutA(z)
Q1 = 0
Q2 = C2・VoutA(z)

したがって、各容量に蓄積されているサンプリング期間Ａ終了時の電荷と積分期間Ａ終了時の電荷について、電荷保存則から、以下が成り立つ。

(C0+C2)・VoutA(z) = C0・VoutB(z)・z^-1 + C1・VinA(z) ・・・(3)

サンプリング期間Ｂでは、φ１ＢがＨｉｇｈとされ、スイッチ１０９、１０５がオンし、Ｃ２にノードＮ１の電圧ＶｉｎＢ（ｚ）が蓄積される（図６（Ａ）参照）。Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２はｚ関数を用いて以下の式で与えられる。ＶｏｕｔＡ（ｚ）・ｚ−１は直前の積分期間Ａにおける出力端子ＯＵＴの出力電圧ＶｏｕｔＡである。

Q0 = C0・VoutA(z)・z^-1
Q1 = 0
Q2 = C2・VinB(z)

積分期間Ｂでは、φ１ＢがＬｏｗ、φ２Ｂ、φ２がＨｉｇｈとなり、スイッチ１０９、１０５がオフ、スイッチ１０７、１１０、１０８、１０４がオンする（図６（Ｂ）参照）。図６（Ｂ）では、Ｃ２の一端は基準電位（ＶＭ）に接続され、Ｃ２の他端は演算増幅器ＡＭＰの反転入力端子（−）に接続され（反転入力端子（−）の電位は基準電位）、Ｃ２の電荷は０となる。Ｃ０、Ｃ１、Ｃ２の電荷Ｑ０、Ｑ１、Ｑ２は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・VoutB(z)
Q1 = C1・VoutB(z)
Q2 = 0

各容量に蓄積されているサンプリング期間Ｂ終了時の電荷と積分期間Ｂ終了時の電荷について電荷保存則から、以下が成り立つ。

(C0+C2)・VoutB(z) = C0・VoutA(z)・z^-1 + C2・VinB(z) ・・・(4)

Ｃ１＝Ｃ２とすると、式（３）、（４）から入力信号の出力端子への伝達特性は次式（５）で与えられる。

すなわち、入力信号に対して１次のローパスフィルタ特性を有する。なお、図１（関連技術１）の伝達特性を表す式（２）においてＣ１＝Ｃ２とすれば、式（５）と式（２）は同じ式となる。よって、Ｃ１＝Ｃ２の条件では、図１（関連技術１）と図３（関連技術２）の入力信号の出力端子への伝達特性は同一である。

サンプリング期間Ａでは、入力電圧はＣ１（入力容量）にサンプリングされ、容量Ｃ０と並列に演算増幅器ＡＭＰの出力端子ＯＵＴと反転入力端子（−）間に接続される帰還容量はＣ２とされる。サンプリング期間Ｂでは、入力電圧は入力容量Ｃ２にサンプリングされ、容量Ｃ０と並列に演算増幅器ＡＭＰの出力端子ＯＵＴと反転入力端子（−）間に接続される帰還容量はＣ１とされる。クロック信号φ２のサイクル毎に、入力容量と帰還容量がＣ１、Ｃ２で交互に入れ替えられる。

次にスイッチ１０２と１０４の雑音の伝搬について説明する。図７、図８は、図３のスイッチの雑音の伝搬を説明する図である。スイッチ１０２、１０４の雑音としてスイッチ１０２に直列に電圧源Ｖｎ（雑音源）があるものとする。また、スイッチの雑音の伝搬のみを示すために、入力信号は常に０とする。

サンプリング期間Ａでは、図７（Ａ）に示す接続構成となり、Ｃ１の電荷は放電され、Ｑ１＝０、Ｃ０、Ｃ２に蓄積されていた電荷はそのまま保持される。Ｃ０、Ｃ２に蓄積されていた電荷とは、直前の積分期間Ｂ終了時の電荷のことである。サンプリング期間終了時、容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷はｚ関数を用いて以下の式で表される。

Q0 = C0・VoutB(z)・z^-1
Q1 = 0
Q2 = 0

積分期間Ａでは、図７（Ｂ）に示す接続となり、容量Ｃ１には、雑音ＶｎＡ（ｚ）の電荷がサンプリングされ、Ｃ０、Ｃ２にも同じだけの電荷が転送される。積分期間Ａ終了時の容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷はｚ関数を用いて以下の式で表される。

Q0 = C0・VoutA(z)
Q1 = -C1・VnA(z)
Q2 = C2・VoutA(z)

各容量に蓄積されるサンプリング期間Ａ終了時の電荷と積分期間Ａ終了時の電荷について電荷保存則から、以下が成り立つ。

(C0+C2)・VoutA(z) = C0・VoutB(z)・z^-1 + C1・VnA(z) ・・・(6)

サンプリング期間Ｂでは、図８（Ａ）に示す接続となり、容量Ｃ２に蓄積されていた電荷は放電され、Ｃ１、Ｃ２の電荷はそのまま保持される。サンプリング期間Ｂ終了時の容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・VoutA(z)・z^-1
Q1 = -C1・VnA(z)・z^-1
Q2 = 0

積分期間Ｂでは、図８（Ｂ）に示す接続となり、容量Ｃ１にサンプリングされ保持されていた雑音の電荷Ｑ１は、容量Ｃ１、Ｃ０に分配される。Ｃ０に分配される雑音の電荷は、積分期間Ａ（積分期間Ａ）終了時とは逆極性であり、積分期間Ａ（積分期間Ａ）終了時にＣ０で積分された雑音電荷をキャンセルする。容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷はｚ関数を用いて以下の式で表される。

Q0 = C0・VoutB(z)
Q1 = C1・VoutB(z)
Q2 = 0

各容量に蓄積される、サンプリング期間Ｂ終了時の電荷と積分期間Ｂ終了時の電荷について電荷保存則を適用すると、以下が成り立つ。

(C0+C1)・VoutB(z) = C0・VoutA(z)・z^-1 - C1・VnA(z)・z^-1 ・・・(7)

容量Ｃ１、Ｃ２の容量値が等しいとすると、スイッチ１０２、１０４の雑音の出力への伝達特性は以下の式で与えられる。

雑音ＶｎＡ（ｚ）には、上記伝達関数の分子の差分演算(1-z^-1)（１次の微分）が掛かり、低い周波数ほど減衰させることがわかる。スイッチ１０７、１０６の雑音の伝搬についても、スイッチ１０２、１０４と同様である。

一方、図１でのスイッチの雑音の伝達特性は、特許文献１の式（３）よりＣ１＝Ｃ２とすると、以下のように表される。

式（９）より、図１では、低い周波数のスイッチの雑音は減衰しない。このため、図１と比べて、図３は、低い周波数のスイッチの雑音を低減できることが分かる。

次に演算増幅器（ＡＭＰ）の雑音の伝搬について説明する。図９、図１０は、図３の演算増幅器の雑音の伝搬を説明する図である。ここで、演算増幅器の雑音として、演算増幅器の反転入力端子に電圧源Ｖｎ（雑音源）があるものとする。また、演算増幅器の雑音の伝搬のみを示すために、入力信号は常に０とする。サンプリング期間Ａでは、図９（Ａ）に示す接続となり、Ｃ１の電荷は放電され、Ｑ１＝０、Ｃ０、Ｃ２に蓄積されていた電荷はそのまま保持される。Ｃ０、Ｃ２に蓄積されていた電荷とは積分期間Ｂ終了時の電荷のことである。容量Ｃ２は、積分期間Ｂ終了時にサンプリングされた雑音電荷である。サンプリング期間Ａ終了時、容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・（VoutB(z) - VnB(z)）・z^-1
Q1 = 0
Q2 = -C2・VnB(z)・z^-1

積分期間Ａでは、図９（Ｂ）に示す接続となり、積分期間Ａ終了時、容量Ｃ１に、演算増幅器の雑音Ｖｎの電荷がサンプルされ、Ｃ０とＣ２にも合わせて同じだけの電荷が転送される。前の積分期間Ｂ終了時に容量Ｃ２でサンプリングされて保持されていた雑音電荷は、Ｃ２とＣ０に分配される。Ｃ０に分配される電荷の極性は、前の積分期間Ｂ終了時とは逆極性である。すなわち、前の積分期間Ｂ終了時の電荷をキャンセルする。積分期間Ａ終了時の容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・(VoutA(z) - VnA(z)）
Q1 = -C1・VnA(z)
Q2 = C2・(VoutA(z) - VnA(z)）

各容量に蓄積される、サンプリング期間Ａ終了時の電荷と積分期間Ａ終了時の電荷について電荷保存則を適用すると、以下が成り立つ。

(C0+C2)・(VoutA(z) - VnA(z)) = C0・(VoutB(z) -VnB(z))・z^-1 - C2・VnB(z)・z^-1 + C1・VnA(z) ・・・(10)

サンプリング期間Ｂでは、図１０（Ａ）に示す接続となり、Ｃ２の電荷は放電され、Ｑ２＝０、Ｃ０、Ｃ１に蓄積されていた電荷はそのまま保持される。Ｃ１に蓄積されていた電荷とは、積分期間Ｂ終了時にサンプリングされた雑音電荷でありそのまま保持される。
サンプリング期間Ａ終了時、容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・(VoutA(z) - VnA(z))・z^-1
Q2 = 0
Q1 = -C1・VnA(z)・z^-1

積分期間Ｂでは、図１０（Ｂ）に示す接続となり、積分期間Ｂ終了時、容量Ｃ２に、演算増幅器の雑音ＶｎＢの電荷がサンプルされ、Ｃ０とＣ１にも合わせて同じだけの電荷が転送される。積分期間Ａ終了時に容量Ｃ２でサンプリングされて保持されていた雑音電荷は、Ｃ１とＣ０に分配される。Ｃ０に分配される電荷の極性は積分期間Ａ終了時とは逆極性である。すなわち、積分期間Ａ終了時の電荷をキャンセルする。積分期間Ｂ終了時の容量Ｃ０、Ｃ１、Ｃ２の蓄積電荷は、ｚ関数を用いて以下の式で与えられる。

Q0 = C0・（VoutB(z) - VnB(z)）
Q2 = -C2・VnB(z)
Q1 = C1(VoutB(z) - VnB(z)）

各容量に蓄積される、サンプリング期間Ｂ終了時の電荷と積分期間Ｂ終了時の電荷について電荷保存則を適用すると、以下が成り立つ。

(C0+C1)・(VoutB(z) - VnB(z)) = C2・(VoutA(z) -VnA(z))・z^-1 - C1・VnA(z)・z^-1 + C2・VnB(z) ・・・(11)

したがって、式（１０）、（１１）から、C1=C2とすると、演算増幅器の雑音の出力への伝達特性は以下で与えられる。

一方、図１における演算増幅器の雑音の伝達特性は、特許文献１の段落００２２の式（４）より、C1=C2とすると、次式（１３）のように表される。

式（１２）と（１３）等において、（１−ｚ^−１）は直流で０である（低周波で≒０）。式（１３）と式（１２）から、ＤＣ（低周波）でのゲインは、図１では２倍（式（１３））、図３では、１倍である（式（１２））。したがって、図３では、図１に対して、ＤＣ（低周波）の演算増幅器の雑音を半減できることが分かる。

なお、特許文献２には、デルタシグマ法を利用したオーバサンプリング技術を用いたスイッチトキャパシタ１ビットＤＡＣ（デジタルアナログ変換器）が開示されている。

特開２０１１−１９３２４７号公報 特開平１０−７０４６６号公報

以下に関連技術の分析を与える。

図１６（Ａ）、図１６（Ｂ）は、それぞれ、図１、図３の関連技術１、２の入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御信号を表形式にまとめたものである。図１６（Ａ）、（Ｂ）において、
Ｄａｔａは、現在の入力デジタルデータ、
Ｄａｔａｚは、現在の入力デジタルデータの１つ前の入力デジタルデータ、
Ｉｎｐｕｔは、入力容量、
Ｆｅｅｄｂａｃｋは、帰還容量、
Ｄａｔａｚの「＊」は任意のデータである、
ことを表す。

Ｉｎｐｕｔのφ１、φ２の欄は、それぞれサンプリング期間（φ１）、積分期間（φ２）に入力容量でサンプリングするデジタル値を表している。ここで、積分期間に入力容量でサンプリングするデジタル値（Ｉｎｐｕｔのφ２の欄）は、符号反転して出力される。なお、図１６（Ａ）、（Ｂ）では、積分期間に入力容量でサンプリングするデジタル値は常に０である。後述する図１６（Ｃ）のＩｎｐｕｔのφ２の欄に記載しているデジタル値は、Ｄａｔａを符号反転した値とされる。このため、符号反転せずに出力される入力値に換算すると、Ｉｎｐｕｔのφ２の欄に記載しているデジタル値を符号反転した値となる（符号反転して出力される理由については、以下の段落０１０８等で説明する）。

Ｆｅｅｄｂａｃｋのφ１は、同じく、サンプリング期間（φ１）に、帰還容量でサンプリングするデジタル値を表している。

図１６（Ｂ）において、Ｆｅｅｄｂａｃｋのφ１の欄の「★」は、帰還容量が、サンプリングせずに、電荷を保持することを表す。図１６（Ｂ）において、Ｆｅｅｄｂａｃｋのφ２では、帰還容量は、サンプリングはせず、サンプリング期間にサンプリングした値を転送するだけである。図１６（Ｂ）において、Ｆｅｅｄｂａｃｋのφ１で、帰還容量がサンプリング期間に電荷を保持する場合を「★」としており、この場合、保持している値が分からないため、Ｆｅｅｄｂａｃｋのφ２の欄に、転送するデジタル値を記載している。これより、トータルの入力信号のデジタル値の算出には、Ｆｅｅｄｂａｃｋのφ１の値は含めず、Ｆｅｅｄｂａｃｋのφ２の値を含めることになる。

以上より、トータルの入力信号のデジタル値は、以下の式で表される。

(入力容量のφ１の値)−(入力容量のφ２の値)＋(帰還容量のφ２の値) ・・・(14)

Ｃａｌｃ（Ｄｉｇｉｔａｌ）の欄は、この算出式に対応する値を示している。

Ｃａｌｃ（Ａｎａｌｏｇ）は、Ｃａｌｃ（Ｄｉｇｉｔａｌ）をアナログ電圧にした値である。

Ｃｏｎｔｒｏｌは、スイッチＳＷ１、ＳＷ２、ＳＷ３の制御信号Ｈ、Ｍ、Ｌであり、値「１」はスイッチがＯＮ、値「０」は、スイッチのＯＦＦを表す。

図１６（Ａ）は、図１の入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御信号を示す図である。図１６（Ａ）を参照すると、図１では、入力容量はＣ１固定であり、帰還容量はＣ２固定である。

サンプリング期間の入力容量は、入力デジタルデータと同じ＋１、０、−１の３値のデジタル値をサンプリングする。

積分期間の入力容量Ｃ１、及び、サンプリング期間の帰還容量Ｃ２は、入力デジタルデータに関わらず、デジタル値「０」をサンプリングする（容量に蓄えられた電荷を全て放電することを意味する）。すなわち、図１、図２から、積分期間には、φ１がＬｏｗ、φ２がＨｉｇｈとなり、スイッチ１０２、１０４がオンし、スイッチ１０１、１０３がオフし、Ｃ１の一端であるノードＮ２は基準電位となり、Ｃ１の他端であるノードＮ３はノードＮ４に接続されて基準電位（ＶＭ）となり、Ｃ１の蓄積電荷＝０となる。また、サンプリング期間には、φ１がＨｉｇｈ、φ２がＬｏｗとなり、スイッチ１０５、１０７がオンし、スイッチ１０６、１０８がオフし、Ｃ２の両端ノードＮ５、Ｎ６は基準電位（ＶＭ）となり、Ｃ２の蓄積電荷＝０となる。これより、各容量Ｃ１、Ｃ２において、各期間にサンプリングされたデジタル値から算出されるトータルの入力信号のデジタル値は、図１６（Ａ）のＣａｌｃ（Ｄｉｇｉｔａｌ）に示すように、入力デジタルデータ（Ｄａｔａ）と同じ値となる。

３値のデジタル値に対応するアナログ電圧は、それぞれＶＨ−ＶＭ、０（＝ＶＭ−ＶＭ）、ＶＬ−ＶＭであるため、トータルの出力アナログ電圧は、Ｃａｌｃ（Ａｎａｌｏｇ）に示すように、入力デジタルデータ（Ｄａｔａ）に対応するアナログ電圧そのものである。

図１６（Ｂ）は、図３において、入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御信号を示す図である。図３では、入力容量がＣ１のときは、帰還容量はＣ２となり、入力容量がＣ２のときは、帰還容量はＣ１となる。また、入力容量、帰還容量として用いる容量Ｃ１、Ｃ２は１データごとに入れ替えられる。

積分期間の入力容量では、入力デジタルデータに関わらず、必ず、デジタル値「０」をサンプリングする。例えば図４の積分期間Ａでは、入力容量はＣ１であり、φ２Ａ、φ２がＨｉｇｈ、φ１Ａ、φ１Ｂ、φ２ＢがＬｏｗであるため、スイッチ１０２、１０４がオン、スイッチ１０１、１０３はオフし、Ｃ１の一端であるノードＮ２は基準電位となり、Ｃ１の他端であるノードＮ３はノードＮ４に接続されて基準電位（ＶＭ）となり、Ｃ１の蓄積電荷＝０となる。図４の積分期間Ｂでは、入力容量はＣ２であり、φ２Ｂ、φ２がＨｉｇｈ、φ１Ａ、φ２Ａ、φ１ＢがＬｏｗであるため、スイッチ１０７、１０６がオン、スイッチ１０８、１０９、１０５はオフし、Ｃ２の一端であるノードＮ６は基準電位、Ｃ２の他端であるノードＮ５はノードＮ４に接続され基準電位（ＶＭ）となり、Ｃ２の蓄積電荷＝０となる。

図３の関連技術２では、入力容量として用いた容量は、次のデータでは、帰還容量として用いる。このため、図１の関連技術１で行っていた、サンプリング期間の帰還容量でのデジタル値「０」のサンプリングが不要となり、サンプリング期間の帰還容量は、サンプリングせずに、電荷を保持することができる。図１６（Ｂ）のＦｅｅｄｂａｃｋのφ１の★はこのことを表している。

上記のように、図３に示した関連技術２では、サンプリング期間の帰還容量でサンプリングせずに電荷を保持することができるため、スイッチの雑音のサンプリング回数を減らすことができる。

また１データ前の積分期間の入力容量でサンプリングされた演算増幅器の雑音を相殺することができる。この他に関しては、図１６（Ｂ）は、図１６（Ａ）と同じである。すなわち、図１６（Ｂ）において、Ｃａｌｃ（Ｄｉｇｉｔａｌ）、Ｃａｌｃ（Ａｎａｌｏｇ）は、図１６（Ａ）と同じとなっている。

図１に示した関連技術１及び図３に示した関連技術２において、ＶＨ、ＶＭ、ＶＬは、例えば図１１のような電圧生成回路で生成される。図１１は、ＧＮＤ電位をＶＬとし、ＤＣ（直流）電源の出力電圧をＶＨとし、ＶＨとＶＬを抵抗Ｒ１、Ｒ２で分圧した電圧
(R1 × VH + R2 × VL) / (R1 + R2) ・・・(15)
をＶＭとしている。図１１において、ＶＭ端子とＶＬ端子間に接続された容量Ｃ１は、抵抗Ｒ１、Ｒ２とともにローパスフィルタを構成しており、ＧＮＤ電位を基準にした電源ノイズはＶＭ端子では減衰することになる。このため、電源ノイズはＶＨ端子のみに重畳されることになる。

図１及び図３のＶＨ、ＶＭ、ＶＬの生成回路として、図１１に示す回路を用いた場合、図１６（Ａ）より、電源ノイズは、図１３に示すように、入力信号に対して電源ノイズそのままの周波数で重畳されることになる。オーディオ帯域（２０〜２０ｋＨｚ）のような低周波の電源ノイズを低減するには、電源に大きな容量を付ける必要がある。このため、低周波の電源ノイズの影響の低減に対する要求は高い。低周波の電源ノイズの影響を低減するために、例えば図１２に示すような電圧生成回路が用いられる。

図１２の電圧生成回路は、図１１の電圧生成回路に対して、破線で囲んだ回路を追加したものである。図１１の電圧生成回路の端子ＶＭの電圧を、演算増幅器ＯＰの非反転入力端子（＋）に入力し、その電圧を、演算増幅器ＯＰと抵抗で昇圧・分圧し、ＶＨ、ＶＭ、ＶＬを生成する。演算増幅器ＯＰの非反転入力端子（＋）において、抵抗Ｒ１、Ｒ２と容量Ｃ１からなるローパスフィルタによって電源ノイズは減衰される。また、演算増幅器ＯＰの出力に対する電源ノイズの影響は、演算増幅器ＯＰの動作周波数帯域では、十分に低減することが可能である。

したがって、電源ノイズの影響を抑えるには、図１２に示すように、演算増幅器(AMP)を追加するか、あるいは、外部から供給される電源ノイズ自体を低減させる必要がある。

図１４は、図１の構成を改良したプロトタイプ例を示す図である。図１４を参照すると、図１の構成に対して、ノードＮ２に一端が接続されたスイッチ１０２の他端が接続されたノードＮ０と、ＶＨ、ＶＭ、ＶＬ間に、それぞれ、制御信号Ｌ、Ｍ、Ｎでオン・オフ制御されるスイッチＳＷ４、ＳＷ５、ＳＷ６をさらに備えている。

入力デジタルデータが＋１のとき、制御信号Ｈが活性化され（制御信号Ｍ、Ｌは非活性状態）、スイッチＳＷ１、ＳＷ６がオンし、サンプリング期間では、スイッチ１０１、１０３、１０５、１０７がオンし、ノードＮ１の電圧ＶＨがノードＮ２に伝達され、容量Ｃ１の両端には、ＶＨ−ＶＭが印加される。積分期間では、スイッチ１０１、１０３、１０５、１０７がオフし、スイッチ１０２、１０４、１０６、１０８がオンし、ノードＮ０の電圧ＶＬがノードＮ２に伝達され、容量Ｃ１の両端には、ＶＬ−ＶＭが印加される。

入力デジタルデータが０のとき、制御信号Ｍが活性化され（制御信号Ｈ、Ｌは非活性状態）、スイッチＳＷ２、ＳＷ５がオンする。サンプリング期間では、スイッチ１０１のオンにより、ノードＮ１の電圧ＶＭがノードＮ２に伝達され、容量Ｃ１の両端には、ＶＭ−ＶＭが印加される。積分期間では、スイッチ１０１がオフし、スイッチ１０２がオンすることでノードＮ０の電圧ＶＭが選択され、ノードＮ２にはＶＭが伝達され、容量Ｃ１の両端には、ＶＭ−ＶＭが印加される。

入力デジタルデータが−１のとき、スイッチＳＷ３、ＳＷ４がオンする。サンプリング期間では、ノードＮ１の電圧ＶＬがノードＮ２に伝達され、容量Ｃ１の両端には、電圧ＶＬ−ＶＭが印加される。積分期間では、スイッチ１０１がオフし、スイッチ１０２がオンすることで、ノードＮ０の電圧ＶＨがノードＮ２に伝達され、容量Ｃ１の両端には、電圧ＶＨ−ＶＭが印加される。

図１４の回路では、３値の入力デジタルデータ（＋１、０、−１）を以下の３つのアナログ電圧に対応（Ｄ／Ａ変換）させる。

（１）デジタルデータ＝＋１の場合、
Vin = VH-VM、
-Vin = VL-VM、
Vin - (-Vin) = +(VH-VL)

（２）デジタルデータ＝０の場合、
Vin = VM-VM、
-Vin = VM-VM、
Vin-(-Vin)=0

（３）デジタルデータ＝−１の場合、
Vin = VL-VM、
-Vin = VH-VM、
Vin-(-Vin) = -(VH-VL)

入力信号の出力への伝達特性は、ｚ関数を用いて以下のように求められる。

サンプリング期間終了時の各容量の電荷は以下で与えられる。
Q0 = C0・Vout(z)・z^-1
Q1 = C1・Vin(z)
Q2 = 0

積分期間終了時の各容量の電荷は以下で与えられる。
Q0 = C0・Vout(z)
Q1 = C1・(-Vin(z))
Q2 = C0・Vout(z)

各容量に蓄積されたサンプリング期間終了時と積分期間終了時の電荷について電荷の保存則より次式が成り立つ。

(C0+C2)・Vout(z) + C1・(-Vin(z)) = C0・Vout(z)・z^-1 + C1・Vin(z)

したがって、
Vout(z) = (C1/C2)・1/{1 + C0/C2・(1 - z^-1)}・{Vin(z) - (-Vin(z))}
= (C1/C2)・1/{1 + C0/C2・(1 - z^-1)}・2・Vin(z) ・・・(16)

上式（１６）より、入力信号の伝達特性は、図１の回路の伝達特性を表す上式（２）を２倍したものになる。また、上記の伝達特性より、積分期間の入力容量でサンプリングした値は、符号反転して出力されることが分かる。

図１６（Ｃ）は、図１４のプロトタイプ例の入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御信号を、図１６（Ａ）、（Ｂ）と同様に、表形式にまとめたものである。図１４のプロトタイプ例について、図１６（Ｃ）を参照して説明する。

図１４の構成では、図１と同様に、入力容量はＣ１固定であり、帰還容量はＣ２固定である。サンプリング期間の入力容量では、入力デジタルデータと同じ３値（＋１、０、−１）のデジタル値をサンプリングする。積分期間の入力容量では、入力デジタルデータと逆符号の３値（−１、０、＋１）のデジタル値をサンプリングする。サンプリング期間の帰還容量では入力デジタルデータに関わらず、デジタル値「０」をサンプリングする。これより、各容量、各期間にサンプリングされたデジタル値から算出されるトータルの入力信号のデジタル値は、Ｃａｌｃ（Ｄｉｇｉｔａｌ）に示すように入力デジタルデータ（Ｄａｔａ）の２倍の値となる。

３値のデジタル値＋１、０、−１に対応するアナログ電圧は、それぞれ、ＶＨ−ＶＭ、０（＝ＶＭ−ＶＭ）、ＶＬ−ＶＭであるため、入力デジタルデータ（＋１、０、−１）に対応するトータルの入力信号のアナログ値は、Ｃａｌｃ（Ａｎａｌｏｇ）に示すように、それぞれ、＋（ＶＨ−ＶＬ）、０、−（ＶＨ−ＶＬ）となる（入力デジタルデータに対応するアナログ電圧とは異なる）。

図１４のＶＨ、ＶＭ、ＶＬの電圧生成回路として、図１１に示す回路を用いた場合、電源ノイズは、図１５に示すように、入力信号の振幅に対して重畳される。したがって、ＶＨに乗った電源ノイズは、入力信号によって振幅変調（Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）されることになる。

デルタシグマ変調方式の音声ＤＡＣ（デジタルアナログ変換器）は、例えば図２３（Ａ）に示すように、デジタルフィルタ１１、デルタシグマ変調器１２、ＤＡＣ１３、低域通過フィルタ１４を備え、このうち、ＤＡＣ１３と低域通過フィルタ１４は、図１、図３、図１４等のＳＣＦ（スイッチトキャパシタフィルタ）１５から構成される。なお、オーディオＤＡＣ１０は、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）３０等を再生する再生装置内に実装され、ＣＤから読み出された信号をデジタルアナログ変換し、スピーカ２０を駆動するものである。図２３の（Ｂ）と（Ｇ）は、デジタルフィルタ１１への入力信号の波形と周波数スペクトラム、（Ｃ）と（Ｈ）は、デジタルフィルタ１１の出力信号の波形と周波数スペクトラム、（Ｄ）と（Ｉ）は、デルタシグマ変調器１２の出力信号の波形と周波数スペクトラム、（Ｅ）と（Ｊ）は、１ビットＤＡＣ１３の出力信号の波形と周波数スペクトラム、（Ｆ）と（Ｋ）は低域通過フィルタ１４の出力信号の波形と周波数スペクトラムを模式的に示している。ＤＡＣ１３への入力信号は、周波数スペクトラム（Ｉ）に示すように、オーディオ帯域よりも高い周波数成分を多く含んでいる。

上記したように、図１４のＶＨ、ＶＭ、ＶＬを生成する電圧生成回路として、図１１に示す回路を用いた場合の電源ノイズは、入力信号によって振幅変調される。この入力信号は、オーディオ帯域よりも高い周波数成分を多く含んでいる。このため、電源ノイズは、オーディオ帯域外へ変調されることになり、オーディオ帯域内への電源ノイズの影響を低減することができる。

図３を参照して説明した関連技術２の構成は、出力に伝搬されるスイッチの雑音、演算増幅器の入力オフセット等の雑音の低減を図るものであるが、電源ノイズの影響を低減のための対策は講じられていない。このため、電圧生成回路として例えば図１１の構成を用いた場合、ＶＨの電源ノイズが、入力データ＋１に対する出力電圧Ｖｏｕｔに乗る。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によれば、３値の入力データの値に応じた電圧がそれぞれ印加される第１及び第２のノードと、第１の容量及び第２の容量と、非反転入力端子が基準電位に接続された演算増幅器と、前記演算増幅器の反転入力端子と出力端子間に接続された第３の容量と、を備え、前記第１の容量及び第２の容量の一方を入力容量、他方を帰還容量とする。サンプリング期間では、前記入力容量の第１端子及び第２端子を前記第１のノードと基準電位にそれぞれ接続し、前記帰還容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。積分期間では、前記入力容量の前記第１端子及び前記第２端子を前記第２のノードと前記演算増幅器の反転入力端子にそれぞれ接続し、前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子にそれぞれ接続する。

前記実施形態によれば、スイッチの雑音、演算増幅器の雑音の出力への伝搬を抑制しつつ電源雑音の影響を低減することができる。

関連技術１の構成を示す図である。 関連技術１の動作を説明するタイミング図である。 関連技術２の構成を示す図である。 関連技術２の動作を説明するタイミング図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ａと積分期間Ａにおける入力信号の伝搬を説明する図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ｂと積分期間Ｂにおける入力信号の伝搬を説明する図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ａと積分期間Ａにおけるスイッチの雑音伝搬を説明する図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ｂと積分期間Ｂにおけるスイッチの雑音伝搬を説明する図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ａと積分期間Ａにおける演算増幅器の雑音伝搬を説明する図である。 （Ａ）、（Ｂ）は関連技術２のサンプリング期間Ｂと積分期間Ｂにおける演算増幅器の雑音伝搬を説明する図である。 電圧生成回路の構成の一例を示す図である。 電圧生成回路の構成の別の例を示す図である。 図１の構成に図１１の電圧生成回路を用いた場合の電源ノイズを説明する図である。 図１を改良した例（プロトタイプ例）を示す図である。 図１４の構成に図１１の電圧生成回路を用いた場合の電源ノイズを説明する図である。 （Ａ）乃至（Ｃ）は図１、図３、図１４のスイッチ制御シーケンスを表形式でまとめた図である。 第１の実施形態の構成を示す図である。 第１の実施形態の動作を説明するタイミング図である。 第１の実施形態におけるスイッチ制御シーケンスを説明する図である。 第２の実施形態の構成を示す図である。 第２の実施形態におけるスイッチ制御シーケンスを説明する図である。 第３の実施形態の構成を示す図である。 （Ａ）はシステムの全体構成を示す図、（Ｂ）〜（Ｆ）は各部の波形、（Ｇ）〜（Ｋ）は周波数スペクトルを模式的に示す図である。

いくつかの実施形態について図面を参照して説明する。実施形態では、スイッチの雑音、演算増幅器の雑音を抑制する図３に示した関連技術２を、電源ノイズの影響を低減するように、構成、制御を改良したものである。実施形態の半導体装置は、図１７又は図２０を参照すると、３値の入力データの値に応じた電圧がそれぞれ印加される第１及び第２のノード（Ｎ１、Ｎ０）と、第１の容量及び第２の容量（Ｃ１、Ｃ２）と、非反転入力端子が基準電位に接続された演算増幅器（ＡＭＰ）と、前記演算増幅器（ＡＭＰ）の反転入力端子（−）と出力端子（ＯＵＴ）間に接続された第３の容量（Ｃ０）と、を備え、前記第１の容量及び第２の容量の一方を入力容量、他方を帰還容量とする。サンプリング期間では、前記入力容量の第１端子及び第２端子を前記第１のノード（Ｎ１）と基準電位にそれぞれ接続し、前記帰還容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。積分期間では、前記入力容量の前記第１端子及び前記第２端子を前記第２のノード（Ｎ０）と前記演算増幅器の反転入力端子（−）にそれぞれ接続し、前記第２の容量の前記第１端子と前記第２端子を前記出力端子（ＯＵＴ）と前記演算増幅器の前記反転入力端子（−）にそれぞれ接続するスイッチ群（１０１〜１１２）を備えている。この実施形態によれば、スイッチの雑音、演算増幅器の雑音の出力への伝搬を抑制しつつ電源雑音の影響を低減することができる。

図１７を参照すると、電圧値が降順の関係の第１の電圧（ＶＨ）、第２の電圧（ＶＭ）、第３の電圧（ＶＬ）がそれぞれ供給される第１、第２、第３の電圧端子（ＶＨ、ＶＭ、ＶＬ）と第１のノード（Ｎ１）間に接続され、３値の入力データに応じた選択制御信号（Ｈ１、Ｍ１、Ｌ１）に基づき、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つ、前記第１のノードに伝達する第１のスイッチ群（ＳＷ１〜ＳＷ３）と、前記第１、第２、第３の電圧端子（ＶＨ、ＶＭ、ＶＬ）と第２のノード（Ｎ０）間に接続され、前記入力データに応じた選択制御信号（Ｈ２、Ｍ２、Ｌ２）に基づき、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つを、前記第２のノード（Ｎ０）に伝達する第２のスイッチ群（ＳＷ４〜ＳＷ６）を備える。第１の入力データに対応して、第１のサンプリング期間（Ａ）では、前記第１の容量（Ｃ１）の第１端子（Ｎ２）を前記第１のノード（Ｎ１）に接続し、前記第１の容量の第２端子（Ｎ３）を前記基準電位に接続し、
前記第２の容量（Ｃ２）の第１端子（Ｎ６）と第２端子（Ｎ５）をともに開放状態として電荷を保持するか、又は、前記第２の容量（Ｃ２）の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。
前記第１のサンプリング期間に続く第１の積分期間では、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）を前記第２のノード（Ｎ０）に接続し、前記第１の容量（Ｃ１）の前記第２端子（Ｎ３）を前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続し、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記第２端子（Ｎ５）を前記出力端子（ＯＵＴ）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続する。
前記第１の入力データに続く第２入力データに対応して、第２のサンプリング期間では、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）を前記第１のノード（Ｎ１）に接続し、前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）を前記基準電位に接続し、
前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２端子（Ｎ３）をともに開放状態として電荷を保持するか、又は前記第１の容量（Ｃ１）の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。
前記第２のサンプリング期間に続く第２の積分期間では、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）を前記第２のノード（Ｎ０）に接続し、前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）を前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続し、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２端子（Ｎ３）を前記出力端子（ＯＵＴ）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続する。
順次入力される複数の入力データに対して、前記第１のサンプリング期間及び前記第１の積分期間と、前記第２のサンプリング期間及び前記第２の積分期間を、交互に繰り返す。

実施形態によれば、前記入力データと１データ前の入データの値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御する。

実施形態によれば、前記入力データの値が＋１の場合、第１のスイッチ群は、前記第１の電圧を選択するか、あるいは第２の電圧を選択し、第２のスイッチ群は、前記第３の電圧を選択する。また、前記入力データの値が０の場合、第１のスイッチ群は、例えば前記第２の電圧を選択し、第２のスイッチ群は前記第２の電圧を選択する。前記入力データの値が−１の場合、第１のスイッチ群は、前記第３の電圧を選択するか、あるいは前記第２の電圧を選択し、第２のスイッチ群は前記第１の電圧を選択する。入力データの値＋１又は−１が２回以上繰り返されるか、又は、現在の入力データの値が０であり、その前の入力データの値が０と異なる、という条件を満たす場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を放電し、前記条件を満たさない場合には、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を保持する構成としてもよい。

実施形態において、前記基準電位を前記第２の電圧（ＶＭ）としている。

実施形態において、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第１のノード(Ｎ１)との間に接続された第１のスイッチ（１０１）と、
前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２のノード（Ｎ０）との間に接続された第２のスイッチ（１０２）と、
前記第１の容量（Ｃ１）の前記第２端子（Ｎ３）と前記第２の電圧端子（ＶＭ）との間に接続された第３のスイッチ（１０３）と、
前記第１の容量（Ｃ１）の前記第２端子（Ｎ３）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）との間に接続された第４のスイッチ（１０４）と、
前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）と前記第２の電圧端子（ＶＭ）との間に接続された第５のスイッチ（１０５）と、
前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）との間に接続された第６のスイッチ（１０６）と、
前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記第２のノード（Ｎ０）との間に接続された第７のスイッチ（１０７）と、
前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記出力端子（ＯＵＴ）との間に接続された第８のスイッチ（１０８）と、
前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記第１のノード（Ｎ１）間に接続された第９のスイッチ（１０９）と、
前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記出力端子（ＯＵＴ）との間に接続された第１０のスイッチ（１１０）と、
前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２の電圧端子（ＶＭ）との間に接続された第１１のスイッチ（１１１）と、
前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記第２の電圧端子（ＶＭ）との間に接続された第１２のスイッチ（１１２）と、を備えている。

前記第１のスイッチ（１０１）は、クロック信号φ１Ａが活性状態のときにオンし、前記クロック信号φ１Ａが非活性状態のときにオフする。
前記第２のスイッチ（１０２）及び前記第８のスイッチ（１０８）は、クロック信号φ２Ａが活性状態のときにオンし、前記クロック信号φ２Ａが非活性状態のときにオフする。
前記第３のスイッチ（１０３）は、前記クロック信号φ１Ａが活性状態であるとき、又は、制御信号Ｘが活性状態であり且つクロック信号φ１Ｂが活性状態のときにオンし、前記クロック信号φ１Ａが非活性状態であり、且つ、前記制御信号が非活性状態であるか又は前記クロック信号φ１Ｂが非活性状態のときにオフする（φ１Ａ｜Ｘ・φ１Ｂでオン・オフが制御される）。なお、論理演算記号“｜”は論理和（ＯＲ）、“・”は論理積（ＡＮＤ）を表す。
前記第４のスイッチ（１０４）及び第６のスイッチ（１０６）は、クロック信号φ２が活性状態のときにオンし、前記クロック信号φ２が非活性状態のときにオフする。
前記第５のスイッチ（１０５）は、前記クロック信号φ１Ｂが活性状態であるとき、又は、前記制御信号が活性状態であり且つ前記クロック信号φ１Ａが活性状態のときに、オンし、前記クロック信号φ１Ｂが非活性状態であり、且つ、前記制御信号Ｘが非活性状態であるか又は前記クロック信号φ１Ａが非活性状態のときに、オフする（φ１Ｂ｜Ｘ・φ１Ａでオン・オフが制御される）。
前記第７のスイッチ（１０７）は、前記クロック信号φ２Ｂが活性状態のときにオンし、前記クロック信号φ２Ｂが非活性状態のときにオフする。
前記第９のスイッチ（１０９）は、前記クロック信号φ１Ｂが活性状態のときにオンし、前記クロック信号φ１Ｂが非活性状態のときにオフする。
前記第１０のスイッチ（１１０）は、クロック信号φ２Ｂが活性状態のときにオンし、前記クロック信号φ２Ｂが非活性状態のときにオフする。
前記第１１のスイッチ（１１１）は、前記制御信号Ｘが活性状態であり、且つ、前記クロック信号φ１Ｂが活性状態のときに、オンし、前記制御信号Ｘが非活性状態であるか、又は。前記クロック信号φ１Ｂが非活性状態のときに、オフする（Ｘ・φ１Ｂでオン・オフが制御される）。
前記第１２のスイッチ（１１２）は、前記制御信号Ｘが活性状態であり、且つ、前記クロック信号φ１Ａが活性状態のときに、オンし、前記制御信号Ｘが非活性状態であるか、又は前記クロック信号φ１Ａが非活性状態のときに、オフする（Ｘ・φ１Ａでオン・オフが制御される）。
前記クロック信号φ１Ａは、前記第１のサンプリング期間に活性状態とされ、前記第１、第２の積分期間、及び、前記第２のサンプリング期間には、非活性状態とされる。
前記クロック信号φ２Ａは、前記第１の積分期間に活性状態とされ、前記第１、第２のサンプリング期間、及び、前記第２の積分期間には非活性状態とされる。
前記クロック信号φ１Ｂは、前記第２のサンプリング期間に活性状態とされ、前記第１、第２の積分期間、及び、前記第１のサンプリング期間には非活性状態とされる。
前記クロック信号φ２Ｂは、前記第２の積分期間に活性状態とされ、前記第１、第２のサンプリング期間、及び、前記第１の積分期間には非活性状態とされる。
前記クロック信号φ２は、前記第１、第２の積分期間に活性状態とされ、前記第１、第２のサンプリング期間には非活性状態とされる。

別の実施形態によれば、図２０を参照すると、電圧値が降順の関係の第１の電圧、第２の電圧、第３の電圧のうち前記第２の電圧と前記第３の電圧がそれぞれ供給される第２及び第３の電圧端子と、第１のノード（Ｎ１）間に接続され、３値の入力データに応じた制御信号に基づき、前記第２の電圧（ＶＭ）と前記第３の電圧（ＶＬ）のうちの１つを前記第１のノード（Ｎ１）に伝達する第１のスイッチ群（ＳＷ２、ＳＷ３）と、
前記第２及び第３の電圧端子と第２のノード（Ｎ０）間に接続され、前記入力データに応じた３値の入力データに応じた制御信号に基づき、前記第２の電圧、前記第３の電圧のうちの１つを前記第２のノード（Ｎ０）に伝達する第２のスイッチ群（ＳＷ５、ＳＷ６）と、
第１の容量及び第２の容量（Ｃ１、Ｃ２）と、
非反転入力端子（＋）が基準電位に接続された演算増幅器（ＡＭＰ）と、
前記演算増幅器（ＡＭＰ）の反転入力端子（−）と出力端子（ＯＵＴ）間に接続された第３の容量（Ｃ０）と、を備えている。
第１の入力データに対して、第１のサンプリング期間（Ａ）では、前記第１の容量（Ｃ１）の第１端子（Ｎ２）を前記第１のノード（Ｎ１）に接続し、前記第１の容量の第２端子（Ｎ３）を前記基準電位に接続し、
前記第２の容量（Ｃ２）の第１端子（Ｎ６）と第２端子（Ｎ５）をともに開放状態として電荷を保持するか、又は、前記第２の容量（Ｃ２）の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。
前記第１のサンプリング期間に続く第１の積分期間では、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）を前記第２のノード（Ｎ０）に接続し、前記第１の容量（Ｃ１）の前記第２端子（Ｎ３）を前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続し、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）と前記第２端子（Ｎ５）を前記出力端子（ＯＵＴ）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続する。
前記第１の入力データに続く第２入力データに対して、第２のサンプリング期間では、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）を前記第１のノード（Ｎ１）に接続し、前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）を前記基準電位に接続し、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２端子（Ｎ３）をともに開放状態として電荷を保持するか、又は前記第１の容量（Ｃ１）の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とする。
前記第２のサンプリング期間に続く第２の積分期間では、前記第２の容量（Ｃ２）の前記第１端子（Ｎ６）を前記第２のノード（Ｎ０）に接続し、前記第２の容量（Ｃ２）の前記第２端子（Ｎ５）を前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続し、前記第１の容量（Ｃ１）の前記第１端子（Ｎ２）と前記第２端子（Ｎ３）を前記出力端子（ＯＵＴ）と前記演算増幅器（ＡＭＰ）の前記反転入力端子（−）に接続する。
順次入力される複数の入力データに対して、前記第１のサンプリング期間及び前記第１の積分期間と、前記第２のサンプリング期間及び前記第２の積分期間を、交互に繰り返す、スイッチトキャパシタ回路を備える。

この実施形態によれば、前記入力データと１データ前の前記積分期間の入力容量でのサンプリング値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御する。例えば、前記入力データの値が＋１の場合、第１のスイッチ群は、例えば前記第２の電圧を選択し、第２のスイッチ群は、前記第３の電圧を選択する。前記入力データの値が０の場合、第１のスイッチ群は、例えば前記第２の電圧を選択し、第２のスイッチ群は、前記第２の電圧を選択するか、あるいは前記第３の電圧を選択する。前記入力データの値が−１の場合、第１のスイッチ群は、例えば前記第３の電圧を選択するか、あるいは前記第２の電圧を選択し、第２のスイッチ群は、前記第２の電圧を選択する。この場合、前記入力データと１データ前の前記積分期間の入力容量でのサンプリング値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御するようにしてもよい。例えば、入力データの値＋１が２回以上繰り返されるか、又は、入力データの値＋１の次に入力データ０が１回以上続き、＋１となるデータ列の、最後の＋１である、という条件を満たす場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を放電し、前記条件を満たさない場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量を保持する構成としてもよい。この実施形態によれば、ＶＨを使用しないため、入力信号のレベルに依らず、電源ノイズの影響を低減することができる。

＜実施形態１＞
図１７は、スイッチトキャパシタを備えた半導体装置の実施形態１の回路構成を示す図である。図１７の実施形態１と図３に示した関連技術２との相違点を以下に記載する。

・スイッチ１１１、１１２が追加されている。

・スイッチＳＷ４、ＳＷ５、ＳＷ６が追加されている。

・スイッチＳＷ１、ＳＷ２、ＳＷ３の制御信号Ｈ、Ｍ、ＬはＨ１、Ｍ１、Ｌ１に変更されている。

・スイッチＳＷ４、ＳＷ５、ＳＷ６の制御信号Ｈ２、Ｍ２、Ｌ２が追加されている。

・スイッチ１０３、１１１、１０５、１１２のオン・オフを制御する制御信号Ｘが追加されている。

・入力信号（３値のデジタル値）に対応するアナログ電圧（Ｖｉｎ）は、図３のように、ＳＷ１、ＳＷ２、ＳＷ３のみを介して入力されるのではなく、１データ前の積分期間に入力容量でサンプリングした電圧も考慮して、所望のアナログ電圧（Ｖｉｎ）になるように制御信号（Ｈ１、Ｍ１、Ｌ１、Ｈ２、Ｍ２、Ｌ２、Ｘ）を制御する。

・各容量、各期間にサンプリングされたデジタル値から算出したトータルの入力信号のデジタル値は入力デジタルデータの２倍の値となる。

図１８は、実施形態１のタイミング図である。スイッチＳＷ１〜ＳＷ３の制御信号をＨ、Ｍ、Ｌから、Ｈ１、Ｍ１、Ｌ１、Ｈ２、Ｍ２、Ｌ２に変更しているが、これらのタイミングは、図４に示した例から変更はない。図１８において、φ１Ａ、φ２Ａ、φ１Ｂ、φ２Ｂ、φ２は、図４と同一であり、サンプリング期間（Ａ）、積分期間（Ａ）、ＶｉｎＡ［１］、ＶｏｕｔＡ［１］、サンプリング期間（Ｂ）、積分期間（Ｂ）、ＶｉｎＢ［２］、ＶｏｕｔＢ［２］等も図４と同一である。

上記の変更により、実施形態１で拡張された動作を以下にまとめる。

・スイッチ１１１、１１２の追加、及び、制御信号Ｘの追加により、帰還容量として使用する容量の電荷を、サンプリング期間に放電または保持することができる（関連技術２では、保持しかできない)。

・スイッチＳＷ４、ＳＷ５、ＳＷ６の追加、及び、制御信号Ｈ１、Ｍ１、Ｌ１、Ｈ２、Ｍ２、Ｌ２の変更・追加により、入力容量として使用する容量で、積分期間に入力デジタルデータに応じた電荷をサンプリングできる。

また積分期間とサンプリング期間でサンプリングするデータを変えることができる（関連技術２では、積分期間にデータをサンプリングできない)。

図１７の実施形態１における入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御について、図３の関連技術との相違を説明する。図１９は、図７の実施形態１において、入力デジタルデータに対応する、各容量、各期間のアナログ電圧及びスイッチの制御信号を表形式にまとめたものである。各欄は、前述した図１６（Ｂ）と同様である。すなわち、Ｄａｔａ、Ｄａｔａｚ、Ｉｎｐｕｔ（φ１、φ２）、Ｆｅｅｄｂａｃｋ（φ１、φ２）、Ｃａｌｃ（Ｄｉｇｉｔａｌ）、Ｃａｌｃ（Ａｎａｌｏｇ）、Ｃｏｎｔｒｏｌの欄は図１６（Ｂ）と同じであるため、説明は省略する。なお、Ｃｏｎｔｒｏｌは、制御信号Ｈ１、Ｍ１、Ｌ１、Ｈ２、Ｍ２、Ｌ２からなる。

図１９を参照すると、実施形態１では、入力容量がＣ１のときは、帰還容量はＣ２となり、入力容量がＣ２のときは、帰還容量はＣ１となる。また、入力容量・帰還容量として使用する容量（Ｃ１、Ｃ２）は、１データごとに入れ替える。

実施形態１では、積分期間の入力容量（図１９のＩｎｐｕｔのφ２の欄参照）では、１データ前の入力デジタルデータ（Ｄａｔａｚ）に関わらず、現在の入力デジタルデータ（Ｄａｔａ）に応じたデジタル値（入力デジタルデータを符号反転した値）をサンプリングする。一方、図３の関連技術２では、Ｄａｔａ、Ｄａｔａｚに関わらず、積分期間の入力容量では、図１６（Ｂ）に示すように、必ず、デジタル値「０」をサンプリングする。

実施形態１では、サンプリング期間の入力容量、及び、サンプリング期間の帰還容量では、現在の入力デジタルデータ（Ｄａｔａ）と、１データ前の入力デジタルデータ（Ｄａｔａｚ）に応じたデジタル値をサンプリングする。

一方、図３の関連技術２では、Ｄａｔａｚには関わらず、サンプリング期間の入力容量は、Ｄａｔａに応じたデジタル値をサンプリングする。

実施形態１では、サンプリング期間の帰還容量では、１データ前の積分期間の入力容量（図１９のＩｎｐｕｔのφ２）でサンプリングされた値が、現在の入力デジタルデータとして使用できる場合には、サンプリングせず、電荷を保持する（図１９のＦｅｅｄｂａｃｋのφ１の欄の★参照）。サンプリング期間の帰還容量では、１データ前の積分期間の入力容量でサンプリングされた値が、現在の入力デジタルデータとして使用できない場合に、帰還容量の電荷を放電とする（図１９のＦｅｅｄｂａｃｋのφ１の欄の値０参照）。

図３の関連技術２においては、サンプリング期間の帰還容量では、図１６（Ｂ）のＦｅｅｄｂａｃｋのφ１の欄の★に示すように、必ず保持する。

実施形態１では、各容量、各期間にサンプリングされたデジタル値から算出したトータルの入力信号のデジタル値は、図１９のＣａｌｃ（Ｄｉｇｉｔａｌ）に示すように、入力デジタルデータ（Ｄａｔａ）の２倍の値となる。これは、前述した図１４のプロトタイプ例と同じである（図１６（Ｃ）のＣａｌｃ（Ｄｉｇｉｔａｌ）参照）。ただし、図３の関連技術２と異なる（図１６（Ｂ）のＣａｌｃ（Ｄｉｇｉｔａｌ）参照）。

実施形態１では、３値のデータに対応するアナログ電圧は、それぞれ、ＶＨ−ＶＭ、０（＝ＶＭ−ＶＭ）、ＶＬ−ＶＭであるため、入力デジタルデータ（＋１、０、−１）に対応する、トータルの入力信号のアナログ電圧は、Ｃａｌｃ（Ａｎａｌｏｇ）に示すように、それぞれ、＋（ＶＨ−ＶＬ）−（ＶＬ−ＶＭ）＝ＶＨ−ＶＬ、０、（ＶＬ−ＶＭ）−（ＶＨ−ＶＭ）＝ＶＬ−ＶＨとなる（入力デジタルデータに対応するアナログ電圧とは異なる）。これは、前述した図１４のプロトタイプ例と同じである（図１６（Ｃ）のＣａｌｃ（Ａｎａｌｏｇ）参照）。ただし、図３の関連技術２と異なる（図１６（Ｂ）のＣａｌｃ（Ａｎａｌｏｇ）参照）。

上記より、図１７の実施形態１において、ＶＨ、ＶＭ、ＶＬの生成回路として図１１に示す回路を用いた場合、電源ノイズは、図１５に示すように、入力信号の振幅に対して重畳される。したがって、図１４のプロトタイプ例と同様に、ＶＨに乗った電源ノイズは、入力信号によって振幅変調されることになり、オーディオ帯域内への電源ノイズの影響を低減することができる。

スイッチの雑音、演算増幅器の雑音の低減効果については、サンプリング期間の帰還容量で、必ず電荷が保持されるわけではないため、図３の関連技術２に対して、低減効果は小さくなる。

サンプリング期間の帰還容量で電荷が保持がされない条件は、以下である。
・Ｄａｔａ＝＋１、Ｄａｔａｚ＝＋１
・Ｄａｔａ＝−１、Ｄａｔａｚ＝−１
・Ｄａｔａ＝０、Ｄａｔａｚ≠０

入力デジタルデータ（Ｄａｔａ、Ｄａｔａｚ）が上記の条件となるのは、入力信号のレベルが大きい場合であり、入力信号のレベルが大きいときのノイズは、信号のレベルが小さいときに比べて要求が緩和される場合が多い。このため、実使用上問題にならない場合が多い。図１９において、ａ、ｂ、ｃで示す行の条件は、Ｄａｔａｚに関わらず、Ｄａｔａのみに対応してスイッチを制御する条件である。スイッチの雑音、演算増幅器の雑音の低減効果を最大にするためには、ａ、ｂ、ｃ以外の条件のスイッチ制御を行うほうがよいが、ａ、ｂ、ｃ以外の条件のスイッチ制御に限定するものではない。

スイッチトキャパシタにおけるスイッチの雑音は一般に容量（キャパシタ）の容量値に反比例することが知られている。スイッチの雑音の出力への伝搬を低減することで、その分、容量Ｃ１、Ｃ２等の容量値を小さくすることができる。この結果、回路面積を削減可能としている。あるいは、同一の回路面積であれば、より低雑音の回路を構成できる。

また演算増幅器の雑音（フリッカ雑音）、オフセット電圧等は、演算増幅器を構成するＭＯＳトランジスタのゲート面積（ＷＬ：Ｗはゲート幅、Ｌはゲート長）に依存しており、ゲート面積を大きくすることで、演算増幅器の雑音（フリッカ雑音）、オフセット電圧等を低減することができることが知られている。

本実施形態によれば、演算増幅器の雑音（フリッカ雑音）、オフセット電圧の出力端子への伝搬を低減可能としたことで、その分、演算増幅器の面積を削減することができる。あるいは、同一の面積の演算増幅器であれば、より低雑音、低オフセット電圧の演算増幅器を構成できる。

本実施形態において、入力データとして＋１又は−１が２回以上繰り返す場合、あるいは、０の前のデータが＋１又は−１の場合には、図３の関連技術２よりもスイッチの雑音の低減の効果は下がるが、前述したように、実使用上問題にならないケースが多い。

＜実施形態２＞
図２０は、実施形態２の構成を示す図である。図２０に示すように、実施形態２は、図１７の前記実施形態１と以下の点が相違している。

・スイッチＳＷ１、ＳＷ４及びその制御信号Ｈ１、Ｈ２の削除。

・ＶＨ端子の削除（ＶＨを使用しないので、ＶＨに乗った電源ノイズの影響を完全になくすことができる）。

・各容量、各期間にサンプリングされたデジタル値から算出したトータルの入力信号のデジタル値は、Ｃａｌｃ（Ｄｉｇｉｔａｌ）に示すように、入力デジタルデータ（Ｄａｔａ）と同じ値となる（実施形態１では２倍）。

図２１は、図２０の実施形態２の入力デジタルデータに対応する各容量、各期間のアナログ電圧及びスイッチの制御信号を、図１９と同様に、表形式にまとめたものである。図２１を参照すると、図１９とは、Ｄａｔａｚ（１データ前の入力デジタルデータ）の欄をＩｎ＿ｐ２＿ｚにしている点が相違している。図２１において、Ｉｎ＿ｐ２＿ｚは１データ前の積分期間の入力容量でのサンプリング値を表す。

図１７の前記実施形態１では、現在の入力デジタルデータＤａｔａと１データ前の入力デジタルデータＤａｔａｚに応じて、スイッチ１０３、１０５、１１１、１１２のオン・オフを制御している。

これに対して、図２０の実施形態２では、現在の入力デジタルデータと、１データ前の積分期間の入力容量でのサンプリング値に応じて、スイッチ１０３、１０５、１１１、１１２のオン・オフを制御している。

図２０の実施形態２では、実施形態１と同様、入力容量がＣ１のときは、帰還容量はＣ２となり、入力容量がＣ２のときは、帰還容量はＣ１となる。また、入力容量、帰還容量として使用する容量Ｃ１、Ｃ２は、１データごとに入れ替える。

サンプリング期間及び積分期間の入力容量、及び、サンプリング期間の帰還容量では、現在の入力デジタルデータ（Ｄａｔａ）と１データ前の積分期間の入力容量でのサンプリング値（Ｉｎ＿ｐ２＿ｚ）に応じたデジタル値を、サンプリングする。特に、サンプリング期間の帰還容量では、１データ前の積分期間の入力容量でのサンプリング値が現在のデータとして使用できる場合、サンプリングせず、電荷を保持する（Ｆｅｅｄｂａｃｋのφ１の★参照）。

各容量、各期間にサンプリングされたデジタル値から算出したトータルの入力信号のデジタル値は、Ｃａｌｃ（Ｄｉｇｉｔａｌ）に示すように、入力デジタルデータ（Ｄａｔａ）と同じ値となる（図１７の実施形態１と異なる。実施形態１では２倍）。

３値のデジタル値に対応するアナログ電圧は、それぞれ、ＶＨ−ＶＭ、０（＝ＶＭ−ＶＭ）、ＶＬ−ＶＭであるため、入力デジタルデータ（＋１、０、−１）に対応する、トータルの入力アナログ電圧は、Ｃａｌｃ（Ａｎａｌｏｇ）に示すように、それぞれ、＋（ＶＭ−ＶＬ）、０、−（ＶＭ−ＶＬ）となる（３値のデジタル値に対応するアナログ電圧と異なる）。

実施形態２では、ＶＨを使用しないので、ＶＨ、ＶＭ、ＶＬの生成回路として図１１に示す回路を用いた場合でも、電源ノイズの影響を完全になくすことが可能である。

一方、スイッチの雑音、演算増幅器の雑音の低減効果については、サンプリング期間の帰還容量で、必ず電荷が保持されるわけではないため、図３の関連技術２に対して、低減効果は小さくなる。

実施形態２において、サンプリング期間に帰還容量で電荷が保持されない条件は、以下である。

・Ｄａｔａ＝＋１、Ｉｎ＿ｐ２＿ｚ＝−１

Ｉｎ＿ｐ２＿ｚが−１になる条件は、以下である。
・Ｄａｔａ＝＋１、Ｉｎ＿ｐ２＿ｚ＝＊（任意）
・Ｄａｔａ＝０、Ｉｎ＿ｐ２＿ｚ＝−１

上記の２つの条件を総合すると、以下のデータ列の場合に、サンプリング期間に帰還容量では、電荷が保持されないことになる。

（１）＋１が２回以上続く場合。

（２）＋１の次に、０が１回以上続き、＋１となるデータ列の、最後の＋１の場合。

入力デジタルデータが、上記（１）の条件となるのは、信号のレベルが大きい場合であり、信号のレベルが大きいときのノイズは、信号のレベルが小さいときに比べて要求が緩和される場合が多い。このため、実使用上問題にならない場合が多い。

また、上記（２）の条件となる頻度は低いため、実使用上問題にならない場合が多い。
なお、図２１において、ａ、ｂ、ｃで示す条件は、Ｉｎ＿ｐ２＿ｚに関わらずＤａｔａのみに対応してスイッチを制御する条件である。スイッチの雑音、演算増幅器の雑音の低減効果を最大にするためには、ａ、ｂ、ｃ以外の条件のスイッチ制御を行うほうが良いが、ａ、ｂ、ｃ以外の条件のスイッチ制御に限定するものではない。

前記実施形態１では、電源ノイズをＡＭ変調して、オーディオ帯域外に飛ばしている。しかしながら、入力信号のレベルが大きい場合に、オーディオ帯域内に電源ノイズが残る。前述したように、入力の信号レベルが大きい場合には、電源ノイズの影響の要求が緩和されるため、実使用上問題にならないケースが多い。

これに対して、本実施形態では、ＶＨを使用しないため、入力信号のレベルに依らず、電源ノイズの影響を低減することができる。なお、本実施形態は、図１７の前記実施形態１において、スイッチＳＷ１、ＳＷ４をオフ固定とする（ノードＮ１とＶＨ端子間、ノードＮ０とＶＨ端子間を常時非接続とする）構成でも実現可能である。

＜実施形態３＞
図２２は、実施形態３の構成を示す図である。図２２を参照すると、本実施形態では、スイッチトキャパシタをｎ個（ｎ≧３）としている。スイッチトキャパシタをｎ個備えたことで、入力データがｎ個以上続かない限り、前記関連技術２と同様の効果が得られる。さらに、前記関連技術２のスイッチの雑音抑制効果、演算増幅器の雑音抑制効果に加えて、電源ノイズの影響を抑制している。

図２２において、ｎ個のスイッチトキャパシタを構成する容量Ｃ１〜Ｃｎの各容量の一の端子に対して、ノードＮ１、Ｎ０、ＶＭ、ＯＵＴとの接続をオン・オフ制御するスイッチ、前記各容量の他の端子に対してノードＮ４、ＶＭとの接続をオン・オフ制御するスイッチを備えている。容量Ｃ１、Ｃ２、スイッチ１０１〜１１２は、図１７の実施形態１と同一構成とされる。ｎ番目の容量Ｃｎに対して、容量Ｃｎの一端とノードＮ１、Ｎ０との接続をそれぞれ制御するスイッチ１１７、１１５、容量Ｃｎの一端と出力端子ＯＵＴの接続を制御するスイッチ１１６、容量Ｃｎの他端とノードＮ４との接続を制御するスイッチ１１４、容量Ｃｎの一端と他端と基準電位の接続をそれぞれ制御するスイッチ１１８、１１３を備えている。例えばｎ個の容量のうちの１つを順番に入力容量とし、残りの（ｎ−１）個の容量の１つ又は複数を演算増幅器ＡＭＰの帰還路に容量Ｃ０と並列に接続した帰還容量としてもよい。

本実施形態によれば、前記実施形態１の容量Ｃ０、Ｃ１、Ｃ２とは別に、さらに、１つ又は複数の容量Ｃ３〜Ｃｎ（ｎ≧３）を備え、Ｃ１〜Ｃｎの複数の容量のうちの一の容量に対して、例えば一のサンプリング期間では、前記一の容量の第１端子を前記第１のノードに接続し、前記一の容量の第２端子を前記基準電位に接続し、他の容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記他の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、つづく一の積分期間では、前記一の容量の前記第１端子を前記第２のノードに接続し、前記一容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、前記他の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続する。さらに他のサンプリング期間では、前記他の容量の前記第１端子を前記第１のノードに接続し、前記他の容量の前記第２端子を前記基準電位に接続し、前記一の容量の前記第１端子と前記第２端子をともに開放状態として電荷を保持するか、又は前記一の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、続く他の積分期間では、前記他の容量の前記第１端子を前記第２のノードに接続し、前記他の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、前記一の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続する。本実施形態においても、前記実施形態と同様、電源雑音の影響を低減することができる。

前記各実施形態に示した構成のスイッチトキャパシタ回路は、図２３のオーディオＤＡＣ１０のスイッチトキャパシタフィルタ（ＳＣＦ）１５等に適用されるが、かかる適用に制限されるものでないことは勿論である。

前記各実施形態に示した構成のスイッチトキャパシタ回路と図１５の電圧生成回路とを同一半導体チップ上に備えた構成としてもよい。

図１７、図２０、図２２において、端子ＶＨ、ＶＭ、ＶＭとノードＮ１、Ｎ０間のスイッチ構成（ＳＷ１〜ＳＷ３、ＳＷ４〜ＳＷ６；ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６）からなる選択回路の構成とその電圧選択（組み合せ）は一例を例示したものであり、３値の入力デジタルデータの値に対応した制御信号に基づき、対応する電圧を選択する構成であれば、他の構成としてもよいことは勿論である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ オーディオＤＡＣ
１１ デジタルフィルタ
１２ ΔΣ変調器
１３ １ビットＤＡＣ
１４ 低域通過フィルタ
１５ ＳＣＦ
２０ スピーカ
３０ ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）
１０１〜１１２ スイッチ

Claims (20)

1. ３値の入力データの値に応じた電圧がそれぞれ印加される第１及び第２のノードと、
   第１の容量及び第２の容量と、
   非反転入力端子が基準電位に接続された演算増幅器と、
   前記演算増幅器の反転入力端子と出力端子間に接続された第３の容量と、
   を備え、
   前記第１の容量及び第２の容量の一方を入力容量、他方を帰還容量とし、
   サンプリング期間では、
   前記入力容量の第１端子及び第２端子を前記第１のノードと基準電位にそれぞれ接続し、
   前記帰還容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
   積分期間では、
   前記入力容量の前記第１端子及び前記第２端子を前記第２のノードと前記演算増幅器の反転入力端子にそれぞれ接続し、
   前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子にそれぞれ接続するスイッチ群を備えた、半導体装置。
2. 電圧値が降順の関係の第１の電圧、第２の電圧、第３の電圧がそれぞれ供給される第１、第２、第３の電圧端子と、前記第１のノード間に接続され、前記３値の入力データに応じた制御信号に基づき、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つを前記第１のノードに伝達する第１のスイッチ群と、
   前記第１、第２、第３の電圧端子と前記第２のノード間に接続され、前記入力データに応じた制御信号に基づき、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つを前記第２のノードに伝達する第２のスイッチ群を備えた請求項１記載の半導体装置。
3. 前記入力データと１データ前の入データの値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御する、請求項２記載の半導体装置。
4. 前記入力データの値が＋１の場合、前記第１のスイッチ群は前記第１の電圧を選択するか又は前記第２の電圧を選択し、前記第２のスイッチ群は前記第３の電圧を選択し、
   前記入力データの値が０の場合、前記第１のスイッチ群は前記第２の電圧を選択し、前記第２のスイッチ群は前記第２の電圧を選択し、
   前記入力データの値が−１の場合、前記第１のスイッチ群は前記第３の電圧を選択するか又は前記第２の電圧を選択し、前記第２のスイッチ群は前記第１の電圧を選択し、
   入力データの値＋１又は−１が２回以上繰り返されるか、又は、
   入力データの値が０でありその前の入力データの値が０と異なる、
   という条件を満たす場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を放電し、前記条件を満たさない場合には、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を保持する、請求項３記載の半導体装置。
5. 電圧値が降順の関係の第２の電圧、第３の電圧がそれぞれ供給される第２、第３の電圧端子と、前記第１のノード間に接続され、前記３値の入力データに応じた制御信号に基づき、前記第２の電圧、前記第３の電圧のうちの１つを前記第１のノードに伝達する第１のスイッチ群と、
   前記第２、第３の電圧端子と前記第２のノード間に接続され、前記入力データに応じた制御信号に基づき、前記第２の電圧、前記第３の電圧のうちの１つを前記第２のノードに伝達する第２のスイッチ群を備えた請求項１記載の半導体装置。
6. 前記入力データと１データ前の前記積分期間の入力容量でのサンプリング値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御する、請求項５記載の半導体装置。
7. 前記入力データの値が＋１の場合、前記第１のスイッチ群は前記第２の電圧を選択し、前記第２のスイッチ群は前記第３の電圧を選択し、
   前記入力データの値が０の場合、前記第１のスイッチ群は前記第２の電圧を選択し、前記第２のスイッチ群は前記第２の電圧を選択するか又は前記第３の電圧を選択し、
   前記入力データの値が−１の場合、前記第１のスイッチ群は前記第３の電圧を選択するか又は前記第２の電圧を選択し、前記第２のスイッチ群は前記第２の電圧を選択し、
   入力データの値＋１が２回以上繰り返されるか、又は、
   入力データの値＋１の次に入力データ０が１回以上続き、＋１となるデータ列の、最後の＋１である、
   という条件を満たす場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量の電荷を放電し、前記条件を満たさない場合、前記サンプリング期間において、前記帰還容量をなす前記第１又は第２の容量を保持する、請求項６記載の半導体装置。
8. 第１の入力データに対応して、第１のサンプリング期間では、
   前記入力容量をなす前記第１の容量の第１端子を前記第１のノードに接続し、前記第１の容量の第２端子を前記基準電位に接続し、
   前記帰還容量をなす前記第２の容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
   前記第１のサンプリング期間に続く第１の積分期間では、
   前記入力容量をなす前記第１の容量の前記第１端子を前記第２のノードに接続し、前記第１の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、
   前記帰還容量をなす前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
   前記第１の入力データに続く第２入力データに対応して、第２のサンプリング期間では、
   前記入力容量をなす前記第２の容量の前記第１端子を前記第１のノードに接続し、前記第２の容量の前記第２端子を前記基準電位に接続し、
   前記帰還容量をなす前記第１の容量の前記第１端子と前記第２端子をともに開放状態として電荷を保持するか、又は前記第１の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
   前記第２のサンプリング期間に続く第２の積分期間では、
   前記入力容量をなす前記第２の容量の前記第１端子を前記第２のノードに接続し、前記第２の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、
   前記帰還容量をなす前記第１の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
   順次入力される複数の入力データに対して、
   前記第１のサンプリング期間及び前記第１の積分期間と、
   前記第２のサンプリング期間及び前記第２の積分期間と、
   を交互に繰り返す、請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記基準電位を、前記第２の電圧とした請求項１記載の半導体装置。
10. 電圧値が降順の関係の第１の電圧、第２の電圧、第３の電圧がそれぞれ供給される第１、第２、第３の電圧端子と、第１のノード間に接続され、３値の入力データに応じて、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つを前記第１のノードに伝達する第１のスイッチ群と、
    前記第１、第２、第３の電圧端子と第２のノード間に接続され、前記入力データに応じて、前記第１の電圧、前記第２の電圧、前記第３の電圧のうちの１つを前記第２のノードに伝達する第２のスイッチ群と、
    第１の容量及び第２の容量と、
    非反転入力端子が基準電位に接続された演算増幅器と、
    前記演算増幅器の反転入力端子と出力端子間に接続された第３の容量と、
    を備え、
    第１の入力データに対応して、第１のサンプリング期間では、
    前記第１の容量の第１端子を前記第１のノードに接続し、前記第１の容量の第２端子を前記基準電位に接続し、
    前記第２の容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
    前記第１のサンプリング期間に続く第１の積分期間では、
    前記第１の容量の前記第１端子を前記第２のノードに接続し、前記第１の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
    前記第１の入力データに続く第２入力データに対応して、第２のサンプリング期間では、
    前記第２の容量の前記第１端子を前記第１のノードに接続し、前記第２の容量の前記第２端子を前記基準電位に接続し、
    前記第１の容量の前記第１端子と前記第２端子をともに開放状態として電荷を保持するか、又は前記第１の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
    前記第２のサンプリング期間に続く第２の積分期間では、
    前記第２の容量の前記第１端子を前記第２のノードに接続し、前記第２の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、前記第１の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
    順次入力される複数の入力データに対して、
    前記第１のサンプリング期間及び前記第１の積分期間と、
    前記第２のサンプリング期間及び前記第２の積分期間と、
    を交互に繰り返す、スイッチトキャパシタ回路を備えた半導体装置。
11. 前記第１の容量の前記第１端子と前記第１のノードとの間に接続された第１のスイッチと、
    前記第１の容量の前記第１端子と前記第２のノードとの間に接続された第２のスイッチと、
    前記第１の容量の前記第２端子と前記第２の電圧端子との間に接続された第３のスイッチと、
    前記第１の容量の前記第２端子と前記反転入力端子との間に接続された第４のスイッチと、
    前記第２の容量の前記第２端子と前記第２の電圧端子との間に接続された第５のスイッチと、
    前記第２の容量の前記第２端子と前記反転入力端子との間に接続された第６のスイッチと、
    前記第２の容量の前記第１端子と前記第２のノードとの間に接続された第７のスイッチと、
    前記第２の容量の前記第１端子と前記出力端子との間に接続された第８のスイッチと、
    前記第２の容量の前記第１端子と前記第１のノード間に接続された第９のスイッチと、
    前記第１の容量の前記第１端子と前記出力端子との間に接続された第１０のスイッチと、
    前記第１の容量の前記第１端子と前記第２の電圧端子との間に接続された第１１のスイッチと、
    前記第２の容量の前記第１端子と前記第２の電圧端子との間に接続された第１２のスイッチと、
    を備えている、請求項１０に記載の半導体装置。
12. 前記第１のスイッチは、クロック信号φ１Ａが活性状態のときにオンし、前記クロック信号φ１Ａが非活性状態のときにオフし、
    前記第２及び第８のスイッチは、
    クロック信号φ２Ａが活性状態のときにオンし、前記クロック信号φ２Ａが非活性状態のときにオフし、
    前記第３のスイッチは、
    前記クロック信号φ１Ａが活性状態であるとき、又は、制御信号が活性状態であり且つクロック信号φ１Ｂが活性状態のときにオンし、
    前記クロック信号φ１Ａが非活性状態であり、且つ、前記制御信号が非活性状態であるか又は前記クロック信号φ１Ｂが非活性状態のときにオフし、
    前記第４及び第６のスイッチは、
    クロック信号φ２が活性状態のときにオンし、前記クロック信号φ２が非活性状態のときにオフし、
    前記第５のスイッチは、
    前記クロック信号φ１Ｂが活性状態であるとき、又は、前記制御信号が活性状態であり且つ前記クロック信号φ１Ａが活性状態のときに、オンし、
    前記クロック信号φ１Ｂが非活性状態であり、且つ、前記制御信号が非活性状態であるか又は前記クロック信号φ１Ａが非活性状態のときに、オフし、
    前記制御信号が非活性状態であるか、又は、前記クロック信号φ１Ａが非活性状態のときに、オフし、
    前記第７のスイッチは、
    前記クロック信号φ２Ｂが活性状態のときにオンし、前記クロック信号φ２Ｂが非活性状態のときにオフし、
    前記第９のスイッチは、
    前記クロック信号φ１Ｂが活性状態のときにオンし、前記クロック信号φ１Ｂが非活性状態のときにオフし、
    前記第１０のスイッチは、
    前記クロック信号φ２Ｂが活性状態のときにオンし、前記クロック信号φ２Ｂが非活性状態のときにオフし、
    前記第１１のスイッチは、
    前記制御信号が活性状態であり、且つ、前記クロック信号φ１Ｂが活性状態のときに、オンし、
    前記制御信号が非活性状態であるか、又は。前記クロック信号φ１Ｂが非活性状態のときに、オフし、
    前記第１２のスイッチは、
    前記制御信号が活性状態であり、且つ、前記クロック信号φ１Ａが活性状態のときに、オンし、
    前記制御信号が非活性状態であるか、又は、前記クロック信号φ１Ａが非活性状態のときに、オフし、
    前記クロック信号φ１Ａは、前記第１のサンプリング期間に活性状態とされ、前記第１、第２の積分期間、及び、前記第２のサンプリング期間には、非活性状態とされ、
    前記クロック信号φ２Ａは、前記第１の積分期間に活性状態とされ、前記第１、第２のサンプリング期間、及び、前記第２の積分期間には非活性状態とされ、
    前記クロック信号φ１Ｂは、前記第２のサンプリング期間に活性状態とされ、前記第１、第２の積分期間、及び、前記第１のサンプリング期間には非活性状態とされ、
    前記クロック信号φ２Ｂは、前記第２の積分期間に活性状態とされ、前記第１、第２のサンプリング期間、及び、前記第１の積分期間には非活性状態とされ、
    前記クロック信号φ２は、前記第１及び第２の積分期間に活性状態とされ、前記第１、第２のサンプリング期間には非活性状態とされる、請求項１１記載の半導体装置。
13. 入力データの値＋１又は−１が２回以上繰り返されるか、又は、
    入力データの値が０でありその前の入力データの値が０と異なる、
    という条件を満たす場合、前記制御信号を活性状態とし、前記条件を満たさない場合、前記制御信号を非活性状態とする、請求項１２記載の半導体装置。
14. 前記第１のスイッチ群が、前記第１の電圧を用いず、前記入力データに応じて、前記第２の電圧端子の前記第２の電圧、前記第３の電圧端子の前記第３の電圧のうちの１つを前記第１のノードに伝達し、
    前記第２のスイッチ群が、前記第１の電圧を用いず、前記入力データに応じて、前記第２の電圧端子の前記第２の電圧、前記第３の電圧端子の前記第３の電圧のうちの１つを前記第２のノードに伝達する、請求項１２記載の半導体装置。
15. 入力データの値＋１が２回以上繰り返されるか、又は、
    入力データの値＋１の次に入力データ０が１回以上続き、＋１となるデータ列の、最後の＋１である、
    という条件を満たす場合、前記制御信号を活性状態とし、前記条件を満たさない場合、前記制御信号を非活性状態とする、請求項１４記載の半導体装置。
16. 電源の出力とグランド間に分圧抵抗を備え、電源電圧、前記電源電圧の分圧電圧、グランド電位を、前記第１の電圧、前記第２の電圧、前記第３の電圧として前記第１、第２、第３の端子にそれぞれ供給する電圧生成回路を備えた請求項１又は１０に記載の半導体装置。
17. さらに、１つ又は複数の容量を備え、前記１つ又は複数の容量の各容量の第１端子と、前記第１のノード、前記第２のノード、前記出力端子、前記基準電位との間にそれぞれ接続されたスイッチ群と、前記各容量の第２端子と、前記演算増幅器の前記反転入力端子と前記出力端子との間にそれぞれ接続されたスイッチ群とを備えた、請求項１記載の半導体装置。
18. 電圧値が降順の関係の第１乃至第３の電圧、又は、前記第２及び第３の電圧のうちの１つが、３値の入力データの値に応じて選択されて第１のノードに印加され、
    前記第１乃至第３の電圧、又は、前記第２及び第３の電圧のうちの１つが前記入力データの値に応じて選択され第２のノードに印加され、
    第１の容量及び第２の容量と、
    非反転入力端子が基準電位に接続された演算増幅器と、
    前記演算増幅器の反転入力端子と出力端子間に接続された第３の容量と、
    を備え、
    を備えた半導体装置の制御方法であって、
    前記第１の容量及び第２の容量の一方を入力容量、他方を帰還容量とし、
    サンプリング期間では、前記入力容量の第１端子及び第２端子を前記第１のノードと基準電位にそれぞれ接続し、前記帰還容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
    積分期間では、前記入力容量の前記第１端子及び前記第２端子を前記第２のノードと前記演算増幅器の反転入力端子にそれぞれ接続し、前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子にそれぞれ接続する、半導体装置の制御方法。
19. 第１の入力データに対応して、第１のサンプリング期間では、
    前記入力容量をなす前記第１の容量の第１端子を前記第１のノードに接続し、前記第１の容量の第２端子を前記基準電位に接続し、
    前記帰還容量をなす前記第２の容量の第１端子と第２端子をともに開放状態として電荷を保持するか、又は、前記第２の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
    前記第１のサンプリング期間に続く第１の積分期間では、
    前記入力容量をなす前記第１の容量の前記第１端子を前記第２のノードに接続し、前記第１の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、
    前記帰還容量をなす前記第２の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
    前記第１の入力データに続く第２入力データに対応して、第２のサンプリング期間では、
    前記入力容量をなす前記第２の容量の前記第１端子を前記第１のノードに接続し、前記第２の容量の前記第２端子を前記基準電位に接続し、
    前記帰還容量をなす前記第１の容量の前記第１端子と前記第２端子をともに開放状態として電荷を保持するか、又は前記第１の容量の前記第１端子と前記第２端子を前記基準電位に接続して電荷を放電する接続構成とし、
    前記第２のサンプリング期間に続く第２の積分期間では、
    前記入力容量をなす前記第２の容量の前記第１端子を前記第２のノードに接続し、前記第２の容量の前記第２端子を前記演算増幅器の前記反転入力端子に接続し、
    前記帰還容量をなす前記第１の容量の前記第１端子と前記第２端子を前記出力端子と前記演算増幅器の前記反転入力端子に接続し、
    順次入力される複数の入力データに対して、
    前記第１のサンプリング期間及び前記第１の積分期間と、
    前記第２のサンプリング期間及び前記第２の積分期間と、
    を交互に繰り返す、請求項１８記載の半導体装置の制御方法。
20. 前記入力データと１データ前の入データの値に応じて、前記サンプリング期間で、前記帰還容量をなす前記第１又は第２の容量の電荷の放電と保持を制御する、請求項１８記載の半導体装置の制御方法。

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