JP2014022606A - Evaluation method of semiconductor substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000011156 evaluation Methods 0.000 title description 31
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000005086 pumping Methods 0.000 claims abstract description 35
- 230000015556 catabolic process Effects 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 239000002019 doping agent Substances 0.000 claims abstract description 8
- 238000000206 photolithography Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052698 phosphorus Inorganic materials 0.000 description 9
- 239000011574 phosphorus Substances 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001739 density measurement Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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Abstract
Description
本発明は、チャージポンピング方法を用いた半導体基板の評価方法に関する。特には、シリコン/酸化膜界面の界面準位密度を評価する手法に関するものである。 The present invention relates to a semiconductor substrate evaluation method using a charge pumping method. In particular, the present invention relates to a method for evaluating the interface state density at the silicon / oxide film interface.
半導体基板は、システムの高速化・高集積化や携帯端末の発展に伴い、デバイスには高速かつ低消費電力のものがより一層求められている。また基板の大口径化がすすんでいる。近年では、このような基板上に各種素子が形成されている。 A semiconductor substrate having a high speed and low power consumption is further required as the speed of the system is increased, the integration density is increased, and the development of portable terminals. In addition, the substrate diameter is increasing. In recent years, various elements are formed on such a substrate.
一方、このようなデバイスが作製される半導体基板の品質を評価することができる評価方法も求められており、一例として、チャージポンピング方法を用いた界面準位密度の評価法がある。 On the other hand, an evaluation method capable of evaluating the quality of a semiconductor substrate on which such a device is manufactured is also demanded. As an example, there is an interface state density evaluation method using a charge pumping method.
図6は、従来のMOS(Metal Oxide Semiconductor)トランジスタにおける界面準位密度の測定系を示す模式図である。チャージポンピング方法を用いた界面準位密度の測定方法について以下に説明する。なお測定系等を含めた界面準位密度の測定方法に関する技術は、一般的にG.Groesenekerら及びSchroderによって明らかにされている(非特許文献1、2)。
FIG. 6 is a schematic diagram showing an interface state density measurement system in a conventional MOS (Metal Oxide Semiconductor) transistor. A method for measuring the interface state density using the charge pumping method will be described below. The technique relating to the interface state density measurement method including the measurement system is generally described in G.H. It has been clarified by Groeseneker et al. And Schroder (
このような評価方法は、図6に示すように、例えばシリコン基板101に対して逆バイアスになるようにソース電極102、ドレイン電極103に比較的小さい定電圧、例えば0〜2V程度を印加しながら、ゲート電極104にパルス発生器105を用いてパルス電圧、例えば周波数:数十kHz〜数百kHz,振幅:8V程度(−4〜+4V)を印加する。このとき、チャージポンピング方法の原理とも関係するが、表面が反転あるいは蓄積するのに十分な電圧を選択する必要がある。このような条件のもとで基板電流を計測することによって、界面準位密度を測定することが可能になる。
In such an evaluation method, as shown in FIG. 6, for example, a relatively small constant voltage, for example, about 0 to 2 V is applied to the
この測定原理について以下にさらに詳しく説明する。図7はゲート電極104に印加するパルス電圧波形を表しており、図8はそのパルス電圧波形に応じた半導体のエネルギーバンドを表している。一般的には界面準位がバンドギャップ内において連続的に分布していると仮定されており、また電子111、正孔112がそれぞれ捕獲されるものとする。印加するパルス電圧が高い状態(図7のHの状態)のとき、半導体のエネルギーバンドは強い反転状態になる(図8(a))。このとき界面準位に電子111が捕獲される(あるいは既に捕獲されている)。
This measurement principle will be described in more detail below. FIG. 7 shows a pulse voltage waveform applied to the
次に、パルス電圧が高い状態(図7のHの状態)から低い状態(図7のLの状態)に変化するとき、伝導帯113の底より若干下の界面準位に捕獲されていた電子111は伝導帯113に放出され(図8(b))、反転層内に存在していた伝導帯電子114とともに図6のソース高濃度拡散層106、ドレイン高濃度拡散層107にドリフトする。そして、シリコン基板101から界面に流れてきた正孔112と放出されずに界面準位に残った電子111とが再結合する(図8(c)、(d))。この再結合電流が基板電流、いわゆるチャージポンピング電流となり、チャージポンピング電流Icpは下記(1)式のように表わされる。
Next, when the pulse voltage changes from a high state (H state in FIG. 7) to a low state (L state in FIG. 7), electrons trapped in the interface state slightly below the bottom of the
Icp=q・AG・f・Dit・ΔE …(1)
q :素電荷
AG :ゲート面積
f :ゲート印加パルス周波数
Dit:界面準位密度
ΔE:実効的に再結合可能なエネルギー幅(図8中の符号120)
上記(1)式より界面準位密度を定量的に評価できるが、実際的は下記の(2)式を用いて求められることが多い。
Dit=−1/(q・k・T・AG・f)(dIcp/dln(tStep))・・・(2)
k:ボルツマン定数
T:温度(K)
tStep=1/f
Icp = q · AG · f · Dit · ΔE (1)
q: Elementary charge AG: Gate area f: Gate applied pulse frequency Dit: Interface state density ΔE: Effectively recombinable energy width (reference numeral 120 in FIG. 8)
Although the interface state density can be quantitatively evaluated from the above equation (1), in practice, it is often obtained using the following equation (2).
Dit = −1 / (q · k · T · AG · f) (dIcp / dln (t Step )) (2)
k: Boltzmann constant T: Temperature (K)
t Step = 1 / f
前述のように、チャージポンピング方法は、界面で発生、流れる電流値を測定することで界面準位を求める手法であり、本発明者は、このチャージポンピング方法について鋭意研究を行った。このチャージポンピング方法を用いて界面準位密度を測定するには、図6のようなMOSFET構造が必要である。MOSFET構造は、ゲート電極やソース・ドレインを電気的に分離する必要があるので、分離酸化膜の形成、コンタクトのための金属電極の形成等、複雑で長時間を要する工程が必要となり、評価完了までに時間がかかる。もっと簡単にチャージポンピング測定を行える構造を作りこむことが可能になれば、通常のシリコンウェーハのみならず、SOIウェーハのように分離酸化膜をもつウェーハにおいてもチャージポンピング法が使用できることから(非特許文献3)、シリコン評価において有効である。 As described above, the charge pumping method is a method for obtaining an interface state by measuring a current value generated and flowing at an interface, and the present inventor has conducted intensive research on the charge pumping method. In order to measure the interface state density using this charge pumping method, a MOSFET structure as shown in FIG. 6 is required. Since the MOSFET structure requires the gate electrode and source / drain to be electrically isolated, complicated and time-consuming processes such as the formation of an isolation oxide film and the formation of a metal electrode for contact are required, and the evaluation is completed. It takes time. If it becomes possible to create a structure that can perform charge pumping measurement more easily, the charge pumping method can be used not only for ordinary silicon wafers but also for wafers with an isolation oxide film such as SOI wafers (non-patented). Reference 3), effective in silicon evaluation.
本発明は上記問題点に鑑みてなされたものであって、簡単にチャージポンピング方法を用いて半導体基板の評価を行うことができる方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object of the present invention is to provide a method capable of easily evaluating a semiconductor substrate using a charge pumping method.
上記課題を解決するために、本発明は、チャージポンピング方法を用いた半導体基板の評価方法であって、前記半導体基板の表面にゲート酸化膜を形成し、該ゲート酸化膜上に、少なくとも隣接する2つの絶縁破壊用電極と1つのゲート電極とを形成した後、各々の前記電極間に、半導体基板と反対の導電型のドーパントを拡散して拡散層を形成し、前記隣接する2つの絶縁破壊用電極間に電気ストレスを印加して前記ゲート酸化膜の一部を絶縁破壊し、該破壊したゲート酸化膜を通じて電圧を印加しながら、前記ゲート電極にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することを特徴とする半導体基板の評価方法を提供する。 In order to solve the above problems, the present invention is a method for evaluating a semiconductor substrate using a charge pumping method, wherein a gate oxide film is formed on the surface of the semiconductor substrate, and at least adjacent to the gate oxide film. After forming two dielectric breakdown electrodes and one gate electrode, a diffusion layer is formed by diffusing a dopant of a conductivity type opposite to the semiconductor substrate between each of the electrodes, and the two adjacent dielectric breakdowns are formed. An electrical stress is applied between the electrodes for use to break down a part of the gate oxide film, and a voltage in a pulsed state is applied to the gate electrode while applying a voltage through the broken gate oxide film. Provided is a method for evaluating a semiconductor substrate, characterized in that an interface state density is evaluated from a current flowing through the substrate.
本発明によれば、複雑なMOSFET構造を作製することなく、簡単なMOS構造を用いることによりチャージポンピング方法による界面準位密度の評価が可能であり、評価に必要な工程を減らすことができ、時間も短縮することができる。このように、従来よりも簡単に、しかも従来の方法と同等の高い精度で半導体基板の評価を行うことができる。 According to the present invention, it is possible to evaluate the interface state density by the charge pumping method by using a simple MOS structure without producing a complicated MOSFET structure, and the number of steps required for the evaluation can be reduced. Time can be shortened. As described above, the semiconductor substrate can be evaluated more easily than the conventional method and with the same high accuracy as the conventional method.
このとき、前記各々の電極を、フォトリソグラフィーを用いて同時に形成するのが好ましい。 At this time, it is preferable to form each of the electrodes simultaneously using photolithography.
この方法により、評価のときに、その評価用素子を作製するにあたって、フォトリソグラフィーを何度も行う従来のような複雑なMOSFET工程を経ることなく、フォトリソグラフィーを1回行うだけで済ますことも可能になる。これにより一層簡単に、チャージポンピング方法による界面準位密度の測定が可能となる。 With this method, it is possible to perform photolithography only once, without going through the complicated MOSFET process as in the past, when photolithography is performed many times during the evaluation. become. This makes it possible to more easily measure the interface state density by the charge pumping method.
本発明によると、複雑なMOSFET構造を作製する必要がなく、より簡単に評価用素子を作製し、界面準位密度の測定が可能なので、半導体基板の評価に必要な工程と時間を短縮することができる。しかも、従来の方法と同等の高い精度で半導体基板の評価を行うことができる。 According to the present invention, it is not necessary to fabricate a complicated MOSFET structure, and it is possible to easily fabricate an evaluation element and measure the interface state density, thereby reducing the process and time required for evaluating a semiconductor substrate. Can do. In addition, the semiconductor substrate can be evaluated with high accuracy equivalent to the conventional method.
以下、本発明の実施の形態について、図を参照して具体的に説明するが、本発明はこれらに限定されるものではない。 Hereinafter, embodiments of the present invention will be specifically described with reference to the drawings. However, the present invention is not limited thereto.
図1は本発明の評価方法において用いられる半導体基板評価用素子の一例を示す断面概略説明図である。この半導体基板評価用素子10は、シリコン基板等の半導体基板1の表面にゲート酸化膜8が形成されている。このゲート酸化膜8上に、少なくとも隣接する2つの絶縁破壊用電極9aと9bと1つのゲート電極4が形成されている。各々の前記電極間に、半導体基板1と反対の導電型のドーパントを拡散した拡散層6a、6bが形成されている。そして前記隣接する2つの絶縁破壊用電極間に電気ストレスが印加されて前記ゲート酸化膜8の一部が絶縁破壊されたものである。この破壊したゲート酸化膜を通じて電圧を印加しながら、パルス発生器5によりゲート電極4にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することができる。
FIG. 1 is a schematic cross-sectional explanatory view showing an example of a semiconductor substrate evaluation element used in the evaluation method of the present invention. In this semiconductor
ここで絶縁破壊用電極9a、9bとは、半導体基板1の評価前にゲート酸化膜8の一部を絶縁破壊するための電界を印加するために用いる電極であり、ゲート電極4とは、半導体基板1の評価の際に評価用の電界を印加するために用いる電極である。なお、絶縁破壊用電極9bは、基板電流の測定の際にも用いるものである。絶縁破壊用電極は互いに隣接していれば3つ以上形成されてもよいし、ゲート電極も2つ以上形成されてもよい。これらの電極の数は、評価目的に応じて決定することができる。ここでは、絶縁破壊用電極が2つ、ゲート電極が1つの場合について説明する。
Here, the
絶縁破壊用電極9a、9b、ゲート電極4は、導電膜からなるものであれば特に限定されないが、例えばポリシリコンからなるものであれば、加工が容易なものとなり、形成しやすい電極となる。
The
次に、本発明における半導体基板を評価する方法を説明する。図2は本発明に従う半導体基板の評価方法の一例を示す工程図である。主に工程(1)〜(6)からなり、図1に示すような半導体基板の評価用素子10を作製し、該素子を用いてチャージポンピング方法によって基板電流を測定して界面準位密度の評価をする。なお、図3は、評価用素子の作製工程を説明するための図である。
Next, a method for evaluating a semiconductor substrate in the present invention will be described. FIG. 2 is a process diagram showing an example of a semiconductor substrate evaluation method according to the present invention. Mainly comprising steps (1) to (6), a semiconductor
まず、前工程としてシリコン基板等の半導体基板1を準備し、半導体基板1を熱酸化等の種々の方法で酸化処理して半導体基板1の表面にゲート酸化膜8を形成する(図2の工程(1))。ゲート酸化膜8の厚さは特に限定されず、その都度決定することができる。
First, a
次に、ゲート酸化膜8上に複数の電極(絶縁破壊用電極2つ、ゲート電極1つ)を形成する。これらの電極は導電膜からなるものであり、まず、この導電膜は一般にポリシリコン膜が用いられ、例えばCVD法を用いて堆積される(図2の工程(2))。このポリシリコン膜には抵抗値を下げる為に一般にリンがドープされる。リンのドープ方法は特に限定されず、導電膜の堆積後に熱拡散法等により行なってもよいし、導電膜の堆積時に同時にリンもドープするDoped Poly−Si法を用いることもできる。
Next, a plurality of electrodes (two dielectric breakdown electrodes and one gate electrode) are formed on the
次に、この導電膜からフォトリソグラフィー及びエッチングにより、図3(A)に示すように、電極のパターンを形成する(図2の工程(3))。このとき、少なくとも隣接する2つの絶縁破壊用電極9a、9bと1つのゲート電極4とを形成する。このように、ポリシリコン等の導電膜を堆積後、フォトリソグラフィー及びエッチングにより導電膜を部分的に除去することで、半導体基板1の表面上にゲート酸化膜8と各々の電極4、9a、9bが順次積層されたMOS構造を有するMOSキャパシタを複数作製する。こうして、絶縁破壊用電極9a、9b、ゲート電極4を、フォトリソグラフィーを用いて同時に形成することができる。このようにすれば、従来のように複雑なMOSFET工程を経ることなく、フォトリソグラフィーは1回行うだけで済ますことができ、より簡単にチャージポンピング方法による界面準位測定が可能となる。
Next, an electrode pattern is formed from the conductive film by photolithography and etching as shown in FIG. 3A (step (3) in FIG. 2). At this time, at least two adjacent
その後、各々の前記電極間に、半導体基板1と反対の導電型のドーパントを拡散して拡散層6a、6bを形成する(図3(B)、図2の工程(4))。このとき、半導体基板1が、P型基板の場合には、オキシ塩化リン(POCl3)をデポ拡散して、リンを拡散させる手法が考えられ、半導体基板1が、N型基板の場合には、ボロンガラスの塗布拡散などの手法が考えられる。ここで重要なことは、後から拡散するドーパントは、MOSキャパシタの電極をマスクにして、MOSキャパシタの電極が無いところに酸化膜を通じて拡散させ、あたかもMOSFETを作成したような構造となる点である。
Thereafter, a
その後、隣接する2つの絶縁破壊用電極9a、9bの間に電気ストレスを印加してゲート酸化膜8の一部を絶縁破壊して、電気的コンタクトを取る(図2の工程(5))。
Thereafter, an electrical stress is applied between the two adjacent
絶縁破壊用電極9a、9bは、それぞれゲート酸化膜8上に配置された電極であるが、ゲート酸化膜厚に応じた電圧を印加すればブレイクダウンさせることが可能である。例えば30nmであれば50V程度あれば十分である。この電気ストレスの印加はゲート酸化膜の一部が絶縁破壊できるものであれば特に限定されず、一定の電圧又は電流をゲート酸化膜の一部が破壊するまで印加する方法を用いれば良い。
The
図3(C)に示すように、ゲート酸化膜8を絶縁破壊したMOSキャパシタの電極(絶縁破壊用電極9b)をソース/ドレインと見立てて接続し(すなわち、ドーパント拡散層6bを従来法でのソース高濃度拡散層106とドレイン高濃度拡散層107に見立てて)絶縁破壊していないMOSキャパシタの電極(ゲート電極4)をゲートとして接続することで、擬似的なMOSFET構造とすることができ、本構造によりチャージポンピング方法による測定が可能となる(図2の工程(6))。より具体的には、半導体基板1に対して逆バイアスになるように、先ほど破壊した電極に比較的小さい定電圧、例えば0〜2V程度を印加しながら、ゲート電極4にパルス発生器5を用いて表面が反転あるいは蓄積するのに十分なパルス電圧、例えば周波数:数十kHz〜数百kHz、振幅:8V程度(−4〜+4V)を印加し、基板電流を計測することによって、界面準位密度を測定する。
As shown in FIG. 3C, the MOS capacitor electrode (
本発明によれば、複雑なMOSFET構造を作製することなく、簡単なMOS構造を用いることによりチャージポンピング方法による界面準位密度の評価が可能であり、評価に必要な工程を減らすことができ、時間も短縮することができる。このように、従来よりも簡単に、しかも従来の方法と同等の高い精度で半導体基板の評価を行うことができる。 According to the present invention, it is possible to evaluate the interface state density by the charge pumping method by using a simple MOS structure without producing a complicated MOSFET structure, and the number of steps required for the evaluation can be reduced. Time can be shortened. As described above, the semiconductor substrate can be evaluated more easily than the conventional method and with the same high accuracy as the conventional method.
以下、本発明を実施例によりさらに詳細に説明するが、本発明がこれに限定されないことは言うまでもない。
(実施例)
図2に示すような本発明の評価方法を実施した。試料としてボロンをドープしたP型で直径200mmのシリコンウェーハを用いた。抵抗率は10Ω・cmである。このウェーハに900℃の乾燥雰囲気中で25nmの厚さのゲート酸化を行い酸化膜を形成した。これにCVDによりリンをドープしたPoly−Siをデポした。この際のPoly−Siの厚さはおよそ300nm、リンドープ量は、シート抵抗にして25ohm/sq.程度となるようにした。これにフォトリソグラフィーを行い、絶縁破壊用電極2つとゲート電極1つを形成し、MOSキャパシタをウェーハ面内に作製した。フォトリソグラフィー後の、Poly−Siエッチングには、フッ硝酸を用いたウエット工程にて処理した。最後に裏面についているSiO2を除去するために、表面にレジストを塗布し、希HFによるウエットエッチングにて裏面処理を行った。
この後、700℃で30分間、表面側にPOCl3をデポしたのちに、1000℃/30分間窒素雰囲気下でアニールした。
最後に、電極界面を安定化させるためH2を添加したN2雰囲気で400℃、30分アニール処理(シンタリング処理)を行った。
EXAMPLES Hereinafter, although an Example demonstrates this invention further in detail, it cannot be overemphasized that this invention is not limited to this.
(Example)
The evaluation method of the present invention as shown in FIG. 2 was performed. As a sample, a P-type silicon wafer having a diameter of 200 mm doped with boron was used. The resistivity is 10 Ω · cm. This wafer was gate-oxidized with a thickness of 25 nm in a dry atmosphere at 900 ° C. to form an oxide film. Poly-Si doped with phosphorus was deposited by CVD. In this case, the thickness of Poly-Si is about 300 nm, and the phosphorus doping amount is 25 ohm / sq. In sheet resistance. I tried to be about. This was subjected to photolithography to form two dielectric breakdown electrodes and one gate electrode, and a MOS capacitor was fabricated on the wafer surface. Poly-Si etching after photolithography was performed in a wet process using hydrofluoric acid. Finally, in order to remove SiO 2 on the back surface, a resist was applied to the surface, and the back surface treatment was performed by wet etching with dilute HF.
Thereafter, POCl 3 was deposited on the surface side at 700 ° C. for 30 minutes, and then annealed in a nitrogen atmosphere at 1000 ° C./30 minutes.
Finally, annealing treatment (sintering treatment) was performed at 400 ° C. for 30 minutes in an N 2 atmosphere to which H 2 was added in order to stabilize the electrode interface.
コンタクトの為のゲート酸化膜の絶縁破壊は、ゲート酸化膜が破壊できさえすればよく、一定電圧ないし、電流を酸化膜が絶縁破壊するまで印加する方法を用いれば良い。今回は一定電流を印加して絶縁破壊する方法を用いた。隣接する絶縁破壊用電極同士をプローブで接続して、ストレス電流密度をJ=0.1A/cm2として電気ストレスを印加し破壊を行った。今回の電極面積は4mm2とした。 The dielectric breakdown of the gate oxide film for the contact may be as long as the gate oxide film can be broken, and a method of applying a constant voltage or current until the dielectric breakdown of the oxide film may be used. This time, we used a method of applying a constant current to breakdown. Adjacent dielectric breakdown electrodes were connected with a probe, and the stress current density was set to J = 0.1 A / cm 2 , and electrical stress was applied to perform breakdown. The electrode area this time was 4 mm 2 .
このようにして作製した評価用素子を用い、実際のチャージポンピング法を用いた界面準位密度の測定を行う。絶縁破壊用電極9bに、逆バイアスになるように2Vを印加しつつ、ゲート電極4にはパルス発生器5からパルス電圧を印加する。このパルス電圧条件は、周波数:100kHz、振幅:8V(−4〜+4V)とすることで基板側に流れるチャージポンピング電流を測定する。この結果得られた、チャージポンピング電流とtStepの関係を図4に示す。また、界面準位密度は前述した式(2)により求めた。
Using the evaluation element thus fabricated, the interface state density is measured using an actual charge pumping method. A pulse voltage is applied from the pulse generator 5 to the
(比較例)
図5に示すような従来の評価方法を行った。試料としてボロンをドープしたP型で直径200mmシリコンウェーハを用いた。抵抗率は10Ω・cmである。このウェーハに900℃のPyro雰囲気中で50nmの厚さの下地酸化を行い、これにCVDにより140nmのSiN膜を成膜後、フォトリソグラフィーを行い、SiNに窓明けを行った。この後、1050℃のPyro雰囲気下で300nmの酸化を行ったのち、リン酸にてSiNを完全に除去することで、分離酸化膜を形成した。この後、900℃乾燥酸素雰囲気で25nmのゲート酸化を行い、これにCVDによりリンをドープしたPoly−Siをデポして、電極とした。この際のPoly−Si厚さはおよそ300nm、リンドープ量は、シート抵抗にして25ohm/sq.程度となるようにした。これにフォトリソグラフィーを行い、MOSキャパシタをウェーハ面内に作製した。フォトリソグラフィー後の、Poly−Siエッチングには、フッ硝酸を用いたウエット工程にて処理した。この後、ソース高濃度拡散層およびドレイン高濃度拡散層形成のため、このPoly−Si電極周辺にリンをイオン注入したのち、1000℃/窒素雰囲気下で10分アニールし、CVD酸化膜を1μm堆積して電極間の分離酸化膜とした。これにソース・ドレイン・ゲート各部の電極貫通用の穴あけのためのフォトリソグラフィーを行ったのち、スパッタにてAlSiを堆積し、最後にもう一度フォトリソグラフィーを行い電極を形成し、MOSFETを完成させた。
最後に、電極界面を安定化させるためH2を添加したN2雰囲気で400℃、30分アニール処理(シンタリング処理)を行った。
(Comparative example)
A conventional evaluation method as shown in FIG. 5 was performed. As a sample, a boron-doped P-type silicon wafer having a diameter of 200 mm was used. The resistivity is 10 Ω · cm. This wafer was subjected to base oxidation with a thickness of 50 nm in a Pyro atmosphere at 900 ° C., a 140 nm SiN film was formed thereon by CVD, photolithography was performed, and a window was formed in SiN. Thereafter, after oxidation at 300 nm in a Pyro atmosphere at 1050 ° C., SiN was completely removed with phosphoric acid to form an isolation oxide film. After that, gate oxidation of 25 nm was performed in a 900 ° C. dry oxygen atmosphere, and Poly-Si doped with phosphorus by CVD was deposited to obtain an electrode. At this time, the Poly-Si thickness is about 300 nm, and the phosphorus doping amount is 25 ohm / sq. In sheet resistance. I tried to be about. This was subjected to photolithography to produce a MOS capacitor in the wafer surface. Poly-Si etching after photolithography was performed in a wet process using hydrofluoric acid. Thereafter, in order to form a source high concentration diffusion layer and a drain high concentration diffusion layer, phosphorus is ion-implanted around the Poly-Si electrode, and then annealed at 1000 ° C./nitrogen atmosphere for 10 minutes to deposit a CVD oxide film having a thickness of 1 μm. Thus, a separation oxide film between the electrodes was obtained. After performing photolithography for drilling holes for electrode penetration in each part of the source, drain, and gate, AlSi was deposited by sputtering, and finally photolithography was performed again to form electrodes to complete the MOSFET.
Finally, annealing treatment (sintering treatment) was performed at 400 ° C. for 30 minutes in an N 2 atmosphere to which H 2 was added in order to stabilize the electrode interface.
このようにして作製した評価用素子(図6)を用い、チャージポンピング方法による測定の際、ソース電極102およびドレイン電極103に逆バイアスとなるように2Vを印加しつつ、ゲート電極104にはパルス電圧発生器105からパルス電圧を印加した。このパルス電圧条件は、周波数:100kHz、振幅:8V(−4〜+4V)とすることで基板側に流れるチャージポンピング電流を測定した。この結果得られたチャージポンピング電流とtStepの関係を図4に示す。また、界面準位密度は、前述の式(2)により求めた。
In the measurement by the charge pumping method using the evaluation element thus manufactured (FIG. 6), 2 V is applied to the
図4に示す結果より、チャージポンピング電流に関し、本発明を実施した実施例は、従来法で行った比較例と比較してほとんど差は見られない。チャージポンピング電流、さらには界面準位密度に関して非常に良い一致を示すことより、本発明により精度の高いチャージポンピング方法を用いた半導体基板の評価を行えることが分かる。 From the results shown in FIG. 4, regarding the charge pumping current, the embodiment in which the present invention is implemented shows almost no difference compared with the comparative example performed by the conventional method. It can be seen that the semiconductor substrate can be evaluated using the charge pumping method with high accuracy according to the present invention because the charge pumping current and the interface state density are very close to each other.
また、図2と図5に示すように、比較例に比べて実施例は顕著に少ない工数でチャージポンピング法による界面準位密度の測定が可能であることがわかる。 Further, as shown in FIGS. 2 and 5, it can be seen that the interface state density can be measured by the charge pumping method with a significantly smaller number of man-hours than in the comparative example.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
1…半導体基板、 4…ゲート電極、 5…パルス発生器、 6a、6b…ドーパント拡散層、 8…ゲート酸化膜、 9a、9b…絶縁破壊用電極、 10…半導体基板評価用素子。
DESCRIPTION OF
Claims (2)
前記半導体基板の表面にゲート酸化膜を形成し、
該ゲート酸化膜上に、少なくとも隣接する2つの絶縁破壊用電極と1つのゲート電極とを形成した後、
各々の前記電極間に、半導体基板と反対の導電型のドーパントを拡散して拡散層を形成し、
前記隣接する2つの絶縁破壊用電極間に電気ストレスを印加して前記ゲート酸化膜の一部を絶縁破壊し、
該破壊したゲート酸化膜を通じて電圧を印加しながら、前記ゲート電極にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することを特徴とする半導体基板の評価方法。 A method for evaluating a semiconductor substrate using a charge pumping method,
Forming a gate oxide film on the surface of the semiconductor substrate;
After forming at least two adjacent dielectric breakdown electrodes and one gate electrode on the gate oxide film,
Between each of the electrodes, a diffusion layer is formed by diffusing a dopant of a conductivity type opposite to the semiconductor substrate,
Applying an electrical stress between the two adjacent breakdown electrodes to break down a portion of the gate oxide film;
A method for evaluating a semiconductor substrate, comprising applying a pulsed voltage to the gate electrode while applying a voltage through the broken gate oxide film, and evaluating an interface state density from a current flowing to the semiconductor substrate. .
The method for evaluating a semiconductor substrate according to claim 1, wherein each of the electrodes is simultaneously formed using photolithography.
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