JP2010186775A - Crystal defect detection element for monitor, semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、モニター用結晶欠陥検出素子、半導体装置及びその製造方法等に関し、特にプロセスの影響によって発生するシリコン基板の結晶欠陥を高感度に検出できるモニター用結晶欠陥検出素子、半導体装置及びその製造方法に関する。 The present invention relates to a crystal defect detecting element for monitoring, a semiconductor device, a manufacturing method thereof, and the like, and in particular, a crystal defect detecting element for monitoring, a semiconductor device, and a manufacturing thereof that can detect a crystal defect of a silicon substrate caused by the influence of a process with high sensitivity. Regarding the method.
半導体ウエハとして、例えばシリコン基板、SOI(Silicon on Insulator)基板等があげられる。これらの半導体ウエハ上には、半導体デバイスが形成される。そして、半導体デバイスには、微細化、高集積化、高速化や高歩留まり化が必要とされている。また、半導体デバイスの性能や歩留まりは半導体ウエハの品質に大きく影響されやすい。この半導体ウエハにおける品質は、半導体ウエハを熱酸化して形成させた酸化膜の品質が、酸化膜形成条件の良否や半導体ウエハ表面部の結晶品質等を反映している。 Examples of the semiconductor wafer include a silicon substrate and an SOI (Silicon on Insulator) substrate. Semiconductor devices are formed on these semiconductor wafers. Further, miniaturization, high integration, high speed and high yield are required for semiconductor devices. Also, the performance and yield of semiconductor devices are greatly affected by the quality of the semiconductor wafer. In the quality of the semiconductor wafer, the quality of the oxide film formed by thermally oxidizing the semiconductor wafer reflects the quality of the oxide film formation conditions, the crystal quality of the surface portion of the semiconductor wafer, and the like.
半導体装置の製造工程では、熱工程における拡散領域と素子分離絶縁膜との熱膨張係数の差異に起因する応力歪みにより、シリコン基板中に結晶欠陥が発生する。発生した結晶欠陥により、シリコン基板に形成された半導体素子の特性が劣化し、半導体素子の接合リーク電流が大きくなるといった問題がある。その為、結晶欠陥の発生を抑制するために、シリコン基板中の結晶欠陥を評価することが重要な課題となっている。 In the manufacturing process of a semiconductor device, crystal defects are generated in the silicon substrate due to stress strain caused by the difference in thermal expansion coefficient between the diffusion region and the element isolation insulating film in the thermal process. Due to the generated crystal defects, there is a problem that the characteristics of the semiconductor element formed on the silicon substrate deteriorates and the junction leakage current of the semiconductor element increases. Therefore, in order to suppress the generation of crystal defects, it is an important issue to evaluate the crystal defects in the silicon substrate.
図6は、単体トランジスタのオフリーク測定するためのTEG(Test Element Group)構造を示す平面図である。
図6に示すように、シリコン基板に例えばSTI(Shallow Trench Isolation)法にて素子分離膜11を形成する。次いで、シリコン基板上にゲート長Lが0.14μm程のゲート電極12、ソース・ドレイン領域の拡散層10a、10b及びサブコンタクト14を形成している。
FIG. 6 is a plan view showing a TEG (Test Element Group) structure for measuring off-leakage of a single transistor.
As shown in FIG. 6, an
結晶欠陥を評価する手法としては、一般的に、図6に示すようなシリコン基板に形成された拡散領域の評価パターンに端子を設け、評価パターンにより構成される半導体素子の接合リーク電流を検出する手法がある。 As a technique for evaluating crystal defects, generally, a terminal is provided in an evaluation pattern of a diffusion region formed on a silicon substrate as shown in FIG. 6, and a junction leakage current of a semiconductor element constituted by the evaluation pattern is detected. There is a technique.
しかし、STIストレスなどのプロセスの影響によって発生するシリコン基板のランダムな結晶欠陥を、図6に示す狭面積の単体トランジスタのオフリーク電流を通常の分解能のプローバーで検出することによって検出しようとすると、単体トランジスタのオフリーク電流値が極めて小さいため、プローバーの検出可能な電流値のほうが大きくなってしまい、検出出来ない。その為、製品においてhot spot解析やIQ値により確認していた(例えば特許文献1参照)。 However, if a random crystal defect of a silicon substrate caused by the influence of a process such as STI stress is detected by detecting an off-leakage current of a single transistor having a small area shown in FIG. Since the off-leakage current value of the transistor is extremely small, the current value that can be detected by the prober becomes larger and cannot be detected. For this reason, the product has been confirmed by hot spot analysis or IQ value (see, for example, Patent Document 1).
上述したように単体トランジスタのオフリーク電流を検出する方法では、結晶欠陥を感度良く検出することができない。また、上述したhot spot解析によるシリコン基板の結晶欠陥の検出は、解析時間と高度な技術を要するという問題がある。また、上述した半導体製品のIQ値測定では、製品確認のため、金属膜を複数積層する必要があり、サンプルの作製に時間がかかるという問題がある。 As described above, the method of detecting the off-leakage current of a single transistor cannot detect crystal defects with high sensitivity. In addition, the detection of crystal defects in the silicon substrate by the hot spot analysis described above has a problem that analysis time and advanced technology are required. In addition, in the above-described IQ value measurement of a semiconductor product, it is necessary to stack a plurality of metal films for product confirmation, and there is a problem that it takes time to manufacture a sample.
また、上述したように、通常の分解能のプローバーでは、単体トランジスタのオフリーク電流より、検出可能な電流値のほうが大きくなってしまう。その為、トランジスタのオフリークが微小な場合、分解能の高いプローバーでなければ、オフリークの測定が出来ない。従って、分解能の高いプローバーを用いた場合、結晶欠陥の検出コストが増加する。 Further, as described above, in a normal resolution prober, the detectable current value is larger than the off-leak current of a single transistor. Therefore, when the off-leakage of the transistor is very small, the off-leakage cannot be measured unless the prober has a high resolution. Therefore, when a prober with high resolution is used, the cost of detecting crystal defects increases.
本発明は上述したことを考慮してなされたものであり、本発明に係る態様は、プロセスの影響によって発生するシリコン基板の結晶欠陥を高感度に検出できるモニター用結晶欠陥検出素子、半導体装置及びその製造方法等である。 The present invention has been made in consideration of the above, and an aspect according to the present invention is a crystal defect detecting element for monitoring, a semiconductor device, and a semiconductor device capable of detecting a crystal defect of a silicon substrate caused by the influence of a process with high sensitivity. The manufacturing method thereof.
上記課題を解決するため、本発明に係るモニター用結晶欠陥検出素子は、シリコン基板に形成された素子分離膜と、
前記素子分離膜の内側の素子領域に形成された複数のトランジスタと、
を有するモニター用結晶欠陥検出素子であって、
前記複数のトランジスタそれぞれのゲート電極が互いに電気的に接続されており、
前記複数のトランジスタそれぞれのソース領域の拡散層が互いに電気的に接続されており、
前記複数のトランジスタそれぞれのドレイン領域の拡散層が互いに電気的に接続されていることを特徴とする。
In order to solve the above problems, a crystal defect detecting element for monitoring according to the present invention includes an element isolation film formed on a silicon substrate,
A plurality of transistors formed in an element region inside the element isolation film;
A crystal defect detecting element for monitoring, comprising:
The gate electrodes of the plurality of transistors are electrically connected to each other;
A diffusion layer of a source region of each of the plurality of transistors is electrically connected to each other;
The diffusion layers in the drain regions of the plurality of transistors are electrically connected to each other.
上記モニター用結晶欠陥検出素子によれば、素子分離膜の内側の素子領域に形成された複数のトランジスタを有している。これにより、単体トランジスタをモニター用結晶欠陥検出素子とした場合に比べて、シリコン基板の結晶欠陥を高感度に検出することができる。 The monitoring crystal defect detecting element has a plurality of transistors formed in the element region inside the element isolation film. Thereby, the crystal defect of the silicon substrate can be detected with higher sensitivity than in the case where the single transistor is a crystal defect detection element for monitoring.
また、本発明に係るモニター用結晶欠陥検出素子において、前記複数のトランジスタは100個以上のトランジスタであり、前記素子分離膜はSTIであることが好ましい。 In the monitoring crystal defect detecting element according to the present invention, the plurality of transistors are preferably 100 or more transistors, and the element isolation film is preferably STI.
また、本発明に係るモニター用結晶欠陥検出素子において、前記複数のトランジスタは、前記ソース領域の拡散層と前記ドレイン領域の拡散層が交互に隣接して配置され、前記ソース領域の拡散層と前記ドレイン領域の拡散層との相互間上に前記ゲート電極が配置されたものであることが好ましい。 In the monitoring crystal defect detection element according to the present invention, the plurality of transistors may be configured such that the diffusion layers in the source region and the diffusion layers in the drain region are alternately adjacent to each other, The gate electrode is preferably disposed between the drain region and the diffusion layer.
また、本発明に係るモニター用結晶欠陥検出素子において、前記複数のトランジスタがマトリックス状に配置されていることが好ましい。 In the crystal defect detecting element for monitoring according to the present invention, it is preferable that the plurality of transistors are arranged in a matrix.
また、本発明に係る半導体装置において、記載のモニター用結晶欠陥検出素子が半導体ウエハのスクライブラインに配置されていることも可能である。 Further, in the semiconductor device according to the present invention, the described crystal defect detecting element for monitoring can be arranged on a scribe line of a semiconductor wafer.
また、本発明に係る半導体装置において、記載のモニター用結晶欠陥検出素子を半導体ウエハのスクライブラインに配置し、オフリーク測定を行うことも可能である。 Further, in the semiconductor device according to the present invention, it is also possible to perform off-leak measurement by arranging the described crystal defect detecting element for monitoring on a scribe line of a semiconductor wafer.
以下、図面を参照して本発明の実施形態について説明する。
図1及び図2は、本発明の実施形態に係るトランジスタのオフリーク測定するためのTEG構造(モニター用結晶欠陥検出素子)を説明する為の平面図であり、図1は、図2に示すTEG構造の一部を拡大した図である。また、図3は、図2に示すA−A'部の断面図であり、TEGの製造方法を説明する為の断面図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1 and 2 are plan views for explaining a TEG structure (a crystal defect detecting element for monitoring) for measuring off-leakage of a transistor according to an embodiment of the present invention. FIG. 1 is a diagram showing the TEG shown in FIG. It is the figure which expanded a part of structure. FIG. 3 is a cross-sectional view taken along line AA ′ shown in FIG. 2 and is a cross-sectional view for explaining a method for manufacturing the TEG.
図1及び図2に示すTEG構造は、ソース領域の拡散層10a及びドレイン領域の拡散層10b、ゲート電極12及びサブコンタクト領域14を有し、トランジスタを並列に複数個(100個以上が好ましい)配置し接続している。サブコンタクト領域14はシリコン基板に電位を印加するための領域である。
The TEG structure shown in FIGS. 1 and 2 includes a
図1に示す拡散領域10cは、5個の拡散層10a,10bがゲート電極12を介して隣接している領域であり、この領域には4個のトランジスタが形成されている。また、拡散領域10cは、図2に示すようにマトリックス状に複数配置されている。図1中の横に隣り合う拡散領域10cの間及び縦に隣り合う拡散領域10cの間それぞれにはスペースSが設けられている。
A
以下、上記TEG構造を詳細に説明する。
図1に示すように、拡散領域10cには、ソース領域の拡散層10a、ドレイン領域の拡散層10b、ソース領域の拡散層10a、ドレイン領域の拡散層10b及びソース領域の拡散層10aが形成されており、これらの拡散層10a,10bの相互間上にはゲート電極12が配置されている。このような4本のゲート電極12と拡散領域10cを一組とし、この組が図2に示すように縦に4組、横に複数組、繰り返し配置されている。
Hereinafter, the TEG structure will be described in detail.
As shown in FIG. 1, in the
図2及び図1に示すように、全てのソース領域の拡散層10aはプラグ15を介して金属配線13aに電気的に接続されており、この金属配線13aはソース端子(図示せず)に電気的に接続されている。従って、全てのソース領域の拡散層10aは互いに電気的に接続された状態となっている。また、全てのドレイン領域の拡散層10bはプラグ15を介して金属配線13bに電気的に接続されており、この金属配線13bはドレイン端子(図示せず)に電気的に接続されている。従って、全てのドレイン領域の拡散層10bは互いに電気的に接続された状態となっている。また、全てのゲート電極12はプラグ15を介して金属配線13cに電気的に接続されており、この金属配線13cはゲート端子(図示せず)に電気的に接続されている。従って、全てのゲート電極12は互いに電気的に接続された状態となっている。
As shown in FIGS. 2 and 1, the
次に、上記TEGの製造方法について説明する。
まず、図3に示すように、シリコン基板1に例えばSTI(Shallow Trench Isolation)法にて素子分離膜11を形成する。次いで、ゲート絶縁膜2となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜2上にCVD(Chemical Vapor Deposition)法にて成膜されたポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工することによりゲート電極12を形成する。
Next, a method for manufacturing the TEG will be described.
First, as shown in FIG. 3, an
次いで、ゲート電極12及び素子分離膜11をマスクとしてシリコン基板1に不純物イオンをイオン注入し、熱処理を施すことにより、ソース領域の拡散層10a及びドレイン領域の拡散層10bを形成する。
Next, impurity ions are ion-implanted into the silicon substrate 1 using the
次いで、ゲート電極12、ソース領域の拡散層10a及びドレイン領域の拡散層10bを含む基板の全面上にCVD法にて層間絶縁膜3を形成する。次いで、層間絶縁膜3内に金属膜(例えばW膜)を埋め込むことによりプラグ15を形成する。その後、プラグ15及び層間絶縁膜3上に金属配線(例えばAl合金配線)13a〜13cを形成する。これにより、全てのソース領域の拡散層10aはプラグ15を介して金属配線13aに電気的に接続され、全てのドレイン領域の拡散層10bはプラグ15を介して金属配線13bに電気的に接続され、全てのゲート電極12は図2に示すプラグ15を介して金属配線13cに電気的に接続される。
Next, the interlayer insulating film 3 is formed on the entire surface of the substrate including the
以上、本発明の実施形態によれば、拡散領域10cに隣接した複数のトランジスタを形成し、この拡散領域10cをマトリックス状に複数配置することにより100個以上のトランジスタを有するモニター用結晶欠陥検出素子を構成している。このモニター用結晶欠陥検出素子は、全てのゲート電極12を互いに電気的に接続し、全てのソース領域の拡散層10aを互いに電気的に接続し、全てのドレイン領域の拡散層10bを互いに電気的に接続することにより、100個以上のトランジスタを並列に接続したものである。このため、単体トランジスタをモニター用結晶欠陥検出素子とした場合に比べて、シリコン基板の結晶欠陥を高感度に検出することができる。
As described above, according to the embodiment of the present invention, a plurality of transistors adjacent to the
詳細には、単体トランジスタからなるモニター用結晶欠陥検出素子を用いてトランジスタのオフリーク電流を測定すると、そのオフリーク電流値がプローバーの検出限界より小さい値になってしまう。これに対し、本実施形態のように100個以上のトランジスタを並列接続したモニター用結晶欠陥検出素子のゲート端子、ソース端子、ドレイン端子及びサブコンタクト領域に所定の電位を印加してトランジスタのオフリーク電流を測定すると、そのオフリーク電流値が1個のトランジスタの場合の100倍以上の値となる。従って、単体トランジスタをモニター用結晶欠陥検出素子とした場合に比べて、シリコン基板の結晶欠陥を高感度に検出することができる。つまり、分解能の低いプローバーでもトランジスタの微小なオフリークを検出でき、容易にシリコン基板の結晶欠陥を検出することが可能になる。 More specifically, when the off-leakage current of a transistor is measured using a monitoring crystal defect detecting element composed of a single transistor, the off-leakage current value becomes smaller than the detection limit of the prober. On the other hand, a predetermined potential is applied to the gate terminal, the source terminal, the drain terminal, and the sub-contact region of the monitoring crystal defect detecting element in which 100 or more transistors are connected in parallel as in this embodiment, so that the off-leak current of the transistor , The off-leakage current value is 100 times or more that of a single transistor. Therefore, the crystal defect of the silicon substrate can be detected with higher sensitivity than when the single transistor is a crystal defect detection element for monitoring. That is, even a prober with a low resolution can detect a minute off-leakage of a transistor and can easily detect a crystal defect of a silicon substrate.
また、本実施形態では、各々のトランジスタの配置間隔を狭くすること、即ち、拡散領域10cに複数のトランジスタを形成すること、マトリックス状に複数配置した拡散領域10cの相互間隔であるスペースSを狭くすることにより、トランジスタのオフリーク電流の測定による高感度な結晶欠陥の検出を可能にすることができる。その理由は、複数のトランジスタの配置間隔を狭めた構造ほど、STIストレスの影響が大きくなり、結晶欠陥を検出しやすくなるからである。
Further, in this embodiment, the arrangement interval of each transistor is narrowed, that is, a plurality of transistors are formed in the
また、解析時間と高度な技術を要するhot spot解析、サンプルの作製に時間がかかる半導体製品のIQ値測定などを行わなくても、シリコン基板の結晶欠陥を高感度に検出することができる。 Further, it is possible to detect a crystal defect of a silicon substrate with high sensitivity without performing hot spot analysis that requires analysis time and high technology, and measuring an IQ value of a semiconductor product that requires time for sample preparation.
図4は、図1及び図2に示すTEG構造のサンプルを用いてオフリークを測定した結果を示すグラフである。各サンプルにおけるトランジスタの数は1437個であり、図4に示すオフリーク値は1437個で割ったトランジスタ1個当たりの値である。また、各サンプルのトランジスタのゲート長Lは0.14μmであり、トランジスタのゲート幅Wは5μmである。そして、図1に示すスペースSを0.22μm、0.26μm、0.5μm、1.0μmそれぞれに変更したサンプルを用意し、さらに、ソース・ドレインの拡散層10a,10bにヒ素(Arsenic)イオンとリン(Phosphorus)イオンを振り分けてイオン注入したサンプルをそれぞれ用意した。また、各サンプルは30個用意した。
FIG. 4 is a graph showing the results of measuring off-leakage using the sample of the TEG structure shown in FIGS. The number of transistors in each sample is 1437, and the off-leakage value shown in FIG. 4 is a value per transistor divided by 1437. Further, the gate length L of the transistor of each sample is 0.14 μm, and the gate width W of the transistor is 5 μm. Samples are prepared by changing the space S shown in FIG. 1 to 0.22 μm, 0.26 μm, 0.5 μm, and 1.0 μm, respectively, and arsenic (Arsenic) ions are added to the source /
ゲート電極12、サブコンタクト14、及びソース領域の拡散層10aそれぞれは接地電位に接続し、ドレイン領域の拡散層10bに電圧を印加することによりオフリーク測定を行った。
Each of the
図4に示すように、ヒ素イオンをイオン注入した場合は、スペースSを狭めることにより、オフリーク値が増加している。これは、スペースSを狭くした方が、素子分離膜11の形成領域も狭まり、素子分離膜11におけるプロセス中の熱膨張(STIストレス)の影響が大きくなる結果、シリコン基板に結晶欠陥が発生しやすくなり、その発生した結晶欠陥を検出しやすくなることを意味している。つまり、モニター用結晶欠陥検出素子を作製する際にはスペースSを狭くすることが好ましいといえる。
As shown in FIG. 4, when arsenic ions are implanted, the off-leak value is increased by narrowing the space S. This is because, when the space S is narrowed, the formation region of the
また、図4に示すように、リンイオンをイオン注入したサンプルは、スペースSの広狭によらずオフリーク値が低い。これは、リンイオンをイオン注入したサンプルでは結晶欠陥が検出されなかったことを意味している。つまり、リンイオンと比較して質量の重いヒ素イオンは、シリコン基板に結晶欠陥を形成しやすいため、形成された結晶欠陥が検出されたという結果が得られ、ヒ素イオンのサンプルに比べて結晶欠陥が形成されにくいリンイオンのサンプルでは結晶欠陥が検出されなかったという結果が得られた。 In addition, as shown in FIG. 4, the sample into which phosphorus ions are implanted has a low off-leak value regardless of the size of the space S. This means that no crystal defects were detected in the sample into which phosphorus ions were implanted. In other words, arsenic ions, which are heavier than phosphorous ions, tend to form crystal defects in the silicon substrate, which means that the formed crystal defects were detected, and there were crystal defects compared to the arsenic ion sample. The result was that no crystal defects were detected in the sample of phosphorus ions that were difficult to form.
図4によれば、単体トランジスタの場合、トランジスタのオフリークを測定するとプローバーの検出限界である1pAが測定値となってしまう。しかし、1437個といった複数のトランジスタを測定することにより、1個のトランジスタのオフリークが0.05pAであることが分かる。つまり、低い分解能のプローバーでも単体トランジスタのオフリークの値を正確に測定することが可能になる。 According to FIG. 4, in the case of a single transistor, when the off-leakage of the transistor is measured, 1 pA, which is the detection limit of the prober, becomes a measured value. However, by measuring a plurality of transistors such as 1437, it can be seen that the off-leakage of one transistor is 0.05 pA. That is, it becomes possible to accurately measure the off-leak value of a single transistor even with a low-resolution prober.
図5は、図1及び図2に示すTEG構造のサンプルを用いてオフリークを測定した結果を示すグラフである。各サンプルのトランジスタの数は1437個であり、図5に示すオフリーク値は1437個で割ったトランジスタ1個当たりの値である。また、各サンプルのトランジスタのゲート長Lは0.14μmであり、トランジスタのゲート幅Wは0.5μmである。そして、図1に示すスペースSを0.22μm、0.26μm、0.5μm、1.0μmそれぞれに変更したサンプルを用意し、さらに、ソース・ドレインの拡散層10a,10bにヒ素(Arsenic)イオンとリン(Phosphorus)イオンを振り分けてイオン注入したサンプルをそれぞれ用意した。
FIG. 5 is a graph showing the results of measuring off-leakage using the samples having the TEG structure shown in FIGS. The number of transistors in each sample is 1437, and the off-leak value shown in FIG. 5 is a value per transistor divided by 1437. Further, the gate length L of the transistor of each sample is 0.14 μm, and the gate width W of the transistor is 0.5 μm. Samples are prepared by changing the space S shown in FIG. 1 to 0.22 μm, 0.26 μm, 0.5 μm, and 1.0 μm, respectively, and arsenic (Arsenic) ions are added to the source /
ゲート電極12、サブコンタクト14、及びソース領域の拡散層10aそれぞれは接地電位に接続し、ドレイン領域の拡散層10bに電圧を印加することによりオフリーク測定を行った。
Each of the
図5に示すように、トランジスタのゲート幅Wを図4に比べて小さくした場合、スペースSを狭めてもオフリーク値が増加せず、結晶欠陥が検出されなかった。これは、トランジスタのゲート幅Wを大きくした方が結晶欠陥を検出しやすいことを意味しており、ゲート幅Wを大きくした方が結晶欠陥の検出感度を高くすることができるといえる。また、ゲート幅Wは、1μm以上であれば結晶欠陥の検出感度の向上に効果的である。 As shown in FIG. 5, when the gate width W of the transistor was made smaller than that in FIG. 4, the off-leakage value did not increase even when the space S was narrowed, and no crystal defects were detected. This means that it is easier to detect crystal defects when the gate width W of the transistor is increased, and it can be said that the detection sensitivity of crystal defects can be increased when the gate width W is increased. Further, if the gate width W is 1 μm or more, it is effective in improving the detection sensitivity of crystal defects.
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態によるモニター用結晶欠陥検出素子を半導体ウエハのスクライブラインに配置し、ウエハ製造過程においてSTIストレスの影響を確認しても良いし、ウエハ製造プロセスを設計する際にSTIストレスの影響を確認するために上記実施形態によるモニター用結晶欠陥検出素子を用いても良い。 Note that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, the crystal defect detecting element for monitoring according to the above embodiment may be arranged on a scribe line of a semiconductor wafer to check the influence of STI stress in the wafer manufacturing process, or the influence of STI stress when designing the wafer manufacturing process. In order to confirm this, the crystal defect detecting element for monitoring according to the above embodiment may be used.
1・・・シリコン基板、2・・・ゲート絶縁膜、3・・・層間絶縁膜、11・・・素子分離膜、12・・・ゲート電極、10a・・・ソース領域の拡散層、10b・・・ドレイン領域の拡散層、10c・・・拡散領域、14・・・サブコンタクト、15・・・プラグ、13a,13b,13c・・・金属配線 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Gate insulating film, 3 ... Interlayer insulating film, 11 ... Element isolation film, 12 ... Gate electrode, 10a ... Diffusion layer of source region, 10b. ..Diffusion layer in drain region, 10c ... Diffusion region, 14 ... Sub-contact, 15 ... Plug, 13a, 13b, 13c ... Metal wiring
Claims (6)
前記素子分離膜の内側の素子領域に形成された複数のトランジスタと、
を有するモニター用結晶欠陥検出素子であって、
前記複数のトランジスタそれぞれのゲート電極が互いに電気的に接続されており、
前記複数のトランジスタそれぞれのソース領域の拡散層が互いに電気的に接続されており、
前記複数のトランジスタそれぞれのドレイン領域の拡散層が互いに電気的に接続されていることを特徴とするモニター用結晶欠陥検出素子。 An element isolation film formed on a silicon substrate;
A plurality of transistors formed in an element region inside the element isolation film;
A crystal defect detecting element for monitoring, comprising:
The gate electrodes of the plurality of transistors are electrically connected to each other;
A diffusion layer of a source region of each of the plurality of transistors is electrically connected to each other;
A monitoring crystal defect detecting element, wherein diffusion layers in drain regions of the plurality of transistors are electrically connected to each other.
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2009
- 2009-02-10 JP JP2009028236A patent/JP2010186775A/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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