JP2014011627A - 内部インタリーブを有する誤り訂正復号装置 - Google Patents
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Abstract
【課題】インタリーブ系列の復号処理の際に、複数の復号回路を並列に、かつ同時に動作させて、メモリ競合が生じない内部インタリーブを容易に構成できる誤り訂正復号装置を得る。
【解決手段】インタリーブされた順に送信されたインタリーブ系列とインタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、情報ビット長Nに対してN/2の長さのインタリーブアドレスの値により複数の受信メモリと複数の復号コアを1対1に対応させてメモリ競合が生じないようにした。
【選択図】図1
【解決手段】インタリーブされた順に送信されたインタリーブ系列とインタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、情報ビット長Nに対してN/2の長さのインタリーブアドレスの値により複数の受信メモリと複数の復号コアを1対1に対応させてメモリ競合が生じないようにした。
【選択図】図1
Description
本発明は、内部インタリーブを有する誤り訂正符号の誤り訂正復号装置に関するものである。
特許文献1に示されているような従来の内部インタリーブを有する誤り訂正復号装置では、複数の復号コアを使用して並列に復号処理を行うときに、メモリ競合が生じないようにするために、符号の情報ビット長からインタリーブアドレス生成テーブルに保持された値により、メモリから読み出した受信データならびに中間値データを、並列に配置された復号コアに読み出す。そして、それぞれの復号コアによって計算された復号における中間データをメモリに書き込むことよりメモリ競合が生じないようにしていた。
しかしながら、特許文献1に示されているような従来の内部インタリーブを有する復号装置においては、復号を行う情報ビット長の組み合わせの個数が大きくなった場合にインタリーブアドレス生成テーブルの容量が大きくなり、回路動作が複雑になる課題があった。
本発明は、上記のような課題を解決するためになされたものであり、インタリーブ系列の復号処理の際に、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる誤り訂正復号装置を得ることを目的とする。
上述した従来の課題を解決するために、インタリーブされた順に送信されたインタリーブ系列とインタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、情報ビット長Nに対してN/2の長さのインタリーブアドレスの値により複数の受信メモリと複数の復合コアを1対1に対応させてメモリ競合が生じないようにしたものである。
本発明によれば、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる。
実施の形態1.
図1は、この発明の実施の形態1の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。
図1は、この発明の実施の形態1の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。
図中1は、入力した受信データを切り替えて所定のメモリに入力する切り替えブロックである。切り替えブロック1は、情報ビット部分の受信データの軟判定情報を記憶するための情報部受信データメモリA/B21、22および検査ビット部分の受信データの軟判定情報を記憶するための検査部受信データメモリA/B31、32、33、34に所定の受信データを出力するようになっている。
検査部受信データメモリA/B31、32、33、34は、セレクタ41、42によって選択された所定の読み出し値を出力するようになっている。
情報部受信データメモリA/B21、22から読み出した所定値によって切り替えを行う第1メモリインタフェース5が設けられている。第1メモリインタフェース5は中間データメモリA/B81、82から読み出した値の切り替えを行うようになっている。
情報部受信データメモリA/B21、22から読み出した所定値によって切り替えを行う第1メモリインタフェース5が設けられている。第1メモリインタフェース5は中間データメモリA/B81、82から読み出した値の切り替えを行うようになっている。
セレクタ41、42は、検査部受信データメモリA/B31、32、33、34から読み出した値を選択して復号コアA/B61、62へ出力するようになっている。
復号コアA/B61、62は、繰り返し復号処理を行う際に復号結果および次回の復号時に使用するための外部値情報を中間データとして生成して第2メモリインタフェース7に出力するようになっている。
第2メモリインタフェース7は、中間データメモリA/B81、82に書き込む中間データの値の切り替えを行うようになっている。
中間データメモリA/B81、82は、復号時の中間データを記憶するようになっている。
復号コアA/B61、62は、繰り返し復号処理を行う際に復号結果および次回の復号時に使用するための外部値情報を中間データとして生成して第2メモリインタフェース7に出力するようになっている。
第2メモリインタフェース7は、中間データメモリA/B81、82に書き込む中間データの値の切り替えを行うようになっている。
中間データメモリA/B81、82は、復号時の中間データを記憶するようになっている。
復号のモードによって、情報部受信データメモリA/B21、22、検査部受信データメモリA/B31、32、33、34、中間データメモリA/B81、82の読み出しおよび書き込みを行う際に使用するアドレスを生成するアドレス生成部12が設けられている。
アドレス生成部12には、インタリーブ生成部9で生成されたインタリーブアドレスが入力されるようになっている。
アドレス生成部12には、インタリーブ生成部9で生成されたインタリーブアドレスが入力されるようになっている。
インタリーブ生成部9は、情報ビット長Nの信号の復号動作を行うに際し、2並列処理を行うときには長さN/2のインタリーブアドレスを生成するようになっている。
インタリーブ生成部9で生成されたインタリーブアドレスの値から切り替え信号を生成するための切り替え信号生成部10が設けられている。
切り替え信号生成部10に、復号時にインタリーブありなしの系列を切り替えるための制御信号を出力する制御信号生成部11が接続されている。
インタリーブ生成部9で生成されたインタリーブアドレスの値から切り替え信号を生成するための切り替え信号生成部10が設けられている。
切り替え信号生成部10に、復号時にインタリーブありなしの系列を切り替えるための制御信号を出力する制御信号生成部11が接続されている。
次に、この内部インタリーブを有する誤り訂正復号装置の動作について説明する。
この誤り訂正復号装置で復号する符号としては、ターボ符号に代表されるように、符号の内部にインタリーブを内蔵している。情報ビット系列に送信順に組織型符号化を行って得た第1検査ビット系列と、情報ビット系列をインタリーブによって並び替えした系列に組織型符号化を行って得た第2検査ビット系列の2つの系列の受信系列に繰り返し復号処理を行う。
この誤り訂正復号装置で復号する符号としては、ターボ符号に代表されるように、符号の内部にインタリーブを内蔵している。情報ビット系列に送信順に組織型符号化を行って得た第1検査ビット系列と、情報ビット系列をインタリーブによって並び替えした系列に組織型符号化を行って得た第2検査ビット系列の2つの系列の受信系列に繰り返し復号処理を行う。
まず、Nワード情報ビット系列の符号化系列に対応する受信データが入力される。このとき1ワードの受信データは1ビットの送信データに対応する軟判定情報として入力される。次に、前半のN/2ワードの情報は、情報部受信データメモリA21にアドレス0から順にアドレスN/2―1まで書き込まれる。後半のN/2ワードの情報は、情報部受信データメモリB22にアドレス0から順にアドレスN/2―1まで書き込まれる。
次に、情報ビット系列を送信順に符号化した検査ビットの受信データは、検査部受信データメモリA/B31、33に入力される。前半のN/2ワードの情報は、検査部受信データメモリA31にアドレス0から順にアドレスN/2―1まで書き込まれる。後半のN/2ワードの情報は検査部受信データメモリB33にアドレス0から順にアドレスN/2―1まで書き込まれる。
情報ビットをインタリーブ順で符号化した系列のチェックビットは、検査部受信データメモリA/B32、34に入力される。前半のN/2ワードの情報は、検査部受信データメモリA32にアドレス0から順にアドレスN/2―1まで書き込まれる。後半のN/2ワードの情報は検査部受信データメモリB34にアドレス0から順にアドレスN/2―1まで書き込まれる。
すべての受信データが入力された後に復号動作が開始される。まず、情報ビットの受信データに関してはインタリーブ順に符号化された系列に対して復号を行う。インタリーブ生成部9からは復号に必要とされる値をメモリから読み出すためのインタリーブアドレスが生成される。制御信号生成部11から出力される制御信号に従って、生成されたインタリーブアドレス値に応じて、切り替え信号生成部10において切り替え信号の生成を行う。
また、インタリーブ生成部9から生成されアドレス生成部12を介して出力されたインタリーブアドレスによって、情報部受信データメモリA/B21、22から読み出されたデータが第1メモリインタフェース5に入力される。また、中間データメモリA/B81、82から読み出されたデータについても第1メモリインタフェース5に入力される。ただし、1回目に中間データメモリA/B81、82から読み出されたデータは0にマスクする。
第1メモリインタフェース5では、切り替え信号生成部10によって生成された切り替え信号に従って、情報部受信データメモリA21および中間データメモリA81から読み出された値は復号コアA61あるいは復号コアB62に入力される。また、情報部受信データメモリB22および中間データメモリB82から読み出された値は、情報部受信データメモリA21および中間データメモリA81と接続されていない復号コアに入力される。
アドレス生成部12では、検査部のメモリに保持している内容を読み出すためのアドレスを生成して、セレクタ41、42にインタリーブありの検査部受信データメモリA/B32、34から読み出した値を選択して、それぞれの復号コアA61、復号コアB62に入力する。
復号コアA61および復号コアB62では軟入力軟出力復号を同時に行う。復号コアA61で計算された外部値情報は、第2メモリインタフェース7に入力して、切り替え信号生成部10で生成した切り替え信号に従って、中間データメモリA/B81、82のいずれかに書き込まれる。また、復号コアB62で計算された外部値情報は、第2メモリインタフェース7に入力して切り替え信号生成部10で生成した切り替え信号に従って、復号コアA61と接続されていない中間値データメモリに書き込まれる。
インタリーブ順で入力された符号化系列に対応する受信系列の復号を行うときにインタリーブ生成部9では情報ビット長Nに対して長さN/2のインタリーブアドレスを生成し、0からN/2―1までの値を生成する。インタリーブ生成部9で生成した値についてあらかじめ2つに分類を行なう。たとえば、生成されたインタリーブアドレスの値の下位1ビットの値が0か1かによって、切り替え信号生成部10の切り替えを行う。
次に、送信順に入力された系列を符号化した系列に対応した受信系列の復号を行う。このときは制御信号生成部11から出力される制御信号に従って、切り替え信号生成部10において生成される切り替え信号は固定の値を出力する。
また、インタリーブ生成部9からのインタリーブアドレスの値とは関係無しにアドレス生成部12によって生成されたアドレスにより、情報部受信データメモリA/B21、22から読み出されたデータが第1メモリインタフェース5に入力される。また、中間データメモリA/B81、82から読み出されたデータについても第1メモリインタフェース5に入力される。
第1メモリインタフェース5では、切り替え信号生成部10から入力される固定された信号に従って、情報部受信データメモリA21および中間データメモリA81から読み出された値を復号コアA61に入力する。また、情報部受信データメモリB22および中間データメモリB82から読み出された値については、復号コアB62に入力される。
また、アドレス生成部12では、検査部のメモリに保持している内容を読み出すためのアドレスを生成して、セレクタ41、42ではインタリーブなしの検査部受信データメモリA/B31、33から読み出された値を選択して、それぞれ復号コアA61、復号コアB62に入力される。
復号コアA61および復号コアB62では軟入力軟出力復号を同時に行う。復号コアA61で計算された外部値情報を第2メモリインタフェース7に入力し、切り替え信号生成部10で生成された切り替え信号に従って、中間データメモリA81に書き込む。また、復号コアB62で計算された外部値情報を第2メモリインタフェース7に入力し、切り替え信号生成部10で生成した切り替え信号に従って、中間復号コアA61と接続されていない中間データメモリA81に書き込み、あらかじめ定められた繰り返し回数の復号を繰りかえす。
なお、実施の形態1では、第1メモリインタフェース5および第2メモリインタフェース7の切り替えについて、インタリーブ生成部9で生成されたインタリーブアドレスの値の下位1ビットの値が0か1かによって切り替えをおこなっているが、この他にもたとえば下位2ビット目のビット情報などで第1メモリインタフェース5および第2メモリインタフェース7を切り替えることにより、簡単な回路構成で同様の効果を得ることができる。
また、実施の形態1では、入力データおよび中間値データのメモリを2分割して、2個の復号コアA/B61、62を並列に動作させる場合について述べたが、一般に2分割より多くの数のメモリに分割して受信データを入力し、並列に動作させることにより、任意の並列段数の誤り訂正復号装置を得ることができる。たとえば、インタリーブ生成部9で生成されたアドレスの下位のKビットの値からメモリとコアの組み合わせを規定することにより実現できる。この結果、より高速な伝送速度に対応した復号回路を得ることができる。
以上のように、本発明の実施の形態1における内部インタリーブを有する誤り訂正復号装置によれば、特定の受信メモリと復号コアA/B61、62との対応を固定して非インタリーブ系列の復号処理を同時に行うと共に、情報ビット長Nに対してN/2の長さのインタリーブアドレスの値により受信メモリを特定してインタリーブ系列の復号処理を同時に行う複数の復号コアA/B61、62を設けるように構成したので、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる。
実施の形態2.
図2は、情報ビット長選択部を有する実施の形態2の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。なお、実施の形態1と同様の構成については、同一の符号を付して説明を省略する。
図2は、情報ビット長選択部を有する実施の形態2の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。なお、実施の形態1と同様の構成については、同一の符号を付して説明を省略する。
情報ビット長選択部13は、複数の情報ビット長から1つを選択して切り替え信号生成部14に出力するようになっている。
切り替え信号生成部14は、選択された情報ビット長とインタリーブ生成部9で生成されたインタリーブアドレスの値から、第1メモリインタフェース5および第2メモリインタフェース7の切り替え信号を生成するようになっている。
切り替え信号生成部14は、選択された情報ビット長とインタリーブ生成部9で生成されたインタリーブアドレスの値から、第1メモリインタフェース5および第2メモリインタフェース7の切り替え信号を生成するようになっている。
次にこの内部インタリーブを有する誤り訂正復号装置の動作について説明する。
まず、Nワード情報ビット系列を符号化した符号化系列の受信データが入力される。情報ビット長選択部13によって選択した情報ビット長Nがあらかじめ定められた長さよりも大きな場合には、実施の形態1に記載した方式でメモリにデータが書き込まれる。
このとき、切り替え信号生成部14では実施の形態1における切り替え信号生成部10と同じ動作を行う。
まず、Nワード情報ビット系列を符号化した符号化系列の受信データが入力される。情報ビット長選択部13によって選択した情報ビット長Nがあらかじめ定められた長さよりも大きな場合には、実施の形態1に記載した方式でメモリにデータが書き込まれる。
このとき、切り替え信号生成部14では実施の形態1における切り替え信号生成部10と同じ動作を行う。
情報ビット長選択部13において選択された情報ビット長Nがあらかじめ定められた長さよりも小さい場合には、Nワードの情報に関しては情報部受信データメモリA21にアドレス0から順にアドレスN―1まで書き込まれる。すべての情報部受信データの入力が完了した後に、インタリーブを行わない順序で符号化された系列のチェックビットの受信データは検査部受信データメモリA31にアドレス0から順にアドレスN―1まで書き込まれる。また、インタリーブを行った順序で符号化された系列のチェックビットについては、検査部受信データメモリA32にアドレス0から順にアドレスN−1まで書き込まれる。
切り替え信号生成部14から出力される信号は固定出力として、情報部受信データメモリA21、中間データメモリA81と復号コアA61を常に接続した状態にする。
以上のように、本発明の実施の形態2における内部インタリーブを有する誤り訂正復号装置によれば、インタリーブ系列の情報ビット長Nが所定の長さよりも長い場合に、受信データを分割して受信メモリに書き込むと共に、分割した情報ビット長によって分割インタリーブアドレスを生成する。この分割インタリーブアドレスの値によりメモリインタフェースの切り替え方法を変更して受信メモリの切り替えを行う。これにより並列に分割されたインタリーブ系列の復号処理を行うと共に、情報ビット長Nが所定の長さより短い場合に、情報ビット系列の受信データを分割せずに受信メモリに書き込む。復号コアA/B61、62の1つだけを用いて復号処理する。このように構成したので、実施の形態1と同様の効果が得られると共に、あらかじめ定められた回数の復号を行う場合に復号時間が長くかかる情報ビット長が長い場合については並列処理を行うことができ、高速の伝送速度の復号装置を得ることができる。また、情報ビット長が短い場合に対しては、並列処理を行わずに単独の復号コアで復号を行うので、並列処理を行ったことによる復号劣化を抑えることができる。また、一方の復号コアにクロックの供給を止めることができるので消費電力の削減を図ることができる。
また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
1 切り替えブロック、21 情報部受信データメモリA、22 情報部受信データメモリB、31,32 検査部受信データメモリA、33,34 検査部受信データメモリB、41,42 セレクタ、5 第1メモリインタフェース、61 復号コアA、62 復号コアB、7 第2メモリインタフェース、81 中間データメモリA、82 中間データメモリB、9 インタリーブ生成部、10,14 切り替え信号生成部、11 制御信号生成部、12 アドレス生成部、13 情報ビット長選択部。
Claims (4)
- インタリーブされた順に送信されたインタリーブ系列と該インタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、
情報ビット長Nに対してN/2の長さのインタリーブアドレスの値により複数の受信メモリと複数の復号コアを1対1に対応させてメモリ競合が生じないようにしてなることを特徴とする内部インタリーブを有する誤り訂正復号装置。 - 復号コアを2個で動作させる際に、情報ビット長Nに対して、
長さN/2のインタリーブアドレスの生成を行うインタリーブ生成部を設け、該インタリーブアドレスの最下位ビット値によってメモリインタフェースの切り替えを行うか行わないかを判断することを特徴とする請求項1記載の内部インタリーブを有する誤り訂正復号装置。 - 復号コアの数Mが2K個であり、インタリーブ系列の情報ビット長Nに対して、
長さN/Mのインタリーブアドレスの生成を行うインタリーブ生成部を設け、該インタリーブアドレスの下位Kビットの値によってメモリインタフェースの切り替え方法を変更して受信メモリの切り替えを行うか行わないかを判断することを特徴とする請求項1記載の内部インタリーブを有する誤り訂正復号装置。 - インタリーブ系列の情報ビット長Nが所定の長さよりも長い場合に、受信データを分割して受信メモリに書き込むと共に、分割した前記情報ビット長によって分割インタリーブアドレスを生成し、該分割インタリーブアドレスの値によりメモリインタフェースの切り替え方法を変更して前記受信メモリの切り替えを行うことにより並列に分割されたインタリーブ系列の復号処理を行うと共に、前記情報ビット長Nが所定の長さより短い場合に、該情報ビット系列の前記受信データを分割せずに前記受信メモリに書き込み、復号コアの1つだけを用いて復号処理することを特徴とする請求項3記載の内部インタリーブを有する誤り訂正復号装置。
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2012
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