JP2013543257A - 半導体デバイス - Google Patents

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Abstract

【課題】 ゲート・スタック構造体を含む半導体デバイス及びその製造方法を提供する。
【解決手段】 本発明は、ゲート・スタック構造体（１）を含む半導体デバイスに関し、このゲート・スタック構造体（１）は、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板（１０）と、基板（１０）上に形成された、シリコンを含む少なくとも１つの不動態化層（１２）と、不動態化層（１２）上に形成された少なくとも１つの絶縁体層（１３）とを含み、ここで、ゲート・スタック構造体（１）は、基板（１０）と不動態化層（１２）との間に与えられた少なくとも１つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のとき、ゲート・スタック構造体（１）に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパント（１１）を含む。
【選択図】 図１

Description

本発明は、ゲート・スタック構造体を含む半導体デバイス及びその製造方法に関する。本発明はまた、半導体デバイスにおけるゲート・スタック構造体の使用にも及ぶ。
半導体デバイス技術において、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、例えば、デジタル回路で用いるのに魅力的である。これは、ＭＯＳＦＥＴが、導電（「オン」）状態と非導電（「オフ」）状態との間で確実かつ制御可能な方法で切り換えることができるためであり、また、単一チップ上に数百万の規模で統合可能であるためでもある。
シリコン（Ｓｉ）がもたらす、相補型金属酸化膜半導体（ＣＭＯＳ）技術の継続的な縮小及び性能への限界を克服するために、代替的なデバイス構造体及び／又は材料が研究されてきた。このために、例えば非特許文献１により報告されるように、ゲルマニウム（Ｇｅ）が魅力的な候補であることが分かった。Ｓｉと比べて電荷キャリア移動度が高いために、Ｇｅは相対的に増大した縮小の範囲及びチップ当たりの統合をもたらす。別の要因は、ＧｅベースのＭＯＳＦＥＴの製造においては、例えば、ＳｉベースのＭＯＳＦＥＴの場合の約９００℃乃至１０００℃に対してＧｅベースのＭＯＳＦＥＴの場合の約４００℃乃至５００℃といった、ＳｉベースのＭＯＳＦＥＴに比べてより低い処理温度が用いられることであり、この特徴が、そうしたデバイスを、先進半導体デバイスにおける統合にとって魅力あるものにしている。
ＭＯＳＦＥＴにおいてＧｅをチャネルとして使用することに関連した欠点は、Ｓｉ上の二酸化シリコン（ＳｉＯ２）に比べて、Ｇｅ上の酸化ゲルマニウム（ＧｅＯ２）がより不安定であることである。このことにより、ゲート絶縁体を堆積する前にそうしたデバイスにおいてＧｅの表面不動態化を行って、界面トラップ密度が低い界面を形成し、Ｇｅの電荷キャリア移動度を保持できるようにするという難題がもたらされる。ゲート絶縁体が上に堆積される前に、約４００乃至５００℃の低減した処理温度で、Ｓｉ界面層を有するＧｅを不動態化することによりこの欠点を克服することが提案されている。ゲート絶縁体のために、大きさが７より大きい、真空に対する誘電率（ｋ）を有する材料が用いられ、このような材料は、以下「高ｋ」材料と呼ばれ、その一例は酸化ハフニウム（ＨｆＯ２）である。Ｓｉ界面層は、高ｋ材料が堆積される約１５０℃の処理温度で、部分的に酸化されて上部ＳｉＯ２層になる。このようにして、Ｇｅ／Ｓｉ／ＳｉＯ２／ＨｆＯ２のゲート構造体が作製される。非特許文献２により報告されるように、例えば、そうしたゲート構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴは、そうした構造体がない、以前に提案されたＧｅベースのｐ−チャネル・デバイスに比べて、例えばより薄い等価酸化膜厚（equivalent oxide thickness、ＥＯＴ）などの改善されたデバイス特性を示した。
ここで、非特許文献３、非特許文献４、及び非特許文献５を参照すると、そこでは、上述の不動態化Ｓｉ界面層を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴに関連した問題として、閾値電圧ＶＴＨ及びフラットバンド電圧ＶＦＢの望ましくないシフトの発生、具体的には、Ｓｉ界面層の厚さへの依存を示すＶＴＨの正値への増大したシフトの発生が報告されている。従って、そうしたデバイスについての考慮事項は、電圧がゲートに印加されないときに、即ち、ゼロ・ゲート・バイアスにおいて、チャネルが実質的にオフにならないことである。このことは特に、例えばオン状態とオフ状態との間の制御可能かつ確実な切り換えが求められる先進デバイスへの適用及び／又は組み込みに用いるのに、そうしたデバイスを魅力のないものにし得る。そうしたデバイスについての更に別の考慮事項は、例えばＳｉ界面層の厚さを増大させることにより観測されるＶＴＨのシフトの影響を打ち消すことができるが、そうした措置はそれに対応してＥＯＴ値の増加をもたらすことがあり、これは電界効果トランジスタ（ＦＥＴ）の横方向サイズの低減に向かう最近の傾向の観点から考えると望ましくないことである。
上述したＶＴＨの正シフトを減らすために、異なるＳｉ単層厚に対してＶＴＨが実質的に一定になるように、以前に提案されたデバイスに比べて低い堆積温度でＧｅ上にＳｉ界面層を堆積させることが、ウェブリンクｈｔｔｐ：／／ｉｍｅｃ．ｂｅにおいて提案されている。しかしながら、この場合のＶＴＨは約−２０ｍＶであり、例えばｐ−ＭＯＳＦＥＴにとって、依然として有益であるとは考えられない。
特許文献１は、ハフニウム・ベースの誘電体と、ハフニウム・ベースの誘電体の上に配置された、Ｃｅ、Ｙ、Ｓｍ、Ｅｒ及びＴｂのうちの少なくとも１つを含む導電性キャッピング層と、導電性キャッピング層の直接上に配置されたＳｉ含有導体とを含む材料スタックを開示する。導電性キャッピング層内の希土類金属とハフニウム・ベースの誘電体との間の電気陰性度の差によって、開示された材料スタックは、例えば材料スタックがこうしたＭＯＳＦＥＴ内に組み込まれたときに、ハフニウム・ベースの誘電体を用いて製造されたＳｉベースのｎ型ＭＯＳＦＥＴにおいて得られる、理想的ではない閾値電圧の問題に対処する。開示された材料スタックにおいては、ハフニウム・ベースの誘電体上に希土類含有キャッピング層が形成されるので、下にあるハフニウム・ベースの誘電体及び上にあるゲート材料に対する希土類金属の適合性を評価しなければならないという点で、このことが構造上及び／又は製造上の複雑さをもたらすことがあり、そうした問題は、勿論、例えば、そうした構造体の先進半導体デバイスへの統合のしやすさ及び／又は関連する用途における使いやすさにも影響を及ぼし得ることが、考慮事項である。希土類金属の働きが、ハフニウム・ベースの誘電体の化学的性質に依存することである。希土類金属はゲート・スタックを通して拡散されるため、これが更に別の処理上の問題を引き起こし得ることが、更に別の考慮事項である。
米国特許第７，４４６，３８０Ｂ２号明細書
Ｓｈａｎｇ他著、ＩＢＭ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ、５０頁、２００６年 Ｍｉｔａｒｄ他著、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ、８７３頁、サンフランシスコ、２００８年 Ｍｉｔａｒｄ他著、ＥＳＳＤＥＲＣ ２００９予稿集、４１１頁、Ａｔｈｅｎｓ、２００９年 Ｐｏｕｒｔｏｉｓ他著、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９１巻、０２３５０６、２００７年 Ｔａｏｋａ他著、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、９２巻、１１３５１１、２００８年
ゲート・スタック構造体を含む半導体デバイス及びその製造方法を提供する。
本発明の第１の態様の実施形態によると、ゲート・スタック構造体を含む半導体デバイスが提供され、このゲート・スタック構造体は、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板と、基板上に形成された、シリコンを含む少なくとも１つの不動態化層と、不動態化層上に形成された少なくとも１つの絶縁体層とを含み、ここで、ゲート・スタック構造体は、基板と不動態化層との間に与えられた少なくとも１つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のとき、ゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。本発明の実施形態においては、層間ドーパントが、本発明の実施形態の層構成における基板と不動態化層との間に与えられる。層間ドーパントはｎ型ドーパント原子を含み、このｎ型ドーパント原子がイオン化して、正荷電ドーパント・イオンの固定シートになる。正荷電ドーパント・イオンの形成に応じて、以前に提案されたデバイス及び／又は本発明の実施形態における層間ドーパントがない場合と比較して、より大きな負の値の閾値電圧値を本発明の実施形態に印加し、基板内に導電性チャネルをもたらすことができる。従って、以前に提案されたデバイス、例えばＧｅベースのｐ−チャネルＭＯＳＦＥＴにおいて観測された、望ましくない閾値電圧の正シフトの問題が、本発明の実施形態によって対処される。本発明の実施形態は、オン状態とオフ状態の間の制御可能で確実な切り換えが要求される用途及び／又は先進デバイスに適している。以前に提案されたデバイスと比べた本発明の実施形態の利点は、その措置が例えば処理ステップの数を増やす、及びゲート金属とゲート・スタック内の層の材料との適合性を評価する必要があるため、使用するゲート金属の選択に制約が加えられるなどの望ましくない結果を招く、金属仕事関数の操作のためにゲート金属を変えることによって、所望の値への閾値電圧のシフトが達成されるのではないことである。本発明の実施形態のさらに別の利点は、その措置がそうした層の縮小を制限する、固定電荷を有する酸化物層の例えば絶縁体層への付加によって、所望の閾値電圧のシフトが促進されるのではないことである。
好ましくは、ｎ型ドーパントは、半導体デバイスが使用中のとき、基板内に形成された導電性チャネルに隣接する領域内に実質的に与えられる。従って、閾値電圧の制御を容易にするために導電性チャネルを逆ドープ（counter-dope）する必要がないので、基板内のキャリア移動度を実質的に保持することができる。逆ドープは、イオン化した不純物が原因で発生するクーロン散乱のためにキャリア移動度を低くする。
ｎ型ドーパントの濃度は、閾値電圧の大きさを制御するように選択されることが望ましい。本発明の実施形態において、閾値電圧のシフトの大きさは、単位面積当たりのｎ型ドーパント原子の数に依存する。ｎ型ドーパントの濃度を上げる又は下げることによって、所望の範囲への閾値電圧のシフトを制御することができる。この特徴の魅力は、多くの場合、製造者が、例えば同じ技術を異なる性能バージョンで提供できると考えることにより、より良く理解することができる。動作の速度増加が最も重要となり得る１つの性能バージョンにおいては、より速い電源投入（turn-on）及びより高い駆動電流を可能にする閾値電圧値が望ましい。他方、低い電力消費をサポートする別の性能バージョンにおいては、より小さいオフ電流を保証する閾値電圧値が好ましい。従って、初めに説明した性能バージョンの閾値電圧値は、後で説明した性能バージョンよりも低い。本発明の実施形態は、ｎ型ドーパントの濃度を介して、閾値電圧値を各バージョンについての適切な値に調整できるという利点、すなわち、対応するｎ型ドーパントの濃度を選択することによって、異なる性能バージョンによって必要とされるように、閾値電圧値のシフトの範囲をより正又は負に調整できるという利点を提供する。
ｎ型ドーパントは、少なくとも、基板と不動態化層との間の界面に存在する界面電荷を補償するように選択されることが好ましい。本発明の実施形態において、ｎ型ドーパント原子がイオン化して、正荷電ドーパント・イオンの実質的に固定したシートを形成する。この正電荷の固定シートが、基板と不動態化層との間の界面に存在し得る界面電荷及び／又は欠陥を実質的に補償することができる。このようにして、本発明の実施形態に従って、以前に提案されたデバイスにおける場合よりも、より大きい負の値への閾値電圧のシフトを得ることができる。
ｎ型ドーパントは、少なくとも、不動態化層と絶縁体層との間の界面における界面電荷を補償するように選択されることが望ましい。研究により、原子が基板から、不動態化層と絶縁体層との間の界面へ拡散して、その界面に負荷電トラップを形成し得ることが示された。これらの負荷電トラップは、上述した閾値電圧の正シフトの観測をもたらすのに関与している。本発明の実施形態は、正荷電ドーパント・イオンが、これらのトラップ上の負電荷を実質的に補償するので、閾値電圧の負シフトを容易にするという利点を提供する。
ｎ型ドーパントは、少なくとも、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を補償するように選択されることが好ましい。本発明の実施形態は、閾値電圧の正シフトを引き起こすのに関与し得る、不動態化層、絶縁体層又はこれらの組み合わせの内部の電荷を実質的に補償するという利点を提供する。
ｎ型ドーパントは、ヒ素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）のうちの１つを含むことが望ましい。以前に提案されたデバイスにおけるシナリオとは対照的に、正荷電ドーパント・イオンの固定シートによる、本発明の実施形態における異なる層の間及び／又はその内部の負荷電の界面電荷及び／又は欠陥の補償は、例えば熱処理による、ゲート・スタック構造体又はその特定の層にわたるｎ型ドーパントの拡散を必要としない。従って、閾値電圧の制御を容易にするのに加えて、ｎ型ドーパント材料は、基板及び／又は不動態化層内で減少した拡散係数値を有するために、層間ドーパントが与えられた後の後続ステップにおける可能な高温処理の際に、基板−不動態化層の界面に留まるようにも選択される。本発明の実施形態において、ｎ型ドーパントは、周期表のＶ族からの元素、すなわちＡｓ、Ｐ、Ｓｂ及びＢｉのうちの１つを含むように選択される。これらの材料は、Ｇｅ中の拡散率（Ｄ）特性、すなわちＤ（Ａｓ）＞Ｄ（Ｓｂ）＞Ｄ（Ｐ）を有する。ｎ型ドーパントに対してＡｓを使用することに関しては、Ａｓをソース及びドレイン電極に注入するための技術が開発されているので、チャネル領域の表面ドーパントとしてＡｓを導入するステップは、本発明の実施形態においてなされるように、製造を必要以上に複雑にすることがないという特別な利点を提供する。
半導体デバイスは、電界効果トランジスタを含むことが好ましい。本発明の実施形態において、所望の閾値電圧のシフトは、例えば、不動態化層内のシリコン単層の数を増大させるのではなく、ゲート・スタック内に、ｎ型ドーパント含む層間ドーパントを組み込むことによって達成される。従って、本発明の実施形態においては、以前に提案されたデバイスと比べて、ゲート・スタック、特に不動態化層内の層の厚さをさらに低減させることができる。以前に提案されたデバイスに比べて、本発明の実施形態により低減した物理的スタック厚及びより低いＥＯＴを達成することができるので、この特徴は、半導体産業における、半導体デバイス、特にＦＥＴの横方向サイズの低減への一般的な傾向をサポートするものである。本発明の実施形態は、ＭＯＳＦＥＴ、例えばｐ−チャネルＭＯＳＦＥＴに特に適用可能である。
絶縁体層は、大きさが７より大きい有効誘電率を有する誘電体材料を含むことが望ましい。誘電体材料に関して、高ｋ材料は、例えば広範囲の温度にわたって熱的に安定であることを考慮して選択される。絶縁体層内の高ｋ材料には、酸化ハフニウムなどのハフニウム・ベースの誘電体が用いられることが好ましい。しかしながら、本発明の実施形態はハフニウム・ベースの誘電体の使用に限定されるものではなく、実際には、大きさが７より大きい有効誘電率を有するいずれかの他の誘電体材料を絶縁体層内に用いてもよい。本発明の実施形態において、絶縁体層は、不動態化層と高ｋ材料との間に配置されたＳｉＯ２層をさらに含むことができる。このＳｉＯ２層は、不動態化層上への高ｋ材料の堆積のために用いられる処理条件によって形成することができる。本発明の実施形態は、絶縁体層がそのような酸化物層をさらに含まないシナリオも包含する。
好ましくは、基板は、ゲルマニウム（Ｇｅ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅ−ＯＩ）又はこれらの任意の組み合わせを含む。与えられる利点は、正荷電ドーパント・イオンが、本発明の実施形態における層の間の異なる界面にある界面電荷及び／又は欠陥を実質的に補償するので、以前に提案されたデバイスにおけるシナリオに比べて、基板内のキャリア移動度を保持する範囲が改善されることである。さらに、選択される基板材料が、半導体産業において、特に高性能用途において広く使用されているために、本発明の実施形態は用途が広い。
対応する方法の態様も提供され、従って、本発明の第２の態様の実施形態によると、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板を形成するステップと、基板上に、シリコンを含む少なくとも１つの不動態化層を形成するステップと、不動態化層上に少なくとも１つの絶縁体層を形成するステップとを含む、半導体デバイス内にゲート・スタック構造体を製造する方法が提供され、本方法は、基板と不動態化層との間に少なくとも１つの層間ドーパントを与えるステップをさらに含み、この層間ドーパントは、半導体デバイスが使用中であるとき、ゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。
本発明の第３の態様の実施形態によると、半導体デバイスにおけるゲート・スタック構造体の使用が提供され、このゲート・スタック構造体は、ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板と、基板上に形成された、シリコンを含む少なくとも１つの不動態化層と、不動態化層上に形成された少なくとも１つの絶縁体層とを含み、ここで、ゲート・スタック構造体は、基板と不動態化層との間に与えられた少なくとも１つの層間ドーパントをさらに含み、この層間ドーパントは、半導体デバイスが使用中のときにゲート・スタック構造体に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパントを含む。
本発明の一態様のいずれかの特徴を本発明の別の態様に適用することができ、逆もまた同様である。本発明の一態様の特徴は、本発明の別の態様に適用することができる。いずれかの開示された実施形態を、図示され及び／又は説明された他の実施形態の１つ又は幾つかと組み合せることができる。
ここで、例証として添付図面を参照する。
本発明の実施形態を概略的に示す。 以前に提案されたゲート・スタック構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴについてのドレイン電流対ゲート電圧特性を概略的に示す。 本発明の実施形態によるＧｅベースのｐ−チャネルＭＯＳＦＥＴについてのドレイン電流対ゲート電圧特性を概略的に示す。 本発明の方法の態様の実施形態を概略的に示す。
説明において、同じ参照数字又は記号は、同じ部品等を示すのに用いられる。
ここで、本発明の実施形態によるゲート・スタック構造体１を概略的に示す図１を参照する。図１から分かるように、図１は、下から上へ、次の層構成、すなわちｎ型キャリアで実質的にドープされた半導体を含む基板１０と、基板上に形成されたシリコンを含む不動態化層１２と、不動態化層１２の上に形成された高ｋ材料を含む絶縁体層１３とを含み、基板１０と不動態化層１２との間に、ｎ型ドーパント１１を含む層間ドーパントが与えられる。図１に示すように、ｎ型ドーパントについては、この例ではＡｓが用いられている。この例において、基板１０は、例えば、１×１０１５から１×１０１８までの間のｎ型キャリアでドープされたＧｅを含み、絶縁体層１３内の高ｋ材料については、ＨｆＯ２が用いられている。
ここで、図１を参照して、本発明の実施形態の原理を説明する。本発明の実施形態によるゲート・スタック構造体内の種々の層が、室温で形成される。この温度において、Ａｓドーパント原子がイオン化して、正荷電ドーパント・イオンの固定シートを形成する。ドーパント・イオンの正電荷は、ゲート・スタック構造体１の層間の異なる界面における界面電荷及び／又は欠陥に関連した負電荷を実質的に補償する。例えば、ドーパント・イオンの正電荷は、例えば、基板１０から、不動態化層１２と絶縁体層１３との間の界面へのＧｅのマイグレーションに起因する荷電欠陥と関連した負電荷、及び同じ界面に存在する双極子を補償する。荷電欠陥と関連した負電荷及び／又は双極子は、以前に提案されたデバイス内の閾値電圧の正シフトをもたらすのに関与しており、従って、本発明の実施形態における補償は、この効果が閾値電圧の負シフトをもたらすという観点から見て望ましいものである。
本発明の実施形態の補償効果はまた、それぞれ又は組み合わせて、基板１０−不動態化層１２の界面における及び／又はゲート・スタック構造体１の異なる層内の電荷／欠陥／双極子の補償にも及ぶ。本発明の実施形態はまた、観測される閾値電圧の望ましくない正シフトを引き起こす他の現象、例えば金属仕事関数に対する補正等にも対処することができる。
例えば、所望の閾値電圧のシフトを正又は負にする能力にもかかわらず、本発明の実施形態は、このシフトの大きさの制御、即ち、シフトが正又は負である範囲の制御も容易にする。これは、閾値電圧のシフトの大きさが、単位面積当たりのｎ型ドーパント原子１１の数に依存するためである。従って、本発明の実施形態においては、ｎ型ドーパント原子１１の濃度を上げる又は下げることにより、所望の範囲への閾値電圧のシフトを制御することができる。
前述のように、正荷電ドーパント・イオンの固定シートによる、本発明の実施形態における異なる層の間及び／又はその内部にある負荷電の界面電荷及び／又は欠陥の補償には、ゲート・スタック構造体１又はその特定の層にわたるｎ型ドーパント１１の拡散を必要としない。ｎ型ドーパント１１に関しては、上述の補償効果を容易にすると同時に、基板及び／又は不動態化層内で低減した拡散係数値を有する材料が望ましい。これらの基準を満たし、かつ、本発明の実施形態におけるｎ型ドーパントのために選択される材料としては、周期表のＶ族からのＡｓ、Ｐ、Ｓｂ及びＢｉが挙げられる。
ゲート・スタック構造体１を、基板１０に対するＧｅの使用に関連して説明したが、本発明の実施形態は、勿論、そのような材料の使用のみに限定されるものではない。実際には、基板１０は、Ｇｅ、ＧＯＩ、ＳｉＧｅ−ＯＩ又はこれらの任意の組み合わせを含むことができる。さらに、ゲート・スタック構造体１が、絶縁体層１３内の誘電体材料に対するＨｆＯ２の使用に関連して説明されたが、本発明の実施形態は、ＨｆＯ２の使用に限定されるものではなく、いずれの他のハフニウム・ベースの誘電体を用いることもできる。実際には、絶縁体層１３内の誘電体材料に対して、大きさが７より大きい有効誘電率を有する任意の誘電体材料を用いることができる。
ここで、以前に提案されたゲート・スタック構造体と本発明の実施形態を比較するために、図２及び図３を参照する。図２は以前に提案されたゲート・スタック構造体を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。以前に提案されたゲート・スタック構造体の層構成は、下から上に、ｎドープＧｅを含む基板、シリコンを含む不動態化層、及びＨｆＯ２を含む絶縁体層である。図３は、図１に示され、以下に説明されるもののような、ｎ型ドーパント１１としてＡｓを含む層間ドーパントが基板１０と不動態化層１２との間に与えられる、本発明の実施形態によるゲート・スタック構造体１を組み込んだＧｅベースのｐ−チャネルＭＯＳＦＥＴのＩｄ対Ｖｇ特性を示す。閾値電圧を測定するために、それぞれのデバイスが自己整合ゲート・ファースト・リング（self-aligned gate first ring）ＦＥＴプロセスで製造され、ソース及びドレイン・コンタクトはニッケル（Ｎｉ）で作製され、ゲート・コンタクトは白金で作製された。
図２及び図３の差し込み図から分かるように、両方についてのＩｄ対Ｖｇ特性は、２０ｍＶ、４０ｍＶ及び６０ｍＶのドレイン電圧に対してプロットされている。これらのそれぞれのドレイン電圧に対応するのは、図２内のプロット２ａ、２ｂ及び２ｃ、並びに、図３内のプロット３ａ、３ｂ及び３ｃである。本発明の実施形態の性能を、以前に提案されたデバイスによって得られた性能と比較するために、図２及び図３に示されるＩｄ−Ｖｇプロットから閾値電圧を抽出した。図２から分かるように、以前に提案されたデバイスについての約２Ｖの閾値と比べて、本発明の実施形態に関する結果を示す図３から、約−２Ｖの閾値電圧を抽出することができる。これらの結果は、ゲート・スタック構造体１内の異なる層における及び／又はその内部の負電荷／欠陥／双極子を補償することによって、本発明の実施形態におけるｎ型ドーパント１１、この場合にはＡｓが、閾値電圧の負シフトを容易にすることを確認する。
図２及び図３の結果、特にドレイン電流を比較すると、本発明の実施形態によって得られるドレイン電流（図３）は、以前に提案されたデバイスによって得られるドレイン電流（図２）よりもかなり低いことが分かる。この結果は、最適化されていないＡｓ濃度による増大したクーロン散乱によって説明することができる、即ち、この特定の場合においてＡｓの過剰ドーピングが行われた可能性がある。図３に示すデータに関して、閾値電圧が過大評価されているのはほぼ確実であると考えられ、そのことは、閾値電圧が−２Ｖよりもさらに大きい負の値であり得ることを意味する。
ここで、本発明の実施形態による方法を概略的に示す図４を参照する。初めに、ｎ型キャリアで実質的にドープされた半導体を含む基板１０が準備される。本例において、基板１０は、ｎ型ドープＧｅを含む。ステップＳ１において、ｎ型ドープＧｅ基板１０の表面のインサイチュ（in-situ）洗浄が行われる。ステップＳ２において、本例においてはＡｓであるｎ型ドーパント１１を含む層間ドーパントが、ｎ型ドープＧｅ基板１０の洗浄された表面上に与えられる。ステップＳ２において、概ね１単層までのＡｓ原子を堆積させることができ、これは、例えば２秒間の堆積時間によって達成される。ステップＳ３において、ｎ型ドーパント１１を与えることによって修飾された基板１０の上で、シリコンを含む不動態化層１２の形成が行われる。本発明の実施形態において、不動態化層１２は、例えば、約１．５ｎｍの厚さを有することができる。次のステップＳ４において、高ｋ材料を含む絶縁体層１３の堆積が行われる。本発明の実施形態における高ｋ材料の一例は、例えば、ＨｆＯ２のようなハフニウム・ベースの誘電体である。ＨｆＯ２が絶縁体層１３内に用いられる本発明の実施形態において、ＨｆＯ２層の厚さは、例えば４ｎｍである。前述のように、図１には示されないが、絶縁体層１３はまた、不動態化層１２と高ｋ誘電体材料の間に配置される二酸化シリコン層を含むこともできる。ステップＳ４における高ｋ材料の堆積に用いられる処理条件のため、絶縁体層１３内の二酸化シリコン層は、不動態化層１２内のシリコンの酸化によって形成される。ステップＳ１乃至Ｓ４は、真空環境、具体的には超高真空（ＵＨＶ）環境内で、そうした環境を破ることなく行われ、その結果、汚染を低減させる及び／又は回避することができる。ステップＳ１乃至Ｓ４のうちの少なくとも１つは、分子線エピタキシ（ＭＢＥ）によって実行することができ、この分子線エピタキシは、例えば、室温のような低温における少量の材料の制御可能な堆積を可能にするという利点を提供する。
本発明の実施形態による方法において、ステップＳ１乃至Ｓ４は、室温で実行される。ステップＳ３において、Ｓｉが１分間１５０℃で堆積され、ステップＳ４において、ＨｆＯ２が１５分間２２５℃で堆積される。ソース及びドレイン活性化アニールのための付加的なステップが、５分間３５０℃で行われる。これらの処理温度において、例えば、Ａｓがｎ型ドーパントに用いられ、Ｇｅが基板に用いられるとき、Ａｓ原子は、実質的にＧｅ−Ｓｉ界面に留まる。
本発明の実施形態による方法は、一度の実行に限定されるものではなく、即ち、ステップＳ４の完了後に、プロセスは方法の開始に戻り、ステップＳ１乃至Ｓ４を繰り返し実行することができる。本発明の実施形態によるゲート構造体１の層構成が得られれば、ステップＳ１乃至Ｓ４のいずれかを並行して又は厳密なシーケンスの順序を保持することなく行うことができる。当業者には周知のいずれかの適切な技術を、これらステップのいずれかに用いることもできる。さらに、不動態化層１２及び絶縁体層１３内のＨｆＯ２層の厚さは、一例として、それぞれ１．５ｎｍ及び４ｎｍとして与えられているが、これらは勿論、例えば、本発明の実施形態を組み込む用途及び／又はデバイスに適するように別の値を有することができる。
本発明が単に一例として上述されたが、本発明の範囲内で細部の修正を行うことができる。
説明、並びに適切な場合には特許請求の範囲及び図面内に開示された各々の特徴は、独立して又は任意の適切な組み合わせで提供することができる。
１：ゲート・スタック構造体
１０：基板
１１：ｎ型ドーパント
１２：不動態化層
１３：絶縁体層

Claims (22)

  1. ゲート・スタック構造体（１）を含む半導体デバイスであって、前記ゲート・スタック構造体（１）は、
    ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板（１０）と、
    前記基板（１０）上に形成された、シリコンを含む少なくとも１つの不動態化層（１２）と、
    前記不動態化層（１２）上に形成された少なくとも１つの絶縁体層（１３）と、
    を含み、
    前記ゲート・スタック構造体（１）は、
    前記基板（１０）と前記不動態化層（１２）との間に与えられた少なくとも１つの層間ドーパントをさらに含み、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲート・スタック構造体（１）に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパント（１１）を含む、半導体デバイス。
  2. 前記半導体デバイスが使用中のとき、前記ｎ型ドーパント（１１）は、実質的に、前記基板（１０）内に形成された導電性チャネルに隣接した領域内に与えられる、請求項１に記載の半導体デバイス。
  3. 前記ｎ型ドーパント（１１）の濃度は、前記閾値電圧の大きさを制御するように選択される、請求項１又は請求項２に記載の半導体デバイス。
  4. 前記ｎ型ドーパント（１１）は、少なくとも、前記基板（１０）と前記不動態化層（１２）との間の界面に存在する界面電荷を補償するように選択される、請求項１、請求項２又は請求項３に記載の半導体デバイス。
  5. 前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）と前記絶縁体層（１３）との間の界面における界面電荷を補償するように選択される、前記請求項のいずれかに記載の半導体デバイス。
  6. 前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）、前記絶縁体層（１３）、又はこれらの組み合わせの内部の電荷を補償するように選択される、前記請求項のいずれかに記載の半導体デバイス。
  7. 前記ｎ型ドーパント（１１）は、ヒ素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）のうちの１つを含む、前記請求項のいずれかに記載の半導体デバイス。
  8. 前記半導体デバイスは電界効果トランジスタを含む、前記請求項のいずれかに記載の半導体デバイス。
  9. 前記絶縁体層（１３）は、大きさが７より大きい有効誘電率を有する誘電体材料を含む、前記請求項のいずれかに記載の半導体デバイス。
  10. 前記基板（１０）は、ゲルマニウム（Ｇｅ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅ−ＯＩ）又はこれらのいずれかの組み合わせを含む、前記請求項のいずれかに記載の半導体デバイス。
  11. 半導体デバイス内にゲート・スタック構造体を製造する方法であって、
    ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板（１０）を形成するステップ（Ｓ１）と、
    前記基板（１０）上に、シリコンを含む少なくとも１つの不動態化層（１２）を形成するステップ（Ｓ３）と、
    前記不動態化層（１２）上に少なくとも１つの絶縁体層（１３）を形成するステップ（Ｓ４）と、
    を含み、
    前記方法は、
    前記基板（１０）と前記不動態化層（１２）との間に少なくとも１つの層間ドーパントを与えるステップであって、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲート・スタック構造体（１）に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパント（１１）を含む、ステップ（Ｓ２）をさらに含む、方法。
  12. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記半導体デバイスが使用中のとき、前記ｎ型ドーパント（１１）は、実質的に、前記基板（１０）内に形成された導電性チャネルに隣接した領域内に与えられる、請求項１１に記載の方法。
  13. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）の濃度は、前記閾値電圧の大きさを制御するように選択される、請求項１１又は請求項１２に記載の方法。
  14. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記基板（１０）と前記不動態化層（１２）との間の界面における界面電荷を補償するように選択される、請求項１１、請求項１２又は請求項１３に記載の方法。
  15. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）と前記絶縁体層（１３）との間の界面における界面電荷を補償するように選択される、請求項１１から請求項１４までのいずれか１項に記載の方法。
  16. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、少なくとも、前記不動態化層（１２）、前記絶縁体層（１３）又はこれらの組み合わせの内部の電荷を補償するように選択される、請求項１１から請求項１５までのいずれか１項に記載の方法。
  17. 前記層間ドーパントを与えるステップ（Ｓ２）において、前記ｎ型ドーパント（１１）は、ヒ素（Ａｓ）、燐（Ｐ）、アンチモン（Ｓｂ）及びビスマス（Ｂｉ）のうちの１つを含むように選択される、請求項１１から請求項１６までのいずれか１項に記載の方法。
  18. 前記絶縁体層を形成するステップ（Ｓ４）において、前記絶縁体層（１３）は、大きさが７より大きい有効誘電率を有する誘電体材料を含むように選択される、請求項１１から請求項１７までのいずれか１項に記載の方法。
  19. 前記基板を形成するステップ（Ｓ１）において、前記基板（１０）は、ゲルマニウム（Ｇｅ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、シリコン・ゲルマニウム・オン・インシュレータ（ＳｉＧｅ−ＯＩ）又はこれらのいずれかの組み合わせを含むように選択される、請求項１１から請求項１８までのいずれか１項に記載の方法。
  20. 前記ステップ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）は真空環境内で実行される、請求項１１から請求項１９までのいずれか１項に記載の方法。
  21. 前記ステップ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）の少なくとも１つは、分子線エピタキシを用いて実行される、請求項１１から請求項２０までのいずれか１項に記載の方法。
  22. 半導体デバイスにおけるゲート・スタック構造体（１）の使用であって、前記ゲート・スタック構造体（１）は、
    ｎ型キャリアで実質的にドープされた半導体を含む少なくとも１つの基板（１０）と、
    前記基板（１０）上に形成された、シリコンを含む少なくとも１つの不動態化層（１２）と、
    前記不動態化層（１２）上に形成された少なくとも１つの絶縁体層（１３）と、
    を含み、
    前記ゲート・スタック構造体（１）は、
    前記基板（１０）と前記不動態化層（１２）との間に与えられた少なくとも１つの層間ドーパントをさらに含み、前記層間ドーパントは、前記半導体デバイスが使用中のとき、前記ゲート・スタック構造体（１）に印加可能な閾値電圧の制御を容易にするように選択されるｎ型ドーパント（１１）を含む、ゲート・スタック構造体（１）の使用。
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