JP2013531783A - 経年劣化特性を改善した角速度センサ - Google Patents

Abstract

経年劣化とヒステリシス特性を改善した角速度センサが記載される。本センサは、ドライバ回路によって駆動されるリング型で、本センサは、対応するピックオフ部を有する１次と２次の部分をさらに備える。１次ピックオフ信号の利得とセンサの１次部分のキャパシタンスは、２次ピックオフの利得とセンサの２次部分のキャパシタンスに関連して制御される。それぞれのチャネルからの相対的な信号を整合させることができる制御電子機器が設けられる。このようにして、センサを形成する際に用いられる材料の温度ヒステリシスと経年劣化の影響が克服される。

Description

本発明はセンサに関する。より詳細には、限定されないが、直線速度成分が最初に確立され、速度に依存するコリオリ力がこの速度の関数である慣性センサ、例えばコリオリ・ジャイロスコープなどのセンサに関する。

多くのタイプの慣性センサが知られている。ＭＥＭＳタイプのリングを組み込んだ角速度センサが知られており、そのような例は、例えば、ＧＢ２３２２１９６に見ることができる。そのような角速度センサにおいて、振動する平面的なリングまたはフープ（ｈｏｏｐ）状の構造体が開示されている。リング状の構造体は、回転速度、直線加速度および角加速度を検出するために、適切な支持取り付け台によって空中につり下げられている。回転速度は、コリオリ（Coriolis force）力によって結合される振動を検出することによって検知され、直線加速度と角加速度は、取り付け台内のリングまたはフープ状の構造体全体の横方向、垂直方向およびロッキング運動によって検知される。

これらのセンサは、センサによっても制御される、刺激に由来する信号を正確に測定することが要求される。コリオリ・ジャイロスコープの場合、直線速度がトランスデューサによって立ち上げられ、制御されて、また速度応答が、「同様の」トランスデューサによって測定もされる。

典型的には、ＭＥＭＳリング型構造体は、結晶シリコンから形成され、ジルコン酸チタン酸鉛（ＰＺＴ）材料から形成されたトランスデューサを組み込んでいる。ＰＺＴ材料は、低コストＭＥＭＳセンサ用途においてトランスデューサ技術として使用される場合、信号レベル（したがって、信号対雑音比のレベル）の点で、著しい利点を有する。しかし、ＰＺＴは、他の（誘導性、容量性）トランスデューサ技術と比較して、根本的な経年劣化と温度ドリフトの問題をかかえる。温度の影響による利得の変動は、速度センサのスケールファクタを変化させる原因となりえて、この誤差は、個別の温度センサを使用して補償することができるが、経年劣化は、通常、制限要因である。加えて、トランスデューサの位相精度は、要求される速度信号に対して９０度（電気的）の位相にあり、典型的には３桁大きい非常に大きな直角位相バイアス信号の存在による全体的な速度センサのバイアス（ゼロオフセット）を決定する際の主要な誤差である。位相は、ＰＺＴ材料特性、特にキャパシタンスによって影響を受け、また、大きな温度と経年劣化に関連するドリフトにも支配される。これらすべての問題点の結果として、ＭＥＭＳセンサにおけるＰＺＴトランスデューサの使用が制限され、ＰＺＴが、一般に低性能用途において、または短いタイムスケールで安定性が要求される、例えば、ＧＰＳで支援されたナビゲーションシステムにおいてのみ使用されることになる。

本発明によると、改善されたヒステリシス及び経年劣化特性を有する角速度センサが提供され、このセンサは、１次センサ素子と２次センサ素子を備え、このセンサは、前記１次素子と２次素子に接続された１次チャネルと２次チャネルをさらに備え、１次チャネルが、１次素子において共振振動を起こし維持するための１次ドライバ手段を備え、２次チャネルが、センサの動きに応答して２次素子によって生成された信号を検出するための検出手段を備え、検出手段が、センサの動きに依存した出力信号を生成し、センサ材料の劣化が１次チャネルと２次チャネルの利得に影響しないように、センサの１次素子と２次素子が、意図的に、異なる体積の材料から形成される。

本発明のさらなる態様によれば、センサ・トランスデューサ材料におけるヒステリシスと経年劣化を克服する方法であって、センサ内の１次トランスデューサにおける材料の体積を、センサ内の２次トランスデューサにおける材料の体積に対して増加させるステップを含む方法が提供される。

次に、本発明が、添付図面を参照して説明される。

トランスデューサと制御電子機器が、経年劣化ヒステリシスを補償するために修正されうる、センサと制御電子機器を示す角度センサの概略図である。 本発明の一形態を組み込むように修正されうる、図１のセンサの一部をより詳細に示す概略図である。 トランスデューサが完全に、理想的に整合されている、本発明の一形態による図２のトランスデューサと増幅器が整合している素子の概略図である。 トランスデューサが整合されていない、すなわち、１次トランスデューサの利得が２次トランスデューサの利得の１／１５０である、本発明の別の形態による図１のトランスデューサと増幅器の概略図である。 増幅器が整合されていない、すなわち、１次増幅器の利得が２次増幅器の利得の１／１５０である、本発明の別の形態による図１のトランスデューサと増幅器の概略図である。 トランスデューサと増幅器が整合されていない、すなわち、１次トランスデューサの利得が２次トランスデューサの利得の１／１０であり、１次増幅器の利得が２次増幅器の利得の１／１５である、本発明の別の形態による図１のトランスデューサと増幅器の概略図である。 トランスデューサと増幅器が整合されていない、すなわち、１次トランスデューサの利得が２次トランスデューサの利得の１／１０であり、１次増幅器の利得が２次増幅器の利得の１／１５であって、システムのキャパシタンスがトランスデューサ材料をパッド当てすることによって変更されている、本発明の別の形態による図１のトランスデューサと増幅器の概略図である。 特定の位置におけるトランスデューサ素子のパッド当てを示す上記のトランスデューサ素子の概略図である。 特定の位置におけるトランスデューサ素子のパッド当てを示す上記のトランスデューサ素子の概略図である。

図１に示されるように、角速度センサのＭＥＭＳリング構造体１は、共通軸のまわりに延在する内側周辺部（inner）２と外側周辺部（outer）３を備え、したがって、駆動部とピックオフ部が差動で動作する。本発明は、個々の駆動部とピックオフ・トランスデューサが差動であることには依存しておらず、１次ピックオフ部と２次ピックオフ部が同一ということだけであることが理解されるであろう。センサを支持体（図示せず）上で振動させる圧電１次駆動手段４が設けられている。支持体は、センサを支持し、センサが圧電１次駆動手段の入力に応じて、実質的に不減衰振動モードで振動することができるように複数の弾性支持体梁（図示せず）を含んでよい。これによって、共振器がセンサを含むシステムの回転速度に応じて支持手段に対して動くことができる。

一連の信号６がセンサから入力される検出回路５が設けられている。センサによって出力される信号は、１次ピックオフ信号６ａと２次ピックオフ信号６ｂを含み、これらの信号が差動形態となるようにトランスデューサ・プレートが配置されている。これらの信号は、センサの第１と第２の部分から出力される。

１次ピックオフ差動トランスデューサ信号は、搬送周波数で低雑音の差動の正弦波出力信号を供給するために高レベルの利得を提供する差動の電荷増幅器（１次ピックオフ増幅器）７を含む１次チャネルへ入力される。次いで、この信号は、同期検出器８と適切なフィルタリングを通り、１次ピックオフ増幅器出力が制御された固定レベルにあることを確実するために、ＭＥＭＳに印加される駆動レベルを設定する１次ドライバ回路１に制御信号を供給する。また、１次ピックオフ増幅器７の出力は、同期検出器８にクロックを供給するために、ピックオフ信号をロックする１次位相ロック・ループ（ＰＬＬ）と電圧制御発振器（ＶＣＯ）１０にも印加される。また、１次ピックオフ増幅器７の出力は、信号を２倍に増幅し、差動信号の位相を９０°シフトする１次位相シフト回路１１にも印加される。位相シフト回路１１の出力は、１次ドライバ回路１に印加され、この１次ドライバ回路１が、位相シフト回路１１の差動正弦波出力にＡＧＣ制御信号を掛け合わせて、差動のＭＥＭＳドライバ波形を生成する。

２次ピックオフの差動トランスデューサ信号は、速度チャネル同期検波器１４を含む２次チャネルへ入力される。同期検波器は、２次応答差動信号の振幅に関連するオフセットを出力し、このオフセットは、次にフィルタされ、速度出力信号上のシングルエンドのオフセットに変換され、ＡＤＣ１５へ入力される。ＡＤＣは、センサの動きを表す信号を出力する。

このシステム・アーキテクチャにおいて、速度測定チャネル（２次ピックオフ部６ｂ）におけるいかなる誤差も、１次ピックオフ・チャネル（６ａと７）における同様の誤差によって相殺することができる。したがって、経年劣化とヒステリシスの影響を除去することができる。図２は、実施形態を最適化する際に次に考慮されなければならない機能を示す。

図３ａは、２次（速度検知チャネル）の利得と１次（励起チャネル）の利得が同一である理想的に整合された状態を示す。ＭＥＭＳトランスデューサまたは電子構成部品におけるいかなる変動も、完全に（特に、高度に集積化されたＡＳＩＣ／ＭＥＭＳ実施形態においては）非常によく一致する可能性が高い。

残念ながら、現実のいかなる用途においても、利得は、通常、２次チャネルと１次チャネル間で非常に異なり（１５０：１）、このことが整合を極めて困難にしている。図３ｂと３ｃは、ＭＥＭＳトランスデューサの利得をスケーリングする（図３ｂ）、または電子増幅器の利得をスケーリングする（図３ｃ）ことによって、これらの利得差を実現する２つの極端なケースを示す。これらはいずれも、ＭＥＭＳトランスデューサの高いキャパシタンスが、電子機器の性能がＭＥＭＳによって影響を受け、その逆もまた同様であるということを意味するため、実際的な解決策を提示しない。

図３ｄは、利得差がＭＥＭＳトランスデューサと電子増幅器との間で共有される時により実際的な解決策を示す。主要な誤差は、依然として、トランスデューサ利得と同様に経年劣化と温度変動を受けるトランスデューサ（圧電性材料）のキャパシタンスの不整合であるが、この誤差は、直接、電子増幅器の性能に影響し、したがって、さらなる誤差を生成する。

使用において、１次素子上の動きの振幅は、２次素子よりもはるかに大きく、したがって、１次圧電性トランスデューサの利得は、かなり小さい必要があり、これは、１次圧電性トランスデューサを物理的により小さくすることによって達成されるが、通常厚さおよび幅を整合することによって達成される。

ジャイロスコープのスケールファクタは、角速度に比例する２次の動きがあるオープンループ・センサに対して、１次ピックオフ信号に対する２次ピックオフ信号との比に依存する。したがって、１次的には、スケールファクタは、１次と２次のトランスデューサの同様の利得変動には無関係である。使用される材料の性質により可能性があるように、１次と２次のトランスデューサが異なって経年劣化する場合に、スケールファクタにおいて正味の変動があるであろう。

電子機器においてはある利得差があり、２次の利得が１次の利得より高い。しかし、フロントエンドの電子機器の利得は、トランスデューサのソースキャパシタンスに依存する。したがって、圧電性キャパシタンスが１次と２次との間で整合されている場合は、実効的な電子機器の利得は、１次と２次の圧電性トランスデューサの利得差が存在する状態で１次チャネルと２次チャネル間で整合させることができる。

本発明の一形態で説明されるように、このことは、いかなる利得も付加せずに、キャパシタンスのみを付加する、１次トランスデューサにおける追加のパディング・キャパシタンス（padding capacitance）によって達成することができる。

したがって、１次と２次のキャパシタンスは、電子機器の利得が２つのチャネル間で追随するように、利得差が存在する状態で整合させることができる。同様に、利得の比が一定のままにとどまるため、圧電体が経年劣化するとともに、圧電性トランスデューサが追随する。

このように、オープンループ振動ジャイロスコープのスケールファクタは、以下でより詳細に説明されるように、圧電性材料の経年劣化とヒステリシスに対して安定させることができる。

本発明の一形態によると、図３ｅで示されるように、この解決策は、トランスデューサを非常に小さくして（典型的にはＫＳ／１０）、次に、機械的ストレスを受けない領域上に、追加のＰＺＴ材料でトランスデューサ・キャパシタンスを「パッド当てする（padding）」ことによって、１次利得（Ｋｐ）をまず最小限にすることである。これは、信号を生成することにはならないが（したがって、Ｋｐ＜＜ＫＳ）、キャパシタンスを等しくし（ＣＳ＝Ｃｐ）、そのため、同じソースインピーダンスが電子増幅器に提示される。トランスデューサの初期のキャパシタンスが、このようにして整合され、より重要なことには、キャパシタンスの経年劣化特性もまた整合する。したがって、電子増幅器に対する影響もまた、整合され、他の誤差の導入を防止する。基本的な電子性能の不整合を最小限にするために、（異なる利得を有する）増幅器を最適化する要求が依然としてあり、これはＭＥＭＳ誤差とは無関係に行うことができる。

次に、信号処理電子機器は、全体の利得をＫＳ＝１５０＊ＫＰとするように異なる利得を有することができる。次に、電子機器の位相と利得精度は、増幅器の開ループの利得比を閉ループの利得比に整合させることによって整合させることができ、容量の変化または増幅器利得の変化の感度を両方のトランスデューサに対して整合させる。

このようにして、ＭＥＭＳ速度ジャイロスコープにおける経年劣化するＰＺＴの経年劣化と温度ヒステリシスの影響が克服される。

本発明は、上記のタイプのＰＺＴ圧電トランスデューサを使用する角速度センサに関して説明されているが、本発明が、ＰＺＴ以外の圧電性材料に等しく適用されうることが理解されるであろう。さらに、全体的なセンサがセンサの基本的な動作点を設定するために使用される同様のトランスデューサを必要とする場合、容量性、又は誘導性などの他の形態の変換が使用されうる。

さらに、上記した実施形態は、リング型センサ素子を有するセンサを開示しているが、上記したように素子にパッド当てすることができる任意の形態のセンサに適用されうることが理解されるであろう。

さらに説明したトランスデューサが差動である必要はなく（図１に示されるように）、任意の適切な形態であってよいことが理解されるであろう。

さらに、上記の実施形態は、１次チャネルと２次チャネル間で１／１５０の利得を詳述しているが、これは実際のシステムで要求される差異の単なる一例にすぎず、理論的なモデルではないことが理解されるであろう。本発明は、利得が１：１でない任意のシステムに適合し、利得差が大きい場合に、特に重要である。

さらにまた、例えば圧電抵抗性などの、変換に使用される任意のバルク材料も、上記の発明から恩恵を得るであろう。

Claims (8)

1. 改善されたヒステリシス及び経年劣化特性を有する角速度センサであって、前記センサが、１次センサ素子と２次センサ素子を備え、前記センサが、前記１次素子と前記２次素子に接続された１次チャネルと２次チャネルをさらに備え、前記１次チャネルが、前記１次素子において共振振動を起こし維持するための１次ドライバ手段を備え、前記２次チャネルが、前記センサの動きに応答して前記２次素子によって生成された信号を検出するための検出手段を備え、前記検出手段が、前記センサの動きに依存した出力信号を生成し、センサ材料の劣化が前記１次チャネルと前記２次チャネルの利得に影響しないように、前記センサの前記１次素子と前記２次素子が、意図的に、異なる体積の材料から形成される、センサ。
2. 前記１次トランスデューサ素子のキャパシタンスが、前記１次トランスデューサ素子が形成される材料の体積が増大していることで、前記２次トランスデューサ素子のキャパシタンスに対して変えられる、請求項１に記載のセンサ。
3. 前記トランスデューサ素子が、任意の適切な圧電性材料から形成されている、請求項１又は２に記載のセンサ。
4. 前記圧電性材料が、ジルコン酸チタン酸鉛（ＰＺＴ）である、請求項３に記載のセンサ。
5. トランスデューサ材料における体積の変化が、１次チャネルの電子機器と２次チャネルの電子機器における不整合を補償する、請求項２から４のいずれか一項に記載のセンサ。
6. 前記センサが、リング型である、請求項１から５のいずれか一項に記載のセンサ。
7. センサ内部の１次トランスデューサにおける材料の体積を、前記センサ内部の２次トランスデューサにおける材料の体積に対して増大させるステップを含む、センサ・トランスデューサ材料におけるヒステリシスと経年劣化を克服する方法。
8. 添付図面を参照して本明細書で上記に記載されたセンサまたは方法。