JP2013518489A5

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Info

Publication number: JP2013518489A5
Application number: JP2012550342A
Authority: JP
Filing date: 2010-12-09
Publication date: 2014-01-30
Anticipated expiration: 2030-12-09

Claims

シングルフォトンカウンティングピクセル検出回路であって、前記検出回路は、
ａ）感光性材料層と、
ｂ）前記感光性材料層に配置されたＮ×Ｍ個の光検出ダイオードのアレイであって、前記光検出ダイオードの各々は、ダイオード出力インタフェースを有するアレイと、
ｃ）Ｎ×Ｍ個の読出ユニットセルのアレイであって、１つの読出ユニットセルは１つの光検出ダイオード用であるアレイと、
を具え、
ｄ）前記読出ユニットセルは、
ｄ１）前記ダイオード出力インタフェースに接続された入力インタフェースと、高利得電圧増幅手段と、前記高利得電圧増幅手段の出力に接続されたピクセルカウンタと、を具え、
ｄ２）前記ピクセルカウンタは、第１の数のニブルカウンタに分割され、各ニブルカウンタは、個別の数のビットを有し、各ビット用にベーシックカウンタセルが設けられ、前記ベーシックカウンタセルは、カウンティングエレメントと、スイッチと、一時記憶素子と、出力段と、を具え、前記ベーシックカウンタセルはカスケード接続されており、
ｅ）前記検出回路はサイドシフトレジスタをさらに具え、前記サイドシフトレジスタは、前記ニブルカウンタをロー方向に所定数の選択されたニブルローで読み出し、前記選択されたニブルローの一時記憶素子に記憶されたデータは、並列バス上で電流として送信され、並列バスレシーバによってデジタルレベルに変換される、
ことを特徴とするシングルフォトンカウンティングピクセル検出回路。
前記一時記憶素子は、キャパシタアレイとして実装され、
前記キャパシタアレイは、前記ピクセルカウンタの上部に物理的に配置されている、
請求項１に記載のシングルフォトンカウンティングピクセル検出回路。
所定数のピクセルのカラムは、スーパーカラムを形成するためにグループ化され、
各スーパーカラムは互いに独立しているので、読み出しは、結果として生じたスーパーカラムの数で並列に実行される、
請求項１または２に記載のシングルフォトンカウンティングピクセル検出回路。
前記バスレシーバの出力は、スーパーカラムごとに、受信するラッチ内に記憶され、スーパーカラムの読出速度に比べて速い速度でシリアル化される、
請求項１〜３のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
前記読出ユニットセルの前記アレイは、Ｐ型トランジスタおよびＮ型トランジスタを、他のトランジスタと共有されていない別個の基板上に設けるトリプルウェル設計で構成されている、
請求項１〜４のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
３つの基板領域は、４つの別個のパワードメインに対応し、
電荷増幅トランジスタおよび入出力ドライバは、２つの完全に別個の基板領域およびパワードメインに配置されている、
請求項５に記載のシングルフォトンカウンティングピクセル検出回路。
アナログピクセル領域を横切るデジタル信号線はシールドされ、
前記デジタル信号線に対応するドライバはスターブされる、
請求項１〜６のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
ＬＶＤＳ信号は、マスタークロック用に用いられる、
請求項１〜７のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
ピクセルカウンタのリセット信号、ストア信号およびエクスポーズ信号を含むグローバル信号は、クロストークを回避するように生成され、
前記ピクセルカウンタのリセット信号、ストア信号およびエクスポーズ信号は、汎用信号として生成され、
前記リセット信号は、カラムベース上で分配され、所定数のローの後更新され、
前記ストア信号は、全ビットの内容を前記ぞれぞれの一時記憶素子にコピーするための追加の消費電力を発生させ、前記スイッチを流れる最大電流を制限するために前記スイッチにバイアスをかけ、
前記エクスポーズ信号は、比較器の次のＡＮＤゲートでのスイッチング中にＶＤＤからグラウンドに流れる短絡回路電流による高いピーク電流を発生させ、
前記検出回路の周辺に設けた回路は、結果として生ずるイネーブル信号から、前記読出ユニットセルのＰ側とＮ側を異なるタイムウィンドウで駆動する２フェーズ信号を生成する、
請求項１〜８のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。