JP5701318B2 - 不感時間を無視できるシングルフォトンカウンティング読出回路 - Google Patents

Description

本発明は、シングルフォトンカウンティング用に設計された新規な超高速フレームレートの読出回路に関するものであり、光電効果用の別個の半導体材料と組み合わせられる。この回路は、シンクロトロンあるいは実験室設備（実験室回折計）でのＸ線応用、材料科学、結晶学、非破壊試験および医学的応用のため、エネルギー範囲は１〜２００ｋｅＶの新規の検出システム用の基本的なモジュールである。

ハイブリッドピクセル検出器は、ピクセルで構成されたＸ線感受性層（シリコンセンサ）と、対応するピクセルで構成された読出回路と、からなる。センサ内の各ピクセルは、読出回路内の対応するピクセルに（バンプ接合やフリップチップ接合で）直接接続されている。一般的なピクセル検出器は、特許文献１に開示されている。

読出回路は、ｎ×ｍ個の独立して動作するチャネル（ピクセル）のアレイを含む。各チャネルは、可変利得を有する電荷感応前置増幅器と、可変整形時間を有する信号整形器と、比較器と、単純なピクセル制御および読出ロジックを有するカウンタと、を有している。センサピクセルに衝突するフォトンは、電子正孔対を生成する。この電子正孔対は、電荷パルスを生成する電界によって分離されている。センサからのこの電荷信号は、対応するピクセルセル内（読出回路内）で、低雑音前置増幅器および整形器によって増幅されフィルターをかけられる。整形された信号は、グローバル基準電圧で比較器と、ピクセル上のトリムＤＡＣと、に供給される。この閾値を超える入力信号は、比較器の状態をトグルする。回路がエクスポーズモード（フォトン計測）にある場合、比較器のパルスはデジタルカウンタを１つインクリメントする。読出フェーズ中、ピクセルカウンタの状態は、回路周辺にシリアルに転送され、専用の読出ロジックを介して読み出される。

欧州特許第１５８１９７１号

特許文献１の従来技術では、シングルフォトンカウンティングに対する以下のような制約がある。

i）ピクセル回路を読み出す一般的な問題は、ピクセルサイズに関係している。既知のピクセル検出器は、約１７２μｍ^２の範囲のピクセルサイズを有している。ピクセルサイズを減少させると画像解像度を増加することができるが、ピクセル自体に載置可能なトランジスタの数を制限し、したがって、機能を制限する。このことは、トランジスタが標準的なトランジスタと比較して大きい放射硬化設計（radiation hard design）では特に当てはまる。

ii）高速フレームレートに対する読出時間（不感時間）は非常に重要であり、フレームレートを制限する。現在、多くの測定がフレームレートによって制限されている。２５６×２５６ピクセルでデータ深度が１２ビットの従来知られているピクセル検出器は、２００ＭＨｚの読出レートで、読み出しに約４〜６ミリ秒必要とする。

iii）ポンププローブ測定では、サンプルは励起し（ポンプ）、選択可能な時間の後、短期間の間計測が可能となる（プローブ）。これは、その後統計を獲得するのに必要な頻度で繰り返され、イメージが蓄積される。条件が一定ではない場合、（少なくとも）２つの同時測定（通常、ポンプおよび非ポンプ）が必要である。カウントは、１つの内部カウンタにのみ蓄積可能なため、このことは現在不可能である。

それゆえ、本発明の目的は、不感時間が無視でき、その結果高いフレームレートを有するシングルフォトンカウンティングピクセル検出回路を提供することにある。

本発明の目的は、シングルフォトンカウンティングピクセル検出回路によって達成される。本発明のシングルフォトンカウンティングピクセル検出回路は、ａ）感光性材料層と、ｂ）前記感光性材料層に配置されたＮ×Ｍ個の光検出ダイオードのアレイであって、前記光検出ダイオードの各々は、ダイオード出力インタフェースを有するアレイと、ｃ）Ｎ×Ｍ個の読出ユニットセルのアレイであって、１つの読出ユニットセルは１つの光検出ダイオード用であるアレイと、を具え、ｄ）前記読出ユニットセルは、ｄ１）前記ダイオード出力インタフェースに接続された入力インタフェースと、高利得電荷・電圧増幅手段と、前記高利得電圧増幅手段の出力に接続されたピクセルカウンタと、を具え、ｄ２）前記ピクセルカウンタは、第１の数のニブルカウンタに分割され、各ニブルカウンタは、個別の数のビットを有し、各ビット用にベーシックカウンタセルが設けられ、前記ベーシックカウンタセルは、カウンティングエレメントと、スイッチと、一時記憶素子と、出力段と、を具え、前記ベーシックカウンタセルはカスケード接続されており、ｅ）前記検出回路はサイドシフトレジスタをさらに具え、前記サイドシフトレジスタは、前記ニブルカウンタをロー方向に所定数の選択されたニブルローで読み出し、前記選択されたニブルカウンタローの一時記憶素子に記憶されたデータは、並列バス上で電流として送信され、並列バスレシーバによってデジタルレベルに変換される、ことを特徴とする。

それゆえ、本発明の回路は、高いフレームレートで、データ読み出しの不感時間がほぼゼロで入射フォトンを測定することができる。一時記憶素子は、１つ前のイメージが読み出されている間に、次のイメージを取り込むことができる。ピクセルカウンタをピクセルごとの複数のニブルカウンタに分割することにより、回路は、カウンタの選択されたダイナミックレンジに応じて、読み出しをフレキシブルなビット深度で実行することができる。さらに、デジタル信号線からアナログ信号線へのクロストークは著しく低減される。アナログピクセル領域の範囲において並列読み出しを行うため、読み出しは低い信号速度で行われ、高感度なアナログ部品から十分に離れて配置された回路周辺のデジタル領域において、より高速なシリアル読み出しデータ転送が行われる。

より小さいピクセルサイズの要求を満足するために、本発明の好適実施形態は、キャパシタアレイとして実装された一時記憶素子を具えることができ、このキャパシタアレイは、ピクセルカウンタの上部に物理的に配置される。カウンタは、ピクセル領域の約７５〜８０%をすでに消費しているので、この選択肢を用いると、キャパシタアレイ上にスタックされるという配置のため、より多くの空間を占めることはない。

ピクセル全体の読出時間を短縮するために、本発明の好適実施形態は、所定数のピクセルをグループ化してスーパーカラムを形成するカラムを提供する。全スーパーカラムは、互いに独立しているので、読み出しは、結果として生じたスーパーカラムの数で並列に実行される。例えば、回路が２５６×２５６ピクセルを具えていると仮定すると、１つのスーパーカラムは８カラムのピクセルを具え、その結果、合計３２個のスーパーカラムが形成される。さらに、３個のニブルカウンタ（ＮＣ）の各々が４ビット深度を有し、メインクロックが１００ＭＨｚでダブルデータレート（ＤＤＲ：５ナノ秒／ビット）を使用すると仮定すると、スーパーカラムの３つのローの各々を読み出すのに必要な時間は、（４ビット／ＮＣ）×８カラム×５ｎｓ＝１６０ｎｓである。これは、サイドシフトレジスタ（ＳＳＲ）が１／１６０ｎｓ＝６．２５ＭＨｚでクロックされなければならないということを意味し、６．２５ＭＨｚは、ファーエンドにて読出データをシリアル化する際の高いクロックレートに比べて非常に低い。バスレシーバの出力は、受信するラッチ内の各スーパーカラムに記憶され、スーパーカラムの読出速度に比べて速い速度でシリアル化される。２０ｎｓ毎に信号経路内のスーパーシリアライザのダウンストリームの入力端にてニブルカウンタの出力を表示するのに必要なカラム選択回路を使用すると、各クロックの周波数は最大２５ＭＨｚであるが、そこでは、回路領域は、高感度のアナログピクセルアレイからすでにかなり離れている。

さらに、デジタル信号線からアナログ信号線へのクロストークに対する堅牢性を改善するために、読出ユニットセルのアレイは、Ｐ型トランジスタおよびＮ型トランジスタを、他のトランジスタと共有されていない別個の基板上に設けるというトリプルウェル設計の特徴を有している。さらに、３つの基板領域が、４つの別個のパワードメインに対応可能であり、電荷増幅トランジスタおよび入出力ドライバは、２つの完全に別個の基板領域およびパワードメインに配置されている。最後になるが、アナログピクセル領域を横切るデジタル信号線をシールドして、隣接した回路のカップリングを最小にすることもできる。

さらに、マスタークロック用のＬＶＤＳ信号およびエクスポーズ信号（データの取得）を使用すると、この手法は、回路およびプリント回路基板レベルでのクロストークを減少させることにも寄与する。

さらに、グローバル信号は特別な注意を払って生成される。有利には、クロストークを回避するような方法で、グローバル信号は生成される。ここで、ピクセルカウンタのリセット（ＲＥＳＥＴ）信号、ストア（ＳＴＯＲＥ）信号およびエクスポーズ（ＥＸＰＯＳＥ）信号は、汎用信号として発生する。リセット信号はカラムベース上で分配され、所定数のローの後更新される。ストア信号は、全ビットの内容をそれぞれの一時記憶素子にコピーするための追加の消費電力を発生させ、スイッチを流れる最大電流を制限するためにスイッチにバイアスをかける。エクスポーズ信号は、実質的に、比較器の次のＡＮＤゲートでのスイッチング中にＶＤＤからグラウンドに流れる短絡回路電流による高いピーク電流を発生させる。ここで、本発明の読出回路の周辺において、別の回路が結果として生ずるイネーブル（ＥＮＡＢＬＥ）パルスから、読出ユニットセルのＰ側とＮ側を異なるタイムウィンドウで駆動する２フェーズ信号を生成する。この手法もまた、クロストークを低減するのに寄与する。

以下、本発明の好適実施形態を、図面を参照しながら詳細に説明する。

ピクセルカウンタ回路のベーシックカウンタセル（読出回路を有する）を示す図である。 ピクセルカウンタおよびピクセルコントロールロジックのブロック図である。 ピクセルカウンタ回路の上部レベルの構造および平面図を示す。 カラム設計を示し、８ピクセルのカラムはグループ化され、「スーパーカラム」と称する単位を形成する。

以下、上述した問題を解決するための革新的なシングルフォトンカウンティングピクセル検出器、すなわち、不感時間が無視でき、高いフレームレートおよび小さいピクセルサイズを有するシステムについて説明する。光検出ダイオードおよび低雑音高利得増幅手段を具える回路の一般的な設計に関しては、本発明に組み込まれる特許文献１を参照するものとする。

上述した問題は、以下の４点で対処される。
１ａ）ピクセルカウンタの一時バッファへの記憶
１ｂ）キャパシタアレイとしての一時バッファの実装
２）選択可能なピクセルカウンタ深度（４ビット、８ビットあるいは１２ビット）
３）超並列読み出し

１ａ＋１ｂ）ピクセルカウンタの、キャパシタアレイとして実装された一時バッファへの記憶（連続的なリード／ライト）
フレーム間の不感時間を最小限にするために、本発明の回路は、ダブルバッファ型の記憶装置を特徴としているので、１つ前のイメージが読み出されている間、次のイメージがすでに取り込まれている（すなわち、エクスポーズフェーズと読み出しフェーズとが同時に発生可能である）。ピクセルカウンタを一時バッファに記憶する必要があるので、新規のエクスポーズ（取得）を直ちに可能にするために、カウンタはリセット可能である。標準的な設計手法は、カウンタの内容を１組のラッチにコピーすること、あるいは、２つの独立したカウンタをピクセルごとに持たせることであろう。カウンタは、ピクセル領域の約７５〜８０％をすでに消費しているので、この手法は所要の領域を必要な領域の１．８倍にするので、ピクセルサイズを減少させるという要求に反する。

新規なアイディアは、デジタル情報をアナログ値として記憶する一時バッファとしてキャパシタアレイを用いる点にある。この構成の大きな利点は、図１に示すように、１つのスイッチＳおよび１つのキャパシタCstoreのみがビットごとに必要であるという単純さにある。図１は、ベーシックカウンタセル２を示しており、このカウンタセル２は、出力端Ｑを有するカウンティングエレメントであるＴフリップフロップと、一時記憶素子としてのキャパシタCstoreと、出力段（Ｍ１−Ｍ２）と、を具えている。各ピクセル用のピクセルカウンタ４（図２）は、このようなベーシックカウンタセル２が１２個カスケード接続されて構成されている。さらに、このキャパシタCstoreのアレイは、ピクセルカウンタ４の上部に物理的に配設可能であるため、より多くの空間を占めることなく、はるかに小さいピクセルサイズを可能にする。実際、この回路のピクセルは、ダブルカウンタの方法が必要とする１００μｍ^２の範囲と比較して、７５μｍ^２の範囲に抑えることができる。また、この方法では、ピクセルカウンタをディセーブルし、バッファリングおよびリセットを実行し、最終的に再びピクセルカウンタをイネーブルするのに必要な不感時間を１μｓ未満に低減する。

アナログ記憶装置は揮発性であるため、キャパシタCstoreが放電する前に読み出しを行わなければならない。情報がキャパシタCstoreに正しく記憶されるのにかかる時間は、雰囲気温度で１ｍｓ超であると測定された。これは、最長の場合に（すなわち、１２ビット、セクション２参照）回路から読み出すのに必要な１２１μｓと比較されるべきである。それにもかかわらず、回路はまた、連続したエクスポーズ／読み出しフェーズを可能にする「セーフ」モードを特徴としている。

２）選択可能なピクセルカウンタ深度（４ビット、８ビットあるいは１２ビット）
図２は、ピクセルカウンタ４およびピクセルコントロールロジックのブロック図を示す。ピクセルカウンタ４は、それぞれ４ビットの３個のサブカウンタ４ａ〜４ｃから構成され、ピクセルカウンタ４が、４ビットの深度（ビット０〜ビット３）、８ビットの深度（ビット０〜ビット７）あるいは１２ビットの深度（ビット０〜ビット１１）を構成可能なように、サブカウンタ４ａ〜４ｃは接続されるとともに制御されている。この結果、それぞれ、１５、２５５および４０９５カウントのダイナミックレンジが可能となる。オーバーフローロジックは、入力としてチップモード（モード）およびサブカウンタ４ａ〜４ｃの状態を受信する。ダイナミックレンジを上回ると、ラップアラウンドを禁止するために、ピクセルカウンタ４は予約済みの「オーバーフロー」状態になる。

１２ビットモードで回路の読み出しに必要な時間は、１２１μｓである（以下のセクション３を参照）。回路は、ダイナミックレンジとフレームレートスピードのトレードオフの可能性をユーザに提供する。実際のピクセルカウンタ深度を８ビットあるいは４ビットに設定することにより、それぞれ、８１μｓと４１μｓの読出時間が達成される。

３）超並列読み出し
超高感度なアナログ領域が雑音の多いデジタル領域に隣接して配置されているこのようなミックスモード設計において、制御すべき大きな問題の１つは、デジタルからアナログへのクロストークである。一方、システムが目的としている超高速フレームレートを実現する唯一の方法は、超高速かつ超並列な情報伝送の方法を実施することである。高周波信号（高速）および高速スイッチング動作（超並列）の両方は、高利得低雑音のアナログ増幅器のアナログ信号と干渉しうる。この設計において、回路の最大性能および最小クロストークを獲得するために、並列性および速度は注意深く選択されてきた。

主要なクロストークのメカニズムは、シリコンＣＭＯＳ回路の基板、電源、あるいはデジタル信号線とアナログ信号線との間の直接のクロストークのカップリングである。それゆえ、以下の測定は、クロストークを最小化するように実施されている。

i）入力トランジスタ用の基板を分離する（前置増幅器の入力をその他の基板から切り離す）。
ii）ピクセルのアナログおよびデジタル部品用の電源領域と、入出力回路（パッド）用の電源領域と、を分離する。
iii）入出力（Ｉ／Ｏ）回路用の基板を分離する（基板に対する入出力パッドの通常大きなクロストークを低減するため）。
iv）アナログ領域に交差するデジタル線のシールディングおよびこれらのデジタル線を伝送する信号のスタービング（starving）
v）１００ＭＨｚの周波数のマスタークロック用およびエクスポーズ信号用のＬＶＤＳ入力
vi）動作領域（ピクセルアレイ）において、複数のデジタルデータ線は超並列であり、低いスイッチング周波数（６．２５ＭＨｚ）が得られる。さらに、これによりデジタル制御信号を（これらをスタービングするために）低速化することができる。必要な高速データ転送速度を達成するために入出力パッドを駆動する高周波数は、動作領域から離れた回路周辺でのみ用いられる。この手法により、ピクセルマトリクスのアナログ領域に対するクロストークを著しく低減する。
vii）さらに、データは電流モードで読み出される。電流モードでは電圧振幅が小さいので、読み出し中のさらなるクロストークを減少させる。
viii）「グローバル」制御信号の注意深い生成および分配

以下、上述した項目を詳細に説明する。図３は、回路の上部レベルの構造および平面図を示す。これは、項目vi）〜vii）に基づくと考えられる。

このアイディアは、高速信号を回路周辺（回路の高感度領域から離れたところ）にのみ配置し、回路の高感度領域に接近させる信号をより低速にする点にある。同時に、並列化が増加し、高レベルのスイッチング動作によるクロストークを回避するためにさらなる注意が払われる。

上述したように、１２ビットのピクセルカウンタ４は、３個のニブルカウンタ（ＮＣ）４ａ〜４ｃに分割され、それゆえ、１つのニブルローは、２５６個のＮＣ（１０２４ビット）から構成されている。ローシフトレジスタ（サイドシフトレジスタ：ＳＳＲと称する）に基づく読み出しは、ニブル方向に実行される。１（ロジカルハイ）は、読出サイクルの最初にＳＳＲの第１セルに供給され、レジスタによってクロックされる。その１を実行するＳＳＲに対応するニブルローは、「選択された」と称され、ピクセル上の一時記憶キャパシタCstoreに記憶されたデータを出力読出回路に送信する。

動作モードに応じて、すなわち、アクティブなＮＣの数に応じて、ピクセルロー読出は、１、２または３個のニブルローの選択から構成され、その結果、４、８および１２ビットモードでの完全なフレーム読み出しのための２５６、５１２または７６８個のニブルローの選択から構成される。それゆえ、ＳＳＲは、８ビットモードまたは４ビットモードでは、それぞれ、１つまたは２つのニブルの選択をスキップ可能な追加の制御回路を具え、それに応じてより速い読み出しを実現する。

選択されたＮＣローに記憶されたデータは、並列バスＰＢ上で電流として送信され、バスレシーバＢＲとして機能する、２５６×４の電流比較器のアレイによってデジタルレベルに変換される。これにより、長いデジタルバスＰＢ上の電圧振幅は２Ｖから７０ｍＶ以下に低減されるので、回路全体を横切るとともに同時に切り替わる１０２４本のデジタル線（ＰＢ）によって発生する、アナログからデジタルへのクロストークの影響を低減する（項目vii）。

８ピクセルのカラムＣ０〜Ｃ７はグループ化され、「スーパーカラム」ＳＣ（ＳＣ０〜ＳＣ３１）と称する単位を形成する。通常動作において、全スーパーカラムＳＣは、互いに完全に独立しているので、全回路の読み出しが、結果として生じる３２つのスーパーカラムＳＣ０〜ＳＣ３１において並列に実行可能である。図４は、スーパーカラムＳＣとその機能をより詳細に示す。

各スーパーカラムＳＣのバスレシーバＢＲの出力（すなわち、ＮＣの内容）は、受信する３２ビットラッチＢＬに記憶され、専用回路（スーパーシリアライザ６）によって高速でシリアル化される。メインクロックは１００ＭＨｚ（１０ｎｓ）でありダブルデータレート（ＤＤＲ：５ナノ秒／ビット）が用いられるので、スーパーカラムＳＣの各ローを読み出すのに必要な時間は、（４ビット／ブロック）×８カラム×５ｎｓ＝１６０ｎｓである。これは、ＳＳＲがl／１６０ｎｓ＝６．２５ＭＨｚでクロックされなければならないということを意味する。これは、バスレシーバＢＲの出力が受信するラッチＢＬに記憶される際の周波数でもある。すなわち、高感度のピクセルアレイに非常に近接したブロックによって生成あるいは受信されたデジタル信号の最大周波数は６．２５ＭＨｚである（項目vi）。

カラム選択回路は、２０ｎｓ毎にスーパーシリアライザ６の入力に現れるニブルを選択する働きをする。これは、ピクセルアレイからある程度離れたこのブロックが、２５ＭＨｚの最大周波数で信号を生成するということである。チェーンの最後では、ピクセルから遠く離れ、出力パッドに非常に近接して、スーパーシリアライザ６が全ＮＣの４ビットを５ｎｓ長のパルスでシリアル化する。

回路は、デジタルからアナログへのクロストークを最小にするために、レイアウトに特別な注意を払って設計された（項目i〜iv）。用いられた技術は、「トリプルウェル」の特徴であり、Ｐ型トランジスタだけでなくＮ型トランジスタが別個の基板、すなわち、他のトランジスタと共有されていない基板上に設けられている。３つの別個の基板領域は、４つの別個のパワードメインに対応して構成されている。電荷増幅トランジスタおよび入出力ドライバは、２つの完全に別個の基板領域およびパワードメイン上にある。整形器およびピクセルロジックは、２つの別個のパワードメインに接続されているが、そのトランジスタは、同一の基板を共有している。

アナログピクセル領域を横切るデジタル信号に関してもまた特別な注意が払われた。これらの信号は能動的に減速され（スタービング）、信号線はシールドされ、隣接した回路のカップリングを最小にする。さらに、マスタークロック用のＬＶＤＳ信号およびエクスポーズ信号を使用することは、回路およびプリント回路基板レベルでのクロストークを減少させることに寄与する。

グローバル信号（ピクセルカウンタのリセット、ストアおよびエクスポーズ）は、特別な注意を払って生成される。実際、グローバル信号は全ピクセル（あるいは、回路の全ビット）を同時に駆動する必要があるため、非常に高いクロストークおよび回路不良が発生しうる。

リセットはカラムベース上で分配され、１行（ロー）おきに弱いドライバで更新される。これは、「スイッチングドミノウェーブ」を生成し、スイッチングドミノウェーブは、リセットによって生じた追加の消費電力を、空間的かつとりわけ時間的に極力均等に分配する。さらに、立ち下がりエッジによって開始する波が生じる前に、立ち上がりエッジによって開始する波が確実に終了するように、この信号は、１００ｎｓより大きく広げられる。

ストアフェーズの間、全２５６×２５６×１２ビットの内容は、一時記憶用のキャパシタアレイにコピーされる。この場合、追加の消費電力は、カウンタの内容を破損しうる。このことを防止するために、スイッチＳ（図１参照）は、流れる最大電流を制限するように設計されバイアスされている。

エクスポーズ信号を設定し消去することもまた、高いピーク電流を発生させ、この高いピーク電流は、多くの場合、比較器の次のＡＮＤゲート（図２参照）でのスイッチング中にＶＤＤからグラウンドに流れる短絡回路電流によるものである。これを回避するために、回路周辺の特別な回路は、入力するイネーブルパルスから、２フェーズ信号を生成し、この２フェーズ信号はピクセル回路のＰ側とＮ側を異なるタイムウィンドウで駆動するので、いかなるときにもＶＤＤとＧＮＤとの間に短絡回路が存在することはない。

複数のテストおよびデバッグの特徴もまた示される。
i）全ピクセルは、バンプ接合センサを用いることなく、機能を決定するために独立にアドレス可能である。
ii）テスト中のピクセルの出力は、専用の出力端に現れ、そのアナログ性能を検証することができる。
iii）３２個の並列スーパーシリアライザ６の完全な組は、バイパス可能であり、全回路は単一の完全にシリアルの出力で読み出し可能である（図３のシリアルアウト）。
iv）「同期モード」において、プリロードされたパターンは連続して読み出し可能であるので、回路はＤＤＲＩＩ ＲＡＭのように機能する。これは、外部の制御回路と同期するのに有効である。

特徴のまとめ
フレームレートを増加可能かつシステム設計を改善可能な特徴をまとめる。
・選択可能なカウンタ深度（４ビット、８ビットあるいは１２ビット）
・ピクセルカウンタの、キャパシタアレイとして実装された一時バッファへの記憶（連続的なリード／ライト）
・「低速」、超並列内部読出（６．２５ＭＨｚ、１０２４バスライン）
より高速な「スーパーシリアル化された」外部読み出し、スーパーカラム構造に基づき、制御基板への高速並列データ転送を依然として保つ（１００ＭＨｚ ＤＤＲ、３２データライン）。
・デジタルからアナログへのクロストークを最小化するための非常に注意深いレイアウト、トリプルウェルの使用、別個のパワードメイン、ピクセルアナログ領域を横切るデジタル線のシールディングおよびスタービング、グローバル信号の発生および分配に対する特別の注意、可能な場合ＬＶＤＳ信号の使用
・ハイレベルなテスト容易性
各ピクセルは、そのアナログ出力のテストおよび検証のために独立にアドレス可能であり、入出力同期のために特別な回路状態が利用可能であり、専用出力端における完全にシリアル読出モードもまた利用可能である。

Claims (9)

1. シングルフォトンカウンティングピクセル検出回路であって、前記検出回路は、
   ａ）感光性材料層と、
   ｂ）前記感光性材料層に配置されたＮ×Ｍ個の光検出ダイオードのアレイであって、前記光検出ダイオードの各々は、ダイオード出力インタフェースを有するアレイと、
   ｃ）Ｎ×Ｍ個の読出ユニットセルのアレイであって、１つの読出ユニットセルは１つの光検出ダイオード用であるアレイと、
   を具え、
   ｄ）前記読出ユニットセルは、
   ｄ１）前記ダイオード出力インタフェースに接続された入力インタフェースと、高利得電圧増幅手段と、前記高利得電圧増幅手段の出力に接続されたピクセルカウンタと、を具え、
   ｄ２）前記ピクセルカウンタは、第１の数のニブルカウンタに分割され、各ニブルカウンタは、個別の数のビットを有し、各ビット用にベーシックカウンタセルが設けられ、前記ベーシックカウンタセルは、カウンティングエレメントと、スイッチと、一時記憶素子と、出力段と、を具え、前記ベーシックカウンタセルはカスケード接続されており、
   ｅ）前記検出回路はサイドシフトレジスタをさらに具え、前記サイドシフトレジスタは、前記ニブルカウンタをロー方向に所定数の選択されたニブルローで読み出し、前記選択されたニブルローの一時記憶素子に記憶されたデータは、並列バス上で電流として送信され、並列バスレシーバによってデジタルレベルに変換される、
   ことを特徴とするシングルフォトンカウンティングピクセル検出回路。
2. 前記一時記憶素子は、キャパシタアレイとして実装され、
   前記キャパシタアレイは、前記ピクセルカウンタの上部に物理的に配置されている、
   請求項１に記載のシングルフォトンカウンティングピクセル検出回路。
3. 所定数のピクセルのカラムは、スーパーカラムを形成するためにグループ化され、
   各スーパーカラムは互いに独立しているので、読み出しは、結果として生じたスーパーカラムの数で並列に実行される、
   請求項１または２に記載のシングルフォトンカウンティングピクセル検出回路。
4. 前記バスレシーバの出力は、スーパーカラムごとに、受信するラッチ内に記憶され、スーパーカラムの読出速度に比べて速い速度でシリアル化される、
   請求項１〜３のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
5. 前記読出ユニットセルの前記アレイは、Ｐ型トランジスタおよびＮ型トランジスタを、他のトランジスタと共有されていない別個の基板上に設けるトリプルウェル設計で構成されている、
   請求項１〜４のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
6. ３つの基板領域は、４つの別個のパワードメインに対応し、
   電荷増幅トランジスタおよび入出力ドライバは、２つの完全に別個の基板領域およびパワードメインに配置されている、
   請求項５に記載のシングルフォトンカウンティングピクセル検出回路。
7. アナログピクセル領域を横切るデジタル信号線はシールドされ、
   前記デジタル信号線に対応するドライバは低速化される、
   請求項１〜６のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
8. ＬＶＤＳ信号は、マスタークロック用に用いられる、
   請求項１〜７のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。
9. ピクセルカウンタのリセット信号、ストア信号およびエクスポーズ信号を含むグローバル信号は、クロストークを回避するように生成され、
   前記ピクセルカウンタのリセット信号、ストア信号およびエクスポーズ信号は、汎用信号として生成され、
   前記リセット信号は、カラムベース上で分配され、所定数のローの後更新され、
   前記ストア信号は、全ビットの内容を前記ぞれぞれの一時記憶素子にコピーするための追加の消費電力を発生させ、前記スイッチを流れる最大電流を制限するために前記スイッチにバイアスをかけ、
   前記エクスポーズ信号は、比較器の次のＡＮＤゲートでのスイッチング中にＶＤＤからグラウンドに流れる短絡回路電流による高いピーク電流を発生させ、
   前記検出回路の周辺に設けた回路は、結果として生ずるイネーブル信号から、前記読出ユニットセルのＰ側とＮ側を異なるタイムウィンドウで駆動する２フェーズ信号を生成する、
   請求項１〜８のいずれか１項に記載のシングルフォトンカウンティングピクセル検出回路。

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