JP2013509668A - エラーを管理するための書き込み後読み出しおよび適応再書き込みを伴う不揮発性メモリおよび方法 - Google Patents
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Abstract
Description
ここに記載されたタイプのメモリシステムにおいても、磁気ディスク記憶システムを含む他のものにおいても、蓄積されているデータの完全性は、エラー訂正手法の使用により維持される。最も普通には、一度に格納されるデータの各セクタまたは他の単位についてエラー訂正符号(ECC)が計算され、そのECCはデータと共に格納される。ECCは、最も一般的には、ECCがそこから計算されたユーザデータのユニットグループと共に格納される。ユーザデータのユニットグループは、1つのセクタまたは1つのマルチセクタページであり得る。このデータがメモリから読み出される時に、ECCは、読み出されるユーザデータの完全性を判定するために使用される。データのユニットグループの中のデータの誤っているビットは、しばしば、ECCの使用により訂正され得る。
フラッシュメモリが古くなると、そのエラー率はデバイスの寿命の終わり近くで急に大きくなる。従って、最悪の場合のために設計された強力なECCは、その全能力をメモリデバイスの寿命の終わりに発揮するように要求されるだけである。
従って、悪い場合のために過度に設計されたリソース集中的ECCを必要とすることなく大記憶容量の不揮発性メモリを提供する必要がある。
本発明の一般的な態様に従って、メモリセルのアレイを有するフラッシュメモリが第1の部分および第2の部分を有するように構成されるという点で、書き込み後読み出しエラー管理が提供される。第2の部分は、第1の部分と比べてより高い密度でデータを記憶するけれどもより小さなエラーマージンで動作する。データは、効率的記憶のために第2の部分に書き込まれる。その後、過多なエラービットがあるかないかを検査するためにデータは書き込み後読み出し操作で読み返される。エラービットが所定量を超えるならば、データはエラーがより生じにくい第1の部分において再書き込みされるかまたは維持される。これにより、データをメモリに書き込むことから生じるエラービットの最大数に限界が設けられることになる。エラー率の統計的分布において、この限界は、分布の遠末端(エラー率がより高い)が無視され得るように分布の標準偏差数の限界を表す。これにより、より少数のエラービットを訂正するためにより小さくてより効率的なエラー訂正符号(「ECC」)を設計し、これによりメモリの性能を改善すると共にメモリのコストを低減することができる。
1つの代替の実施形態では、第1の部分は着信データのためのキャッシュとして動作し、入力データのキャッシュコピーがキャッシュにプログラムされる。その後、データの第1のコピーが第2の部分にプログラムされる。書き込み後読み出しが第1のコピー内に過多な量のエラーを検出していなければ、第1のコピーは有効であると見なされてその後のアクセスは第1のコピーにアクセスするように指示される。一方、書き込み後読み出しが第1のコピー内に過多な量のエラーを検出していれば、第1の部分の中のキャッシュされたコピーが有効なデータとして第2の部分の中の第1のコピーに取って代わる。第1のコピーは陳腐化し、その後のアクセスは、キャッシュされているコピーに向けられる。
本発明の別の態様において、強化書き込み後読み出しエラー管理が実行される。書き込み後読み出しエラー管理はメモリデバイスの寿命の始まりの時にはイネーブルされない。メモリデバイスのエラー率は寿命の始まりの時には非常に低く、書き込み後読み出しを操作する必要はない。これにより、書き込み後読み出しを行うために時間を浪費しなくてもよくなる。メモリデバイスは使用されると古くなるので、デバイスが所定の古さに達すると本発明の強化書き込み後読み出しおよびエラー管理がイネーブルされる。
図1は、本発明の特徴が具体化されているメモリデバイスと通信するホストを示す。ホスト80は、通例、メモリデバイス90に格納されるべきデータを送るか、あるいはメモリデバイス90を読み出すことによりデータを取り出す。メモリデバイス90は、コントローラ102により管理される1つ以上のメモリチップ100を含む。メモリチップ100はメモリセルのメモリアレイ200を含み、各セルは、データの複数のビットを記憶するためのマルチレベルセル(「MLC」)として構成され得る。メモリチップは、センスモジュール480、データラッチ430およびI/O回路440のような周辺回路も含む。オンチップ制御回路110は、各チップの低レベルメモリ動作を制御する。制御回路110は、周辺回路と協同してメモリアレイ200に対してメモリ操作を実行するオンチップコントローラである。制御回路110は、通例、メモリ操作のチップレベル制御を提供するための状態マシン112を含む。
ファームウェア60は、コントローラ102の機能を実行するためのコードを提供する。エラー訂正符号(「ECC」)プロセッサ62は、メモリデバイスの動作中にECCを処理する。別の実施形態では、コントローラ102はホスト内に実装される。
図2は、不揮発性メモリセルを概略的に示す。メモリセル10は、フローティングゲートまたは誘電体層のような電荷蓄積ユニット20を有する電界効果トランジスタにより実現され得る。メモリセル10はソース14、ドレイン16、およびコントロールゲート30も含む。
メモリアレイ200は、通例、行および列を成すように配列されてワード線およびビット線によりアドレス指定可能なメモリセルの2次元アレイとして編成される。アレイは、NORタイプアーキテクチャまたはNANDタイプアーキテクチャに従って形成され得る。
図5Aは、メモリセルのアレイを横断するp個のセンスモジュールのバンクを包含する図1に示されているセンスモジュールをより詳しく示す。並行して動作するp個のセンスモジュール480のバンク全体により、1つの行に沿うp個のセル10の1つのグループ(すなわち、物理的ページ)を並行して読み出すかあるいはプログラムすることができる。本質的に、センスモジュール1はセル1における電流I1 を感知し、センスモジュール2はセル2における電流I2 を感知し・・・センスモジュールpはセルpにおける電流Ip を感知する等である。ソース線34から集合ノードCLSRCに流入し、そこから接地へ流れるページの総セル電流iTOT は、p個のセルの全電流の総和である。
現在生産されているチップでは、物理的ページは64kまたはそれより大きいことがある。好ましい実施形態では、グループはセルの行全体のうちの一連なりである。これは、隣接するビット線にそれぞれ結合されている隣接するメモリセルの1つの行からページが構成されるいわゆる「全ビット線」アーキテクチャである。
フラッシュメモリと他のタイプのメモリとの1つの重要な違いは、セルが消去済みの状態からプログラムされなければならないことである。すなわち、フローティングゲートは初めに電荷を除去されて空にされなければならない。その後、プログラミングは、フローティングゲートに所望の量の電荷を加え直す。それは、より強くプログラムされた状態からより弱い状態になるようにフローティングから電荷の一部分を除去することをサポートしない。これは、更新データは既存のものを上書きすることができず、前に書き込まれていない位置に書き込まれなければならないということを意味する。
前に記載したように、不揮発性メモリの一例は、そのチャネル領域とそのコントロールゲートの間に電荷蓄積層をそれぞれ有する電界効果トランジスタのアレイから形成される。その電荷蓄積層あるいはユニットは、1つの範囲の電荷を蓄積して、各電界効果トランジスタにしきい値電圧の1つの範囲を生じさせることができる。その可能なしきい値電圧の範囲は1つのしきい値ウィンドウにわたる。しきい値ウィンドウがしきい値電圧の複数のサブレンジまたはゾーンに分割された時に、各々の分解可能なゾーンは1つのメモリセルについて異なる複数のメモリ状態を表すのに使用される。複数のメモリ状態は、1つ以上のバイナリビットによってコード化され得る。
メモリの有限のしきい値ウィンドウがより多くの領域に分割されるにつれて、プログラミングおよび読み出しのための分解能は必然的により細かくなってゆく。従って、多状態またはMLCメモリは、必然的に、より少なく分割されたゾーンを有するメモリのものと比べてより狭いエラーマージンで動作する。換言すれば、エラー率は、各セルに格納されるビットの数と共に増大する。一般的に、エラー率は、しきい値ウィンドウ内の分割されたゾーンの数と共に増大する。
フラッシュメモリはエラーを生じがちである。エラーのないデータを保証するために、エラーを訂正するべくエラー訂正符号(「ECC」)が実施される。
図9は、ECCフィールドを包含するデータページを概略的に示す。図4および図6Aに関して記述したように、メモリセルの物理的ページは、並行して動作するセンスモジュールの対応するページにより並行してプログラムされ読み出される。各メモリセルが複数ビットのデータを記憶する時には、各物理的ページに関連付けられた複数のデータページがある。データページ70’はユーザ部分72’およびシステム部分74’を含む。ユーザ部分72’はユーザデータの格納のためのものである。システム部分74’は、一般的にメモリシステムによりシステムデータの格納のために使用される。システムデータにはECCが含まれる。ECCは、データページのために計算される。通例、ECCは、コントローラ102内のECCプロセッサ62(図1を参照)により計算される。
前に記載したように、ECCは、通例、メモリの実用寿命の間に予想される任意のエラーを訂正するように設計される。エラーは、幾つかの発生源から生じる。
図11は、フラッシュメモリについてエラーの主な発生源を記録した表である。図11(A)は、ページが書き込まれた後に存在するビットエラーである書き込み後EPW(NCYC )からのエラーの第1の発生源を示す。フラッシュメモリでは、「プログラミング」は、セルのしきい値を消去済み状態から大きくするプロセスを指す。この用語は、「書き込み」と交換可能に使用される。エラー率は、プログラム−消去サイクルの数NCYC と共に増大する。データがセルに書き込まれた後、ベリファイ操作に合格しても、データはなお2つの原因から誤っていることがある。
フラッシュメモリについての1つの重要な考慮事項は、それが使用されれば古くなるので耐久性問題を有することである。セルが繰り返しプログラムされ消去される時に、誘電体にわたるトンネリングによって電荷がフローティングゲート20(図2を参照)に出入りさせられる。そのたびに、或る程度の電荷が誘電体に捉えられてセルのしきい値を変化させる。セルが経験したプログラム−消去サイクルの数は、サイクルカウントNCYC (「ホットカウント」としても知られている)により測られる。繰り返されるサイクルを通して、所与の消去ブロックについてNCYC の値は大きくなり、ブロック内のセルのためのしきい値ウィンドウを漸次狭めてゆく。従って、プログラム−消去サイクルの効果は、図11に記載されているエラーの全発生源に著しい影響を及ぼす。
図12(C)は、メモリがデバイスの寿命の終わりの時(「EOL」)に近い時の推定ETOT を示す。それは、他のパラメータが図12(B)のものと同様でプログラム−消去サイクルが大きいこと(NCYC =10K)を特徴としている。種々の成分エラーについての推定値は、EPW(10K)〜10、EDR(85℃,10K)〜10、およびERD(1M,10K)〜1である。これらは、総推定エラーETOT (10K,1M)=10+10+1=21ビットをもたらす。
本発明の一般的な態様に従って、メモリセルのアレイを有するフラッシュメモリは第1の部分および第2の部分を有するように構成される。第1の部分と比べて第2の部分はより高い密度でデータを記憶するけれどもより小さなエラーマージンで動作する。データは、効率の良い記憶を目的として第2の部分に書き込まれる。その後、過多なエラービットがあるかないかを検査するためにデータは読み返される。エラービットが所定量を超えたならば、そのデータは、エラーがより生じにくい第1の部分に再書き込みされる。これにより、データをメモリに書き込むことから生じるエラービットの最大数に限界が設けられることになる。エラー率の統計的分布において、この限界は、分布の遠末端(エラー率がより高い)が無視され得るように分布の標準偏差数の限界を表す。これにより、より少数のエラービットを訂正するためにより小さくてより効率的なエラー訂正符号(「ECC」)を設計し、これによりメモリの性能を改善すると共にメモリのコストを低減することができる。
その後、データページの第1のコピーは、エラーがあるかどうかを判定するために「書き込み後読み出し」で読み返される。これは、キャッシュされ得るオリジナルコピーとの比較によるかまたはECCのEDC部分を検査することにより成し遂げられる。
読み出されたコピーの中のエラービットの数が所定量を超えるかどうかが判定される。エラービットの数が所定量を超えなければ、第1のコピーは第2の部分に格納されていると考えられ有効であると見なされる。データページのその後の読み出しは第2の部分の中の第1のコピーから行われ、エラーがあれば、コントローラにおいてECCにより訂正される。
「書き込み後読み出し」は、その全体が本願明細書において参照により援用されている、米国特許第6,914,823号(特許文献20)、第6,917,542号(特許文献21)、および第7,009,889号(特許文献24)にも開示されている。
1つの好ましい実施形態では、第1の部分の各メモリセルは1ビットのデータを記憶し、第2の部分の各メモリセルは1ビットより多いデータを記憶する。
ステップ500:メモリを第1および第2の部分を成すように構成する。第1の部分は第2の部分のものより大きなエラーマージンで動作するメモリセルを有する。
ステップ510:入力データのグループの第1のコピーを第2の部分にプログラムする。
ステップ520:所定時間後にエラーを検査するために第2の部分から第1のコピーを読み出す。
ステップ530:エラーはエラービットの所定数を超えるか?所定数を超えたならば、ステップ540に進む。そうでなければ、ステップ550に進む。
ステップ540:入力データのグループの第2のコピーを第1の部分にプログラムする。
ステップ550:最後に書き込まれたコピーをその後の読み出しのための有効なデータとして特定する。
ステップ560:入力データのグループは不揮発性メモリに格納され終えた。
一方、書き込み後読み出しが第1のコピーの中に過多な量のエラーを検出したならば、第1の部分内のキャッシュされているコピーが有効なデータとして第2の部分内の第1のコピーに取って代わる。第1のコピーは陳腐化し、コントローラのファームウェアにおいて具体化されるブロック管理システム内のディレクトリ(図1を参照)は、その後のアクセスをキャッシュされたコピーに向けるように更新される。
1ページの着信データがメモリアレイ200に書き込まれる時に、キャッシュコピーが第1の部分410の第1のセクション411にキャッシュされる。第1のコピーは、好ましくは、効率および高密度のために高密度の第2の部分に格納される。従って、データページの第1のコピーが第2の部分に書き込まれる。
別の好ましい実施形態では、メモリアレイは集積回路チップ上にデータラッチのセットを備え、第1のコピー中のエラービットの検査は、第1のコピーおよびキャッシュコピーをそのデータラッチのセットにロードしてデータラッチのセットにおいて比較を行うことによって成し遂げられる。
比較をコントローラにおいて行わないことにより、データはコントローラへトグルアウトされなくてもよく、多くの時間が節約され得る。図1は、データラッチ430を示し、データ比較が行われるように、オンチップである。
ステップ600:メモリを第1および第2の部分を成すように構成する。第1の部分は第2の部分より大きなエラーマージンで動作するメモリセルを有する。
ステップ602:入力データのグループのキャッシュコピーを第1の部分の第1のセクションにプログラムする。
ステップ610:入力データのグループの第1のコピーを第2の部分にプログラムする。
ステップ620:所定時間後にエラーを検査するために第2の部分から第1のコピーを読み出す。
ステップ630:エラーはエラービットの所定数を超えるか?所定数を超えたならば、ステップ632に進む。そうでなければステップ650に進む。
ステップ632:入力データのグループのキャッシュコピーを第1の部分の第1のセクションから読み出す。
ステップ642:キャッシュコピーを入力データのグループの第2のコピーとして第1の部分の第2のセクションにプログラムする。
ステップ650:最後に書き込まれたコピーをその後の読み出しのための有効なコピーとして特定する。
ステップ660:入力データのグループは不揮発性メモリに格納され終えた。
本発明の別の態様において、強化書き込み後読み出しエラー管理が実行される。書き込み後読み出しは、メモリデバイスの寿命の始まりの時にはイネーブルされない。メモリデバイスのエラー率は寿命の始まりの時には非常に低くて、書き込み後読み出しを動作させる必要はない。これにより、書き込み後読み出しを行うための時間の浪費が避けられる。メモリデバイスは使用すれば古くなるので、本発明の強化書き込み後読み出しおよびエラー管理は、デバイスの所定の古さでイネーブルされる。
ステップ700:メモリセルの複数の消去ブロックを成すように編成された不揮発性メモリを設ける。各消去ブロックのメモリセルは、一緒に消去され、各ブロックの消去/プログラムのサイクルの数と共に古くなる。
ステップ710:古くなりつつあるメモリデバイスに関連付けられたエラーを訂正するためのエラー管理を提供する。好ましい実施形態では、エラー管理は、前に記載した書き込み後読み出しエラー管理である。
ステップ720:各ブロックが受けたプログラム−消去サイクルの数を記録するホットカウントを維持することによって各ブロックの古さを追跡する。
ステップ730:メモリブロックのホットカウント>所定のホットカウントしきい値であるか?好ましい実施形態では、所定のホットカウントしきい値は、メモリに格納されているファイルシステム構成ファイル内のパラメータHot_count_threshold_EPWRにより与えられる(図21を参照)。より大きければ、ステップ740に行き、そうでなければステップ750に行く。
ステップ740:メモリの寿命の残りの間、エラー管理をイネーブルする。
ステップ750:エラー管理を未だイネーブルしない。
ステップ(1)において、ホスト書き込み中、入力データは初めに第1のセクション411にキャッシュされるか、あるいは第2のセクション412に直接書き込まれる。入力データが断片化されていれば、初めに第1のセクションにキャッシュされる。入力データが連続するデータの相当大きな連なりであるならば、直接第2のセクション412に1ページずつ書き込まれる。
ステップ(2)において、いずれにせよ、入力データは結局終わりには第2のセクション412に存在することになり、ここに書き込まれたページは、ブロックm1、m2およびm3のような仮想D1ブロックにステージされる。各ブロックが論理アドレスのよく画定された1つのグループからのデータを包含する方式では、仮想ブロックは物理的ブロックに対応しないことがあるけれども依然としてその論理アドレスのグループは数個の物理的D1ブロックに分散させられる。
強化書き込み後読み出しエラー管理(「EPWR」)を実行することにより、メモリの寿命の或る段階で書き込み後読み出しエラー管理が始まる。
ステップ(4)において、D3ブロックmは、仮想D1ブロックm1、m2およびm3のページ全体がそれに折り込まれた後に、完成する。その後、EPWRにより処理することができ、その処理でD3ブロック内のデータが読み返されてECCエラーに関して検査される。ECCエラーの数が、ファイルシステム構成ファイルにおいてセットされているパラメータE_pw_checkによりそれ自体に与えられる所定のしきい値より少なければ、D3ブロック内のデータは有効であると見なされる。対応するD1ページを、その時に安全に取り換えてリタイアさせることができる。
ステップ(4’)において、D3ブロック内のデータが読み返される時に、ECCエラーの数はE_pw_checkより大きいことが見出される。これは、D3内のデータがせいぜい限界的で、使用されることはできないということを意味する。
ステップ(5)において、現存するD3ブロックが書き込み後読み出しテストに不合格であった場合に、EPWRは、データを新しいD3ブロックに折り込もうとする再試行を処方する。
ステップ(6)において、新しいD3ブロックの中のデータは別の書き込み後読み出しテストを受けさせられる。それがテストに合格すれば、その新しいD3ブロックの中のデータは有効であるとみなされる。その後、対応するD1ページを、安全に取って換えてリタイアさせることができる。
ステップ(6’)において、新しいD3ブロック内のデータが読み返される時に、ECCエラーの数はE_pw_checkより大きいことが見出される。これは、再試行されたD3ブロック内のデータが依然として不良で、使用され得ないということを意味する。
EPWRプロセスは、別のD3ブロックへのさらなる再試行を処方することができる。再試行の回数は、ファイルシステム構成ファイルの中のパラメータEPWR_retriesによりセットされる。例えば、EPWR_retriesが1であれば、プロセスは、その新しいブロックがテストに不合格になった後に終了する。
その場合、ステップ(7)において、新しいD3ブロックを使用することができず、ファイルシステムは、代わりにアクセスをD1内に存在している対応するデータに向ける。
E_pw_check:何個のECCビットのレベルでD3ブロックがハイリスクであると見なされて新しいD3ブロックへの、D1からD3への折り込みの再開が必要かを指定する、ファイルシステム構成ファイルにおいてセットされる変数。
ECC_threshold_SLC:EPWRで続行するか否かを決定するために比較するSLCしきい値を維持するためにファイルシステム構成ファイルにおいて変数が必要とされる。
EPWR_enable_flag:ファイルシステム構成ファイルにおいて制御される。0=セットされていない(デフォルト)。1=EPWRがイネーブルされている時にセットされている。
Hot_count_enable_flag:0=イネーブルされていない。1=イネーブルされている。
Hot_count_threshold_EPWR:どんなホットカウントレベルでEPWRが必要とされるかを指定する、ファイルシステム構成ファイルにおいてセットされる変数。全てのD3ブロックのホットカウントが<ホットカウントしきい値であれば、EPWRイネーブルフラグがオンであっても、EPWRプロセスはトリガされない。
EPWR_verify_page_budget:EPWRの1フェーズの間に何ページが読み出され得るかを指定する、ファイルシステム構成ファイルにおいてセットされる変数。
EPWR_retries:再試行の回数を制限する、ファイルシステム構成ファイル内の変数。 D3_Block_max_retries:寿命時間が終わるまでの1つのD3ブロックに対する再試行の総数を制限する、ファイルシステム構成ファイル内の変数。
ステップ800:開始する。
ステップ810:D1の3つのバイナリデータページからのデータが、図20Aに関連して説明したようにD3の1つの3次ページにプログラムされる、D1からD3への折り込みである。
ステップ812:1つのD3ブロックが完全に満たされたか?完全に満たされたならば、ステップ820に進み、そうでなければステップ810に戻る。
ステップ820:強化書き込み後読み出しエラー管理(「EPWR」)がイネーブルされたか?デバイスの古さに依存するイネーブルのさらなる詳細が図22Bにおいて与えられる。EPWRがイネーブルされると、ステップ830でEPWRを処理する。そうでなければ、書き込まれたD3ブロックの完全性は不明であるが、楽観的に良好であると仮定される。ステップ850に進む。
ステップ830:EPWRを処理する。EPWRのより詳細な実現形態が図22Cにおいて与えられる。
ステップ840:より高いレベルで、本質的に、EPWRはD3ブロックの書き込み後読み出しおよびECCエラー率のテストを行う。エラーがE_pw_check(図21を参照)を超えなければ、そのD3ブロックは良好である。ステップ850に進む。そうでなければ、そのD3ブロック内のデータを使用することができず、D1データを新しいD3ブロックに折り込もうとする再試行が考慮される。ステップ860に進む。
ステップ850:D3ブロックは良好であると見なされるので、D1に存在するデータのオリジナルコピーを陳腐化してリタイアさせることができる。
ステップ860:図22Cにおいて詳しく述べられている幾つかの考慮事項に基づいて新しいD3ブロックで再試行を行うかどうかを決定する。再試行が許されなければ、ステップ870に進む。そうでなければ、ステップ862に進む(図22Cに示す)。
ステップ862:D1からD3への折り込みが新しいD3ブロックで反復される。別のブロックを処理するために戻る。
ステップ870:D3ブロック内のデータは不良であると見なされるので、データはD1内のオリジナルコピーからアクセスされなければならない。
ステップ872:このステップには、D3ブロックを再書き込みしようとする再試行が幾度か失敗した後に到達するので、そのメモリは、その寿命の終わりに近いと見なされる。プログラミング操作によるデータの破壊を防止するために、読み出し専用状態にされる。ステップ890に進む。
ステップ890:終了する。
ステップ822:EPWR_enable_flag(図21を参照)がイネーブルされているかを検査する。イネーブルされていなければ、EPWRはまったく実行されていない。デフォルトでステップ850に進み、そこでD3ブロックは良好と見なされる。イネーブルされていれば、メモリデバイスが或る古さになった後にEPWRが始まるかどうかを制御するためにステップ824に進む。
ステップ824:Hot_count_enable_flag(図21を参照)がイネーブルされているかを検査する。イネーブルされていなければ、EPWRはメモリデバイスの寿命の始まりの時から実行される。EPWRを処理するためにステップ830に直接進む。フラグがイネーブルされていればステップ826に進み、EPWRがいつ始まるべきかを制御する。
ステップ826:D3ブロックのうちのいずれか1つがHot_count_threshold_EPWRの値を超えるホットカウントを有するかを検査する。超えていなければ、そのメモリデバイスは未だ若くて過多なエラーを生じにくく、ステップ850に進み、EPWRは本質的に保留される。ホットカウントがしきい値を超えたならばそのメモリデバイスはエラーが顕著になる古さに達していて、EPWRプロセスの利益を被る。ステップ830に進んでEPWRを処理する。
ステップ832:D3ブロックの書き込み後読み出しおよびあり得る再試行を行うために利用可能な処理時間があるかどうかを検査する。その利用可能な時間は、好ましくは、フォアグラウンドでのホストコマンドの実行中の使用されていない時間から取られる。必要ならば、処理は、各ホストコマンド中の予備時間をより良く利用するように、複数のより小さなチャンクに分解され得る。処理を開始するために利用可能な時間があれば、ステップ834に進み、そうでなければステップ838に進む。
ステップ834:処理を開始するか、あるいは処理が既に開始されたけれども合間に中断されていたならば、処理を継続する。
ステップ836:EDC(エラー検出コード)を検査するためにD3からデータのページを読み出してコントローラへ転送する。ステップ838に進む。
ステップ840:EPWRはD3ブロックの書き込み後読み出しおよびECCエラー率のテストを行う。エラーがE_pw_check(図21を参照)を超えなければ、テストされているページはD3内にあり、良好である。ステップ842に進む。ページがテストで不良とされたならば、そのD3ブロック内のデータは使用され得ず、D1データを新しいD3ブロックに折り込もうとする再試行が考慮される。ステップ864に進む。
ステップ842:D3ブロック内の全ページがテストされたか?そうでなければ、次のページを処理するべくステップ844に進む。ブロック全体がテストで良好とされたならば、ステップ850に進む。
ステップ844:D3ブロック内の次のページを選択する。ステップ836に戻る。
ステップ862:再試行が試みられる前に、再試行の数がセットされている限界値EPWR_retries(図21を参照)を既に超えているかどうかを検査する。超えていなければ、ステップ866に進むことによって再試行が試みられる。再試行の数がセットされている限界値を超えていれば、そのメモリデバイスはその寿命の終わりの時にあると見なされ、コントロールはステップ870に進む。
ステップ866:再試行を試みる前の別の考慮事項は、過多なエラーがD1内のデータに固有のものであってD1からD3へのプログラミングエラーに起因するものではないのかどうかを検査することである。D1データは初めに過多なECCエラーがあるかどうかが検査される。エラーの数がECC_threshold_SLC(図21を参照)のような所定のしきい値を超えたならば、再試行は無益である。別のD3ブロックを処理するためにステップ834に戻る。
しかし、次の任意選択の特徴が実行されるならば、代わりに任意選択のステップ868に進む。一方、D1データが良好であれば、さらに進んでステップ869において別のD3ブロックの再試行を試みる。別の実施形態では、ステップ866はステップ862の前に実行される。
ステップ864:D3ブロックはパラメータBlock_max−retries(図21を参照)により定義されるしきい値より多い再試行を経験したか?そうならば、ステップ865に進んでそのブロックをリタイアさせ、そうでなければステップ866に進んでさらに再書き込み決定を行う。
ステップ865:D3ブロックは、その寿命の終わりの時までに、余りに多くの再試行を受けさせられ、堅固であるとは見なされ得ない。リタイアさせられて流通から回収される。その後、コントロールは、D3ブロックを再書き込みするステップ869に直接進む。
ステップ868:問題のあるD1データはECCにより訂正されてD1に再ステージされる。ステップ869に進む。
Claims (20)
- 不揮発性メモリを操作する方法であって、
前記不揮発性メモリが使用を通じて古くなる時に生じがちなエラーを訂正するためのエラー管理を提供するステップと、
前記不揮発性メモリが受けたプログラム/消去サイクルの数により前記不揮発性メモリの古さの尺度を提供するステップと、
前記不揮発性メモリが所定の古さに達した時に初めてエラー管理を開始するステップと、
を含む方法。 - 請求項1記載の方法において、
前記不揮発性メモリはメモリセルのブロックを成すように編成され、前記メモリセルの各ブロックは一緒に消去可能であり、
前記不揮発性メモリの古さの尺度を提供するステップは、ブロックのうちの1つが受けたプログラム/消去サイクルの数を追跡することによる方法。 - 請求項2記載の方法において、
前記不揮発性メモリの所定の古さは、ブロックのうちの1つが受けたプログラム/消去サイクルの所定の数により与えられる方法。 - 請求項1記載の方法において、
前記メモリを第1および第2の部分を成すように構成するステップであって、第1の部分が第2の部分と比べてより低いエラー率で動作するけれども記憶密度がより低いメモリセルを有するステップと、
入力データを第1の部分にプログラムするステップと、
その後に、第2の部分の中に1つのコピーを作るためにデータをコピーするステップと、をさらに含み、
エラー管理には、
(a)エラーがあるかないかコピーを検査することと、
(b)エラーが所定数のエラービットより少ないか否かによりコピーを有効なデータまたは無効なデータとして特定することと、
(c)コピーが無効であると特定されたならば、第2の部分の中の他の位置にコピーすること、および(a)〜(c)を所定回数まで反復することと、がさらに含まれる方法。 - 請求項4記載の方法において、
前記エラーがあるかないかコピーを検査することは、コピーと関連付けられたECCによる方法。 - 請求項4記載の方法において、
前記メモリは複数の消去ブロックを成すようにさらに編成され、各ブロック内のメモリセルは一緒に消去可能であり、
前記コピーするステップおよび前記検査することは、1ブロックずつ実行される方法。 - 請求項4記載の方法において、
第1の部分は、1ビットのデータをそれぞれ記憶するメモリセルを有し、
第2の部分は、nビットのデータをそれぞれ記憶するメモリセルを有し、n>1である
方法。 - 請求項4記載の方法において、
エラー管理には、第2の部分の中のコピーに対応する第1の部分の中のデータを、コピーが無効であると特定された時に、有効であると特定することがさらに含まれる方法。 - 請求項4記載の方法において、
エラー管理には、第2の部分の中のコピーに対応する第1の部分の中のデータを、コピーが有効であると特定された時に、無効であると特定することがさらに含まれる方法。 - 請求項1〜9のいずれか記載の方法において、
前記不揮発性メモリは、フラッシュEEPROMである方法。 - 不揮発性メモリであって、
前記不揮発性メモリが使用を通じて古くなる時に生じがちなエラーを訂正するためのエラー管理と、
前記不揮発性メモリが受けたプログラム/消去サイクルの数による前記不揮発性メモリの古さの尺度と、を備え、
エラー管理は、前記不揮発性メモリが所定の古さに達した後に初めて始まる不揮発性メモリ。 - 請求項11記載の不揮発性メモリにおいて、
前記不揮発性メモリはメモリセルのブロックを成すように編成され、前記メモリセルの各ブロックは一緒に消去可能であり、
前記不揮発性メモリの古さの尺度は、ブロックのうちの1つが受けたプログラム/消去サイクルの数により与えられる不揮発性メモリ。 - 請求項12記載の不揮発性メモリにおいて、
前記不揮発性メモリの所定の古さは、ブロックのうちの1つが受けたプログラム/消去サイクルの所定の数により与えられる不揮発性メモリ。 - 請求項11記載の不揮発性メモリにおいて、
メモリコントローラをさらに備え、
前記メモリは第1および第2の部分を成すように構成され、第1の部分が第2の部分と比べてより低いエラー率で動作するけれども記憶密度がより低いメモリセルを有し、
前記メモリコントローラは、
(a)入力データを第1の部分にプログラムすることと、
(b)その後に、第2の部分の中に1つのコピーを作るためにデータをコピーすることと、
(c)エラーがあるかないかコピーを検査することと、
(d)エラーが所定数のエラービットより少ないか否かによりコピーを有効なデータまたは無効なデータとして特定することと、
(e)コピーが無効であると特定されたならば、第2の部分の中の他の位置にコピーすること、および(c)〜(e)を所定回数まで反復することと、が含まれる動作を有するエラー管理と協同する不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記メモリコントローラがエラーがあるかないかコピーを検査することは、コピーと関連付けられたECCによる不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
前記メモリは複数の消去ブロックを成すようにさらに編成され、各ブロック内のメモリセルは一緒に消去可能であり、
前記メモリコントローラがコピーすることおよび検査することは、1ブロックずつ実行される不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
第1の部分は、1ビットのデータをそれぞれ記憶するメモリセルを有し、
第2の部分は、nビットのデータをそれぞれ記憶するメモリセルを有し、n>1である
不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
エラー管理には、第2の部分の中のコピーに対応する第1の部分の中のデータを、コピーが無効であると特定された時に、有効であると特定することがさらに含まれる不揮発性メモリ。 - 請求項14記載の不揮発性メモリにおいて、
エラー管理には、第2の部分の中のコピーに対応する第1の部分の中のデータを、コピーが有効であると特定された時に、無効であると特定することがさらに含まれる不揮発性メモリ。 - 請求項11〜19のいずれか記載の不揮発性メモリにおいて、
前記不揮発性メモリは、フラッシュEEPROMである不揮発性メモリ。
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