JP2013246839A - 再生装置およびその動作方法 - Google Patents

Abstract

【課題】消費電力を削減してフェーズ・ロックド・ループの動作周波数範囲を縮小すること。
【解決手段】Ａ／Ｄ変換器１０４はサンプリング・クロックに応答してディスクのＲＦ信号をデジタル信号に変換して、ＰＬＬの補間回路１０５はデジタル信号からデジタル補間信号を生成する。ＰＬＬはサンプリング・クロックとチャネル・クロックとの間の位相ずれを補償して、波形等化回路１０６は補間信号から等化出力信号を生成して最尤復号回路１０７は等化出力信号から復号出力信号を生成する。クロック生成回路１１２からチャネル・クロックの周波数ｆｃｈを所定の整数で分周した動作周波数を有する低速クロックが生成され、低速クロックは最尤復号回路１０７に供給され最尤復号回路１０７は等化出力信号の所定の整数に対応する１つの復号処理単位とするデータに応答して、復号出力信号を複数ビット生成する。
【選択図】図１

Description

本発明は、再生装置およびその動作方法に関し、特に消費電力を削減してフェーズ・ロックド・ループの動作周波数範囲を縮小するのに有効な技術に関するものである。

ＣＤ(Compact Disc)、ＤＶＤ(Digital Versatile Disc)、ＢＤ(Blu-ray Disc：登録商標)等の光ディスクの記録再生装置では、光ピックアップから放射されるレーザ光を光ディスクの記録面に照射して、その反射光を光ピックアップによって検出して、アナログ再生信号(以下、ＲＦ信号と言う)が生成される。ＲＦ信号に各ディスクの仕様によって決定されたデジタル信号処理が実行され、光ディスクの記録再生データの生成が可能である。一方、ＢＤ等では高密度記録が実現されているので、ＢＤ等の光ディスクから読み出されるＲＦ信号が微弱となっている。

下記非特許文献１には、ＢＤＸＬ(登録商標)と呼ばれるＢＤ(Blu-ray Disc)の拡張規格が記載されている。この拡張規格によると、従来のＢＤ(Blu-ray Disc)が１層(ＳＬ：Single Layer)〜２層(ＤＬ：Dual Layer)の記録層であったのに対して、ＢＤＸＬでは３層(ＴＬ：Triple Layer)および４層(ＱＬ：Quadruple Layer)の記録構造によってデータを記録することが可能とされている。従来のＢＤが１層で２５キガバイトの容量と２層で５０キガバイトの容量とを持っていたのに対して、ＢＤＸＬの追記型(ライトワンス型)では３層タイプでは１００キガバイトと４層タイプで１２８キガバイトまでのデータが記録可能となっている。尚、ＢＤＸＬの拡張規格は、ＢＤＡ(Blu-ray Disc Association)によって規格化されたものである。

一方、ＢＤ等では高密度記録が実現され、ＲＦ信号が微弱となっている。このために、ＲＦ信号を正確に検出するには、ＲＦアナログ入力信号に含まれたクロックとデータとを再生するクロックデータリカバリー回路(Clock and Data Recovery Circuit)が必要となる。一般的なクロックデータリカバリー回路は、例えば、下記特許文献１の図１と関連する開示に記載されているように、Ａ／Ｄ変換器とデジタル位相比較器とデジタルループフィルタとＤ／Ａ変換器と電圧制御発振器(ＶＣＯ)とを含むフェーズ・ロックド・ループ(ＰＬＬ：Phase Locked Loop)によって構成される。すなわち、光ピックアップによって検出されたＲＦ信号はＡ／Ｄ変換器の入力端子に供給され、Ａ／Ｄ変換器の出力端子からはデジタル信号が生成される。デジタル信号がデジタル位相比較器とデジタルループフィルタとＤ／Ａ変換器を介して電圧制御発振器(ＶＣＯ)の制御入力端子に伝達されることによって、電圧制御発振器(ＶＣＯ)の出力端子からＡ／Ｄ変換器のサンプリング制御端子に供給される正確なタイミングのクロック信号が生成されることが可能となる。従って、Ａ／Ｄ変換器の出力端子からは正確なデータ信号が生成され、このデータ信号は波形等化器を介してビタビ(Viterbi)復号器により復号されることが可能である。すなわち、電圧制御発振器(ＶＣＯ)の出力端子から生成されるクロック信号は、チャネルクロックとしてＡ／Ｄ変換器と波形等化器とビダビ復号器に供給される。波形等化器では、デジタル化された再生信号が波形等化され、ビタビ復号器によって復号されて、この復号結果としてチャネルデータが生成される。下記特許文献１の図１と関連する開示に記載された再生装置は、パーシャルレスポンスの波形等化と最尤(Maximum Likelihood)検出(＝ビタビ復号)が組み合わされたものであり、この構成はＰＲＭＬ(Partial Response Maximum Likelihood)方式と呼ばれる。

更に、下記特許文献１には、その図１と関連する開示に記載されたフェーズ・ロックド・ループは、記録密度が高められた記録メディアのチャネルデータの再生時に記録マーク間干渉による２値化信号の品質悪化により再生情報信号と同期したチャネルクロックを正しく生成できないと言う問題が記載されている。この問題を解消するために下記特許文献１の図２と関連する開示には、基準クロックが供給される周波数シンセサイザの出力から生成される固定クロックをＡ／Ｄ変換器のサンプリング制御端子に供給する一方、Ａ／Ｄ変換器の出力とビタビ復号器の入力との間に波形等化器と位相補間器を直列に接続して、位相補間ＰＬＬからフィードバックされる位相誤差情報に基づいて位相補間器での位相補間動作を制御することが記載されている。

一方、下記特許文献２の図１９と関連する開示には、記録媒体の記録情報信号が供給されるＡ／Ｄ変換器に電圧制御発振器(ＶＣＯ)から生成されるリードクロックを供給して、Ａ／Ｄ変換器からのサンプリング再生信号が供給されるビタビ復号器にリードクロックの半分の周波数のハーフ・クロックを電圧制御発振器(ＶＣＯ)から供給するように構成した情報再生装置が記載されている。リードクロックに従ってＡ／Ｄ変換器によりサンプリングされる再生信号はビタビ復号器の並列化スイッチによってブランチメトリック計算回路の２個の入力に交互に供給されるので、リードクロックに従ってサンプリングされる連続する２個の再生信号がブランチメトリック計算回路に並列に入力される。

下記特許文献３には、ブランチメトリック演算回路と加算・比較・選択(ＡＣＳ)回路とパスメモリ回路とを具備するビタビ復号回路が記載されている。ブランチメトリック演算回路はパーシャルレスポンス特性の各パスに対応した基準値と入力値とのユークリッド距離の相対値であるブランチメトリック値を演算して、加算・比較・選択(ＡＣＳ)回路はブランチメトリック値と旧ブランチメトリック値とを加算して加算した新ブランチメトリック値を比較して小さい値のパスを選択してその選択結果をパス選択信号としてパスメモリ回路に出力する。パスメモリ回路は、パス選択信号に基づいて最尤パスを選択して、その結果を復号データとして出力するものである。

下記特許文献４には、記録媒体からの記録情報信号が供給されるＡ／Ｄ変換器に供給される再生クロックを生成するためのフェーズ・ロックド・ループ(ＰＬＬ)にチャネルレート位相誤差検出回路とハーフレート位相誤差検出回路とを配置することが記載されている。Ａ／Ｄ変換器のデジタル出力信号はチャネルレート位相誤差検出回路の入力端子とハーフレート位相誤差検出回路の入力端子とに処理レート可変型オフセット補正回路を介して供給され、チャネルレート位相誤差検出回路の出力端子とハーフレート位相誤差検出回路の出力端子とは位相誤差選択回路を介してループフィルタの入力端子に接続される。ループフィルタの出力端子はクロック発生回路の入力端子に接続されて、クロック発生回路の出力端子からは再生クロックが生成される。処理レート切り替え回路により再生クロックがチャネルビット周波数を基準に生成されている場合にはＡ／Ｄ変換器のデジタル出力信号からチャネルレート位相誤差検出回路によって位相誤差が検出され、処理レート切り替え回路によって再生クロックがチャネルビット周波数の半分の周波数を基準に生成されている場合にはＡ／Ｄ変換器のデジタル出力信号からハーフレート位相誤差検出回路によって位相誤差が検出される。Ａ／Ｄ変換器からのデジタル出力信号は処理レート可変型オフセット補正回路と処理レート可変型トランスバーサルフィルタとを介してデータ補間回路の入力端子に供給され、ハーフレート処理時にデータ補間回路は標本化時の欠落している中間データを補間するものである。

特開２００８−１５９１３８号 公報 特開平１０−２６９６４８号 公報 特開２００４−１７８６２７号 公報 特開２００２−２６９９２５号 公報

Ｗｈｉｔｅ Ｐａｐｅｒ Ｂｌｕ−ｒａｙ ＤｉｓｃＴＭ Ｆｏｒｍａｔ， １．Ｂ Ｐｈｙｓｉｃａｌ Ｆｏｒｍａｔ Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ ｆｏｒ ＢＤ−Ｒ， ５ｔｈ Ｅｄｉｔｉｏｎ， Ｏｃｔｏｂｅｒ， ２０１０，ｈｔｔｐ：／／ｗｗｗ．ｂｌｕ−ｒａｙｄｉｓｃ．ｃｏｍ／Ａｓｓｅｔｓ／Ｄｏｗｎｌｏａｄａｂｌｅｆｉｌｅ／ＢＤ−Ｒ＿ｐｈｙｓｉｃａｌ＿ｓｐｅｃｉｆｉｃａｔｉｏｎｓ−１８３２６．ｐｄｆ＃ｓｅａｒｃｈ＝’ＢＤＸＬ＿ｉｍＳＬＥ’[平成２４年０１月１２日検索]

本発明者等は本発明に先立ち、ＢＤＸＬと呼ばれるＢＤ(Blu-ray Disc)の拡張規格に準拠した光ディスクの記録再生が可能な記録再生装置に搭載される半導体集積回路の研究・開発に従事した。従って、ＢＤＸＬと呼ばれるＢＤの拡張規格によって、従来の規格と比較して記憶容量が増大される一方、光ディスクからの読み出し信号の符号間干渉(ＩＳＩ：Inter-Symbol-Interference)が強くなるものとなった。

その結果、ＢＤＸＬ拡張規格の採用によって、上記特許文献１に記載されているように、再生情報信号と同期したチャネルデータの再生が困難となっている。

一方、ＢＤＸＬ拡張規格に準拠した光ディスクの記録再生が可能な記録再生装置に搭載される半導体集積回路の研究・開発においては、半導体集積回路の回路規模の削減と消費電力の削減とが要求された。

半導体集積回路の消費電力の削減は、高速動作が不必要な内部回路での動作クロックの周波数を低減すること可能となる。従って、上記特許文献２に記載されたように、チャネルクロックまたはリードクロックの半分の周波数のハーフ・クロックをビタビ復号器に供給することによって、記録再生装置に搭載される半導体集積回路の消費電力を削減することが可能となる。しかしながら、本発明に先立った本発明者等による検討によって、上記特許文献２に記載された方式はリードクロックに従ってサンプリングされる連続する２個の再生信号がブランチメトリック計算回路で並列演算されるので、この並列演算により消費電力が増大すると言う問題を有することが明らかとされた。

更に上記特許文献４に記載されたように、フェーズ・ロックド・ループ(ＰＬＬ)からＡ／Ｄ変換器に供給される再生クロックをチャネルビット周波数からその半分の周波数のハーフレート周波数に切り替えることにより、記録再生装置に搭載される半導体集積回路の消費電力を削減することが可能となる。しかしながら、本発明に先立った本発明者等による検討によって、上記特許文献４に記載された方式においては、フェーズ・ロックド・ループ(ＰＬＬ)は高周波のチャネルビット周波数から低周波のハーフレート周波数までの広範囲の周波数を有する再生クロックをクロック発生回路から生成しなければならないと言う問題を有することが明らかとされた。従って、上記特許文献４に記載された方式では、フェーズ・ロックド・ループ(ＰＬＬ)は広い動作周波数範囲でロック動作を実行する必要があるので、フェーズ・ロックド・ループ(ＰＬＬ)の回路規模が増大するものであった。

また、上記特許文献４に記載された方式はＡ／Ｄ変換器に供給される再生クロックをフェーズ・ロックド・ループ(ＰＬＬ)から生成するものであるので、上記特許文献１に記載された理由により、記憶密度が高められたＢＤＸＬ拡張規格に準拠した光ディスクの再生時には再生クロックを正確に生成できないと言う問題を有することが本発明に先立った本発明者等による検討によって明らかとされた。また更に、Ａ／Ｄ変換器が低周波のハーフレート周波数で動作する場合には、チャネルビット周波数で動作する場合と比較してサンプリング情報が半分となるので、Ａ／Ｄ変換器のデジタル出力信号のＳ／Ｎ比が劣化すると言う問題を有することが本発明に先立った本発明者等による検討によって明らかとされた。

本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。

従って、本発明の目的とするところは、消費電力を削減してフェーズ・ロックド・ループ(ＰＬＬ)の動作周波数範囲を縮小することにある。

また、本発明の他の目的とするところは、Ａ／Ｄ変換器のデジタル出力信号のＳ／Ｎ比の劣化を軽減することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、本発明の代表的な実施の形態による再生装置は、Ａ／Ｄ変換器(１０４)と、フェーズ・ロックド・ループ(ＰＬＬ)と、波形等化回路(１０６)と、最尤復号回路(１０７)とを具備する。

前記Ａ／Ｄ変換器(１０４)は、サンプリング・クロックに応答して情報記録媒体としてのディスク(１０１)からピックアップ(１０２)によって読み出されるＲＦ信号をデジタル再生信号に変換する。

前記フェーズ・ロックド・ループ(ＰＬＬ)は、補間回路(１０５)を含む。

前記補間回路(１０５)は、前記Ａ／Ｄ変換器(１０４)の出力端子から生成される前記デジタル再生信号に応答して、デジタル補間再生信号を生成する。

前記フェーズ・ロックド・ループ(ＰＬＬ)は前記補間回路(１０５)の出力端子から生成される前記デジタル補間再生信号の生成タイミングを決定するチャネル・クロックを生成することによって、前記サンプリング・クロックの位相と前記チャネル・クロックの位相との間の位相ずれを補償する。

前記波形等化回路(１０６)は、前記補間回路(１０５)から生成される前記デジタル補間再生信号に応答して、波形等化出力信号を生成する。

前記最尤復号回路(１０７)は、前記波形等化回路(１０６)から生成される前記波形等化出力信号に応答して、復号出力信号を生成する。

前記再生装置は、前記フェーズ・ロックド・ループ(ＰＬＬ)に接続されたクロック生成器(１１２、１１５)を更に具備する。

前記クロック生成器(１１２、１１５)は、前記フェーズ・ロックド・ループ(ＰＬＬ)によって生成される前記チャネル・クロックのチャネル周波数(ｆｃｈ)を所定の整数によって分周した動作周波数を有する低速クロックを生成する。

前記最尤復号回路(１０７)に前記クロック生成器(１１２、１１５)によって生成される前記低速クロックが動作クロックとして供給され、前記最尤復号回路(１０７)は前記波形等化回路(１０６)から生成される前記波形等化出力信号の前記所定の整数に対応する１つの復号処理単位とするデータに応答して、前記復号出力信号を生成することを特徴とする(図１、図５参照)。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、本発明によれば、消費電力を削減してフェーズ・ロックド・ループ(ＰＬＬ)の動作周波数範囲を縮小することができる。

本発明の実施の形態１による再生装置の構成を示す図である。 図１に示した本発明の実施の形態１による再生装置で、クロック生成回路１１２から生成される半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給され補間回路１０５からのデジタル補間再生信号の入力に応答して２ビット分の状態遷移を実行する最尤復号回路１０７の構成を示す図である。 図１に示した本発明の実施の形態１による再生装置で、周波数ｆｃｈを有するフル・クロックが供給される最尤復号回路１０７が１ビット単位で１つの状態遷移を実行することを想定した場合に、光ディスク１０１の記録面の最短マーク長が２Ｔの場合での拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図とＰＲ基準値とを示す図である。 図３に示した１ビットデータに応答するパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図に対応するトレリス線図を示す図である。 図１に示した本発明の実施の形態１による再生装置で、周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される最尤復号回路１０７が２ビット単位で１つの状態遷移を実行する際に、光ディスク１０１の記録面の最短マーク長が２Ｔの場合での拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図とＰＲ基準値とを示す図である。 図５に示した２ビットデータに応答するパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図に対応する周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される最尤復号回路１０７のトレリス線図を示す図である。 図２に示した本発明の実施の形態１による最尤復号回路１０７の内部のブランチメトリック計算回路(ＢＭＣ)１０７１の構成を示す図である。 図２に示した本発明の実施の形態１による最尤復号回路１０７内部の加算比較選択(ＡＣＳ)回路１０７２の構成を示す図である。 図８に示した本発明の実施の形態１による最尤復号回路１０７内部の加算比較選択(ＡＣＳ)回路１０７２の６入力加算比較選択(ＡＣＳ)回路１０７２１の構成を示す図である。 図８に示した本発明の実施の形態１による最尤復号回路１０７の内部の加算比較選択(ＡＣＳ)回路１０７２の４入力加算比較選択(ＡＣＳ)回路１０７２３の構成を示す図である。 図２に示した本発明の実施の形態１による最尤復号回路１０７の内部のパスメモリ１０７３の構成を示す図である。 図１１に示した本発明の実施の形態１によるパスメモリ１０７３内部の多数決回路１０７３１３の構成を示す図である。 図１２に示した本発明の実施の形態１による多数決回路１０７３１３の内部の２ビット復号判定回路１０７３１３２による復号データの判定方法の様子を示す図である。 図１１に示した本発明の実施の形態１によるパスメモリ１０７３内部の多数決回路１０７３１３の他の構成を示す図である。 図１４に示した本発明の実施の形態１による多数決回路１０７３１３内部の２個の１ビット復号判定回路１０７３１３５、１０７３１３６による復号データの判定方法の様子を示す図である。 図１に示した本発明の実施の形態１による再生装置で、クロック生成回路１１２から供給される周波数(１／２)・ｆｃｈを有するハーフ・クロックによって動作する波形等化回路１０６のＦＩＲフィルタの構成を示す図である。 本発明の実施の形態２による再生装置の構成を示す図である。 本発明の実施の形態３による再生装置の構成を示す図である。 本発明の実施の形態４による再生装置の構成を示す図である。 本発明の実施の形態５による再生装置の構成を示す図である。 図２０に示す本発明の実施の形態５による再生装置でクロック生成回路１１２から供給される周波数ｆｃｈを有するフル・クロックによって動作する波形等化回路１０６のＦＩＲフィルタの構成を示す図である。 本発明の実施の形態６による再生装置の構成を示す図である。 図２２に示す本発明の実施の形態６による再生装置における選択回路１１７による第１最尤復号回路１０７の出力信号の選択動作から第２最尤復号回路１１６の出力信号の選択動作への切り替え動作を説明する図である。 本発明の実施の形態７による再生装置の構成を示す図である。

１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態による再生装置は、Ａ／Ｄ変換器(１０４)と、フェーズ・ロックド・ループ(ＰＬＬ)と、波形等化回路(１０６)と、最尤復号回路(１０７)とを具備してなる。

前記Ａ／Ｄ変換器(１０４)は、サンプリング・クロックに応答して情報記録媒体としてのディスク(１０１)からピックアップ(１０２)によって読み出されるＲＦ信号をデジタル再生信号に変換するものである。

前記フェーズ・ロックド・ループ(ＰＬＬ)は、補間回路(１０５)を含むものである。

前記補間回路(１０５)は、前記Ａ／Ｄ変換器(１０４)の出力端子から生成される前記デジタル再生信号に応答して、デジタル補間再生信号を生成するものである。

前記フェーズ・ロックド・ループ(ＰＬＬ)は前記補間回路(１０５)の出力端子から生成される前記デジタル補間再生信号の生成タイミングを決定するチャネル・クロックを生成することによって、前記サンプリング・クロックの位相と前記チャネル・クロックの位相との間の位相ずれを補償するものである。

前記波形等化回路(１０６)は、前記補間回路(１０５)から生成される前記デジタル補間再生信号に応答して、波形等化出力信号を生成するものである。

前記最尤復号回路(１０７)は、前記波形等化回路(１０６)から生成される前記波形等化出力信号に応答して、復号出力信号を生成するものである。

前記再生装置は、前記フェーズ・ロックド・ループ(ＰＬＬ)に接続されたクロック生成器(１１２、１１５)を更に具備するものである。

前記クロック生成器(１１２、１１５)は、前記フェーズ・ロックド・ループ(ＰＬＬ)によって生成される前記チャネル・クロックのチャネル周波数(ｆｃｈ)を所定の整数によって分周した動作周波数を有する低速クロックを生成するものである。

前記最尤復号回路(１０７)に前記クロック生成器(１１２、１１５)によって生成される前記低速クロックが動作クロックとして供給され、前記最尤復号回路(１０７)は前記波形等化回路(１０６)から生成される前記波形等化出力信号の前記所定の整数に対応する１つの復号処理単位とするデータに応答して、前記復号出力信号を生成することを特徴とするものである(図１、図５参照)。

前記実施の形態によれば、消費電力を削減してフェーズ・ロックド・ループ(ＰＬＬ)の動作周波数範囲を縮小することができる。

好適な実施の形態では、前記フェーズ・ロックド・ループ(ＰＬＬ)は、位相誤差検出回路(１０９)とループフィルタ(１１０)と補間係数算出回路(１１１)とを更に含む。

前記補間回路(１０５)は前記Ａ／Ｄ変換器(１０４)の前記出力端子から供給される前記デジタル再生信号と前記補間係数算出回路(１１１)から供給される補間係数とに応答して、前記デジタル補間再生信号を生成して、前記デジタル補間再生信号はそのゼロクロスの前後の２個のデジタル補間再生信号を含むものである。

前記位相誤差検出回路(１０９)の入力端子に前記補間回路(１０５)から生成される前記デジタル補間再生信号が供給されることによって、前記位相誤差検出回路(１０９)は前記補間回路(１０５)の前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の絶対値の誤差を検出するものである。

前記ループフィルタ(１１０)は、前記位相誤差検出回路(１０９)の出力のデジタル誤差成分の平均値を算出するものである。

前記補間係数算出回路(１１１)は、前記ループフィルタ(１１０)から生成されるデジタル出力信号に応答して、前記補間回路(１０５)から生成される前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の前記絶対値が等しくなるような前記補間係数を算出することを特徴とするものである(図１参照)。

他の好適な実施の形態では、前記所定の整数が２に設定されることによって、前記クロック生成器(１１２、１１５)は、前記チャネル周波数(ｆｃｈ)の半分の周波数((１／２)・ｆｃｈ)を有するハーフ・クロックを前記低速クロックとして生成するものである。

前記最尤復号回路(１０７)には、前記クロック生成器(１１２、１１５)によって生成される前記半分の周波数((１／２)・ｆｃｈ)を有する前記ハーフ・クロックが動作クロックとして供給される。

前記最尤復号回路(１０７)は、前記波形等化回路(１０６)から生成される前記１つの復号処理単位とする前記波形等化出力信号の前記データに応答して、前記復号出力信号を新規に２ビット生成することを特徴とするものである(図１、図５参照)。

更に他の好適な実施の形態では、前記波形等化回路(１０６)にも、前記クロック生成器(１１２、１１５)によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給される。

前記波形等化回路(１０６)は、前記ハーフ・クロックの前記半分の周波数((１／２)・ｆｃｈ)に対応する直列接続段数を有する遅延回路(１０６０１〜１０６０４)を含むＦＩＲフィルタによって構成されたことを特徴とするものである(図１、図１６参照)。

より好適な実施の形態では、前記フェーズ・ロックド・ループ(ＰＬＬ)の前記位相誤差検出回路(１０９)と前記ループフィルタ(１１０)と前記補間係数算出回路(１１１)にも、前記クロック生成器(１１２、１１５)によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給されることを特徴とするものである(図１参照)。

他のより好適な実施の形態では、前記Ａ／Ｄ変換器(１０４)に供給される前記サンプリング・クロックの周波数((１／２)・ｆｓ)は、前記チャネル・クロックの前記チャネル周波数(ｆｃｈ)と実質的に等しく設定されたことを特徴とするものである(図１参照)。

更に他のより好適な実施の形態では、前記Ａ／Ｄ変換器(１０４)に供給される前記サンプリング・クロックの周波数(ｆｓ)は、前記チャネル・クロックの前記チャネル周波数(ｆｃｈ)の２倍の周波数に実質的に等しく設定されたことを特徴とするものである(図１７、図１８、図１９、図２０、図２２、図２４参照)。

更に他のより好適な実施の形態では、前記２倍の周波数に実質的に等しく設定された前記サンプリング・クロックが供給される前記Ａ／Ｄ変換器(１０４)の前記出力端子には、前記Ａ／Ｄ変換器(１０４)のノイズを低減するフィルタ(１１４)が接続されたことを特徴とするものである(図１７参照)。

別のより好適な実施の形態では、前記補間回路(１０５)にも、前記チャネル・クロックの前記チャネル周波数(ｆｃｈ)の２倍の周波数に実質的に等しく設定された前記サンプリング・クロックが供給されることを特徴とするものである(図１８、図１９、図２０、図２２参照)。

更に別のより好適な実施の形態では、前記クロック生成器(１１２、１１５)は、前記半分の周波数((１／２)・ｆｃｈ)を有する前記ハーフ・クロックと前記チャネル周波数(ｆｃｈ)を有するフル・クロックとを生成するものである。

前記クロック生成器(１１２、１１５)により生成される前記フル・クロックは、前記フェーズ・ロックド・ループ(ＰＬＬ)の前記位相誤差検出回路(１０９)と前記ループフィルタ(１１０)と前記補間係数算出回路(１１１)とに動作クロックとして供給されることを特徴とする(図１９、図２０、図２２、図２４参照)。

具体的な実施の形態では、前記波形等化回路(１０６)に、前記クロック生成器(１１２、１１５)によって生成される前記チャネル周波数(ｆｃｈ)を有する前記フル・クロックが動作クロックとして供給される。

前記波形等化回路(１０６)は、前記フル・クロックの前記周波数(ｆｃｈ)に対応する直列接続段数を有する遅延回路(１２４０１〜１２４０８)を含むＦＩＲフィルタによって構成されたことを特徴とするものである(図２０、図２１、図２２参照)。

他の具体的な実施の形態による再生装置は、前記波形等化回路(１０６)に接続された他の最尤復号回路(１１６)と、前記最尤復号回路(１０７)と前記他の最尤復号回路(１１６)とに接続された選択回路(１１７)とを更に具備する。

前記他の最尤復号回路(１１６)は、前記波形等化回路(１０６)から生成される前記波形等化出力信号と前記クロック生成回路(１１２)から生成される前記チャネル周波数(ｆｃｈ)を有する前記フル・クロックとに応答して、他の復号出力信号を生成する。

前記選択回路(１１７)は、選択指示信号に応答して、前記他の最尤復号回路(１１６)から生成される前記他の復号出力信号と前記最尤復号回路(１０７)から生成される前記復号出力信号とのいずれかを選択することを特徴とするものである(図２２参照)。

より具体的な実施の形態による再生装置は、前記補間回路(１０５)に接続された他の波形等化回路(１２０)と、前記他の波形等化回路(１２０)に接続された他の最尤復号回路(１１６)と、前記最尤復号回路(１０７)と前記他の最尤復号回路(１１６)とに接続された選択回路(１１７)とを更に具備する。

前記他の波形等化回路(１２０)は、前記補間回路(１０５)から生成される前記デジタル補間再生信号と前記クロック生成回路(１１２)から生成される前記チャネル周波数(ｆｃｈ)を有する前記フル・クロックとに応答して、他の波形等化出力信号を生成するものである。

前記他の最尤復号回路(１１６)は、前記他の波形等化回路(１２０)から生成される前記他の波形等化出力信号と前記クロック生成回路(１１２)から生成される前記チャネル周波数(ｆｃｈ)を有する前記フル・クロックとに応答して、他の復号出力信号を生成する。

前記選択回路(１１７)は、選択指示信号に応答して、前記他の最尤復号回路(１１６)から生成される前記他の復号出力信号と前記最尤復号回路(１０７)から生成される前記復号出力信号とのいずれかを選択することを特徴とするものである(図２４参照)。

他のより具体的な実施の形態では、前記Ａ／Ｄ変換器(１０４)と、前記波形等化回路(１０６)と、前記最尤復号回路(１０７)と、前記フェーズ・ロックド・ループ(ＰＬＬ)に含まれた前記補間回路(１０５)と前記位相誤差検出回路(１０９)と前記ループフィルタ(１１０)と前記補間係数算出回路(１１１)とは、再生半導体集積回路の半導体チップに集積化されたことを特徴とするものである(図１参照)。

最も具体的な実施の形態では、前記チャネル・クロックの前記チャネル周波数(ｆｃｈ)を決定する前記チャネル・クロックの周期(Ｔ)は、ブルーレイディスクの拡張規格に準拠した前記ディスク(１０１)の記録面の最短マーク長(２Ｔ)を有する最短記録マークから読み出される前記ＲＦ信号の周期(２Ｔ)の実質的に半分に設定されたことを特徴とするものである(図１参照)。

〔２〕本発明の別の観点の代表的な実施の形態は、Ａ／Ｄ変換器(１０４)と、フェーズ・ロックド・ループ(ＰＬＬ)と、波形等化回路(１０６)と、最尤復号回路(１０７)とを具備してなる再生装置の動作方法である。

前記Ａ／Ｄ変換器(１０４)は、サンプリング・クロックに応答して情報記録媒体としてのディスク(１０１)からピックアップ(１０２)によって読み出されるＲＦ信号をデジタル再生信号に変換するものである。

前記フェーズ・ロックド・ループ(ＰＬＬ)は、補間回路(１０５)を含むものである。

前記補間回路(１０５)は、前記Ａ／Ｄ変換器(１０４)の出力端子から生成される前記デジタル再生信号に応答して、デジタル補間再生信号を生成するものである。

前記フェーズ・ロックド・ループ(ＰＬＬ)は前記補間回路(１０５)の出力端子から生成される前記デジタル補間再生信号の生成タイミングを決定するチャネル・クロックを生成することによって、前記サンプリング・クロックの位相と前記チャネル・クロックの位相との間の位相ずれを補償するものである。

前記波形等化回路(１０６)は、前記補間回路(１０５)から生成される前記デジタル補間再生信号に応答して、波形等化出力信号を生成するものである。

前記最尤復号回路(１０７)は、前記波形等化回路(１０６)から生成される前記波形等化出力信号に応答して、復号出力信号を生成するものである。

前記再生装置は、前記フェーズ・ロックド・ループ(ＰＬＬ)に接続されたクロック生成器(１１２、１１５)を更に具備するものである。

前記クロック生成器(１１２、１１５)は、前記フェーズ・ロックド・ループ(ＰＬＬ)によって生成される前記チャネル・クロックのチャネル周波数(ｆｃｈ)を所定の整数によって分周した動作周波数を有する低速クロックを生成するものである。

前記最尤復号回路(１０７)に前記クロック生成器(１１２、１１５)によって生成される前記低速クロックが動作クロックとして供給され、前記最尤復号回路(１０７)は前記波形等化回路(１０６)から生成される前記波形等化出力信号の前記所定の整数に対応する１つの復号処理単位とするデータに応答して、前記復号出力信号を生成することを特徴とするものである(図１、図５参照)。

前記実施の形態によれば、消費電力を削減してフェーズ・ロックド・ループ(ＰＬＬ)の動作周波数範囲を縮小することができる。

２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。

［実施の形態１］
《再生装置の構成》
図１は、本発明の実施の形態１による再生装置の構成を示す図である。

図１に示す本発明の実施の形態１による再生装置は、上述したＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作を実行可能なものである。

図１に示す本発明の実施の形態１による再生装置は、光ピックアップ１０２、スピンドルモータ１０３、Ａ／Ｄ変換器(ＡＤＣ)１０４、補間回路１０５、波形等化回路１０６、最尤復号回路１０７、２値化出力回路１０８、位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１、クロック生成回路１１２、発振器１１３を含むものである。

光ピックアップ１０２は、光ディスク１０１の情報記録のためのレーザ光を照射するとともに光ディスク１０１の情報再生のためのレーザ光を照射するブルーレイ半導体レーザを含む。スピンドルモータ１０３は、光ディスク１０１の情報記録および情報再生のために光ディスク１０１を回転駆動する。

尚、図１に示した本発明の実施の形態１による再生装置においては、Ａ／Ｄ変換器(ＡＤＣ)１０４、補間回路１０５、波形等化回路１０６、最尤復号回路１０７、２値化出力回路１０８、位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１、クロック生成回路１１２、発振器１１３は、再生半導体集積回路の半導体チップに集積化されたものである。また更に、以下に説明する本発明の実施の形態２乃至本発明の実施の形態７においても、光ディスク１０１と光ピックアップ１０２とスピンドルモータ１０３とを除外する回路部品は、再生半導体集積回路の半導体チップへの集積化が可能なものである。

《発振器、Ａ／Ｄ変換》
Ａ／Ｄ変換器１０４は、発振器１１３から生成される固定周波数(１／２)・ｆｓを有する非同期サンプリング・クロックに応答して、光ディスク１０１から光ピックアップ１０２により読み出されたアナログ信号であるＲＦ信号を多値デジタル信号に変換する。尚、Ａ／Ｄ変換器１０４に供給される固定周波数(１／２)・ｆｓの非同期サンプリング・クロックを生成する発振器１１３は、入力端子に基準クロックが供給される周波数シンセサイザの内部に構成されることが可能である。

またＡ／Ｄ変換器１０４のＳ／Ｎ比を良好とする場合には、Ａ／Ｄ変換器１０４のサンプリング制御端子に発振器１１３から供給される非同期サンプリング・クロックの固定周波数(１／２)・ｆｓは後述するチャネル・クロックの周波数ｆｃｈの略２倍の周波数２ｆｃｈに設定される。一方、Ａ／Ｄ変換器１０４の消費電力を削減する場合には、Ａ／Ｄ変換器１０４のサンプリング制御端子に発振器１１３から供給される非同期サンプリング・クロックの固定周波数(１／２)・ｆｓは後述するチャネル・クロックの周波数ｆｃｈと略等しく設定される。

《フェーズ・ロックド・ループ》
補間回路１０５と位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とは、位相補償デジタル補間回路として機能するフェーズ・ロックド・ループＰＬＬを構成する。すなわち、このように構成されたフェーズ・ロックド・ループＰＬＬは、補間回路１０５のデジタル補間再生信号のゼロクロスの前後の２個のデジタル補間再生信号の絶対値が略等しくなるような補間タイミングを持ったデジタル補間再生信号を生成するものである。尚、ここで言うゼロクロスとは、文字通りゼロレベルをクロスすることを意味するのではなくて、補間回路１０５のデジタル補間再生信号の中心値をクロスすることを意味するものである。

補間回路１０５には発振器１１３から固定周波数(１／２)・ｆｓを有する非同期サンプリング・クロックが供給され、補間回路１０５の入力端子にはＡ／Ｄ変換器１０４の出力端子の多値デジタル再生信号が供給されるので、補間回路１０５の出力端子から多値デジタル補間再生信号が生成される。従って、位相誤差検出回路１０９は、補間回路１０５のデジタル補間再生信号のゼロクロスの前後の２個のデジタル補間再生信号の絶対値の誤差を検出する。ループフィルタ１１０は位相誤差検出回路１０９のデジタル誤差成分の平均値を算出して、補間係数算出回路１１１はループフィルタ１１０のデジタル出力信号に応答して補間回路１０５の出力でのゼロクロスの前後の２個のデジタル補間再生信号の絶対値が等しくなるようなタイミングのチャネル・クロックを生成するための補間係数を算出する。

このように位相補償デジタル補間回路として機能するフェーズ・ロックド・ループＰＬＬに含まれた補間回路１０５の補間動作によって、補間再生データが生成される。すなわち、フェーズ・ロックド・ループＰＬＬの補間回路１０５は光ピックアップ１０２により読み出されるアナログＲＦ信号に応答する補間回路１０５の出力でのデジタル補間再生信号のチャネル・クロックの位相とＡ／Ｄ変換器１０４のサンプリング・クロック(固定周波数(１／２)・ｆｓの非同期サンプリング・クロック)との間の位相のずれを補償することによって、出力補間再生データを生成するものである。

《ハーフ・クロックを生成するクロック生成回路》
更に、補間係数算出回路１１１によって算出された補間係数は、補間回路１０５だけではなく、クロック生成回路１１２にも供給されている。その結果、クロック生成回路１１２は、補間係数算出回路１１１での補間係数と発振器１１３からの固定周波数(１／２)・ｆｓの非同期サンプリング・クロックとに応答して、上述したチャネル・クロックの周波数ｆｃｈの半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックを生成する。このようにクロック生成回路１１２により生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックは、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７とに動作クロックとして供給される。

周波数ｆｃｈを有するフル・クロックがフェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７に供給される場合と比較して、クロック生成回路１１２によって生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックがこれらの回路に供給されることによって、これらの回路の消費電力を削減することが可能となる。

更に、補間回路１０５と位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とによって構成されたフェーズ・ロックド・ループＰＬＬは、クロック生成回路１１２によって生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックのみで動作するものであり、上記特許文献４に記載のようにフル・クロックとハーフ・クロックの間で切り替え動作を実行するものではない。その結果、図１に示した本発明の実施の形態１による再生装置の補間回路１０５と位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とによって構成されたフェーズ・ロックド・ループＰＬＬは、動作周波数範囲を縮小することが可能となる。

《位相補償デジタル補間動作》
図１に示した本発明の実施の形態１による再生装置では、Ａ／Ｄ変換器１０４のサンプリング制御端子に供給される非同期サンプリング・クロックの固定周波数(１／２)・ｆｓは補間回路１０５でのデジタル補間再生信号の生成タイミングを決定するチャネル・クロックの周波数ｆｃｈの半分の周波数と略等しく設定されたものである。特に、チャネル・クロックのチャネル周波数ｆｃｈを決定するチャネル・クロックの周期Ｔは、ブルーレイディスクの拡張規格に準拠したディスク１０１の記録面での最短マーク長２Ｔを有する最短記録マークから読み出されＡ／Ｄ変換器１０４の入力端子に供給されるＲＦ信号の周期２Ｔの半分に設定されたものである。

Ａ／Ｄ変換器１０４は固定周波数(１／２)・ｆｓの非同期サンプリング・クロックの立ち上がりエッジのタイミングで多値デジタル再生信号を生成するので、Ａ／Ｄ変換器１０４の出力端子での多値デジタル再生信号はサンプリング・クロックの立ち上がりエッジのタイミングで生成される。

補間回路１０５と位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とによって構成されたフェーズ・ロックド・ループＰＬＬは、上述したようにゼロクロス検出による位相補償デジタル補間動作を実行するものである。すなわち、フェーズ・ロックド・ループＰＬＬがアナログＲＦ信号に応答する補間回路１０５のデジタル補間再生信号のチャネル・クロックの位相とＡ／Ｄ変換器１０４での固定周波数(１／２)・ｆｓの非同期サンプリング・クロックとの間の位相のずれをゼロクロス検出によって補償することで、ＲＦ信号に忠実に追従するデジタル補間再生信号が補間回路１０５から生成されるものである。

尚、フェーズ・ロックド・ループＰＬＬが補償する固定周波数(１／２)・ｆｓの非同期サンプリング・クロックとの間の位相のずれは、クロックイネーブルを生成して固定周波数(１／２)・ｆｓのクロックをこのクロックイネーブルによってイネーブル制御を行うことで補償することも可能である。

《波形等化回路、最尤復号回路》
補間回路１０５の出力端子からのデジタル補間再生信号が入力端子に供給される波形等化回路１０６はＦＩＲフィルタと呼ばれるデジタルフィルタで構成されることによって、ビタビ復号器により構成される最尤復号回路１０７のために好適な波形等化を実行する。尚、ＦＩＲは、有限インパルス応答(Finite Impulse Response)を意味している。更に波形等化回路１０６のＦＩＲフィルタのタップ係数は、係数学習回路(図示せず)の算出結果に従って設定されることによって、所望の波形等化特性に設定される。最尤復号回路１０７は上記特許文献１に記載されたように最尤検出を実行するビタビ復号器として構成されたものであり、最尤復号回路１０７の出力での復号応答信号が２値化出力回路１０８の入力端子に供給されることによって、２値化出力回路１０８の出力端子から光ディスク１０１の情報再生２値化出力信号が生成される。

上述したように、波形等化回路１０６と最尤復号回路１０７とには、半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとしてクロック生成回路１１２から供給されている。従って、図１に示した本発明の実施の形態１による再生装置で、半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される波形等化回路１０６は、周波数ｆｃｈを有するフル・クロックが供給される場合と比較して、タップ数が半分に削減されたＦＩＲフィルタによって構成されたものである。更に、図１に示した本発明の実施の形態１による再生装置では、同様に半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される最尤復号回路１０７は、２ビット単位で１つの状態遷移を実行するものである。一般的には、最尤復号回路に周波数ｆｃｈを有するフル・クロックが供給される場合には、最尤復号回路は１ビット単位で１つの状態遷移を実行するものである。

《１ビット入力に応答するＰＲ状態遷移》
図３は、図１に示した本発明の実施の形態１による再生装置で、周波数ｆｃｈを有するフル・クロックが供給される最尤復号回路１０７が１ビット単位で１つの状態遷移を実行することを想定した場合に、光ディスク１０１の記録面の最短マーク長が２Ｔの場合での拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図とＰＲ基準値とを示す図である。拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)は、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作を実行する場合には、例えばＰＲ(１，２，２，２，１)の値に設定される。

尚、Ｔは上述したチャネル・クロックのタイミングに基づく１周期分の時間である。一般的に、最尤復号はパーシャルレスポンスの型に応答して符号相関法則に従い確率計算を実行して、最尤パスを推定するものである。

図３では、一番左の状態Ｓ００００は、光ディスク１０１の記録位置に４ビットの記録テータ“００００”が記録された状態を示す。４ビットの記録テータ“００００”で、１番左側が１番古い記録ビットであり、左側から２番目が２番目に古い記録ビットであり、左側から３番目が３番目に古い記録ビットであり、右側は４番目に古い記録ビットである。一番左の状態Ｓ００００に付された円弧状の矢印は、最新の１ビットデータ“０”に応答して、自分自身の状態Ｓ００００に遷移することを示すものである。

この遷移後の状態Ｓ００００では、左側に存在していた１番古い記録ビットは左シフトによって状態遷移のスコープから存在しなくなり、左側から２番目に存在していた２番目に古い記録ビットは左シフトによって１番左に存在するようになり、左側から３番目に存在していた３番目に古い記録ビットは左シフトによって左側から２番目に存在するようになる。同様にして、右側に存在していた４番目に古い記録ビットは左シフトによって左側から３番目に存在するようになり、最新の１ビットデータ“０”は右側に存在するようになる。更に最新の１ビットデータ“０”に付されたＰＲ基準値ＲＥＦ０００００は、後述するブランチメトリックＢＭを計算する際に使用されるものであり、上述のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の値に従って図３に示した表の計算式により計算される。

図３の一番左の状態Ｓ００００に付された直線状の矢印は、最新の１ビットデータ“１”に応答して、図３の左下の他の状態Ｓ０００１に遷移することを示すものである。

この遷移後の状態Ｓ０００１でも、左側に存在していた１番古い記録ビットは左シフトによって状態遷移のスコープから存在しなくなり、左側から２番目に存在していた２番目に古い記録ビットは左シフトによって１番左に存在するようになり、左側から３番目に存在していた３番目に古い記録ビットは左シフトによって左側から２番目に存在するようになる。同様にして、右側に存在していた４番目に古い記録ビットは左シフトによって左側から３番目に存在するようになり、最新の１ビットデータ“１”は右側に存在するようになる。更に最新の１ビットデータ“１”に付されたＰＲ基準値ＲＥＦ００００１は、後述するブランチメトリックＢＭを計算する際に使用されるものであり、上述のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の値に従って図３に示した表の計算式により計算される。

また、図３において破線の丸印で示した２個の状態Ｓ１００１、Ｓ０１１０と破線の直線状の４本の矢印は、光ディスク１０１がＢＤ(Blu-ray Disc)であり記録媒体ディスクの記録面の最短マーク長が２Ｔである場合には、存在するものである。従って、図３に示した破線の丸印で示した２個の状態Ｓ１００１、Ｓ０１１０と破線の直線状の４本の矢印は、光ディスク１０１がＣＤ(Compact Disc)やＤＶＤ(Digital Versatile Disc)であり記録媒体ディスクの記録面の最短マーク長が３Ｔである場合には、存在しないものである。

《１ビット入力に応答するトレリス線図》
図４は、図３に示した１ビットデータに応答するパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図に対応するトレリス線図を示す図である。尚、トレリス線図は、状態遷移図に示された複数の状態の時系列的な変化を示すものである。

図４では、チャネル・クロックのタイミングに基づいた時間(ｎ−２)Ｔ、時間(ｎ−１)Ｔ、時間ｎＴの３個のタイミングの間の状態遷移の様子が示されている。また図３と同様に、図４でも、破線の丸印で示した２個の状態Ｓ１００１、Ｓ０１１０と破線の直線状の８本の矢印は、光ディスク１０１がＢＤであり記録媒体ディスクの記録面の最短マーク長が２Ｔである場合には存在して、光ディスク１０１がＣＤやＤＶＤであり記録媒体ディスクの記録面の最短マーク長が３Ｔである場合には存在しないものである。

更に図３と同様に図４でも、２個のタイミングの間の状態遷移によって、自分自身の状態に遷移する場合と他の状態に遷移する場合とがあることが理解される。

また、図４に示した２個の状態の間の実線または破線の直線で示す状態遷移に付された数字は、最新の１ビットデータ(“１”または“０”)を示す。更に図４に示した２個の状態の間の実線または破線の直線で示す状態遷移に付された記号は、上述したＰＲ基準値と最新の１ビットデータとに従って以下の計算式に従って計算されるブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)を示したものである。尚、以下の計算式で、波形等化出力信号(ｎ)は、波形等化回路１０６の出力から供給される最尤復号回路１０７の最新の入力データである。

図１に示す本発明の実施の形態１による再生装置において、最尤復号回路１０７に周波数ｆｃｈを有するフル・クロックが供給されて１ビット単位で、１つの状態遷移を実行することを想定した場合を想定する。この場合には、最尤復号回路１０７でのビタビ復号の最尤判定は、２つのパスが合流した状態において、それぞれのパスの尤度を比較して、尤度が高い方のパスを選択することによって実現されるものである。この最尤判定には、以下に説明するパスメトリックＰＭ００００(ｎ)〜１１１１(ｎ)と呼ばれる尤度と上述したブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)とが使用される。

すなわち、パスメトリックＰＭ００００(ｎ)〜１１１１(ｎ)は、現在までに遷移してきた各パスに対応するブランチメトリックの総和である。従って、図４に示したトレリス線図に含まれる２つのパスが合流する各状態でのパスメトリックＰＭ００００(ｎ)〜１１１１(ｎ)は、以下に説明する計算式で計算される。また以下の計算式のｍｉｎ(Ａ，Ｂ)は、括弧内に示されたＡ、Ｂの２つのパラメータのうち最小の方を選択する関数を表すものである。

上記式１−１７は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ００００で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ０００００(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１０００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１００００(ｎ)との加算が実行されて、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ００００では、第１パスの新パスメトリックと第２パスの新パスメトリックの小さい方の値が高い尤度のパスとして選択される。上記式１−１７で実行される加算・比較・選択の動作は、上記特許文献３に記載された加算・比較・選択(ＡＣＳ)回路での加算・比較・選択の動作に対応するものである。

上記式１−１８は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ０００１で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ００００１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１０００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１０００１(ｎ)との加算が実行されて、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ０００１では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとしてとして選択される。

上記式１−１９は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ００１１で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０００１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ０００１１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１００１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１００１１(ｎ)との加算が実行され、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ００１１では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとしてとして選択される。

上記式１−２０は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ０１１０に流入する単一のパスに関して、下記の計算を実行することを意味するものである。すなわち、単一パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ００１１０(ｎ)との加算が実行され、この加算結果が単一パスの新パスメトリックとして更新され、高い尤度のパスとしてとして生成される。

上記式１−２１は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ０１１１に流入する単一のパスに関して、下記の計算を実行することを意味するものである。すなわち、単一パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ００１１１(ｎ)との加算が実行され、この加算結果が単一パスの新パスメトリックとして更新され、高い尤度のパスとしてとして生成される。

上記式１−２２は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ１０００に流入する単一のパスに関して、下記の計算を実行することを意味するものである。すなわち、単一パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１１０００(ｎ)との加算が実行され、この加算結果が単一パスの新パスメトリックとして更新され、高い尤度のパスとしてとして生成される。

上記式１−２３は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ１００１に流入する単一のパスに関して、下記の計算を実行することを意味するものである。すなわち、単一パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１００(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１１００１(ｎ)との加算が実行され、この加算結果が単一パスの新パスメトリックとして更新され、高い尤度のパスとしてとして生成される。

上記式１−２４は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ１１００で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１０(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ０１１００(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１０(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１１１００(ｎ)との加算が実行されて、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ１１００では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとして選択される。

上記式１−２５は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ１１１０で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ０１１１０(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１１１１０(ｎ)との加算が実行されて、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ１１１０では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとして選択される。

上記式１−２６は、図４に示したトレリス線図の時間ｎＴでの状態Ｓ１１１１で合流する２つのパスに関して、下記の計算を実行することを意味するものである。すなわち、第１パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ０１１１１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックとして更新される。更に、第２パスでは、時間(ｎ−１)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１１(ｎ−１)と現時間ｎＴでのブランチメトリックＢＭ１１１１１(ｎ)との加算が実行されて、この加算結果が第２パスの新パスメトリックとして更新される。第１パスと第２パスが合流した時間ｎＴでの状態Ｓ１１１１では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとして選択される。

《２ビット入力に応答するＰＲ状態遷移》
図５は、図１に示した本発明の実施の形態１による再生装置で、周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される最尤復号回路１０７が２ビット単位で１つの状態遷移を実行する際に、光ディスク１０１の記録面の最短マーク長が２Ｔの場合での拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図とＰＲ基準値とを示す図である。尚、拘束長５のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)は、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作を実行する場合には、例えばＰＲ(１，２，２，２，１)の値に設定される。

尚、Ｔは上述したチャネル・クロックのタイミングに基づく１周期分の時間である。

図５では、一番左の状態Ｓ０００は、光ディスク１０１の記録位置に３ビットの記録データ“０００”が記録された状態を示す。３ビットの記録データ“０００”で、１番左側が１番古い記録ビットであり、左側から２番目が２番目に古い記録ビットであり、右側は３番目に古い記録ビットである。一番左の状態Ｓ０００に付された円弧状の矢印は、最新の２ビットデータ“００”に応答して、自分自身の状態Ｓ０００に遷移することを示すものである。

この遷移後の状態Ｓ０００で、左側に存在していた１番古い記録ビットと左側から２番目に存在していた２番目に古い記録ビットは左シフトによって状態遷移のスコープから存在しなくなり、右側に存在していた３番目に古い記録ビットは左シフトによって１番左に存在するようになる。更に最新の２ビットデータ“００”は左側から２番目と右側とに存在するようになる。また更に最新の２ビットデータ“００”に付されたＰＲ基準値ＲＥＦ０００００は、ブランチメトリックを計算する際に使用されるものであり、上述のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の値に従って図５に示した表の計算式により計算される。

図５の一番左の状態Ｓ０００に付された直線状の矢印は、最新の２ビットデータ“０１”に応答して、図５の左下の他の状態Ｓ００１に遷移することを示すものである。

この遷移後の状態Ｓ００１においても、左側に存在していた１番古い記録ビットと左側から２番目に存在していた２番目に古い記録ビットは左シフトによって状態遷移のスコープから存在しなくなり、右側に存在していた３番目に古い記録ビットは左シフトによって１番左に存在するようになる。更に、最新の２ビットデータ“０１”は左側から２番目と右側とに存在するようになる。また更に、最新の２ビットデータ“０１”に付されたＰＲ基準値ＲＥＦ００００１は、ブランチメトリックを計算する際に使用されるものであり、上述のパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の値に従って図５に示した表の計算式により計算される。

また、図５において、破線の直線状の８本の矢印は、光ディスク１０１がＢＤであり記録媒体ディスクの記録面の最短マーク長が２Ｔである場合には存在するが、光ディスク１０１がＣＤやＤＶＤであり記録媒体ディスクの記録面の最短マーク長が３Ｔである場合には存在しないものである。

《２ビット入力に応答するトレリス線図》
図６は、図５に示した２ビットデータに応答するパーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)の状態遷移図に対応する周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される最尤復号回路１０７のトレリス線図を示す図である。

図４のトレリス線図では時間(ｎ−２)Ｔ、時間(ｎ−１)Ｔ、時間ｎＴの３個のタイミングの間の状態遷移の様子が示されたのに対して、図６のトレリス線図では最尤復号回路１０７が周波数(１／２)・ｆｃｈを有するハーフ・クロックに応答するので、時間(ｎ−１)Ｔのタイミングが存在せず、時間(ｎ−２)Ｔ、時間ｎＴの２個のタイミングの間の状態遷移の様子が示されている。

また図５と同様に図６でも、破線の直線状の複数の矢印は、光ディスク１０１がＢＤであり記録媒体ディスクの記録面の最短マーク長が２Ｔである場合には存在して、光ディスク１０１がＣＤやＤＶＤであり記録媒体ディスクの記録面の最短マーク長が３Ｔである場合には存在しないものである。

更に図５と同様に図６でも、２個のタイミングの間の状態遷移によって、自分自身の状態に遷移する場合と他の状態に遷移する場合とがあることが理解される。

また、図６に示した２個の状態の間の実線または破線の直線で示す状態遷移に付された数字は、最新の２ビットデータ(“００”、“０１”、“１０”または“１１”)を示す。更に、図６に示した２個の状態の間の実線または破線の直線で示す状態遷移に付された記号は、上述したＰＲ基準値と最新の２ビットデータとに従って以下の計算式に従って計算されるブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)を示したものである。尚、以下の計算式では、波形等化出力信号(ｎ)は、波形等化回路１０６の出力から供給される最尤復号回路１０７の最新の入力データである。

図１に示す本発明の実施の形態１による再生装置において、最尤復号回路１０７に周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給されて２ビット単位で１つの状態遷移を実行することを想定した場合を想定する。この場合には、最尤復号回路１０７でのビタビ復号の最尤判定は、２つのパスまたは３つのパスが合流した状態において、それぞれのパスの尤度を比較して、尤度が高い方のパスを選択することによって実現されるものである。この最尤判定には、以下に説明するパスメトリックＰＭ０００(ｎ)〜１１１(ｎ)と呼ばれる尤度と上述したブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)とが使用される。

すなわち、パスメトリックＰＭ０００(ｎ)〜１１１(ｎ)は、現在までに遷移してきた各パスに対応するブランチメトリックの総和である。従って、図６に示したトレリス線図に含まれる２つのパスまたは３つのパスが合流する各状態のパスメトリックＰＭ００００(ｎ)〜１１１１(ｎ)は、以下に説明する計算式によって計算される。

また以下の計算式のｍｉｎ(Ａ，Ｂ，Ｃ)は、括弧内に示されたＡ、Ｂ、Ｃの２つのパラメータのうち最小の方を選択する関数を表すものであり、以下の計算式のｍｉｎ(Ａ，Ｂ)は、括弧内に示されたＡ、Ｂの２つのパラメータのうち最小の方を選択する関数を表すものである。

上記式２−１７は、図６に示すトレリス線図の時間ｎＴの状態Ｓ０００で合流する３つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ０００００(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ０００として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１００００(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ０００として更新される。また第３パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１０(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１１０００(ｎ)の加算が実行され、この加算結果が第３パスの新パスメトリックＣ０００として更新される。第１パスと第２パスと第３パスが合流した時間ｎＴでの状態Ｓ０００では、第１パスの新パスメトリックと第２パスの新パスメトリックと第３パスの新パスメトリックの小さい方の値が高い尤度のパスとして選択される。

上記式２−１８は、図６に示すトレリス線図の時間ｎＴの状態Ｓ００１で合流する３つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ００００１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ００１として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１０００１(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ００１として更新される。また第３パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１０(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１１００１(ｎ)の加算が実行され、この加算結果が第３パスの新パスメトリックＣ０００として更新される。第１パスと第２パスと第３パスが合流した時間ｎＴでの状態Ｓ００１では、第１パスの新パスメトリックと第２パスの新パスメトリックと第３パスの新パスメトリックの小さい方の値が高い尤度のパスとしてとして選択される。

上記式２−１９は、図６に示すトレリス線図の時間ｎＴの状態Ｓ０１１で合流する２つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ０００１１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ０１１として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１００(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１００１１(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ０１１として更新される。第１パスと第２パスとが合流した時間ｎＴでの状態Ｓ０１１では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとしてとして選択される。

上記式２−２０は、図６に示すトレリス線図の時間ｎＴの状態Ｓ１００で合流する２つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ０１１００(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ１００として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１１１００(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ１００として更新される。第１パスと第２パスとが合流した時間ｎＴでの状態Ｓ１００では、第１パスの新パスメトリックと第２パスの新パスメトリックとの小さい方の値が高い尤度のパスとしてとして選択される。

上記式２−２１は、図６に示すトレリス線図の時間ｎＴの状態Ｓ１１０で合流する３つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ００１１０(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ１１０として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ０１１１０(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ１１０として更新される。また第３パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１１１１０(ｎ)の加算が実行され、この加算結果が第３パスの新パスメトリックＣ１１０として更新される。第１パスと第２パスと第３パスが合流した時間ｎＴでの状態Ｓ１１０では、第１パスの新パスメトリックと第２パスの新パスメトリックと第３パスの新パスメトリックの小さい方の値が高い尤度のパスとしてとして選択される。

上記式２−２２は、図６に示すトレリス線図の時間ｎＴの状態Ｓ１１１で合流する３つのパスに関して、下記の計算を実行することを意味する。すなわち、第１パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ００１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ００１１１(ｎ)との加算が実行され、この加算結果が第１パスの新パスメトリックＡ１１１として更新される。更に第２パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ０１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ０１１１１(ｎ)の加算が実行され、この加算結果が第２パスの新パスメトリックＢ１１１として更新される。また第３パスでは、時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値である旧パスメトリックＰＭ１１１(ｎ−２)と現時間ｎＴでのブランチメトリックＢＭ１１１１１(ｎ)の加算が実行され、この加算結果が第３パスの新パスメトリックＣ１１１として更新される。第１パスと第２パスと第３パスが合流した時間ｎＴでの状態Ｓ１１１では、第１パスの新パスメトリックと第２パスの新パスメトリックと第３パスの新パスメトリックの小さい方の値が高い尤度のパスとしてとして選択される。

周波数ｆｃｈを有するフル・クロックが供給されて最尤復号回路１０７によって実行される図４に示したトレリス線図と半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給されて最尤復号回路１０７によって実行される図６に示したトレリス線図とを比較すると、図６に示したトレリス線図の復号動作では、図４に示した中間タイミングの時間(ｎ−１)Ｔにおける動作が省略されていることが理解される。従って、この中間タイミングでの動作の省略により、ハーフ・クロックで動作する最尤復号回路１０７によって実行される図６に示したトレリス線図の最尤復号動作での消費電力を削減することが可能となる。

更に周波数ｆｃｈを有するフル・クロックが供給されて最尤復号回路１０７によって実行される図３に示した状態遷移図と半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給されて最尤復号回路１０７によって実行される図５に示した状態遷移図とを比較すると、図５に示した状態遷移図の復号動作では状態の個数が図３の場合よりも削減されていることが理解される。その結果、この状態の個数の削減によって、ハーフ・クロックで動作する最尤復号回路１０７によって実行される図５に示した状態遷移図の復号動作での消費電力を削減することが可能となる。

《ハーフ・クロックと２ビット遷移とに応答する最尤復号回路》
図２は、図１に示した本発明の実施の形態１による再生装置で、クロック生成回路１１２から生成される半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給され補間回路１０５からのデジタル補間再生信号の入力に応答して２ビット分の状態遷移を実行する最尤復号回路１０７の構成を示す図である。

すなわち、図２に示す本発明の実施の形態１による最尤復号回路１０７は、クロック生成回路１１２から生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックと補間回路１０５からのデジタル補間再生信号の入力に応答して図５で説明した２ビットデータに応答するＰＲ状態遷移と図６で説明した２ビットデータに応答するトレリス線図とによる復号動作を実行するものである。

図２に示したように、本発明の実施の形態１による最尤復号回路１０７は、ブランチメトリック計算回路(ＢＭＣ)１０７１と加算比較選択(ＡＣＳ)回路１０７２とパスメモリ１０７３とパスメトリック(ＰＭ)メモリ回路１０７４とによって構成されている。

《ブランチメトリック計算回路》
ブランチメトリック計算回路(ＢＭＣ)１０７１は波形等化回路１０６により波形等化処理された補間回路１０５のデジタル補間再生信号と図５で説明したＰＲ基準値とを使用して、上述した式２−１〜式２−１６に従ってブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)を計算する。

《加算比較選択回路、パスメトリックメモリ回路》
ブランチメトリック計算回路(ＢＭＣ)１０７１によって算出されたブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)が、加算比較選択(ＡＣＳ)回路１０７２の一方の入力端子に供給される。その一方、パスメトリック(ＰＭ)メモリ回路１０７４からは時間(ｎ−２)Ｔまでに遷移してきたブランチメトリックの総和値であるパスメトリックＰＭ０００(ｎ−２)〜ＰＭ１１１(ｎ−２)が加算比較選択(ＡＣＳ)回路１０７２の他方の入力端子に供給される。従って、複数のパスメトリックＰＭ０００(ｎ−２)〜ＰＭ１１１(ｎ−２)と複数のブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)とに応答して、加算比較選択(ＡＣＳ)回路１０７２は現在の時間ｎＴでのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)と現在の時間ｎＴでのパスメトリックＰＭ０００(ｎ)〜１１１(ｎ)を計算する。

加算比較選択(ＡＣＳ)回路１０７２によって計算された現在の時間ｎＴでのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)はパスメモリ１０７３へ供給され、加算比較選択(ＡＣＳ)回路１０７２によって計算された現在の時間ｎＴのパスメトリックＰＭ０００(ｎ)〜１１１(ｎ)はパスメトリック(ＰＭ)メモリ回路１０７４に上書きされる。

《パスメモリ》
パスメモリ１０７３は加算比較選択(ＡＣＳ)回路１０７２から供給される現在の時間ｎＴのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)に従って内部で保持しているパスの遷移状態の情報の更新を実行して、パスの遷移状態情報をベースに復号データを生成して２値化出力回路１０８へ供給する。

《ブランチメトリック計算回路の構成》
図７は、図２に示した本発明の実施の形態１による最尤復号回路１０７の内部のブランチメトリック計算回路(ＢＭＣ)１０７１の構成を示す図である。

図７に示すように、ブランチメトリック計算回路(ＢＭＣ)１０７１はＰＲ基準値メモリ１０７１１と複数の自乗誤差演算器１０７１２によって構成されている。上述したように、ブランチメトリック計算回路(ＢＭＣ)１０７１は、波形等化回路１０６により波形等化処理された補間回路１０５のデジタル補間再生信号と図５で説明したＰＲ基準値を使用して上述した式２−１〜式２−１６に従ってブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)を計算するものである。

すなわち、複数の自乗誤差演算器１０７１２には波形等化回路１０６により波形等化処理された補間回路１０５のデジタル補間再生信号とＰＲ基準値メモリ１０７１１の内部に記録されたＰＲ基準値ＲＥＦ０００００〜ＲＥＦ１１１１１とが供給されるので、上述した式２−１〜式２−１６に従ったブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)の計算が複数の自乗誤差演算器１０７１２によって実行される。

《加算比較選択回路の構成》
図８は、図２に示した本発明の実施の形態１による最尤復号回路１０７内部の加算比較選択(ＡＣＳ)回路１０７２の構成を示す図である。

図８に示したように、加算比較選択(ＡＣＳ)回路１０７２は、４個の６入力加算比較選択(ＡＣＳ)回路１０７２１、１０７２２、１０７２５、１０７２６と２個の４入力加算比較選択(ＡＣＳ)回路１０７２３、１０７２４によって構成されている。上述したように、加算比較選択(ＡＣＳ)回路１０７２は、複数のパスメトリックＰＭ０００(ｎ−２)〜ＰＭ１１１(ｎ−２)と複数のブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)とに応答して、現在の時間ｎＴでのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)と現在の時間ｎＴでのパスメトリックＰＭ０００(ｎ)〜１１１(ｎ)を計算するものである。

従って、図７の計算回路(ＢＭＣ)１０７１により算出される現在の時間ｎＴのブランチメトリックＢＭ０００００(ｎ)〜ＢＭ１１１１１(ｎ)と図２の最尤復号回路１０７のパスメトリック(ＰＭ)メモリ回路１０７４からの時間(ｎ−２)ＴのパスメトリックＰＭ０００(ｎ−２)〜ＰＭ１１１(ｎ−２)が、図８の加算比較選択(ＡＣＳ)回路１０７２の４個の６入力ＡＣＳ回路と２個の４入力ＡＣＳ回路によって処理される。

すなわち、図８の加算比較選択(ＡＣＳ)回路１０７２の４個の６入力加算比較選択(ＡＣＳ)回路１０７２１、１０７２２、１０７２５、１０７２６と２個の４入力加算比較選択(ＡＣＳ)回路１０７２３、１０７２４とから生成される現在の時間ｎＴでのパスメトリックＰＭ０００(ｎ)〜１１１(ｎ)は、図２の最尤復号回路１０７のパスメトリック(ＰＭ)メモリ回路１０７４に上書きされる。更に、図８の加算比較選択(ＡＣＳ)回路１０７２の４個の６入力加算比較選択(ＡＣＳ)回路１０７２１、１０７２２、１０７２５、１０７２６と２個の４入力加算比較選択(ＡＣＳ)回路１０７２３、１０７２４とから生成されるパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)は、図２の最尤復号回路１０７のパスメモリ１０７３に供給される。

図９は、図８に示した本発明の実施の形態１による最尤復号回路１０７内部の加算比較選択(ＡＣＳ)回路１０７２の６入力加算比較選択(ＡＣＳ)回路１０７２１の構成を示す図である。

図９に示すように、６入力加算比較選択(ＡＣＳ)回路１０７２１は、３個の加算器１０７２１１、１０７２１２、１０７２１３と比較器１０７２１４とセレクタ１０７２１５とによって構成される。

図９に示す６入力加算比較選択(ＡＣＳ)回路１０７２１は上記式２−１７で示されるパスメトリックＰＭ０００(ｎ)の計算を実行して、３つの合流パスの最も小さいパスを最尤パスとして選択するものである。

加算器１０７２１１は図６に示したトレリス線図で時間(ｎ−２)Ｔの状態Ｓ０００から時間ｎＴの状態Ｓ０００と遷移するパスのメトリックを計算するために、時間(ｎ−２)Ｔまでの旧パスメトリックＰＭ０００(ｎ−２)と現時間ｎＴのブランチメトリックＢＭ０００００(ｎ)との加算を実行する。

加算器１０７２１２は図６に示したトレリス線図で時間(ｎ−２)Ｔの状態Ｓ１００から時間ｎＴの状態Ｓ０００と遷移するパスのメトリックを計算するために、時間(ｎ−２)Ｔまでの旧パスメトリックＰＭ１００(ｎ−２)と現時間ｎＴのブランチメトリックＢＭ１００００(ｎ)との加算を実行する。

加算器１０７２１３は図６に示したトレリス線図で時間(ｎ−２)Ｔの状態Ｓ１１０から時間ｎＴの状態Ｓ０００と遷移するパスのメトリックを計算するために、時間(ｎ−２)Ｔまでの旧パスメトリックＰＭ１１０(ｎ−２)と現時間ｎＴのブランチメトリックＢＭ１１０００(ｎ)との加算を実行する。

比較器１０７２１４は加算器１０７２１１、１０７２１２、１０７２１３から生成される３個の出力メトリックを比較してメトリック値が最小のパスを選択するためのパス選択信号ＳＥＬ０００(ｎ)を生成して、セレクタ１０７２１５の選択制御端子にパス選択信号ＳＥＬ０００(ｎ)を供給する。

セレクタ１０７２１５の３個の入力端子に加算器１０７２１１、１０７２１２、１０７２１３からの３個の出力メトリックが供給されているので、選択制御端子に供給されるパス選択信号ＳＥＬ０００(ｎ)に応答してセレクタ１０７２１５は３個のメトリックの最小のパスを選択する。

図９の６入力加算比較選択(ＡＣＳ)回路１０７２１のセレクタ１０７２１５により選択された最小のパスのメトリック値は時間ｎＴのパスメトリックＰＭ０００(ｎ)としてパスメトリック(ＰＭ)メモリ回路１０７４に上書きされ、図９の６入力加算比較選択(ＡＣＳ)回路１０７２１の比較器１０７２１４から生成されるパス選択信号ＳＥＬ０００(ｎ)はパスメモリ１０７３に供給される。

図９で説明したＡＣＳ回路１０７２１と同様に、図８のＡＣＳ回路１０７２の残りの３個の６入力加算比較選択(ＡＣＳ)回路１０７２２、１０７２５、１０７２６は、それぞれ上記式２−１８、上記式２−２１、上記式２−２２で示されるパスメトリックＰＭ００１(ｎ)、ＰＭ１１０(ｎ)、ＰＭ１１１(ｎ)とパス選択信号ＳＥＬ００１(ｎ)、ＳＥＬ１１０(ｎ)、ＳＥＬ１１１(ｎ)とを生成するように構成される。生成される時間ｎＴのパスメトリックＰＭ００１(ｎ)、ＰＭ１１０(ｎ)、ＰＭ１１１(ｎ)はパスメトリック(ＰＭ)メモリ回路１０７４に上書きされ、生成される時間ｎＴのパス選択信号ＳＥＬ００１(ｎ)、ＳＥＬ１１０(ｎ)、ＳＥＬ１１１(ｎ)はパスメモリ１０７３に供給される。

図１０は、図８に示した本発明の実施の形態１による最尤復号回路１０７の内部の加算比較選択(ＡＣＳ)回路１０７２の４入力加算比較選択(ＡＣＳ)回路１０７２３の構成を示す図である。

図１０に示すように、４入力加算比較選択(ＡＣＳ)回路１０７２３は、２個の加算器１０７２３１、１０７２３２と比較器１０７２３３とセレクタ１０７２３４とによって構成される。

図１０に示した４入力加算比較選択(ＡＣＳ)回路１０７２３は上記式２−１９で示されるパスメトリックＰＭ０１１(ｎ)の計算を実行して、２つの合流パスの最も小さいパスを最尤パスとして選択するものである。

加算器１０７２３１は図６に示したトレリス線図で時間(ｎ−２)Ｔの状態Ｓ０００から時間ｎＴの状態Ｓ０１１と遷移するパスのメトリックを計算するために、時間(ｎ−２)Ｔまでの旧パスメトリックＰＭ０００(ｎ−２)と現時間ｎＴのブランチメトリックＢＭ０００１１(ｎ)との加算を実行する。

加算器１０７２３２は図６に示したトレリス線図で時間(ｎ−２)Ｔの状態Ｓ１００から時間ｎＴの状態Ｓ０１１と遷移するパスのメトリックを計算するために、時間(ｎ−２)Ｔまでの旧パスメトリックＰＭ１００(ｎ−２)と現時間ｎＴのブランチメトリックＢＭ１００１１(ｎ)との加算を実行する。

比較器１０７２３３は加算器１０７２３１、１０７２３２から生成される２個の出力メトリックを比較してメトリック値が最小のパスを選択するためのパス選択信号ＳＥＬ０１１(ｎ)を生成して、セレクタ１０７２３４の選択制御端子にパス選択信号ＳＥＬ０１１(ｎ)を供給する。

セレクタ１０７２３４の２個の入力端子には加算器１０７２３１、１０７２３２からの２個の出力メトリックが供給されているので、選択制御端子に供給されるパス選択信号ＳＥＬ０１１(ｎ)に応答してセレクタ１０７２３４は２個のメトリックの最小のパスを選択する。

図１０の４入力加算比較選択(ＡＣＳ)回路１０７２３のセレクタ１０７２３４によって選択された最小のパスのメトリック値は時間ｎＴのパスメトリックＰＭ０１１(ｎ)としてパスメトリック(ＰＭ)メモリ回路１０７４に上書きされ、図１０の４入力加算比較選択(ＡＣＳ)回路１０７２３の比較器１０７２３４から生成されるパス選択信号ＳＥＬ０１１(ｎ)はパスメモリ１０７３に供給される。

図１０で説明した４入力加算比較選択(ＡＣＳ)回路１０７２３と同様に、図８の加算比較選択(ＡＣＳ)回路１０７２の残りの１個の４入力加算比較選択(ＡＣＳ)回路１０７２４は、上記式２−２０で示されるパスメトリックＰＭ１００(ｎ)とパス選択信号ＳＥＬ１００(ｎ)とを生成するように構成される。その結果、４入力加算比較選択(ＡＣＳ)回路１０７２４から生成される時間ｎＴのパスメトリックＰＭ１００(ｎ)はパスメトリック(ＰＭ)メモリ回路１０７４に上書きされ、４入力加算比較選択(ＡＣＳ)回路１０７２４から生成される時間ｎＴのパス選択信号ＳＥＬ１００(ｎ)はパスメモリ１０７３に供給される。

《パスメモリの構成》
図１１は、図２に示した本発明の実施の形態１による最尤復号回路１０７の内部のパスメモリ１０７３の構成を示す図である。

図１１に示すように、パスメモリ１０７３は、第１段目の６個のセレクタ１０７３０１_１〜１０７３０６_１と第１段目の６個の遅延回路１０７３０７_１〜１０７３１２_１と、第２段目の６個のセレクタ１０７３０１_２〜１０７３０６_２と第２段目の６個の遅延回路１０７３０７_２〜１０７３１２_２と、更に第ｋ段目の６個のセレクタ１０７３０１_ｋ〜１０７３０６_ｋと第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋを含む。

パスメモリ１０７３の第１段目の６個のセレクタ１０７３０１_１〜１０７３０６_１の信号入力端子には、図６のトレリス線図の最新の２ビットデータ(“００”、“１０”、“０１”または“１１”)が供給される。更にパスメモリ１０７３の第１段目の６個のセレクタ１０７３０１_１〜１０７３０６_１の選択制御端子には、図２の最尤復号回路１０７の加算比較選択(ＡＣＳ)回路１０７２からのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)が供給される。その結果、パスメモリ１０７３の第１段目の６個のセレクタ１０７３０１_１〜１０７３０６_１はそれぞれパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)に応答して上述した最新の２ビットデータ(“００”、“１０”、“０１”または“１１”)から１組の２ビットデータを選択して、選択された６組の２ビットデータは第１段目の６個の遅延回路１０７３０７_１〜１０７３１２_１に格納される。

第１段目の６個の遅延回路１０７３０７_１〜１０７３１２_１の６個の出力端子は第２段目の６個のセレクタ１０７３０１_２〜１０７３０６_２の１８個の信号入力端子に接続され、第２段目の６個のセレクタ１０７３０１_２〜１０７３０６_２の選択制御端子には、図２の最尤復号回路１０７の加算比較選択(ＡＣＳ)回路１０７２からのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)が供給される。その結果、パスメモリ１０７３の第２段目の６個のセレクタ１０７３０１_２〜１０７３０６_２は、それぞれパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)に応答して第１段目の６個の遅延回路１０７３０７_１〜１０７３１２_１の６個の出力端子から１組の２ビットデータを選択して、選択された６組の２ビットデータは第２段目の６個の遅延回路１０７３０７_２〜１０７３１２_２に格納される。

第２段目の６個の遅延回路１０７３０７_２〜１０７３１２_２の６個の出力端子は第ｋ段目の６個のセレクタ１０７３０１_ｋ〜１０７３０６_ｋの１８個の信号入力端子に接続され、第ｋ段目の６個のセレクタ１０７３０１_ｋ〜１０７３０６_ｋの選択制御端子には、図２の最尤復号回路１０７の加算比較選択(ＡＣＳ)回路１０７２からのパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)が供給される。その結果、パスメモリ１０７３の第ｋ段目の６個のセレクタ１０７３０１_ｋ〜１０７３０６_ｋは、それぞれパス選択信号ＳＥＬ０００(ｎ)〜ＳＥＬ１１１(ｎ)に応答して第２段目の６個の遅延回路１０７３０７_２〜１０７３１２_２の６個の出力端子から１組の２ビットデータを選択して、選択された６組の２ビット入力データは第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋに格納される。

図１１に示したパスメモリ１０７３の直列接続段数ｋはパスメモリ１０７３の内部に記録される遷移状態情報の遷移段数を示し、任意の値に設定可能である。しかし、直列接続段数ｋの値が大きいほど、図２に示した最尤復号回路１０７のビタビ復号精度は高くなるが、信号遅延が長くなり、回路規模が増大することを考慮する必要がある。

図２に示した最尤復号回路１０７のビタビ復号処理において現時間から２(ｋ―１)Ｔの時間を戻した時間での生き残りパスが１個のパスに決定されると、図１１のパスメモリ１０７３の第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋのデータ値は全て一致して、そのデータ値は最尤復号回路１０７の復号出力データとなる。しかしながら、現時間から２(ｋ―１)Ｔの時間を戻した時間で複数個の生き残りパスが存在する場合では第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋのデータ値は一致しないので、それらのデータ値から復号データを判定する必要がある。

図１１に示した本発明の実施の形態１によるパスメモリ１０７３の復号データの判定方法の例としては、多数決による判定処理が実行される。従って、第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋの６個の出力端子は多数決回路１０７３１３の６個の入力端子に接続されているので、多数決回路１０７３１３は６個の入力信号に関して判定処理を実行して復号データを判定するものである。このパスメモリ１０７３の復号データの判定方法の他の例としては、トレースバックによる判定処理等の他の方法を採用することも可能である。

図１２は、図１１に示した本発明の実施の形態１によるパスメモリ１０７３内部の多数決回路１０７３１３の構成を示す図である。

図１２に示すように多数決回路１０７３１は、加算器１０７３１３１と２ビット復号判定回路１０７３１３２とによって構成される。

図１１に示したパスメモリ１０７３内部の最終段の第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋから図１２の多数決回路１０７３１３に供給される６個組の２ビットのパスメモリ最終段データは、加算器１０７３１３１によって加算され、その加算結果は２ビット復号判定回路１０７３１３２の入力端子に供給される。従って、２ビット復号判定回路１０７３１３２は供給された加算結果から復号結果を判定して、２ビットの復号データを生成するものである。

図１３は、図１２に示した本発明の実施の形態１による多数決回路１０７３１３の内部の２ビット復号判定回路１０７３１３２による復号データの判定方法の様子を示す図である。

図１３に示すように、図１２に示した多数決回路１０７３１３の加算器１０７３１３１の加算結果が３未満の場合には復号データを“００”とし、加算結果が３以上９未満の場合には復号データを“０１”とし、加算結果が９以上１５未満の場合には復号データを“１０”とし、加算結果が１５以上の場合には復号データを“１１”として判定を実行する。図１３に示す復号データの判定方法のためのしきい値の数値は、任意の値に設定することができる。例えば、図１３に示す復号データの判定方法のためのしきい値の設定方法の例としては、各復号データ“００”、“０１”、“１０”、“１１”のそれぞれの存在頻度を事前に算出して、頻度の高い符号列の判定範囲が広くなるようにしきい値を設定することも可能である。

図１４は、図１１に示した本発明の実施の形態１によるパスメモリ１０７３内部の多数決回路１０７３１３の他の構成を示す図である。

図１４に示すように多数決回路１０７３１３は、２個の加算器１０７３１３３、１０７３１３４と２個の１ビット復号判定回路１０７３１３５、１０７３１３６とビット結合回路１０７３１３７とによって構成される。

図１１のパスメモリ１０７３の最終段の第ｋ段目の６個の遅延回路１０７３０７_ｋ〜１０７３１２_ｋから図１４の多数決回路１０７３１３の入力端子に供給される６組の２ビットのパスメモリ最終段データは、上位ビットであるパスメモリ最終段データＡと下位ビットであるパスメモリ最終段データＢとにビット分割され、２個の加算器１０７３１３３、１０７３１３４の複数の入力端子に供給される。第１の加算器１０７３１３３による加算結果は第１の１ビット復号判定回路１０７３１３５の入力端子に供給される一方、第２の加算器１０７３１３４による加算結果は第２の１ビット復号判定回路１０７３１３６の入力端子に供給される。２個の１ビット復号判定回路１０７３１３５、１０７３１３６は供給された加算結果から復号結果を判定して、第１の１ビット復号判定回路１０７３１３５は上位ビットの復号データＡを生成して、第２の１ビット復号判定回路１０７３１３６は下位ビットの復号データＢを生成する。

尚、第１の１ビット復号判定回路１０７３１３５から生成される復号データＡは、第２の１ビット復号判定回路１０７３１３６から生成される復号データＢに対して１タイミング前の１ビット復号データとなっている。第１の１ビット復号判定回路１０７３１３５からの復号データＡと第２の１ビット復号判定回路１０７３１３６からの復号データＢはビット結合回路１０７３１３７によりビット結合され、ビット結合された２ビットの復号データとして多数決回路１０７３１３の出力端子から出力される。

図１５は、図１４に示した本発明の実施の形態１による多数決回路１０７３１３内部の２個の１ビット復号判定回路１０７３１３５、１０７３１３６による復号データの判定方法の様子を示す図である。

図１５に示すように、１ビット復号判定回路１０７３１３５、１０７３１３６は加算器１０７３１３３、１０７３１３４の加算結果が３未満の場合には復号データを“０”とし、加算結果が３以上の場合には復号データを“１”として判定を実行する。また図１５に示す復号データの判定方法のためのしきい値の数値は、任意の値に設定することができる。

《波形等化回路のＦＩＲフィルタの構成》
図１６は、図１に示した本発明の実施の形態１による再生装置で、クロック生成回路１１２から供給される周波数(１／２)・ｆｃｈを有するハーフ・クロックによって動作する波形等化回路１０６のＦＩＲフィルタの構成を示す図である。

図１６に示すように、波形等化回路１０６のＦＩＲフィルタは、複数の遅延回路１０６０１〜１０６０４と複数の乗算回路１０６０５〜１０６０９と加算回路１０６１０とによって構成されている。従って、補間回路１０５の出力からのデジタル補間再生信号は、４段直列接続の遅延回路１０６０１、１０６０２、１０６０３、１０６０４によって遅延される。第１乗算回路１０６０５は補間回路１０５の出力からのデジタル補間再生信号と第１タップ係数Ｃ_０とを乗算して、第２乗算回路１０６０６は第１遅延回路１０６０１の遅延出力信号と第２タップ係数Ｃ_１とを乗算し、第３乗算回路１０６０７は第２遅延回路１０６０２の遅延出力と第３タップ係数Ｃ_２とを乗算する。第４乗算回路１０６０８は第３遅延回路１０６０３の遅延出力と第４タップ係数Ｃ_３とを乗算して、第５乗算回路１０６０９は第４遅延回路１０６０４の遅延出力と第５タップ係数Ｃ_４とを乗算する。加算回路１０６１０は、５個の乗算回路１０６０５、１０６０６、１０６０７、１０６０８、１０６０９からの乗算出力信号の加算を実行して加算結果を図２の最尤復号回路１０７の入力端子に供給する。波形等化回路１０６のＦＩＲフィルタの第１タップ係数Ｃ_０と第２タップ係数Ｃ_１と第３タップ係数Ｃ_２と第４タップ係数Ｃ_３と第５タップ係数Ｃ_４とは、パーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)のＰＲ特性に応じて決定され、各タップ係数の値は事前に設定されているものである。

図１６に示した本発明の実施の形態１による波形等化回路１０６のＦＩＲフィルタは、図１に示した本発明の実施の形態１による再生装置のクロック生成回路１１２から供給される周波数(１／２)・ｆｃｈを有するハーフ・クロックによって動作するものである。従って、図１６の波形等化回路１０６のＦＩＲフィルタの４段直列接続の遅延回路１０６０１、１０６０２、１０６０３、１０６０４も、周波数(１／２)・ｆｃｈを有するハーフ・クロックによって動作するものである。その結果、図１６の波形等化回路１０６のＦＩＲフィルタの直列接続の遅延回路１０６０１〜１０６０４が周波数ｆｃｈを有するフル・クロックにより動作する場合と比較して、ハーフ・クロックによって動作する図１６の波形等化回路１０６のＦＩＲフィルタの直列接続の遅延回路１０６０１〜１０６０４の直列タップ数を低減することが可能となるものである。

尚、図１６に示した本発明の実施の形態１による波形等化回路１０６のＦＩＲフィルタのタップ数が５の場合について説明したが、これにのみ限定されるものではなく、その他のタップ数を使用することも可能である。

更に、図１６に示した波形等化回路１０６のＦＩＲフィルタの第１タップ係数Ｃ_０と第２タップ係数Ｃ_１と第３タップ係数Ｃ_２と第４タップ係数Ｃ_３と第５タップ係数Ｃ_４とは、パーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)のＰＲ特性に応じて決定され、各タップ係数の値は事前に設定されているものとしたが、ＬＭＳ(Least Mean Square)アルゴリズム等によって適応的に決定されることも可能である。

尚、上述の説明ではパーシャルレスポンスはＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)のように変数ａ，ｂ，ｃ，ｄ，ｅで記述したものであるが、各変数は適応的に変化させる値でも良いし固定値でも良い。

また、ＰＲＭＬ復号を実行するためのパーシャルレスポンスＰＲの拘束長も、拘束長５にのみ限定されるものではなく、その他の拘束長を使用することも可能である。

更に図１乃至図１６を参照して説明した本発明の実施の形態１による再生装置では、波形等化回路１０６と最尤復号回路１０７には、半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとしてクロック生成回路１１２から供給されているが、ハーフ・クロックにのみ限定されるものではなく、その他の分周数を使用する低速クロックを採用することも可能である。

例えば、図１に示した本発明の実施の形態１による再生装置において、クロック生成回路１１２の分周数を４に設定することによって、クロック生成回路１１２はチャネル・クロックの周波数ｆｃｈを４分周した周波数１／４・ｆｃｈを有するクォーター・クロックを生成する。従って、クロック生成回路１１２により生成される周波数１／４・ｆｃｈを有するクォーター・クロックが、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７とに動作クロックとして供給される。この場合には、図５に示した状態遷移図は４ビットデータに応答して１つの状態遷移を実行するタイプとされて、図６に示したトレリス線図も４ビットデータに応答するタイプとされる。従って、上述の場合には、上述したクォーター・クロックが供給される最尤復号回路１０７は最新の４つのデータに応答して復号動作を実行するものであり、上述したクォーター・クロックが供給される波形等化回路１０６は図１６に示したＦＩＲフィルタのタップ数が半減されたＦＩＲフィルタによって構成されるものである。

《実施の形態１による作用・効果》
図１乃至図１６を参照して説明した本発明の実施の形態１によれば、以下に説明する作用・効果を奏することが可能となる。

最初に、半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックがフェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７とに動作クロックとして供給されるので、これらの回路の消費電力を削減することが可能となる。

次に、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１には、チャネル・クロックの周波数ｆｃｈの半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックの固定周波数が供給されるので、フェーズ・ロックド・ループＰＬＬの動作周波数範囲を縮小することが可能となる。

更に、Ａ／Ｄ変換器１０４のサンプリング制御端子に発振器１１３から供給される非同期サンプリング・クロックの固定周波数(１／２)・ｆｓがチャネル・クロックの周波数ｆｃｈの略２倍の周波数２・ｆｃｈに設定される場合には、Ａ／Ｄ変換器１０４から生成されるデジタル出力信号のＳ／Ｎ比の劣化を軽減することが可能となる。

またＡ／Ｄ変換器１０４のサンプリング制御端子に発振器１１３からに供給される非同期サンプリング・クロックの固定周波数(１／２)・ｆｓがチャネル・クロックの周波数ｆｃｈと略等しく設定される場合には、Ａ／Ｄ変換器１０４の消費電力を削減することが可能となる。

また更に、回路規模が特に大きな最尤復号回路１０７に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給されるので、回路規模が特に大きな最尤復号回路１０７での消費電力を削減することが可能となる。

更に、波形等化回路１０６に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給されるので、周波数ｆｃｈを有するフル・クロックが波形等化回路１０６に動作クロックとして供給される場合と比較して、波形等化回路１０６のＦＩＲフィルタのタップ数を半分に削減することが可能となる。

［実施の形態２］
図１７は、本発明の実施の形態２による再生装置の構成を示す図である。

図１７に示す本発明の実施の形態２による再生装置が図１乃至図１６を参照して説明した本発明の実施の形態１による再生装置と相違するのは、以下の点である。

最初に図１７に示した本発明の実施の形態２による再生装置は、発振器１１３とクロック生成回路１１２との間に接続されその分周数が２に設定された分周器１１５を含むものであり、更に発振器１１３から生成されＡ／Ｄ変換器１０４に供給される非同期サンプリング・クロックの固定周波数が図１に示した本発明の実施の形態１による再生装置の周波数(１／２)・ｆｓの２倍の周波数ｆｓに設定されたものである。

その結果、図１７に示した本発明の実施の形態２による再生装置に配置された分周器１１５は分周数２の分周動作を実行するので、発振器１１３から供給される非同期サンプリング・クロックの固定周波数ｆｓの半分の周波数(１／２)・ｆｓを持つ分周クロックが、分周器１１５からクロック生成回路１１２と補間回路１０５とに供給される。

図１７に示した本発明の実施の形態２による再生装置では、クロック生成回路１１２は、補間係数算出回路１１１での補間係数と分周器１１５からの周波数(１／２)・ｆｓの分周クロックとに応答して、チャネル・クロックの周波数ｆｃｈの半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックを生成するものである。

このように、図１に示した本発明の実施の形態１と同様に、図１７に示した本発明の実施の形態２による再生装置のクロック生成回路１１２により生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックは、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７とに動作クロックとして供給される。

従って、図１に示した本発明の実施の形態１と同様に、図１７に示した本発明の実施の形態２による再生装置によれば、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７の消費電力を削減することが可能となる。

更に図１に示した本発明の実施の形態１と同様に、図１７に示した本発明の実施の形態２による再生装置のフェーズ・ロックド・ループＰＬＬは、クロック生成回路１１２で生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックのみで動作するものであり、上記特許文献４に記載のようにフル・クロックとハーフ・クロックの間で切り替え動作を実行するものではない。その結果、図１に示した本発明の実施の形態１と同様に、図１７に示した本発明の実施の形態２による再生装置のフェーズ・ロックド・ループＰＬＬは、動作周波数範囲を縮小することが可能となる。

更に、図１７に示した本発明の実施の形態２による再生装置では、周波数(１／２)・ｆｓの２倍の周波数ｆｓに設定された非同期サンプリング・クロックが供給されるＡ／Ｄ変換器１０４の出力端子と補間回路１０５の入力端子との間にはフィルタ１１４が接続されている。例えば、フィルタ１１４がデジタルローパスフィルタにより構成されることで、フィルタ１１４は高周波の非同期サンプリング・クロックが供給されるＡ／Ｄ変換器１０４の出力の高周波ノイズを低減するものである。

上述したように図１７に示した本発明の実施の形態２による再生装置では、発振器１１３とクロック生成回路１１２との間には、分周数２の分周器１１５が接続されている。従って、発振器１１３から生成される固定周波数ｆｓを有する非同期サンプリング・クロックに応答して、分周器１１５は分周数２の分周動作を実行するので、分周器１１５の出力からは周波数１／２・ｆｓを有するハーフ・サンプリング・クロックが生成される。周波数１／２・ｆｓを有するハーフ・サンプリング・クロックは、補間回路１０５とクロック生成回路１１２に供給される。

図１７に示した本発明の実施の形態２による再生装置でもフェーズ・ロックド・ループＰＬＬの補間係数算出回路１１１によって算出される補間係数は、補間回路１０５だけではなくクロック生成回路１１２にも供給されている。その結果、クロック生成回路１１２は、補間係数算出回路１１１での補間係数と分周器１１５からの周波数(１／２)・ｆｓを有するハーフ・サンプリング・クロックとに応答して、チャネル・クロックの周波数ｆｃｈの半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックを生成する。このようにクロック生成回路１１２により生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックは、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１と、波形等化回路１０６と、最尤復号回路１０７とに動作クロックとして供給される。

図１７に示した本発明の実施の形態２による再生装置でも、位相誤差検出回路１０９は補間回路１０５のデジタル補間再生信号のゼロクロスの前後の２個のデジタル補間再生信号の絶対値の誤差を検出する。ループフィルタ１１０は位相誤差検出回路１０９のデジタル誤差成分の平均値を算出して、補間係数算出回路１１１はループフィルタ１１０のデジタル出力信号に応答して補間回路１０５の出力でのゼロクロスの前後の２個のデジタル補間再生信号の絶対値が等しくなるようなタイミングのチャネル・クロックを生成するための補間係数を算出する。

このように位相補償デジタル補間回路として機能するフェーズ・ロックド・ループＰＬＬに含まれた補間回路１０５には、分周器１１５から周波数(１／２)・ｆｓを有するハーフ・サンプリング・クロックが供給されている。周波数(１／２)・ｆｓを有するハーフ・サンプリング・クロックに応答した補間回路１０５の補間動作によって、位相補償補間再生データが生成される。すなわち、フェーズ・ロックド・ループＰＬＬの補間回路１０５は光ピックアップ１０２により読み出されるアナログＲＦ信号に応答する補間回路１０５の出力でのデジタル補間再生信号のチャネル・クロックの位相とＡ／Ｄ変換器１０４のサンプリング・クロック(固定周波数ｆｓの非同期サンプリング・クロック)との間の位相のずれを補償することによって、出力補間再生データを生成するものである。

《実施の形態２による作用・効果》
図１７に示した本発明の実施の形態２による再生装置によれば、図１乃至図１６を参照して説明した本発明の実施の形態１による作用・効果だけではなく、以下に説明する作用・効果を奏することが可能となる。

すなわち、Ａ／Ｄ変換器１０４の出力端子にフィルタ１１４が接続されているので、Ａ／Ｄ変換器１０４の出力のノイズを低減することが可能となる。

［実施の形態３］
図１８は、本発明の実施の形態３による再生装置の構成を示す図である。

図１８に示す本発明の実施の形態３による再生装置が図１７に示した本発明の実施の形態２と相違するのは、以下の点である。

最初に図１８に示した本発明の実施の形態３による再生装置では、図１７に示した本発明の実施の形態２による再生装置のように分周器１１５の出力から周波数１／２・ｆｓを有するハーフ・サンプリング・クロックが補間回路１０５に供給されるのではなく、発振器１１３から周波数ｆｓを有するフル・サンプリング・クロックが補間回路１０５に供給されている。その結果、図１８に示した本発明の実施の形態３による再生装置では、Ａ／Ｄ変換器１０４と補間回路１０５とに発振器１１３から周波数ｆｓを有するフル・サンプリング・クロックが補間回路１０５に供給されている。

従って、Ａ／Ｄ変換器１０４と補間回路１０５に発振器１１３から周波数１／２・ｆｓを有するハーフ・サンプリング・クロックが供給される方式の図１に示した本発明の実施の形態１による再生装置と比較して、図１８に示した本発明の実施の形態３による再生装置ではＡ／Ｄ変換器１０４と補間回路１０５の各データ出力回数を２倍に増加することが可能となる。すなわち、図１８に示した本発明の実施の形態３による再生装置によれば、Ａ／Ｄ変換器１０４からのデジタル再生信号の出力回数と補間回路１０５からのデジタル補間再生信号の出力回数とを増加することが可能となり、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作に好適な高精度の再生動作を実行することが可能となる。

《実施の形態３による作用・効果》
図１８に示した本発明の実施の形態３による再生装置によれば、図１乃至図１６を参照して説明した本発明の実施の形態１による作用・効果だけではなく、以下に説明する作用・効果を奏することが可能となる。

すなわち、図１８に示す本発明の実施の形態３による再生装置によれば、Ａ／Ｄ変換器１０４と補間回路１０５のデータ出力回数の増加が可能となり、高精度の再生動作を実行することが可能となる。

［実施の形態４］
図１９は、本発明の実施の形態４による再生装置の構成を示す図である。

最初に、図１９に示す本発明の実施の形態４による再生装置では、図１８に示した本発明の実施の形態３による再生装置と同様に、Ａ／Ｄ変換器１０４と補間回路１０５とに発振器１１３から周波数ｆｓを有するフル・サンプリング・クロックが補間回路１０５に供給されている。

しかし、図１９に示す本発明の実施の形態４による再生装置では、図１８に示した本発明の実施の形態３による再生装置とは異なり、クロック生成回路１１２は補間係数算出回路１１１の補間係数と発振器１１３からの周波数ｆｓを有するフル・サンプリング・クロックとに応答してチャネル・クロックの周波数ｆｃｈを有するフル・クロックを生成する。このようにクロック生成回路１１２により生成される周波数ｆｃｈを有するフル・クロックは、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１に供給される。

従って、図１９に示す本発明の実施の形態４による再生装置では、Ａ／Ｄ変換器１０４と補間回路１０５は発振器１１３からの周波数ｆｓを有するフル・サンプリング・クロックによって動作して、更にフェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とはクロック生成回路１１２によって生成される周波数ｆｃｈを有するフル・クロックによって動作する。

その結果、図１９に示す本発明の実施の形態４による再生装置によれば、Ａ／Ｄ変換器１０４からのデジタル再生信号の出力回数と補間回路１０５からのデジタル補間再生信号の出力回数とを増加することが可能となり、フェーズ・ロックド・ループＰＬＬの位相補償デジタル補間動作の精度を向上することが可能となる。このようにして、図１９に示す本発明の実施の形態４による再生装置によれば、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作に好適な高精度の再生動作を実行することが可能となる。

更に、図１９に示す本発明の実施の形態４による再生装置では、クロック生成回路１１２には分周数２の分周動作を実行する分周器１１５が接続され、分周器１１５の出力からチャネル・クロックの周波数ｆｃｈの半分の周波数(１／２)・ｆｃｈを有するハーフ・クロックが生成される。このように分周器１１５により生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックは、波形等化回路１０６と最尤復号回路１０７とに動作クロックとして供給される。

《実施の形態４による作用・効果》
図１９に示した本発明の実施の形態４によれば、以下に説明する作用・効果を奏することが可能となる。

最初に、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１にはクロック生成回路１１２によって生成される周波数ｆｃｈを有するフル・クロックの固定周波数が供給されるので、フェーズ・ロックド・ループＰＬＬの動作周波数範囲を縮小することが可能となる。

また図１９に示した本発明の実施の形態４による再生装置では、Ａ／Ｄ変換器１０４と補間回路１０５とに発振器１１３から周波数ｆｓを有するフル・サンプリング・クロックが補間回路１０５に供給されているので、Ａ／Ｄ変換器１０４と補間回路１０５のデータ出力回数の増加が可能となって、高精度の再生動作を実行することが可能となる。

また更に図１９に示した本発明の実施の形態４による再生装置では、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とはクロック生成回路１１２から生成される周波数ｆｃｈを有するフル・クロックによって動作するので、フェーズ・ロックド・ループＰＬＬの位相補償デジタル補間動作の精度を向上することが可能となる。

更に図１９に示した本発明の実施の形態４による再生装置では、回路規模が特に大きな最尤復号回路１０７に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給されるので、回路規模が特に大きな最尤復号回路１０７での消費電力を削減することが可能となる。

更に図１９に示した本発明の実施の形態４による再生装置では、波形等化回路１０６に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給されるので、周波数ｆｃｈを有するフル・クロックが波形等化回路１０６に動作クロックとして供給される場合と比較して、波形等化回路１０６のＦＩＲフィルタのタップ数を半分に削減することが可能となる。

［実施の形態５］
図２０は、本発明の実施の形態５による再生装置の構成を示す図である。

まず、図２０に示す本発明の実施の形態５による再生装置が図１９に示した本発明の実施の形態４による再生装置と相違するのは、以下の点である。

すなわち、図２０に示す本発明の実施の形態５による再生装置では、図１９に示した本発明の実施の形態４による再生装置のように分周器１１５から生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックが波形等化回路１０６に供給されるのではなく、クロック生成回路１１２により生成される周波数ｆｃｈを有するフル・クロックが波形等化回路１０６に供給されている。

従って、図２０に示す本発明の実施の形態５による再生装置の波形等化回路１０６には周波数ｆｃｈを有するフル・クロックが供給されるので、この波形等化回路１０６として図１６に示した本発明の実施の形態１において周波数(１／２)・ｆｃｈを有するハーフ・クロックにより動作する波形等化回路１０６のＦＩＲフィルタを使用することはできない。

《フル・クロックにより動作する波形等化回路のＦＩＲフィルタの構成》
図２１は、図２０に示す本発明の実施の形態５による再生装置でクロック生成回路１１２から供給される周波数ｆｃｈを有するフル・クロックによって動作する波形等化回路１０６のＦＩＲフィルタの構成を示す図である。

図１６に示した本発明の実施の形態１の波形等化回路１０６のＦＩＲフィルタは周波数(１／２)・ｆｃｈを有するハーフ・クロックにより動作するのに対して、図２１に示す本発明の実施の形態５による波形等化回路１０６のＦＩＲフィルタは２倍の周波数ｆｃｈを有するフル・クロックによって動作するものである。従って、図１６に示した本発明の実施の形態１による波形等化回路１０６のＦＩＲフィルタのタップ数が５であったのに対して、図２１に示した本発明の実施の形態５による波形等化回路１０６のＦＩＲフィルタのタップ数は９に増加されている。

すなわち、図２１に示した本発明の実施の形態５による波形等化回路１０６のＦＩＲフィルタでは、１個の遅延回路の遅延時間が図１６に示した本発明の実施の形態１の場合の遅延時間の半分となっているので、図２１の複数の遅延回路１２４０１〜１２４０８の段数が図１６の複数の遅延回路１０６０１〜１０６０４の段数４の２倍の８に設定されている。

従って、図２１に示すように、波形等化回路１０６のＦＩＲフィルタは、８個の遅延回路１２４０１〜１２４０８と９個の乗算回路１２４０９〜１２４１７と加算回路１２４１８とによって構成されている。すなわち、補間回路１０５の出力からのデジタル補間再生信号は、８段直列接続された遅延回路１２４０１〜１２４０８により遅延される。第１乗算回路１２４０９は補間回路１０５の出力からのデジタル補間再生信号と第１タップ係数Ｃ_０’とを乗算して、第２乗算回路１２４１０は第１遅延回路１２４０１の遅延出力信号と第２タップ係数Ｃ_１’とを乗算して、第３乗算回路１２４１１は第２遅延回路１２４０２の遅延出力と第３タップ係数Ｃ_２’とを乗算する。第４乗算回路１２４１２は第３遅延回路１２４０３の遅延出力と第４タップ係数Ｃ_３’とを乗算して、第５乗算回路１２４１３は第４遅延回路１２４０４の遅延出力と第５タップ係数Ｃ_４’とを乗算して、第６乗算回路１２４１４は第５遅延回路１２４０５の遅延出力と第６タップ係数Ｃ_５’とを乗算する。第７乗算回路１２４１５は第６遅延回路１２４０６の遅延出力と第７タップ係数Ｃ_６’とを乗算して、第８乗算回路１２４１６は第７遅延回路１２４０７の遅延出力と第８タップ係数Ｃ_７’とを乗算して、第９乗算回路１２４１７は第８遅延回路１２４０８の遅延出力と第９タップ係数Ｃ_８’とを乗算する。

図２１に示す波形等化回路１０６のＦＩＲフィルタの加算回路１２４１８は９個の乗算回路１２４０９〜１２４１７からの乗算出力信号の加算を実行して、その加算結果を図２０の最尤復号回路１０７の入力端子に供給する。波形等化回路１０６のＦＩＲフィルタの第１タップ係数Ｃ_０’から第９タップ係数Ｃ_８’までの各タップ係数は、パーシャルレスポンスＰＲ(ａ，ｂ，ｃ，ｄ，ｅ)のＰＲ特性に応じて決定され、各タップ係数の値は事前に設定されているものである。

《実施の形態５による作用・効果》
図２０と図２１に示した本発明の実施の形態５によれば、以下に説明する作用・効果を奏することが可能となる。

最初に、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９、ループフィルタ１１０、補間係数算出回路１１１にはクロック生成回路１１２によって生成される周波数ｆｃｈを有するフル・クロックの固定周波数が供給されるので、フェーズ・ロックド・ループＰＬＬの動作周波数範囲を縮小することが可能となる。

また図２０に示した本発明の実施の形態５による再生装置では、Ａ／Ｄ変換器１０４と補間回路１０５とに発振器１１３から周波数ｆｓを有するフル・サンプリング・クロックが補間回路１０５に供給されているので、Ａ／Ｄ変換器１０４と補間回路１０５のデータ出力回数の増加が可能となって、高精度の再生動作を実行することが可能となる。

また更に図２０に示した本発明の実施の形態４による再生装置では、フェーズ・ロックド・ループＰＬＬの位相誤差検出回路１０９とループフィルタ１１０と補間係数算出回路１１１とはクロック生成回路１１２から生成される周波数ｆｃｈを有するフル・クロックによって動作するので、フェーズ・ロックド・ループＰＬＬの位相補償デジタル補間動作の精度を向上することが可能となる。

更に図２０に示した本発明の実施の形態５による再生装置では、波形等化回路１０６に周波数ｆｃｈを有するフル・クロックが動作クロックとして供給されるので、波形等化回路１０６に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給される場合と比較して、波形等化回路１０６のＦＩＲフィルタの波形等化特性の特性バラツキを半分に削減することが可能となる。

更に図２０に示した本発明の実施の形態５による再生装置では、回路規模が特に大きな最尤復号回路１０７に周波数(１／２)・ｆｃｈを有するハーフ・クロックが動作クロックとして供給されるので、回路規模が特に大きな最尤復号回路１０７での消費電力を削減することが可能となる。

［実施の形態６］
図２２は、本発明の実施の形態６による再生装置の構成を示す図である。

まず、図２２に示す本発明の実施の形態６による再生装置が図２０に示した本発明の実施の形態５による再生装置と相違するのは、以下の点である。

最初に、図２２に示す本発明の実施の形態６による再生装置には、クロック生成回路１１２によって生成される周波数ｆｃｈを有するフル・クロックが供給される第２最尤復号回路１１６が波形等化回路１０６の出力端子に接続されている。

従って、分周器１１５から生成される周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される第１最尤復号回路１０７による最尤復号能力よも、クロック生成回路１１２によって生成される周波数ｆｃｈを有するフル・クロックが供給される第２最尤復号回路１１６による最尤復号能力が高いものである。その結果、図２２に示す本発明の実施の形態６による再生装置は、上述したＢＤＸＬ拡張規格に準拠する光ディスク１０１の再生動作を実行する際に高密度記録の光ディスク１０１から微弱信号や汚れや傷の付着した記憶領域の読み出し信号が読み出される場合であっても、周波数ｆｃｈを有するフル・クロックが供給される第２最尤復号回路１１６は高精度の最尤復号を実行することが可能である。

しかし、周波数(１／２)・ｆｃｈを有するハーフ・クロックが供給される第１最尤復号回路１０７と比較して周波数ｆｃｈを有するフル・クロックが供給される第２最尤復号回路１１６は最尤復号能力が高いものである一方、消費電力が大きいと言う問題がある。

この問題を解消するために、図２２に示す本発明の実施の形態６による再生装置には、選択回路１１７と誤り訂正回路(ＥＣＣ)１１８とコントローラ１１９が追加されている。すなわち、コントローラ１１９からの選択指示信号に応答して、選択回路１１７は低消費電力と低最尤復号能力の第１最尤復号回路１０７からの第１最尤復号出力信号と高消費電力と高最尤復号能力の第２最尤復号回路１１６からの第２最尤復号出力信号とのいずれか一方を選択して２値化出力回路１０８の入力に供給する。

図２２に示す本発明の実施の形態６による再生装置における再生動作開始直後では、コントローラ１１９からの選択指示信号に応答して、選択回路１１７は低消費電力と低最尤復号能力の第１最尤復号回路１０７からの第１最尤復号出力信号を選択して２値化出力回路１０８の入力に供給する。

従って、低消費電力と低最尤復号能力の第１最尤復号回路１０７からの第１最尤復号出力信号に応答して、２値化出力回路１０８は情報再生２値化出力信号を生成する。２値化出力回路１０８の出力に誤り訂正回路(ＥＣＣ)１１８が接続されているので、２値化出力回路１０８の出力に若干の読み出しエラーが含まれていても誤り訂正回路(ＥＣＣ)１１８は若干の読み出しエラーの誤り訂正を実行して正確な情報再生２値化出力信号を生成する。しかしながら、２値化出力回路１０８の出力の読み出しエラーのエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過すると、誤り訂正回路(ＥＣＣ)１１８は正確な情報再生２値化出力信号を生成できなくなる。コントローラ１１９は誤り訂正回路(ＥＣＣ)１１８での誤り訂正動作を監視することにより、２値化出力回路１０８の出力の読み出しエラーのエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過することを検出する。従って、その検出結果を反映したコントローラ１１９からの選択指示信号に応答して、選択回路１１７の動作は低消費電力と低最尤復号能力の第１最尤復号回路１０７の第１最尤復号出力信号の選択動作から高消費電力と高最尤復号能力の第２最尤復号回路１１６の第２最尤復号出力信号の選択動作に切り替えられる。

従って、高消費電力と高最尤復号能力の第２最尤復号回路１１６の最尤復号動作の開始によって、２値化出力回路１０８の出力の読み出しエラーのエラーレートが低下して、誤り訂正回路(ＥＣＣ)１１８は正確な情報再生２値化出力信号を再度生成するようになる。

《最尤復号回路の選択動作》
図２３は、図２２に示す本発明の実施の形態６による再生装置における選択回路１１７による第１最尤復号回路１０７の出力信号の選択動作から第２最尤復号回路１１６の出力信号の選択動作への切り替え動作を説明する図である。

図２３に示すように、最初のステップ１２６００で図２２に示す本発明の実施の形態６による再生装置における再生動作が開始されると、次のステップ１２６０１でコントローラ１１９からの選択指示信号に応答して選択回路１１７は低消費電力と低最尤復号能力の第１最尤復号回路１０７からの第１最尤復号出力信号を選択して２値化出力回路１０８の入力に供給する。従って、このステップ１２６０１では、第１最尤復号回路１０７を使用した再生動作が開始される。

その次のステップ１２６０２では、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の記録セクター毎に、低消費電力と低最尤復号能力の第１最尤復号回路１０７を使用した再生動作が可能であるかが判定される。この判定は、コントローラ１１９が誤り訂正回路(ＥＣＣ)１１８での誤り訂正動作を監視することにより、第１最尤復号回路１０７の復号出力が供給される２値化出力回路１０８の読み出しエラーのエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過するか否かを検出するものである。エラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過する場合には第１最尤復号回路１０７を使用した再生動作が不可能であると判定され、エラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過しない場合には第１最尤復号回路１０７を使用した再生動作が可能であると判定される。

このステップ１２６０２で第１最尤復号回路１０７を使用した再生動作が不可能であると判定された場合には、次のステップ１２６０３に移行して、再生動作が不可能であると判定された記録セクターのセクター先頭位置に光ピックアップ１０３の再生位置が移動される。ステップ１２６０２で第１最尤復号回路１０７を使用した再生動作が可能であると判定された場合には、ステップ１２６０７に移行して光ディスク１０１の全ての記録セクターの第１最尤復号回路１０７を使用した再生動作が実行される。

ステップ１２６０３の次のステップ１２６０４では、選択回路１１７の選択動作の切り替えにより高消費電力と高最尤復号能力の第２最尤復号回路１１６を使用する上述した記録セクターのセクター先頭位置からの再生動作が開始される。

次のステップ１２６０５では、ＢＤＸＬ拡張規格に準拠する光ディスク１０１の記録セクター毎に、高消費電力と高最尤復号能力の第２最尤復号回路１１６を使用した再生動作が可能であるかが判定される。この判定も、コントローラ１１９が誤り訂正回路(ＥＣＣ)１１８での誤り訂正動作を監視することにより、第２最尤復号回路１１６の復号出力が供給される２値化出力回路１０８の読み出しエラーのエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過するか否かを検出するものである。

ステップ１２６０５での判定によってエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過して第２最尤復号回路１１６を使用した再生動作が不可能と判定される場合には、ステップ１２６０６で光ディスク１０１が異常であるとして再生動作が終了される。ステップ１２６０５での判定によってエラーレートが誤り訂正回路(ＥＣＣ)１１８の誤り訂正能力を超過せずに第２最尤復号回路１１６を使用した再生動作が可能と判定される場合には、ステップ１２６０７に移行して光ディスク１０１の全ての記録セクターの第２最尤復号回路１１６を使用した再生動作が実行される。

ステップ１２６０７において光ディスク１０１の全記録セクターの再生動作が完了したと判定された場合にはステップ１２６０８で再生動作が終了されて、ステップ１２６０７において光ディスク１０１の全記録セクターの再生動作が完了していないと判定された場合には最初のステップ１２６０１の第１最尤復号回路１０７を使用した再生動作に復帰する。

更に、図２３に示した本発明の実施の形態６による再生装置の再生動作では、光ディスク１０１の種類がＣＤかＤＶＤか通常のＢＤかＢＤＸＬ拡張規格に準拠するＢＤかを示す種別情報に従って選択回路１１７の選択動作の初期設定を決定することも可能である。すなわち、光ディスク１０１の管理領域のディスク種別情報が光ディスク１０１の種類がＣＤかＤＶＤか通常のＢＤかを示す場合には、選択回路１１７の選択動作の初期設定をステップ１２６０１の第１最尤復号回路１０７を使用した再生動作にセットするものとする。また光ディスク１０１の管理領域のディスク種別情報が光ディスク１０１の種類がＢＤＸＬ拡張規格に準拠するＢＤであることを示す場合には、ステップ１２６０１の第１最尤復号回路１０７を使用する再生動作を省略して、選択回路１１７の選択動作の初期設定をステップ１２６０４での第２最尤復号回路１１６を使用する再生動作に直接セットすることも可能である。

更に図２３に示した本発明の実施の形態６による再生装置の再生動作では、光ディスク１０１の回転速度に従って選択回路１１７の選択動作の初期設定を決定することも可能である。すなわち、スピンドルモータ１０３の回転数から光ディスク１０１が比較的低い再生速度で回転することを検出した場合には、選択回路１１７の選択動作の初期設定をステップ１２６０１の第１最尤復号回路１０７を使用した再生動作にセットするものとする。またスピンドルモータ１０３の回転数から光ディスク１０１が比較的高い再生速度で回転することを検出した場合には、ステップ１２６０１での第１最尤復号回路１０７を使用する再生動作を省略して、選択回路１１７の選択動作の初期設定をステップ１２６０４での第２最尤復号回路１１６を使用する再生動作に直接セットすることも可能である。

また更に図２３に示した本発明の実施の形態６による再生装置の再生動作では、光ディスク１０１の種別情報と光ディスク１０１の回転速度の組み合わせに従って選択回路１１７の選択動作の初期設定を決定することも可能である。

更に図２３に示した本発明の実施の形態６による再生装置の再生動作では、選択回路１１７の選択動作によって非選択とされた第１最尤復号回路１０７または第２最尤復号回路１１６への動作クロックである周波数(１／２)・ｆｃｈのハーフ・クロックまたは周波数ｆｃｈのフル・クロックの供給を停止することにより消費電力を削減することが可能である。

また、図２３のステップ１２６０２で第１最尤復号回路１０７を使用した再生動作が不可能であるか否かを判定するとしたが、２値化出力回路１０８の読み出しエラーのエラーレートが事前に決定したしきい値より高いか否かを判定することも可能である。

《実施の形態６による作用・効果》
図２２と図２３に示した本発明の実施の形態６によれば、以下に説明する作用・効果を奏することが可能となる。

すなわち、光ディスク１０１の再生状態やディスク種別情報や回転速度等に従って、低消費電力と低最尤復号能力の第１最尤復号回路１０７からの第１最尤復号出力信号と高消費電力と高最尤復号能力の第２最尤復号回路１１６からの第２最尤復号出力信号とから好適な出力信号を選択することが可能となる。

更に上述の選択によって非選択とされた第１最尤復号回路１０７または第２最尤復号回路１１６への動作クロックの供給を停止することにより、消費電力を削減することが可能となる。

［実施の形態７］
図２４は、本発明の実施の形態７による再生装置の構成を示す図である。

まず、図２４に示す本発明の実施の形態７による再生装置が図２２に示した本発明の実施の形態６による再生装置と相違するのは、以下の点である。

すなわち、図２４に示す本発明の実施の形態７による再生装置では、周波数(１／２)・ｆｃｈのハーフ・クロックが供給される第１最尤復号回路１０７の入力端子と周波数ｆｓのフル・サンプリング・クロックが供給される補間回路１０５の出力端子との間に第１波形等化回路１０６が接続され、この第１波形等化回路１０６に分周器１１５から生成される周波数(１／２)・ｆｃｈのハーフ・クロックが供給されるものである。

更に、図２４に示した本発明の実施の形態７による再生装置では、周波数ｆｃｈのフル・クロックが供給される第２最尤復号回路１１６の入力端子と周波数ｆｓのフル・サンプリング・クロックが供給される補間回路１０５の出力端子との間に第２波形等化回路１２０が接続されて、この第２波形等化回路１２０にクロック生成回路１１２により生成される周波数ｆｃｈを有するフル・クロックが供給されるものである。

その結果、補間回路１０５の出力からのデジタル補間再生信号は第１波形等化回路１０６と第２波形等化回路１１６とに供給され、第１波形等化回路１０６は周波数(１／２)・ｆｃｈのハーフ・クロックで波形等化処理を実行して、第２波形等化回路１２０は周波数ｆｃｈのフル・クロックで波形等化処理を実行するものである。第１最尤復号回路１０７は第１波形等化回路１０６の波形等化出力信号を周波数(１／２)・ｆｃｈのハーフ・クロックで最尤復号を実行する一方、第２最尤復号回路１１６は第２波形等化回路１２０の波形等化出力信号を周波数ｆｃｈのフル・クロックで最尤復号を実行する。また、選択回路１１７は第１最尤復号回路１０７の波形等化出力信号と第２最尤復号回路１１６の波形等化出力信号のどちらを出力するかを選択して、選択した波形等化出力信号を２値化出力回路１０８に供給するものである。

更に図２４に示した本発明の実施の形態７による再生装置の再生動作では、選択回路１１７の選択動作によって非選択とされた第１最尤復号回路１０７または第２最尤復号回路１１６への動作クロックである周波数(１／２)・ｆｃｈのハーフ・クロックまたは周波数ｆｃｈのフル・クロックの供給を停止することにより消費電力を削減することが可能である。また更に、図２４に示した本発明の実施の形態７による再生装置の再生動作では、選択回路１１７の選択動作によって非選択とされた第１波形等化回路１０６または第２波形等化回路１２０への動作クロックである周波数(１／２)・ｆｃｈのハーフ・クロックまたは周波数ｆｃｈのフル・クロックの供給を停止することにより消費電力を削減することが可能である。

更に、図２４に示した本発明の実施の形態７による再生装置では、図１に示した本発明の実施の形態１と略同様に、第１波形等化回路１０６と第１最尤復号回路１０７とに周波数(１／２)・ｆｃｈのハーフ・クロックが供給されるので、回路規模が特に大きな第１最尤復号回路１０７での消費電力と第１波形等化回路１０６のＦＩＲフィルタのタップ数とを削減することが可能となる。

また更に図２４に示した本発明の実施の形態７による再生装置では、図２０に示した本発明の実施の形態５による再生装置で周波数ｆｃｈを有するフル・クロックが供給される波形等化回路１０６と同様に、第２波形等化回路１２０に周波数ｆｃｈを有するフル・クロックが供給されるので、第２波形等化回路１２０のＦＩＲフィルタの波形等化特性の特性バラツキを半分に削減することが可能となる。

《実施の形態７による作用・効果》
図２４に示した本発明の実施の形態７による再生装置によれば、図２２と図２３に示した本発明の実施の形態６による作用・効果だけではなく、以下に説明する作用・効果を奏することが可能となる。

すなわち、図２４に示した本発明の実施の形態７による再生装置によれば、第１波形等化回路１０６と第１最尤復号回路１０７に周波数(１／２)・ｆｃｈのハーフ・クロックが供給されるので、第１最尤復号回路１０７での消費電力と第１波形等化回路１０６のＦＩＲフィルタのタップ数とを削減することが可能となる。

更に、図２４に示した本発明の実施の形態７による再生装置によれば、第２波形等化回路１２０に周波数ｆｃｈを有するフル・クロックが供給されるので、第２波形等化回路１２０のＦＩＲフィルタの波形等化特性の特性バラツキを半分に削減することが可能となる。

以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明は再生装置に着脱可能なリムーバブル型ディスクであるＣＤ、ＤＶＤ、ＢＤ等の光ディスクにのみ限定されるものではなく、再生装置に固定された着脱不可能なハードディスク等の固定ディスクの再生装置に適用することも可能である。

１０１…光ディスク
１０２…光ピックアップ
１０３…スピンドルモータ
１０４…Ａ／Ｄ変換器(ＡＤＣ)
１０５…補間回路
１０６…波形等化回路
１０７…最尤復号回路
１０８…２値化出力回路
１０９…位相誤差検出回路
１１０…ループフィルタ
１１１…補間係数算出回路
１１２…クロック生成回路
１１３…発振器

Claims (20)

1. Ａ／Ｄ変換器と、フェーズ・ロックド・ループと、波形等化回路と、最尤復号回路とを具備してなる再生装置であって、
   前記Ａ／Ｄ変換器は、サンプリング・クロックに応答して、情報記録媒体としてのディスクからピックアップによって読み出されるＲＦ信号をデジタル再生信号に変換するものであり、
   前記フェーズ・ロックド・ループは、補間回路を含むものであり、
   前記補間回路は、前記Ａ／Ｄ変換器の出力端子から生成される前記デジタル再生信号に応答して、デジタル補間再生信号を生成するものであり、
   前記フェーズ・ロックド・ループは前記補間回路の出力端子から生成される前記デジタル補間再生信号の生成タイミングを決定するチャネル・クロックを生成することによって、前記サンプリング・クロックの位相と前記チャネル・クロックの位相との間の位相ずれを補償するものであり、
   前記波形等化回路は、前記補間回路から生成される前記デジタル補間再生信号に応答して、波形等化出力信号を生成するものであり、
   前記最尤復号回路は、前記波形等化回路から生成される前記波形等化出力信号に応答して、復号出力信号を生成するものであり、
   前記再生装置は、前記フェーズ・ロックド・ループに接続されたクロック生成器を更に具備するものであり、
   前記クロック生成器は、前記フェーズ・ロックド・ループによって生成される前記チャネル・クロックのチャネル周波数を所定の整数によって分周した動作周波数を有する低速クロックを生成するものであり、
   前記最尤復号回路には前記クロック生成器によって生成される前記低速クロックが動作クロックとして供給され、前記最尤復号回路は前記波形等化回路から生成される前記波形等化出力信号の前記所定の整数に対応する１つの復号処理単位とするデータに応答して、前記復号出力信号を生成する
   ことを特徴とする再生装置。
2. 請求項１において、
   前記フェーズ・ロックド・ループは、位相誤差検出回路とループフィルタと補間係数算出回路とを更に含み、
   前記補間回路は、前記Ａ／Ｄ変換器の前記出力端子から供給される前記デジタル再生信号と前記補間係数算出回路から供給される補間係数とに応答して、前記デジタル補間再生信号を生成して、前記デジタル補間再生信号はそのゼロクロスの前後の２個のデジタル補間再生信号を含むものであり、
   前記位相誤差検出回路の入力端子に前記補間回路から生成される前記デジタル補間再生信号が供給されることによって、前記位相誤差検出回路は前記補間回路の前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の絶対値の誤差を検出するものであり、
   前記ループフィルタは、前記位相誤差検出回路の出力のデジタル誤差成分の平均値を算出するものであり、
   前記補間係数算出回路は、前記ループフィルタから生成されるデジタル出力信号に応答して、前記補間回路から生成される前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の前記絶対値が等しくなるような前記補間係数を算出する
   ことを特徴とする再生装置。
3. 請求項２において、
   前記所定の整数が２に設定されることによって、前記クロック生成器は、前記チャネル周波数の半分の周波数を有するハーフ・クロックを前記低速クロックとして生成するものであり、
   前記最尤復号回路には、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給され、
   前記最尤復号回路は、前記波形等化回路から生成される前記１つの復号処理単位とする前記波形等化出力信号の前記データに応答して、前記復号出力信号を新規に２ビット生成する
   ことを特徴とする再生装置。
4. 請求項３において、
   前記波形等化回路にも、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給され、
   前記波形等化回路は、前記ハーフ・クロックの前記半分の周波数に対応する直列接続段数を有する遅延回路を含むＦＩＲフィルタによって構成された
   ことを特徴とする再生装置。
5. 請求項４において、
   前記フェーズ・ロックド・ループの前記位相誤差検出回路と前記ループフィルタと前記補間係数算出回路にも、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給される
   ことを特徴とする再生装置。
6. 請求項３において、
   前記Ａ／Ｄ変換器に供給される前記サンプリング・クロックの周波数は、前記チャネル・クロックの前記チャネル周波数と実質的に等しく設定された
   ことを特徴とする再生装置。
7. 請求項３において、
   前記Ａ／Ｄ変換器に供給される前記サンプリング・クロックの周波数は、前記チャネル・クロックの前記チャネル周波数の２倍の周波数に実質的に等しく設定された
   ことを特徴とする再生装置。
8. 請求項７において、
   前記２倍の周波数に実質的に等しく設定された前記サンプリング・クロックが供給される前記Ａ／Ｄ変換器の前記出力端子には、前記Ａ／Ｄ変換器のノイズを低減するフィルタが接続された
   ことを特徴とする再生装置。
9. 請求項７において、
   前記補間回路にも、前記チャネル・クロックの前記チャネル周波数の２倍の周波数に実質的に等しく設定された前記サンプリング・クロックが供給される
   ことを特徴とする再生装置。
10. 請求項７において、
    前記クロック生成器は、前記半分の周波数を有する前記ハーフ・クロックと前記チャネル周波数を有するフル・クロックとを生成するものであり、
    前記クロック生成器により生成される前記フル・クロックは、前記フェーズ・ロックド・ループの前記位相誤差検出回路と前記ループフィルタと前記補間係数算出回路とに動作クロックとして供給される
    ことを特徴とする再生装置。
11. 請求項１０において、
    前記波形等化回路に、前記クロック生成器によって生成される前記チャネル周波数を有する前記フル・クロックが動作クロックとして供給され、
    前記波形等化回路は、前記フル・クロックの前記周波数に対応する直列接続段数を有する遅延回路を含むＦＩＲフィルタによって構成された
    ことを特徴とする再生装置。
12. 請求項１１において、
    前記再生装置は、前記波形等化回路に接続された他の最尤復号回路と、前記最尤復号回路と前記他の最尤復号回路とに接続された選択回路とを更に具備して、
    前記他の最尤復号回路は、前記波形等化回路から生成される前記波形等化出力信号と前記クロック生成器から生成される前記チャネル周波数を有する前記フル・クロックとに応答して、他の復号出力信号を生成して、
    前記選択回路は、選択指示信号に応答して、前記他の最尤復号回路から生成される前記他の復号出力信号と前記最尤復号回路から生成される前記復号出力信号とのいずれかを選択する
    ことを特徴とする再生装置。
13. 請求項１１において、
    前記再生装置は、前記補間回路に接続された他の波形等化回路と、前記他の波形等化回路に接続された他の最尤復号回路と、前記最尤復号回路と前記他の最尤復号回路とに接続された選択回路とを更に具備して、
    前記他の波形等化回路は、前記補間回路から生成される前記デジタル補間再生信号と前記クロック生成器から生成される前記チャネル周波数を有する前記フル・クロックとに応答して、他の波形等化出力信号を生成するものであり、
    前記他の最尤復号回路は、前記他の波形等化回路から生成される前記他の波形等化出力信号と前記クロック生成器から生成される前記チャネル周波数を有する前記フル・クロックとに応答して、他の復号出力信号を生成して、
    前記選択回路は、選択指示信号に応答して、前記他の最尤復号回路から生成される前記他の復号出力信号と前記最尤復号回路から生成される前記復号出力信号とのいずれかを選択する
    ことを特徴とする再生装置。
14. 請求項３において、
    前記Ａ／Ｄ変換器と、前記波形等化回路と、前記最尤復号回路と、前記フェーズ・ロックド・ループに含まれた前記補間回路と前記位相誤差検出回路と前記ループフィルタと前記補間係数算出回路とは、再生半導体集積回路の半導体チップに集積化された
    ことを特徴とする再生装置。
15. 請求項３において、
    前記チャネル・クロックの前記チャネル周波数を決定する前記チャネル・クロックの周期は、ブルーレイディスクの拡張規格に準拠した前記ディスクの記録面の最短マーク長を有する最短記録マークから読み出される前記ＲＦ信号の周期の実質的に半分に設定された
    ことを特徴とする再生装置。
16. Ａ／Ｄ変換器と、フェーズ・ロックド・ループと、波形等化回路と、最尤復号回路とを具備してなる再生装置の動作方法であって、
    前記Ａ／Ｄ変換器は、サンプリング・クロックに応答して、情報記録媒体としてのディスクからピックアップによって読み出されるＲＦ信号をデジタル再生信号に変換するものであり、
    前記フェーズ・ロックド・ループは、補間回路を含むものであり、
    前記補間回路は、前記Ａ／Ｄ変換器の出力端子から生成される前記デジタル再生信号に応答して、デジタル補間再生信号を生成するものであり、
    前記フェーズ・ロックド・ループは前記補間回路の出力端子から生成される前記デジタル補間再生信号の生成タイミングを決定するチャネル・クロックを生成することによって、前記サンプリング・クロックの位相と前記チャネル・クロックの位相との間の位相ずれを補償するものであり、
    前記波形等化回路は、前記補間回路から生成される前記デジタル補間再生信号に応答して、波形等化出力信号を生成するものであり、
    前記最尤復号回路は、前記波形等化回路から生成される前記波形等化出力信号に応答して、復号出力信号を生成するものであり、
    前記再生装置は、前記フェーズ・ロックド・ループに接続されたクロック生成器を更に具備するものであり、
    前記クロック生成器は、前記フェーズ・ロックド・ループによって生成される前記チャネル・クロックのチャネル周波数を所定の整数によって分周した動作周波数を有する低速クロックを生成するものであり、
    前記最尤復号回路には前記クロック生成器によって生成される前記低速クロックが動作クロックとして供給され、前記最尤復号回路は前記波形等化回路から生成される前記波形等化出力信号の前記所定の整数に対応する１つの復号処理単位とするデータに応答して、前記復号出力信号を生成する
    ことを特徴とする再生装置の動作方法。
17. 請求項１６において、
    前記フェーズ・ロックド・ループは、位相誤差検出回路とループフィルタと補間係数算出回路とを更に含み、
    前記補間回路は、前記Ａ／Ｄ変換器の前記出力端子から供給される前記デジタル再生信号と前記補間係数算出回路から供給される補間係数とに応答して、前記デジタル補間再生信号を生成して、前記デジタル補間再生信号はそのゼロクロスの前後の２個のデジタル補間再生信号を含むものであり、
    前記位相誤差検出回路の入力端子に前記補間回路から生成される前記デジタル補間再生信号が供給されることによって、前記位相誤差検出回路は前記補間回路の前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の絶対値の誤差を検出するものであり、
    前記ループフィルタは、前記位相誤差検出回路の出力のデジタル誤差成分の平均値を算出するものであり、
    前記補間係数算出回路は、前記ループフィルタから生成されるデジタル出力信号に応答して、前記補間回路から生成される前記デジタル補間再生信号の前記ゼロクロスの前後の前記２個のデジタル補間再生信号の前記絶対値が等しくなるような前記補間係数を算出する
    ことを特徴とする再生装置の動作方法。
18. 請求項１７において、
    前記所定の整数が２に設定されることによって、前記クロック生成器は、前記チャネル周波数の半分の周波数を有するハーフ・クロックを前記低速クロックとして生成するものであり、
    前記最尤復号回路には、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給され、
    前記最尤復号回路は、前記波形等化回路から生成される前記１つの復号処理単位とする前記波形等化出力信号の前記データに応答して、前記復号出力信号を新規に２ビット生成する
    ことを特徴とする再生装置の動作方法。
19. 請求項１８において、
    前記波形等化回路にも、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給され、
    前記波形等化回路は、前記ハーフ・クロックの前記半分の周波数に対応する直列接続段数を有する遅延回路を含むＦＩＲフィルタによって構成された
    ことを特徴とする再生装置の動作方法。
20. 請求項１９において、
    前記フェーズ・ロックド・ループの前記位相誤差検出回路と前記ループフィルタと前記補間係数算出回路にも、前記クロック生成器によって生成される前記半分の周波数を有する前記ハーフ・クロックが動作クロックとして供給される
    ことを特徴とする再生装置の動作方法。

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