JP2013236126A

JP2013236126A - 半導体装置

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Publication number: JP2013236126A
Application number: JP2012105425A
Authority: JP
Inventors: Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-02
Filing date: 2012-05-02
Publication date: 2013-11-21
Anticipated expiration: 2032-05-02
Also published as: JP5946318B2

Abstract

【課題】しきい値電圧のばらつきが低減され、高速化、低消費電力化が可能な半導体装置を提供する。
【解決手段】半導体装置を複数のブロックに分けて構成し、ブロック内のトランジスタのボディーに、しきい値電圧を変化させる電位をブロック毎に供給することにより、半導体装置全体のしきい値電圧ばらつきを低減する。また、トランジスタのしきい値電圧を変化させることにより、動作中のブロックが有するトランジスタを高速動作可能とし、停止中のブロックが有するトランジスタのオフ電流を低減する。
【選択図】図１

Description

本発明は、半導体装置に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、表示装置、半導体回路及び電子機器は全て半導体装置である。

近年、半導体集積回路などに代表される半導体装置の多機能化、高集積化、高速化、低消費電力化が強く求められている。これらの要求を実現するためには、半導体装置を構成するトランジスタの微細化や、動作電圧の低電圧化が必要である。また、動作電圧の低電圧化を実現するためには、トランジスタのしきい値電圧を小さくする必要があるが、同時にしきい値電圧のばらつきも少なくする必要がある。

特許文献１には、半導体基板にバイアス用電圧を印加して、トランジスタのしきい値電圧を変化させる方法が示されている。また、特許文献２には、トランジスタの動作時または非動作時に異なるバイアス用電圧を半導体基板に印加して、トランジスタの動作時にしきい値電圧を小さくし、トランジスタの非動作時にしきい値電圧を大きくする方法が示されている。また、特許文献３には、半導体集積回路を複数の領域に分割し、領域ごとに半導体基板に印加するバイアス用電圧を調整する方法が示されている。

特開平７−１７６６２２号公報特開平１１−１２２０４７号公報米国特許第６４４８８４０号明細書

しかしながら、特許文献１に示された方法では、半導体集積回路が有するトランジスタ全体のしきい値電圧が同様に変化するだけであり、ばらつきを低減することができない。また、特許文献２に示された方法では、半導体集積回路が有する個々のトランジスタにバイアス用電圧を印加する必要があるため、トランジスタごとに専用の配線が必要となり、占有面積が大きくなりやすく、高集積化が難しい。また、特許文献３に示された方法では、分割した領域ごとにバイアス用電圧を供給するための具体的な手段について開示されていない。

本発明の一態様は、トランジスタのしきい値ばらつきが低減された半導体装置を提供することを目的の一とする。

本発明の一態様は、高集積化、高速化、低消費電力化が可能な半導体装置を提供することを目的の一とする。

半導体装置を複数のブロックに分けて構成し、ブロック内のトランジスタのボディーに、しきい値電圧を変化させる電位を、スイッチを介してブロック毎に供給することにより、半導体装置のしきい値電圧ばらつきを低減する。

また、動作中のブロックが有するトランジスタのしきい値電圧を小さくして半導体装置を高速動作可能とする。すなわち、同じ動作速度であれば、動作電圧を小さくすることができる。よって、動作電圧の低電圧化が可能な半導体装置を実現することが可能となる。また、停止中のブロックが有するトランジスタのしきい値電圧を大きくしてオフ電流を低減させ、半導体装置の低消費電力化を実現可能とする。

本発明の一態様は、複数のブロックにより構成される半導体装置であって、それぞれのブロックに、論理回路とスイッチを有し、該スイッチはチャネルが形成される半導体層に酸化物半導体を用いたトランジスタを有し、論理回路が有するトランジスタのボディーに電気的に接続されていることを特徴とする。

スイッチを介して、論理回路が有するトランジスタのボディーに電位を供給し、論理回路が有するトランジスタのしきい値電圧を変化させる。

また、論理回路が有するトランジスタのボディーに供給する電位は、スイッチに保持された電位に応じて行うことができる。

本発明の一態様は、複数のブロックにより構成される半導体装置であって、それぞれのブロックは、論理回路と、第１のスイッチと、第２のスイッチを有し、第１のスイッチと、第２のスイッチは、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを有し、第１のスイッチは、論理回路が有する第１のトランジスタの第１のボディーに電気的に接続され、第２のスイッチは、論理回路が有する第２のトランジスタの第２のボディーに電気的に接続されていることを特徴とする。

第１のスイッチを介して、第１のボディーに第１の電位を供給して、第１のトランジスタのしきい値電圧を変化させ、第２のスイッチを介して、第２のボディーに第２の電位を供給して、第２のトランジスタのしきい値電圧を変化させる。

第１の電位の供給は、第１のスイッチに保持された電位に応じて行い、第２の電位の供給は、第２のスイッチに保持された電位に応じて行うことができる。

また、第１のトランジスタまたは第２のトランジスタの少なくとも一方をｎ型のトランジスタとすることができる。また、第１のトランジスタまたは第２のトランジスタの少なくとも一方をｐ型のトランジスタとすることができる。

本発明の一態様によれば、トランジスタのしきい値ばらつきが低減された半導体装置を提供することができる。

本発明の一態様によれば、高集積化、高速化、低消費電力化が可能な半導体装置を提供することができる。

本発明の一態様を説明するブロック図。本発明の一態様を説明する回路図。本発明の一態様を説明する回路図。本発明の一態様を説明する回路図。本発明の一態様を説明する回路図。トランジスタの作製方法を説明する図。トランジスタの作製方法を説明する図。トランジスタの電気特性を説明する図。本発明の一態様を説明する図。本発明の適用例を説明する図。電子機器を説明する図。電子機器を説明する図。電子機器を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。

また、図面等において示す各構成の、位置、大きさ、範囲などは、理解しやすくするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を含む。

（実施の形態１）
本発明の一形態について、図１、図２、及び図８を用いて説明する。図１（Ａ）に集積回路１０１の構成例を示す。集積回路１０１は複数のブロック１０２により構成される。図１（Ａ）は、集積回路１０１がブロック１０２＿ａ乃至ブロック１０２＿ｉの９個のブロックにより構成される例を示している。また、図１（Ｂ）にブロック１０２の構成例を示す。

各ブロックには、ｎチャネル型トランジスタのボディー（ｎチャネル型トランジスタが有する拡散層に接して形成されているウェル）に電位ＶｎＨを供給するための配線１０６ｎＨ、及び電位ＶｎＬを供給するための配線１０６ｎＬと、ｐチャネル型トランジスタのボディー（ｐチャネル型トランジスタが有する拡散層に接して形成されているウェル）に電位ＶｐＨを供給するための配線１０６ｐＨ、及びと電位ＶｐＬを供給するための配線１０６ｐＬが接続されている。

また、配線１０８ｎ＿１及び配線１０８ｐ＿１が、ブロック１０２＿ａ乃至ブロック１０２＿ｃに接続され、配線１０８ｎ＿２及び配線１０８ｐ＿２が、ブロック１０２＿ｄ乃至ブロック１０２＿ｆに接続され、配線１０８ｎ＿３及び配線１０８ｐ＿３が、ブロック１０２＿ｇ乃至ブロック１０２＿ｉに接続されている。

また、配線１０９＿１が、ブロック１０２＿ａ、ブロック１０２＿ｄ、ブロック１０２＿ｇに接続され、また、配線１０９＿２が、ブロック１０２＿ｂ、ブロック１０２＿ｅ、ブロック１０２＿ｈに接続され、また、配線１０９＿３が、ブロック１０２＿ｃ、ブロック１０２＿ｆ、ブロック１０２＿ｉに接続されている。

また、配線１０９＿１乃至配線１０９＿３、配線１０６ｎＨ、配線１０６ｎＬ、配線１０６ｐＨ、及び、配線１０６ｐＬは回路１３２に接続され、配線１０８ｎ＿１乃至配線１０８ｎ＿３、配線１０８ｐ＿１乃至配線１０８ｐ＿３は回路１３１に接続されている。回路１３１及び回路１３２は、上記の各配線を介して集積回路１０１に信号や電位を供給する機能を有する。

図１（Ｂ）に示すブロック１０２は、論理回路１０７と、スイッチ１０５ｎＨ、スイッチ１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬを有する。また、図１（Ｃ）に示すブロック１０２は、図１（Ｂ）に示したブロック１０２に、しきい値電圧検出回路１０３を付加した構成を有する。なお、しきい値電圧検出回路１０３については、他の実施の形態で詳述する。

続いて、図１（Ｂ）に例示したブロック１０２の構成について、図２を用いて詳細に説明する。図２（Ａ）に示すブロック１０２は、論理回路１０７としてインバータ回路を有する例を示している。論理回路１０７は、インバータ回路に限らず、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路、ＮＡＮＤ回路などの、既知の論理回路を適用することができる。また、ブロック１０２は複数の論理回路１０７を有してもよい。

回路１３２から配線１０６ｎＨを介して供給される電位ＶｎＨは、スイッチ１０５ｎＨを介して論理回路１０７が有するｎチャネル型のトランジスタのボディーへ供給される。また、回路１３２から配線１０６ｎＬを介して供給される電位ＶｎＬは、スイッチ１０５ｎＬを介して論理回路１０７が有するｎチャネル型のトランジスタのボディーへ供給される。また、回路１３２から配線１０６ｐＨを介して供給される電位ＶｐＨは、スイッチ１０５ｐＨを介して論理回路１０７が有するｐチャネル型のトランジスタのボディーへ供給される。また、回路１３２から配線１０６ｐＬを介して供給される電位ＶｐＬは、スイッチ１０５ｐＬを介して論理回路１０７が有するｐチャネル型のトランジスタのボディーへ供給される。

ボディーは、ボディーに供給される電位に応じて、トランジスタのＶｔｈを変化させる機能を有する。ここで、ボディーに供給する電位を調整して、Ｖｔｈを変化させたトランジスタの電気特性について、ｎチャネル型のトランジスタ３００を例示して説明しておく。図８（Ａ）に、ｎチャネル型のトランジスタ３００の断面構成の概略図を示す。トランジスタ３００は、ｎ型半導体基板３０１に形成され、ｐ型ウェル３０２中に拡散層３０５ａ、及び拡散層３０５ｂを有し、ゲート絶縁層３０３上にゲート電極３０４を有する。また、図８（Ｂ）に、トランジスタ３００の回路記号を示す。拡散層３０５ａまたは拡散層３０５ｂの一方がソースＳに相当し、拡散層３０５ａまたは拡散層３０５ｂの他方がドレインＤに相当する。また、ゲート電極３０４がゲートＧに相当し、ｐ型ウェル３０２がボディーＢに相当する。
図８（Ｃ）は、トランジスタ３００のゲートＧとソースＳ間の電圧（Ｖｇｓ）を変化させた時の、ソースＳとドレインＤ間に流れる電流（Ｉｄｓ）の変化を示している。図８（Ｃ）の横軸は、Ｖｇｓの変化を示し、縦軸はＩｄｓの変化を対数軸で示している。曲線３１１は、ボディーＢに供給する電位を調整して、しきい値電圧（以下、「Ｖｔｈ」ともいう。）をＶｔｈ１としたときの特性を示し、曲線３１２は、ボディーＢに供給する電位を調整して、しきい値電圧をＶｔｈ２としたときの特性を示している。なお、Ｖｔｈ１とＶｔｈ２は、Ｖｔｈ１＜Ｖｔｈ２の関係にあるものとする。

トランジスタ３００のボディーＢに正の電圧（ソースＳの電位よりも高い電位）を印加することで、Ｖｔｈを小さく（マイナス方向にシフト）することができる。また、トランジスタ３００のボディーに負の電圧（ソースＳの電位よりも低い電位）を印加することで、Ｖｔｈを大きく（プラス方向にシフト）することができる。

一般に、論理回路において、Ｖｇｓが０Ｖの時にＩｄｓが多いと過渡電流が増加しやすく、消費電力増加の一因となる。ｎチャネル型のトランジスタの場合、ボディーＢに負の電圧を印加してＶｔｈを大きくすると、Ｖｇｓが０Ｖの時のＩｄｓを低減することができる。また、ｐチャネル型のトランジスタの場合、ボディーＢに正の電圧を印加してＶｔｈを大きくすると、Ｖｇｓが０Ｖの時のＩｄｓを低減することができる。

特に、Ｖｇｓ＝０Ｖがサブスレッショルド領域にかかっている場合は、Ｖｔｈを大きくすることでＶｇｓが０Ｖの時のＩｄｓを劇的に低減することができる（図８（Ｃ）中のＩｏｆｆ１、Ｉｏｆｆ２参照）。

また、トランジスタのＶｔｈを小さくすると、同じＶｇｓでもより多くのＩｄｓを流すことができるため、論理回路の動作速度を早くすることができる。このように、ボディーＢに印加する電圧を調整することで、論理回路の動作速度の向上と、消費電力の低減を実現することが可能となる。

図２（Ｂ）に、スイッチ１０５ｎＨ、スイッチ１０５ｎＬに用いることができる回路構成の一例を示す。本実施の形態に示すスイッチ１０５ｎＨ、スイッチ１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬは全て同様の構成とすることができる。よって、本実施の形態では、主にスイッチ１０５ｎＨの構成について説明する。

スイッチ１０５ｎＨは、ｎチャネル型のトランジスタ１２１と、ｎチャネル型のトランジスタ１２２と、容量素子１２３を有する。トランジスタ１２１のゲートは配線１０８ｎＨに接続され、トランジスタ１２１のソースまたはドレインの一方は配線１０９に接続され、トランジスタ１２１のソースまたはドレインの他方はノード１２０に接続される。トランジスタ１２２のゲートはノード１２０に接続され、トランジスタ１２２のソースまたはドレインの一方は配線１０６ｎＨに接続され、トランジスタ１２２のソースまたはドレインの他方はノード１２６に接続される。容量素子１２３の一方の電極はノード１２０に接続され他方の電極は端子１２５に接続される。また、ノード１２６は論理回路１０７が有するｎチャネル型のトランジスタのボディーに接続される。

なお、スイッチ１０５ｎＬは、スイッチ１０５ｎＬが有するトランジスタ１２１のゲートが配線１０８ｎＬに接続され、トランジスタ１２２のソースまたはドレインの一方が配線１０６ｐＬに接続されている点がスイッチ１０５ｎＨと異なり、他の構成はスイッチ１０５ｎＨと同様とすることができる。

次に、スイッチ１０５ｎＨの動作について説明する。配線１０８ｎＨにトランジスタ１２１をオン状態とする電位（ハイレベル電位）が供給されると、配線１０９の電位がノード１２０に供給される。このとき、配線１０９にトランジスタ１２２をオン状態とする電位（ハイレベル電位）が供給されていると、ノード１２０に該電位が供給され、トランジスタ１２２がオン状態となる。トランジスタ１２２がオン状態となると、配線１０６ｎＨとノード１２６が導通し、スイッチ１０５ｎＨをオン状態とすることができる。スイッチ１０５ｎＨをオン状態とすることで、配線１０６ｎＨに供給されている電位ＶｎＨを、ノード１２６に供給することができる。なお、このとき、スイッチ１０５ｎＬはオフである（すなわち、配線１０６ｎＬとノード１２６の間に十分に高い抵抗がある）ことが好ましい。

その後、配線１０８ｎＨの電位を、トランジスタ１２１をオフ状態とする電位（ローレベル電位）とすると、ノード１２０の電位がハイレベル電位のまま保持される。よって、その後に配線１０９の電位が変動しても、スイッチ１０５ｎＨはオン状態を維持することができる。なお、容量素子１２３は、トランジスタ１２１のオフ電流に起因するノード１２０の電位変化を抑制し、ノード１２０の電位をより確実に保持する機能を有する。

スイッチ１０５ｎＨをオフ状態とする場合は、配線１０９にトランジスタ１２２をオフ状態とする電位（ローレベル電位）を供給し、配線１０８ｎＨにトランジスタ１２１をオン状態とする電位を供給すればよい。すると、ノード１２０にトランジスタ１２２をオフ状態とする電位（ローレベル電位）が供給される。その後、トランジスタ１２１をオフ状態とすることで、ノード１２０の電位がローレベル電位のまま保持される。よって、その後に配線１０９の電位が変動しても、スイッチ１０５ｎＨはオフ状態を維持することができる。

また、容量素子１２３の容量がノード１２０に接続するトランジスタのゲート容量よりも十分に大きい場合、トランジスタ１２１をオフ状態として、ノード１２０の電位が保持された状態で、端子１２５の電位を変化させると、ノード１２０に保持された電位を変化させることができる。例えば、端子１２５の電位が０Ｖの時にノード１２０に１Ｖの電位を保持し、その後、端子１２５の電位を０．２Ｖとすると、ノード１２０の電位を１．２Ｖとすることができる。ノード１２０の電位が保持された状態で端子１２５の電位を調整することで、ノード１２０の電位を調整することができる。

なお、本実施の形態では、トランジスタ１２１及びトランジスタ１２２をｎチャネル型のトランジスタとして説明したが、どちらか一方または両方にｐチャネル型のトランジスタを用いてもよい。

また、ノード１２６の電位を電位ＶｎＨから電位ＶｎＬに、または、電位ＶｎＬから電位ＶｎＨに切り替える場合は、一旦、スイッチ１０５ｎＨ、スイッチ１０５ｎＬともにオフ状態としてから、一方のスイッチをオン状態とする。両スイッチをオフ状態としてから一方のスイッチをオン状態とすることで、配線１０６ＶｎＨと配線１０６ＶｎＬの短絡を防ぎ、消費電力の増加を抑えることができる。

なお、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬも、上記と同様に動作させることができる。

トランジスタ１２１及びトランジスタ１２２のチャネルが形成される半導体層には、非晶質半導体、微結晶半導体、多結晶半導体等を用いることができる。例えば、非晶質シリコンや、微結晶ゲルマニウム等を用いることができる。また、炭化シリコン、ガリウム砒素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体等を用いることができる。

なお、特に、トランジスタ１２１は、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを適用することが好ましい。チャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、オフ電流が極めて少なく、長期間にわたってノード１２０の電位を保持することが可能となる。よって、容量素子１２３を小さく、または省略することも可能となるため、集積回路１０１の占有面積を小さくすることが可能となり、半導体装置の高集積化が容易となる。加えて、長期間にわたってノード１２０の電位を保持することが可能となるため、ノード１２０のリフレッシュ動作が不要となり、消費電力を低減することが可能となる。

具体的には、上述のチャネルが形成される半導体層に酸化物半導体を用いたトランジスタは、チャネル幅１μｍあたりのオフ電流を室温下において１０ａＡ（１×１０^−１７Ａ／μｍ）以下にすること、さらには、１ａＡ（１×１０^−１８Ａ／μｍ）以下、さらには１ｚＡ（１×１０^−２１Ａ／μｍ）以下、さらには１ｙＡ（１×１０^−２４Ａ／μｍ）以下にすることが可能である。

また、上述の酸化物半導体を用いたトランジスタは、オン電流の温度依存性がほとんど見られず、オフ電流の変化も非常に小さい。

また、上述の酸化物半導体を用いたトランジスタは、バイアス−熱ストレス試験（ＢＴ試験）前後においてもＶｔｈの変化量が低減でき、信頼性の高いトランジスタとすることができる。なお、トランジスタ１２２に、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを用いてもよい。なお、本実施の形態に開示する構成において、トランジスタ１２１、トランジスタ１２２に、特段の高速動作は必要とされないが、電界効果移動度は１ｃｍ^２／Ｖｓ以上あることが好ましい。

なお、ノード１２０に電位が保持可能という点から、スイッチ１０５ｎＨ、スイッチ１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬ（以下、これらを総称して単に「スイッチ１０５」ともいう。）は記憶素子としての機能を有すると考えることができる。長期間保持可能な記憶素子としては、例えばフラッシュメモリがあげられるが、フラッシュメモリは書き換え時に高電界をかけてトンネル電流を発生させる必要があり、原理的に書き換え回数の限界（１００００回程度）がある。一方、スイッチ１０５におけるノード１２０への電位の書き込みは、トンネル電流による電荷の注入を用いないためフラッシュメモリのような劣化を生じない。また、高電界が不要であるため、昇圧回路などを設ける必要がなく、消費電力も少ない。

各ブロック１０２が有するスイッチ１０５の設定は、集積回路１０１の起動時に予め不揮発性メモリに記憶されたデータに基づいて行うことができる。例えば、各ブロック１０２をマトリクス駆動で順次選択して行ってもよい。

また、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬは、目的に応じて決定すればよい。ここで、高電源電位Ｖｄｄ（以下、単に「Ｖｄｄ」ともいう。）とは、低電源電位Ｖｓｓ（以下、単に「Ｖｓｓ」ともいう。）よりも高い電位の電源電位を示す。また、低電源電位Ｖｓｓとは、高電源電位Ｖｄｄよりも低い電位の電源電位を示す。また、接地電位をＶｄｄまたはＶｓｓとして用いることもできる。例えばＶｄｄが接地電位の場合には、Ｖｓｓは接地電位より低い電位であり、Ｖｓｓが接地電位の場合には、Ｖｄｄは接地電位より高い電位である。なお、目的に応じて、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬをＶｄｄより高い電位としてもよいし、Ｖｓｓより低い電位としてもよい。

また、以上の例では、ｎチャネル型トランジスタ用、ｐチャネル型トランジスタ用として、それぞれ、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、電位ＶｐＬの２段階の電位を選択する例を示したが、これに限られず、一方あるいは双方が３段階以上の電位を選択できるようにしてもよい。

また、以上の例では、ブロック内のｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれもがＶｔｈを変更できる例を示したが、これに限られず、一方のみのＶｔｈを変更できるようにしてもよい。

また、本実施の形態では、ノード１２０にハイレベル電位またはローレベル電位のどちらかを保持するものとして説明したが、ノード１２０に保持する電位はトランジスタ１２２をオン状態またはオフ状態とする電位であればどのような電位でもかまわない。

また、トランジスタ１２２を飽和領域で動作させて、ノード１２０に保持された電位とノード１２６に出力される電位が対応するように動作させることもできる。例えば、しきい値電圧検出回路１０３から得られた情報をもとにノード１２０に保持する電位を決定し、該電位と対応する電位をノード１２６に出力することで、論理回路１０７が有するトランジスタのＶｔｈをより精度よく制御することが可能となる。よって、集積回路１０１が有するトランジスタのしきい値ばらつきをより少なくすることができる。

ブロック内のトランジスタのしきい値電圧の平均値が、所定の値よりずれていれば、本実施の形態に示す方法で、補正することができる。また、ブロックの演算速度を上げたり、下げたりすることも、本実施の形態に示す方法でしきい値電圧を操作することでおこなうことができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示したスイッチ１０５の、他の構成例について説明する。

図３（Ａ）に示すスイッチ１４５は、実施の形態１に示したスイッチ１０５ｎＨに、ｐチャネル型のトランジスタ１２４を付加した構成を有する。スイッチ１４５において、トランジスタ１２４のゲートはノード１２０に接続され、トランジスタ１２４のソースまたはドレインの一方は配線１０６ｎＬに接続され、ソースまたはドレインの他方はノード１２６に接続される。スイッチ１０５ｎＨの構成に、ｐチャネル型のトランジスタ１２４を付加することで、スイッチ１０５ｎＨとスイッチ１０５ｎＬの機能を有するスイッチ１４５を実現することができる。

また、トランジスタ１２４のチャネルが形成される半導体層は、トランジスタ１２１またはトランジスタ１２２と同様の材料を用いて形成することができる。

次に、スイッチ１４５の動作について説明する。トランジスタ１２１のゲートに接続する配線１０８に、トランジスタ１２１をオン状態とする電位が供給されると、配線１０９の電位がノード１２０に供給される。このとき、配線１０９にハイレベル電位が供給されていると、ノード１２０がハイレベル電位となり、トランジスタ１２２がオン状態となる。また、トランジスタ１２４はｐチャネル型のトランジスタであるため、オフ状態となる。

また、配線１０９にローレベル電位が供給されていると、ノード１２０がローレベル電位となり、トランジスタ１２２がオフ状態となり、トランジスタ１２４がオン状態となる。その後、配線１０８にトランジスタ１２１をオフ状態とする電位を供給することで、ノード１２０の電位が保持される。このようにして、ノード１２０に供給または保持される電位によって、ノード１２６に供給する電位ＶｎＨと、電位ＶｎＬを選択することができる。

スイッチ１４５を用いることで、スイッチ１０５ｎＨとスイッチ１０５ｎＬの両方を用いる場合に比べて、スイッチの占有面積を減らすことができる。また、配線１０８ｎＨと配線１０８ｎＬを１つの配線にまとめることができるため、集積回路１０１中の配線本数を少なくすることができ、集積回路１０１の占有面積を小さくすることができる。よって、半導体装置の高集積化が容易となる。

図３（Ｂ）に示すスイッチ１４６は、スイッチ１４５のノード１２６に接続する配線に容量素子１２７を付加した構成を有する。容量素子１２７を付加することで、ノード１２６に接続するボディーの不連続な電位変動を防止することができる。

本実施の形態では、スイッチ１０５ｎＨとスイッチ１０５ｎＬをスイッチ１４５またはスイッチ１４６に置き換える例について説明したが、スイッチ１０５ｐＨ及びスイッチ１０５ｐＬを、スイッチ１４５またはスイッチ１４６に置き換えることも可能である。

（実施の形態３）
本実施の形態では、上記実施の形態に示したスイッチと異なる構成を有するスイッチについて説明する。

図４に示すスイッチ１４７は、実施の形態２に示したスイッチ１４５の構成に、ｐチャネル型のトランジスタ１２８とｎチャネル型のトランジスタ１２９を付加した構成を有する。スイッチ１４７において、トランジスタ１２８のゲートはノード１２０に接続され、ソースまたはドレインの一方は配線１０６ｐＨに接続され、ソースまたはドレインの他方はノード１３６に接続される。また、トランジスタ１２９のゲートはノード１２０に接続され、ソースまたはドレインの一方は配線１０６ｐＬに接続され、ソースまたはドレインの他方はノード１３６に接続される。ノード１２６は論理回路１０７が有するｎチャネル型のトランジスタのボディーに接続され、ノード１３６は論理回路１０７が有するｐチャネル型のトランジスタのボディーに接続される。スイッチ１４５の構成に、ｐチャネル型のトランジスタ１２８とｎチャネル型のトランジスタ１２９を付加することで、スイッチ１０５ｎＨ、スイッチ１０５ｎＬ、スイッチ１０５ｐＨ、及びスイッチ１０５ｐＬの機能を有するスイッチ１４７を実現することができる。

また、トランジスタ１２８、及びトランジスタ１２９のチャネルが形成される半導体層は、トランジスタ１２１、トランジスタ１２２、またはトランジスタ１２４と同様の材料を用いて形成することができる。

次に、スイッチ１４７の動作について説明する。トランジスタ１２１のゲートに接続する配線１０８に、トランジスタ１２１をオン状態とする電位が供給されると、配線１０９の電位がノード１２０に供給される。このとき、配線１０９にハイレベル電位が供給されていると、ノード１２０がハイレベル電位となり、トランジスタ１２２とトランジスタ１２９がオン状態となる。また、トランジスタ１２４とトランジスタ１２８はｐチャネル型のトランジスタであるため、オフ状態となる。

また、配線１０９にローレベル電位が供給されていると、ノード１２０がローレベル電位となり、トランジスタ１２２とトランジスタ１２９がオフ状態となり、トランジスタ１２４とトランジスタ１２８がオン状態となる。その後、配線１０８にトランジスタ１２１をオフ状態とする電位を供給することで、ノード１２０の電位が保持される。このようにして、ノード１２０に供給または保持される電位によって、ノード１２６に供給する電位ＶｎＨと、電位ＶｎＬを選択することができる。

スイッチ１４７を用いることで、スイッチの占有面積減らすことができる。また、配線１０８ｎＨと配線１０８ｎＬを１つの配線にまとめることができるため、集積回路１０１中の配線本数を少なくすることができ、集積回路１０１の占有面積を小さくすることができる。よって、半導体装置の高集積化が容易となる。

また、ｎチャネル型のトランジスタのＶｔｈと、ｐチャネル型のトランジスタのＶｔｈをほぼ同時に変化させることができる。

また、電位ＶｎＬと、電位ＶｐＨを同電位として用いる場合は、配線１０６ｎＬと配線１０６ｐＨを一つの配線にまとめて用いることができるため、集積回路１０１の占有面積をさらに小さくすることができる。

（実施の形態４）
ブロック毎にしきい値電圧検出回路１０３を形成し、しきい値電圧検出回路１０３から得られた情報をもとに電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬを決定してもよい（図１（Ｃ）参照）。例えば、基準となるＶｔｈと、しきい値電圧検出回路１０３から得られたＶｔｈを比較して、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬを決定すればよい。

図５（Ａ）及び図５（Ｃ）に、ｎチャネル型のトランジスタのＶｔｈを検出するしきい値電圧検出回路１０３ａの構成例を示す。また、図５（Ｂ）及び図５（Ｄ）に、ｐチャネル型のトランジスタのＶｔｈを検出するしきい値電圧検出回路１０３ｂの構成例を示す。

図５（Ａ）に示すしきい値電圧検出回路１０３ａは、ｎチャネル型のトランジスタ１１１、スイッチ１１３、スイッチ１１７、負荷１１４を有する。トランジスタ１１１のドレインは高電源電位Ｖｄｄに接続され、トランジスタ１１１のソースはノード１１５に接続されている。また、スイッチ１１３の一方の電極はノード１１５に接続され、スイッチ１１３の他方の電極は負荷１１４の一方の電極に接続され、負荷１１４の他方の電極は共通配線に接続されている。また、スイッチ１１７の一方の電極はノード１１５に接続され、スイッチ１１７の他方の電極は共通配線ＣＯＭに接続されている。

図５（Ｂ）に示すしきい値電圧検出回路１０３ｂは、しきい値電圧検出回路１０３ａのトランジスタ１１１をｐチャネル型のトランジスタ１１６に置き換えて構成される。なお、しきい値電圧検出回路１０３ｂにおいて、トランジスタ１１６のドレインは低電源電位Ｖｓｓに接続される。

しきい値電圧検出回路１０３に論理回路１０７と同等の負荷１１４を設定し、論理回路１０７の動作中、しきい値電圧検出回路１０３のスイッチ１１７をオフ状態とし、スイッチ１１３をオン状態とすることで、しきい値電圧検出回路１０３を論理回路１０７と同等の動作状態とすることができる。

共通配線ＣＯＭには共通電位が供給される。本実施の形態では、Ｖｄｄは共通電位より高い電位であり、Ｖｓｓは共通電位より低い電位である。

続いて、図５（Ａ）に示すしきい値電圧検出回路１０３ａの動作について説明する。
しきい値電圧検出回路１０３ａは、以下の手順によりトランジスタ１１１のしきい値電圧を取得することができる。

まず、トランジスタ１１１のゲートに、トランジスタ１１１をオフ状態とする電位を供給する。次に、スイッチ１１３をオフ状態とし、スイッチ１１７をオン状態とすると、ノード１１５の電位が共通電位となる。次に、スイッチ１１７をオフ状態とすると、ノード１１５が電気的に浮遊した状態（フローティング状態）となる。次に、トランジスタ１１１のゲートに、トランジスタ１１１をオン状態とする電位Ｖｇｓ（以下、単に「Ｖｇｓ」ともいう。）を供給する。なお、Ｖｇｓは、Ｖｄｄ≧Ｖｇ＞Ｖｔｈの関係を満たす電位とする。

トランジスタ１１１がオン状態になると、ノード１１５の電位が上昇する。ノード１１５の電位が上昇し、ゲートソース間の電位差がＶｔｈと等しくなると、トランジスタ１１１がオフ状態になり、ノード１１５の電位上昇が停止する。この時、ノード１１５の電位はＶｇｓ−Ｖｔｈとなる。すなわち、ノード１１５の電位を測定することで、トランジスタ１１１のＶｔｈを検出することができる。

図５（Ｂ）に示すしきい値電圧検出回路１０３ｂも同様の手順によりＶｔｈを検出することができる。ただし、トランジスタ１１６のゲートに印加するＶｇｓは、Ｖｄｄ≦Ｖｇｓ＜Ｖｔｈの関係を満たす電位とする。

また、図５（Ａ）に示した、しきい値電圧検出回路１０３ａの構成からスイッチ１１３とスイッチ１１７を省略し、図５（Ｃ）の構成とすることもできる。また、図５（Ｂ）に示した、しきい値電圧検出回路１０３ａの構成からスイッチ１１３とスイッチ１１７を省略し、図５（Ｄ）の構成とすることもできる。図５（Ｃ）及び図５（Ｄ）の構成では、スイッチ１１３とスイッチ１１７有しないため消費電力が増加してしまうが、トランジスタ１１１またはトランジスタ１１６のＶｔｈを常に検出することが可能となるため、より正確かつ迅速にＶｔｈを検出することができる。

しきい値電圧検出回路１０３は、一つのブロック１０２に単数または複数形成することができる。

トランジスタ１１１及びトランジスタ１１６のＶｔｈを定期的または必要に応じて取得して、論理回路１０４を構成するトランジスタの特性変動を検出し、それらのＶｔｈと基準となるＶｔｈを比較して、電位ＶｎＨ、電位ＶｎＬ、電位ＶｐＨ、及び電位ＶｐＬの電位を設定することができる。

（実施の形態５）
本実施の形態では、上記実施の形態に示したトランジスタに適用可能なトランジスタの作製方法の一例を、図６及び図７を用いて説明する。本実施の形態では、上記実施の形態に示した論理回路やスイッチ等に用いることができるトランジスタの一例として、チャネルが形成される半導体層に酸化物半導体を用いるトランジスタ４４０及びトランジスタ４５０の作製方法の一例を示す。

まず、基板４００上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎｍ以下の厚さで導電層を形成し、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりレジストマスクを形成し、該レジストマスクを用いて導電層をエッチングして電極４０２（これと同じ層で形成される他の電極または配線を含む）を形成する。または、レジストマスクを用いずに、銅等の導電性ナノペーストをインクジェット法により基板上に吐出し、焼成することで形成することもできる。

基板４００は、ガラス基板、セラミック基板、半導体基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

なお、基板４００として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に、剥離層を設けるとよい。

電極４０２となる導電層は、スパッタリング法、真空蒸着法、またはメッキ法を用いて形成することができる。また、該導電層は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属材料、上述した金属元素を成分とする合金材料、上述した金属元素の窒化物材料などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料用いてもよい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、電極４０２となる導電層は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造、タングステン上に銅を積層し、さらにその上に窒化タンタルを形成する三層構造などがある。電極４０２となる導電層に銅を用いることにより、電極４０２の配線抵抗を低減することができる。また、銅を、タングステン、モリブデン、タンタルなどの高融点金属や、該金属の窒化物と積層することで、銅の他の層への拡散を防止できる。

また、電極４０２となる導電層は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、上記金属元素を含む材料の積層構造とすることもできる。

また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用いて、トランジスタの電気的特性のしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０^−１〜１×１０^−４Ω・ｃｍ、好ましくは固有抵抗が５×１０^−２〜１×１０^−４Ω・ｃｍを有する材料をゲート電極層として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。導電層のエッチングは、ドライエッチング法またはウェットエッチング法により行うことができる。また、ドライエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい。

導電層のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）もしくは四塩化炭素（ＣＣｌ_４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ_４）、六フッ化硫黄（ＳＦ_６）、三フッ化窒素（ＮＦ_３）もしくはトリフルオロメタン（ＣＨＦ_３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、反応性イオンエッチング（ＲＩＥ：ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法を用いることができる。

また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：ＣａｐａｃｉｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：ＨｅｌｉｃｏｎＷａｖｅＰｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：ＳｕｒｆａｃｅＷａｖｅＰｌａｓｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう。）は、所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。

なお、フォトリソグラフィ法を用いて導電層や絶縁層上に任意形状のレジストマスクを形成する工程をフォトリソグラフィ工程というが、一般にレジストマスク形成後には、エッチング工程とレジストマスクの剥離工程が行われることが多い。このため、特段の説明が無い限り、本明細書でいうフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。

また、ゲート電極２０２の断面形状、具体的には端部の断面形状（テーパー角や膜厚など）を工夫することにより、後に形成される層の被覆性を向上させることができる。

具体的には、電極４０２の断面形状が台形または三角形状となるように、電極４０２の端部をテーパー形状とする。ここで、電極４０２端部のテーパー角θ（図６（Ａ）参照）を、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。なお、テーパー角θとは、テーパー形状を有する層を、その断面（基板の表面と直交する面）方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。

また、電極４０２端部の断面形状を複数段の階段形状とすることで、その上に被覆する層の被覆性を向上させることもできる。なお、電極４０２に限らず、各層の端部の断面形状を順テーパー形状または階段形状とすることで、その上に被覆する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を良好なものとすることができる。

また、基板４０１と電極４０２の間に、絶縁層を設けてもよい。絶縁層は、スパッタリング法、ＭＢＥ（ＭｏｌｅｃｕｌａｒＢｅａｍＥｐｉｔａｘｙ）法、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（ＰｕｌｓｅｄＬａｓｅｒＤｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ＡｔｏｍｉｃＬａｙｅｒＤｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等を適宜用いて形成することができる。また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などを適用することができる。また、絶縁層２０１は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。

また、絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができる。なお、本明細書中において、窒化酸化とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。

次いで、基板４００及び電極４０２上に絶縁層４０３を形成する（図６（Ａ）参照）。絶縁層４０３は電極４０２の形状を反映した表面に凸部を有する層である。

絶縁層４０３としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。絶縁層４０３は、単層でも積層でもよい。

本実施の形態では絶縁層４０３としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。また、プラズマＣＶＤ法を用いて形成する酸化窒化シリコン膜を用いてもよい。

次いで、絶縁層４０３に対して、酸素４３１を導入する処理（酸素ドープ処理）を行い、絶縁層４０３下面近傍及び電極４０２近傍に、酸素過剰領域４８１を形成する。これによって、酸素過剰領域４８１を有する絶縁層４０３が形成される（図６（Ｂ）参照）。なお、図中において、点線で示す酸素過剰領域４８１は、導入された酸素の分布中心を模式的に表している。

酸素４３１には、少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかが含まれている。

絶縁層４０３への酸素４３１の導入は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素４３１の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（スキャン）させることで、絶縁層４０３の全面に酸素４３１を導入することができる。

酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ_２ガス、Ｎ_２Ｏガス、ＣＯ_２ガス、ＣＯガス、ＮＯ_２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。

また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量を０．５×１０^１６ｃｍ^−２以上５×１０^１６ｃｍ^−２（例えば、１×１０^１６ｃｍ^−２）、加速エネルギーを５０ｅＶ以上７０ｅＶ（例えば、５０ｅＶ）とするのが好ましく、酸素ドープ処理後の酸素過剰領域４８１を含む酸化物絶縁層４３６中の酸素の含有量は、酸化物絶縁層４３６の化学量論的組成比を超える程度とするのが好ましい。なお、このような化学量論的組成比よりも酸素を過剰に含む領域は、酸素過剰領域４８１に存在していればよい。なお、酸素４３１の注入深さは、注入条件により適宜制御すればよい。

次いで、酸素過剰領域４８１を含む絶縁層４０３に上面の凸部を除去する平坦化処理を行う。電極４０２上の絶縁層４０３を選択的に除去することで表面を平坦化し、平坦化した絶縁層４０４を形成する（図６（Ｃ）参照）。

平坦化処理によって、絶縁層４０３の電極４０２と重畳する領域が選択的に除去されて薄くなるため、電極４０２上の酸素過剰領域４８１と、絶縁層４０３上面との距離は短くなる。一方、絶縁層４０３において、電極４０２が存在しない領域では、絶縁層４０３の除去はほとんど行われないため、酸素過剰領域４８１は絶縁層４０３下面近傍に存在する。よって、絶縁層４０４において、酸素過剰領域は、酸化物絶縁層上面から、電極４０２の存在する領域ではより浅い位置に設けられ、他の領域（導電層の存在しない領域）では深い位置に設けられる。

従って、後の工程で酸化物半導体層が設けられる、電極４０２と重なる絶縁層４０４において、酸化物半導体層に近接して酸素過剰領域４８１を設けることができるため、酸素過剰領域４８１から酸化物半導体層へ効率よく酸素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもできる。

さらに、絶縁層４０４において、酸素過剰領域４８１は、酸素供給が必要な酸化物半導体層の下以外の領域では、絶縁層４０４上面から離れた、絶縁層４０４下面近傍に設けられている。よって、特に熱処理を行ったときでも、絶縁層４０４上面からの不必要な酸素の放出が抑制でき、絶縁層４０４を酸素過剰な状態に維持することができる。

なお、本実施の形態では、絶縁層４０３への酸素４３１の導入を行う例を示したが、成膜直後に十分な酸素を含む絶縁層４０３が形成できるのであれば、絶縁層４０３への酸素４３１の導入を省略することができる。

また、平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。

次いで、絶縁層４０４上に酸化物半導体層４０５を形成する（図６（Ｃ）参照）。酸化物半導体層４０５は、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ以外の金属元素が含まれていてもよい。

本実施の形態において、酸化物半導体層４０５をスパッタリング法で作製するためのターゲットとしては、組成比として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯ）を５ｎｍ以上３０ｎｍ以下の厚さで形成する。

また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、形成した酸化物半導体層４０５を緻密な膜とすることができる。

酸化物半導体層４０５を、形成する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

まず、減圧状態に保持された成膜室内に、絶縁層４０４まで形成された基板４００を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて絶縁層４０４上に酸化物半導体層４０５を形成する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層４０５に含まれる不純物の濃度を低減できる。

なお、酸化物半導体層４０５を、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層４０５を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成比を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）を適宜組み合わせた構成としてもよい。

ここで、ＣＡＡＣ−ＯＳについて説明しておく。ＣＡＡＣ−ＯＳは、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳは、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳが形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。（ＣＡＡＣ−ＯＳの説明終わり。）

第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層２０５の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。

また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体層４０５を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。

酸化物半導体層４０５を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。

また、酸化物半導体層４０５を複数層の積層構造とし、各酸化物半導体層の形成後に酸素ドープ処理を行ってもよい。各酸化物半導体層の形成毎に酸素ドープ処理を行うことで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。

続いて、フォトリソグラフィ工程により酸化物半導体層４０５の一部を選択的にエッチングして、島状の酸化物半導体層４０６を形成する（図６（Ｄ）参照）。酸化物半導体層４０６を形成するためのレジストマスクはインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

なお、酸化物半導体層４０５のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ウェットエッチング法により、酸化物半導体層４０５のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ドライエッチング法で酸化物半導体層４０５のエッチングを行う場合は、例えば、ＥＣＲまたはＩＣＰなどの高密度プラズマ源を用いたドライエッチング法を用いることができる。

また、酸化物半導体層４０５の形成後または酸化物半導体層４０６の形成後に、酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、加熱処理により酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（キャビティリングダウン分光法（ＣＲＤＳ：ＣａｖｉｔｙＲｉｎｇ−ＤｏｗｎＳｐｅｃｔｒｏｓｃｏｐｙ）を用いた露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体内の酸素欠損が低減され、酸化物半導体層をｉ型（真性）または実質的にｉ型化することができる。この点、シリコンなどのように不純物元素を添加してのｉ型化ではないため、酸化物半導体のｉ型化は従来にない技術思想を含むものといえる。

また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。また、加熱処理により、絶縁層４０４からの酸素の供給が促進される。また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素ドープ処理を行い、酸化物半導体層に酸素を供給してもよい。

また、酸化物半導体層は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体層の表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体層の表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ_２Ｏプラズマ処理など）を行うことにより、酸化物半導体層の表面の不純物を除去することが好ましい。具体的には、酸化物半導体層中の銅濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層中のアルミニウム濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、酸化物半導体層中の塩素濃度は２×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体層中のナトリウム（Ｎａ）、リチウム（Ｌｉ）、カリウム（Ｋ）などのアルカリ金属の濃度は、Ｎａは５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下、Ｌｉは５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋは５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下とする。

次いで、酸化物半導体層４０６と電気的に接続するソース電極４０７ａ、ドレイン電極４０７ｂ（これと同じ層で形成される他の電極または配線を含む）を形成する。ソース電極４０７ａ、ドレイン電極４０７ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。

ソース電極４０７ａ、及びドレイン電極４０７ｂは、例えば、スパッタリング法、蒸着法などを用いて導電層を形成し、フォトリソグラフィ工程により加工して形成することができる。

ソース電極４０７ａ、及びドレイン電極４０７ｂに用いる導電層としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属材料、または上述した元素を成分とする金属窒化物材料（窒化チタン、窒化モリブデン、窒化タングステン）等を用いることができる。

本実施の形態では単層のタングステン層を用い、タングステン層上にレジストマスクを形成し、タングステン層の厚さの半分程度を除去する第１のエッチングを行い、レジストマスクをアッシング処理により小さくした後、小さくしたレジストマスクを用いて第２のエッチングを行い、その後レジストマスクを除去して図６（Ｄ）に示す断面形状、即ち、突出した領域を下端部に有するソース電極４０７ａ、及び突出した領域を下端部に有するドレイン電極４０７ｂをそれぞれ形成する。

次いで、酸化物半導体層４０６、ソース電極４０６ａ、及びドレイン電極４０６ｂを覆うゲート絶縁層４０８を形成する（図６（Ｅ）参照）。

ゲート絶縁層４０８の厚さは、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法、ＭＯＣＶＤ法等を適宜用いることができる。また、ゲート絶縁層４０８は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて形成してもよい。

ゲート絶縁層４０８の材料としては、酸化シリコン、酸化ガリウム、酸化ガリウム亜鉛、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）、酸化亜鉛、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンを用いて形成することができる。また、他の材料として、絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物もゲート絶縁層４０８の材料として用いることができる。絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用い、基板温度を室温とし、スパッタリングガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよい。

チャネルが形成される半導体層に酸化物半導体を用いる場合、該半導体層と接する層に、該半導体層を構成する酸化物半導体と同種の成分を含む材料を用いると好ましい。このような材料は酸化物半導体との相性が良く、これを酸化物半導体と接する層に用いることで、半導体層と該層の界面状態を良好に保つことができるからである。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を含むことを意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては、酸化ガリウムや酸化ガリウム亜鉛などがある。

また、ゲート絶縁層４０８を積層構造とする場合には、酸化物半導体と同種の成分でなる絶縁材料でなる層ａと、層ａの成分材料とは異なる材料を含む層ｂとの積層構造としてもよい。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、酸化物半導体と接する層ａを酸化ガリウムで形成し、層ｂを酸化窒化シリコンで形成してもよい。

本実施の形態では、ゲート絶縁層４０８としてスパッタ法で形成する酸化ガリウムを用いる。酸化ガリウムをゲート絶縁層４０８として用いると、酸化物半導体層４０６と同一構成材料を含んでいるため、酸化物半導体層の界面状態を良好なものとすることができ、安定な電気特性を付与することができる。

次いで、ゲート絶縁層４０８上に、スパッタリング法、蒸着法などを用いて導電層を形成し、該導電層をエッチングして、ゲート電極４０９ａ、ゲート電極４０９ｂを形成する。

ゲート電極４０９ａ、ゲート電極４０９ｂの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。ゲート電極４０９ａ、ゲート電極４０９ｂは、単層構造としてもよいし、積層構造としてもよい。

本実施の形態では、ゲート絶縁層４０８上に接するゲート電極４０９ａとして、窒素を含む金属酸化物（窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物）を形成し、その上にゲート電極４０９ｂとしてタングステンを形成する。窒素を含む金属酸化物をゲート電極４０９ａとして用いることで、トランジスタのしきい値電圧をプラス方向にシフトさせることができる。

以上の工程で、トランジスタ４４０を作製することができる（図７（Ａ）参照）。トランジスタ４４０は、トップゲート構造のトランジスタの一例であり、図７（Ａ）は、トランジスタ４４０のチャネル長方向の断面図である。

また、酸素過剰領域４８１を含む絶縁層４０４中に設けられた電極４０２は、ゲート電極４０９ａ、ゲート電極４０９ｂとチャネル形成領域を介して重なり、トランジスタ４４０のバックゲートとして機能することができる。なお、一般に、バックゲートは、ゲートとバックゲートで半導体層のチャネル形成領域を挟むように配置される。バックゲートは導電層で形成され、ゲートと同様に機能させることができる。また、バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。明細書に開示するボディーも、バックゲート電極と同様の機能を有する。よって、ボディーをバックゲートと呼ぶことも可能である。

また、ゲート電極４０９ａ、ゲート電極４０９ｂは、ソース電極４０７ａ及びドレイン電極４０７ｂの一部と重畳して形成される。ソース電極４０７ａの下端部に突出した領域（またはドレイン電極４０７ｂの下端部に突出した領域）は、ゲート絶縁層４０８の被覆性の向上が図れる形状となっているため、電界集中の緩和の効果があり、トランジスタの電気特性の向上及び信頼性の向上に寄与する。

次いで、ゲート電極４０９ａ、ゲート電極４０９ｂを覆う絶縁層４１０を形成する（図７（Ｂ）参照）。この絶縁層４１０、酸化物半導体層４０６またはゲート絶縁層４０８からの酸素の放出を防止する機能が高いバリア層（保護層）として機能する。

バリア層として機能する絶縁層４１０は、酸化物半導体層４０６、またはゲート絶縁層４０８からの水素、水分などの不純物侵入が防止できる緻密な層が好ましい。

バリア層として機能する絶縁層４１０に用いる材料としては、例えば、酸化ガリウム、酸化ガリウム亜鉛、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウム、酸化亜鉛などの無機絶縁材料を用いることができ、単層でも積層でもよい。バリア層として機能する絶縁層４１０は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法、又はＭＢＥ法を用いて形成することができる。

次いで、絶縁層４１０上に層間絶縁層４１１を形成する。層間絶縁層４１１は、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、窒化アルミニウム、窒化酸化シリコン、窒化酸化アルミニウム、酸化ガリウム、酸化ガリウム亜鉛、などの無機絶縁材料を用いることができ、単層でも積層でもよい。

そして、層間絶縁層４１１に埋め込み配線を形成した段階の断面図が図７（Ｃ）に相当する。層間絶縁層４１１にソース電極４０７ａに達するコンタクトホールを形成し、第１のバリア金属層４１２を成膜し、その上に低抵抗導電層４１３を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４１３を保護するため、第２のバリア金属層４１４を形成する。埋め込み配線は、第１のバリア金属層４１２と、第２のバリア金属層４１４と、第１のバリア金属層４１２と第２のバリア金属層４１４で囲まれた低抵抗導電層４１３とで構成される。

第１のバリア金属層４１２、及び第２のバリア金属層４１４は、低抵抗導電層４１３に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル、窒化モリブデン、窒化タングステンなどを用いる。

以上の工程を経ることによって、トランジスタ４４０上にさらに他の半導体素子や配線などを形成して多層構造を有する半導体装置を形成することができる。なお、トランジスタ４４０上に設ける他の半導体素子や配線などは、埋め込み配線と電気的に接続を行うことができる。

なお、電極４０２の作製工程を省略することで、トランジスタ４５０を形成することができる（図７（Ｄ）参照）。電極４０２はバックゲートとして機能させることができるが、特に電極４０２を形成する必要が無い場合は、電極４０２の作製工程を省略することで半導体装置の生産性を向上させることができる。

また、本実施の形態に示したトランジスタ４４０及びトランジスタ４５０の断面構造は一例であって、ソース電極４０７ａ及びドレイン電極４０７ｂの断面形状が同じであれば、特に限定されない。また、トランジスタ４４０としてＭＯＳＦＥＴを例示しているが、トランジスタ４４０としてＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などを用いることもできる。ただし、トランジスタ４４０としてＩＧＢＴを用いる場合、ソース電極がエミッタ端子に相当し、ドレイン電極がコレクタ端子に相当する。

（実施の形態６）
本実施の形態では、上記実施の形態に開示したスイッチ１０５の構成例について説明する。

図９（Ａ）はスイッチ１０５の回路図である。また、図９（Ｂ）は、トランジスタ１２１としてチャネルが形成される半導体層に酸化物半導体を用いたトランジスタを用い、トランジスタ１２２として半導体基板に形成されたトランジスタを用いた、スイッチ１０５の積層構成を説明する断面図である。

なお、トランジスタ１２１は、上記実施の形態で示すトランジスタ４５０と同様な構造を例示する。酸化物半導体を用いたトランジスタは、その特性により長時間のノード１２０の電荷保持を可能とする。また、半導体基板に形成されたトランジスタは、高速動作が容易である。

トランジスタ１２２が形成される半導体基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板などを用いることができる。

本実施の形態では、基板７００として単結晶シリコン基板を用い、基板７００にｎチャネル型のトランジスタ１２２を形成する例を示す。

まず、基板７００の一部にｐ型を付与する不純物元素を添加して、ｐ型のウェル７０１を形成する。トランジスタ１２２は、ｐ型のウェル７０１が形成された領域に設けられる。すなわち、トランジスタ１２２のチャネル形成領域７５３は、ｐ型のウェル７０１中に形成される。ｐ型を付与する不純物元素としては、ホウ素（Ｂ）等を用いることができる。

トランジスタ１２２は、チャネル形成領域７５３、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７５４、ソース領域又はドレイン領域として機能するｎ型不純物領域７５５、ゲート絶縁層７５２、ゲート電極７５１を有している。なお、ｎ型不純物領域７５５の不純物濃度は、ｎ型不純物領域７５４よりも高い。ゲート電極７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極７５１及び側壁絶縁層７５６をマスクとして用いて、ｎ型不純物領域７５４、ｎ型不純物領域７５５を自己整合的に形成することができる。

また、トランジスタ１２２は素子分離領域７８９により他のトランジスタと分離されており、トランジスタ１２２上に絶縁層７８８、及び絶縁層６８７が積層されている。絶縁層６８７上には、絶縁層７８８及び絶縁層６８７に形成された開口を介してｎ型不純物領域７５５の一方に接する配線層６５７、ｎ型不純物領域７５５の他方に接する配線層６５８、ゲート電極７５１に接する配線層６５９、を有する。

また、配線層６５８は、論理回路が有するトランジスタ１５１のｐ型不純物領域７５７に接続されている。ｐ型不純物領域７５７はｐ型のウェル７０１よりも高い不純物濃度を有し、配線層６５８とボディーとして機能するウェル７０１のオーミック接触を実現することができる。

また、本実施の形態の半導体装置は図９（Ｂ）に示す構成に限定されず、トランジスタ１２２としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

なお、本実施の形態では説明を省略するが、基板７００の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。

次に、図９の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。

絶縁層６８７及び配線層６５７上に絶縁層６８４が積層され、絶縁層６８４上に配線層６９２が形成されている。また、配線層６９２を覆う絶縁層４３４と絶縁層４０４が設けられ、その上に酸化物半導体層４０６が形成されている。そして、酸化物半導体層４０６上に、突出した領域を下端部に有するソース電極４０７ａ、及び突出した領域を下端部に有するドレイン電極４０７ｂが形成され、ソース電極４０７ａ及びドレイン電極４０７ｂ上にゲート絶縁層４０８が設けられている。

また、容量素子１２３もトランジスタ１２１と同一の絶縁層４０４上に工程を増やすことなく形成しており、容量素子１２３は、ソース電極４０７ａを一方の電極とし、容量電極６９３ａ、容量電極６９３ｂをもう一方の電極とし、それらの間に設けられたゲート絶縁層４０８を誘電体として形成される。なお、容量電極６９３ａ、容量電極６９３ｂはゲート電極４０９ａ、ゲート電極４０９ｂと同じ工程で形成される。

配線層６９２は、絶縁層６８４に形成された開口を介して配線層６５９と電気的に接続する。本実施の形態において、絶縁層６８４はＣＭＰ法により平坦化処理を行っている。

絶縁層４３４はトランジスタ１２１とトランジスタ１２２の間に設けられており、酸化物半導体層４０６に電気的特性の劣化や変動を招く水素等の不純物が下層から侵入しないように、バリア層として機能する。よって、絶縁層４３４は、不純物等の遮断機能の高い緻密な無機絶縁材料（例えば、酸化アルミニウム、窒化シリコンなど）を用いて形成することが好ましい。

ソース電極４０７ａは、絶縁層４０４、絶縁層４３４に形成された開口介して配線層６９２と電気的に接続する。なお、トランジスタ１２１は上記実施の形態に示した作製方法に従って作製することができる。また、さらにトランジスタ１２１の上方に他の半導体素子や配線などを形成してもよい。

（実施の形態７）
本実施の形態では、上記実施の形態に開示した構成を半導体装置に適用する一例として、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）について説明する。

図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（ＢｕｓＩ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭＩ／Ｆ）１１８９の複数のブロックにより構成されている。基板１１９０は、半導体基板を用いる。ＲＯＭ１１９９及びＲＯＭＩ／Ｆ１１８９は、別チップに設けてもよい。もちろん、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、基板１１９０上に、上記に示す回路の１種類以上を複数有してもよい。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

上記ＣＰＵを構成するブロック毎に、上記実施の形態に開示した構成を適用することで、各ブロックが有するトランジスタのＶｔｈを最適な値とすることができる。また、ＣＰＵを構成するトランジスタのＶｔｈばらつきを少なくし、動作を安定させることができる。また、トランジスタのＶｔｈを適切な値とすることによって、ＣＰＵの動作速度を高めることや、トランジスタのオフ電流を低減させ、ＣＰＵの消費電力を低減することが可能となる。

図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態に記載されているメモリセルを用いることができる。

図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）及び図１０（Ｃ）の回路の説明を行う。

図１０（Ｂ）及び図１０（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、上記実施の形態に開示したトランジスタを含む記憶回路の構成の一例を示す。

図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、上記実施の形態に開示したメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。

図１０（Ｂ）では、スイッチング素子１１４１として、上記実施の形態に開示したトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。

なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、図１０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。

また、図１０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。

メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。

メモリセル群１１４３が有するメモリセル１１４２毎に、上記実施の形態に開示した構成を適用することで、各メモリセル１１４２が有するトランジスタのＶｔｈを最適な値とすることができる。また、メモリセル群１１４３を構成するトランジスタのＶｔｈばらつきを少なくし、動作を安定させることができる。また、オン状態とするトランジスタのＶｔｈを小さくすることができるため、メモリセル群１１４３の動作速度を高めることができる。また、オフ状態とするトランジスタのＶｔｈを大きくすることができるため、トランジスタのオフ電流をさらに低減させ、メモリセル群１１４３の消費電力を低減することが可能となる。

また、上記実施の形態に開示したスイッチ１０５は、ノード１２０に情報を記憶する記憶素子として用いることもできるため、メモリセル１１４２にスイッチ１０５を用いることも可能である。

本実施の形態では、ＣＰＵを例に挙げて説明したが、上記実施の形態に開示したトランジスタは、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）等のＬＳＩに用いることも可能である。

また、スピントロニクスデバイスとして知られるスピンＭＲＡＭ（スピン注入磁化反転型ＭＲＡＭ）と、酸化物半導体を用いたメモリの比較表を表１に示す。

酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスと比べて、駆動方式、書き込み原理、材料などが大きく異なっている。

また、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。なお、表１にあるオーバーヘッドの電力とは、複数のプロセッサが一つのロックについてスピンする時に、これらのプロセッサは、ロックについて争い、バス及びシステム相互接続上で過剰なトラフィックを生成することによってシステム性能を低下させる、所謂オーバーヘッドに消費される電力のことである。

このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。

（実施の形態８）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレイヤー、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１１乃至図１３に示す。

図１１（Ａ）は、表示部を有するテーブル９０００を示している。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。

表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、又は制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。

また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。

上記実施の形態に開示した構成は、表示部に適用することも可能である。上記実施の形態に開示した構成をテーブル９０００に適用することで、表示部を有するテーブル９０００の動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低減することができる。

図１１（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。上記実施の形態に示したトランジスタ、または記憶装置を本体３０２１に内蔵されているメモリやＣＰＵなどに適用することにより、より省電力化された携帯音楽プレイヤー（ＰＤＡ）とすることができる。

さらに、図１１（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。

上記実施の形態に開示した構成を携帯音楽プレイヤーに適用することで、携帯音楽プレイヤーの動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低減することができる。

図１１（Ｃ）はコンピュータであり、ＣＰＵを含む本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６等を含む。コンピュータは、本発明の一態様を用いて作製される半導体装置を用いることにより作製される。

上記実施の形態に開示した構成をコンピュータに適用することで、コンピュータの動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低減することができる。

図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａと表示部９６３１ｂを有する表示部９６３１、表示モード切り替えスイッチ９６２６、電源スイッチ９６２７、省電力モード切り替えスイッチ９６２５、留め具９６２９、操作スイッチ９６２８、を有する。

上記実施の形態に開示した構成をタブレット型端末に適用することで、タブレット型端末の動作を安定させ、信頼性を高めることができる。また、動作速度を高め、消費電力を低減することができる。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。

また、表示モード切り替えスイッチ９６２６は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９６２５は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。

また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。

図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の一面又は二面に効率的なバッテリー９６３５の充電を行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力電送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。

図１３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。

表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（ＤｉｇｉｔａｌＭｉｃｒｏｍｉｒｒｏｒＤｅｖｉｃｅ）、ＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）などの、半導体表示装置を用いることができる。

テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、上記実施の形態に示す構成を用いることが可能である。

図１３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、上記実施の形態に示したＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１３（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。上記実施の形態に示したＣＰＵを用いることにより、信頼性の高いエアコンディショナーを実現できる。

図１３（Ａ）において、電気冷凍冷蔵庫８３００は、上記実施の形態に示したＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。

上記実施の形態に開示した構成を電気冷凍冷蔵庫に適用することで、電気冷凍冷蔵庫の動作を安定させ、信頼性を高めることができる。また、消費電力を低減することができる。

図１３（Ｂ）及び図１３（Ｃ）において、電気機器の一例である電気自動車の例を示す。図１３（Ｃ）は、電気自動車９７００の内部に関する図である。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。上記実施の形態に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。

駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。

上記実施の形態に開示した構成を電気自動車に適用することで、電気自動車を安定して制御することができ、信頼性を高めることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

１０１集積回路
１０２ブロック
１０３値電圧検出回路
１０４論理回路
１０５スイッチ
１０７論理回路
１０８配線
１０９配線
１１１トランジスタ
１１３スイッチ
１１４負荷
１１５ノード
１１６トランジスタ
１１７スイッチ
１２０ノード
１２１トランジスタ
１２２トランジスタ
１２３容量素子
１２４トランジスタ
１２５端子
１２６ノード
１２７容量素子
１２８トランジスタ
１２９トランジスタ
１３１回路
１３２回路
１３６ノード
１４５スイッチ
１４６スイッチ
１４７スイッチ
１５１トランジスタ
２０１絶縁層
２０２ゲート電極
２０５酸化物半導体層
３００トランジスタ
３０１ｎ型半導体基板
３０２ｐ型ウェル
３０３ゲート絶縁層
３０４ゲート電極
３１１曲線
３１２曲線
４００基板
４０１基板
４０２電極
４０３絶縁層
４０４絶縁層
４０５酸化物半導体層
４０６酸化物半導体層
４０８ゲート絶縁層
４１０絶縁層
４１１層間絶縁層
４１２バリア金属層
４１３低抵抗導電層
４１４バリア金属層
４３１酸素
４３４絶縁層
４３６酸化物絶縁層
４４０トランジスタ
４５０トランジスタ
４８１酸素過剰領域
６５７配線層
６５８配線層
６５９配線層
６８４絶縁層
６８７絶縁層
６９２配線層
７００基板
７０１ウェル
７５１ゲート電極
７５２ゲート絶縁層
７５３チャネル形成領域
７５４ｎ型不純物領域
７５５ｎ型不純物領域
７５６側壁絶縁層
７５７ｐ型不純物領域
７８８絶縁層
７８９素子分離領域
１１４１スイッチング素子
１１４２メモリセル
１１４３メモリセル群
１１９０基板
１１９１ＡＬＵ
１１９２ＡＬＵコントローラ
１１９３インストラクションデコーダ
１１９４インタラプトコントローラ
１１９５タイミングコントローラ
１１９６レジスタ
１１９７レジスタコントローラ
１１９８バスインターフェース
１１９９ＲＯＭ
３０２１本体
３０２２固定部
３０２３表示部
３０２４操作ボタン
３０２５外部メモリスロット
８０００テレビジョン装置
８００１筐体
８００２表示部
８００３スピーカ部
８２００室内機
８２０１筐体
８２０２送風口
８２０３ＣＰＵ
８２０４室外機
８３００電気冷凍冷蔵庫
８３０１筐体
８３０２冷蔵室用扉
８３０３冷凍室用扉
８３０４ＣＰＵ
９０００テーブル
９００１筐体
９００２脚部
９００３表示部
９００４表示ボタン
９００５電源コード
９２０１本体
９２０２筐体
９２０３表示部
９２０４キーボード
９２０５外部接続ポート
９２０６ポインティングデバイス
９６２５スイッチ
９６２６スイッチ
９６２７電源スイッチ
９６２８操作スイッチ
９６２９具
９６３０筐体
９６３１表示部
９６３３太陽電池
９６３４充放電制御回路
９６３５バッテリー
９６３６ＤＣＤＣコンバータ
９６３７コンバータ
９６３８操作キー
９６３９ボタン
９７００電気自動車
９７０１二次電池
９７０２制御回路
９７０３駆動装置
９７０４処理装置
１０２＿ａブロック
１０２＿ｂブロック
１０２＿ｃブロック
１０２＿ｄブロック
１０２＿ｅブロック
１０２＿ｆブロック
１０２＿ｇブロック
１０２＿ｈブロック
１０２＿ｉブロック
１０３ａ値電圧検出回路
１０３ｂ値電圧検出回路
１０５ｎＨスイッチ
１０５ｎＬスイッチ
１０５ｐＨスイッチ
１０５ｐＬスイッチ
１０６ｎＨ配線
１０６ｎＬ配線
１０６ｐＨ配線
１０６ｐＬ配線
１０６ＶｎＨ配線
１０６ＶｎＬ配線
１０８ｎ＿１配線
１０８ｎ＿２配線
１０８ｎ＿３配線
１０８ｎＨ配線
１０８ｎＬ配線
１０８ｐ＿１配線
１０８ｐ＿２配線
１０８ｐ＿３配線
１０９＿１配線
１０９＿２配線
１０９＿３配線
３０５ａ拡散層
３０５ｂ拡散層
４０６ａソース電極
４０６ｂドレイン電極
４０７ａソース電極
４０７ｂドレイン電極
４０９ａゲート電極
４０９ｂゲート電極
６９３ａ容量電極
６９３ｂ容量電極
９６３１ａ表示部
９６３１ｂ表示部
９６３２ａ領域
９６３２ｂ領域

Claims

複数のブロックにより構成される半導体装置であって、
前記複数のブロックは、
それぞれのブロックに、論理回路と、スイッチと、を有し、
前記スイッチは、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを有し、
前記スイッチは、前記論理回路が有するトランジスタのボディーに電気的に接続されていることを特徴とする半導体装置。
請求項１において、
前記スイッチを介して、前記ボディーに電位を供給し、
前記論理回路が有する前記トランジスタのしきい値電圧を変化させることを特徴とする半導体装置。
請求項２において、
前記電位は、前記論理回路が有するトランジスタのしきい値電圧を小さくする電位であることを特徴とする半導体装置。
請求項２において、
前記電位は、前記論理回路が有するトランジスタのしきい値電圧を大きくする電位であることを特徴とする半導体装置。
請求項２乃至請求項４のいずれか一項において、
前記電位の供給は、前記スイッチに保持された電位に応じて行われることを特徴とする半導体装置。
複数のブロックにより構成される半導体装置であって、
前記複数のブロックは、
それぞれが論理回路と、第１のスイッチと、第２のスイッチと、を有し、
前記第１のスイッチと、前記第２のスイッチは、
チャネルが形成される半導体層に酸化物半導体を用いたトランジスタを有し、
前記第１のスイッチは、
前記論理回路が有する第１のトランジスタの第１のボディーに電気的に接続され、
前記第２のスイッチは、
前記論理回路が有する第２のトランジスタの第２のボディーに電気的に接続されていることを特徴とする半導体装置。
請求項６において、
前記第１のスイッチを介して、前記第１のボディーに第１の電位を供給して、
前記第１のトランジスタのしきい値電圧を変化させ、
前記第２のスイッチを介して、前記第２のボディーに第２の電位を供給して、
前記第２のトランジスタのしきい値電圧を変化させることを特徴とする半導体装置。
請求項７において、
前記第１の電位の供給は、前記第１のスイッチに保持された電位に応じて行われ、
前記第２の電位の供給は、前記第２のスイッチに保持された電位に応じて行われることを特徴とする半導体装置。
請求項６乃至請求項８のいずれか一項において、
前記第１のトランジスタは、
ｎ型のトランジスタであることを特徴とする半導体装置。
請求項６乃至請求項９のいずれか一項において、
前記第２のトランジスタは、
ｐ型のトランジスタであることを特徴とする半導体装置。