JP2013235576A - マルチcpuシステムとそれを含むコンピューティングシステム - Google Patents
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Abstract
【解決手段】マルチCPUデータ処理システムは、マルチCPUプロセッサを含み、マルチCPUプロセッサは、少なくとも1つの第1コア、第1キャッシュ、及び第1キャッシュをアクセスするための第1キャッシュコントローラを含む第1CPUと、少なくとも1つの第2コアと第2キャッシュとをアクセスするための第2キャッシュコントローラを含む第2CPUと、を含み、第1キャッシュは、第2キャッシュの共有領域から具現される。
【選択図】図1A
Description
前記電力管理ユニットは、前記第1キャッシュに電源を保持する間に、前記第1キャッシュを除いた前記第1CPUと前記第2CPUとの間で選択的に電源をスイッチ(switch)する。
L1キャッシュと前記第1キャッシュは、共通基板に具現される。少なくとも1つのアドレスライン(address line)は、L1キャッシュと前記第1キャッシュとに共通する。
前記方法は、前記第2CPUから前記第1CPUにキャッシュアクセス動作をスイッチングし、前記第2キャッシュの非共有領域に対するスヌーピング動作を行う段階をさらに含む。
マルチCPUシステムでCPUスケーリングが行われる時、L2キャッシュのコールドスタートを除去することができる。また、マルチCPUシステムでL2キャッシュの少なくとも一部が、複数のCPUによって物理的に共有されることによって、大量のデータ伝送が可能となる。
図1Aは、本発明の実施形態によるマルチCPU(multi−Central Processing Unit)システムの概略的なブロック図を示す。図1Aを参照すると、マルチCPUシステム100は、システムバス101、マルチCPU103、及びメモリコントローラ105を含む。
ここで、マルチCPUシステム100は、1つのシステムオンチップ(System on Chip、SoC)として具現可能である。例えば、マルチCPUシステム100は、1つのマスク(mask)を用いて具現可能である。
第1L2キャッシュコントローラ115は、第1通信チャネルCH1を通じてシステムバス101とインターフェーシングする第1インターフェースブロック117とを含みうる。
第1CPU110と第2CPU120のそれぞれは、相応するL1キャッシュと相応するL2キャッシュとを含む。L2キャッシュは、データキャッシュであり、L2キャッシュの容量とサイズは、L1キャッシュの容量とサイズよりも大きい。
それぞれの指示信号IND1、IND2は、システムバス101を通じてPMU150に供給されうる。各信号SEL、CTR1、及びCTR2は、1つまたはそれ以上の制御モード信号を含みうる。
L2キャッシュコントローラ125のような第2グループまたはビッググループによって共有領域133にアクセスのために、第1選択器160は、選択信号SELに応答して、第2L2キャッシュコントローラ125から出力された複数の第2アクセス信号ACC2を第1入力ポートIN1に伝送する。例えば、第2L2キャッシュコントローラ125が、共有領域133にデータをライトする時、複数の第2アクセス信号ACC2、例えば、メモリセルアレイ133−1にデータをライトするために必要なデータと複数の制御信号は、第1選択器160を通じて第1入力ポートIN1に伝送される。
第2L2キャッシュコントローラ125が、専用領域131に保存されたデータをリードする時、複数の第3アクセス信号ACC3、例えば、メモリセルアレイ133−1からデータをリードするために必要な制御信号は、第2入力ポートIN2に直接伝送され、専用領域131の第2出力ポートOUT2を通じて出力されたデータは、第2L2キャッシュコントローラ125に直接伝送される。共有回路は、スモールL2キャッシュコントローラまたはビッグL2キャッシュコントローラによって共有L2キャッシュに/からエラーデータのアクセスを防止するための構造を有する。
図1と図3とを参照すると、第1CPU110は、電力領域111、113、及び115を含む。複数の第1制御信号CTR1−1〜CTR1−3(集合的に、‘CTR1’)のそれぞれは、電力領域111、113、及び115のそれぞれに供給される。
第1制御信号CTR1−1、CTR1−2、及びCTR1−3のそれぞれによって、電力領域111、113、及び115のそれぞれに供給される電力及び/または電力領域111、113、及び115のそれぞれのリセットが独立して制御される。また、第1インターフェースブロック117が、別途の電力領域と定義される時、別途の制御信号が、第1インターフェースブロック117に供給されることもある。前記別途の制御信号は、第1制御信号CTR1に含まれうる。
第2制御信号CTR2−1〜CTR2−5のそれぞれによって、電力領域121、125、123、131、133、及び141のそれぞれに供給される電力及び/または電力領域121、125、123、131、133、及び141のそれぞれのリセットが独立して制御される。また、第2インターフェースブロック127が、別途の電力領域と定義される時、別途の制御信号は、第2インターフェースブロック127に供給されうる。前記別途の制御信号は、第2制御信号CTR2に含まれうる。
各共有L2キャッシュ133、143は、各制御信号CTR3−1、CTR3−2によって独立して制御される。各制御信号CTR3−1、CTR3−2は、各制御信号CTR1またはCTR2に含まれることもある。
異なるサイズと異なる能力とを有する複数のCPUを含むマルチCPUデータ処理システムで、ピーク能(peak peformance)は、複数のCPUの間のスケーリング使用(scaling usage)によって達成されうる。例えば、低いワークロード(low workload)で、スモールCPU110は、最適化された電力使用のために、最高MIPS/mW(Millions of Instructions Per Second per milliwatt)で動作する電力駆動CPU(power−driven CPU)として使われる。
すなわち、CPUスケーリングは、動作電圧を変化させなくても、消費電力に対するワークロード遂行能力(例えば、MIPS/mW)を変化させるか、または1つのCPU命令を実行するために必要なエネルギ量を変化させることができる。
同時に、ビッグCPU110の電力領域121、123、125、131、及び141のそれぞれは、複数の第2制御信号CTR2−1〜CTR2−5のそれぞれに応答してターンオンされ、前記作業に対する動作を開始または受け継ぐことができる。
したがって、ビッグCPU120を含む構造は、CPUスケーリングまたはCPUスイッチング直後に最適の性能を発揮することができる。
マルチCPUシステム100が、スヌーピング動作を支援しない時、スモールCPU110は、少なくとも1つの共有領域133、143に保存され、ECC(Error Correction Code)を含まないデータをチャネルCH1、バス101、及びメモリコントローラ105を通じてメモリ107に伝送またはフラッシングする。次いで、ビッグCPU120は、メモリ107に保存されたデータをメモリコントローラ105、バス101、及びチャネルCH2を通じてリードする。ビッグCPU120は、リードされたデータにECCを付け加え、ECC付加されたデータを少なくとも1つの共有領域133、143に保存することができる。
図6の(A)、(B)、(C)、及び(D)は、図1AのマルチCPUのCPUスケーリングの他の実施形態を説明する概念図である。図6の(A)から(D)は、ビッグCPU120からスモールCPU110へのCPUスケーリング過程を示す。
選択信号SELに応答して、各選択器160、161は、少なくとも1つの共有領域133、143と第2L1キャッシュコントローラ115との間の通信チャネルを形成する。
フラッシング動作が完了すれば、図6の(D)に示したように、ビッグCPU120の各電力領域125、131、及び141は、複数の第2制御信号CTR2のうち対応する制御信号のそれぞれに応答して、パワーオフ状態になる。したがって、CPUスケーリングが完了すれば、スモールCPU110の第1L2キャッシュコントローラ115は、各選択器160、161を通じて少なくとも1つの共有領域133、143をアクセスすることができる。
第1CPU110−1の構造は、図1Aの第1CPU110の構造を含み、第2CPU120−1の構造は、図1Aの第2CPU120の構造を含む。ここで、図1AのPMU150に対応するPMUは、第2CPU120−1に具現可能である。このような実施形態で、CTR1のように、MPUに関連した複数の制御信号は、複数のTSVのうちの少なくとも1つを通じて伝送することができる。
マルチCPUシステム100は、インターフェースブロック320を通じてメモリ330、無線インターフェースブロック340、またはディスプレイ350と通信することができる。インターフェースブロック320は、多様なインターフェース制御機能を行う1つまたはそれ以上の回路ブロックを含む。前記制御機能は、メモリアクセス制御、グラフィック制御、入出力インターフェース制御、または無線ネットワークアクセス制御などを含む。
メモリ330は、インターフェースブロック320を通じてマルチCPUシステム100とデータを送受信することができる。無線インターフェースブロック340は、アンテナを通じてコンピュータプラットフォーム300を無線ネットワーク、例えば、移動通信ネットワークまたは無線LAN(Local Area Network)に接続させることができる。
コンピューティングシステム400は、マルチCPUシステム100、パワーソース420、メモリ430、複数の入出力ポート440、拡張カード450、ネットワーク装置460、及びディスプレイ470を含みうる。実施形態によって、コンピューティングシステム400は、カメラモジュール480をさらに含みうる。
この半導体基板上に、システムバス101、システムバス101と第1キャッシュコントローラ115との間に第1通信チャネルCH1、及びシステムバス101と第2キャッシュコントローラ125との間に第2通信チャネルCH2が形成される。実施形態によって、S310段階とS320段階は、同時に具現されることもあり、互いに異なる時間に具現されることもある。
101:システムバス
103:マルチCPU
110:第1CPU
111、113:CPUコア
115:L2キャッシュコントローラ
117:第1インターフェースブロック
120:第2CPU
121、123:CPUコア
125:L2キャッシュコントローラ
130、140:L2キャッシュ
131、141:L2キャッシュの専用領域
133、143:L2キャッシュの共有領域
127:第2インターフェースブロック
210:バス
220:メモリ
Claims (27)
- マルチCPUプロセッサ(multi−CPU processor)を含み、
前記マルチCPUプロセッサは、
少なくとも1つの第1コア、第1キャッシュ、及び前記第1キャッシュをアクセスするための第1キャッシュコントローラを含む第1CPUと、
少なくとも1つの第2コアと第2キャッシュとをアクセスするための第2キャッシュコントローラを含む第2CPUと、を含み、前記第1キャッシュは、前記第2キャッシュの共有領域から具現されるマルチCPUデータ処理システム。 - 選択信号に基づいて、前記第1キャッシュコントローラまたは前記第2キャッシュコントローラからデータを前記第1キャッシュに入力する共有回路をさらに含む請求項1に記載のマルチCPUデータ処理システム。
- 前記第1CPU、前記第2CPU、及び前記第1キャッシュを独立してターンオンまたはターンオフするための複数の制御信号を出力する電力管理ユニットをさらに含む請求項1に記載のマルチCPUデータ処理システム。
- 前記電力管理ユニットは、前記第1キャッシュに電源を保持する間に、前記第1キャッシュを除いた前記第1CPUと前記第2CPUとの間で選択的に電源をスイッチする請求項3に記載のマルチCPUデータ処理システム。
- 前記第1キャッシュと前記共有回路は、第1SoCに具現され、前記第1キャッシュを除いた前記第1CPUは、第2Socに具現される請求項2に記載のマルチCPUデータ処理システム。
- 前記第1キャッシュを除いた前記第1CPUは、第1電力領域に具現され、前記第1キャッシュを除いた前記第2CPUは、第2電力領域に具現され、前記第1キャッシュは、第3電力領域に具現され、
前記第1電力領域、前記第2電力領域、及び前記第3電力領域のそれぞれは、独立して制御可能な請求項5に記載のマルチCPUデータ処理システム。 - 少なくとも1つの第1コア、第1キャッシュ、及び前記第1キャッシュからデータをアクセスするための第1キャッシュコントローラを含む第1CPUと、
少なくとも1つの第2コア及び第2キャッシュからデータをアクセスするための第2キャッシュコントローラを含む第2CPUと、を含み、
前記第1キャッシュは、前記第2キャッシュの共有領域から具現され、
前記第1キャッシュを除いた前記第1CPUは、第1ダイに具現され、前記第2CPUは、第2ダイに具現されるマルチCPUデータ処理システム。 - 選択信号に基づいて、前記第1キャッシュから前記第1キャッシュコントローラまたは前記第2キャッシュコントローラにデータを出力する共有回路をさらに含み、前記共有回路は、前記第2ダイ内に具現される請求項7に記載のマルチCPUデータ処理システム。
- 前記共有回路のための複数の制御信号ラインは、前記第1ダイと前記第2ダイとの間に接続して連結される複数のTSV(Through Silicon Via)を含む請求項8に記載のマルチCPUデータ処理システム。
- L1キャッシュと前記第1キャッシュは、共通基板に具現される請求項7に記載のマルチCPUデータ処理システム。
- 少なくとも1つのアドレスラインは、L1キャッシュと前記第1キャッシュとに共通する請求項7に記載のマルチCPUデータ処理システム。
- 前記第1キャッシュを除いた前記第1CPUは、第1電力領域に位置し、前記第1キャッシュを除いた前記第2CPUは、第2電力領域に位置し、前記第1キャッシュは、第3電力領域に位置する請求項7に記載のマルチCPUデータ処理システム。
- 前記第3電力領域がパワーオンを保持する間に、前記第1電力領域と前記第2電力領域とに電力を選択的に供給する電力管理ユニットをさらに含む請求項12に記載のマルチCPUデータ処理システム。
- 前記マルチCPUデータ処理システムは、スマートフォン、ラップトップPC、またはタブレットPCとして具現される請求項7に記載のマルチCPUデータ処理システム。
- 前記第1キャッシュは、L2キャッシュまたは前記L3キャッシュである請求項7に記載のマルチCPUデータ処理システム。
- 第1CPUが第1キャッシュコントローラを通じて第1キャッシュをアクセスする段階と、
第2CPUが第2キャッシュコントローラを通じて第2キャッシュをアクセスする段階と、
前記第1キャッシュのフラッシング(flushing)なしに前記第1CPUから前記第2CPUにキャッシュアクセス動作をスイッチする段階と、を含み、
前記第1キャッシュは、前記第2キャッシュの共有領域から具現されるマルチCPUプロセッサを利用したデータ処理方法。 - 選択信号に基づいて、前記第1CPUまたは前記第2CPUから前記第2キャッシュに入力されるデータをマルチプレクシング(Multiplexing)する段階をさらに含む請求項16に記載のマルチCPUプロセッサを利用したデータ処理方法。
- スヌーピング(snooping)なしに前記第1CPUから前記第2CPUにキャッシュアクセス動作をスイッチングする段階をさらに含む請求項16に記載のマルチCPUプロセッサを利用したデータ処理方法。
- 前記第2CPUから前記第1CPUにキャッシュアクセス動作をスイッチングし、前記第2キャッシュの非共有領域に対するフラッシング動作を行う段階をさらに含む請求項16に記載のマルチCPUプロセッサを利用したデータ処理方法。
- 前記第2CPUから前記第1CPUにキャッシュアクセス動作をスイッチングし、前記第2キャッシュの非共有領域に対するスヌーピング動作を行う段階をさらに含む請求項16に記載のマルチCPUプロセッサを利用したデータ処理方法。
- 少なくとも1つの第1コア、第1キャッシュ、前記第1キャッシュをアクセスするための第1キャッシュコントローラを含む第1CPUと、
少なくとも1つの第2コアと前記第1キャッシュとの保存容量よりも大きな保存容量を有する第2キャッシュをアクセスするための第2キャッシュコントローラを含む第2CPUと、
選択信号に基づいて、前記第1キャッシュコントローラを通じて前記第1コアまたは前記第2キャッシュコントローラを通じて前記第2コアから前記第1キャッシュにデータを伝送するマルチプレクサと、
前記選択信号に基づいて、前記第1キャッシュから前記第1キャッシュコントローラを通じて前記第1コアまたは前記第2キャッシュコントローラを通じて前記第2コアからデータを伝送するためのデマルチプレクサと、
を含むプロセッサ。 - 前記第1キャッシュは、前記第2キャッシュの共有領域から具現される請求項21に記載のプロセッサ。
- マルチCPUプロセッサを含み、
前記マルチCPUプロセッサは、
少なくとも1つの第1コア、第1キャッシュ、前記第1キャッシュをアクセスするための第1キャッシュコントローラを含む第1CPUと、
少なくとも1つの第2コアと第2キャッシュとをアクセスするための第2キャッシュコントローラを含む第2CPUと、
前記第1CPUと前記第2CPUとのうち少なくとも1つに電源を選択的に供給する電力管理ユニット(PMU)と、
データバスを通じて前記マルチCPUプロセッサに/からメモリアクセスを制御するメモリコントローラと、を含み、前記第1キャッシュは、前記第2キャッシュの共有領域から具現されるマルチCPUデータ処理システム。 - 前記電力管理ユニットは、前記第1キャッシュに電源が供給される間に、前記第1CPUと前記第2CPUとのターンオンまたはターンオフを独立して制御するための複数の制御信号を出力する請求項23に記載のマルチCPUデータ処理システム。
- 前記第1キャッシュを除いた前記第1CPUは、第1電力領域に位置し、前記第1キャッシュを除いた前記第2CPUは、第2電力領域に位置し、前記第1キャッシュは、第3電力領域に位置する請求項23に記載のマルチCPUデータ処理システム。
- 前記電力管理ユニットは、前記第3電力領域に電源が供給される間に、前記第1電力領域と前記第2電力領域との間で電力を選択的にスイッチする請求項25に記載のマルチCPUデータ処理システム。
- 前記マルチCPUデータ処理システムは、スマートフォン、ラップトップPC、またはタブレットPCとして具現される請求項23に記載のマルチCPUデータ処理システム。
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