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QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
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Diese Anmeldung beansprucht die Priorität der
koreanischen Patentanmeldung Nr. 10-2012-0048455 , welche am 8. Mai 2012 eingereicht wurde, deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme mit eingebunden ist.
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Technisches Gebiet
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Ausführungsformen des vorliegenden erfinderischen Konzepts beziehen sich auf ein Multi-Zentralverarbeitungseinheit(CPU = Central Processing Unit)-System; insbesondere auf ein Multi-CPU-System, welches einen Level-2(L2)-Cache aufweist, welcher durch zwei CPUs gemeinsam benutzt wird, und ein Computersystem mit demselben.
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Diskussion des Standes der Technik
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Da Betriebsfrequenzen einer CPU höher werden, nimmt eine Leistungsaufnahme der CPU zu. Eine dynamische Frequenz- und Spannungs-Skalierung (DVFS = Dynamic Frequency and Voltage Scaling) ist eine Technik, welche verwendet wird, um eine CPU-Betriebsfrequenz und -Leistungsaufnahme zu optimieren.
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In einem Multi-CPU-System, kann ein gemeinsames Benutzen von CPU-Ressourcen, wie beispielsweise eines Cache, eine Chipdichte erhöhen und eine Leistungsaufnahme verringern; die Gegenleistung jedoch kann in erhöhten Vorgängen und Operationen, beispielsweise zum Aufrechterhalten der Cache-Kohärenz, bestehen.
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Beispielsweise werden, wenn ein Cache durch mehr als eine CPU gemeinsam benutzt wird, Daten-Spül- bzw. Data-Flushing und -Schnüffel bzw. -Snooping-Operationen benötigt, wenn die Verwendung des gemeinsam benutzten Cache einer CPU zu einer anderen CPU geschaltet wird. Die zusätzlichen Flushing- und Snooping-Operationen können eine Vorgangslatenz erhöhen und die Gesamt-Performance bzw. Gesamtleistungsfähigkeit des Multi-CPU-Systems beeinflussen.
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KURZFASSUNG
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Multi-CPU-Datenverarbeitungssystem vorgesehen, das Folgendes aufweist: Einen Multi-CPU-Prozessor, der Folgendes aufweist: Eine erste CPU, welche mit wenigstens einem ersten Kern, einem ersten L2-Cache und einem ersten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf den ersten L2-Cache zuzugreifen; und eine zweite CPU, welche mit wenigstens einem zweiten Kernt und einem zweiten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf einen zweiten L2-Cache zuzugreifen, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das System weiterhin eine gemeinsam benutzte Schaltung auf, welche konfiguriert ist, um Daten zu dem ersten L2-Cache von entweder dem ersten Cache-Controller oder dem zweiten Cache-Controller basierend auf einem Auswahlsignal zuzuführen, wobei die gemeinsam benutzte Schaltung einen Multiplexer, welcher konfiguriert ist, um eine Dateneingabe zu dem ersten L2-Cache auszuwählen, und einen Demultiplexer aufweist, welcher konfiguriert ist, um aus dem ersten L2-Cache gelesene Daten zu passieren, um sie basierend auf dem Auswahlsignal zu dem ersten Cache-Controller oder dem zweiten Cache-Controller auszugeben.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das System weiterhin eine Leistungsmanagement-Einheit auf, welche konfiguriert ist, um Steuersignale auszugeben, um unabhängig das An- und Abschalten der ersten CPU und der zweiten CPU und dem ersten L2-Cache zu steuern, wobei die Leistungsmanagement-Einheit weiterhin konfiguriert ist, um wahlweise die Leistung zwischen der ersten CPU ausschließlich des ersten L2-Cache und der zweiten CPU zu schalten, während eine Leistung auf dem ersten L2-Cache aufrechterhalten wird.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts sind der erste L2-Cache und die gemeinsam benutzte Schaltung in einem ersten SoC eingebettet, und die erste CPU ausschließlich des ersten L2-Cache ist in einem zweiten SoC eingebettet.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist die erste CPU ausschließlich des ersten L2-Cache in einer ersten Leistungsdomäne verkörpert, die zweite CPU ausschließlich des ersten L2-Cache ist in einer zweiten Leistungsdomäne verkörpert, und der erste L2-Cache ist in einer dritten Leistungsdomäne verkörpert, wobei jede Leistungsdomäne unabhängig steuerbar ist.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das System weiterhin einen Interfaceblock bzw. Schnittstellenblock auf, welcher konfiguriert ist, um den Multi-CPU-Prozessor mit einer Speichervorrichtung, einer Anzeigevorrichtung und einem drahtlosen Interfaceblock bzw. Schnittstellenblock zu koppeln.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist das System in einem von einem Smartphones, einem Laptops oder einem Tablet-Computer verkörpert.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Multi-CPU-Datenverarbeitungssystem vorgesehen, das Folgendes aufweist: eine erste CPU, welche mit wenigstens einem ersten Kern, einem ersten L2-Cache und einem ersten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf Daten von dem ersten L2-Cache zuzugreifen; und eine zweite CPU, welche mit wenigstens einem zweiten Kern und einem zweiten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf Daten von einem zweiten L2-Cache zuzugreifen, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist, wobei die erste CPU ausschließlich des ersten L2-Cache in einem ersten Chip (Die) verkörpert ist und die zweite CPU in einem zweiten Chip (Die) verkörpert ist.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das System weiterhin eine gemeinsam benutzte Schaltung auf, welche konfiguriert ist, um Daten von dem ersten L2-Cache zu dem ersten L2-Cache-Controller oder dem zweiten L2-Cache-Controller basierend auf einem Auswahlsignal auszugeben, wobei die gemeinsam benutzte Schaltung innerhalb des zweiten Chips verkörpert ist, wobei Steuersignal-Leitungen für die gemeinsam benutzte Schaltung Silizium-Durchkontaktierungen (TSVs = Through Silicon Vias) aufweisen, welche eine Verbindung zwischen dem ersten Chip und dem zweiten Chip bilden, und ein Datenzugriff auf/von dem ersten L2-Cache durch die erste CPU durch TSVs getätigt wird.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts sind der L1-Cache und der L2-Cache auf einem gemeinsamen Substrat verkörpert und wenigstens eine Adressleitung ist sowohl dem L1-Cache als auch dem L2-Cache gemeinsam.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das System weiterhin eine Leistungsmanagement-Einheit auf, welche konfiguriert ist, um Leistung wahlweise an die erste und die zweite Leistungsdomäne anzulegen, während sie die dritte Leistungsdomäne eingeschaltet bzw. mit Leistung versorgt aufrechterhält.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Verfahren zum Verarbeiten von Daten unter Verwendung eines Multi-CPU-Prozessors vorgesehen, das Folgendes aufweist: Ein Zugreifen auf einen ersten L2-Cache durch eine erste CPU über einen ersten Cache-Controller; und ein Zugreifen auf einen zweiten L2-Cache durch eine zweite CPU über einen zweiten Cache-Controller, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das Verfahren ein Multiplexen einer Dateneingabe zu dem zweiten L2-Cache von entweder der ersten CPU oder der zweiten CPU basierend auf einem Auswahlsignal auf.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das Verfahren ein Schalten einer Cache-Zugriffsoperation von der ersten CPU zu der zweiten CPU ohne Flushing oder Snooping des ersten L2-Cache auf.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das Verfahren weiterhin ein Schalten einer Cache-Zugriffsoperation von der zweiten CPU zu der ersten CPU und ein Durchführen einer Spül- bzw. Flushing- oder Schnüffel- bzw. Snooping-Operation auf einem nicht gemeinsam benutzten Abschnitt des zweiten L2-Cache auf.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das Verfahren weiterhin ein Zugreifen entweder auf den L1-Cache oder den L2-Cache über eine gemeinsame Adressleitung auf.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist das Verfahren weiterhin ein Koppeln des Prozessors mit einer Speichervorrichtung, einer Anzeige und einem drahtlosen Interfaceblock bzw. Schnittstellenblock auf.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist eine tragbare Computervorrichtung vorgesehen, die Folgendes aufweist: eine erste CPU, welche mit wenigstens einem ersten Kern, einem ersten L2-Cache und einem ersten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf den ersten L2-Cache zuzugreifen; und eine zweite CPU, welche mit wenigstens einem zweiten Kern und einem zweiten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf einen zweiten L2-Cache zuzugreifen, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts weist die Vorrichtung weiterhin einen drahtlosen Transceiver auf, welcher konfiguriert ist, um Daten drahtlos zu übermitteln bzw. zu senden und zu empfangen.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Prozessor vorgesehen, der Folgendes aufweist: eine erste CPU, welche mit wenigstens einem ersten Kern, einem ersten L2-Cache und einem ersten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf den ersten L2-Cache zuzugreifen; eine zweite CPU, welche mit wenigstens einem zweiten Kern und einem zweiten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf einen zweiten L2-Cache zuzugreifen, wobei der zweite L2-Cache in einer Speicherkapazität größer ist als der erste L2-Cache; einen Multiplexer, welcher konfiguriert ist, um Daten zu dem ersten L2-Cache von entweder dem ersten Kern über den ersten Cache-Controller oder dem zweiten Kern über den zweiten Cache-Controller basierend auf einem Auswahlsignal zu passieren; und einen Demultiplexer, welcher konfiguriert ist, um Daten von dem ersten L2-Cache zu entweder dem ersten Kern über den ersten Cache-Controller oder dem zweiten Kern über den zweiten Cache-Controller basierend auf dem Auswahlsignal zu passieren, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist, und der L1-Cache und der L2-Cache auf einem gemeinsamen Substrat verkörpert sind.
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Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Multi-CPU-Datenverarbeitungssystem vorgesehen, das Folgendes aufweist: einen Multi-CPU-Prozessor, der Folgendes aufweist: Eine erste CPU, welche mit wenigstens einem ersten Kern, einem ersten L2-Cache und einem ersten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf den ersten L2-Cache zuzugreifen; eine zweite CPU, welche mit wenigstens einem zweiten Kern und einem zweiten Cache-Controller konfiguriert ist, welcher konfiguriert ist, um auf einen zweiten L2-Cache zuzugreifen, wobei der erste L2-Cache aus einem gemeinsam benutzten Abschnitt des zweiten L2-Cache konfiguriert ist; eine Leistungsmanagement-Einheit, welche konfiguriert ist, um wahlweise entweder eine oder beide der ersten CPU und der zweiten CPU und den ersten L2-Cache mit Leistung zu versorgen; und einen Speichercontroller, welcher konfiguriert ist, um einen Speicherzugriff auf und von dem Multi-CPU-Prozessor über einen Datenbus zu steuern.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Diese und/oder andere Aspekte des vorliegenden erfinderischen Konzepts werden deutlicher und leichter aus der folgenden Beschreibung der Ausführungsformen zusammengenommen in Verbindung mit den beigefügten Zeichnungen anerkannt werden, in welchen:
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1A ein schematisches Blockschaltbild eines Multi-Zentralverarbeitungseinheits(CPU = Central Processing Unit)-Systems gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
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1B ein Blockschaltbild eines Computersystems ist, welches das Multi-CPU-System der 1A aufweist;
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2 ein schematisches Blockschaltbild eines Level-2(L2)-Cache ist, welcher in einer zweiten CPU der 1A integriert ist;
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3 ein Blockschaltbild ist, welches Leistungsdomänen der Multi-CPU der 1A veranschaulicht;
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4A und 4B eine beispielhafte Ausführungsform einer CPU-Skalierung der Multi-CPU der 1A veranschaulichen;
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5 ein Flussdiagramm eines CPU-Skalierungsvorgangs gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
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6A, 6B, 6C und 6D eine andere beispielhafte Ausführungsform einer CPU-Skalierung der Multi-CPU der 1A veranschaulichen;
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7 ein Flussdiagramm eines anderen CPU-Skalierungsvorgangs gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
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8A und 8B schematische Blockschaltbilder eines Multi-CPU-Systems gemäß einer anderen beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts sind;
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9 ein Blockschaltbild einer Board-Anordnung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
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10 eine Computerplattform gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
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11 ein Computersystem ist, welches ein Multi-CPU-System gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts aufweist; und
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12 ein Flussdiagramm eines Verfahrens zum Herstellen des Multi-CPU-Systems gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist.
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DETAILLIERTE BESCHREIBUNG
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1 ist ein schematisches Blockschaltbild eines Multi-Zentralverarbeitungseinheits(CPU = Central Processing Unit)-Systems gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts.
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Bezug nehmend auf 1A weist ein Multi-CPU-System 100 einen Systembus 101, eine Multi-CPU 103 und einen Speichercontroller 105 auf. Hier kann das Multi-CPU-System 100 in einem Ein-Chip-System (SoC = System on Chip) verkörpert sein. Beispielsweise kann das Multi-CPU-System 100 durch Verwenden einer einzigen Maske verkörpert sein.
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Eine Multi-CPU 103 kann eine erste CPU 110 und eine zweite CPU 120 aufweisen. Gemäß einer beispielhaften Ausführungsform kann die Multi-CPU 103 weiterhin eine Leistungsmanagement-Einheit (PMU = Power Management Unit) 150 aufweisen.
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Zur Zweckmäßigkeit der Erklärung ist die Multi-CPU 103, welche zwei CPUs 110 und 120 aufweist, in 1A veranschaulicht; das vorliegende erfinderische Konzept kann jedoch auf eine Multi-CPU, welche mehr als zwei CPUs aufweist, angewandt werden.
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Die erste CPU 110 kann wenigstens einen ersten CPU-Kern 111 und 113 und einen ersten Level 2(L2)-Cache Controller 115 aufweisen. Demzufolge kann die erste CPU 110 in einer Multi-Kern-CPU verkörpert sein. Der wenigstens eine erste CPU-Kern 111 und 113 kann einen Level 1(L1)-Cache aufweisen (nicht gezeigt), beispielsweise einen Befehls-Cache und einen Daten-Cache. Der wenigstens eine erste CPU-Kern 111 und 113 können weiterhin eine Peripherieschaltung zum Kommunizieren mit dem ersten Level 2(L2)-Cache Controller 115 aufweisen.
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Der erste L2-Cache Controller 115 kann weiterhin einen ersten Interfaceblock bzw. Schnittstellenblock 117 aufweisen, welcher mit einem Bussystem 101 durch einen ersten Kommunikationskanal CH1 koppelt.
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Die zweite CPU 120 kann wenigstens einen zweiten CPU-Kern 121 und 123, einen zweiten L2-Cache Controller 125 und wenigstens einen L2-Cache 130 und 140 aufweisen. Demzufolge kann die zweite CPU 120 in einer Multi-Kern-CPU verkörpert sein. Der wenigstens eine zweite CPU-Kern 121 und 123 kann einen L1-Cache (nicht gezeigt) aufweisen, beispielsweise einen Befehls-Cache und einen Daten-Cache. Der wenigstens eine zweite CPU-Kern 121 und 123 kann weiterhin eine Peripherieschaltung zum Kommunizieren mit dem zweiten L2-Cache Controller 125 aufweisen.
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Der zweite L2-Cache Controller 125 kann einen zweiten Interfaceblock bzw. Schnittstellenblock 127 aufweisen, welcher mit dem Systembus 101 durch einen zweiten Kommunikationskanal CH2 koppelt.
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Hier können der erste L2-Cache Controller 115 und der zweite L2-Cache Controller 125 in getrennten Strukturen verkörpert sein, unabhängig arbeiten und mit dem Systembus 101 getrennt über Kommunikationskanäle CH1 und CH2 kommunizieren.
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Jede der ersten CPU 110 und der zweiten CPU 120 weist einen korrespondierenden L2-Cache zusätzlich zu einem entsprechenden L1-Cache auf. Ein L2-Cache ist ein Daten-Cache und ist typischerweise größer in der Kapazität und der Größe als ein L1-Cache. Für Zwecke der Veranschaulichung der vorliegenden Ausführungsform wird auf die „erste” Gruppe von Komponenten bzw. Bestandteilen, wie beispielsweise die erste CPU 110, den ersten L2-Cache Controller 115 und den ersten L2-Cache Bezug genommen als die „kleine” Gruppe – kleine CPU 110, kleiner L2-Cache Controller 115 usw. Auf die „zweite” Gruppe von Komponenten bzw. Bestandteilen wie beispielsweise die zweite CPU 120, den zweiten L2-Cache Controller 125 und den zweiten L2-Cache wird Bezug genommen als die „große” Gruppe – große CPU 120, großer L2-Cache Controller usw. Die erste CPU 110 weist einen L2-Cache 133 und 143 auf. Die zweite CPU 120 weist einen L2-Cache 130 und 140 auf. Gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts, wie es in 1A gezeigt ist, wird der erste (kleine) L2-Cache 133 und 143 funktional durch sowohl die erste CPU 110 als auch die zweite CPU 120 gemeinsam benutzt. In anderen Worten gesagt kann auf den ersten L2-Cache 133 und 143 durch entweder die erste CPU 110 oder die zweite CPU 120 zugegriffen werden. Hier bedeutet „Zugriff” eine Operation, welche für eine Schreiboperation oder eine Leseoperation notwendig ist. Weiterhin ist der erste (kleine) L2-Cache 133 und 143 ein Teil des zweiten (großen) L2-Cache 131 und 141. Beispielsweise kann der kleine L2-Cache aus einem Abschnitt des großen L2-Cache gebildet sein, beispielsweise kann der große L2-Cache eine 2 MB Speichervorrichtung sein und der kleine L2-Cache kann aus einem 25%-Abschnitt des großen L2-Cache mit einer 512 KB Kapazität, welche durch die kleine und die große CPU gemeinsam benutzt wird, gebildet sein.
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Auf den nicht gemeinsam benutzte Abschnitt 131 und 141 des zweiten L2-Cache 130 und 140 (beispielsweise 1,5 MB der 2 MB Speichervorrichtung) kann nur durch die zweite CPU 120 über den zweiten L2-Cache Controller 125 zugegriffen werden.
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Der zweite L2-Cache Controller 125 kann auf den gesamten L2-Cache 130 und 140 einschließlich den gemeinsam benutzten L2-Cache 133 und 143 und den nicht gemeinsam benutzten L2-Cache 131 und 141 zu derselben Zeit zugreifen. Auf den gemeinsam benutzten L2-Cache 133 und 143 kann jedoch nicht durch den ersten L2-Cache Controller 115 und den zweiten L2-Cache Controller 125 zu derselben Zeit zugegriffen werden.
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Die Leistungsmanagement-Einheit PMU 150 ist konfiguriert, um wahlweise Leistung auf die kleine CPU 110 und/oder die große CPU 120 unter Verwendung von Steuersignalen CTR1 und CTR2 und/oder einem Auswahlsignal SEL, basierend auf wenigstens einem eines ersten Anzeigesignals IND1, welches von der ersten CPU 110 ausgegeben wird und eines zweiten Anzeigesignals IND2, welches von der zweiten CPU 120 ausgegeben wird, anzuwenden.
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Jedes Anzeigesignal IND1 und IND2 kann der PMU 150 durch den Systembus 101 zugeführt bzw. zur Verfügung gestellt werden. Die Signale SEL, CTR1 und CTR2 können ein oder mehrere Steuermodus-Signale aufweisen.
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Basierend auf den ersten Steuersignalen CTR1 kann die erste CPU 110 eine Leistungsversorgung und/oder einen Reset unabhängig durch eine Leistungsdomäne steuern. Basierend auf den zweiten Steuersignalen CTR2 kann die zweite CPU 120 eine Leistungsversorgung und/oder einen Reset unabhängig durch eine Leistungsdomäne steuern.
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Zusätzlich können die erste CPU 110 und die zweite CPU 120 eine CPU-Skalierung, d. h. ein Schalten zwischen CPUs 110 und 120 in Antwort auf ein Auswahlsignal SEL steuern.
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Obwohl die Struktur, wie sie in 1A beschrieben ist, und Operationen in Verbindung damit in Verbindung mit L2-Caches beschrieben worden sind, kann ein Fachmann bereitwillig anerkennen, dass die gleiche Struktur und die gleichen Operationen auf unterschiedliche Level-Caches, beispielsweise ein Level 3(L3)-Cache anwendbar sind.
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Beispielsweise wird ein Funktionsblock, welcher in der zweiten CPU 120 verkörpert ist, durch jede einer CPU 110 und einer CPU 120 gemeinsam benutzt, beispielsweise ein L2-Cache oder ein L3-Cache. Wenn der Funktionsblock ein L3-Cache ist, kann jeder L2-Cache Controller durch einen L3-Cache Controller ersetzt sein.
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Jede CPU 110 und 120 kann mit dem Speichercontroller 105 durch jeden Kommunikationskanal CH1 und CH2 und den Systembus 101 kommunizieren. Der Speichercontroller 105 kann auf einen Speicher, beispielsweise einen Hauptspeicher, welcher mit einem Multi-CPU-System verbunden ist, zugreifen.
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Zur Zweckmäßigkeit der Erklärung ist jedes Element 101 und 105 in 1A außerhalb der Multi-CPU 103 veranschaulicht; jedes Element 101 und 105 jedoch kann innerhalb der Multi-CPU 103 verkörpert sein.
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1B ist ein Blockschaltbild eines Computersystems, welches das Multi-CPU-System, welches in 1A veranschaulicht ist, aufweist.
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Bezug nehmend auf 1B kann das Computersystem das Multi-CPU-System 100 und einen Speicher 107 aufweisen. Wie obenstehend beschrieben ist, kann der Speichercontroller 105 eine Datenkommunikation zwischen dem Multi-CPU-System 100 und dem Speicher 107 steuern oder koppeln.
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2 ist ein Blockschaltbild eines gemeinsam benutzten L2-Cache und einer gemeinsam benutzten Schaltung gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts.
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Wie in den 1A und 2 veranschaulicht ist, weist ein L2-Cache 130 einen dedizierten Bereiche 131, welcher ein nicht gemeinsam benutzter Bereich ist, und einen gemeinsam benutzten Bereich 133 auf. Zusätzlich weist ein L2-Cache 140 einen dedizierten Bereich 141 und einen gemeinsam benutzen Bereich 143 auf. Da L2-Cache 130 und 140 im Wesentlichen die gleiche Struktur haben, sind die Beschreibungen des L2-Cache 130 gleichermaßen auf den L2-Cache 140 anwendbar. Da der gemeinsam benutzte Bereich 133 oder 143 aus einem Abschnitt des L2-Cache 130 oder 140 konfiguriert ist, benutzt der gemeinsam benutzte Bereich auch wenigstens eine Adressleitung des L2-Cache 130 oder 140 gemeinsam.
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Wie obenstehend beschrieben ist, kann auf den dedizierten Bereich 131 nur durch den zweiten L2-Cache Controller 125 zugegriffen werden, und auf den gemeinsam benutzten Bereich 133 kann wahlweise durch einen des ersten L2-Cache Controller 115 und des zweiten L2-Cache Controllers 125 basierend auf einem Auswahlsignal SEL zugegriffen werden.
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Die gemeinsam benutzte Schaltung weist einen ersten Selektor bzw. Wähler 160 und einen zweiten Selektor 161 auf. Gemäß einer Ausführungsform ist die gemeinsam benutzte Schaltung innerhalb der großen CPU 120 aber außerhalb des gemeinsam benutzten Bereich 133 angeordnet. Gemäß einer alternativen Ausführungsform können der erste Selektor 160 und der zweite Selektor 161 innerhalb des gemeinsam benutzten Bereichs 133 verkörpert sein. Gemäß der vorliegenden Ausführungsform ist der erste Selektor 160 in einem Multiplexer verkörpert, und der zweite Selektor 161 ist in einem Demultiplexer verkörpert. Gemäß einer alternativen Ausführungsform kann die gemeinsam benutzte Schaltung den ersten Selektor 160 aufweisen, aber nicht den zweiten Selektor 161.
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Wenn der erste L2-Cache Controller 115 versucht, auf den gemeinsam benutzten Bereich 133 zuzugreifen, überträgt der erste Selektor 160 erste Zugriffssignale ACC1, welche von dem ersten L2-Cache Controller 115 ausgegeben werden, an einen Eingabeport bzw. Eingabeanschluss IN1 des gemeinsam benutzten Bereichs 133 in Antwort auf ein Auswahlsignal SEL.
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Für eine Schreiboperation durch die erste (kleine) Gruppe schreibt der erste L2-Cache Controller 115 Daten in den gemeinsam benutzten Bereich 133, die ersten Zugriffssignale ACC1 (beispielsweise Daten- und Steuersignale, welche zum Schreiben der Daten in eine Speicherzellanordnung 133-1 notwendig sind) werden an den ersten Eingabeanschluss IN1 durch den ersten Selektor 160 übertragen.
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Für eine Leseoperation durch die erste Gruppe liest der erste L2-Cache Controller 115 Daten, welche in dem gemeinsam benutzten Bereich 133 gespeichert sind, die ersten Zugriffssignale ACC1 (beispielsweise Steuersignale, welche zum Lesen der Daten aus der Speicherzellanordnung 133-1 notwendig sind) werden durch den ersten Selektor 160 zu dem ersten Eingabeanschluss IN1 übertragen und Daten, welche von einem ersten Ausgabeport bzw. Ausgabeanschluss OUT1 des gemeinsam benutzten Bereichs 133 ausgegeben werden, werden zu dem ersten L2-Cache Controller 115 durch den zweiten Selektor 161 übertragen.
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In einer Ausführungsform, welche den zweiten Selektor 161 nicht aufweist, kann eine Datenausgabe von dem ersten Ausgabeanschluss OUT1 direkt an den ersten L2-Cache Controller 115 übertragen werden.
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Für einen Zugriff auf den gemeinsam benutzten Bereich 133 durch die zweite (große) Gruppe, beispielsweise L2-Cache Controller 125 überträgt der erste Selektor 160 zweite Zugriffssignale ACC2, welche von dem zweiten L2-Cache Controller 125 ausgegeben werden, zu dem ersten Eingabeanschluss IN1 in Antwort auf ein Auswahlsignal SEL.
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Beispielsweise werden, wenn der zweite L2-Cache Controller 125 Daten in den gemeinsam benutzten Bereich 133 schreibt, die zweiten Zugriffssignale ACC2 (beispielsweise Daten und Steuersignale, welche zum Schreiben von Daten in die Speicherzellanordnung 133-1 notwendig sind) zu dem ersten Eingabeanschluss IN1 durch den ersten Selektor 160 übertragen.
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Wenn der zweite L2-Cache Controller 125 Daten liest, welche in dem gemeinsam benutzten Bereich 133 gespeichert sind, werden die zweiten Zugriffssignale ACC2 (beispielsweise Steuersignale, welche zum Lesen der Daten aus der Speicherzellanordnung 133-1 notwendig sind) zu dem ersten Eingabeanschluss IN1 durch den zweiten Selektor 161 übertragen, und Daten, welche durch den ersten Ausgabeanschluss OUT1 ausgegeben werden, werden zu dem zweiten L2-Cache Controller 125 durch den zweiten Selektor 161 übertragen.
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In einer Ausführungsform, welche den zweiten Selektor 161 nicht aufweist, kann eine Datenausgabe von dem ersten Ausgabeanschluss OUT1 direkt an den zweiten L2-Cache Controller 125 übertragen werden.
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Wenn der zweite L2-Cache Controller 125 Daten in den dedizierten Bereich 131 schreibt, werden dritte Zugriffssignale ACC3, welche von dem zweiten L2-Cache Controller 125 ausgegeben werden (beispielsweise Daten- und Steuersignale, welche zum Schreiben der Daten in die Speicherzellanordnung 133-1 notwendig sind) einem zweiten Eingabeanschluss IN2 des dedizierten Bereichs 131 zugeführt.
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Wenn der zweite L2-Cache Controller 125 Daten liest, welche in dem dedizierten Bereich 131 gespeichert sind, werden die dritten Zugriffssignale ACC3 (beispielsweise Steuersignale, welche zum Lesen der Daten aus der Speicheranordnung 133-1 notwendig sind) direkt an den zweiten Eingabeanschluss IN2 übertragen, und Daten, welche durch den zweiten Ausgabeanschluss OUT2 des dedizierten Bereichs 131 ausgegeben werden, werden direkt zu dem zweiten L2-Cache Controller 125 übertragen.
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Es kann gesehen werden, dass die gemeinsam benutzte Schaltung eine Struktur vorsieht, welche einen fehlerhaften Datenzugriff zu/von dem gemeinsam benutzten L2-Cache durch entweder den kleinen oder den großen L2-Cache Controller verhindert.
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3 ist ein Blockschaltbild der Multi-CPU der 1, welche in Verbindung mit einer Veranschaulichung der Allozierung und Steuerung von Leistungsdomänen verwendet wird. Bezug nehmend auf die 1 und 3 weist die erste CPU 110 Leistungsdomänen 111, 113 und 115 auf. Jedes von ersten Steuersignalen CTR1-1 bis CTR1-3 (insgesamt „CTR1”) wird jeder der Leistungsdomänen 111, 113 und 115 zugeführt.
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Gemäß jedem der ersten Steuersignale CTR1-1, CTR1-2 und CTR1-3 kann eine Leistung, welche jeder der Leistungsdomänen 111, 113 und 115 zur Verfügung gestellt wird, und/oder ein Reset jeder der Leistungsdomänen 111, 113 und 115 unabhängig gesteuert werden. Zusätzlich kann, wenn ein erster Interfaceblock 117 als eine zusätzliche Leistungsdomäne definiert ist, ein zusätzliches Steuersignal dem ersten Interfaceblock 117 zur Verfügung gestellt werden bzw. zugeführt werden. Das zusätzliche Steuersignal kann in den ersten Steuersignalen CTR1 enthalten sein.
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Die zweite CPU 120 weist Leistungsdomänen 121, 123, 125, 131, 133, 141 und 143 auf. Jedes der zweiten Steuersignale CTR2-1 bis CTR2-5 (insgesamt „CTR2”) wird jeder der Leistungsdomänen 121, 125, 123, 131 und 141 zugeführt.
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Gemäß jedem der zweiten Steuersignale CTR2-1 bis CTR2-5 kann eine Leistung, welche jeder der entsprechenden Leistungsdomänen 121, 125, 123, 131, 133 und 141 zugeführt wird, und/oder ein Reset jeder der Leistungsdomänen unabhängig gesteuert werden.
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Zusätzlich kann, wenn ein zweiter Interfaceblock 127 als eine zusätzliche Leistungsdomäne definiert ist, ein zusätzliches Steuersignal dem zweiten Interfaceblock 127 zugeführt werden. Das zusätzliche Steuersignal kann in den zweiten Steuersignalen CTR2 enthalten sein.
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Die Domäne des gemeinsam benutzten L2-Cache 133 und 143 ist unabhängig durch Steuersignale CTR3-1 und CTR3-2 steuerbar. Gemäß einer alternativen Ausführungsform können die CTR3-1 und CTR3-2 Signale entweder mit bzw. in CTR1 oder CTR2 integriert sein.
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Die 4A und 4B zeigen CPU-Skalierungsvorgänge von einer kleinen CPU 110 zu einer großen CPU 120 gemäß einer Ausführungsform des vorliegenden erfinderischen Konzepts.
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In einem Multi-CPU-Datenverarbeitungssystem, welches CPUs hat, welche in den Größen und Leistungsfähigkeiten unterschiedlich sind, kann eine Peak-Leistungsfähigkeit durch eine Skalierungsverwendung unter den CPUs erreicht werden. Beispielsweise kann bei einer niedrigen Arbeitslast die kleine CPU 110 als eine leistungsgetriebene CPU verwendet werden, welche bei den höchsten Millionen von Befehlen pro Sekunde pro Milliwatt (MIPS/mW = Millions of Instructions per Second per Milliwatt) für eine optimierte Leistungsverwendung arbeitet. Bei einer hohen Arbeitslast kann die CPU 120 als eine Performance-getriebene bzw. Leistungsfähigkeits-getriebene CPU verwendet werden, welche bei einer Peak-Leistungsfähigkeit arbeitet, obwohl sie weniger MIPS/mW hat.
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Hier bedeutet CPU-Skalierung eine Operation des Schaltens von der kleinen CPU 110 zu der großen CPU 120 oder von der großen CPU 120 zu der kleinen CPU 110 bei derselben Betriebsspannung. Das heißt, die CPU-Skalierung kann eine Arbeitslast-Leistungsfähigkeit nach einer Leistungsaufnahme, beispielsweise MIPS/mW ändern, oder sie kann eine Energiemenge, welche zum Ausführen eines CPU-Befehls notwendig ist, ohne Ändern einer Spannung ändern.
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Bezug nehmend auf 4A ist die kleine CPU 110 im Betrieb gezeigt, mit Leistungsdomänen 111, 113 und 115 (einschließlich 117, falls benötigt) in einem eingeschalteten Zustand POWER ON, und jede Leistungsdomäne 121 bis 125, 131 und 141 (einschließlich 127, falls benötigt) der großen CPU 120 ist in einem abgeschalteten Zustand POWER OFF. Die Leistungsdomänen 133 und 144, welche den gemeinsam benutzten L2-Cache bedienen, sind auch POWER ON. Der erste L2-Cache Controller 115 kann auf wenigstens einen gemeinsam benutzten Bereich 133 und 143 durch jeden Selektor 160 und 161 zugreifen.
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Wenn die Arbeitslast der kleinen CPU 110 zunimmt, kann ein Skalieren auf die große CPU 120 erwünscht sein. Um von der kleinen CPU zu der großen CPU zu skalieren, überträgt ein erster Kern 111 der ersten CPU 110 ein erstes Anzeigesignal IND1 zu der PMU 150 durch den ersten Kommunikationskanal CH1 und den Systembus 101, um eine CPU-Skalierung oder ein CPU-Schalten von der kleinen CPU 110 zu der großen CPU 120 durchzuführen.
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Die PMU 150 gibt erste Steuersignale CTR1, zweite Steuersignale CTR2 und ein Auswahlsignal SEL in Antwort auf ein erstes Anzeigesignal IND1 aus. Demzufolge wird die Leistung, welche an jede der Leistungsdomänen 111, 113 und 115 angelegt wird, in Antwort auf jedes der ersten Steuersignale CTR1 abgeschaltet und die kleine CPU 110 hält den gegenwärtigen Job bzw. die gegenwärtige Aufgabe an.
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Zu derselben Zeit wird die Leistung, welche auf jede der Leistungsdomänen 121, 123, 125, 131 und 141 der großen CPU 120 angewandt wird, angeschaltet, und die große CPU 120 beginnt den Betrieb für den Job in Antwort auf jedes der zweiten Steuersignale CTR2-1 bis CTR2-5.
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Wenigstens ein gemeinsam benutzter Bereich 133 und 143 kann als eine Teilmenge von L2-Cache 130 oder 140 der großen CPU 120 verwendet werden. Der oben beschriebene Skalierungsvorgang von der kleinen CPU 110 zu der großen CPU 120 benötigt keine Snooping-Operation.
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Darüber hinaus muss die große CPU 120 keinen Kaltstart für jeden L2-Cache 130 und 140 durchführen. Wenigstens ein dedizierter Bereich 132 und 141 von wenigstens einem L2-Cache 130 und 140 kann zusammen mit den Leistungsdomänen 121, 123 und 125 in einem READY-Zustand sein.
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Während der CPU-Skalierung von der kleinen CPU 110 zu der großen CPU 120 wird Leistung, welche wenigstens einen gemeinsam benutzten Bereich 133 und 143 zugeführt wird, AN (ON) gehalten. Zusätzlich wird während des CPU-Skalierens von der kleinen CPU 110 zu der großen CPU 120 jeder Selektor 160 und 161 geschaltet, so dass der zweite L2-Cache Controller 125 auf wenigstens einen gemeinsam benutzten Bereich 133 und 143 durch jeden Selektor 160 und 161 zugreifen kann.
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Demzufolge ist die Struktur, welche die große CPU 120 gemäß dieser Ausführungsform des erfinderischen Konzepts aufweist, für eine optimale Leistungsfähigkeit unmittelbar nach dem CPU-Skalieren oder CPU-Schalten konfiguriert.
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Wie in 4B veranschaulicht ist, ist gerade nach dem CPU-Skalieren von der kleinen CPU 110 zu der großen CPU 120 jede Leistungsdomäne der kleinen CPU 110 in einem abgeschalteten Zustand POWER OFF und jede Leistungsdomäne 121 bis 125, 131 und 141 der großen CPU 120 ist in einem angeschalteten Zustand POWER ON. Leistung, welche gemeinsam benutzten Bereichen 133 und 143 zur Verfügung gestellt wird, wird auf AN (ON) gehalten.
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In dem Fall des Multi-CPU-Systems 100, welches eine Snooping-Operation nicht unterstütz, spült die kleine CPU 110 Daten, welche in wenigstens einem gemeinsam benutzten Bereich 133 und 143 gespeichert sind (beispielsweise Daten, welche keinen Fehlerkorrektur-Code (ECC = Error Correction Code) aufweisen) durch den Kanal CH1, den Bus 101 und den Speichercontroller 105 zu dem Speicher 107. Danach kann die große CPU 120 Daten, welche in den Speicher 107 gespeichert sind, durch den Speichercontroller 105, den Bus 101 und den Kanal CH2 lesen. Die große CPU kann einen ECC zu den gelesenen Daten hinzufügen und die Daten mit hinzugefügtem ECC in wenigstens einem gemeinsam benutzten L2-Cache 133 und 143 speichern.
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5 ist ein Flussdiagramm zum Erklären eines CPU-Skalierungsvorgangs. Bezug nehmend auf die 1A bis 5 wird eine CPU-Skalierung von der kleinen CPU 110 zu der großen CPU 120 durch die kleine CPU 110, welche ein Skaliersignal IND1 (S110) ausgibt, initiiert; die PMU 150 schaltet die Leistungsdomänen der kleinen CPU 110 ab, schaltet die Leistungsdomänen der großen CPU 120 an, hält aber die Leistungsdomänen des gemeinsam benutzten L2-Cache 133 und 143 (S120) an; und ein Betrieb der kleinen CPU 110 wird gestoppt und ein Betrieb der großen CPU 120 wird ohne eine Snooping-Operation (S130) gestartet.
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Gemäß einer beispielhaften Ausführungsform kann, wenn die kleine CPU 110 Daten, welche in dem wenigstens einen gemeinsam benutzten Bereich 133 und 143 gespeichert sind, zu dem Speicher 107 überträgt, die große CPU 120 die Daten, welche in dem Speicher 107 gespeichert sind, auslesen, wenn es notwendig ist.
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Die 6A bis 6D veranschaulichen CPU-Skalierungsvorgänge von der großen CPU 120 zu der kleinen CPU 110.
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Bezug nehmend auf die 1A bis 3 und 6A bis 6D ist, wenn die große CPU 120, wie in 6A veranschaulicht arbeitet, jede Leistungsdomäne 111, 113 und 115 der kleinen CPU in einem abgeschalteten Zustand POWER OFF und jede Leistungsdomäne 121, 123, 125, 131, 133, 141 und 143 der großen CPU 120 ist in einem angeschalteten Zustand POWER ON. Hier kann der zweite L2-Cache Controller 125 entweder auf einen oder beide gemeinsam benutzte Bereiche 133 und 143 zugreifen.
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Für eine CPU-Skalierung von der großen CPU 120 zu der kleinen CPU 110 gibt ein erster Kern 121 der großen CPU 120 ein zweites Anzeigesignal IND2 an die PMU 150 durch einen zweiten Kommunikationskanal CH2 und den Systembus 101 aus.
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Die PMU 150 gibt erste Steuersignale CTR1, ein zweites Steuersignal CTR2 und ein Auswahlsignal SEL in Antwort auf das zweite Anzeigesignal IND2 aus.
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Jeder Selektor 160 und 161 bildet einen Kommunikationskanal zwischen den wenigstens einen gemeinsam benutzten Bereich 133 und 143 und den zweiten L1-Cache Controller 115 in Antwort auf ein Auswahlsignal SEL.
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Wie in 6B veranschaulicht ist, wird jede Leistungsdomäne 111 bis 115 der kleinen CPU 110 in einen eingeschalteten Zustand POWER ON in Antwort auf jedes der ersten Steuersignale CTR1 versetzt, und jede Leistungsdomäne 121 bis 125, 130 und 140 der großen CPU 120 verweilt in einem eingeschalteten Zustand POWER ON in Antwort auf jedes der zweiten Steuersignale CTR2. Die Leistungsdomänen für den bzw. zu dem gemeinsam benutzten L2-Cache 133 und 143 werden mit dritten Steuersignalen CTR3 angeschaltet gehalten.
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Hier werden Daten von wenigstens einer von Leistungsdomänen 121 bis 125 der großen CPU 120 zu wenigstens einem L2-Cache 130 und 140 aktualisiert und die große CPU 120 führt eine Flushing-Operation an wenigstens einem dedizierten Bereich 131 und 141 durch, während sie eine Snooping-Operation durch einen zweiten Kommunikationskanal CH2 durchführt. Daten von der Flushing-Operation können zu dem Speicher 107 durch den Kanal CH2, den Bus 101 und den Speichercontroller 105 übertragen werden.
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Wie in 6C veranschaulicht ist, wird jede Leistungsdomäne 121 und 123 der großen CPU 120 in einen abgeschalteten Zustand POWER OFF in Antwort auf jedes von entsprechenden Steuersignalen unter den zweiten Steuersignalen CTR2 verbracht, während eine Flushing-Operation durchgeführt wird.
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Wenn die Flushing-Operation vollendet ist, wird jede Leistungsdomäne 125, 131 und 141 der großen CPU 120 in einen angeschalteten Zustand POWER OFF in Antwort auf jedes von entsprechenden Steuersignalen unter den zweiten Steuersignalen CTR2, wie in 6D veranschaulicht ist, verbracht. Demzufolge kann, wenn das CPU-Skalieren vollendet ist, der erste L2-Cache Controller 115 der kleinen CPU 110 auf wenigstens einen gemeinsam benutzten Bereich 133 und 143 durch jeden Selektor 160 und 161 zugreifen.
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Wie in den 6A bis 6D veranschaulicht ist, wird die Leistung, welche den gemeinsam benutzten Bereich 133 und 143 zugeführt wird, mit Steuersignalen CTR3 während des CPU-Skalierens angeschaltet gehalten.
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Zusätzlich führt der wenigstens eine gemeinsam benutzte Bereich 133 und 143 keine Snooping-Operation durch den zweiten Kommunikationskanal CH2 während des CPU-Skalierens durch. Das heißt, der wenigstens eine gemeinsam benutzte Bereich 133 und 143 wird physikalisch durch jede CPU 110 und 120 gemeinsam benutzt, so dass ein Bereich, in dem eine Snooping-Operation durchgeführt wird, abnimmt.
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7 ist ein Flussdiagramm zum Erklären des CPU-Skalierens, welches in 6 veranschaulicht ist. Bezug nehmend auf die 6 und 7 initiiert die große CPU 120 eine Skalierungs-Operation durch ein Ausgeben eines Anzeigesignals IND2 (S210); die PMU 150 schaltet die Domänen der kleinen CPU 110 (S220) an. Die große CPU 120 kann eine Snooping-Operation nur auf wenigstens einem dedizierten Bereich 131 und 141 durchführen, und die Leistung für die CPU-Kerne 121 und 123 wird abgeschaltet (S230); wenn das Snooping vollendet ist, wird die Leistung für die Domänen 131, 141, 125 und 127 (der Rest der großen CPU 120) abgeschaltet (S240); und ein Arbeitsobjekt CPU wird von der großen CPU 120 zu der kleinen CPU 110 (S250) geändert.
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8 ist ein schematisches Blockschaltbild des Multi-CPU-Systems gemäß einer anderen beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. Bezug nehmend auf 8 weist das Multi-CPU-System eine erste CPU 110-1 und eine zweite CPU 120-1 auf. 8 veranschaulicht eine Vorderansicht auf das Multi-CPU-System und 8B veranschaulicht eine Draufsicht auf das Multi-CPU-System.
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Wie in den 8A und 8B veranschaulicht ist, ist die erste CPU 110-1 auf die zweite CPU 120-1 gestapelt.
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Die erste CPU 110-1 und die zweite CPU 120-1 können in verschiedenen Chips verkörpert sein. Der gemeinsam benutzte L2-Cache-Bereich 133 und 143 ist in der zweiten CPU 120-1 verkörpert. Auf diesen geteilten Bereich kann durch die erste CPU 110-1 durch elektrische Durchkontaktierungen bzw. elektrische Vias (beispielsweise Silizium-Durchkontaktierungen (TSVs = Through Silicon Vias) zugegriffen werden. Gemäß der vorliegenden Ausführungsform weist der Chip 110-1, welcher die Komponenten der CPU 110 verkörpert, seinen eigenen L2-Cache nicht auf. Anstelle dessen ist der gesamte L2-Cache 130 und 140 der großen CPU 120 in dem Chip 120-1 angeordnet, und ein gemeinsam benutzter Abschnitt (133) und (143) des L2-Cache, welcher physikalisch im Chip 120-1 angeordnet ist, wird durch sowohl durch die kleine CPU 110 als auch die große CPU 120 verwendet.
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Eine Struktur der ersten CPU 110-1 weist die Struktur der ersten CPU 110 der 1A auf, und die Struktur der zweiten CPU 120-1 weist die Struktur der zweiten CPU 120 der 1A auf. Hier kann eine PMU, welche der PMU 150 der 1A entspricht, auch in der zweiten CPU 120-1 verkörpert sein. In einer solchen Ausführungsform können Steuersignale, welche mit der PMU assoziiert sind, wie beispielsweise CTR1, auch über einen der TSVs verbunden werden.
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9 ist ein Blockschaltbild einer Board-Anordnung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. Bezug nehmend auf 9 weist eine Board-Anordnung 200 eine erste CPU 110-2, eine zweite CPU 120-2, wenigstens einen gemeinsam benutzten Bereich 133 und 143, die PMU 150, einen Bus 210 und einen Speicher 220 auf.
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Bezug nehmend auf die 1A, 8A, 8B und 9 kann wenigstens ein gemeinsam benutzter Bereich 133 und 143 getrennt von der ersten CPU 110-2 und der zweiten CPU 120-2 verkörpert sein.
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Mit Ausnahme des wenigstens einen gemeinsam benutzten Bereichs 133 und 143 hat die erste CPU 110 der 1A im Wesentlichen dieselbe Struktur und denselben Betrieb bzw. dieselben Operationen wie die erste CPU 110-2 der 9, und die zweite CPU 120 der 1A hat im Wesentlichen dieselbe Struktur und denselben Betrieb wie die zweite CPU 120-2 der 9.
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Der erste L2-Cache Controller 115 oder ein erster Interfaceblock 117 können mit einem Bus 210 durch einen ersten Kommunikationskanal CH1 kommunizieren. Der zweite L2-Cache Controller 125 oder ein zweiter Interfaceblock 127 können mit dem Bus 210 durch einen zweiten Kommunikationskanal CH2 kommunizieren.
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Jeder erste Kommunikationskanal CH1 und zweite Kommunikationskanal CH2 kann in einem elektrischen Kommunikationskanal oder in einem optischen Kommunikationskanal verkörpert sein. Jeder L2-Cache Controller 115 und 125 kann wahlweise auf den wenigstens einen gemeinsam benutzten Bereich 133 und 143 zugreifen.
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10 ist eine Computerplattform gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. Bezug nehmend auf 10 kann eine Computerplattform 300 in einer elektronischen Vorrichtung wie ein Computersystem verwendet werden. Die elektronische Vorrichtung kann in einem Personal Computer (PC) einer tragbaren Vorrichtung, einer mobilen Vorrichtung oder einem digitalen Fernseher bzw. digitalem TV verkörpert sein.
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Eine tragbare Vorrichtung kann in einem Laptop-Computer oder einem Tablet-PC verkörpert sein. Eine mobile Vorrichtung kann in einem Mobiltelefon, einem Smartphone, einem persönlichen digitalen Assistenten (PDA = Personal Digital Assistant), einem Enterprise Digital Assistant (EDA), einer digitalen Fotokamera, einer digitalen Videokamera, einem tragbaren Multimedia-Player (PMP = Portable Multimedia Player), einer persönlichen Navigationsvorrichtung oder einer tragbaren Navigationsvorrichtung (PND = Personal Navigation Device), einer tragbaren Spielekonsole oder einem e-Buch verkörpert sein.
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Die Computerplattform 300 weist das Multi-CPU-System 100, einen Interfaceblock bzw. Schnittstellenblock 320 und einen Speicher 330 auf. Gemäß einer beispielhaften Ausführungsform kann die Computerplattform 300 weiterhin wenigstens einen eines drahtlosen Interfaceblocks 340 und einer Anzeige 350 aufweisen.
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Das Multi-CPU-System 100 kann mit dem Speicher 330, dem drahtlosen Interfaceblock 340 oder der Anzeige 350 durch den Interfaceblock 320 kommunizieren.
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Der Interfaceblock 320 weist einen oder mehrere Schaltungsblöcke auf, welche verschiedene Interface- bzw. Schnittstellen-Steuerfunktionen durchführen können. Die Steuerfunktionen weisen eine Speicherzugriffssteuerung, eine Grafiksteuerung, eine Eingabe-/Ausgabe-Interface-Steuerung oder eine Drahtlos-Netzwerk-Zugriffssteuerung auf.
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Jeder der Schaltungsblöcke kann in einem zusätzlichen unabhängigen Chip, einem Teil des Multi-CPU-Systems 100 oder innerhalb des Multi-CPU-Systems 100 verkörpert sein.
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Der Speicher 330 kann Daten zu oder von dem Multi-CPU-System 100 über den Interfaceblock 320 übertragen oder empfangen.
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Der drahtlose Interfaceblock 340 kann die Computerplattform 300 mit einem drahtlosen Netzwerk, beispielsweise einem mobilen Kommunikationsnetzwerk oder einem drahtlosen Lokalbereichs-Netzwerk (LAN = Local Area Network) über eine Antenne verbinden.
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11 ist eine beispielhafte Ausführungsform eines Computersystems, welches eine Multi-CPU-System gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts aufweist. Bezug nehmend auf 11 kann ein Computersystem 400 in einem PC, einem Datenserver, einem Laptop-Computer oder einer tragbaren Vorrichtung verkörpert sein.
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Das Computersystem 400 kann das Multi-CPU-System 100, eine Leistungsquelle 420, den Speicher 430, Eingabe-/Ausgabe-Anschlüsse bzw. -Ports 440, eine Erweiterungskarte 450, eine Netzwerkvorrichtung 460 und eine Anzeige 470 aufweisen. Gemäß einer beispielhaften Ausführungsform kann das Computersystem 400 weiterhin ein Kameramodul 480 aufweisen.
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Das Multi-CPU-System 100 kann einen Betrieb wenigstens eines von Elementen 420 bis 480 steuern. Die Leistungsquelle 420 kann eine Betriebsspannung für wenigstens eines von Elementen 103 und 430 bis 480 zur Verfügung stellen.
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Der Speicher 430 kann in einem flüchtigen Speicher oder einem nichtflüchtigen Speicher verkörpert sein. Gemäß einer beispielhaften Ausführungsform kann ein Speichercontroller, welcher eine Datenzugriffs-Operation für den Speicher 430, beispielsweise eine Leseoperation, eine Schreiboperation (oder eine Programmieroperation) oder eine Löschoperation steuern kann, in das Multi-CPU-System 100 integriert oder eingebaut sein. Gemäß einer anderen beispielhaften Ausführungsform kann der Speichercontroller zusätzlich zwischen dem Multi-CPU-System 100 und dem Speicher 430 verkörpert sein.
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Die Eingabe-/Ausgabe-Anschlüsse 440 bedeuten Anschlüsse, welche Daten zu dem Computersystem 400 übertragen können oder eine Datenausgabe von dem Computersystem 400 zu einer externen Vorrichtung übertragen.
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Beispielsweise können die Eingabe-/Ausgabe-Anschlüsse 440 wenigstens einen eines Anschlusses zum Verbinden bzw. Anschließen einer Zeigevorrichtung wie einer Computermaus, einem Anschluss zum Verbinden eines Druckers oder einen Anschluss zum Verbinden eines USB-Laufwerks haben.
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Die Erweiterungskarte 450 kann in einer Secure Digital(SD)-Karte oder einer Multimedia-Karte (MMC = Multimedia Card) verkörpert sein. Gemäß einer beispielhaften Ausführungsform kann die Erweiterungskarte eine Subscriber Identification Module(SIM)-Karte oder eine Universal Subscriber Identification Module(USIM)-Karte sein.
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Die Netzwerkvorrichtung 460 kann eine Vorrichtung bedeuten, welche das Computersystem 400 mit einem verdrahteten Netzwerk oder einem drahtlosen Netzwerk verbinden kann. Die Anzeige 470 kann Daten anzeigen, welche von dem Speicher 430, den Eingabe-/Ausgabe-Anschlüssen 440, der Erweiterungskarte 450 oder der Netzwerkvorrichtung 460 ausgegeben werden.
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Das Kameramodul 480 bedeutet ein Modul, welches eine optische Abbildung in eine elektrische Abbildung umwandeln kann. Demzufolge kann eine elektrische Bildausgabe von dem Kameramodul 480 in dem Speicher 430 oder der Erweiterungskarte gespeichert werden. Zusätzlich kann eine elektrische Bildausgabe von dem Kameramodul 480 gemäß einer Steuerung des Multi-CPU-Systems 100 durch die Anzeige 470 angezeigt werden.
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Das Multi-CPU-System 100 ist als ein Element jedes Computersystems 300 oder 400 in den 10 und 11 veranschaulicht; das Multi-CPU-System 100 kann jedoch durch eine Multi-CPU 103 oder eine Board-Anordnung 200 gemäß einer beispielhaften Ausführungsform ersetzt werden. In diesem Fall kann eine Struktur jedes Computersystems 300 oder 400 angemessen für die Multi-CPU 103 oder die Board-Anordnung 200 geändert werden.
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12 ist ein Flussdiagramm zum Erklären eines Verfahrens zum Herstellen des Multi-CPU-Systems gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. Bezug nehmend auf die 1A und 12 wird ein Halbleitersubstrat vorbereitet bzw. bereitgestellt (S310). Die erste CPU 110, welche den ersten L2-Cache Controller 115 aufweist, welcher mit wenigstens einem von ersten CPU-Kernen 111 und 113 verbunden ist, und die zweite CPU 120, welche den zweiten L2-Cache Controller 125 aufweist, welcher mit wenigstens einem von zweiten CPU-Kernen 121 und 123 verbunden ist, werden auf dem Halbleitersubstrat gebildet (S320).
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In einem Überlapp-Bereich 133 und 143 zwischen der ersten CPU 110 und der zweiten CPU 120 wird ein gemeinsam benutzter L2-Cache, auf welchen wahlweise durch den ersten L2-Cache Controller 115 und den zweiten L2-Cache Controller 125 zugegriffen werden kann, gebildet.
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Auf dem Halbleitersubstrat werden ein Systembus 101, ein erster Kommunikationskanal CH1 zwischen dem Systembus 101 und dem ersten Cache Controller 115, und ein zweiter Kommunikationskanal CH2 zwischen dem Systembus 101 und dem zweiten Cache Controller 125 gebildet. Gemäß einer beispielhaften Ausführungsform können ein Schritt S310 und ein Schritt S320 zu derselben Zeit oder zu unterschiedlichen Zeiten ausgeführt werden.
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Wie in 8 veranschaulicht ist, können, nachdem die erste CPU 110-1 und die zweite CPU 120-1 in verschiedenen Chips oder Dies gebildet sind, diese durch vertikale elektrische Durchkontaktierungen (TEVs = Vertical Electrial Vias) miteinander verbunden werden, so dass gemeinsam benutzte Komponenten wie beispielsweise ein insam benutzter Abschnitt des L2-Cache 133 und 143 gebildet werden.
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Das gemeinsame Benutzen eines L2-Cache gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts verringert die physikalische Größe des Multi-CPU-Systems; es verringert eine übermäßige Arbeitsbelastung einer Snooping-Operation; und es beseitigt einen Kaltstart des L2-Cache.
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Obwohl Ausführungsformen des vorliegenden erfinderischen Konzepts gezeigt und beschrieben wurden, wird es durch Fachleute anerkannt werden, dass Änderungen in diesen Ausführungsformen getätigt werden können, ohne von den Prinzipien und dem Gedanken des allgemeinen erfinderischen Konzepts abzuweichen, dessen Umfang in den beigefügten Ansprüchen und deren Äquivalenten definiert.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2012-0048455 [0001]
