JP2013232927A5 - - Google Patents

Claims (24)

1. 通信のために割当てられる仮想リソースブロック（ＶＲＢ）を決定することと、
   第１写像関数に基づいて、前記ＶＲＢを第１物理リソースブロック（ＰＲＢ）に写像することと、
   ステップサイズ及び前記ＶＲＢについて設定可能であるホップ値を備えるオフセットを加えた前記第１写像関数の出力に等しい第２写像関数に基づいて、前記ＶＲＢを第２ＰＲＢに写像することと、
   通信のために前記第１ＰＲＢと前記第２ＰＲＢを使用することと
   を備える無線通信方法。
2. 前記第１ＰＲＢは第１スロットに複数のサブキャリアを備え、前記第２ＰＲＢは第２スロットに複数のサブキャリアを備える、請求項１の方法。
3. 前記ＶＲＢは前記第２写像関数の少なくとも１つのパラメータに基づいてホッピングあるいは非ホッピングを設定可能である、請求項１の方法。
4. 前記ステップサイズはＮ／４またはＮ／２であり、ＮはＰＲＢの総数またはホッピングについてのＰＲＢの数である、請求項１の方法。
5. 前記ホップ値は非ホッピングを示す第１の値、または前記ステップサイズによるホッピングを示す第２の値に設定される、請求項１の方法。
6. 前記ホップ値は前記ステップサイズを差し引いたホッピングを示す第３の値に更に設定される、請求項５の方法。
7. 通信のために割り当てられる仮想リソースブロック（ＶＲＢ）を決定し、
   第１写像関数に基づいて、前記ＶＲＢを第１物理リソースブロック（ＰＲＢ）に写像し、
   ステップサイズ及び前記ＶＲＢについて設定可能であるホップ値を備えるオフセットを加えた第１写像関数の出力に等しい第２写像関数に基づいて、前記ＶＲＢを第２ＰＲＢに写像し、
   通信のために前記第１ＰＲＢと前記第２ＰＲＢを使用する、
   ように構成された少なくとも１つのプロセッサを備える無線通信装置。
8. 前記第１ＰＲＢは第１スロットに複数のサブキャリアを備え、前記第２ＰＲＢは第２スロットに複数のサブキャリアを備える、請求項７の装置。
9. 前記ＶＲＢは前記第２写像関数の少なくとも１つのパラメータに基づいてホッピングあるいは非ホッピングを設定可能である、請求項７の装置。
10. 前記ステップサイズはＮ／４またはＮ／２であり、ＮはＰＲＢの総数またはホッピングについてのＰＲＢの数である、請求項７の装置。
11. 前記ホップ値は非ホッピングを示す第１の値、または前記ステップサイズによるホッピングを示す第２の値に設定される、請求項７の装置。
12. 前記ホップ値は前記ステップサイズを差し引いたホッピングを示す第３の値に更に設定される、請求項１１の装置。
13. 通信のために割り当てられる仮想リソースブロック（ＶＲＢ）を決定する手段と、
    第１写像関数に基づいて、前記ＶＲＢを第１物理リソースブロック（ＰＲＢ）に写像する手段と、
    ステップサイズ及び前記ＶＲＢについて設定可能であるホップ値を備えるオフセットを加えた前記第１写像関数の出力に等しい第２写像関数に基づいて、前記ＶＲＢを第２ＰＲＢに写像する手段と、
    通信のために前記第１ＰＲＢと前記第２ＰＲＢを使用する手段と、
    を備える無線通信装置。
14. 前記第１ＰＲＢは第１スロットに複数のサブキャリアを備え、前記第２ＰＲＢは第２スロットに複数のサブキャリアを備える、請求項１３の装置。
15. 前記ＶＲＢは前記第２写像関数の少なくとも１つのパラメータに基づいてホッピングあるいは非ホッピングを設定可能である、請求項１３の装置。
16. 前記ステップサイズはＮ／４またはＮ／２であり、ＮはＰＲＢの総数またはホッピングについてのＰＲＢの数である、請求項１３の装置。
17. 前記ホップ値は非ホッピングを示す第１の値、または前記ステップサイズによるホッピングを示す第２の値に設定される、請求項１３の装置。
18. 前記ホップ値は前記ステップサイズを差し引いたホッピングを示す第３の値に更に設定される、請求項１７の装置。
19. 少なくとも１つのコンピュータに対して、通信のために割り当てられる仮想リソースブロック（ＶＲＢ）を決定させるコードと、
    少なくとも１つのコンピュータに対して第１写像関数に基づいて、前記ＶＲＢを第１物理リソースブロック（ＰＲＢ）に写像させるコードと、
    少なくとも１つのコンピュータに対して、ステップサイズ及び前記ＶＲＢについて設定可能であるホップ値を備えるオフセットを加えた前記第１写像関数の出力に等しい第２写像関数に基づいて、前記ＶＲＢを第２物理リソースブロック（ＰＲＢ）に写像させるコードと、
    少なくとも１つのコンピュータに対して、通信のために前記第１ＰＲＢと前記第２ＰＲＢを使用させるコードと、
    を備えるコンピュータ読み取り可能な記憶媒体。
20. 前記第１ＰＲＢは第１スロットに複数のサブキャリアを備え、前記第２ＰＲＢは第２スロットに複数のサブキャリアを備える、請求項１９のコンピュータ読み取り可能な記憶媒体。
21. 前記ＶＲＢは前記第２写像関数の少なくとも１つのパラメータに基づいてホッピングあるいは非ホッピングを設定可能である、請求項１９のコンピュータ読み取り可能な記憶媒体。
22. 前記ステップサイズはＮ／４またはＮ／２であり、ＮはＰＲＢの総数またはホッピングについてのＰＲＢの数である、請求項１９のコンピュータ読み取り可能な記憶媒体。
23. 前記ホップ値は非ホッピングを示す第１の値、または前記ステップサイズによるホッピングを示す第２の値に設定される、請求項１９のコンピュータ読み取り可能な記憶媒体。
24. 前記ホップ値は前記ステップサイズを差し引いたホッピングを示す第３の値に更に設定される、請求項２３のコンピュータ読み取り可能な記憶媒体。