JP2013229815A5 - - Google Patents

Claims (13)

1. 第１の電源系において動作し、入力されたデータ信号及び第１の再送要求信号に基づいて、パルス信号を出力する送信回路と、
   前記第１の電源系と異なる第２の電源系において動作し、前記パルス信号に基づいて、前記データ信号を復元する受信回路と、
   前記送信回路と前記受信回路とを磁界または電界により結合する絶縁結合素子と、を備え、
   前記送信回路は、
   前記データ信号及び前記第１の再送要求信号をそれぞれ遅延させた遅延データ信号及び第１の遅延再送要求信号を生成し、
   前記遅延データ信号及び前記第１の遅延再送要求信号のエッジにおいて前記パルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第１の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
   半導体装置。
2. 前記送信回路は、
   前記遅延データ信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第１の論理回路を備えている、
   請求項１に記載の半導体装置。
3. 前記第１の論理回路に、前記データ信号と、前記遅延データ信号をさらに遅延させた信号とが入力される、
   請求項２に記載の半導体装置。
4. 前記送信回路に、さらに第２の再送要求信号が入力され、
   前記送信回路は、
   前記第２の再送要求信号を遅延させた第２の遅延再送要求信号のエッジにおいて、さらに前記パルス信号を出力すると共に、
   前記遅延データ信号のエッジを跨ぐ所定の期間及び前記第１の遅延再送要求信号のエッジを跨ぐ所定の期間、前記第２の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
   請求項１に記載の半導体装置。
5. 前記送信回路は、
   前記第１の遅延再送要求信号のエッジを跨ぐ所定の期間、前記パルス信号の出力を禁止するための期間信号を生成する第２の論理回路を備えている、
   請求項４に記載の半導体装置。
6. 前記第２の論理回路に、前記第１の再送要求信号と、前記第１の遅延再送要求信号をさらに遅延させた信号とが入力される、
   請求項５に記載の半導体装置。
7. 前記第１の電源系の電圧が所定の値より低い場合、前記第１又は第２の再送要求信号を出力する低電圧ロックアウト回路を、さらに備える、
   請求項４に記載の半導体装置。
8. 定期的に前記第１又は第２の再送要求信号を出力する信号生成回路を、さらに備える、
   請求項４に記載の半導体装置。
9. 前記受信回路が、所定の期間、前記パルス信号を検出しない場合、エラー信号を出力するタイマをさらに備える、
   請求項８に記載の半導体装置。
10. 前記送信回路に前記データ信号を出力するマイコンと、
    前記受信回路が復元した前記データ信号が入力される駆動回路と、をさらに備える、
    請求項１に記載の半導体装置。
11. 前記駆動回路により駆動されるパワートランジスタと、
    前記パワートランジスタのオンオフにより電流が制御されるモータと、をさらに備える、
    請求項１０に記載の半導体装置。
12. 前記絶縁結合素子がコイルを含む、
    請求項１に記載の半導体装置。
13. データ信号及び第１の再送要求信号を遅延させ、遅延データ信号及び第１の遅延再送要求信号を生成し、
    前記遅延データ信号及び前記第１の遅延再送要求信号のエッジにおいてパルス信号を出力するとともに、前記遅延データ信号のエッジを跨ぐ所定の期間、前記第１の遅延再送要求信号のエッジにおける前記パルス信号の出力を禁止する、
    データ送信方法。