JP2013205727A - 画像処理回路、電子機器および画像処理方法 - Google Patents

Abstract

【課題】階調値に応じて補正を行う場合に、特定画素の視認性の低下を抑制する。
【解決手段】画像処理回路３０は、階調値が所定の特定パターンを構成する特定画素以外の画素に対しては、リスク境界に隣接する明画素を含み、印加電圧がリスク境界に隣接する暗画素の印加電圧と第２の関係にあり、リスク境界からリスク境界と垂直な方向に連続するｋ個の画素の階調値を、リスク境界に隣接する暗画素との印加電圧の差が小さくなるように補正し、特定画素に対しては、少なくともリスク境界に隣接する明画素の階調値を、リスク境界に隣接する暗画素の印加電圧と当該明画素の印加電圧との差が小さくなるように補正する補正部３５を有する。特定画素のうちリスク境界に隣接する明画素の補正量は、特定画素以外の画素のうちリスク境界に隣接する明画素の補正量よりも小さい。
【選択図】図１０

Description

本発明は、ディスクリネーションを低減する技術に関する。

液晶パネルは本来、画素内における画素電極と対向電極との間の電界により液晶分子の配向状態を制御するものである。しかし、例えば液晶パネルが高精細化され、隣り合う画素間の距離が短くなると、２つの画素の画素電極間の電界（横電界）が発生し、液晶分子が意図しない向きに配向してしまう、いわゆるディスクリネーションが発生する場合がある。ディスクリネーションの発生は、液晶パネルの表示品位を低下させる原因となる。特許文献１から特許文献５は、ディスクリネーションの発生を抑えるための技術を開示している。

特開２００９−２５４１７号公報 特開２００９−１０４０５３号公報 特開２００９−１０４０５５号公報 特開２００９−２３７３６６号公報 特開２００９−２３７５２４号公報

階調差に応じて補正を行う場合、ある条件を満たす特定画素に補正が行われると、特定画素が、特定画素以外の画素に比べて視認されにくくなることがある。
本発明は、階調値に応じて補正を行う場合に、特定画素の視認性の低下を抑制する技術を提供する。

上述の課題を解決するため、本発明は、複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力映像信号に応じて液晶素子に印加される印加電圧が第１電圧である第１画素と、前記第１電圧よりも大きい第２電圧が液晶素子に印加される第２画素との境界のうち、前記第１電圧および前記第２電圧が第１の関係にあるリスク境界を検出するリスク境界検出部と、階調値が所定の特定パターンを構成する特定画素以外の画素に対しては、前記リスク境界に隣接する第２画素を含み、印加電圧が前記第１電圧と第２の関係にあり、前記リスク境界から第１方向に連続するｋ個の画素の階調値を、前記第１画素の印加電圧との差が小さくなるように補正し、前記特定画素に対しては、少なくとも前記リスク境界に隣接する第２画素の階調値を、前記第１画素の印加電圧と当該第２画素の印加電圧との差が小さくなるように補正する補正部とを有し、前記特定パターンは、印加電圧が前記第１電圧と前記第２の関係にある画素が前記リスク境界から前記第１方向においてｋ個以下連続するパターンであり、前記特定画素のうち前記リスク境界に隣接する第２画素の補正量は、前記特定画素以外の画素のうち前記リスク境界に隣接する第２画素の補正量よりも小さいことを特徴とする画像処理回路を提供する。この画像処理回路によれば、特定画素のうちリスク境界に隣接する第２画素の補正量が特定画素以外の画素のうちリスク境界に隣接する第２画素の補正量と同じである場合に比べて、特定画素の視認性の低下を抑制することができる。

好ましい態様において、前記リスク境界に隣接する第２画素から前記第１方向に前記特定パターンが構成されているか判断し、前記特定画素を検出する特定画素検出部を有することを特徴とする。この画像処理回路によれば、リスク境界に隣接しない第２画素について判断することなく特定画素を検出することができる。

別の好ましい態様において、前記ｋは、２以上の値であり、前記補正部は、前記特定画素に対しては、２以上の画素の階調値を補正し、前記特定画素のうち、一の画素の補正量と他の画素の補正量とが異なることを特徴とする。この画像処理回路によれば、一の画素の補正量と他の画素の補正量とが同じである場合に比べて、特定画素の視認性の低下を抑制することができる。

さらに別の好ましい態様において、前記ｋは、２以上の値であり、前記特定画素のうち、補正が行われる画素の個数は、ｋ個よりも少ないことを特徴とする。この画像処理回路によれば、特定画素のうち補正が行われる画素の個数がｋ個である場合に比べて、特定画素の視認性の低下を抑制することができる。

さらに別の好ましい態様において、前記ｋが１であることを特徴とする。この画像処理回路によれば、幅が最小の特定画素の視認性の低下を抑制することができる。

さらに別の好ましい態様において、前記補正部は、前記リスク境界に隣接する第１画素の階調値をさらに補正することを特徴とする。この画像処理回路によれば、リスク境界に隣接する第１画素の階調値を補正しない場合に比べて、特定画素の視認性の低下を抑制することができる。

さらに別の好ましい態様において、前記リスク境界に隣接する第２画素のうち前記特定画素に含まれる画素と前記リスク境界を挟んで隣り合う前記第１画素の補正量は、前記リスク境界に隣接する第２画素のうち前記特定画素に含まれない画素と前記リスク境界を挟んで隣り合う前記第１画素の補正量よりも小さいことを特徴とする。この画像処理回路によれば、リスク境界に隣接する第２画素のうち特定画素に含まれる画素とリスク境界を挟んで隣り合う第１画素の補正量が、リスク境界に隣接する第２画素のうち特定画素に含まれない画素とリスク境界を挟んで隣り合う第１画素の補正量と同じである場合に比べて、特定画素の視認性の低下を抑制することができる。

さらに別の好ましい態様において、前記第１画素の階調値と前記第２画素の階調値との階調差に基いて、前記第１画素または前記第２画素の補正量を算出する補正量算出部を有し、前記補正部は、前記補正量算出部により算出された補正量に基いて補正することを特徴とする。この画像処理回路によれば、第１画素の階調値と第２画素の階調値との階調差に関わらず補正量が一定である場合に比べて、特定画素の視認性を向上させることができる。

また、本発明は、上記いずれかの画像処理回路を有する電子機器を提供する。この電子機器によれば、特定画素のうちリスク境界に隣接する第２画素の補正量が特定画素以外の画素のうちリスク境界に隣接する第２画素の補正量と同じである場合に比べて、特定画素の視認性の低下を抑制することができる。

また、本発明は、複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力映像信号に応じて液晶素子に印加される印加電圧が第１電圧である第１画素と、前記第１電圧よりも大きい第２電圧が液晶素子に印加される第２画素との境界のうち、前記第１電圧および前記第２電圧が第１の関係にあるリスク境界を検出するステップと、階調値が所定の特定パターンを構成する特定画素以外の画素に対しては、前記リスク境界に隣接する第２画素を含み、印加電圧が前記第１電圧と第２の関係にあり、前記リスク境界から第１方向に連続するｋ個の画素の階調値を、前記第１画素の印加電圧との差が小さくなるように補正し、前記特定画素に対しては、少なくとも前記リスク境界に隣接する第２画素の階調値を、前記第１画素の印加電圧と当該第２画素の印加電圧との差が小さくなるように補正するステップとを有し、前記特定パターンは、印加電圧が前記第１電圧と前記第２の関係にある画素が前記リスク境界から前記第１方向においてｋ個以下連続するパターンであり、前記特定画素のうち前記リスク境界に隣接する第２画素の補正量は、前記特定画素以外の画素のうち前記リスク境界に隣接する第２画素の補正量よりも小さいことを特徴とする画像処理方法を提供する。この画像処理方法によれば、特定画素のうちリスク境界に隣接する第２画素の補正量が特定画素以外の画素のうちリスク境界に隣接する第２画素の補正量と同じである場合に比べて、特定画素の視認性の低下を抑制することができる。

液晶表示装置１の概略構成を示す図。 画素１１１の等価回路を示す図。 ディスクリネーションによる表示不具合を例示する図。 液晶素子１２０におけるＶ−Ｔ特性を例示する図。 ディスクリネーション発生時の液晶分子の配向状態を例示する模式図。 比較例に係る印加電圧の補正を示す図。 印加電圧の補正を例示する図。 比較例に係る印加電圧の補正を例示する図。 第１実施形態に係る液晶表示装置１の構成を示すブロック図。 画像処理回路３０の構成を示すブロック図。 特定パターンの一例を示す図。 補正量Δｘの階調差依存性を例示する図。 液晶表示装置１の動作を示すタイミングチャート。 画像処理回路３０の動作を示すフローチャート。 第１実施形態に係る階調値の補正を示す図。 第１実施形態に係る階調値の補正をする例。 特定パターンの一例を示す図。 第２実施形態に係る階調値の補正をする例。 補正後の液晶分子の配向状態を示す模式図。 幅２画素の明画素のパターンが特定パターンとなる例。 変形例３に係る補正処理を例示する図。 変形例４に係る補正処理を例示する図。 変形例５に係る補正処理を例示する図。 変形例６に係る補正処理を例示する図。

＜１．第１実施形態＞
（１−１．液晶表示装置の構成と問題点）
実施形態に係る装置の構成およびその動作の説明に先立ち、液晶表示装置の構成および問題点について説明する。

（１−１−１．液晶表示装置の概略）
図１は、液晶表示装置１の概略構成を示す図である。液晶表示装置１は、液晶パネル１００と、走査線駆動回路１３０と、データ線駆動回路１４０とを有する。

液晶パネル１００は、供給される信号に応じて画像を表示する装置である。液晶パネル１００は、ｍ行ｎ列のマトリクス状に配置された画素１１１を有する。画素１１１は、走査線駆動回路１３０及びデータ線駆動回路１４０から供給される信号に応じた光学状態を示す。液晶パネル１００は、複数の画素１１１の光学状態を制御することにより画像を表示する。

液晶パネル１００は、素子基板１００ａと、対向基板１００ｂと、液晶１０５とを有する。素子基板１００ａと対向基板１００ｂとは、一定の間隙を保って貼り合わせられている。この間隙に、液晶１０５が挟まれている。

素子基板１００ａは、対向基板１００ｂとの対向面において、ｍ行の走査線１１２およびｎ列のデータ線１１４を有する。走査線１１２はＸ（横）方向に沿って、データ線１１４はＹ（縦）方向に沿って、それぞれ設けられており、互いに絶縁されている。一の走査線１１２を他の走査線１１２と区別するときは、図において上から順に第１、第２、第３、…、第（ｍ−１）、および第ｍ行の走査線１１２という。同様に、一のデータ線１１４を他のデータ線１１４と区別するときは、図において左から順に第１、第２、第３、…、第（ｎ−１）、第ｎ列のデータ線１１４という。画素１１１は、Ｘ軸およびＹ軸に垂直な位置にある視点からみたときに、走査線１１２およびデータ線１１４の交差に対応して設けられている。

図２は、画素１１１の等価回路を示す図である。画素１１１は、ＴＦＴ１１６と、液晶素子１２０と、保持容量１２５とを有する。液晶素子１２０は、画素電極１１８と、液晶１０５と、コモン電極１０８とを有する。画素電極１１８は、画素１１１毎に個別に設けられた電極である。コモン電極１０８は、すべての画素１１１に共通の電極である。画素電極１１８は素子基板１００ａに、コモン電極１０８は対向基板１００ｂに、それぞれ設けられている。液晶１０５は、画素電極１１８およびコモン電極１０８に挟まれている。コモン電極１０８には、コモン電圧ＬＣｃｏｍが印加される。

ＴＦＴ１１６は、画素電極１１８への電圧の印加を制御するスイッチング素子であり、この例では、ｎチャネル型の電界効果トランジスターである。ＴＦＴ１１６は、画素１１１毎に個別に設けられている。第ｉ行第ｊ列のＴＦＴ１１６のゲートは第ｉ行の走査線１１２に、ソースは第ｊ列のデータ線１１４に、ドレインは画素電極１１８に、それぞれ接続されている。保持容量１２５は、一端が画素電極１１８に、他端が容量線１１５に、それぞれ接続されている。容量線１１５には、時間的に一定の電圧が印加される。

第ｉ行の走査線１１２にＨ（High）レベルの電圧（以下「選択電圧」という）が印加されると、第ｉ行第ｊ列のＴＦＴ１１６はオン状態となり、ソースとドレインが導通する。このとき、第ｊ列のデータ線１１４に、第ｉ行第ｊ列の画素１１１の階調値（データ）に応じた電圧（以下「データ電圧」という）が印加されると、データ電圧は、ＴＦＴ１１６を介して第ｉ行第ｊ列の画素電極１１８に印加される。

その後、第ｉ行の走査線１１２にＬ（Low）レベルの電圧（以下「非選択電圧」という）が印加されると、ＴＦＴ１１６はオフ状態になり、ソースとドレインは高インピーダンス状態となる。ＴＦＴ１１６がオン状態のとき画素電極１１８に印加された電圧は、液晶素子１２０の容量性および保持容量１２５によって、ＴＦＴ１１６がオフ状態になった後も保持される。

液晶素子１２０には、データ電圧とコモン電圧との電位差に相当する電圧が印加される。液晶１０５の分子配向状態は、液晶素子１２０に印加される電圧に応じて変化する。画素１１１の光学状態は、液晶１０５の分子配向状態に応じて変化する。例えば、液晶パネル１００が透過型のパネルである場合、変化する光学状態は透過率である。

再び図１を参照する。走査線駆動回路１３０は、ｍ本の走査線１１２の中から一の走査線１１２を順次排他的に選択する（すなわち走査線１１２を走査する）回路である。具体的には、走査線駆動回路１３０は、制御信号Ｙｃｔｒに従って、第ｉ行の走査線１１２に、走査信号Ｙｉを供給する。この例で、走査信号Ｙｉは、選択される走査線１１２に対しては選択電圧となり、選択されない走査線１１２に対しては非選択電圧となる信号である。

データ線駆動回路１４０は、ｎ本のデータ線１１４にデータ電圧を示す信号（以下「データ信号」という）を出力する回路である。具体的には、データ線駆動回路１４０は、画像処理回路３０から供給されるデータ信号Ｖｘを、制御信号Ｘｃｔｒに従ってサンプリングし、第１〜第ｎ列のデータ線１１４にデータ信号Ｘ１〜Ｘｎとして出力する。なお、本説明において電圧については、液晶素子１２０の印加電圧を除き、特に明記しない限り図示省略した接地電位を基準（ゼロＶ）として表す。

液晶パネル１００に表示される画像は、所定の周期で書き換えられる。以下、この書き換えの周期を「フレーム」という。例えば、画像が６０Ｈｚで書き換えられる場合、１フレームは約１６．７ミリ秒である。走査線駆動回路１３０が１フレームに１回、ｍ本の走査線１１２を走査し、データ線駆動回路１４０がデータ信号を出力することにより、液晶パネル１００に表示される画像が書き換えられる。

（１−１−２．ディスクリネーションによる表示不具合）
図３は、ディスクリネーションによる表示不具合を例示する図である。図３は、映像信号Ｖｉｄ−ｉｎにより示される画像が、白画素の背景上にグレー画素が連続するパターンとして描かれている例を示している。この場合、背景領域のうちパターンと隣接する部分（境界部分）において階調が白にならず中間階調になってしまうという現象が顕在化する。

この表示不具合は、液晶素子１２０において、横電界の影響により、印加電圧に応じた配向状態になりにくくなることが原因の一つであると考えられている。ここで、「横電界」とは、素子基板１００ａの面に沿った方向（ＸＹ平面に沿った方向）の電界をいう。これに対し画素電極１１８とコモン電極１０８との間に印加される電圧による電界を「縦電界」という。液晶分子の配向状態について説明する前に、まず、液晶素子１２０における印加電圧と透過率との関係を説明する。

図４は、液晶素子１２０における印加電圧と透過率との関係（Ｖ−Ｔ特性）を例示する図である。この例で、液晶１０５はＶＡ方式であり、電圧無印加時において液晶素子１２０は黒状態（透過率ゼロ）となるノーマリーブラックモードである。印加電圧ＶがＶｂｋ≦Ｖ＜Ｖｔｈ１の範囲（以下この範囲を「電圧範囲Ａ」という。この例ではＶｂｋ＝０Ｖ）にある場合、相対透過率τは０％≦τ＜１０％の範囲にある（以下この範囲を「階調範囲ａ」という）。印加電圧ＶがＶｔｈ１≦Ｖ≦Ｖｔｈ２の範囲（以下この範囲を「電圧範囲Ｄ」という）にある場合、相対透過率τは１０％≦τ≦９０％の範囲にある（以下この範囲を「階調範囲ｄ」という）。印加電圧ＶがＶｔｈ２＜Ｖ≦Ｖｗｔの範囲（以下この範囲を「電圧範囲Ｂ」という）にある場合、相対透過率τは９０％＜τ≦１００％の範囲にある（以下この範囲を「階調範囲ｂ」という）。ここでは、しきい値電圧Ｖｔｈ１が透過率１０％相当の電圧であり、しきい値電圧Ｖｔｈ２が透過率９０％相当の電圧である例を説明したが、しきい値電圧Ｖｔｈ１およびＶｔｈ２はこれに限定されるものではない。

以下の説明において、透過率１０％を下回る画素（この例では印加電圧がＶｔｈ１を下回る画素）を「暗画素」といい、透過率９０％を上回る画素（印加電圧がＶｔｈ２を上回る画素）を「明画素」という。黒画素および白画素は、暗画素および明画素の一例である。

このように液晶素子１２０は、縦電界すなわち画素電極１１８とコモン電極１０８との間に印加される電圧によりその透過率を制御するものであるが、液晶パネル１００が小型化または高精細化されると、隣り合う２つの液晶素子１２０間の距離が短くなり、横電界すなわち２つの画素電極１１８間の電界の影響が無視できなくなる。すなわち、横電界の影響により、液晶分子の配向状態が本来あるべき状態（縦電界で制御された状態）と異なった状態（ディスクリネーション）となってしまう領域が発生する。

図５は、ディスクリネーション発生時の液晶分子の配向状態を例示する模式図である。図５は、液晶パネル１００を、垂直面で破断したときの断面模式図である。液晶分子は、電界に対して垂直な方向に向くように配向状態が変化する。電圧無印加時において、液晶分子は、画素電極１１８に対して起き上がった配向状態となっている。画素電極１１８とコモン電極１０８との間の電界が強くなるに従い、液晶分子は、画素電極１１８に対して倒れた配向状態となる。図５では、白画素の画素電極１１８（Ｗｔ）と黒画素の画素電極１１８（Ｂｋ）との間隙で生じる電位差が、画素電極１１８（Ｗｔ）とコモン電極１０８との間で生じる電位差と同程度である上に、画素電極１１８同士の間隙が画素電極１１８（Ｗｔ）とコモン電極１０８との間隙よりも狭い。したがって、画素電極１１８（Ｗｔ）と画素電極１１８（Ｂｋ）との間隙で生じる横電界は、画素電極１１８（Ｗｔ）とコモン電極１０８との間隙で生じる縦電界よりも強い。このような状況で、白画素のうち黒画素との境界部分において、ディスクリネーションが発生する。ディスクリネーションにより、画素電極１１８（Ｗｔ）側の液晶分子は、本来の倒れた配向状態（破線で示された状態）から起き上がった配向状態に変化する。黒画素と白画素とが隣り合う領域において、横電界の影響によって、ディスクリネーションが発生しやすい状況にあるということができる。

以上の説明から、ディスクリネーションが発生する条件は以下のとおりである。
隣り合う２つの画素の印加電圧の差がしきい値より大きい。ノーマリーブラックの場合、暗画素は印加電圧が低く、明画素は印加電圧が高い。上記の条件が満たされると、印加電圧が高い画素においてディスクリネーションが発生する。

（１−１−３．ディスクリネーションの抑制）
ディスクリネーションの発生を抑制するには、上記の条件が満たされなくなる補正処理を行えばよい。例えば、映像信号Ｖｉｄ−ｉｎが、上記の条件を満たす、隣り合う２つの画素があることを示していた場合、これら２つの画素の印加電圧の差を小さくするように、印加電圧が補正される。実際に補正処理をする画素はディスクリネーションが発生する白画素と黒画素との境界部分に隣接する画素全てであることが望ましいが、ハードウェアやソフトウェアの簡素化などのために、これらの画素の一部に補正が行われる場合もあるし、これら以外の画素に補正が行われる場合もある。ここで、映像信号Ｖｉｄ−ｉｎにより上記の条件を満たすことが示される暗画素と明画素との境界を「リスク境界」という。より具体的には、２つの画素の電圧差が（Ｖｔｈ２−Ｖｔｈ１）より大きい場合、その境界はリスク境界と判断される。また、リスク境界ではない境界を「非リスク境界」という。

印加電圧の補正は、暗画素および明画素の少なくとも一方に対して行われる。すなわち、暗画素の印加電圧を上げるように補正してもよいし、明画素の印加電圧を下げるように補正してもよいし、その両方を行ってもよい。補正によって暗画素と明画素との印加電圧の差がしきい値以下となれば、ディスクリネーションは発生しない。

図６は、比較例に係る印加電圧の補正を示す図である。ここでは、明画素の印加電圧を下げる補正が行われる例を示す。横軸は隣り合う画素１１１を、縦軸は画素１１１への印加電圧を表している。図６（ａ）は補正前の印加電圧を、図６（ｂ）は補正後の印加電圧を示す。補正前の隣り合う４つの画素１１１のうち、左側の２つの画素１１１は明画素であり、印加電圧はＶ２（＞Ｖｔｈ２）である。右側の２つの画素は暗画素であり、印加電圧はＶ１（＜Ｖｔｈ１）である。図６（ａ）では、矢印ａで示された、左から２番目の明画素と左から３番目の暗画素との境界がリスク境界である。それ以外の境界は非リスク境界である。リスク境界におけるディスクリネーションの発生を抑制するため、左から２番目の明画素の印加電圧を補正量ΔＶ１下げる補正が行われる。

図６（ｂ）に示すように、明画素への印加電圧がΔＶ１下がると、左から２番目の画素１１１の階調は、補正前に比べて暗くなる。補正により、左から２番目の明画素と左から３番目の暗画素との電圧差が、しきい値以下となるので、ディスクリネーションの発生は抑制される。

図７は、印加電圧の補正を例示する図である。ここでは、液晶パネル１００の一部として１０行８列の画素１１１を示している。図７において、第１列目から第４列目までの画素１１１は、明画素であり、第５列目から第８列目までの画素１１１の階調は、暗画素である。図７では、第４列目の明画素と第５列目の暗画素との境界がリスク境界である。したがって、リスク境界に隣接する第４列目の明画素に対して補正が行われる。補正が行われると、第４列目の画素１１１の階調は、補正前に比べて暗くなる。しかし、映像信号Ｖｉｄ−ｉｎは、明画素が複数列連続して存在することを示している。そのため、第４列目の明画素に対して補正が行われ階調が暗くなった場合であっても、液晶パネル１００全体として見れば、広い面積の白領域と黒領域とが隣り合っているというパターンの視認性には影響が少ない。

図８は、比較例に係る印加電圧の補正を例示する図である。図８において、第４列目の画素１１１は明画素であり、残りの列の画素１１１は暗画素である。すなわち図８は、黒の背景に１画素幅の白線が描かれたパターンを示している。図８では、第４列目と第５列目（または第３列目）との境界がリスク境界であり、第４列目の画素に対して補正が行われる。この例では、白線が１画素幅であるため、白線を構成するすべての画素に対して階調を暗くする補正が行われる。すなわち、白線そのものの識別性が低下し、図７のような広い面積のパターンと比較すると、パターンの視認性の低下が大きくなる。そこで、本実施形態は、ディスクリネーションの発生を抑制するための補正に起因してパターンの視認性が低下することを抑制する技術を提供する。

（１−２．装置構成）
図９は、第１実施形態に係る液晶表示装置１の構成を示すブロック図である。液晶表示装置１は、カラー画像を表示する装置であり、例えばプロジェクター（電子機器の一例）に用いられる。液晶表示装置１は、液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０を３組と、制御回路１０とを有する。各組は、それぞれ、色成分Ｒ、色成分Ｇ、および色成分Ｂに対応している。ここでは、図面が煩雑になるのを避けるため、１組の液晶パネル１００、走査線駆動回路１３０、およびデータ線駆動回路１４０のみを図示している。

制御回路１０は、上位装置から供給される映像信号Ｖｉｄ−ｉｎおよび同期信号Ｓｙｎｃに応じて走査線駆動回路１３０およびデータ線駆動回路１４０を制御する信号を出力する。映像信号Ｖｉｄ−ｉｎは、液晶パネル１００における各画素の階調値をそれぞれ指定するデジタル信号である。映像信号Ｖｉｄ−ｉｎは、同期信号Ｓｙｎｃと同期して供給される。同期信号は、垂直走査信号、水平走査信号およびドットクロック信号（いずれも図示省略）を含んでいる。この例で、映像信号Ｖｉｄ−ｉｎの周波数は６０Ｈｚである。すなわち、映像信号Ｖｉｄ−ｉｎにより示される画像は、１６．６７ミリ秒毎に書き換えられる。

なお、映像信号Ｖｉｄ−ｉｎは直接的には階調値を指定するが、階調値に応じて液晶素子に印加される電圧（以下「印加電圧」という）が定まるので、映像信号Ｖｉｄ−ｉｎは液晶素子の印加電圧を指定するものといえる。

制御回路１０は、走査制御回路２０と画像処理回路３０とを有する。走査制御回路２０は、制御信号Ｘｃｔｒ、制御信号Ｙｃｔｒ、制御信号Ｉｃｔｒ等、各種の制御信号を生成して、同期信号Ｓｙｎｃに同期して各部を制御する。画像処理回路３０は、デジタルの映像信号Ｖｉｄ−ｉｎを処理して、各色成分毎にアナログのデータ信号Ｖｘを出力する。映像信号Ｖｉｄ−ｉｎは、（ｍ×ｎ）個の画素の各々について、複数の色成分の階調値を示す入力映像信号の一例である。

図１０は、画像処理回路３０の構成を示すブロック図である。この例で、画像処理回路３０は、リスク境界に隣接する画素の階調値を、ディスクリネーションを抑制するように（明画素と暗画素との電圧差が小さくなるように）補正する。画像処理回路３０は、フレームメモリー３１と、境界検出部３２と、特定画素検出部３３と、補正量算出部３４と、補正部３５と、出力バッファー３６と、Ｄ／Ａ変換器３７とを有する。

フレームメモリー３１は、ｍ行ｎ列の画素１１１に対応した記憶領域を有し、各画素の１フレーム分の階調値を指定するデータを記憶する。なお、このデータは、入力映像信号Ｖｉｄ−ｉｎから得られる。

境界検出部３２（リスク境界検出部の一例）は、フレームメモリー３１から読み出されたデータを解析して、リスク境界を検出する。具体的には、境界検出部３２は、ｍ行ｎ列の画素１１１の中から、処理対象となる画素（以下「対象画素」という）を一つずつ順番に特定し、対象画素がリスク境界に隣接する明画素であるか判断する。さらに具体的には、境界検出部３２は、第ｉ行第ｊ列の画素１１１が対象画素であった場合、第（ｉ−１）行第ｊ列の画素１１１（対象画素の上の画素）、第ｉ行第（ｊ＋１）列の画素１１１（対象画素の右の画素）、第（ｉ＋１）行第ｊ列の画素１１１（対象画素の下の画素）、および第ｉ行第（ｊ−１）列の画素１１１（対象画素の左の画素）の４つの隣接画素のそれぞれについて、以下の条件が満たされているか判断する。
（ａ）対称画素の印加電圧（第２電圧の一例）が、隣接画素の印加電圧（第１電圧の一例）よりも大きい。
（ｂ）対称画素と隣接画素との階調値の差が、決められたしきい値より大きい。なお、この例で、しきい値は、図４の階調範囲ｄの階調幅より広い値に設定される。すなわち、このとき、対象画素の印加電圧がＶｔｈ２を上回っており、かつ隣接画素の印加電圧がＶｔｈ１を下回っている（第１の関係の一例）。

４つの隣接画素のいずれかについて、上記（ａ）および（ｂ）が満たされている場合、境界検出部３２は、対象画素がリスク境界に隣接する明画素であると判断する。なお、上記（ａ）および（ｂ）を満たす隣接画素は、リスク境界に隣接する暗画素である。境界検出部３２は、リスク境界の検出結果を示すフラグ信号Ｑを出力する。フラグ信号Ｑは、例えば、対象画素がリスク境界に隣接する明画素である場合は「１」であり、それ以外の場合は「０」である。フラグ信号Ｑは、対象画素がリスク境界に隣接する明画素であるか否かを示す情報に加え、対象画素から見たリスク境界の向き（上、下、左、または右）を示す情報を含む。

特定画素検出部３３は、対象画素がリスク境界に隣接する明画素であると判断された場合に、特定画素を検出する。特定画素とは、リスク境界に隣接する明画素を含み、特定パターンを構成する画素をいう。特定パターンとは、補正による視認性の低下が予測されるような画素のパターンであり、印加電圧がリスク境界に隣接する暗画素の印加電圧と所定の関係（第２の関係の一例）にある画素が、リスク境界からリスク境界と垂直な方向（第１方向の一例）においてｋ個以下連続するパターンである。所定の関係とは、印加電圧がリスク境界に隣接する暗画素の印加電圧を上回っており、印加電圧の差が決められたしきい値より大きい関係である。特定画素検出部３３は、対象画素からリスク境界に垂直な方向に特定パターンが構成されているか判断し、特定画素を検出する。ここでは特にｋ＝１の例、すなわち幅１画素の明画素のパターンが特定パターンである例を説明する。特定画素検出部３３は、特定画素の検出結果を示すフラグ信号Ｒを出力する。フラグ信号Ｒは、例えば、対象画素が特定画素に含まれる場合は「１」であり、対象画素が特定画素に含まれていない場合は「０」である。

図１１は、特定パターンの一例を示す図である。図１１の例では、隣り合う３つの画素１１１のうち、中央の画素１１１が対象画素であり、対象画素は明画素である。対象画素の両隣の画素１１１は暗画素である。特定画素検出部３３は、対象画素とその両隣の画素の合計３画素を特定パターンと比較する。３画素と特定パターンとが一致する場合、特定画素検出部３３は、３画素が特定画素であると判断する。３画素と特定パターンとが一致しない場合、特定画素検出部３３は、３画素が特定画素以外の画素であると判断する。

補正量算出部３４は、リスク境界に隣接する明画素を含む画素について補正量を算出する。ｋ＝１の例において、補正量算出部３４は、暗画素の階調値ｘｋと明画素の階調値ｘｗとの階調差、およびフラグ信号ＱまたはＲに基いて、リスク境界に隣接する明画素の補正量Δｘを算出する。
具体的には、対象画素が特定画素に含まれていない場合（フラグ信号Ｒが「０」である場合）、補正量算出部３４は、以下の式（１）により階調値ｘの補正量Δｘ１を算出する。
Δｘ１＝（ｘｗ−ｘｋ）×α１ ・・・（１）
（ｘｗ：リスク境界に隣接する明画素の階調値、ｘｋ：リスク境界に隣接する暗画素の階調値、α１：あらかじめ決められた補正係数（α１＞０））
対象画素が特定画素に含まれている場合（フラグ信号Ｒが「１」である場合）、補正量算出部３４は、以下の式（２）により階調値ｘの補正量Δｘ２を算出する。
Δｘ２＝（ｘｗ−ｘｋ）×α２ ・・・（２）
（α２：あらかじめ決められた補正係数（α２＞０））
ここで、補正係数α２は、α１＞α２の条件を満たす係数である。補正量算出部３４は、階調値ｘｗおよびｘｋをフレームメモリー３１から取得して補正量Δｘ１またはΔｘ２を算出する。

図１２は、補正量Δｘの階調差依存性を例示する図である。横軸は、隣り合う２つの画素の階調差を表す。縦軸は、対象画素の補正量Δｘを表す。この例では、２つの画素の階調差がしきい値ｘｔｈより大きい場合に、階調値の補正が行われる。しきい値ｘｔｈは、上述の階調範囲ｄの階調幅よりも大きい値に設定される。階調差がしきい値ｘｔｈより大きい場合、補正量Δｘは、階調差（ｘｗ―ｘｋ）に比例する。また、α１＞α２であるため、階調差が同じ条件において、補正量Δｘ２はΔｘ１よりも小さくなる。２つの画素のの階調差がしきい値ｘｔｈ以下である場合（フラグ信号Ｑが「０」である場合）には、階調値の補正は行われない。

再び図１０を参照する。補正部３５は、リスク境界に隣接する明画素を含む画素について、リスク境界に隣接する暗画素との印加電圧の差が小さくなるように補正する。補正部３５は、特定画素以外の画素に対しては、印加電圧がリスク境界に隣接する暗画素の印加電圧と所定の関係にあり、リスク境界からリスク境界と垂直な方向に連続するｋ個の画素の階調値を補正する。所定の関係とは、特定パターンの説明において記載した関係である。補正部３５は、特定画素に対しては、少なくともリスク境界に隣接する明画素の階調値を補正する。ｋ＝１の例において、補正部３５が補正する画素は、リスク境界に隣接する明画素に限られる。補正部３５は、以下の式（３）により、リスク境界に隣接する明画素に対して補正を行う。
ｘｃ１＝ｘｗ−Δｘ ・・・（３）
（ｘｃ１：リスク境界に隣接する明画素の補正後の階調値）
このように、補正部３５は、補正量算出部３４から補正量Δｘを取得し、映像信号Ｖｉｄ−ｉｎにより指定された階調値ｘｗから補正量Δｘを減じる補正を行う。特定画素のうちリスク境界に隣接する明画素の補正量Δｘ２は特定画素以外の画素のうちリスク境界に隣接する明画素の補正量Δｘ１よりも小さいため、特定画素のうちリスク境界に隣接する明画素は、特定画素以外の画素のうちリスク境界に隣接する明画素に比べて、補正後の階調値が大きくなる。

出力バッファー３６は、あらかじめ決められた画素数、例えば３行分の画素の補正後の階調値を記憶するメモリーである。出力バッファー３６は、第ｉ行の画素が対象画素であった場合に、第（ｉ−１）行、第ｉ行、および第（ｉ＋１）行の３行分の画素のデータを記憶する。

Ｄ／Ａ変換器３７は、出力バッファー３６に記憶されているデータを読み出し、読み出したデータをアナログのデータ信号Ｖｘに変換する。Ｄ／Ａ変換器３７は、液晶パネル１００に対して、データ信号Ｖｘを出力する。この例では、面反転方式が用いられており、データ信号Ｖｘの極性は、液晶パネル１００で１フレーム毎に切り替えられる。

（１−３．動作）
図１３は、液晶表示装置１の動作を示すタイミングチャートである。この例では、１フレームが４つのフィールドに分割される、いわゆる４倍速駆動が行われる。例えば、映像信号Ｖｉｄ−ｉｎにより示される画像が６０Ｈｚで更新される場合、１フレームは約１６．７ミリ秒である。この場合、データ信号Ｖｘは２４０Ｈｚの信号であり、１フィールドは約４．１７ミリ秒である。

各フィールドにおいて、走査線駆動回路１３０は、ｍ本の走査線１１２を順次排他的に選択する走査信号Ｙｉを出力する。データ線駆動回路１４０は、第ｉ行の走査線１１２が選択されているときに、第ｉ行第１〜ｎ列の画素のデータ信号Ｖｘをサンプリングし、データ信号Ｘ１〜Ｘｎとして出力する。データ信号Ｖｘの電圧は、奇数フィールドにおいて正極性であり、偶数フィールドにおいて負極性である。データ信号Ｖｘの振幅の中間電位は電位Ｖｃｎｔである。いわゆるプッシュダウン（フィードスルー）の影響を考慮し、コモン電圧ＬＣｃｏｍは、中間電位Ｖｃｎｔよりも低い値に設定されている。

図１４は、画像処理回路３０の動作を示すフローチャートである。図１４のフローは、例えば画像処理回路３０への電力の供給が開始されたことを契機として、所定の間隔で繰り返し実行される。図１４のフローは単一の画素についての処理のみを示しており、実際には、複数の画素の中から対象画素が一つずつ順番に特定され、対象画素について図１４のフローが実行される。

ステップＳ１００において、画像処理回路３０の境界検出部３２は、リスク境界を検出する。境界検出部３２は、リスク境界の検出結果を示すフラグ信号Ｑを特定画素検出部３３および補正量算出部３４に出力する。ステップＳ１１０において、特定画素検出部３３は、特定画素を検出する。特定画素検出部３３は、特定画素の検出結果を示すフラグ信号Ｒを補正量算出部３４に出力する。ステップＳ１２０において、補正量算出部３４は、補正量Δｘを算出する。ステップＳ１３０において、補正部３５は、画素の階調値を補正する補正処理を行う。すなわち補正部３５は、リスク境界に隣接する明画素を含む画素について、リスク境界に隣接する暗画素との印加電圧の差を小さくする補正を行う。ステップＳ１４０において、Ｄ／Ａ変換器３７は、補正された階調値に応じたデータ信号Ｖｘを出力する。

図１５は、第１実施形態に係る階調値の補正を示す図である。図１５において、破線は補正前の画素１１１の階調値を、実線は補正後の画素１１１の階調値を示している。補正処理前において、左から２番目の画素は階調値がｘｗ１の明画素であり、残りの画素は階調値がｘｋ１の暗画素である。この例では、左から２番目の明画素と左から３番目（または左から１番目）の暗画素との境界がリスク境界である。左から２番目の明画素は、リスク境界と垂直な行方向において、暗画素と連続しており、特定パターンを構成している。したがって、左から２番目の明画素は特定画素のうちリスク境界に隣接する明画素であり、階調値をΔｘ２下げる補正が行われる。

図１６は、液晶パネル１００に対して第１実施形態に係る階調値の補正をする例である。図１６は、図８と同様の条件で第１実施形態に係る補正処理が行われた場合を示している。第１実施形態に係る補正処理により、第４列目の明画素に対しては、階調値をΔｘ２下げる補正が行われる。この場合、階調値をΔｘ２下げる補正処理が行われた図１６の明画素の階調値は、階調値をΔｘ１下げる補正処理が行われた図８の明画素の階調値よりも大きくなる。したがって、ディスクリネーションの発生を抑制する補正が特定画素に対して行われる場合に、特定画素の視認性の低下が抑制される。また、第１実施形態に係る補正処理は階調値をΔｘ１下げる補正処理に比べて、リスク境界に隣接する明画素の印加電圧が大きくなる。そのため、リスク境界に隣接する明画素は液晶分子の配向状態の変化が早くなり、液晶分子の応答速度の観点から見ても特定画素の視認性の低下は抑制される。

＜２．第２実施形態＞
第１実施形態では、明画素の印加電圧を下げる補正が行われる例を示した。第２実施形態では、暗画素の印加電圧を上げる補正が行われる。以下、第１実施形態と共通する事項については説明を省略する。

第２実施形態において、境界検出部３２は、対象画素がリスク境界に隣接する暗画素であるか判断する。境界検出部３２は、対象画素と隣り合う４つの隣接画素のそれぞれについて、以下の条件が満たされているか判断する。
（ｃ）対称画素の印加電圧が、隣接画素の印加電圧よりも小さい。
（ｄ）対象画素と隣接画素との階調値の差が、決められたしきい値ｘｔｈより大きい。すなわち、対象画素の印加電圧がＶｔｈ１を下回っており、隣接画素の印加電圧がＶｔｈ２を上回っている。４つの隣接画素のいずれかについて、上記（ｃ）および（ｄ）が満たされている場合、境界検出部３２は、対象画素がリスク境界に隣接する暗画素であると判断する。

特定画素検出部３３は、対象画素がリスク境界に隣接する暗画素であると判断された場合に、特定画素を検出する。第２実施形態において、特定画素は、リスク境界に隣接する暗画素を含み、特定パターンを構成する画素である。また、特定パターンは、印加電圧がリスク境界に隣接する明画素の印加電圧と所定の関係にある画素が、リスク境界からリスク境界と垂直な方向においてｋ個以下連続するパターンである。所定の関係は、印加電圧がリスク境界に隣接する明画素の印加電圧を下回っており、印加電圧の差が決められたしきい値より大きい関係である。

図１７は、特定パターンの一例を示す図である。図１７の例では、隣り合う３つの画素１１１のうち、中央の画素１１１が対象画素であり、対象画素は暗画素である。対象画素の両隣の画素１１１は明画素である。

補正部３５は、以下の式（４）により、リスク境界に隣接する暗画素に対して補正を行う。
ｘｃ２＝ｘｋ＋Δｘ ・・・（４）
（ｘｃ２：リスク境界に隣接する暗画素の補正後の階調値、ｘｋ：リスク境界に隣接する暗画素の階調値）
このように、補正部３５は、補正量算出部３４から補正量Δｘを取得し、映像信号Ｖｉｄ−ｉｎにより指定された階調値ｘｋに補正量Δｘを加える補正を行う。その結果、特定画素のうちリスク境界に隣接する暗画素は、特定画素以外の画素のうちリスク境界に隣接する暗画素に比べて、補正後の階調値が小さくなる。

図１８は、液晶パネル１００に対して第２実施形態に係る階調値の補正をする例である。図１８において、第４列目の画素１１１は暗画素であり、残りの列の画素１１１は明画素である。すなわち図１８は、白の背景に１画素幅の黒線が描かれたパターンを示している。第２実施形態に係る補正処理により、第４列目の暗画素に対しては、階調値をΔｘ２上げる補正が行われる。階調値をΔｘ２上げる補正処理が行われた暗画素の階調値は、階調値をΔｘ１上げる補正処理が行われた場合の暗画素の階調値よりも小さくなる。したがって、１画素幅の黒線が描かれたパターンであっても、黒線そのものの識別性が低下することが抑制される。

図１９は、補正後の液晶分子の配向状態を示す模式図である。図１９（ａ）は、階調値をΔｘ２上げる補正が行われた例を示す。図１９（ｂ）は、階調値をΔｘ１上げる補正が行われた例を示す。暗画素に対する補正により、液晶分子は、画素電極１１８に対して起き上がった配向状態から倒れた配向状態に変化する。補正量が大きいほど、補正後の液晶分子は画素電極１１８に対してより倒れた配向状態になる。補正量の大小関係は、Δｘ２＜Δｘ１であるため、階調値をΔｘ２上げる補正が行われた場合の液晶分子の変化量は、階調値をΔｘ１上げる補正が行われた場合の液晶分子の変化量よりも小さい。したがって、補正後に液晶分子が画素電極１１８となす角度は、階調値をΔｘ２上げる補正が行われた場合の方が、階調値をΔｘ１上げる補正が行われた場合に比べて大きい。ここで、画素１１１に対する視線を、画素電極１１８への垂線Ｌを基準として対称に移動させた場合について考える。この場合、移動の前後で視線と液晶分子とのなす角度の変化は、階調値をΔｘ２上げる補正が行われた場合の方が、階調値をΔｘ１上げる補正が行われた場合に比べて小さい。そのため、階調値をΔｘ２上げる補正が行われた場合は、階調値をΔｘ１上げる補正が行われた場合に比べて、補正後の画素１１１の視野角依存性を小さくすることができる。

＜３．変形例＞
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。

（３−１．変形例１）
境界検出部３２がリスク境界を検出する判断基準は、実施形態に記載した（ａ）および（ｂ）に限らない。境界検出部３２は、隣接する２つの画素の印加電圧（階調値）が所定の関係を満たすものを、リスク境界として検出する。例えば、境界検出部３２は、液晶分子のチルト方位を考慮するため、上記（ａ）および（ｂ）に加え、以下の条件（ｅ）が満たされているか判断してもよい。
（ｅ）隣接画素が対称画素に対して、チルト方位の下流側に位置する。
補正が行われる画素を、ディスクリネーションが発生する確率がより高いものに絞り込むことにより、映像信号Ｖｉｄ−ｉｎにより示される元の画像からの変更が多すぎることによる画質の低下を抑制することができる。

なお、チルト方位とは、液晶素子１２０にゼロＶの電圧を印加した状態（初期配向状態）における、画素電極１１８の側から平面視したときの、Ｙ軸（データ線１１４）からの液晶分子の傾きの方向をいう。また、液晶分子は、初期配向状態において画素電極１１８（素子基板１００ａ）に対しても傾いている。素子基板１００ａの基板法線を基準にした液晶分子の傾きをチルト角という。チルト方位について、液晶分子の素子基板１００ａに近い方を上流側、素子基板１００ａから遠い方を下流側という。例えば、チルト方位が４５°であり、画素電極１１８の側から平面視したとき素子基板１００ａの法線に対して液晶分子が右上方向（Ｘ軸正方向かつＹ軸負方向）に傾いている場合、左下がチルト方位の上流側であり、右上がチルト方位の下流側である。

別の例で、境界検出部３２は、上記（ａ）および（ｂ）に代えて、以下の条件（ｆ）、（ｇ）、（ｈ）が満たされているか判断してもよい。
（ｆ）対象画素の階調値が、隣接画素の階調値よりも大きい。
（ｇ）隣接画素の階調値が、しきい値Ｔｈｋより大きい。
（ｈ）対象画素の階調値が、しきい値Ｔｈｗより大きい。なお、Ｔｈｗ＞Ｔｈｋである。

（３−２．変形例２）
補正の対象となる画素は、リスク境界に隣接する単一の明画素（または単一の暗画素）に限らない。ｋが２以上の値である場合、補正部３５は、特定画素以外の画素に対して、リスク境界に垂直な方向（リスク境界からみて単一の方向）に連続する複数（ｋ個）の明画素（または暗画素）の階調値を補正する。ｋが２以上の値である場合、補正部３５は、特定画素に対して、２以上の画素の階調値を補正してもよい。

図２０は、ｋ＝２であって、幅２画素の明画素のパターンが特定パターンとなる例を示す図である。図２０において、隣り合う４つの画素１１１は、暗画素、明画素、明画素、暗画素の順に並ぶパターンである。補正処理前において、左から２番目の画素と３番目の画素は階調値がｘｗ１の明画素であり、残りの画素は階調値がｘｋ１の暗画素である。ここでは、境界検出部３２により上記（ｅ）が判断される場合であって、チルト方位が左から右に向かう方向である場合を例に説明する。したがって、図２０におけるチルト方位の下流側は右側であり、左から３番目の明画素と左から４番目の暗画素との境界がリスク境界である。左から３番目の明画素は、リスク境界と垂直な行方向において、明画素、暗画素の順に連続しており、特定パターンを構成している。したがって、左から２番目および３番目の明画素は特定画素に含まれる画素である。

特定画素に含まれる２以上の画素の階調値が補正される場合、一の画素の補正量と他の画素の補正量とは異なっていてもよい。図２０では、左から３番目の明画素に対しては、階調値をΔｘ２下げる補正が行われ、左から２番目の明画素に対しては、階調値をΔｘ３下げる補正が行われる。補正量Δｘ３は、例えば、Δｘ３＜Δｘ２＜Δｘ１となる値が望ましい。すなわち、特定画素のうちリスク境界に隣接しない明画素の補正量の方が、リスク境界に隣接する明画素の補正量よりも小さい方が望ましい。この場合、階調値をΔｘ３下げる補正処理が行われた左から２番目の特定画素の階調値は、階調値をΔｘ２下げる補正処理が行われた左から３番目の特定画素の階調値よりも大きくなる。したがって、特定画素に含まれる２以上の画素に対して一律に階調値をΔｘ２下げる補正が行われる場合に比べて、パターンの視認性の低下が小さくなる。

（３−３．変形例３）
ｋが２以上の値である場合において、特定画素のうち補正が行われる画素の個数は、特定画素以外の画素であって、補正が行われる画素のリスク境界に垂直な方向における個数（ｋ個）と同じでなくてもよい。例えば、特定画素のうち特定画素のうち補正が行われる画素の個数は、ｋ個よりも少なくてもよい。

図２１は、変形例３に係る補正処理を例示する図である。ここでは、再び、ｋ＝２であって、幅２画素の明画素のパターンが特定パターンである例で説明する。図２１は、図７と同様に、第４列目の明画素と第５列目の暗画素との境界がリスク境界である。図２１は、左上の１０個の画素が暗画素である点が、図７で示した補正前の階調と異なる。この例では、第１行目から第５行目までの明画素が特定画素である。変形例３の具体例として、特定画素に対する補正は、リスク境界に隣接する明画素１個に対し階調値をΔｘ２下げる補正が行われる。一方、特定画素以外の画素に対する補正は、リスク境界から、リスク境界に垂直な方向に連続する２個の明画素に対して階調値をΔｘ１下げる補正が行われる。特定画素のうち補正が行われる画素の個数が、ｋ個よりも少ないことで、幅が狭い領域の視認性が、幅が広い領域の視認性よりも低下するのを防止することができる。

（３−４．変形例４）
実施形態では、暗画素と明画素のうち、一方に対して印加電圧の補正処理が行われる例を示した。この点、印加電圧の補正処理が行われるのは、暗画素および明画素のいずれか一方に限られず、双方の画素に対して補正処理が行われてもよい。例えば、補正部３５は、実施形態で示した明画素（または暗画素）の補正に加えて、リスク境界に隣接する暗画素（またはリスク境界に隣接する明画素）の補正をさらにしてもよい。なお、双方の画素に対して補正処理が行われる場合、暗画素および明画素各々の補正量は、一方の画素に対して補正処理が行われる場合の明画素（または暗画素）の補正量よりも小さくてもよい。

図２２は、変形例４に係る補正処理を例示する図である。ここでは、ｋ＝１であって、幅１画素の明画素のパターンが特定パターンである例で説明する。第１実施形態と同様に、第４列目の明画素に対して、階調値を下げる補正が行われる。ここでの明画素への補正量は、例えば、Δｘ４（＜Δｘ２）である。また、変形例４においては、第５列目の暗画素に対して、階調値を上げる補正が行われる。暗画素への補正量は、例えば、Δｘ５（＜Δｘ２）である。暗画素および明画素の双方に対して補正処理が行われる場合は、暗画素および明画素のいずれか一方に対して補正処理が行われる場合と比較して、パターンの視認性の低下が小さくなる。

（３−５．変形例５）
リスク境界近傍の暗画素および明画素の双方を補正する場合において、補正される暗画素の数と明画素の数とは異なっていてもよい。例えば、リスク境界の近傍において２つの暗画素（リスク境界に隣接する暗画素と、その暗画素とリスク境界の反対側で隣り合う別の暗画素）と１つの明画素（リスク境界に隣接する明画素）とが補正の対象となってもよい。

図２３は、変形例５に係る補正処理を例示する図である。図２２と同様に、ｋ＝１であって、幅１画素の明画素のパターンが特定パターンである例で説明する。変形例４では、図２２で示した補正処理に加えて、更に第６列目の暗画素に対して、階調値を上げる補正が行われる。

（３−６．変形例６）
変形例４に基いて、暗画素の印加電圧を上げる補正と、明画素の印加電圧を下げる補正とが行われる場合において、リスク境界に隣接する明画素のうち特定画素に含まれる画素とリスク境界を挟んで隣り合う暗画素の補正量は、リスク境界に隣接する明画素のうち特定画素に含まれない画素とリスク境界を挟んで隣り合う暗画素の補正量と同じでなくてもよく、例えば、小さくてもよい。

図２４は、変形例６に係る補正処理を例示する図である。図２２と同様に、ｋ＝１であって、幅１画素の明画素のパターンが特定パターンである例で説明する。ここでは、ｉ行ｊ列目の画素を画素（ｉ，ｊ）と表現する。この例では、画素（１，４）、画素（２，４
）、画素（３，４）、画素（４，４）、および画素（５，４）がリスク境界に隣接する明画素のうち特定画素に含まれる画素である。そして、画素（１，５）、画素（２，５）、画素（３，５）、画素（４，５）、および画素（５，５）はリスク境界に隣接する明画素のうち特定画素に含まれる画素とリスク境界を挟んで隣り合う暗画素である。これらの暗画素に対しては、例えば、階調値をΔｘ５上げる補正が行われる。

画素（６，１）、画素（６，２）、画素（６，３）、画素（６，４）、画素（７，４）、画素（８，４）、画素（９，４）、および画素（１０，４）は、リスク境界に隣接する明画素のうち特定画素に含まれない画素である。そして、画素（５，１）、画素（５，２）、画素（５，３）、画素（６，５）、画素（７，５）、画素（８，５）、画素（９，５）、および画素（１０，５）はリスク境界に隣接する明画素のうち特定画素に含まれない画素とリスク境界を挟んで隣り合う暗画素である。これらの暗画素に対しては、例えば、階調値をΔｘ６（＞Δｘ５）上げる補正が行われる。Δｘ６＞Δｘ５より、リスク境界に隣接する明画素のうち特定画素に含まれる画素とリスク境界を挟んで隣り合う暗画素の補正後の階調値は、リスク境界に隣接する明画素のうち特定画素に含まれない画素とリスク境界を挟んで隣り合う暗画素の補正後の階調値よりも小さくなる。したがって、リスク境界に隣接する明画素のうち特定画素に含まれる画素とリスク境界を挟んで隣り合う暗画素の補正量と、リスク境界に隣接する明画素のうち特定画素に含まれない画素とリスク境界を挟んで隣り合う暗画素の補正量とが同じである場合に比べて、幅が狭い領域の視認性が低下するのを防止することができる。

（３−７．変形例７）
補正量Δｘを算出する方法は、上述の式（１）または（２）によるものに限定されない。例えば、階調差（ｘｗ―ｘｋ）に補正係数を加算することにより、補正量Δｘを算出してもよい。すなわち、特定画素のうちリスク境界に隣接する明画素の補正量が、特定画素以外の画素のうちリスク境界に隣接する明画素の補正量よりも小さくなれば、補正量を算出する具体的な式は、実施形態に記載した式以外のものであってもよい。

（３−８．変形例８）
画像処理回路３０の具体的構成は、図１０で説明したものに限定されない。特に、リスク境界を検出する具体的手法および特定画素を検出する具体的手法は、実施形態で説明したものに限定されない。例えば、画像処理回路３０は、検出されたリスク境界および特定画素の位置を記憶するフレームメモリーを有していてもよい。この場合、画像処理回路３０は、まず処理対象のフレームのデータを用いてリスク境界を検出し、検出したリスク境界の位置をこのフレームメモリーに書き込む。フレームメモリーには、リスク境界の位置に加え、リスク境界のどちら側が暗画素でどちら側が明画素であるかの情報も書き込まれる。画像処理回路３０は、次にリスク境界の位置に基いて特定画素を検出し、検出した特定画素の位置をフレームメモリーに書き込む。画像処理回路３０は、フレームメモリーに記憶されているデータを参照して、リスク境界周辺の画素の階調値を補正する。

（３−９．他の変形例）
液晶１０５は、ＶＡ液晶に限定されない。ＴＮ液晶等、ＶＡ液晶以外の液晶が用いられてもよい。また、液晶１０５は、ノーマリーホワイトモードの液晶であってもよい。

液晶表示装置１を用いた電子機器としては、プロジェクターの他にも、テレビジョンや、ビューファインダー型・モニター直視型のビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、デジタルスチルカメラ、携帯電話機、タブレット端末等などが挙げられる。そして、これらの各種の電子機器に対して、上記液晶表示装置が適用されてもよい。

実施形態で説明したパラメーター（例えば、階調数、フレーム周波数、画素数など）および信号の極性やレベルはあくまで例示であり、本発明はこれに限定されない。

１…液晶表示装置、１０…制御回路、２０…走査制御回路、３０…画像処理回路、３１…フレームメモリー、３２…境界検出部、３３…特定画素検出部、３４…補正量算出部、３５…補正部、３６…出力バッファー、３７…Ｄ／Ａ変換器、１００…液晶パネル、１０５…液晶、１０８…コモン電極、１１１…画素、１１２…走査線、１１４…データ線、１１５…容量線、１１６…ＴＦＴ、１１８…画素電極、１２０…液晶素子、１２５…保持容量、１３０…走査線駆動回路、１４０…データ線駆動回路

Claims (10)

1. 複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力映像信号に応じて液晶素子に印加される印加電圧が第１電圧である第１画素と、前記第１電圧よりも大きい第２電圧が液晶素子に印加される第２画素との境界のうち、前記第１電圧および前記第２電圧が第１の関係にあるリスク境界を検出するリスク境界検出部と、
   階調値が所定の特定パターンを構成する特定画素以外の画素に対しては、前記リスク境界に隣接する第２画素を含み、印加電圧が前記第１電圧と第２の関係にあり、前記リスク境界から第１方向に連続するｋ個の画素の階調値を、前記第１画素の印加電圧との差が小さくなるように補正し、前記特定画素に対しては、少なくとも前記リスク境界に隣接する第２画素の階調値を、前記第１画素の印加電圧と当該第２画素の印加電圧との差が小さくなるように補正する補正部と
   を有し、
   前記特定パターンは、印加電圧が前記第１電圧と前記第２の関係にある画素が前記リスク境界から前記第１方向においてｋ個以下連続するパターンであり、
   前記特定画素のうち前記リスク境界に隣接する第２画素の補正量は、前記特定画素以外の画素のうち前記リスク境界に隣接する第２画素の補正量よりも小さい
   ことを特徴とする画像処理回路。
2. 前記リスク境界に隣接する第２画素から前記第１方向に前記特定パターンが構成されているか判断し、前記特定画素を検出する特定画素検出部を有する
   ことを特徴とする請求項１に記載の画像処理回路。
3. 前記ｋは、２以上の値であり、
   前記補正部は、前記特定画素に対しては、２以上の画素の階調値を補正し、
   前記特定画素のうち、一の画素の補正量と他の画素の補正量とが異なる
   ことを特徴とする請求項１または２に記載の画像処理回路。
4. 前記ｋは、２以上の値であり、
   前記特定画素のうち、補正が行われる画素の個数は、ｋ個よりも少ない
   ことを特徴とする請求項１乃至３のいずれか一項に記載の画像処理回路。
5. 前記ｋが１である
   ことを特徴とする請求項１または２に記載の画像処理回路。
6. 前記補正部は、前記リスク境界に隣接する第１画素の階調値をさらに補正する
   ことを特徴とする請求項１乃至５のいずれか一項に記載の画像処理回路。
7. 前記リスク境界に隣接する第２画素のうち前記特定画素に含まれる画素と前記リスク境界を挟んで隣り合う前記第１画素の補正量は、前記リスク境界に隣接する第２画素のうち前記特定画素に含まれない画素と前記リスク境界を挟んで隣り合う前記第１画素の補正量よりも小さい
   ことを特徴とする請求項６に記載の画像処理回路。
8. 前記第１画素の階調値と前記第２画素の階調値との階調差に基いて、前記第１画素または前記第２画素の補正量を算出する補正量算出部を有し、
   前記補正部は、前記補正量算出部により算出された補正量に基いて補正する
   ことを特徴とする請求項１乃至７のいずれか一項に記載の画像処理回路。
9. 請求項１乃至８のいずれか一項に記載の画像処理回路
   を有する電子機器。
10. 複数の画素の各々の階調値を示す入力映像信号において、前記複数の画素のうち前記入力映像信号に応じて液晶素子に印加される印加電圧が第１電圧である第１画素と、前記第１電圧よりも大きい第２電圧が液晶素子に印加される第２画素との境界のうち、前記第１電圧および前記第２電圧が第１の関係にあるリスク境界を検出するステップと、
    階調値が所定の特定パターンを構成する特定画素以外の画素に対しては、前記リスク境界に隣接する第２画素を含み、印加電圧が前記第１電圧と第２の関係にあり、前記リスク境界から第１方向に連続するｋ個の画素の階調値を、前記第１画素の印加電圧との差が小さくなるように補正し、前記特定画素に対しては、少なくとも前記リスク境界に隣接する第２画素の階調値を、前記第１画素の印加電圧と当該第２画素の印加電圧との差が小さくなるように補正するステップと
    を有し、
    前記特定パターンは、印加電圧が前記第１電圧と前記第２の関係にある画素が前記リスク境界から前記第１方向においてｋ個以下連続するパターンであり、
    前記特定画素のうち前記リスク境界に隣接する第２画素の補正量は、前記特定画素以外の画素のうち前記リスク境界に隣接する第２画素の補正量よりも小さい
    ことを特徴とする画像処理方法。

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