JP2013197811A - 双方向レベル変換回路、双方向バッファ回路 - Google Patents

Abstract

【課題】データ転送速度を高速にする。
【解決手段】一つの実施形態によれば、双方向信号レベル変換回路は、第一及び第二のレベル変換部が設けられる。第一のレベル変換部には、第一及び第二のワンショットバッファ、第一及び第二の出力トランジスタが設けられる。第二のレベル変換部には、第三及び第四のワンショットバッファ、第三及び第四の出力トランジスタが設けられる。第一乃至第四のワンショットバッファは、２種類のイネーブル時間をそれぞれ設定する。
【選択図】 図２

Description

本発明の実施形態は、双方向レベル変換回路、双方向バッファ回路に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）などから構成され、論理回路や順序回路を備える半導体集積回路（ＬＳＩ）には、異なる高電位側電源間で、信号レベルをレベルシフトするレベル変換回路が設けられる。レベル変換回路には、一方向だけ信号を流す片方向タイプのものと、両方向に信号を流す双方向レベル変換回路とがある。また、信号をドライブするバッファ回路には、一方向だけ信号を流す片方向タイプのものと、両方向に信号を流す双方向バッファ回路とがある。

近年、民生用機器及び産業用機器の高機能化、高速化、多電源化の進展に伴い、双方向レベル変換回路や双方向バッファ回路が多数用いられている。双方向レベル変換回路や双方向バッファ回路では、方向切り替え信号（ＤＩＲ制御信号）が不要なタイプで、高速動作ができるものが要求される。

方向切り替え信号が不要な双方向レベル変換回路や双方向バッファ回路の場合、入出力端子に入力されるデータ信号と次に入力されるデータ信号の間隔を短くすることが困難であるという問題点がある。また、信号の立ち上り及び立ち下りに時間を要するのでデータ信号を高速化することが困難であるという問題点がある。データ信号の間隔の短縮化やデータ信号の高速化ができないと高速データ転送が困難となる。

米国特許出願公開第２００８／０１６４９３２号明細書 特開２００９−２９６１１９号公報

本実施形態は、データ転送速度を高速にすることができる双方向レベル変換回路、双方向バッファ回路を提供することにある。

一つの実施形態によれば、双方向信号レベル変換回路は、第一及び第二の高電位側電源が供給され、第一の端子を介して第一の入力信号が入力され、第一の入力信号をレベルシフトした第一の出力信号を第二の端子を介して出力する第一のレベル変換部と、第一及び第二の高電位側電源が供給され、第二の端子を介して第二の入力信号が入力され、第二の入力信号をレベルシフトした第二の出力信号を第一の端子を介して出力する第二のレベル変換部とを有する。第一のレベル変換部は、第一のワンショットバッファ、第一の出力トランジスタ、第二のワンショットバッファ、及び第二の出力トランジスタが設けられる。第一のワンショットバッファは、レベルシフトされた第一の入力信号が入力され、第一のイネーブル時間及び第一のイネーブル時間よりも短い第二のイネーブル時間を設定する。第一の出力トランジスタは、一端が第二の高電位側電源に接続され、制御端子に第一のワンショットバッファから出力される信号が入力され、他端が第二の端子に接続され、第一のイネーブル時間又は第二のイネーブル時間の間オンする。第二のワンショットバッファは、レベルシフトされた第一の入力信号が入力され、第三のイネーブル時間及び第三のイネーブル時間よりも短い第四のイネーブル時間を設定する。第二の出力トランジスタは、一端が第一の出力トランジスタの他端に接続され、制御端子に第二のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、第三のイネーブル時間又は第四のイネーブル時間の間オンする。第二のレベル変換部は、第三のワンショットバッファ、第三の出力トランジスタ、第四のワンショットバッファ、及び第四の出力トランジスタが設けられる。第三のワンショットバッファは、レベルシフトされた第二の入力信号が入力され、第五のイネーブル時間及び第五のイネーブル時間よりも短い第六のイネーブル時間を設定する。第三の出力トランジスタは、一端が第一の高電位側電源に接続され、制御端子に第三のワンショットバッファから出力される信号が入力され、他端が第一の端子に接続され、第五のイネーブル時間又は第六のイネーブル時間の間オンする。第四のワンショットバッファは、レベルシフトされた第二の入力信号が入力され、第七のイネーブル時間及び第七のイネーブル時間よりも短い第八のイネーブル時間を設定する。第四の出力トランジスタは、一端が第三の出力トランジスタの他端に接続され、制御端子に第四のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、第七のイネーブル時間又は第八のイネーブル時間の間オンする。

更に、他の実施形態によれば、双方向バッファ回路は、高電位側電源が供給され、第一のノードを介して第一の入力信号が入力され、第一の入力信号をドライブした第一の出力信号を第二のノードを介して出力する第一のドライブ部と、高電位側電源が供給され、第二のノードを介して第二の入力信号が入力され、第二の入力信号をドライブした第二の出力信号を第一のノードを介して出力する第二のドライバ部とを有する。前記第一のドライブ部は、第一のワンショットバッファ、第一の出力トランジスタ、第二のワンショットバッファ、及び第二の出力トランジスタが設けられる。第一のワンショットバッファは、ドライブされた第一の入力信号が入力され、第一のイネーブル時間及び前記第一のイネーブル時間よりも短い第二のイネーブル時間を設定する。第一の出力トランジスタは一端が第二の高電位側電源に接続され、制御端子に第一のワンショットバッファから出力される信号が入力され、他端が第二のノードに接続され、第一のイネーブル時間又は前記第二のイネーブル時間の間オンする。第二のワンショットバッファは、ドライブされた第一の入力信号が入力され、第三のイネーブル時間及び第三のイネーブル時間よりも短い第四のイネーブル時間を設定する。第二の出力トランジスタは、一端が第一の出力トランジスタの他端に接続され、制御端子に第二のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、第三のイネーブル時間又は第四のイネーブル時間の間オンする。前記第二のドライブ部は、第三のワンショットバッファ、第三の出力トランジスタ、第四のワンショットバッファ、及び第四の出力トランジスタが設けられる。第三のワンショットバッファは、ドライブされた第二の入力信号が入力され、第五のイネーブル時間及び第五のイネーブル時間よりも短い第六のイネーブル時間を設定する。第三の出力トランジスタは、一端が第一の高電位側電源に接続され、制御端子に第三のワンショットバッファから出力される信号が入力され、他端が第一のノードに接続され、第五のイネーブル時間又は第六のイネーブル時間の間オンする。第四のワンショットバッファは、ドライブされた第二の入力信号が入力され、第七のイネーブル時間及び第七のイネーブル時間よりも短い第八のイネーブル時間を設定する。第四の出力トランジスタは、一端が第三の出力トランジスタの他端に接続され、制御端子に第四のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、第七のイネーブル時間又は第八のイネーブル時間の間オンする。

第一の実施形態に係る双方向信号レベル変換回路と電源システムの関係を説明する図である。 第一の実施形態に係る双方向信号レベル変換回路の構成を示す回路図である。 第一の実施形態に係るセレクタの構成を示す回路図である。 第一の実施形態に係る遅延部の構成を示す回路図である。 第一の実施形態に係るワンショットバッファの動作を説明する図である。 第一の実施形態に係る比較例の双方向信号レベル変換回路の構成を示す回路図である。 第一の実施形態に係る本実施形態の双方向信号レベル変換回路の動作を示すタイミングチャート。 第一の実施形態に係る本実施形態の双方向信号レベル変換回路の動作を示すタイミングチャート。 第一の実施形態に係る比較例の双方向信号レベル変換回路の動作を示すタイミングチャート。 第一の実施形態に係る比較例の双方向信号レベル変換回路の動作を示すタイミングチャート。 第一の実施形態に係るデータ転送を説明する図である。 第二の実施形態に係わる双方向バッファ回路と電源システムの関係を説明する図である。 第二の実施形態に係わる双方向バッファ回路の構成を示す回路図である。

以下本発明の実施形態について図面を参照しながら説明する。

（第一の実施形態）
まず、本発明の第一の実施形態に係る双方向信号レベル変換回路について、図面を参照して説明する。図１は双方向信号レベル変換回路と電源システムの関係を説明する図である。図２は双方向信号レベル変換回路の構成を示す回路図である。図３は、セレクタの構成を示す回路図である。図４は遅延部の構成を示す回路図である。図５はワンショットバッファの動作を説明する図である。図６は比較例の双方向信号レベル変換回路の構成を示す回路図である。本実施形態では、ワンショットバッファに２種類のイネーブル時間を与えることにより、双方向信号レベル変換回路の信号伝搬を高速化している。

図１に示すように、双方向信号レベル変換回路９０は、第一の高電位側電源である高電位側電源Ｖｃｃａが供給されるＶｃｃａシステム７０と第二の高電位側電源である高電位側電源Ｖｃｃｂが供給されるＶｃｃｂシステム８０の間に設けられる。

双方向信号レベル変換回路９０は、切り替え信号（ＤＩＲ制御信号）が不要なものである。双方向信号レベル変換回路９０は、２種類のイネーブル時間が設定され、出力を加速するワンショットバッファが複数設けられる。双方向信号レベル変換回路９０は、ワンショットバッファを用いることにより、転送レートの高速化が可能となる。

双方向信号レベル変換回路９０は、Ｖｃｃａシステム７０から出力される信号が入力信号Ｓｉｎ１（第一の入力信号）として入力され、入力信号Ｓｉｎ１をレベルシフト及び加速化して出力信号Ｓｏｕｔ１（第一の出力信号）をＶｃｃｂシステム８０に出力する。双方向信号レベル変換回路９０は、Ｖｃｃｂシステム８０から出力される信号が入力信号Ｓｉｎ２（第二の入力信号）として入力され、入力信号Ｓｉｎ２をレベルシフト及び加速化して出力信号Ｓｏｕｔ２（第二の出力信号）をＶｃｃａシステム７０に出力する。

ここで、高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂの組み合わせや立ち上げ順序には制限がない。高電位側電源Ｖｃｃａと高電位側電源Ｖｃｃｂは、異なる電圧に設定され、例えば１．２乃至３．６Ｖの範囲にそれぞれ設定される。

図２に示すように、双方向信号レベル変換回路９０には、レベル変換部１（第一のレベル変換部）、レベル変換部２（第二のレベル変換部）、入出力端子Ｐｉｏａ（第一の端子）、及び入出力端子Ｐｉｏｂ（第二の端子）が設けられる。

入出力端子Ｐｉｏａは、Ｖｃｃａシステム７０から出力される入力信号Ｓｉｎ１をレベル変換部１に伝送する。レベル変換部１は、入力信号Ｓｉｎ１をレベルシフト及び加速化した出力信号Ｓｏｕｔ１を入出力端子ＰｉｏｂからＶｃｃｂシステム８０に伝送する。

入出力端子Ｐｉｏｂは、Ｖｃｃｂシステム８０から出力される入力信号Ｓｉｎ２をレベル変換部２に伝送する。レベル変換部２は、入力信号Ｓｉｎ２をレベルシフト及び加速化した出力信号Ｓｏｕｔ２を入出力端子ＰｉｏａからＶｃｃｂシステム７０に伝送する。

レベル変換部１は、レベルシフタ１１、ワンショットバッファ１２（第一のワンショットバッファ）、ワンショットバッファ１３（第二のワンショットバッファ）、バッファＢＵＦＦ１（第一の受信バッファ）、バッファＢＵＦＦ２（第一の出力バッファ）、抵抗Ｒ１（第一の抵抗）、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１（第一の出力トランジスタ）、及びＮｃｈ ＭＯＳトランジスタＮＭＴ１（第二の出力トランジスタ）が設けられる。

バッファＢＵＦＦ１は、入出力端子Ｐｉｏａ（ノードＮＡ）とノードＮ１の間に設けられ、高電位側電源Ｖｃｃａが供給される。バッファＢＵＦＦ１は、入力信号Ｓｉｎ１を受信してドライブする。

レベルシフタ１１は、ノードＮ１とノードＮ２の間に設けられ、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。レベルシフタ１１は、ノードＮ１の信号をレベルシフトし、レベルシフトされた信号をノードＮ２から出力する。

ワンショットバッファ１２は、ノードＮ２とノードＮ７の間に設けられ、高電位側電源Ｖｃｃｂが供給される。ワンショットバッファ１２は、２種類のイネーブル時間を設定する。ワンショットバッファ１２には、インバータＩＮＶ１、遅延部ＤＬ１、セレクタＳＥＬ１（第一のセレクタ）、遅延部ＤＬ２、及び２入力ＮＡＮＤ回路ＮＡＮＤ１が設けられる。

インバータＩＮＶ１は、ノードＮ２とノードＮ３の間に設けられ、ノードＮ２の信号を反転し、反転された信号をノードＮ３から出力する。

遅延部ＤＬ１は、ノードＮ３とノードＮ４の間に設けられる。遅延部ＤＬ１は、ノードＮ３の信号を所定時間遅延し、遅延された信号をノードＮ４から出力する。

セレクタ１は、ノードＮ３及びノードＮ４とノードＮ５の間に設けられる。セレクタ１は、ノードＮＢの電位（入出力端子Ｐｉｏｂの電位）に基づいてノードＮ３或いはノードＮ４を選択する。つまり、セレクタ１により２種類のイネーブル時間が設定される（詳細は後述）。

遅延部ＤＬ２は、ノードＮ５とノードＮ６の間に設けられる。遅延部ＤＬ２は、ノードＮ５の信号を所定時間遅延し、遅延された信号をノードＮ６から出力する。

２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ２及びノードＮ６とノードＮ７の間に設けられる。２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ２とノードＮ６の信号レベルを論理演算し、論理演算された信号をノードＮ７から出力する。

ワンショットバッファ１３は、ノードＮ２とノードＮ１２の間に設けられ、高電位側電源Ｖｃｃｂが供給される。ワンショットバッファ１３は、２種類のイネーブル時間を設定する。ワンショットバッファ１３には、インバータＩＮＶ２、遅延部ＤＬ３、セレクタＳＥＬ２（第二のセレクタ）、遅延部ＤＬ４、及び２入力ＮＯ回路ＮＯＲ１が設けられる。

インバータＩＮＶ２は、ノードＮ２とノードＮ８の間に設けられ、ノードＮ２の信号を反転し、反転された信号をノードＮ８から出力する。

遅延部ＤＬ３は、ノードＮ８とノードＮ９の間に設けられる。遅延部ＤＬ３は、ノードＮ８の信号を所定時間遅延し、遅延された信号をノードＮ９から出力する。

セレクタ２は、ノードＮ８及びノードＮ９とノードＮ１０の間に設けられる。セレクタ２は、ノードＮＢの電位（入出力端子Ｐｉｏｂの電位）に基づいてノードＮ８或いはノードＮ９を選択する。つまり、セレクタ２により２種類のイネーブル時間が設定される（詳細は後述）。

遅延部ＤＬ４は、ノードＮ１０とノードＮ１１の間に設けられる。遅延部ＤＬ４は、ノードＮ１０の信号を所定時間遅延し、遅延された信号をノードＮ１１から出力する。

２入力ＮＯＲ回路ＮＯＲ１は、ノードＮ２及びノードＮ１１とノードＮ１２の間に設けられる。２入力ＮＯＲ回路ＮＯＲ１は、ノードＮ２とノードＮ１１の信号レベルを論理演算し、論理演算された信号をノードＮ１２から出力する。

バッファＢＵＦＦ２は、入力側がノードＮ２に接続され、レベルシフトされたノードＮ２の信号をドライブする。つまり、バッファＢＵＦＦ２は、入力信号Ｓｉｎ１のハイレベル期間、レベルシフトされた入力信号Ｓｉｎ１をドライブする。抵抗Ｒ１は、一端がバッファＢＵＦＦ２の出力側に接続され、他端がノードＮＢ（入出力端子Ｐｉｏｂ）に接続される。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソース（一端）が高電位側電源Ｖｃｃｂに接続され、ゲート（制御端子）がノードＮ７に接続され、ドレイン（他端）がノードＮＢに接続され、ノードＮ７が２種類のイネーブル時間（ローレベル状態の時間）のときにオンする。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレイン（一端）がノードＮＢに接続され、ゲート（制御端子）がノードＮ１２に接続され、ソース（他端）が低電位側電源（接地電位）Ｖｓｓに接続され、ノードＮ１２が２種類のイネーブル時間（ハイレベル状態の時間）のときにオンする。

レベル変換部２は、レベルシフタ２１、ワンショットバッファ２２（第三のワンショットバッファ）、ワンショットバッファ２３（第四のワンショットバッファ）、バッファＢＵＦＦ３（第二の受信バッファ）、バッファＢＵＦＦ４（第二の出力バッファ）、抵抗Ｒ２（第二の抵抗）、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２（第三の出力トランジスタ）、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２（第四の出力トランジスタ）が設けられる。

バッファＢＵＦＦ３は、入出力端子Ｐｉｏｂ（ノードＮＢ）とノードＮ２１の間に設けられ、高電位側電源Ｖｃｃｂが供給される。バッファＢＵＦＦ３は、入力信号Ｓｉｎ２を受信してドライブする。

レベルシフタ２１は、ノードＮ２１とノードＮ２２の間に設けられ、高電位側電源Ｖｃｃａ及び高電位側電源Ｖｃｃｂが供給される。レベルシフタ２１は、ノードＮ２１の信号をレベルシフトし、レベルシフトされた信号をノードＮ２２から出力する。

ワンショットバッファ２２は、ノードＮ２２とノードＮ２７の間に設けられ、高電位側電源Ｖｃｃａが供給される。ワンショットバッファ２２は、２種類のイネーブル時間を設定する。ワンショットバッファ２２には、インバータＩＮＶ３、遅延部ＤＬ５、セレクタＳＥＬ３（第三のセレクタ）、遅延部ＤＬ６、及び２入力ＮＡＮＤ回路ＮＡＮＤ２が設けられる。

インバータＩＮＶ３は、ノードＮ２２とノードＮ２３の間に設けられ、ノードＮ２２の信号を反転し、反転された信号をノードＮ２３から出力する。

遅延部ＤＬ５は、ノードＮ２３とノードＮ２４の間に設けられる。遅延部ＤＬ５は、ノードＮ２３の信号を所定時間遅延し、遅延された信号をノードＮ２４から出力する。

セレクタ３は、ノードＮ２３及びノードＮ２４とノードＮ２５の間に設けられる。セレクタ３は、ノードＮＡの電位（入出力端子Ｐｉｏａの電位）に基づいてノードＮ２３或いはノードＮ２４を選択する。つまり、セレクタ３により２種類のイネーブル時間が設定される（詳細は後述）。

遅延部ＤＬ６は、ノードＮ２５とノードＮ２６の間に設けられる。遅延部ＤＬ６は、ノードＮ２５の信号を所定時間遅延し、遅延された信号をノードＮ２６から出力する。

２入力ＮＡＮＤ回路ＮＡＮＤ２は、ノードＮ２２及びノードＮ２６とノードＮ２７の間に設けられる。２入力ＮＡＮＤ回路ＮＡＮＤ２は、ノードＮ２２とノードＮ２６の信号レベルを論理演算し、論理演算された信号をノードＮ２７から出力する。

ワンショットバッファ２３は、ノードＮ２２とノードＮ３２の間に設けられ、高電位側電源Ｖｃｃａが供給される。ワンショットバッファ２３は、２種類のイネーブル時間を設定する。ワンショットバッファ２３には、インバータＩＮＶ４、遅延部ＤＬ７、セレクタＳＥＬ４（第四のセレクタ）、遅延部ＤＬ８、及び２入力ＮＯ回路ＮＯＲ２が設けられる。

インバータＩＮＶ４は、ノードＮ２２とノードＮ２８の間に設けられ、ノードＮ２２の信号を反転し、反転された信号をノードＮ２８から出力する。

遅延部ＤＬ７は、ノードＮ２８とノードＮ２９の間に設けられる。遅延部ＤＬ７は、ノードＮ２８の信号を所定時間遅延し、遅延された信号をノードＮ２９から出力する。

セレクタ４は、ノードＮ２８及びノードＮ２９とノードＮ３０の間に設けられる。セレクタ４は、ノードＮＡの電位（入出力端子Ｐｉｏａの電位）に基づいてノードＮ２８或いはノードＮ２９を選択する。つまり、セレクタ４により２種類のイネーブル時間が設定される（詳細は後述）。

遅延部ＤＬ８は、ノードＮ３０とノードＮ３１の間に設けられる。遅延部ＤＬ８は、ノードＮ３０の信号を所定時間遅延し、遅延された信号をノードＮ３１から出力する。

２入力ＮＯＲ回路ＮＯＲ２は、ノードＮ２２及びノードＮ３１とノードＮ３２の間に設けられる。２入力ＮＯＲ回路ＮＯＲ２は、ノードＮ２２とノードＮ３１の信号レベルを論理演算し、論理演算された信号をノードＮ３２から出力する。

バッファＢＵＦＦ４は、入力側がノードＮ２２に接続され、レベルシフトされたノードＮ２２の信号をドライブする。つまり、バッファＢＵＦＦ４は、入力信号Ｓｉｎ２のハイレベル期間、レベルシフトされた入力信号Ｓｉｎ２をドライブする。抵抗Ｒ２は、一端がバッファＢＵＦＦ４の出力側に接続され、他端がノードＮＡ（入出力端子Ｐｉｏａ）に接続される。

Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソース（一端）が高電位側電源Ｖｃｃａに接続され、ゲート（制御端子）がノードＮ２７に接続され、ドレイン（他端）がノードＮＡに接続され、ノードＮ２７が２種類のイネーブル時間（ローレベル状態の時間）のときにオンする。

Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレイン（一端）がノードＮＡに接続され、ゲート（制御端子）がノードＮ３２に接続され、ソース（他端）が低電位側電源（接地電位）Ｖｓｓに接続され、ノードＮ３２が２種類のイネーブル時間（ハイレベル状態の時間）のときにオンする。

図３に示すように、セレクタＳＥＬ１には、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１３、２入力ＡＮＤ回路ＡＮＤ１１、２入力ＡＮＤ回路ＡＮＤ１２、及び２入力ＮＯＲ回路ＮＯＲ１１が設けられる。セレクタＳＥＬ２には、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１４、２入力ＡＮＤ回路ＡＮＤ１３、２入力ＡＮＤ回路ＡＮＤ１４、及び２入力ＮＯＲ回路ＮＯＲ１２が設けられる。ここでは、インバータＩＮＶ１１及びインバータＩＮＶ１２は、セレクタＳＥＬ１及びセレクタＳＥＬ２に共有化されている。

セレクタＳＥＬ３には、インバータＩＮＶ２１、インバータＩＮＶ２２、インバータＩＮＶ２３、２入力ＡＮＤ回路ＡＮＤ２１、２入力ＡＮＤ回路ＡＮＤ２２、及び２入力ＮＯＲ回路ＮＯＲ２１が設けられる。セレクタＳＥＬ４には、インバータＩＮＶ２１、インバータＩＮＶ２２、インバータＩＮＶ２４、２入力ＡＮＤ回路ＡＮＤ２３、２入力ＡＮＤ回路ＡＮＤ２４、及び２入力ＮＯＲ回路ＮＯＲ２２が設けられる。ここでは、インバータＩＮＶ２１及びインバータＩＮＶ２２は、セレクタＳＥＬ３及びセレクタＳＥＬ４に共有化されている。

インバータＩＮＶ１１は、入力側がノードＮＢに接続され、出力側がノードＮ４１に接続される。インバータＩＮＶ１２は、入力側がノードＮ４１に接続され、出力側がノードＮ４２に接続される。２入力ＡＮＤ回路ＡＮＤ１１は、入力側がノードＮ４及びノードＮ４１に接続され、出力側がノードＮ４３に接続される。２入力ＡＮＤ回路ＡＮＤ１２は、入力側がノードＮ３及びノードＮ４２に接続され、出力側がノードＮ４４に接続される。２入力ＮＯＲ回路ＮＯＲ１１は、入力側がノードＮ４３及びノードＮ４４に接続され、出力側がノードＮ４５に接続される。インバータＩＮＶ１３は、入力側がノード４５に接続され、出力側がノードＮ５に接続される。

２入力ＡＮＤ回路ＡＮＤ１３は、入力側がノードＮ８及びノードＮ４１に接続され、出力側がノードＮ４６に接続される。２入力ＡＮＤ回路ＡＮＤ１４は、入力側がノードＮ９及びノードＮ４２に接続され、出力側がノードＮ４７に接続される。２入力ＮＯＲ回路ＮＯＲ１２は、入力側がノードＮ４６及びノードＮ４７に接続され、出力側がノードＮ４８に接続される。インバータＩＮＶ１４は、入力側がノード４８に接続され、出力側がノードＮ１０に接続される。

インバータＩＮＶ２１は、入力側がノードＮＡに接続され、出力側がノードＮ５１に接続される。インバータＩＮＶ２２は、入力側がノードＮ５１に接続され、出力側がノードＮ５２に接続される。２入力ＡＮＤ回路ＡＮＤ２１は、入力側がノードＮ２４及びノードＮ５１に接続され、出力側がノードＮ５３に接続される。２入力ＡＮＤ回路ＡＮＤ２２は、入力側がノードＮ２３及びノードＮ５２に接続され、出力側がノードＮ５４に接続される。２入力ＮＯＲ回路ＮＯＲ２１は、入力側がノードＮ５３及びノードＮ５４に接続され、出力側がノードＮ５５に接続される。インバータＩＮＶ２３は、入力側がノード５５に接続され、出力側がノードＮ２５に接続される。

２入力ＡＮＤ回路ＡＮＤ２３は、入力側がノードＮ２８及びノードＮ５１に接続され、出力側がノードＮ５６に接続される。２入力ＡＮＤ回路ＡＮＤ２４は、入力側がノードＮ２９及びノードＮ５２に接続され、出力側がノードＮ５７に接続される。２入力ＮＯＲ回路ＮＯＲ２２は、入力側がノードＮ５６及びノードＮ５７に接続され、出力側がノードＮ５８に接続される。インバータＩＮＶ２４は、入力側がノード５８に接続され、出力側がノードＮ３０に接続される。

図４に示すように、遅延部ＤＬ１乃至８は、例えば縦続接続される複数のインバータＩＮＶａから構成される。遅延部ＤＬ１、遅延部ＤＬ３、遅延部ＤＬ５、及び遅延部ＤＬ７のインバータＩＮＶａの段数は、遅延部ＤＬ２、遅延部ＤＬ４、遅延部ＤＬ６、及び遅延部ＤＬ８のインバータＩＮＶａの段数よりも多く設定される。つまり、遅延部ＤＬ１、遅延部ＤＬ３、遅延部ＤＬ５、及び遅延部ＤＬ７は、遅延部ＤＬ２、遅延部ＤＬ４、遅延部ＤＬ６、及び遅延部ＤＬ８よりも信号の遅延を大きくすることができる。

ここでは、遅延部ＤＬ１乃至８をインバータＩＮＶａで構成しているが、代わりに遅延バッファ、遅延素子（遅延抵抗など）等を用いてもよい。

次に、入出力端子Ｐｉｏａ及び入出力端子Ｐｉｏｂがローレベル（Ｖｓｓレベル）に設定された後、デジタルデータ信号である入力信号Ｓｉｎ１が入出力端子Ｐｉｏａに入力された場合のワンショットバッファの動作について図５（ａ）を用いて説明する。入出力端子Ｐｉｏａ及び入出力端子Ｐｉｏｂがローレベル（Ｖｓｓレベル）に設定された後、デジタルデータ信号である入力信号Ｓｉｎ２が入出力端子Ｐｉｏｂに入力された場合のワンショットバッファの動作について図５（ｂ）を用いて説明する。

信号の流れがノードＮＡ⇒ノードＮＢで立ち上りでは、図５（ａ）に示すように、入出力端子Ｐｉｏａ（ノードＮＡ）にデータ信号（ハイレベル）である入力信号Ｓｉｎ１が入力されると（入力信号Ｓｉｎ１の立ち上り）、入出力端子Ｐｉｏｂ（ノードＮＢ）はローレベルなのでセレクタＳＥＬ１は、ノードＮ４を選択する。ワンショットバッファ１２の２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ２の信号とノードＮ２⇒ノードＮ３⇒ノードＮ４⇒ノードＮ５⇒ノードＮ６のルートの信号を論理演算処理する。その結果、ワンショットバッファ１２はローレベルの時間ｔ１ａ（第一のイネーブル時間）を発生する。ローレベルの時間ｔ１ａによりＰｃｈ ＭＯＳトランジスタＰＭＴ１がオンしてレベルシフトされた入力信号Ｓｉｎ１の立ち上りが加速される。ローレベルの時間ｔ１ａは、入力信号Ｓｉｎ１の立ち上がりを加速するには所定の時間以上の値が必要となる。

信号の流れがノードＮＡ⇒ノードＮＢで立ち下りでは、入力信号Ｓｉｎ１がハイレベルからローレベルに変化すると（入力信号Ｓｉｎ１の立ち下り）、入出力端子Ｐｉｏｂ（ノードＮＢ）はハイレベルなのでセレクタＳＥＬ２は、ノードＮ９を選択する。ワンショットバッファ１３の２入力ＮＯＲ回路ＮＯＲ１は、ノードＮ２の信号とノードＮ２⇒ノードＮ８⇒ノードＮ９⇒ノードＮ１０⇒ノードＮ１１のルートの信号を論理演算処理する。その結果、ワンショットバッファ１３はハイレベルの時間ｔ１１ａ（第三のイネーブル時間）を発生する。ハイレベルの時間ｔ１１ａによりＮｃｈ ＭＯＳトランジスタＮＭＴ１がオンしてレベルシフトされた入力信号Ｓｉｎ１の立ち下りが加速される。ハイレベルの時間ｔ１１ａは、入力信号Ｓｉｎ１の立ち下りを加速するには所定の時間以上の値が必要となる。

信号の流れがノードＮＢ⇒ノードＮＡ⇒ノードＮＢで立ち上りでは、入出力端子Ｐｉｏｂ（ノードＮＢ）に入力信号Ｓｉｎ２が入力され、レベルシフトされた入力信号Ｓｉｎ２が入出力端子Ｐｉｏａ（ノードＮＡ）に伝送され、レベル変換部１にこの信号が入力される（信号の立ち上り）と、入出力端子Ｐｉｏｂ（ノードＮＢ）はハイレベルなのでセレクタＳＥＬ１は、ノードＮ３を選択する。ワンショットバッファ１２の２入力ＮＡＮＤ回路ＮＡＮＤ１は、ノードＮ２の信号とノードＮ２⇒ノードＮ３⇒ノードＮ５⇒ノードＮ６のルートの信号を論理演算処理する。その結果、ワンショットバッファ１２はローレベルの時間ｔ１ｂ（第二のイネーブル時間）を発生する。ローレベルの時間ｔ１ｂによりＰｃｈ ＭＯＳトランジスタＰＭＴ１がオンする。時間ｔ１ｂは、時間ｔ１ａよりも短く設定される。

信号の流れがノードＮＢ⇒ノードＮＡ⇒ノードＮＢで立ち下りでは、入出力端子Ｐｉｏｂ（ノードＮＢ）に入力信号Ｓｉｎ２が入力され、レベルシフトされた入力信号Ｓｉｎ２が入出力端子Ｐｉｏａ（ノードＮＡ）に伝送され、レベル変換部１にこの信号が入力され、信号レベルがハイレベルからローレベルに変化する（信号の立ち下り）と、入出力端子Ｐｉｏｂ（ノードＮＢ）はローレベルなのでセレクタＳＥＬ２は、ノードＮ８を選択する。ワンショットバッファ１３の２入力ＮＯＲ回路ＮＯＲ１は、ノードＮ２の信号とノードＮ２⇒ノードＮ８⇒ノードＮ１０⇒ノードＮ１１のルートの信号を論理演算処理する。その結果、ワンショットバッファ１３はハイレベルの時間ｔ１１ｂ（第四のイネーブル時間）を発生する。ハイレベルの時間ｔ１１ｂによりＮｃｈ ＭＯＳトランジスタＮＭＴ１がオンする。時間ｔ１１ｂは、時間ｔ１１ａよりも短く設定される。

信号の流れがノードＮＢ⇒ノードＮＡで立ち上りでは、図５（ｂ）に示すように、入出力端子Ｐｉｏｂ（ノードＮＢ）にデータ信号（ハイレベル）である入力信号Ｓｉｎ２が入力されると（入力信号Ｓｉｎ２の立ち上り）、入出力端子Ｐｉｏａ（ノードＮＡ）はローレベルなのでセレクタＳＥＬ３は、ノードＮ２４を選択する。ワンショットバッファ２２の２入力ＮＡＮＤ回路ＮＡＮＤ２は、ノードＮ２２の信号とノードＮ２２⇒ノードＮ２３⇒ノードＮ２４⇒ノードＮ２５⇒ノードＮ２６のルートの信号を論理演算処理する。その結果、ワンショットバッファ２２はローレベルの時間ｔ２ａ（第五のイネーブル時間）を発生する。ローレベルの時間ｔ２ａによりＰｃｈ ＭＯＳトランジスタＰＭＴ２がオンしてレベルシフトされた入力信号Ｓｉｎ２の立ち上りが加速される。ローレベルの時間ｔ２ａは、入力信号Ｓｉｎ２の立ち上がりを加速するには所定の時間以上の値が必要となる。

信号の流れがノードＮＢ⇒ノードＮＡで立ち下りでは、入力信号Ｓｉｎ２がハイレベルからローレベルに変化すると（入力信号Ｓｉｎ２の立ち下り）、入出力端子Ｐｉｏａ（ノードＮＡ）はハイレベルなのでセレクタＳＥＬ４は、ノードＮ２９を選択する。ワンショットバッファ２３の２入力ＮＯＲ回路ＮＯＲ２は、ノードＮ２２の信号とノードＮ２２⇒ノードＮ２８⇒ノードＮ２９⇒ノードＮ３０⇒ノードＮ３１のルートの信号を論理演算処理する。その結果、ワンショットバッファ２３はハイレベルの時間ｔ２２ａ（第七のイネーブル時間）を発生する。ハイレベルの時間ｔ２２ａによりＮｃｈ ＭＯＳトランジスタＮＭＴ２がオンしてレベルシフトされた入力信号Ｓｉｎ２の立ち下りが加速される。ハイレベルの時間ｔ２２ａは、入力信号Ｓｉｎ２の立ち下りを加速するには所定の時間以上の値が必要となる。

信号の流れがノードＮＡ⇒ノードＮＢ⇒ノードＮＡで立ち上りでは、入出力端子Ｐｉｏａ（ノードＮＡ）に入力信号Ｓｉｎ１が入力され、レベルシフトされた入力信号Ｓｉｎ１が入出力端子Ｐｉｏｂ（ノードＮＢ）に伝送され、レベル変換部２にこの信号が入力される（信号の立ち上り）と、入出力端子Ｐｉｏａ（ノードＮＡ）はハイレベルなのでセレクタＳＥＬ３は、ノードＮ２３を選択する。ワンショットバッファ２２の２入力ＮＡＮＤ回路ＮＡＮＤ２は、ノードＮ２２の信号とノードＮ２２⇒ノードＮ２３⇒ノードＮ２５⇒ノードＮ２６のルートの信号を論理演算処理する。その結果、ワンショットバッファ２２はローレベルの時間ｔ２ｂ（第六のイネーブル時間）を発生する。ローレベルの時間ｔ２ｂによりＰｃｈ ＭＯＳトランジスタＰＭＴ２がオンする。時間ｔ２ｂは、時間ｔ２ａよりも短く設定される。

信号の流れがノードＮＡ⇒ノードＮＢ⇒ノードＮＡで立ち下りでは、入出力端子Ｐｉｏａ（ノードＮＡ）に入力信号Ｓｉｎ１が入力され、レベルシフトされた入力信号Ｓｉｎ１が入出力端子Ｐｉｏｂ（ノードＮＢ）に伝送され、レベル変換部２にこの信号が入力され、信号レベルがハイレベルからローレベルに変化する（信号の立ち下り）と、入出力端子Ｐｉｏａ（ノードＮＡ）はローレベルなのでセレクタＳＥＬ４は、ノードＮ２８を選択する。ワンショットバッファ２３の２入力ＮＯＲ回路ＮＯＲ２は、ノードＮ２２の信号とノードＮ２２⇒ノードＮ２８⇒ノードＮ３０⇒ノードＮ３１のルートの信号を論理演算処理する。その結果、ワンショットバッファ２３はハイレベルの時間ｔ２２ｂ（第八のイネーブル時間）を発生する。ハイレベルの時間ｔ２２ｂによりＮｃｈ ＭＯＳトランジスタＮＭＴ２がオンする。時間ｔ２２ｂは、時間ｔ２２ａよりも短く設定される。

図６に示すように、比較例の双方向信号レベル変換回路９１には、レベル変換部１ａ（第一のレベル変換部）、レベル変換部２ａ（第二のレベル変換部）、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。ここでは、本実施形態の双方向信号レベル変換回路９０と同様の構成の説明を省略し、異なる点のみ説明する。

レベル変換部１ａは、レベルシフタ１１、ワンショットバッファ１２ａ（第一のワンショットバッファ）、ワンショットバッファ１３ａ（第二のワンショットバッファ）、バッファＢＵＦＦ１、バッファＢＵＦＦ２、抵抗Ｒ１（第一の抵抗）、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、及びＮｃｈ ＭＯＳトランジスタＮＭＴ１が設けられる。

ワンショットバッファ１２ａは、ノードＮ２とノードＮ７の間に設けられ、高電位側電源Ｖｃｃｂが供給される。ワンショットバッファ１２ａは、１種類のイネーブル時間を設定する。１種類のイネーブル時間により、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち上りが加速される。

ワンショットバッファ１３ａは、ノードＮ２とノードＮ１２の間に設けられ、高電位側電源Ｖｃｃｂが供給される。ワンショットバッファ１３ａは、１種類のイネーブル時間を設定する。１種類のイネーブル時間により、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち下りが加速される。

レベル変換部２ａは、レベルシフタ２１、ワンショットバッファ２２ａ（第三のワンショットバッファ）、ワンショットバッファ２３ａ（第四のワンショットバッファ）、バッファＢＵＦＦ３、バッファＢＵＦＦ４、抵抗Ｒ２、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２が設けられる。

ワンショットバッファ２２ａは、ノードＮ２２とノードＮ２７の間に設けられ、高電位側電源Ｖｃｃａが供給される。ワンショットバッファ２２ａは、１種類のイネーブル時間を設定する。１種類のイネーブル時間により、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２がオンして、レベルシフトされた入力信号Ｓｉｎ２の信号の立ち上りが加速される。

ワンショットバッファ２３ａは、ノードＮ２２とノードＮ３２の間に設けられ、高電位側電源Ｖｃｃａが供給される。ワンショットバッファ１３ａは、１種類のイネーブル時間を設定する。１種類のイネーブル時間により、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２がオンして、レベルシフトされた入力信号Ｓｉｎ２の信号の立ち下りが加速される。

次に、双方向信号レベル変換回路の動作について図７乃至１０を参照して説明する。図７及び図８は本実施形態の双方向信号レベル変換回路の動作を示すタイミングチャート。図９及び図１０は、比較例の双方向信号レベル変換回路の動作を示すタイミングチャート。

ここで、図７及び図９は、ノードＮＡ及びノードＮＢが“Ｌｏｗ”レベルに設定された後に、入出力端子Ｐｉｏａ（ノードＮＡ）に”Ｈｉｇｈ“レベルの入力信号Ｓｉｎ１が入力されたときの動作である。図８及び図１０は入力信号Ｓｉｎ１が”Ｈｉｇｈ“レベルから”Ｌｏｗ“レベルに変化したときの動作である。

図７に示すように、本実施形態の双方向信号レベル変換回路９０では、デジタルデータ信号である入力信号Ｓｉｎ１が入出力端子Ｐｉｏａ（ノードＮＡ）に入力後、ノードＮ７の信号レベルがハイレベルからローレベルに変化し、ワンショットバッファ１２は時間ｔ１ａ（第一のイネーブル時間）の間ローレベルを維持する。ノードＮ７がローレベルになるとＰｃｈ ＭＯＳトランジスタＰＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち上りが加速される。

その結果、時間Ｔ１経過後にノードＮＢがローレベルからハイレベルに変化する（デジタルデータ信号が入出力端子Ｐｉｏｂを介して出力される）。時間ｔＡ１ａだけレベルシフトされた入力信号Ｓｉｎ１の信号が強調される。

ここで、時間Ｔ１は、バッファＢＵＦＦ１の動作時間、レベルシフタ１１の動作時間、２入力ＮＡＮＤ回路ＮＡＮＤ１の動作時間、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１の立ち上り時間、配線遅延時間の総和である。時間ｔ１ａは、インバータＩＮＶ１の動作時間、遅延部ＤＬ１の遅延時間、セレクタＳＥＬ１の動作時間、遅延部ＤＬ２の遅延時間、２入力ＮＡＮＤ回路ＮＡＮＤ１の動作時間、配線遅延の総和である。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１はドライブ能力が大きなトランジスタであるから、時間ｔＡ１ａは、時間ｔ１ａと略等しくなる。

次に、ノードＮＢを介して、レベル変換部２にレベルシフトされた入力信号Ｓｉｎ１が入力される。ノードＮ２７の信号レベルがハイレベルからローレベルに変化し、ワンショットバッファ２２は時間ｔ２ｂ（第六のイネーブル時間）の間ローレベルを維持する。ノードＮ２７がローレベルになるとＰｃｈ ＭＯＳトランジスタＰＭＴ２がオンする。

その結果、時間Ｔ２経過後にＰｃｈ ＭＯＳトランジスタＰＭＴ２が時間ｔＡ２ｂの間オンする。

ここで、時間Ｔ２は、バッファＢＵＦＦ３の動作時間、レベルシフタ２１の動作時間、２入力ＮＡＮＤ回路ＮＡＮＤ２の動作時間、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２の立ち上り時間、配線遅延時間の総和である。時間ｔ２ｂは、インバータＩＮＶ３の動作時間、セレクタＳＥＬ３の動作時間、遅延部ＤＬ６の遅延時間、２入力ＮＡＮＤ回路ＮＡＮＤ２の動作時間、配線遅延の総和である。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２はドライブ能力が大きなトランジスタであるから、時間ｔＡ２ｂは、時間ｔ２ｂと略等しくなる。

入力信号Ｓｉｎ１が入出力端子Ｐｉｏａに入力され、入力信号Ｓｉｎ１の立ち上りがレベル変換部１⇒入出力端子Ｐｉｏｂ⇒レベル変換部２⇒入出力端子Ｐｉｏａに帰還するまでの時間Ｔｒｂ１は、
Trb1＝T1＋T2＋tA2b・・・・・・・・・・・・・・・・式（１）
と表わされる。

図８に示すように、本実施形態の双方向信号レベル変換回路９０では、デジタルデータ信号である入力信号Ｓｉｎ１がハイレベルからローレベルに変化後、ノードＮ１２の信号レベルがローレベルからハイレベルに変化し、ワンショットバッファ１３は時間ｔ１１ａ（第三のイネーブル時間）の間ハイレベルを維持する。ノードＮ１２がハイレベルになるとＮｃｈ ＭＯＳトランジスタＮＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち下りが加速される。

その結果、時間Ｔ１１経過後にノードＮＢがハイレベルからローレベルに変化する。時間ｔＡ１１ａだけレベルシフトされた入力信号Ｓｉｎ１が強調される。

ここで、時間Ｔ１１は、バッファＢＵＦＦ１の動作時間、レベルシフタ１１の動作時間、２入力ＮＯＲ回路ＮＯＲ１の動作時間、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１の立ち上り時間、配線遅延時間の総和である。時間ｔ１１ａは、インバータＩＮＶ２の動作時間、遅延部ＤＬ３の遅延時間、セレクタＳＥＬ２の動作時間、遅延部ＤＬ４の遅延時間、２入力ＮＯＲ回路ＮＯＲ１の動作時間、配線遅延の総和である。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１はドライブ能力が大きなトランジスタであるから、時間ｔＡ１１ａは、時間ｔ１１ａと略等しくなる。

次に、ノードＮＢを介して、レベル変換部２にレベルシフトされた入力信号Ｓｉｎ１（信号の立ち下り）が入力される。ノードＮ３２の信号レベルがローレベルからハイレベルに変化し、ワンショットバッファ２３は時間ｔ２２ｂ（第八のイネーブル時間）の間ハイレベルを維持する。ノードＮ３２がハイレベルになるとＮｃｈ ＭＯＳトランジスタＮＭＴ２がオンする。

その結果、時間Ｔ２２経過後にＮｃｈ ＭＯＳトランジスタＮＭＴ２が時間ｔＡ２２ｂの間オンする。

ここで、時間Ｔ２２は、バッファＢＵＦＦ３の動作時間、レベルシフタ２１の動作時間、２入力ＮＯＲ回路ＮＯＲ２の動作時間、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２の立ち上り時間、配線遅延時間の総和である。時間ｔ２２ｂは、インバータＩＮＶ４の動作時間、セレクタＳＥＬ４の動作時間、遅延部ＤＬ８の遅延時間、２入力ＮＯＲ回路ＮＯＲ２の動作時間、配線遅延の総和である。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２はドライブ能力が大きなトランジスタであるから、時間ｔＡ２２ｂは、時間ｔ２２ｂと略等しくなる。

入力信号Ｓｉｎ１が入出力端子Ｐｉｏａに入力され、入力信号Ｓｉｎ１の立ち下りがレベル変換部１⇒入出力端子Ｐｉｏｂ⇒レベル変換部２⇒入出力端子Ｐｉｏａに帰還するまでの時間Ｔｒｂ２は、
Trb2＝T11＋T22＋ｔA22b・・・・・・・・・・・・・・・・式（２）
と表わされる。

図９に示すように、比較例の双方向信号レベル変換回路９１では、デジタルデータ信号である入力信号Ｓｉｎ１が入出力端子Ｐｉｏａ（ノードＮＡ）に入力後、ノードＮ７の信号レベルがハイレベルからローレベルに変化し、ワンショットバッファ１２ａは時間ｔ１（イネーブル時間）の間ローレベルを維持する。ノードＮ７がローレベルになるとＰｃｈ ＭＯＳトランジスタＰＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち上りが加速される。

その結果、時間Ｔ１経過後にノードＮＢがローレベルからハイレベルに変化する（デジタルデータ信号が入出力端子Ｐｉｏｂを介して出力される）。時間ｔＡ１だけレベルシフトされた入力信号Ｓｉｎ１の信号が強調される。

次に、ノードＮＢを介して、レベル変換部２ａにレベルシフトされた入力信号Ｓｉｎ１が入力される。ノードＮ２７の信号レベルがハイレベルからローレベルに変化し、ワンショットバッファ２２ａは時間ｔ２（イネーブル時間）の間ローレベルを維持する。ノードＮ２７がローレベルになるとＰｃｈ ＭＯＳトランジスタＰＭＴ２がオンする。

その結果、時間Ｔ２経過後にＰｃｈ ＭＯＳトランジスタＰＭＴ２が時間ｔＡ２の間オンする。

入力信号Ｓｉｎ１が入出力端子Ｐｉｏａに入力され、入力信号Ｓｉｎ１の立ち上りがレベル変換部１ａ⇒入出力端子Ｐｉｏｂ⇒レベル変換部２ａ⇒入出力端子Ｐｉｏａに帰還するまでの時間Ｔｒｂ１1は、
Trb11＝T1＋T2＋tA2・・・・・・・・・・・・・・・・式（３）
と表わされる。

ここで、本実施形態の時間ｔ１ａ、時間ｔ１ｂ、時間ｔ２ａ、時間ｔ２ｂと、比較例の時間ｔ１、時間ｔ２の関係は、
t1b<<t1≦t1a・・・・・・・・・・・・・・・・・・・式（４）
t2b<<t2≦t2a・・・・・・・・・・・・・・・・・・・式（５）
と設定されているので、本実施形態の時間ｔＡ２ｂ、比較例の時間ｔＡ２の関係は、
tA2b<<tA2・・・・・・・・・・・・・・・・・・・・・式（６）
となる。

このため、本実施形態の時間Ｔｒｂ1を比較例の時間Ｔｒｂ１１よりも短縮化することができる。

図１０に示すように、比較例の双方向信号レベル変換回路９１では、デジタルデータ信号である入力信号Ｓｉｎ１がハイレベルからローレベルに変化後、ノードＮ１２の信号レベルがローレベルからハイレベルに変化し、ワンショットバッファ１３ａは時間ｔ１１の間ハイレベルを維持する。ノードＮ１２がハイレベルになるとＮｃｈ ＭＯＳトランジスタＮＭＴ１がオンして、レベルシフトされた入力信号Ｓｉｎ１の信号の立ち下りが加速される。

その結果、時間Ｔ１１経過後にノードＮＢがハイレベルからローレベルに変化する。時間ｔＡ１１だけレベルシフトされた入力信号Ｓｉｎ１の信号が強調される。

次に、ノードＮＢを介して、レベル変換部２ａにレベルシフトされた入力信号Ｓｉｎ１（信号の立ち下り）が入力される。ノードＮ３２の信号レベルがローレベルからハイレベルに変化し、ワンショットバッファ２３ａは時間ｔ２２の間ハイレベルを維持する。ノードＮ３２がハイレベルになるとＮｃｈ ＭＯＳトランジスタＮＭＴ２がオンする。

その結果、時間Ｔ２２経過後にＮｃｈ ＭＯＳトランジスタＮＭＴ２が時間ｔＡ２２の間オンする。

入力信号Ｓｉｎ１が入出力端子Ｐｉｏａに入力され、入力信号Ｓｉｎ１の立ち下りがレベル変換部１ａ⇒入出力端子Ｐｉｏｂ⇒レベル変換部２ａ⇒入出力端子Ｐｉｏａに帰還するまでの時間Ｔｒｂ２２は、
Trb22＝T11＋T22＋TA22・・・・・・・・・・・・・・・・式（７）
と表わされる。

ここで、本実施形態の時間ｔ１１ａ、時間ｔ１１ｂ、時間ｔ２２ａ、時間ｔ２２ｂと、比較例の時間ｔ１１、時間ｔ２２の関係は、
t11b<<t11≦t11a・・・・・・・・・・・・・・・・・・式（８）
t22b<<t22≦t22a・・・・・・・・・・・・・・・・・・式（９）
と設定されているので、本実施形態の時間ｔＡ２２ｂ、比較例の時間ｔＡ２２の関係は、
tA22b<<tA22・・・・・・・・・・・・・・・・・・・・式（１０）
となる。

このため、本実施形態の時間Ｔｒｂ２を比較例の時間Ｔｒｂ２２よりも短縮化することができる。

次に、データ転送許容間隔について図１１を参照して説明する。図１１はデータ転送を説明する図である。ここでは、入出力端子Ｐｏｉａに入力信号Ｓｉｎ１が入力されるデータ転送領域２後での次のデータ転送（データ転送領域３）がどの時間から許容できるのかを図示している。

図１１に示すように、比較例の双方向レベル変換回路９１では、データ転送領域１のデータ転送が時刻Ａで終了後、データ転送領域２ａのデータ転送の立ち上り領域で時間（Ｔ１＋Ｔ２＋ｔＡ２＝Ｔｒｂ１１）必要とし、データ転送領域２ａのデータ転送の立ち下り領域で時間（Ｔ１１＋Ｔ２２＋ｔＡ２２＝Ｔｒｂ２２）必要とする。このため、時刻Ｃから次のデータ転送領域３のデータ転送が可能となる。

一方、本実施形態の双方向レベル変換回路９０では、データ転送領域１のデータ転送が時刻Ａで終了後、データ転送領域２ｂのデータ転送の立ち上り領域で時間（Ｔ１＋Ｔ２＋ｔＡ２ｂ＝Ｔｒｂ１）必要とし、データ転送領域２ｂのデータ転送の立ち下り領域で時間（Ｔ１１＋Ｔ２２＋ｔＡ２２ｂ＝Ｔｒｂ２）必要とする。このため、比較例の双方向レベル変換回路９１よりもデータ転送の立ち上り領域及び立ち下り領域での時間を短縮化することができる。したがって、時刻Ｃよりも早い時刻Ｂから次のデータ転送領域３のデータ転送が可能となる。また、比較例の双方向レベル変換回路９１よりも高速のデータ転送が可能となる。

図６乃至１１での説明は、入出力端子Ｐｉｏａに入力信号Ｓｉｎ１が入力した場合について説明している。入出力端子Ｐｉｏｂに入力信号Ｓｉｎ２が入力した場合についても本実施形態の双方向レベル変換回路９０では、比較例の双方向レベル変換回路９１よりも次のデータ転送領域のデータ転送が早期に可能となる。また、高速のデータ転送が可能となる（図５を参照）。

上述したように、本実施形態の双方向レベル変換回路では、レベル変換部１、レベル変換部２、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられ、切り替え信号が不要なものである。レベル変換部１には、ワンショットバッファ１２及びワンショットバッファ１３が設けられる。ワンショットバッファ１２及びワンショットバッファ１３は、２種類のイネーブル時間が設定される。レベル変換部２には、ワンショットバッファ２２及びワンショットバッファ２３が設けられる。ワンショットバッファ２２及びワンショットバッファ２３は、２種類のイネーブル時間が設定される。ワンショットバッファ１２とワンショットバッファ２２は、入力信号の立ち上り時に時間の長いイネーブル時間を選択して、信号の立ち上りを加速する。ワンショットバッファ１３とワンショットバッファ２３は、入力信号の立ち下り時に時間の長いイネーブル時間を選択して、信号の立ち下りを加速する。ワンショットバッファ１２、ワンショットバッファ１３、ワンショットバッファ２２、及びワンショットバッファ２３は、ノードＮＡ及びノードＮＢを介して信号の入力された場合、時間の短いイネーブル時間を選択する。

このため、双方向レベル変換回路９０は、データ転送間隔を短縮化することができる。また、高速のデータ転送が達成できる。

（第二の実施形態）
次に、本発明の第二の実施形態に係る双方向バッファ回路について、図面を参照して説明する。図１２は双方向バッファ回路と電源システムの関係を示す図である。図１３は双方向バッファ回路の構成を示す回路図である。本実施形態では、ワンショットバッファに２種類のイネーブル時間を与えることにより、双方向バッファ回路の信号伝搬を高速にしている。

以下、第１の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１２に示すように、双方向バッファ回路１００は、信号処理部４０及び信号処理部５０の間に設けられる。信号処理部４０、信号処理部５０、及び双方向バッファ回路１００には、高電位側電源Ｖｃｃが供給される
双方向バッファ回路１００は、切り替え信号（ＤＩＲ制御信号）が不要なものである。双方向バッファ回路１００は、２種類のイネーブル時間が設定され、出力を加速するワンショットバッファが複数設けられる。双方向バッファ回路１００は、ワンショットバッファを用いることにより、転送レートの高速化が可能となる。

双方向バッファ回路１００は、信号処理部４０から出力される信号が入力信号Ｓｉｎ１（第一の入力信号）として入力され、入力信号Ｓｉｎ１をレベルシフト及び加速化して出力信号Ｓｏｕｔ１（第一の出力信号）を信号処理部５０に出力する。双方向バッファ回路１００は、信号処理部５０から出力される信号が入力信号Ｓｉｎ２（第二の入力信号）として入力され、入力信号Ｓｉｎ２をレベルシフト及び加速化して出力信号Ｓｏｕｔ２（第二の出力信号）を信号処理部４０に出力する。ここで、高電位側電源Ｖｃｃは、例えば１．２乃至３．６Ｖの範囲に設定される。

図１３に示すように、双方向バッファ回路１００には、ドライブ部３（第一のドライブ部）、ドライブ部４（第二のドライブ部）、入出力端子Ｐｉｏａ、及び入出力端子Ｐｉｏｂが設けられる。

入出力端子Ｐｉｏａ（第一のノード）は、信号処理部４０から出力される入力信号Ｓｉｎ１をドライブ部３に伝送する。ドライブ部３は、入力信号Ｓｉｎ１をドライブし、信号の立ち上り及び立ち下りを加速化した出力信号Ｓｏｕｔ１を入出力端子Ｐｉｏｂ（第二のノード）から信号処理部５０に伝送する。

入出力端子Ｐｉｏｂ（第二のノード）は、信号処理部５０から出力される入力信号Ｓｉｎ２をドライブ部４に伝送する。ドライブ部４は、入力信号Ｓｉｎ２をドライブし、信号の立ち上り及び立ち下りを加速化した出力信号Ｓｏｕｔ２を入出力端子Ｐｉｏａ（第一のノード）から信号処理部４０に伝送する。

ドライブ部３は、高電位側電源Ｖｃｃが供給され、ワンショットバッファ１２（第一のワンショットバッファ）、ワンショットバッファ１３（第二のワンショットバッファ）、バッファＢＵＦＦ１（第一の受信バッファ）、バッファＢＵＦＦ２（第一の出力バッファ）、抵抗Ｒ１（第一の抵抗）、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１（第一の出力トランジスタ）、及びＮｃｈ ＭＯＳトランジスタＮＭＴ１（第二の出力トランジスタ）が設けられる。

ワンショットバッファ１２は、ノードＮ２とノードＮ７の間に設けられ、高電位側電源Ｖｃｃが供給される。ワンショットバッファ１２は、２種類のイネーブル時間を設定する。

ワンショットバッファ１３は、ノードＮ２とノードＮ１２の間に設けられ、高電位側電源Ｖｃｃが供給される。ワンショットバッファ１３は、２種類のイネーブル時間を設定する。

ドライブ部４は、高電位側電源Ｖｃｃが供給され、ワンショットバッファ２２（第三のワンショットバッファ）、ワンショットバッファ２３（第四のワンショットバッファ）、バッファＢＵＦＦ３（第二の受信バッファ）、バッファＢＵＦＦ４（第二の出力バッファ）、抵抗Ｒ２（第二の抵抗）、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２（第三の出力トランジスタ）、及びＮｃｈ ＭＯＳトランジスタＮＭＴ２（第四の出力トランジスタ）が設けられる。

ワンショットバッファ２２は、ノードＮ２２とノードＮ２７の間に設けられ、高電位側電源Ｖｃｃが供給される。ワンショットバッファ２２は、２種類のイネーブル時間を設定する。

ワンショットバッファ２３は、ノードＮ２２とノードＮ３２の間に設けられ、高電位側電源Ｖｃｃが供給される。ワンショットバッファ２３は、２種類のイネーブル時間を設定する。

双方向バッファ回路１００では、入出力端子Ｐｉｏａに入力信号Ｓｉｎ１が入力されたとき、信号の立ち上り時、ワンショットバッファ１２がイネーブル時間である時間ｔ１ａを選択し、ワンショットバッファ２２がイネーブル時間である時間ｔ２ｂを選択する。信号の立ち下り時、ワンショットバッファ１３がイネーブル時間である時間ｔ１１ａを選択し、ワンショットバッファ２３がイネーブル時間である時間ｔ２２ｂを選択する（第一の実施形態と同様）。

上述したように、本実施形態の双方向バッファ回路では、ドライブ部３、ドライブ部４、入出力端子Ｐｉｏａ（第一のノード）、及び入出力端子Ｐｉｏｂ（第二のノード）が設けられ、切り替え信号が不要なものである。ドライブ部３には、ワンショットバッファ１２及びワンショットバッファ１３が設けられる。ワンショットバッファ１２及びワンショットバッファ１３は、２種類のイネーブル時間が設定される。ドライブ部４には、ワンショットバッファ２２及びワンショットバッファ２３が設けられる。ワンショットバッファ２２及びワンショットバッファ２３は、２種類のイネーブル時間が設定される。ワンショットバッファ１２とワンショットバッファ２２は、入力信号の立ち上り時に時間の長いイネーブル時間を選択して、信号の立ち上りを加速する。ワンショットバッファ１３とワンショットバッファ２３は、入力信号の立ち下り時に時間の長いイネーブル時間を選択して、信号の立ち下りを加速する。ワンショットバッファ１２、ワンショットバッファ１３、ワンショットバッファ２２、及びワンショットバッファ２３は、ノードＮＡ及びノードＮＢを介して信号の入力された場合、時間の短いイネーブル時間を選択する。

このため、双方向バッファ回路１００は、データ転送間隔を短縮化することができる。また、高速のデータ転送が達成できる。

なお、実施形態では、ワンショットバッファ１２に遅延部ＤＬ２、ワンショットバッファ１３に遅延部ＤＬ４、ワンショットバッファ２２に遅延部ＤＬ６、ワンショットバッファ２３に遅延部ＤＬ８をそれぞれ設けているが、必ずしもこれに限定されるものではない。遅延部ＤＬ２、遅延部ＤＬ４、遅延部ＤＬ６、遅延部ＤＬ８を省略してもよい。

また、出力トランジスタにＰｃｈ ＭＯＳトランジスタ及びＮｃｈ ＭＯＳトランジスタを設けているが、代わりにＰｃｈ ＭＩＳトランジスタ及びＮｃｈ ＭＩＳトランジスタを用いてもよい。

また、第二の実施形態では、入出力端子Ｐｉｏａ、入出力端子Ｐｉｏｂを介して入力信号を入力しているが、信号処理部４０、信号処理部５０、及び双方向バッファ回路１００が同一チップに搭載される１チップＬＳＩ等では入出力端子Ｐｉｏａ、入出力端子Ｐｉｏｂを介さずに、直接入力信号を入力してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ａ、２、２ａ レベル変換部
３、４ ドライブ部
１１、２１ レベルシフタ
１２、１２ａ、１３、１３ａ、２２、２２ａ、２３、２３ａ ワンショットバッファ
４０、５０ 信号処理部
７０ Ｖｃｃａシステム
８０ Ｖｃｃｂシステム
９０、９１ 双方向信号レベル変換回路
１００ 双方向バッファ回路
ＡＮＤ１１〜１４、ＡＮＤ２１〜２４ ２入力ＡＮＤ回路
ＢＵＦＦ１〜４
ＤＬ１〜８ 遅延部
ＩＮＶ１〜４、ＩＮＶ１１〜１４、ＩＮＶ２１〜２４、ＩＮＶａ インバータ
Ｎ１〜１２、Ｎ２１〜２３、Ｎ４１〜４８、Ｎ５１〜５８、ＮＡ、ＮＢ ノード
ＮＡＮＤ１、ＮＡＮＤ２ ２入力ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２、ＮＯＲ１１、ＮＯＲ１２、ＮＯＲ２１、ＮＯＲ２２ ２入力ＮＯＲ回路
ＮＭＴ１、ＮＭＴ２ Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｐｉｏａ、Ｐｉｏｂ 入出力端子
Ｒ１、Ｒ２ 抵抗
ＳＥＬ１〜４ セレクタ
Ｓｉｎ１、Ｓｉｎ２ 入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２ 出力信号
ｔ１、ｔ２、ｔ１ａ、ｔ１ｂ、ｔ２ａ、ｔ２ｂ、ｔ１１、ｔ１１ａ、ｔ１１ｂ、ｔ２２、ｔ２２ａ、ｔ２２ｂ、Ｔ１、Ｔ２、Ｔ１１、Ｔ２２、ｔＡ１、ｔＡ２、ｔＡ１ａ、ｔＡ２b、ｔＡ１１、ｔＡ２２、ｔＡ１１ａ、ｔＡ２２ｂ、 時間
Ｔｄ データ転送時間
Ｖｃｃ、Ｖｃｃａ、Ｖｃｃｂ 高電位側電源
Ｖｓｓ 低電位側電源（接地電位）

Claims (9)

1. 第一及び第二の高電位側電源が供給され、第一の端子を介して第一の入力信号が入力され、前記第一の入力信号をレベルシフトした第一の出力信号を第二の端子を介して出力する第一のレベル変換部と、前記第一及び第二の高電位側電源が供給され、前記第二の端子を介して第二の入力信号が入力され、前記第二の入力信号をレベルシフトした第二の出力信号を前記第一の端子を介して出力する第二のレベル変換部とを有する双方向信号レベル変換回路であって、
   前記第一のレベル変換部は、
   レベルシフトされた前記第一の入力信号が入力され、第一のイネーブル時間及び前記第一のイネーブル時間よりも短い第二のイネーブル時間を設定する第一のワンショットバッファと、
   一端が前記第二の高電位側電源に接続され、制御端子に前記第一のワンショットバッファから出力される信号が入力され、他端が前記第二の端子に接続され、前記第一のイネーブル時間又は前記第二のイネーブル時間の間オンする第一の出力トランジスタと、
   レベルシフトされた前記第一の入力信号が入力され、第三のイネーブル時間及び前記第三のイネーブル時間よりも短い第四のイネーブル時間を設定する第二のワンショットバッファと、
   一端が前記第一の出力トランジスタの他端に接続され、制御端子に前記第二のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、前記第三のイネーブル時間又は前記第四のイネーブル時間の間オンする第二の出力トランジスタと
   を具備し、
   前記第二のレベル変換部は、
   レベルシフトされた前記第二の入力信号が入力され、第五のイネーブル時間及び前記第五のイネーブル時間よりも短い第六のイネーブル時間を設定する第三のワンショットバッファと、
   一端が前記第一の高電位側電源に接続され、制御端子に前記第三のワンショットバッファから出力される信号が入力され、他端が前記第一の端子に接続され、前記第五のイネーブル時間又は前記第六のイネーブル時間の間オンする第三の出力トランジスタと、
   レベルシフトされた前記第二の入力信号が入力され、第七のイネーブル時間及び前記第七のイネーブル時間よりも短い第八のイネーブル時間を設定する第四のワンショットバッファと、
   一端が前記第三の出力トランジスタの他端に接続され、制御端子に前記第四のワンショットバッファから出力される信号が入力され、他端が前記低電位側電源に接続され、前記第七のイネーブル時間又は前記第八のイネーブル時間の間オンする第四の出力トランジスタと
   を具備することを特徴とする双方向信号レベル変換回路。
2. 前記第一のワンショットバッファは第一のセレクタを有し、前記第一のセレクタは前記第二の端子の電位に基づいて、前記第一のイネーブル時間又は前記第二のイネーブル時間を選択し、
   前記第二のワンショットバッファは第二のセレクタを有し、前記第二のセレクタは前記第二の端子の電位に基づいて、前記第三のイネーブル時間又は前記第四のイネーブル時間を選択し、
   前記第三のワンショットバッファは第三のセレクタを有し、前記第三のセレクタは前記第一の端子の電位に基づいて、前記第五のイネーブル時間又は前記第六のイネーブル時間を選択し、
   前記第四のワンショットバッファは第四のセレクタを有し、前記第四のセレクタは前記第一の端子の電位に基づいて、前記第七のイネーブル時間又は前記第八のイネーブル時間を選択する
   ことを特徴とする請求項１に記載の双方向信号レベル変換回路。
3. 前記第一の端子に前記第一の入力信号が入力され、前記第一の入力信号がローレベルからハイレベルに変化後、前記第一のセレクタは前記第一のイネーブル時間を選択し、前記第三のセレクタは前記第六のイネーブル時間を選択し、
   前記第一の端子に前記第一の入力信号が入力され、前記第一の入力信号がハイレベルからローレベルに変化後、前記第二のセレクタは前記第三のイネーブル時間を選択し、前記第四のセレクタは前記第八のイネーブル時間を選択する
   ことを特徴とする請求項２に記載の双方向信号レベル変換回路。
4. 前記第二の端子に前記第二の入力信号が入力され、前記第二の入力信号がローレベルからハイレベルに変化後、前記第三のセレクタは前記第五のイネーブル時間を選択し、前記第一のセレクタは前記第二のイネーブル時間を選択し、
   前記第二の端子に前記第二の入力信号が入力され、前記第二の入力信号がハイレベルからローレベルに変化後、前記第四のセレクタは前記第七のイネーブル時間を選択し、前記第二のセレクタは前記第四のイネーブル時間を選択する
   ことを特徴とする請求項２に記載の双方向信号レベル変換回路。
5. 前記第一のレベル変換部は、レベルシフトされた前記第一の入力信号が入力される第一の出力バッファと、前記第一の出力バッファの出力側と前記第二の端子の間に設けられる第一の抵抗とを更に具備し、
   前記第二のレベル変換部は、レベルシフトされた前記第二の入力信号が入力される第二の出力バッファと、前記第二の出力バッファの出力側と前記第一の端子の間に設けられる第二の抵抗とを更に具備し、
   前記第一の出力バッファは前記第一の入力信号のハイレベル期間、前記第一の入力信号をドライブし、
   前記第二の出力バッファは前記第二の入力信号のハイレベル期間、前記第二の入力信号をドライブする
   ことを特徴とする請求項１乃至４のいずれか１項に記載の双方向信号レベル変換回路。
6. 高電位側電源が供給され、第一のノードを介して第一の入力信号が入力され、前記第一の入力信号をドライブした第一の出力信号を第二のノードを介して出力する第一のドライブ部と、前記高電位側電源が供給され、前記第二のノードを介して第二の入力信号が入力され、前記第二の入力信号をドライブした第二の出力信号を前記第一のノードを介して出力する第二のドライバ部とを有する双方向バッファ回路であって、
   前記第一のドライブ部は、
   ドライブされた前記第一の入力信号が入力され、第一のイネーブル時間及び前記第一のイネーブル時間よりも短い第二のイネーブル時間を設定する第一のワンショットバッファと、
   一端が前記第二の高電位側電源に接続され、制御端子に前記第一のワンショットバッファから出力される信号が入力され、他端が前記第二のノードに接続され、前記第一のイネーブル時間又は前記第二のイネーブル時間の間オンする第一の出力トランジスタと、
   ドライブされた前記第一の入力信号が入力され、第三のイネーブル時間及び前記第三のイネーブル時間よりも短い第四のイネーブル時間を設定する第二のワンショットバッファと、
   一端が前記第一の出力トランジスタの他端に接続され、制御端子に前記第二のワンショットバッファから出力される信号が入力され、他端が低電位側電源に接続され、前記第三のイネーブル時間又は前記第四のイネーブル時間の間オンする第二の出力トランジスタと
   を具備し、
   前記第二のドライブ部は、
   ドライブされた前記第二の入力信号が入力され、第五のイネーブル時間及び前記第五のイネーブル時間よりも短い第六のイネーブル時間を設定する第三のワンショットバッファと、
   一端が前記第一の高電位側電源に接続され、制御端子に前記第三のワンショットバッファから出力される信号が入力され、他端が前記第一のノードに接続され、前記第五のイネーブル時間又は前記第六のイネーブル時間の間オンする第三の出力トランジスタと、
   ドライブされた前記第二の入力信号が入力され、第七のイネーブル時間及び前記第七のイネーブル時間よりも短い第八のイネーブル時間を設定する第四のワンショットバッファと、
   一端が前記第三の出力トランジスタの他端に接続され、制御端子に前記第四のワンショットバッファから出力される信号が入力され、他端が前記低電位側電源に接続され、前記第七のイネーブル時間又は前記第八のイネーブル時間の間オンする第四の出力トランジスタと
   を具備することを特徴とする双方向バッファ回路。
7. 前記第一のワンショットバッファは第一のセレクタを有し、前記第一のセレクタは前記第二のノードの電位に基づいて、前記第一のイネーブル時間又は前記第二のイネーブル時間を選択し、
   前記第二のワンショットバッファは第二のセレクタを有し、前記第二のセレクタは前記第二のノードの電位に基づいて、前記第三のイネーブル時間又は前記第四のイネーブル時間を選択し、
   前記第三のワンショットバッファは第三のセレクタを有し、前記第三のセレクタは前記第一のノードの電位に基づいて、前記第五のイネーブル時間又は前記第六のイネーブル時間を選択し、
   前記第四のワンショットバッファは第四のセレクタを有し、前記第四のセレクタは前記第一のノードの電位に基づいて、前記第七のイネーブル時間又は前記第八のイネーブル時間を選択する
   ことを特徴とする請求項６に記載の双方向バッファ回路。
8. 前記第一のノードに前記第一の入力信号が入力され、前記第一の入力信号がローレベルからハイレベルに変化後、前記第一のセレクタは前記第一のイネーブル時間を選択し、前記第三のセレクタは前記第六のイネーブル時間を選択し、
   前記第一のノードに前記第一の入力信号が入力され、前記第一の入力信号がハイレベルからローレベルに変化後、前記第二のセレクタは前記第三のイネーブル時間を選択し、前記第四のセレクタは前記第八のイネーブル時間を選択する
   ことを特徴とする請求項７に記載の双方向バッファ回路。
9. 前記第二のノードに前記第二の入力信号が入力され、前記第二の入力信号がローレベルからハイレベルに変化後、前記第三のセレクタは前記第五のイネーブル時間を選択し、前記第一のセレクタは前記第二のイネーブル時間を選択し、
   前記第二のノードに前記第二の入力信号が入力され、前記第二の入力信号がハイレベルからローレベルに変化後、前記第四のセレクタは前記第七のイネーブル時間を選択し、前記第二のセレクタは前記第四のイネーブル時間を選択する
   ことを特徴とする請求項７に記載の双方向バッファ回路。

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