JP2013195631A - 容量性表示パネルの駆動回路 - Google Patents

Abstract

【目的】小規模な構成で電力消費を低減させることが可能な容量性表示パネルの駆動回路を提供することを目的とする。
【構成】入力映像信号にて表される輝度に対応した表示電圧をバッファアンプで増幅したものを抵抗を介して表示パネルに印加し、この抵抗の両端の電圧同士を正側及び負側のオフセットをもって大小比較することにより、表示パネルの負荷容量の充電が完了したか否かを検出し、その検出結果に基づきバッファアンプの活性状態及び非活性状態を選択する。
【選択図】図２

Description

本発明は、表示パネル、特に液晶表示パネル、有機エレクトロルミネッセンス（以下、ＥＬと称する）表示パネル等の容量性表示パネルを駆動する駆動回路に関する。

容量性表示装置としての液晶表示パネルには、２次元画面の水平方向に伸張する複数の走査ラインの各々と、２次元画面の垂直方向に伸張する複数のデータラインの各々とが交叉するように配置されている。上記データラインと走査ラインとの交叉部には、画素を担う電極が形成されている。かかる液晶表示パネルを駆動するドライバに搭載されているバッファアンプは、入力映像信号によって表される輝度レベルに対応した書込電圧を各画素に印加する。この際、液晶表示パネルは容量性負荷である為、書込電圧の印加を開始してから実際に画素端の電圧がその書込電圧に到る状態（書込完了状態と称する）になるまでには、書込電圧の振幅に応じた遅延時間が必要となる。そこで、ドライバは、書込電圧が最大振幅となる場合での遅延時間を書込時間として規定し、各画素に対して、この書込時間に亘って書き込みを実施するようにしている。

ところで、実際の表示画像の大部分を示す自然画や文字画像等を表示する場合、互いに隣接する画素各々に印加する書込電圧の相関が強いので、隣接画素間での遷移における振幅は比較的小さくなる。よって、書込電圧の印加を開始してから、実際に画素端の電圧がその書込電圧に到達するまでに費やされる時間は、上記書込時間よりも短くなる場合がある。従って、この際、バッファアンプは、書込完了状態となった画素に対しても、上記した書込時間が経過するまでの間に亘り駆動を行うことになるので、無効な電力が消費されていた。

そこで、入力映像信号によって表される輝度の各階調に対応した駆動基準電圧（書込電圧に相当）を液晶表示パネルに印加した際に、出力端子の電圧がこの駆動基準電圧と等しくなった時点で演算増幅器（バッファアンプに相当）の動作を停止させることにより、電力消費を抑えるようにした駆動回路が提案された（例えば特許文献１参照）。

しかしながら、かかる駆動回路を実現するには、出力端子の電圧が駆動基準電圧と等しくなったか否かを比較する比較回路の他に、入力映像信号によって表される輝度階調が変化する度に、比較対象とする駆動基準電圧を切り替える制御回路が必要となる為、その構成が大規模化してしまうという問題があった。

特開平０５−３５２１１号公報

本発明は、かかる問題を解決すべく為されたものであり、小規模な構成で電力消費を低減させることが可能な容量性表示パネルの駆動回路を提供することを目的とする。

本発明に係る容量性表示装置の駆動回路は、入力映像信号に応じた駆動電圧を容量性表示パネルのデータラインを介して表示セルの各々に印加する容量性表示パネルの駆動回路であって、前記入力映像信号によって表される輝度に対応した表示電圧を増幅して増幅表示電圧を生成するバッファアンプと、前記バッファアンプの活性状態及び非活性状態を制御するバッファ制御部とを有し、前記バッファ制御部は、前記増幅表示電圧が一端に印加されており他端に生じた電圧を前記駆動電圧として前記データラインに印加する抵抗と、前記増幅表示電圧及び前記駆動電圧の内の一方の電圧に所定のオフセット電圧を加算したオフセット加算電圧値と、前記増幅表示電圧及び前記駆動電圧の内の他方の電圧と、の大小比較を行って前記他方の電圧の方が大であるか否かを示す第１比較結果信号を得る第１コンパレータと、前記一方の電圧から前記所定のオフセット電圧を減算したオフセット減算電圧値と、前記他方の電圧と、の大小比較を行って前記他方の電圧の方が大であるか否かを示す第２比較結果信号を得る第２コンパレータと、前記第１比較結果信号及び前記第２比較結果信号が互いに同一である場合には前記バッファアンプを活性状態に設定する一方、前記第１比較結果信号及び前記第２比較結果信号が互いに異なる場合には前記バッファアンプを非活性状態に設定する為の制御信号を生成する制御信号生成回路と、を含む。

本発明では、入力映像信号にて表される輝度に対応した表示電圧をバッファアンプで増幅したものを抵抗を介して表示パネルに印加し、この抵抗の両端の電圧同士を正側及び負側のオフセットをもって大小比較することにより、表示パネルの負荷容量の充電が完了したか否かを検出し、その検出結果に基づきバッファアンプの活性状態及び非活性状態を選択するようにしている。

よって、かかる構成によれば、表示パネルの負荷容量の充電が完了した時点でこのバッファアンプを非活性状態に切り替えることができるので、電力消費が低減されるようになる。

更に、本発明によれば、上記した表示電圧が如何なる階調に対応した電圧値であるのかが不明であっても、負荷容量の充電が完了したか否かを検出することが可能となる。よって、各輝度階調毎に比較用の表示電圧値を用意し、データライン上の電圧が、対応する比較用表示電圧値と一致したか否かにより負荷容量の充電完了を検知するようにしたものに比して、その装置規模を小規模化することが可能となる。

本発明に係る駆動回路を含む表示装置１００の構成を示すブロック図である。 データドライバ４の内部構成の一例を示す回路図である。 本発明に係る駆動回路のバッファ制御部の動作の一例を示すタイムチャートである。 データドライバ４の内部構成の他の一例を示す回路図である。 図４に示す駆動回路５０₁〜５０_m各々の変形例を示す回路図である。 図５に示す駆動回路５０₁〜５０_m各々の変形例を示す回路図である。 図２に示す駆動回路４０₁〜４０_m各々の変形例を示す回路図である。

本発明に係る容量性表示パネルの駆動回路は、入力映像信号によって表される輝度に対応した表示電圧（ＰＶ）を増幅して増幅表示電圧（ＢＵ_OUT）を生成するバッファアンプ（４５、４５０、４５１）と、バッファ制御部（４２、４３、４４、４６、４７、４８、４９）とを有する。この際、バッファ制御部は、以下の如き抵抗（４６、４６０）と、第１及び第２コンパレータ（４７、４８）と、バッファアンプを活性状態又は非活性状態に設定する為の制御信号（ＣＭＰ_ON、ＢＵ_ON）を生成する制御信号生成回路（４９）と、を含む。すなわち、上記した抵抗は、その一端に上記増幅表示電圧が印加されておりその他端に生じた電圧を駆動電圧として表示パネル（１）のデータライン（Ｄ）に印加する。第１コンパレータは、上記した増幅表示電圧及び駆動電圧の内の一方の電圧に所定のオフセット電圧（ＶＯＦ）を加算したオフセット加算電圧値と、増幅表示電圧及び前記駆動電圧の内の他方の電圧と、の大小比較を行って他方の電圧の方が大であるか否かを示す第１比較結果信号（ＣＭＰ１）を得る。第２コンパレータは、上記した一方の電圧から上記したオフセット電圧を減算したオフセット減算電圧値と、上記した他方の電圧と、の大小比較を行って他方の電圧の方が大であるか否かを示す第２比較結果信号（ＣＭＰ２）を得る。そして、制御信号生成回路（４９）により、第１比較結果信号及び第２比較結果信号が互いに同一である場合にはバッファアンプを活性状態に設定する一方、第１比較結果信号及び第２比較結果信号が互いに異なる場合にはバッファアンプを非活性状態に設定する。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る駆動回路を含む表示装置１００の構成を示すブロック図である。

図１に示すように、表示装置１００は、液晶表示パネル又は有機ＥＬ表示パネルの如き容量性の表示パネル１、駆動制御部２、走査ドライバ３、及び本発明に係る駆動回路としてのデータドライバ４からなる。

表示パネル１には、夫々が２次元画面の水平方向に伸張するｎ個の走査ラインＳ₁〜Ｓ_nと、夫々が２次元画面の垂直方向に伸張するｍ個のデータラインＤ₁〜Ｄ_mとが設けられている。更に、走査ライン及びデータラインの各交叉部の領域には、画素を担う容量性の表示セルが形成されている。

駆動制御部２は、入力映像信号に応じて表示パネル１の走査ラインＳ₁〜Ｓ_n各々に走査パルスを順次印加させるべき走査制御信号を生成しこれ走査ドライバ３に供給する。

また、駆動制御部２は、入力映像信号に基づき各画素毎の輝度階調に対応した表示電圧ＰＶを生成する。そして、駆動制御部２は、かかる表示電圧ＰＶを１走査ライン分（ｍ個）ずつ、つまり表示電圧ＰＶ₁〜ＰＶ_mの単位にて所定の書込周期Ｔ毎に順次、データドライバ４に供給する。更に、駆動制御部２は、かかる書込周期Ｔ毎に論理レベル１の書込開始信号ＳＴを生成し、これをデータドライバ４に供給する。

走査ドライバ３は、駆動制御部２から供給された走査制御信号に応じて走査パルスを生成し、これを表示パネル１の走査ラインＳ₁〜Ｓ_n各々に順次択一的に印加する。

データドライバ４は、駆動制御部２から供給された表示電圧ＰＶ₁〜ＰＶ_mを夫々増幅して駆動電圧ＶＧ₁〜ＶＧ_mを生成し、これらを表示パネル１のデータラインＤ₁〜Ｄ_mに印加する。

図２は、データドライバ４の内部構成を示す回路図である。

図２に示すように、データドライバ４は、表示パネル１の各データラインＤ₁〜Ｄ_mに夫々接続されている駆動回路４０₁〜４０_mを有する。駆動回路４０₁〜４０_mは全て同一の内部回路によって構成されており、夫々がダイレクトスイッチ４１、オアゲート４２、インバータ４３、出力端子４４、バッファアンプ４５、抵抗４６、コンパレータ４７及び４８、否定排他的論理和ゲート４９を含む。尚、オアゲート４２、インバータ４３、出力端子４４、抵抗４６、コンパレータ４７、４８、及び否定排他的論理和ゲート４９は、バッファアンプ４５の活性状態及び非活性状態の切り換えを制御（後述する）するバッファ制御部として動作する。

以下に、駆動回路４０₁を抜粋してその内部回路について説明する。

トランスミッションゲートであるダイレクトスイッチ４１のｐチャネル側のゲート端子には、オアゲート４２から送出されたバッファイネーブル信号ＢＵ_ONが供給されている。インバータ４３は、かかるバッファイネーブル信号ＢＵ_ONの論理レベルを反転させた反転バッファイネーブル信号を、ダイレクトスイッチ４１のｎチャネル側のゲート端子に供給する。ダイレクトスイッチ４１は、バッファイネーブル信号ＢＵ_ONが論理レベル０を表す場合にオン状態となり、駆動制御部２から供給された表示電圧ＰＶ₁をそのまま駆動電圧ＶＧ₁とし、これを出力端子４４を介して表示パネル１のデータラインＤ₁に印加する。一方、バッファイネーブル信号ＢＵ_ONが論理レベル１を表す場合には、ダイレクトスイッチ４１はオフ状態となる。ダイレクトスイッチ４１がオフ状態となることにより、以下のバッファアンプ４５から出力された増幅表示電圧ＢＵ_OUTが上記駆動電圧ＶＧ₁として、出力端子４４を介して表示パネル１のデータラインＤ₁に印加される。

演算増幅器からなるバッファアンプ４５は、その出力端子が反転入力端子に接続されている、いわゆるボルテージフォロワである。バッファアンプ４５は、その非反転入力端子に供給された表示電圧ＰＶ₁を利得１で増幅して得られた増幅表示電圧ＢＵ_OUTをラインＬ１を介して、抵抗４６の一端と、コンパレータ４７及び４８各々の非反転入力端子とに夫々供給する。尚、バッファアンプ４５は、上記バッファイネーブル信号ＢＵ_ONが論理レベル１である間は上記した増幅動作を実施する活性状態となる一方、バッファイネーブル信号ＢＵ_ONが論理レベル０である間は上記した増幅動作を停止した非活性状態となる。

抵抗４６の一端は上記したラインＬ１を介してバッファアンプ４５の出力端に接続されている。この際、抵抗４６の他端に生じた電圧が駆動電圧ＶＧ₁として、ラインＬ２を介して出力端子４４、コンパレータ４７及び４８各々の反転入力端子に供給されている。また、かかる駆動電圧ＶＧ₁は、出力端子４４を介して表示パネル３のデータラインＤ₁に印加される。

コンパレータ４７は、駆動電圧ＶＧ₁に所定のオフセット電圧ＶＯＦ（例えば、０．１ボルト）を加算して得たオフセット加算駆動電圧（ＶＧ₁＋ＶＯＦ）と、上記した増幅表示電圧ＢＵ_OUTとの大小比較を行う。この際、コンパレータ４７は、増幅表示電圧ＢＵ_OUTがオフセット加算駆動電圧（ＶＧ₁＋ＶＯＦ）よりも小である場合には論理レベル０、大である場合には論理レベル１を示す比較結果信号ＣＭＰ１を、否定排他的論理和ゲート４９に供給する。すなわち、コンパレータ４７は、増幅表示電圧ＢＵ_OUTの方が大である場合には論理レベル１、増幅表示電圧ＢＵ_OUTの方が小である場合には論理レベル０を示す比較結果信号ＣＭＰ１を否定排他的論理和ゲート４９に供給する。

コンパレータ４８は、駆動電圧ＶＧ₁に上記したオフセット電圧ＶＯＦを減算して得たオフセット減算駆動電圧（ＶＧ₁−ＶＯＦ）と、上記した増幅表示電圧ＢＵ_OUTとの大小比較を行う。この際、コンパレータ４８は、増幅表示電圧ＢＵ_OUTがオフセット減算駆動電圧（ＶＧ₁−ＶＯＦ）よりも小である場合には論理レベル０、大である場合には論理レベル１を示す比較結果信号ＣＭＰ２を、否定排他的論理和ゲート４９に供給する。すなわち、コンパレータ４８は、増幅表示電圧ＢＵ_OUTの方が大である場合には論理レベル１、増幅表示電圧ＢＵ_OUTの方が小である場合には論理レベル０を示す比較結果信号ＣＭＰ２を否定排他的論理和ゲート４９に供給する。

否定排他的論理和ゲート４９は、いわゆる一致回路であり、比較結果信号ＣＭＰ１及びＣＭＰ２が互いに同一の論理レベルを示す場合にだけ論理レベル１、その他の場合には論理レベル０を示すバッファアンプ駆動信号ＣＭＰ_ONを生成し、これをオアゲート４２に供給する。

オアゲート４２は、駆動制御部２から供給された書込開始信号ＳＴ、又は上記したバッファアンプ駆動信号ＣＭＰ_ONが論理レベル１を示す場合に、バッファアンプ４５を活性化させるべき論理レベル１のバッファイネーブル信号ＢＵ_ONを生成し、これをダイレクトスイッチ４１、インバータ４３及びバッファアンプ４５の各々に供給する。一方、上記した書込開始信号ＳＴ、及びバッファアンプ駆動信号ＣＭＰ_ONが共に論理レベル０を示す場合には、バッファアンプ４５の動作を停止させるべき論理レベル０のバッファイネーブル信号ＢＵ_ONを、ダイレクトスイッチ４１、インバータ４３及びバッファアンプ４５の各々に供給する。

以下に、図２に示す駆動回路４０₁〜４０_m各々の動作について図３を参照しつつ説明する。

駆動制御部２は、水平走査期間Ｈ毎に、その先頭部において図３に示す如き期間Ｔ１に限り論理レベル１となる書込開始信号ＳＴを生成し、これを駆動回路４０₁〜４０_mの各々に供給する。更に、駆動制御部２は、各水平走査期間Ｈ毎に、１水平走査ライン分の表示電圧ＰＶ₁〜ＰＶ_mを駆動回路４０₁〜４０_mの各々に供給する。

尚、図３は、駆動回路４０₁〜４０_mの内から４０₁を抜粋してその内部の各信号の波形を示すものである。この際、図３は、最初の水平走査期間Ｈでは高レベルから低レベルに遷移する表示電圧ＰＶ₁が駆動制御部２から供給され、次の水平走査期間Ｈでは低レベルから高レベルに遷移する表示電圧ＰＶ₁が駆動制御部２から供給された場合での動作を示している。

例えば、最初の水平走査期間Ｈでは、論理レベル１の書込開始信号ＳＴが供給されている間、バッファイネーブル信号ＢＵ_ONが論理レベル１となるのでダイレクトスイッチ４１がオフ状態に設定され、且つバッファアンプ４５が活性状態に設定される。これにより、バッファアンプ４５は、上記した如き高レベルから低レベルに遷移する表示電圧ＰＶ₁を増幅して、図３に示す如き太実線に示す如き波形を有する増幅表示電圧ＢＵ_OUTを生成し、これを抵抗４６及びラインＬ２を介して表示パネル１のデータラインＤ₁に印加する。つまり、表示パネル１に対する駆動が開始される。この際、データラインＤ₁に接続されている表示セルの容量成分Ｃｐ及び抵抗成分Ｒｐの影響により、ラインＬ２上の駆動電圧ＶＧ₁は、図３の破線に示す如く増幅表示電圧ＢＵ_OUTに比して緩やかにその電位を低下させて行く。

この間、コンパレータ４７は、かかる駆動電圧ＶＧ₁にオフセット電圧ＶＯＦを加算して得たオフセット加算駆動電圧、つまり図３の二点破線にて示す（ＶＧ₁＋ＶＯＦ）と、上記した増幅表示電圧ＢＵ_OUTとの大小比較を行う。尚、最初の水平走査期間Ｈでは、増幅表示電圧ＢＵ_OUTが（ＶＧ₁＋ＶＯＦ）を上回ることは無いので、この間、コンパレータ４７は、論理レベル０の比較結果信号ＣＭＰ１を否定排他的論理和ゲート４９に供給する。一方、コンパレータ４８は、かかる駆動電圧ＶＧ₁にオフセット電圧ＶＯＦを減算して得たオフセット減算駆動電圧、つまり図３の一点破線にて示す（ＶＧ₁−ＶＯＦ）と、上記した増幅表示電圧ＢＵ_OUTとの大小比較を行う。尚、最初の水平走査期間Ｈの前半部では、増幅表示電圧ＢＵ_OUTが（ＶＧ₁−ＶＯＦ）を上回ることは無いので、この間、コンパレータ４８は、論理レベル０の比較結果信号ＣＭＰ２を否定排他的論理和ゲート４９に供給する。

よって、最初の水平走査期間Ｈの前半部では、比較結果信号ＣＭＰ１及びＣＭＰ２は互いに同一の論理レベル０となるので、この間、否定排他的論理和ゲート４９は論理レベル１のバッファアンプ駆動信号ＣＭＰ_ONをオアゲート４２に供給する。これにより、バッファイネーブル信号ＢＵ_ONが論理レベル１となるので、書込開始信号ＳＴの状態に拘わらず、ダイレクトスイッチ４１がオフ状態、バッファアンプ４５が活性状態に夫々維持される。

ここで、駆動電圧ＶＧ₁のレベルが最小値近傍にまで低下すると、例えば図３に示す如き時点ＴＱにおいて、オフセット減算駆動電圧（ＶＧ₁−ＶＯＦ）が増幅表示電圧ＢＵ_OUTを下回るようになる。よって、オフセット減算駆動電圧（ＶＧ₁−ＶＯＦ）が増幅表示電圧ＢＵ_OUTを下回った時点ＴＱで、コンパレータ４８は、図３に示す如く比較結果信号ＣＭＰ２を論理レベル０の状態から論理レベル１の状態に遷移させる。従って、かかる時点ＴＱ以降、比較結果信号ＣＭＰ１及びＣＭＰ２は互いに異なる論理レベルとなるので、否定排他的論理和ゲート４９は論理レベル０のバッファアンプ駆動信号ＣＭＰ_ONをオアゲート４２に供給する。これにより、バッファイネーブル信号ＢＵ_ONが論理レベル０となるので、バッファアンプ４５が非活性状態、ダイレクトスイッチ４１がオン状態となる。よって、駆動制御部２から供給された表示電圧ＰＶ₁がそのまま駆動電圧ＶＧ₁として表示パネル１のデータラインＤ₁に印加されるようになる。すなわち、駆動電圧ＶＧ₁のレベルが最小値に到った時点ＴＱ、つまり表示セルの負荷容量Ｃｐの充電が完了した時点以降はバッファアンプ４５を動作させる必要は無いので、かかる時点ＴＱでバッファアンプ４５を非活性状態に設定して電力消費量の低減を図るようにしているのである。

以上の如く、駆動回路４０では、バッファアンプ４５から送出された増幅表示電圧ＢＵ_OUTを抵抗４６を介して表示パネル１に印加するようにしている。ここで、抵抗４６の両端の電圧同士（ＢＵ_OUT、ＶＧ）を正側及び負側夫々のオフセットをもって大小比較（４７、４８）することにより、表示パネル１の負荷容量Ｃｐの充電が完了したか否かを検出し、その充電が完了したことを検出したときにバッファアンプ４５を活性状態から非活性状態に切り替えるようにしている。

従って、上記した駆動回路４０によれば、容量性の表示パネル１をバッファアンプ４５にて駆動するにあたり、表示パネル１の負荷容量Ｃｐの充電が完了した時点でこのバッファアンプ４５が自動的に非活性状態に設定されるので、電力消費が低減されるようになる。

尚、かかる駆動回路４０では、表示パネル１の負荷容量Ｃｐの充電が完了したか否かを検出すべく、先ず、上記した抵抗４６の両端の電圧（ＢＵ_OUT、ＶＧ）の内のＶＧに正のオフセットを加算したもの（ＶＧ＋ＶＯＦ）と、ＢＵ_OUTとの大小比較を行うと共に、ＶＧに負のオフセットを加算したもの（ＶＧ−ＶＯＦ）と、ＢＵ_OUTとの大小比較を行う。この際、両比較結果（ＣＭＰ１、ＣＭＰ２）が互いに同一であれば充電未完了であると判断し、両者が互いに異なれば充電が完了していると判断する。そして、充電未完了であると判断されている間はバッファアンプを活性状態に設定する一方、充電が完了したと判断されている間はバッファアンプを非活性状態に設定する為の制御信号（ＣＭＰ_ON）を生成するようにしている。かかる構成によれば、駆動制御部２から供給された表示電圧ＰＶが如何なる階調に対応した電圧値であるのかが不明であっても、負荷容量Ｃｐの充電が完了したか否かを検出することが可能となる。

従って、本発明に係る駆動回路によれば、各輝度階調毎に比較用の表示電圧値を用意し、データラインＤ上の電圧がこの比較用の表示電圧値と一致したか否かにより負荷容量Ｃｐの充電完了を検知するようにしたものに比して、その装置規模を小規模化することが可能となる。また、データラインＤ上の電圧が比較用表示電圧値と一致しているか否かを判定する場合、製造上のバラツキ等により、例え充電が完了していても両者が一致しなくなることがあり、この際、バッファアンプ４５の活性状態から非活性状態への切換が為されなくなる。しかしながら、本発明に係る駆動回路４０では、前述した如きオフセットを持たせた大小比較により負荷容量Ｃｐの充電が完了したか否かを検出するようにしているので、製造上のバラツキ等が生じていてもこのような誤動作を防止することが可能となる。

また、上記実施例では、駆動回路４０₁〜４０_m各々の内部構成を全て図２に示す如き駆動回路４０₁の内部構成と同一にしているが、かかる構成に限定されない。

例えば、表示パネル１に形成されているデータラインＤ₁〜Ｄ_mの内のデータラインＤ_mに接続されている少なくとも１の表示セルを実際の表示には関与しないダミーセルとし、このデータラインＤ_mに接続される駆動回路４０_mのみに図２に示す如きバッファ制御部（４２、４３、４４、４６、４７、４８及び４９）を構築するようにしても良い。

図４は、かかる点に鑑みて為された、データドライバ４の内部構成の変形例を示す回路図である。

図４に示すデータドライバ４では、図２に示す駆動回路４０₁〜４０_mに代えて駆動回路５０₁〜５０_mを採用している。

図４において、駆動回路５０₁〜５０_m-1の各々は、駆動制御部２から供給された表示電圧ＰＶ₁〜ＰＶ_m-1を夫々増幅して駆動電圧ＶＧ₁〜ＶＧ_m-1を生成し、これらを表示パネル１のデータラインＤ₁〜Ｄ_m-1に夫々印加する。駆動回路５０_mはダミーセル用の駆動回路であり、駆動制御部２から供給されたダミー用の表示電圧ＰＶ_mを増幅して駆動電圧ＶＧ_mを生成し、これを表示パネル１のダミー用のデータラインＤ_mに印加する。

駆動回路５０₁〜５０_mの内で駆動回路５０_mのみが図２に示す駆動回路４０と同一の構成、つまり、ダイレクトスイッチ４１、オアゲート４２、インバータ４３、出力端子４４、バッファアンプ４５、抵抗４６、コンパレータ４７、４８、及び否定排他的論理和ゲート４９からなる。ただし、駆動回路５０_mは、オアゲート４２から送出されたバッファイネーブル信号ＢＵ_ONをラインＬ３を介して駆動回路５０₁〜５０_m-1各々に供給すると共に、このバッファイネーブル信号ＢＵ_ONの論理レベルを反転させた反転バッファイネーブル信号をラインＬ４を介して駆動回路５０₁〜５０_m-1各々に供給する。

駆動回路５０₁〜５０_m-1の各々は、駆動回路５０_mからバッファ制御部（４２、４３、４４、４６、４７、４８及び４９）を省いた構成、つまり、ダイレクトスイッチ４１、出力端子４４及びバッファアンプ４５から構成される。この際、駆動回路５０₁〜５０_m-1各々のダイレクトスイッチ４１は、ラインＬ３を介して供給されたバッファイネーブル信号ＢＵ_ONが論理レベル０を表す場合にオン状態となり、駆動制御部２から供給された表示電圧（ＰＶ₁〜ＰＶ_m-1）をラインＬ２を介してそのまま駆動電圧（ＶＧ₁〜ＶＧ_m-1）として表示パネル１のデータライン（Ｄ₁〜Ｄ_m-1）に印加する。駆動回路５０₁〜５０_m-1各々のバッファアンプ４５は、ラインＬ３を介して供給されたバッファイネーブル信号ＢＵ_ONが論理レベル１を表す場合に活性状態となり、この際、表示電圧（ＰＶ₁〜ＰＶ_m-1）を増幅して得られた増幅表示電圧を駆動電圧（ＶＧ₁〜ＶＧ_m-1）として、ラインＬ２を介して表示パネル１のデータライン（Ｄ₁〜Ｄ_m-1）に印加する。

図４に示す構成では、駆動回路５０_mだけに形成されているバッファ制御部（４２、４３、４４、４６、４７、４８及び４９）から送出されたバッファイネーブル信号ＢＵ_ONによって、駆動回路５０₁〜５０_m-1各々のバッファアンプ４５が同時に、図３に示す如く制御される。

よって、図４に示す如き構成を有するデータドライバ４によれば、図２に示す構成と同様に電力消費が低減されると共に、図２に示す如き駆動回路５０₁〜５０_mの全てにバッファ制御部（４２、４３、４４、４６、４７、４８及び４９）を搭載したものに比して回路規模を小規模化することが可能となる。

尚、図４に示す駆動回路５０₁〜５０_m-1各々に形成されているダイレクトスイッチ４１を省いても良い。

図５は、かかる点に鑑みて為された、図４に示す駆動回路５０₁〜５０_m各々の変形例を示す回路図である。

図５に示す構成では、駆動回路５０₁〜５０_m-1の各々は、バッファアンプ４５０と出力端子４４とで構成される。尚、駆動回路５０_mの内部構成は、バッファアンプ４５に代えてバッファアンプ４５０を採用した点を除く他の構成は図４に示されるものと同一である。バッファアンプ４５０は、ラインＬ３を介して供給されたバッファイネーブル信号ＢＵ_ONが論理レベル１を表す場合には、バッファアンプ４５と同様に活性状態となる。よって、この際、駆動回路５０_mのバッファアンプ４５０は表示電圧ＰＶ_mを増幅したものを上記した増幅表示電圧ＢＵ_OUTとして生成する。また、駆動回路５０₁〜５０_m-1各々のバッファアンプ４５０は、表示電圧（ＰＶ₁〜ＰＶ_m-1）を増幅して得られた増幅表示電圧を駆動電圧（ＶＧ₁〜ＶＧ_m-1）として、ラインＬ２を介して表示パネル１のデータライン（Ｄ₁〜Ｄ_m-1）に印加する。一方、バッファイネーブル信号ＢＵ_ONが論理レベル０を表す場合、バッファアンプ４５０は非活性状態となり且つ自身の出力端子をハイインピーダンス状態に設定する。よって、この間、ラインＬ２はハイインピーダンス状態に設定され、その直前までのデータラインＤ上の電圧が維持される。

従って、図５に示す構成によれば、図４に示されるものと同様にバッファアンプにおける電力消費が低減されると共に、駆動回路５０₁〜５０_m-1の各々からダイレクトスイッチ４１を省いた分だけ、図４に示す如き構成に比して回路規模を小規模化することが可能となる。

また、図４に示される構成では、図３に示す如き表示セルの負荷容量Ｃｐの充電が完了した時点ＴＱでバッファアンプ４５０を活性状態から非活性状態に切り替えるようにしているが、この活性状態では出力電流が高い高電流モードで動作させ、非活性状態では出力電流が活性状態の場合よりも小さくなる低電流モードで動作させるようにしても良い。

図６は、かかる点に鑑みて為された、図５に示す駆動回路５０₁〜５０_m各々の変形例を示す回路図である。

尚、図６に示す構成では、駆動回路５０₁〜５０_m各々に形成されていたバッファアンプ４５０を、バッファアンプ４５１に代えた点を除く他の構成は図５に示されるものと同一である。バッファアンプ４５１は、図３に示すように、バッファイネーブル信号ＢＵ_ONが論理レベル１を表す場合には高電流を出力する高電流モードで動作する。一方、バッファイネーブル信号ＢＵ_ONが図３に示すように論理レベル１から０に遷移した場合には、バッファアンプ４５１は、低電流を出力する低電流モードに切り替えてその増幅動作を行うことにより低消費電力化を図る。

また、図２に示される駆動回路４０₁〜４０_mの各々では、表示セルの負荷容量Ｃｐの充電が完了したか否かを検出する為にバッファアンプ４５及び出力端子４４間に直列に、低い抵抗値を有する抵抗４６を設けるようにしているが、かかる構成に限定されない。

図７は、かかる点に鑑みて為された、図２に示す駆動回路４０₁〜４０_m各々の変形例を示す回路図である。尚、図７に示す構成では、駆動回路４０₁〜４０_m各々の抵抗４６に代えて抵抗４６０を採用し、かかる抵抗４６０に並列にダイオードＤ１及びＤ２を接続するようにした点を除く他の構成は、図２に示されるものと同一である。

図７において、抵抗４６０は、上記した抵抗４６よりも高い抵抗値を有する。ダイオードＤ１のアノード端子はラインＬ２に接続されており、そのカソード端子はバッファアンプ４５の出力端子に接続されている。ダイオードＤ２のアノード端子はバッファアンプ４５の出力端子に接続されており、そのカソード端子はラインＬ２に接続されている。かかる構成では、バッファアンプ４５は、表示電圧（ＰＶ₁〜ＰＶ_m）を増幅した増幅表示電圧ＢＵ_OUTを、ダイオードＤ１のカソード端子、ダイオードＤ２のアノード端子、抵抗４６０、コンパレータ４７及び４８各々の非反転端子に供給する。この際、かかる増幅表示電圧ＢＵ_OUTの送出に伴う駆動電流の大部分がダイオードＤ１又はＤ２を介して表示パネル１の表示セルに流れ込むことになる。

図７に示される構成によれば、駆動電流が抵抗４６０に流れ込む量が、図２に示される抵抗４６に流れ込む駆動電流よりも小さくなるので、かかる図２に示される構成に比して駆動効率を高めることが可能となる。

また、上記実施例では、コンパレータ４７及び４８各々で駆動電圧ＶＧと増幅表示電圧ＢＵ_OUTとの大小比較をオフセットを付加して実施するにあたり、駆動電圧ＶＧ側に所定のオフセット電圧ＶＯＦを加算及び減算するようにしているが、このオフセット電圧ＶＯＦを増幅表示電圧ＢＵ_OUTの方に加算及び減算するようにしても同様な結果が得られる。

要するに、第１のコンパレータ４７は、増幅表示電圧ＢＵ_OUT及び駆動電圧ＶＧの内の一方の電圧に所定のオフセット電圧を加算したオフセット加算電圧値と、増幅表示電圧ＢＵ_OUT及び駆動電圧ＶＧの内の他方の電圧と、の大小比較を行って他方の電圧の方が大であるか否かを示す比較結果信号ＣＭＰ１を得る。一方、第２のコンパレータ４８は、増幅表示電圧ＢＵ_OUT及び駆動電圧ＶＧの内の一方の電圧から所定のオフセット電圧を減算したオフセット減算電圧値と、増幅表示電圧ＢＵ_OUT及び駆動電圧ＶＧの内の他方の電圧と、の大小比較を行って他方の電圧の方が大であるか否かを示す比較結果信号ＣＭＰ２を得るようにする。

２ 駆動制御部
４ データドライバ
４０₁〜４０_m、５０₁〜５０_m 駆動回路
４１ ダイレクトスイッチ
４５、４５０、４５１ バッファアンプ
４６、４６０ 抵抗
４７、４８ コンパレータ

Claims (7)

1. 入力映像信号に応じた駆動電圧を容量性表示パネルのデータラインを介して表示セルの各々に印加する容量性表示パネルの駆動回路であって、
   前記入力映像信号によって表される輝度に対応した表示電圧を増幅して増幅表示電圧を生成するバッファアンプと、前記バッファアンプの活性状態及び非活性状態を制御するバッファ制御部とを有し、
   前記バッファ制御部は、
   前記増幅表示電圧が一端に印加されており他端に生じた電圧を前記駆動電圧として前記データラインに印加する抵抗と、
   前記増幅表示電圧及び前記駆動電圧の内の一方の電圧に所定のオフセット電圧を加算したオフセット加算電圧値と、前記増幅表示電圧及び前記駆動電圧の内の他方の電圧と、の大小比較を行って前記他方の電圧の方が大であるか否かを示す第１比較結果信号を得る第１コンパレータと、
   前記一方の電圧から前記所定のオフセット電圧を減算したオフセット減算電圧値と、前記他方の電圧と、の大小比較を行って前記他方の電圧の方が大であるか否かを示す第２比較結果信号を得る第２コンパレータと、
   前記第１比較結果信号及び前記第２比較結果信号が互いに同一である場合には前記バッファアンプを活性状態に設定する一方、前記第１比較結果信号及び前記第２比較結果信号が互いに異なる場合には前記バッファアンプを非活性状態に設定する為の制御信号を生成する制御信号生成回路と、を含むことを特徴とする容量性表示パネルの駆動回路。
2. 前記制御信号に応じて前記バッファアンプが前記非活性状態に設定される間だけオン状態となって前記増幅表示電圧をそのまま前記駆動電圧として前記データラインに印加せしめるダイレクトスイッチを更に備えたことを特徴とする請求項１記載の容量性表示パネルの駆動回路。
3. 前記バッファアンプは、前記非活性状態に設定されている間は自身の出力端子をハイインピーダンス状態に設定することを特徴とする請求項１又は２記載の容量性表示パネルの駆動回路。
4. 前記バッファアンプは、前記非活性状態に設定されている間は前記非活性状態に設定されている間に比して出力電流が低い低電流モードで動作することを特徴とする請求項１又は２に記載の容量性表示パネルの駆動回路。
5. 前記抵抗の一端にカソード端子が接続されており且つ前記抵抗の他端にアノード端子が接続されている第１ダイオードと、
   前記抵抗の一端にアノード端子が接続されており且つ前記抵抗の他端にカソード端子が接続されている第２ダイオードと、を更に含むことを特徴とする請求項１又は２記載の容量性表示パネルの駆動回路。
6. 前記駆動回路は前記データラインの各々毎に設けられており、
   前記駆動回路各々の内で、前記容量性表示パネルに形成されているダミー用の表示セルに接続されている前記データラインに前記駆動電圧を供給する１の駆動回路のみに前記バッファ制御部が含まれており、
   前記１の駆動回路以外の駆動回路の各々は、前記１の駆動回路で生成された前記制御信号に応じて、前記バッファアンプを前記活性状態及び前記非活性状態の内の一方の状態に設定することを特徴とする請求項１〜４のいずれか１に記載の容量性表示パネルの駆動回路。
7. 前記制御信号生成回路は、否定排他的論理和ゲートであることを特徴とする請求項１〜４のいずれか１に記載の容量性表示パネルの駆動回路。

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