JP2013162483A - Operational amplifier - Google Patents
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Abstract
Description
本発明は、演算増幅器に関し、より詳細には、帯域が広く、出力電流に関係なく位相余裕が十分に確保できる演算増幅器に関する。 The present invention relates to an operational amplifier, and more particularly to an operational amplifier that has a wide band and can sufficiently secure a phase margin regardless of an output current.
多種多様な構成の演算増幅器が提案されており、それぞれ目的及び仕様によって使い分けられている。演算増幅器は、通常負帰還回路構成を形成して使用されるため、設計の際には、帰還回路を形成しても発振することなく安定に動作することが要求される。 Various operational amplifiers with various configurations have been proposed, and each is used properly according to its purpose and specification. Since an operational amplifier is normally used with a negative feedback circuit configuration, it is required to operate stably without oscillation even when the feedback circuit is formed.
図５に、従来の演算増幅器の第１例を示す。Ａ級演算増幅器としてよく知られた回路である。演算増幅器は、入力信号を受けるための一対の差動入力端子１，２と、出力信号を出力する出力端子３とを有する差動増幅回路２６、端子４と端子５とを有する位相補償回路２７、及び入力信号を受けるための入力端子７と、出力信号を出力する出力端子８とを有する出力増幅回路２８を備えている。
FIG. 5 shows a first example of a conventional operational amplifier. This circuit is well known as a class A operational amplifier. The operational amplifier includes a
差動増幅回路２６は、入力ＭＯＳトランジスタ１０，１１、ロードＭＯＳトランジスタ１３，１４、及び電流源として動作するＭＯＳトランジスタ１２から構成される。差動増幅回路２６の出力信号は、出力端子３から位相補償回路２７の端子４と、出力増幅回路２８の入力端子７へ供給されている。出力増幅回路２８は、ＭＯＳトランジスタ１６とＭＯＳトランジスタ１５とから構成され、その出力信号は出力端子８から外部へ供給される。出力端子８には、負荷容量としての容量１９が接続されている。
The
位相補償回路２７は、抵抗１７と容量１８を直列接続した構成である。図５においては、容量が端子５に接続されているが、抵抗１７と容量１８を互いに入れ替えても効果は同じである。このような回路において小信号解析によってポール（極）、ゼロ点を計算すると以下のようになる。ここで、Ｐ１は第１ポール、Ｐ２は第２ポール、Ｚ１はゼロ点、ＧＢＷはＧＢ積、ｇｍ１は入力ＭＯＳトランジスタ１１のトランスコンダクタンス値、ｇｍ２はＭＯＳトランジスタ１６のトランスコンダクタンス値、ｒ０１はＭＯＳトランジスタ１１，１４の合成出力抵抗値、ｒ０２はＭＯＳトランジスタ１５，１６の合成出力抵抗値、Ｃｃは容量１８の容量値、Ｃ２は容量１９の容量値、Ｒは抵抗１７の抵抗値である。
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２・Ｃｃ） （１）
Ｐ２＝−ｇｍ２／Ｃ２ （２）
Ｚ１＝（Ｃｃ／ｇｍ２−Ｃｃ・Ｒ）-1 （３）
ＧＢＷ＝ｇｍ１／Ｃｃ （４）
通常、位相余裕を十分に保つためには、
Ｐ２＞ＧＢＷ （５）
を満足させ、さらに、ゼロ点Ｚ１が無限大あるいは負になるような抵抗値Ｒを選ぶ必要がある。
The
P1 = -1 / (gm2 / r01 / r02 / Cc) (1)
P2 = −gm2 / C2 (2)
Z1 = (Cc / gm2-Cc · R) −1 (3)
GBW = gm1 / Cc (4)
Usually, in order to maintain a sufficient phase margin,
P2> GBW (5)
Further, it is necessary to select a resistance value R such that the zero point Z1 is infinite or negative.
さらに好ましくは、式（６）のようにゼロ点Ｚ１は、第二ポールＰ２に等しくすることによりポール・ゼロキャンセルができるので、位相余裕をより十分に保つことができる。
ｇｍ２／Ｃ２＝−（Ｃｃ／ｇｍ２−Ｃｃ・Ｒ）-1 （６）
式（６）より好ましい抵抗値Ｒは、式（７）で与えられる。
Ｒ＝（１／ｇｍ２）（１＋Ｃ２／Ｃｃ） （７）
More preferably, since the zero point Z1 can be pole-zero canceled by making the zero point Z1 equal to the second pole P2 as shown in the equation (6), the phase margin can be more sufficiently maintained.
gm2 / C2 = − (Cc / gm2−Cc · R) −1 (6)
A more preferred resistance value R than equation (6) is given by equation (7).
R = (1 / gm2) (1 + C2 / Cc) (7)
このように、ゼロ点Ｚ１によって第２ポールＰ２をキャンセルすることができるので、低い周波数側から見て第１ポールの次に表れてくるポールは、第３ポールＰ３になる。 Thus, since the second pole P2 can be canceled by the zero point Z1, the pole appearing next to the first pole when viewed from the low frequency side becomes the third pole P3.
この場合、第４ポールを含め、より高域にあるポールの影響がないとすれば、位相余裕を５０度に保つには、式（７−２）を満足すればよいことになる。
Ｐ３≧ＧＢＷ （７−２）
In this case, if there is no influence from the higher poles including the fourth pole, the expression (7-2) may be satisfied in order to keep the phase margin at 50 degrees.
P3 ≧ GBW (7-2)
このようにすることで、演算増幅器の帯域を表すパラメータＧＢＷは、最大で第３ポールＰ３に等しくすることができる。位相補償回路の容量は、ポールスプリットの作用で演算増幅器の位相余裕をもたらし、抵抗は、ゼロ点を形成してポール・ゼロキャンセルの機能を果たすことにより、第２ポールの影響を打ち消す作用をもたらす。 By doing so, the parameter GBW indicating the band of the operational amplifier can be made equal to the third pole P3 at the maximum. The capacity of the phase compensation circuit provides the phase margin of the operational amplifier due to the action of the pole split, and the resistance acts to cancel the influence of the second pole by forming a zero point and performing the function of pole zero cancellation. .
図６に、従来の演算増幅器の第２例を示す。第１例との相違点は、第１例の位相補償回路２７の抵抗１７の代わりに、ＭＯＳトランジスタ２０，２１から構成されるソースフォロワ回路を用いていることである。
FIG. 6 shows a second example of a conventional operational amplifier. The difference from the first example is that a source follower circuit composed of
このような回路において、小信号解析によってポール、ゼロ点を求めると以下のようになる。
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２） （８）
Ｐ２＝−ｇｍ２／Ｃ２ （９）
Ｐ３＝−ｇｍ４／Ｃｃ （１０）
Ｚ１＝−ｇｍ４／（Ｃｃ＋Ｃ３） （１１）
ＧＢＷ＝ｇｍ１／Ｃｃ （１２）
In such a circuit, the pole and zero point are obtained by small signal analysis as follows.
P1 = -1 / (gm2 / r01 / r02) (8)
P2 = −gm2 / C2 (9)
P3 = −gm4 / Cc (10)
Z1 = −gm4 / (Cc + C3) (11)
GBW = gm1 / Cc (12)
ここで、ｇｍ４はＭＯＳトランジスタ２０のトランスコンダクタンス値、Ｃ３はソースフォロワ回路の出力端子の容量値である。第２例のソースフォロワ回路も、第１例の抵抗１７と同様にゼロ点を形成してポール・ゼロキャンセルの機能を果たすことにより、第２ポールの影響を打ち消す作用をもたらす。
Here, gm4 is the transconductance value of the
式（１３）を満足するようにトランスコンダクタンス値および容量値を設定することにより、ゼロ点Ｚ１は第２ポールＰ２に等しくすることができる。
ｇｍ２／Ｃ２＝ｇｍ４／（Ｃｃ＋Ｃ３） （１３）
By setting the transconductance value and the capacitance value so as to satisfy Equation (13), the zero point Z1 can be made equal to the second pole P2.
gm2 / C2 = gm4 / (Cc + C3) (13)
このように、ゼロ点Ｚ１によって第２ポールＰ２をキャンセルすることができるので、第１ポールの次に低い周波数のポールは、第３ポールＰ３になる。この場合、第４ポールを含め、より高域にあるポールの影響がないとすれば、位相余裕を５０度保つには式（１４）を満足すればよいことになる。
Ｐ３≧ＧＢＷ （１４）
Thus, since the second pole P2 can be canceled by the zero point Z1, the next lowest pole of the first pole becomes the third pole P3. In this case, if there is no influence of a higher pole including the fourth pole, Expression (14) may be satisfied to maintain the phase margin of 50 degrees.
P3 ≧ GBW (14)
このようにすることで、演算増幅器の帯域を表すパラメータＧＢＷは、最大で第３ポールＰ３に等しくすることができる。 By doing so, the parameter GBW indicating the band of the operational amplifier can be made equal to the third pole P3 at the maximum.
図７に、従来の演算増幅器の第３例を示す。特許文献１に記載された演算増幅器であり、差動増幅回路、位相補償回路及び出力増幅回路から構成されている。位相補償回路の容量として、ＭＯＳゲート容量ＣMOSを蓄積領域で使用して、信号ひずみを低減することが開示されている。
FIG. 7 shows a third example of a conventional operational amplifier. This is an operational amplifier described in
図８に、従来の演算増幅器の第４例を示す。非特許文献１に記載された演算増幅器の等価回路図である。出力信号から接続される＋１倍のゲインを有するバッファとそれに縦続接続される容量Ｃｃとを組み合わせた位相補償方法を提示している。バッファは、ソースフォロワ、ボルテージフォロワなどを含む素子であり、容量Ｃｃから出力端子に信号が伝わるのを防いでいる。この構成は、図６に示した第２例の上位概念図に相当する。非特許文献１には、バッファの出力インピーダンスの作用によって複素平面上の左平面にゼロを形成するので、ポール・ゼロキャンセルができると記載されている。
FIG. 8 shows a fourth example of a conventional operational amplifier. 2 is an equivalent circuit diagram of an operational amplifier described in
図９に、従来の演算増幅器の第５例を示す。非特許文献２に記載された演算増幅器であり、図６に示した第２例と同様に、位相補償回路として、容量ＣとＭＯＳトランジスタＭ１３，Ｍ１４から構成されるソースフォロワを有している。出力増幅回路の入力段ＭＯＳトランジスタＭ２１のゲート端子と同じ信号電圧Ｖｃを、ＭＯＳトランジスタＭ１３のゲート端子に供給し、ソースフォロワの出力を容量Ｃに供給している。
FIG. 9 shows a fifth example of a conventional operational amplifier. The operational amplifier described in Non-Patent
図１０に、従来の演算増幅器の第６例を示す。非特許文献３に記載された演算増幅器であり、図６に示した第２例と同様に、位相補償回路として、容量ＣｃとＭＯＳトランジスタＭ２と電流源Ｉ２とから構成されるソースフォロワを有する。この位相補償回路によって、複素平面上の左平面に新たにゼロ点が形成できることが記載されている。
FIG. 10 shows a sixth example of a conventional operational amplifier. Similar to the second example shown in FIG. 6, the operational amplifier described in Non-Patent
第２例〜第６例までの従来例は、いずれもソースフォロワまたはバッファの挿入によって、右半面のゼロ点の代わりに左平面のゼロ点を形成して、演算増幅器の位相余裕が十分保てることを示している。 In all of the conventional examples from the second example to the sixth example, the zero point of the left plane is formed instead of the zero point of the right half surface by inserting the source follower or the buffer, and the phase margin of the operational amplifier can be sufficiently maintained. Is shown.
しかしながら、図６に示した第２例の回路において、出力電流が大きく変動する場合、ＭＯＳトランジスタ１６の電流も大きく変動し、結果としてＭＯＳトランジスタのトランスコンダクタンス値ｇｍ２も大きく変動する。この結果、ポール・ゼロキャンセル条件である式（１３）を全ての電流条件で満足することができない。
However, in the circuit of the second example shown in FIG. 6, when the output current varies greatly, the current of the
この場合に、例えば、電流が小さいとき、ポール・ゼロキャンセルができないため、位相余裕に不足が生じて回路が不安定になるという問題が生ずる。これは第２例の場合だけでなく、第１例においても同様である。すなわち出力電流が大きく変動すると、式（７）を満足することができないので、ある出力電流の時に回路が不安定になる。また第４例〜第６例においても、出力電流が大きく変動する場合に、安定性を保つ方法については何ら開示されていない。 In this case, for example, when the current is small, pole zero cancellation cannot be performed, so that there is a problem that the phase margin is insufficient and the circuit becomes unstable. This is the same not only in the case of the second example but also in the first example. That is, if the output current fluctuates greatly, equation (7) cannot be satisfied, and the circuit becomes unstable at a certain output current. Also in the fourth to sixth examples, there is no disclosure about a method for maintaining stability when the output current fluctuates greatly.
本発明の目的は、出力電流が広範囲にわたっても安定性を保つこと、すなわち十分な位相余裕を有すること、及びより帯域の広い、すなわちＧＢＷの大きい演算増幅器を提供することにある。 An object of the present invention is to provide an operational amplifier in which the output current is stable over a wide range, that is, has a sufficient phase margin, and has a wider band, that is, a large GBW.
本発明は、このような目的を達成するために、一対の差動入力端子を有する差動増幅回路と、該差動増幅回路の出力を増幅する増幅素子と定電流源とを含み、出力端子を有する出力増幅回路と、前記差動増幅回路と前記出力増幅器との間に接続された位相補償回路とを有する演算増幅器において、前記位相補償回路は、前記出力増幅回路の出力端子に接続されたソースフォロワ回路と該ソースフォロワ回路の出力と前記差動増幅回路の出力との間に接続された容量とを含み、前記ソースフォロワ回路に流れる電流と前記出力増幅回路の増幅素子に流れる電流とが比例していることを特徴とする。 In order to achieve such an object, the present invention includes a differential amplifier circuit having a pair of differential input terminals, an amplification element for amplifying the output of the differential amplifier circuit, and a constant current source, and an output terminal And an operational amplifier having a phase compensation circuit connected between the differential amplifier circuit and the output amplifier, wherein the phase compensation circuit is connected to an output terminal of the output amplifier circuit A source follower circuit, and a capacitor connected between the output of the source follower circuit and the output of the differential amplifier circuit, and a current flowing in the source follower circuit and a current flowing in the amplifier element of the output amplifier circuit It is characterized by being proportional.
前記ソースフォロワ回路は、前記出力増幅回路の出力端子に接続された入力ＭＯＳトランジスタおよび電流制御用ＭＯＳトランジスタが縦続接続され、前記差動増幅回路の出力は、前記ソースフォロワ回路の電流制御用ＭＯＳトランジスタのゲート端子と前記出力増幅回路の増幅素子のゲート端子とに接続することができる。 In the source follower circuit, an input MOS transistor and a current control MOS transistor connected to the output terminal of the output amplifier circuit are cascaded, and an output of the differential amplifier circuit is a current control MOS transistor of the source follower circuit And the gate terminal of the amplification element of the output amplifier circuit.
以上説明したように、本発明によれば、ソースフォロワ回路に流れる電流と出力増幅回路の増幅素子として動作するＭＯＳトランジスタとに流れる電流が比例するので、演算増幅器から出力される出力電流が大きく変動しても、ゼロ点と第２ポールをいつもキャンセルすることができる。従って、出力電流の大小に関係なく、演算増幅器を安定にすることができ、さらに第３ポールが高周波側に移動するので、より帯域の広い演算増幅器を提供することが可能になる。 As described above, according to the present invention, since the current flowing through the source follower circuit and the current flowing through the MOS transistor operating as the amplification element of the output amplifier circuit are proportional, the output current output from the operational amplifier varies greatly. Even so, you can always cancel the zero point and the second pole. Therefore, the operational amplifier can be stabilized regardless of the magnitude of the output current, and the third pole moves to the high frequency side, so that an operational amplifier with a wider band can be provided.
以下、図面を参照しながら本発明の実施形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（実施形態１）
図１に、本発明の実施形態１にかかる演算増幅器を示す。演算増幅器は、入力信号を受けるための一対の差動入力端子１，２と、出力信号を出力する出力端子３とを有する差動増幅回路２６、端子４と端子５とを有する位相補償回路２７、及び入力信号を受けるための入力端子７と、出力信号を出力する出力端子８とを有する出力増幅回路２８を備えている。
(Embodiment 1)
FIG. 1 shows an operational amplifier according to a first embodiment of the present invention. The operational amplifier includes a
差動増幅回路２６は、入力ＭＯＳトランジスタ１０，１１、ロードＭＯＳトランジスタ１３，１４、及び電流源として動作するＭＯＳトランジスタ１２から構成される。差動増幅回路の出力信号は、出力端子３から位相補償回路２７の電流制御用ＭＯＳトランジスタ２１のゲート端子と、出力増幅回路２８のＭＯＳトランジスタ１６のゲート端子へ供給されている。出力増幅回路２８は、差動増幅回路２６の出力を増幅する増幅素子となるＭＯＳトランジスタ１６と定電流源となるＭＯＳトランジスタ１５とから構成され、その出力信号は出力端子８から外部へ供給されるとともに、位相補償回路２７のＭＯＳトランジスタ２０のゲートへ供給されている。
The
位相補償回路２７は、入力ＭＯＳトランジスタ２０と電流制御用ＭＯＳトランジスタ２１からなるソースフォロワ回路と容量１８とから構成されている。ソースフォロワ回路の入力ＭＯＳトランジスタ２０のゲート端子には、出力増幅回路２８の出力信号が供給されており、ソースフォロワ回路の出力は、容量１８に接続されている。
The
実施形態１の演算増幅器と図６に示した演算増幅器との相違点は、位相補償回路にある。より詳細には、ソースフォロワ回路の電流制御用ＭＯＳトランジスタ２１のゲート端子に、差動増幅回路２６の出力端子３を接続している点で相違する。
The difference between the operational amplifier of the first embodiment and the operational amplifier shown in FIG. 6 is the phase compensation circuit. More specifically, the difference is that the
図２に、実施形態１の演算増幅器の小信号等価回路を示す。図１の入力端子２に相当する端子４１の端子電圧は、入力信号を表す端子電圧Ｖｉｎと記す。図１の出力端子３に相当する端子４２の端子電圧は、Ｖ２と表す。図１の出力端子８に相当する端子４４の端子電圧は、出力信号を表す端子電圧Ｖｏｕｔと表す。図１のソースフォロワ回路の出力に相当する端子４５の端子電圧は、Ｖ３と表す。差動増幅回路４６は、図１の差動増幅回路２６の半回路に相当する小信号等価回路である。ＭＯＳトランジスタ１１のトランスコンダクタンス値がｇｍ１のとき、電流源３０の電流値は、ｇｍ１・Ｖｉｎの値となる。抵抗３１は、ｒ０１の値となるＭＯＳトランジスタ１１，１４の合成出力抵抗値（＝並列抵抗値）であり、容量３２は、出力端子３の容量でその容量値はＣ１である。
FIG. 2 shows a small signal equivalent circuit of the operational amplifier according to the first embodiment. A terminal voltage at a terminal 41 corresponding to the
位相補償回路４７は、図１の位相補償回路２７の小信号等価回路である。ＭＯＳトランジスタ２０のトランスコンダクタンス値がｇｍ４のとき、電流源３３の電流値は、−ｇｍ４・（Ｖｏｕｔ−Ｖ３）となる。ＭＯＳトランジスタ２１のトランスコンダクタンス値がｇｍ５のとき、電流源３５の電流値は、ｇｍ５・Ｖ２の値となる。抵抗３４は、ｒ０２の値となるＭＯＳトランジスタ２０，２１の合成出力抵抗値（＝並列抵抗値）であり、容量３６は、ソースフォロワ回路の出力の容量でその容量値はＣ３である。容量４０は、位相補償回路２７の容量１８に相当し、容量値はＣｃである。
The
出力増幅回路４８は、図１の出力増幅回路２８の小信号等価回路である。ＭＯＳトランジスタ１６のトランスコンダクタンス値がｇｍ２のとき、電流源３７の電流値は、ｇｍ２・Ｖ２となる。抵抗３８は、ＭＯＳトランジスタ１５，１６の合成出力抵抗値（＝並列抵抗値）であり、容量３９は、出力端子８に接続している容量１９でその容量値はＣ２である。
The
図２の小信号等価回路から入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの伝達関数Ｈ（ｓ）を式（１５）に示す。
Ｈ（ｓ）＝Ｖｏｕｔ（ｓ）／Ｖｉｎ（ｓ）＝Ｎ（ｓ）／Ｄ（ｓ） （１５）
但し、
Ｎ（ｓ）＝ｇｍ１・ｇｍ２{ｇｍ４＋（Ｃｃ＋Ｃ３）ｓ} （１６）
Ｄ（ｓ）＝ｇｍ４・ｒ０１-1・ｒ０１-1＋ｇｍ２・ｇｍ４・Ｃｃ・ｓ
＋ｇｍ４（Ｃ１＋αＣｃ）Ｃ２・ｓ2＋Ｃ１・Ｃ２・Ｃｃ・ｓ3 （１７）
α＝１＋（ｇｍ５／ｇｍ４） （１８）
である。式（１５）の分子のｓの根がゼロ点、式（１５）の分母のｓの根がポールになる。式（１５）、式（１６）の根を計算してゼロ点とポールを求めることができる。
Expression (15) shows a transfer function H (s) of the output voltage Vout with respect to the input voltage Vin from the small signal equivalent circuit of FIG.
H (s) = Vout (s) / Vin (s) = N (s) / D (s) (15)
However,
N (s) = gm1 · gm2 {gm4 + (Cc + C3) s} (16)
D (s) = gm4 · r01 −1 · r01 −1 + gm2 · gm4 · Cc · s
+ Gm4 (C1 + αCc) C2 · s 2 + C1 · C2 · Cc · s 3 (17)
α = 1 + (gm5 / gm4) (18)
It is. The root of s in the numerator of Equation (15) is the zero point, and the root of s in the denominator of Equation (15) is the pole. The zero point and the pole can be obtained by calculating the roots of the equations (15) and (16).
それによるとゼロ点Ｚ１は、式（１９）のようになる。
ｚ１＝−ｇｍ４／（Ｃｃ＋Ｃ３） （１９）
According to this, the zero point Z1 is as shown in Expression (19).
z1 = −gm4 / (Cc + C3) (19)
ポールＰ１，Ｐ２，Ｐ３は、式（２０）〜（２２）のようになる。
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２・Ｃｃ） （２０）
Ｐ２＝−ｇｍ２／(α・Ｃ２) （２１）
Ｐ３＝−（α・ｇｍ４）／Ｃ１ （２２）
The poles P1, P2, and P3 are as shown in equations (20) to (22).
P1 = −1 / (gm2 · r01 · r02 · Cc) (20)
P2 = −gm2 / (α · C2) (21)
P3 = − (α · gm4) / C1 (22)
式（１９）からわかるように、実施形態１の回路のソースフォロワ回路も、図６に示した第２例の回路のソースフォロワ回路と同様に、ゼロ点を形成してポール・ゼロキャンセルの機能を果たし、これにより第２ポールの影響を打ち消す。 As can be seen from the equation (19), the source follower circuit of the circuit of the first embodiment also forms a zero point and functions as a pole zero cancel, similarly to the source follower circuit of the second example circuit shown in FIG. This counteracts the influence of the second pole.
式（２３）を満足するように、トランスコンダクタンス値および容量値を設定することにより、ゼロ点Ｚ１は、第２ポールＰ２に等しくすることができる。
−ｇｍ２／（α・Ｃ２）＝−ｇｍ４／（Ｃｃ＋Ｃ３） （２３）
By setting the transconductance value and the capacitance value so as to satisfy Equation (23), the zero point Z1 can be made equal to the second pole P2.
−gm2 / (α · C2) = − gm4 / (Cc + C3) (23)
このように、ゼロ点Ｚ１によって第２ポールＰ２をキャンセルすることができるので、第１ポールの次に低い周波数のポールは、第３ポールＰ３になる。この場合、第４ポールを含め、より高域にあるポールの影響がないとすれば、位相余裕を５０度保つには、式（２４）を満足すればよいことになる。
Ｐ３≧ＧＢＷ （２４）
Thus, since the second pole P2 can be canceled by the zero point Z1, the next lowest pole of the first pole becomes the third pole P3. In this case, if there is no influence of higher poles including the fourth pole, the equation (24) may be satisfied in order to keep the phase margin at 50 degrees.
P3 ≧ GBW (24)
このようにすることで、演算増幅器の帯域を表すパラメータＧＢＷは、最大で第３ポールＰ３に等しくすることができる。 By doing so, the parameter GBW indicating the band of the operational amplifier can be made equal to the third pole P3 at the maximum.
実施形態１の回路と従来の第２例の回路とにおいて、第３ポールＰ３の値を比較すると、式（２２）のＰ３は、式（１０）のＰ３よりもα倍だけ大きい。すなわち帯域もまたα倍大きくできる。例えば、ｇｍ４＝ｇｍ５とすれば、実施形態１の回路の第３ポールは、第２例の場合より２倍大きくなるので、帯域も２倍大きくできる。 When comparing the value of the third pole P3 in the circuit of the first embodiment and the circuit of the second conventional example, P3 in Expression (22) is larger by α times than P3 in Expression (10). That is, the bandwidth can also be increased α times. For example, if gm4 = gm5, the third pole of the circuit of the first embodiment is twice as large as that of the second example, so the bandwidth can be doubled.
また、実施形態１の回路において、ＭＯＳトランジスタ２１とＭＯＳトランジスタ１６は、ゲート端子が共通であるので、それぞれのＭＯＳトランジスタに流れる電流も比例する。その結果、ＭＯＳトランジスタ１６とＭＯＳトランジスタ２０のトランスコンダクタンス値であるｇｍ２とｇｍ４もまた比例する。従って、出力電流が大きく変動する場合でも、式（２３）をいつも満足させることができる。従って、実施形態１の回路の場合、不安定になることなく、いつも安定に保つことができる。
In the circuit of the first embodiment, since the
（実施形態２）
図３に、本発明の実施形態２にかかる演算増幅器を示す。演算増幅器は、差動増幅回路２６、位相補償回路２７、及び出力増幅回路２８から構成される。実施形態２の演算増幅器と実施形態１の演算増幅器との相違点は、位相補償回路２７にある。
(Embodiment 2)
FIG. 3 shows an operational amplifier according to the second embodiment of the present invention. The operational amplifier includes a
位相補償回路２７は、ＭＯＳトランジスタ２２とＭＯＳトランジスタ２３からなるソースフォロワ回路と、容量１８とＭＯＳトランジスタ２３とゲートを共通にしてカレントミラー回路を形成するＭＯＳトランジスタ２５と、差動増幅回路２６の出力信号を受けて出力増幅回路２８のＭＯＳトランジスタ１６とゲート端子を共通にするＭＯＳトランジスタ２４とから構成されている。
The
ソースフォロワ回路の入力ＭＯＳトランジスタ２２のゲート端子には、出力増幅回路２８の出力信号が供給されて、ソースフォロワ回路の出力は、容量１８に供給されている。このようにすると、ＭＯＳトランジスタ２２，２３に流れる電流は、ＭＯＳトランジスタ１６に流れる電流に比例させることができる。
The output signal of the
実施形態２の演算増幅器において、小信号等価回路から得られるゼロ点、ポールもまた式（１９）〜式（２２）と同じ式とすることができる。但し、ｇｍ４はＭＯＳトランジスタ２２のトランスコンダクタンス値とし、ｇｍ５はＭＯＳトランジスタ２３のトランスコンダクタンス値とする。ここで、ｇｍ４はＮＭＯＳトランジスタ２２に起因するトランスコンダクタンス値であり、ｇｍ２はＰＭＯＳトランジスタ１６に起因するトランスコンダクタンス値である。ＮＭＯＳとＰＭＯＳは性能そのものが異なるため、性能が比例しないという懸念がある。ＮＭＯＳとＰＭＯＳの温度特性はほぼ同じであるため、ある温度、例えば室温での性能に合わせて式（２３）を満足するように設定しておけば、温度変化がある場合でも式（２３）はいつも満足させることができる。また、出力電流が大きく変動する場合でも式（２３）を満足させることができる。また、ＰＭＯＳとＮＭＯＳで多少性能がずれても、ポール・ゼロキャンセルは有効に作用する。従って、ｇｍ２、ｇｍ４がそれぞれＰＭＯＳトランジスタ，ＮＭＯＳトランジスタと極性の異なるトランジスタに起因していても、図１の回路と同様の効果を発揮することができる。
In the operational amplifier of the second embodiment, the zero point and the pole obtained from the small signal equivalent circuit can also be the same as the equations (19) to (22). However, gm4 is a transconductance value of the
実施形態２の回路における第３ポールＰ３の値は、式（２２）の値であり、式（１０）のＰ３よりもα倍だけ大きい。すなわち帯域もまたα倍大きくできる。例えば、ｇｍ４＝ｇｍ５とすれば、実施形態２の回路の第３ポールは、従来の第２例の場合より２倍大きくなるので、帯域も２倍大きくできる。ＭＯＳトランジスタ２２，２３に流れる電流は、ＭＯＳトランジスタ１６に流れる電流に比例するので、出力電流が大きく変動する場合でも、式（２３）をいつも満足させることができる。従って、実施形態１の回路の場合と同様に、不安定になることなく、いつも安定に保つことができる。
The value of the third pole P3 in the circuit of the second embodiment is the value of Expression (22), which is larger by α times than P3 of Expression (10). That is, the bandwidth can also be increased α times. For example, if gm4 = gm5, the third pole of the circuit according to the second embodiment is twice as large as that of the second example of the related art, so the bandwidth can be doubled. Since the current flowing through the
（実施形態３）
図４に、本発明の実施形態３にかかる演算増幅器を示す。演算増幅器は、差動増幅回路２６、位相補償回路２７、及び出力増幅回路２８から構成される。実施形態３の演算増幅器と実施形態１の演算増幅器との相違点は、差動増幅回路２６にある。
(Embodiment 3)
FIG. 4 shows an operational amplifier according to the third embodiment of the present invention. The operational amplifier includes a
差動増幅回路２６は、入力ＭＯＳトランジスタ５０，５１、ロードＭＯＳトランジスタ５７，５８、電流源ＭＯＳトランジスタ５２，５３，５４、及びカスコードＭＯＳトランジスタ５５，５６からなる折り返しカスコード構成となっている。差動増幅回路２６の出力信号は、出力端子３から位相補償回路２７のＭＯＳトランジスタ６２のゲート端子および出力増幅回路２８のＭＯＳトランジスタ６０のゲート端子に供給されている。
The
位相補償回路２７は、ＭＯＳトランジスタ６１とＭＯＳトランジスタ６２からなるソースフォロワ回路と容量６３から構成されている。ソースフォロワ回路の入力ＭＯＳトランジスタ６１のゲート端子に、出力増幅回路２８の出力信号が供給され、ソースフォロワ回路の出力が容量６３に供給されている。このようにすると、ＭＯＳトランジスタ６１，６２に流れる電流は、ＭＯＳトランジスタ６０に流れる電流に比例する。
The
実施形態３の演算増幅器において、小信号等価回路から得られるゼロ点、ポールもまた式（１９）〜式（２２）と同じ式とすることができる。但し、ｇｍ４はＭＯＳトランジスタ６１のトランスコンダクタンス値とし、ｇｍ５はＭＯＳトランジスタ６２のトランスコンダクタンス値とし、ｇｍ２はＭＯＳトランジスタ６０のトランスコンダクタンス値とする。
In the operational amplifier of the third embodiment, the zero point and the pole obtained from the small signal equivalent circuit can also be the same as the equations (19) to (22). However, gm4 is a transconductance value of the
実施形態３の回路おける第３ポールＰ３の値は、式（２２）の値であり、式（１０）のＰ３よりもα倍だけ大きい。すなわち帯域もまたα倍大きくできる。例えば、ｇｍ４＝ｇｍ５とすれば、実施形態３の回路の第３ポールは、従来の第２例の場合より２倍大きくなるので、帯域も２倍大きくできる。ＭＯＳトランジスタ６１，６２に流れる電流は、ＭＯＳトランジスタ６０に流れる電流に比例するので、出力電流が大きく変動する場合でも、式（２３）をいつも満足させることができる。従って、実施形態１の回路の場合と同様に、不安定になることなく、いつも安定に保つことができる。
The value of the third pole P3 in the circuit of the third embodiment is the value of Expression (22), and is larger by α times than P3 of Expression (10). That is, the bandwidth can also be increased α times. For example, if gm4 = gm5, the third pole of the circuit according to the third embodiment is twice as large as that of the second example of the prior art, so the bandwidth can be doubled. Since the current flowing through the
このように、実施形態１〜３の演算増幅器を使用すれば、演算増幅器の帯域（＝速度）を従来の場合に比べて広くすることができる。また、出力電流が大きく変動する場合でも、出力電流の大きさに関係なく位相余裕を一定にできるので、結果として演算増幅器をいつも安定に保つことができる。なお、本実施形態の回路を用いることによって、位相余裕が大きくなった分だけ、帯域を広くするのではなく、演算増幅器の消費電流を下げることもできる。
Thus, if the operational amplifiers of
本発明にかかる演算増幅器は、従来の演算増幅器より高速化が可能であり、消費電流を下げることができるので、従来の演算増幅器より広範囲な回路に適用できる。また出力電流が大きく変動するＬＤＯ（Low Drop-Out）レギュレータ回路等に好適に適用できる。 The operational amplifier according to the present invention can be faster than the conventional operational amplifier and can reduce the current consumption, and thus can be applied to a wider range of circuits than the conventional operational amplifier. Further, the present invention can be suitably applied to an LDO (Low Drop-Out) regulator circuit in which the output current varies greatly.
１，２ 差動入力端子
１０，１１ 入力ＭＯＳトランジスタ
１３，１４ ロードＭＯＳトランジスタ
１２，１５，１６，２０，２１ ＭＯＳトランジスタ
１８，１９ 容量
２６ 差動増幅回路
２７ 位相補償回路
２８ 出力増幅回路
1, 2
Claims (4)
前記位相補償回路は、前記出力増幅回路の出力端子に接続されたソースフォロワ回路と該ソースフォロワ回路の出力と前記差動増幅回路の出力との間に接続された容量とを含み、前記ソースフォロワ回路に流れる電流と前記出力増幅回路の増幅素子に流れる電流とが比例していることを特徴とする演算増幅器。 A differential amplifier circuit having a pair of differential input terminals; an amplifier element for amplifying the output of the differential amplifier circuit; and a constant current source; an output amplifier circuit having an output terminal; the differential amplifier circuit; In an operational amplifier having a phase compensation circuit connected between the output amplifier,
The phase compensation circuit includes a source follower circuit connected to an output terminal of the output amplifier circuit, and a capacitor connected between an output of the source follower circuit and an output of the differential amplifier circuit. An operational amplifier characterized in that a current flowing in a circuit is proportional to a current flowing in an amplifying element of the output amplifier circuit.
前記差動増幅回路の出力は、前記ソースフォロワ回路の電流制御用ＭＯＳトランジスタのゲート端子と前記出力増幅回路の増幅素子のゲート端子とに接続されていることを特徴とする請求項１に記載の演算増幅器。 In the source follower circuit, an input MOS transistor (20) and a current control MOS transistor (21) connected to the output terminal of the output amplifier circuit are cascade-connected,
The output of the differential amplifier circuit is connected to a gate terminal of a current control MOS transistor of the source follower circuit and a gate terminal of an amplifier element of the output amplifier circuit. Operational amplifier.
前記出力増幅回路の出力端子に接続された入力ＭＯＳトランジスタ（２２）および電流制御用ＭＯＳトランジスタ（２３）が縦続接続され、
前記差動増幅回路の出力に接続された第１ＭＯＳトランジスタ（２４）、およびドレイン端子とゲート端子とが前記第１ＭＯＳトランジスタのドレイン端子に接続され、ゲート端子が前記電流制御用ＭＯＳトランジスタのゲート端子に接続された第２ＭＯＳトランジスタ（２５）が縦続接続され、
前記第１ＭＯＳトランジスタのゲート端子と前記出力増幅回路の増幅素子のゲート端子とが接続されていることを特徴とする請求項１に記載の演算増幅器。 The source follower circuit is:
An input MOS transistor (22) and a current control MOS transistor (23) connected to the output terminal of the output amplifier circuit are cascade-connected,
The first MOS transistor (24) connected to the output of the differential amplifier circuit, the drain terminal and the gate terminal are connected to the drain terminal of the first MOS transistor, and the gate terminal is connected to the gate terminal of the current control MOS transistor. The connected second MOS transistors (25) are cascade-connected,
2. The operational amplifier according to claim 1, wherein a gate terminal of the first MOS transistor is connected to a gate terminal of an amplifying element of the output amplifier circuit.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111344949A (en) * | 2017-11-13 | 2020-06-26 | 三菱电机株式会社 | Class AB amplifier and operational amplifier |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220508A (en) * | 1982-06-16 | 1983-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Operational amplifier |
| US4431973A (en) * | 1980-07-04 | 1984-02-14 | Fujitsu Limited | Operational amplifier |
| JPH05167362A (en) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | Operational amplifier |
| JPH10270956A (en) * | 1997-03-26 | 1998-10-09 | Seiko Instr Inc | Operational amplifier phase compensation circuit and operational amplifier using the same |
| JP2011024086A (en) * | 2009-07-17 | 2011-02-03 | Asahi Kasei Electronics Co Ltd | Phase compensation circuit |
-
2012
- 2012-02-08 JP JP2012025351A patent/JP5775011B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4431973A (en) * | 1980-07-04 | 1984-02-14 | Fujitsu Limited | Operational amplifier |
| JPS58220508A (en) * | 1982-06-16 | 1983-12-22 | Nippon Telegr & Teleph Corp <Ntt> | Operational amplifier |
| JPH05167362A (en) * | 1991-12-12 | 1993-07-02 | Oki Electric Ind Co Ltd | Operational amplifier |
| JPH10270956A (en) * | 1997-03-26 | 1998-10-09 | Seiko Instr Inc | Operational amplifier phase compensation circuit and operational amplifier using the same |
| JP2011024086A (en) * | 2009-07-17 | 2011-02-03 | Asahi Kasei Electronics Co Ltd | Phase compensation circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111344949A (en) * | 2017-11-13 | 2020-06-26 | 三菱电机株式会社 | Class AB amplifier and operational amplifier |
| US11095258B2 (en) | 2017-11-13 | 2021-08-17 | Mitsubishi Electric Corporation | Class AB amplifier and operational amplifier |
| CN111344949B (en) * | 2017-11-13 | 2023-04-18 | 三菱电机株式会社 | Class AB amplifier and operational amplifier |
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| Publication number | Publication date |
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