JP2013161002A - 液晶表示装置 - Google Patents

Abstract

【課題】画素テスト時に高速にテスト信号を画素から読み出す。
【解決手段】アナログＳＷ及びプリチャージ部１９内には、ｋ本のデータ線Ｄ1+〜Ｄk+のうち奇数番目のデータ線Ｄ(2M-1)+（ただし、M＝1〜ｋ）に別々に接続された第１のアナログＳＷ（Tr10〜Tr13）と、偶数番目のデータ線Ｄ2M+に別々に接続された第２のアナログＳＷ（Tr18〜Tr21）とが設けられている。１／２Ｈシフトレジスタ２０Ａ、２０Ｂは第１のアナログＳＷ、第２のアナログＳＷをそれぞれ時分割的にオンに制御する。同じ行のｋ個の画素１２から読み出されたテスト信号はデータ線Ｄ(2M-1)+、Ｄ2M+、及びオン状態の第１のアナログＳＷ、第２のアナログＳＷを通してアンプ２１Ａ、２１Ｂに入力される。また、画素読み出し期間の直前にプリチャージ用トランジスタTr14〜Tr17、Tr22〜Tr25により信号線Ｎ１、Ｎ２の負荷容量がプリチャージされる。
【選択図】図３

Description

本発明は液晶表示装置に係り、特に周期的な傾斜波であるランプ信号を用いて、通常の書き込み時にはデジタル画像データをデジタル−アナログ変換し、そのアナログ変換値を画素に書き込み、またテスト時には画素に書き込んだ検査信号を読み出す液晶表示装置に関する。

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ型液晶表示装置の駆動方法には、ＣＭＯＳ等の半導体素子へアナログ信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える駆動方法と、デジタル信号によりパルス幅変調（ＰＷＭ:Pulse Width Modulation）したデジタル信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方法などがある。その中でアナログ信号を画素電極へ直接印加する駆動方法は、液晶の焼き付き等を起こし易いという問題がある。

その問題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、互いに相補的にレベルが単調的に変化する周期的な傾斜波である２種類のランプ信号を用いて、デジタル画像データを別々にデジタル−アナログ変換して正負の２種類のアナログ変換値を生成し、更にそれら正負の２種類のアナログ変換値を画素内の２つの保持容量に別々に保持し、それら２種類の保持電圧を高速に切り替えて画素電極に印加することで液晶表示素子を交流駆動する構成の液晶表示装置を提案した（例えば、特許文献１参照）。この液晶表示装置によれば、デジタルのＰＷＭ方式の液晶表示装置より、階調が正しく表現される等のメリットがあり、なおかつ、焼き付きにも強いというデジタル的なメリットを併せ持つ。

この液晶表示装置では、画素間の信号バラツキは画質に影響する。画素の画素電極を駆動するアンプとして画素内のソースフォロワ回路などを用いると、画素間でソースフォロワトランジスタの閾値電圧Ｖth等のバラツキにより、画素電極へ出力する信号電圧が画素間で大きくばらつく場合があり、画質を悪化させる要因となる。このため、液晶表示装置のテストを行う場合に、この画素の画素電極へ出力する信号電圧のバラツキがどの程度あるかを調べることは非常に重要である。

従来の液晶表示装置において画素電極へ出力する信号電圧のバラツキ等を検査するために画素から電圧を読み出す方法としては、映像信号入力線等にアンプ及びリセットスイッチからなる検査回路を設けて行う方法が知られている（例えば、特許文献２参照）。この読み出し方法では、一定電圧が書き込まれた各画素を走査しつつ、水平転送スイッチがオンしている期間の前半でリセットスイッチをオフにした状態で各画素から信号をアンプを通して読み出した後、後半でリセットスイッチをオンし、各画素からアンプを通して読み出される信号が立ち下がれば（リセットできれば）、その画素が良品と判定する方法である。

また、従来の他の読み出し方法としては、画素を選択素子と液晶セルとからなる構成とし、駆動信号をゲート線を介して選択素子に供給して駆動状態とした状態で液晶セルの容量成分に検査信号を書き込んだ後、選択素子を制御して検査信号を読み出す方法が知られている（例えば、特許文献３参照）。この特許文献３記載の読み出し方法では、まず選択素子への駆動信号の供給を遮断して選択素子の駆動を停止した状態で液晶セルの容量成分以外の配線及び回路素子の容量成分に書き込まれた検査信号を読み出し、続いて駆動素子を駆動した状態で液晶セルの容量成分に書き込まれた検査信号を読み出すことで、画素欠陥判定の誤差要因となる液晶セルの容量成分以外の配線及び回路素子の容量成分の影響を除去した検査信号の読み出しを行うものである。

特開２００９−２２３２８９号公報 特開平６−２５０２２５号公報 特開平８−１２２７２８号公報

しかしながら、特許文献１に記載の液晶表示装置に、特許文献２や３に記載の画素読み出し方法を適用して、テスト時に画素の画素電極へ印加される信号電圧を読み出す場合には以下のような課題がある。

特許文献３記載の画素読み出し方法を適用した場合は、選択素子の駆動を停止した状態で液晶セルの容量成分以外の配線及び回路素子の容量成分に書き込まれた検査信号を読み出し、続いて駆動素子を駆動した状態で液晶セルの容量成分に書き込まれた検査信号を読み出すようにしているため、近年の多画素化の傾向にある液晶表示装置ではすべての画素の検査信号の読み出しに非常に時間がかかり、結果としてコストに大きく影響する。

また、特許文献２記載の画素読み出し方法を適用した場合は、画素内のアンプの駆動能力の問題から高速に信号を読み出すことが困難である。画素回路を備えるチップ内の負荷容量以外にチップ外のテスタなどの負荷容量もドライブする必要があるためである。また、検査信号を通常の書き込み経路から画素に入力する場合、通常の書き込み経路にリセットスイッチのオン／オフに影響されることなくランプ信号を安定させるための回路や配線等が必要になり、これらが容量負荷となり、高速に信号を画素から読み出すことが困難となる。

本発明は以上の点に鑑みなされたもので、画素テスト時に高速にテスト信号を画素から読み出すことが可能な液晶表示装置を提供することを目的とする。

上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段と、１垂直走査期間内で複数の行走査線のすべてに行選択信号を供給し、かつ、複数の行走査線に対して１本ずつ１水平走査期間毎に行選択信号を供給して各ラインの複数の画素を選択する垂直駆動手段と、複数の画素にそれぞれ接続された各組の２本のデータ線のうちどちらか一方のデータ線へ読み出された、複数の画素のうち同じ行走査線に接続された１行の２以上の画素からのテスト信号を順次選択して出力する動作を、行単位で複数の画素に対して繰り返すテスト信号選択出力手段と、テスト信号選択出力手段により選択されたテスト信号を外部へ出力する外部出力手段と、を有し、
複数の画素のそれぞれは、離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、一方のデータ線の正極性のアナログ映像信号電圧をサンプリングして第１の保持容量に保持する第１のサンプリング及び保持手段と、他方のデータ線の負極性のアナログ映像信号電圧をサンプリングして第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量に保持された正極性のアナログ映像信号電圧と第２の保持容量に保持された負極性のアナログ映像信号電圧とを垂直走査周期より短い周期で交互に切り換えて画素電極に印加する電圧切換印加手段と、画素電極に印加される正極性又は負極性のアナログ映像信号電圧を、２本のデータ線のうちどちらか一方のデータ線へ読み出し出力する画素信号読み出し手段とを備え、
画素テスト時は第１及び第２の保持容量にアナログ映像信号電圧としてテスト信号を保持した後、第１及び第２のサンプリング及び保持手段と２本のデータ線との接続を切り離した状態で、画素信号読み出し手段により画素電極に印加されるテスト信号をデータ線へ読み出し出力することを特徴とする。

また、上記の目的を達成するため、本発明の液晶表示装置は、テスト信号選択出力手段により、複数の画素のうち同じ行走査線に接続された１行の２以上の画素からのテスト信号を順次選択する際に、各画素のテスト信号読み出し直前毎に外部出力手段の入力信号線の負荷容量を一定電圧にプリチャージするプリチャージ手段を更に有することを特徴とする。

更に、上記の目的を達成するため、本発明の液晶表示装置は、テスト信号選択出力手段が、Ｎ個（Ｎは２以上の自然数）のスイッチング信号を別々に生成するＮ個のスイッチング信号生成手段と、テスト信号が読み出される複数の一方のデータ線をＮ組に分割したとき、分割した各組の一方のデータ線に別々に接続されたＮ組のアナログスイッチ手段と、を有し、Ｎ個のスイッチング信号により、Ｎ組のアナログスイッチ手段を各組毎に別々に、かつ、画素から一方のデータ線を介して出力されるテスト信号を画素単位で順次に選択するようにスイッチング制御することを特徴とする。

本発明によれば、画素からテスト信号を従来よりも高速に読み出すことができ、テスト時間を短縮することができる。また、本発明によれば、画素読み出し直前にプリチャージを行うことにより、読み出し時間をより短縮することができる。

本発明の液晶表示装置の一実施の形態の全体構成図である。 図１中の画素の一例の回路図である。 図１中のアナログＳＷ及びプリチャージ部及びその周辺回路の一実施の形態の回路系統図である。 プリチャージ制御回路の一実施の形態の回路図である。 図４の動作説明用タイミングチャートである。 本発明の液晶表示装置における動作モードの一例をまとめて示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明になる液晶表示装置の一実施の形態の全体構成図を示す。同図において、本実施の形態の液晶表示装置１０は、行方向に延在するｊ本（ｊは２以上の自然数）の行走査線（ゲート線）Ｇ1〜Ｇjと、列方向に延在する２本のデータ線（列信号線）を一組とする全部でｋ組（ｋは２以上の自然数）のデータ線（列信号線）（Ｄ1+，Ｄ1-）〜（Ｄk+,Ｄk-）とが交差する交差部に画素１２が配置された表示部１１と、水平駆動回路部１６と、アナログスイッチ（ＳＷ）１７と、垂直駆動回路部１８Ａ及び１８Ｂと、アナログスイッチ（ＳＷ）及びプリチャージ部１９と、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂと、アンプ２１Ａ及び２１Ｂとから大略構成されたＬＣＯＳ型液晶表示装置である。水平駆動回路部１６は、シフトレジスタ１３、ラッチ回路１４及びコンパレータ１５から構成されている。水平駆動回路部１６はアナログＳＷ１７と共に、デジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段を構成している。

なお、図１では図示を省略したが、画素１２内のスイッチング素子をスイッチング制御するためのスイッチング制御信号生成回路部、コンパレータ１５にカウンタ出力を供給するカウンタ、各種のクロックを生成する回路、ランプ信号発生回路、液晶表示素子の共通電圧発生回路等も液晶表示装置１０内に設けられている。

画素１２は、例えば特許文献１に記載された公知の構成とされている。図２は、この画素１２の一例の回路図を示す。同図に示すように、一つの画素１２は、２本で一組のデータ線のうち一方のデータ線Ｄ+（図１のデータ線Ｄ1+〜Ｄk+のうちの一本）を介して供給される正極性のアナログ映像信号電圧をサンプリングして第１の保持容量Ｃ１に保持する第１のサンプリング及び保持手段を構成するＮＭＯＳトランジスタＴr１及び保持容量Ｃ１と、一組の２本のデータ線のうち他方のデータ線Ｄ-（図１のデータ線Ｄ1-〜Ｄk-のうちの一本）を介して供給される、正極性のアナログ映像信号とは逆極性の負極性のアナログ映像信号電圧をサンプリングして第２の保持容量Ｃ２に保持する第２のサンプリング及び保持手段を構成するＮＭＯＳトランジスタＴr２及び保持容量Ｃ２と、液晶表示素子ＬＣと、第１の保持容量Ｃ１に保持された正極性のアナログ映像信号電圧及び第２の保持容量Ｃ２に保持された負極性のアナログ映像信号電圧をそれぞれ垂直走査周期よりも短い周期で交互に切り換えて液晶表示素子ＬＣの画素電極ＰＥに印加する電圧切換印加手段を構成するＰＭＯＳトランジスタＴr３、Ｔr４、Ｔr５、Ｔr６及びＴr７と、画素に書き込まれた信号をデータ線Ｄ+に読み出すための画素信号読み出し手段を構成するＮＭＯＳトランジスタＴr８とを有する構成である。

ここで、上記の正極性映像信号は、１水平走査期間（１Ｈ）内でレベルが単調増加する１Ｈ周期の傾斜波である正極性ランプ信号ＲＡＭＰ+を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた正極性アナログ映像信号である。他方、上記の負極性映像信号は、１Ｈ内でレベルが単調減少する１Ｈ周期の傾斜波である負極性ランプ信号ＲＡＭＰ-を用いて、後述する水平駆動回路部１６によりデジタル画像データをＤＡ変換して得られた負極性アナログ映像信号である。

トランジスタＴr７は定電流負荷トランジスタであり、トランジスタＴr３及びＴr４と共に保持容量Ｃ１の保持電圧を接続点Ｂに接続された画素電極ＰＥに印加する第１のソースフォロワ回路を構成すると共に、トランジスタＴr５及びＴr６と共に保持容量Ｃ２の保持電圧を接続点Ｂに接続された画素電極ＰＥに印加する第２のソースフォロワ回路を構成している。第１のソースフォロワ回路はトランジスタＴr４がゲートに印加される制御信号２Ｋがローレベルの時にオンとされる期間に、保持容量Ｃ１の保持電圧を画素電極ＰＥに印加する。一方、第２のソースフォロワ回路はトランジスタＴr６がゲートに印加される制御信号２Ｋｂがローレベルの時にオンとされる期間に、保持容量Ｃ２の保持電圧を画素電極ＰＥに印加する。トランジスタＴr４及びＴr６は、垂直走査周期よりも短い所定の周期で交互にオンにスイッチング制御される。これにより、液晶表示素子ＬＣの駆動電圧を１垂直走査期間固定することなく、液晶表示素子ＬＣを交流駆動することができる。

なお、液晶表示素子ＬＣは、導電性及び光反射特性を備える画素電極ＰＥと導電性及び光透過特性を備える共通電極ＣＥとが互いに離間対向して配置され、またそれら画素電極ＰＥと共通電極ＣＥ間には液晶層ＬＣＭが充填封止された公知の構成である。なお、共通電極ＣＥには、画素電極ＰＥへの上記正極性映像信号電圧及び負極性映像信号電圧の切換印加周期に同期してローレベル及びハイレベルに交互に切り換えられる共通電極電圧が印加される。

ここで、データ線Ｄ+を介して入力されて保持容量Ｃ１にサンプリング保持された正極性アナログ映像信号電圧をＶpとすると、Ｂ点の読み出し電圧（画素電極ＰＥへの駆動電圧）Ｖbは次式で表される。

Ｖb＝Ｖp＋Ｖth3＋Ｖon4 （１）
ただし、（１）式中、Ｖth3はトランジスタＴr３の閾値電圧、Ｖon4はトランジスタＴr４のオン電圧である。

また、データ線Ｄ-を介して入力されて保持容量Ｃ２にサンプリング保持された負極性アナログ映像信号電圧をＶmとすると、Ｂ点の読み出し電圧（画素電極ＰＥへの駆動電圧）Ｖbmは次式で表される。

Ｖbm＝Ｖm＋Ｖth5＋Ｖon6 （２）
ただし、（２）式中、Ｖth5はトランジスタＴr５の閾値電圧、Ｖon6はトランジスタＴr６のオン電圧である。

ここで、閾値電圧Ｖth3、Ｖth5が画素毎にばらつくと、それが固定パターンノイズ（ＦＰＮ）となって画質に悪影響を与える。

そこで、この悪影響を低減するため、予めすべての画素１２に同じ信号を書き込んでから制御信号sw2をハイレベルとしてトランジスタＴr８をオン状態とし、Ｂ点の読み出し電圧（画素電極ＰＥへの駆動電圧）をトランジスタＴr８のソース・ドレインを通してデータ線Ｄ+に読み出す。このデータ線Ｄ+への読み出し電圧は、画素１２からの上記の閾値電圧のバラツキ成分となるため、全画素分の読み出し電圧を外部のメモリ等へデジタル信号として保持しておく。その後、実際に表示するための入力デジタル画像データの表示の際に、画素１２から読み出されるデータ値から上記の保持しておいたデジタル信号を減算することで、上記の閾値電圧のバラツキ成分を抑圧する。

なお、画素１２は、行選択信号sw1がハイレベルの時にトランジスタＴr１及びＴr２がオンとされて信号書き込み動作が行われる。また、画素１２は、行選択信号sw1及び制御信号sw2が共にローレベルのときに、前述したように保持容量Ｃ１及びＣ２の保持電圧が交互に画素電極ＰＥに印加される液晶表示素子ＬＣにより通常表示動作が行われる。

再び図１に戻って説明する。水平駆動回路部１６は、１画素あたりｍビットのデジタル画像データをシフトレジスタ１３に直列に供給し、そのシフトレジスタ１３から並列に出力される１行（１ライン）分のｋ個の画素のデジタル画像データをラッチ回路１４にてラッチした後、コンパレータ１５に供給して各画素毎にカウンタ（図示せず）からのカウント値と比較する。カウンタは、カウンタクロックを計数して１水平走査期間（１Ｈ）内で例えば黒レベルを示す最小階調値から白レベルを示す最大階調値まで値が単調的に増加するカウンタ値を生成して出力する。

コンパレータ１５はｋ個のコンパレータからなり、デジタル画像データのｋ個の画素の画素値と共通に供給されるカウンタ値とを別々に比較し、両者の比較結果が一致した時にコンパレータ出力（一致パルス）を得て、それをｋ組のアナログＳＷ１７のうち一致パルスを出力するコンパレータに対応して設けられた一組のアナログＳＷへ出力してオフにスイッチングする。

アナログＳＷ１７は、コンパレータ１５を構成するｋ個のコンパレータに１対１に対応して２つで一組のアナログスイッチａ及びｂからなるｋ組のアナログスイッチで構成されている。全画素のアナログＳＷ１７は各水平走査期間の最初に同時にオンに制御され、その後にコンパレータ１５から一致パルスが供給されると一致パルスが供給された一組のアナログスイッチａ及びｂのみが連動して同時にオフに制御される。従って、ｋ組のアナログスイッチは絵柄に応じて画素単位で独立にオフに制御される。アナログＳＷ１７を構成するアナログスイッチａを通してデータ線（列信号線）Ｄ1+〜Ｄk+へ出力される正極性ランプ信号ＲＡＭＰ+、及びアナログスイッチｂを通してデータ線（列信号線）Ｄ1-〜Ｄk-へ出力される負極性ランプ信号ＲＡＭＰ-のアナログスイッチａ及びｂがオフ状態のときの信号値は、デジタル画像データをＤＡ変換して得られた正極性映像信号値と負極性映像信号値であり、この信号値を画素１２がサンプリングして保持容量Ｃ１及びＣ２に書き込む。

なお、コンパレータクロック及びカウンタクロックはデジタル画像データの同期信号と同期しており、また、正極性ランプ信号ＲＡＭＰ+及び負極性ランプ信号ＲＡＭＰ-とも同期している。

表示部１１の行方向の左右に設けられた垂直駆動回路部１８Ａ及び１８Ｂは、行走査線Ｇ1〜Ｇjのうち例えば画面最上位位置にある行走査線Ｇ1から画面最下位位置にある行走査線Ｇjに向かって１Ｈ周期で１本ずつ行走査線に順次に行選択信号を供給し、かつ、１垂直走査期間で全ての行走査線に行選択信号を供給する。また同じ行走査線に同じ行選択信号を同時に供給する。これは、チップが横に長い（水平画素数が多い）ために、左右からドライブしないと配線抵抗等で波形鈍りなどが発生し、画質に影響するためである。左右の垂直駆動回路部１８Ａ及び１８Ｂにより行走査線Ｇ1〜Ｇjを同時にドライブすることで、上記の波形鈍りを軽減できて、スピードを速くできるという効果が得られる。

アナログＳＷ及びプリチャージ部１９は、画素１２の書き込み電圧を読み出す側のデータ線Ｄ1+〜Ｄk+のうち、１本おき毎の奇数番目のデータ線をアンプ２１Ａの入力端子に接続する第１のアナログＳＷと、残りの１本おき毎の偶数番目のデータ線をアンプ２１Ｂの入力端子に接続する第２のアナログＳＷとを有する。第１のアナログＳＷは、１／２Ｈシフトレジスタ２０Ａの出力信号によりスイッチング制御される。第２のアナログＳＷは、１／２Ｈシフトレジスタ２０Ｂの出力信号によりスイッチング制御される。

また、アナログＳＷ及びプリチャージ部１９は、アンプ２１Ａ及び２１Ｂの各入力信号線の負荷容量をそれぞれハイレベルのプリチャージ電圧Ｖprhにプリチャージする第１のプリチャージ部と、ローレベルのプリチャージ電圧Ｖprlにプリチャージする第２のプリチャージ部とを有する。このアナログＳＷ及びプリチャージ部１９は、アンプ２１Ａ及び２１Ｂの各入力信号線の負荷容量を一定の電圧にプリチャージすることで読み出し速度を速めるための回路である。

１／２Ｈシフトレジスタ２０Ａ及び２０Ｂは、それぞれ段数が１／２水平画素数分（ここでは、ｋ／２：ｋは偶数）のシフトレジスタで、シフトクロックＳＣＫの入力毎にスタートパルスＳＴＡをシフトし、その出力信号でアナログＳＷ及びプリチャージ部１９の上記の第１及び第２のアナログＳＷをスイッチング制御する。１／２Ｈシフトレジスタ２０Ａ及び２０Ｂは、ダイナミック型で実現できる。その方が面積的にも小型化可能である。１／２Ｈシフトレジスタ２０Ａ及び２０Ｂは、アナログＳＷ及びプリチャージ部１９内のアナログＳＷと共に、本発明のテスト信号選択出力手段を構成している。

アンプ２１Ａ及び２１Ｂは、アナログＳＷ及びプリチャージ部１９の上記の第１及び第２のアナログＳＷを通して出力される画素読み出し信号を、それぞれ外部の負荷の影響を受けずに外部へ出力するためにインピーダンス変換を行うゲイン１のバッファアンプである。このアンプ２１Ａ及び２１Ｂは、本発明の外部出力手段を構成しており、図３に示すような、帯域１０ＭＨｚ程度のＣＭＯＳによる差動アンプを用いたボルテージフォロワで性能上は問題ない。

上記のアナログＳＷ及びプリチャージ部１９と、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂとは、アンプ２１Ａ及び２１Ｂと共に、画素テスト時に画素１２の画素電極ＰＥへの駆動電圧を読み出すときの読み出し速度を高速にするための、本発明の要部の読み出し回路部を構成している。

図３は、図１中のアナログＳＷ及びプリチャージ部１９及びその周辺回路の一実施の形態の回路系統図を示す。図３中、図１と同一構成部分には同一符号を付し、その説明を省略する。

図３において、アナログＳＷ及びプリチャージ部１９内には、ｋ本のデータ線Ｄ1+〜Ｄk+のうち奇数番目のｋ／２本のデータ線Ｄ(2M-1)+（ただし、Ｍ＝１〜ｋ）に別々に接続された全部でｋ／２個の第１のアナログＳＷが設けられている。このｋ／２個の第１のアナログＳＷのうち、互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタＴr１０及びＮＭＯＳトランジスタＴr１１は、それぞれのドレインがデータ線Ｄ1+に接続された１番目の第１のアナログＳＷを構成している。また、互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタＴr１２及びＮＭＯＳトランジスタＴr１３は、それぞれのドレインがデータ線Ｄ(k-1)+に接続されたｋ／２番目の第１のアナログＳＷを構成している。図示を省略したが、２番目から（ｋ−１）／２番目の第１のアナログＳＷも、それぞれ同様に互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる。

ＰＭＯＳトランジスタＴr１０、Ｔr１２は、各ゲートに１／２Ｈシフトレジスタ２０Ａの端子Ｓ1Ｂ、ＳnＢから信号が供給されてスイッチング制御される。また、ＮＭＯＳトランジスタＴr１１、Ｔr１３は、各ゲートに１／２Ｈシフトレジスタ２０Ａの端子Ｓ1、Ｓnから信号が供給されてスイッチング制御される。１／２Ｈシフトレジスタ２０Ａは端子Ｓ1及びＳ1Ｂに互いに逆論理値の初段出力信号を出力し、同様に端子Ｓn及びＳnＢに互いに逆論理値の最終段出力信号を出力する。従って、１番目の第１のアナログＳＷを構成するＰＭＯＳトランジスタＴr１０及びＮＭＯＳトランジスタＴr１１は同時にオン又はオフに制御され、ｋ／２番目の第１のアナログＳＷを構成するＰＭＯＳトランジスタＴr１２及びＮＭＯＳトランジスタＴr１３も同時にオン又はオフに制御される。図示しない２番目から（ｋ−１）／２番目の第１のアナログＳＷも同様に１／２Ｈシフトレジスタ２０Ａの出力信号によりスイッチング制御される。

ＰＭＯＳトランジスタＴr１０及びＮＭＯＳトランジスタＴr１１の各ソース、及びＰＭＯＳトランジスタＴr１２及びＮＭＯＳトランジスタＴr１３の各ソースは、アンプ２１Ａの非反転入力端子に接続された入力信号線（横信号線）Ｎ１に接続されている。これにより、画素テスト時に１／２Ｈシフトレジスタ２０Ａの出力信号により、アナログＳＷ及びプリチャージ部１９のｋ／２個の第１のアナログＳＷが時分割的に順番にオン状態に制御されると、画素１２から読み出されたテスト信号がアナログＳＷ及びプリチャージ部１９内のオン状態の第１のアナログＳＷを通して入力信号線（横信号線）Ｎ１に供給され、更に外部負荷を駆動するためのアンプ２１Ａに入力される。

また、アナログＳＷ及びプリチャージ部１９内には、ｋ本のデータ線Ｄ1+〜Ｄk+のうち偶数番目のｋ／２本のデータ線Ｄ2Mに別々に接続された全部でｋ／２個の第２のアナログＳＷが設けられている。このｋ／２個の第２のアナログＳＷのうち、互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタＴr１８及びＮＭＯＳトランジスタＴr１９は、それぞれのドレインがデータ線Ｄ2+に接続された１番目の第２のアナログＳＷを構成している。また、互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタＴr２０及びＮＭＯＳトランジスタＴr２１は、それぞれのドレインがデータ線Ｄk+に接続されたｋ／２番目の第２のアナログＳＷを構成している。図示を省略したが、２番目から（ｋ−１）／２番目の第２のアナログＳＷも、それぞれ同様に互いのドレイン同士及びソース同士が接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなる。

ＰＭＯＳトランジスタＴr１８、Ｔr２０は、各ゲートに１／２Ｈシフトレジスタ２０Ｂの端子ＳＳ1Ｂ、ＳＳnＢから信号が供給されてスイッチング制御される。また、ＮＭＯＳトランジスタＴr１９、Ｔr２１は、各ゲートに１／２Ｈシフトレジスタ２０Ｂの端子ＳＳ1、ＳＳnから信号が供給されてスイッチング制御される。１／２Ｈシフトレジスタ２０Ｂは端子ＳＳ1及びＳＳ1Ｂに互いに逆論理値の初段出力信号を出力し、同様に端子ＳＳn及びＳＳnＢに互いに逆論理値の最終段出力信号を出力する。従って、１番目の第２のアナログＳＷを構成するＰＭＯＳトランジスタＴr１８及びＮＭＯＳトランジスタＴr１９は同時にオン又はオフに制御され、ｋ／２番目の第２のアナログＳＷを構成するＰＭＯＳトランジスタＴr２０及びＮＭＯＳトランジスタＴr２１も同時にオン又はオフに制御される。図示しない２番目から（ｋ−１）／２番目の第２のアナログＳＷも同様に１／２Ｈシフトレジスタ２０Ｂの出力信号によりスイッチング制御される。

ＰＭＯＳトランジスタＴr１８及びＮＭＯＳトランジスタＴr１９の各ソース、及びＰＭＯＳトランジスタＴr２０及びＮＭＯＳトランジスタＴr２１の各ソースは、アンプ２１Ｂの非反転入力端子に接続された入力信号線（横信号線）Ｎ２に接続されている。これにより、画素テスト時に１／２Ｈシフトレジスタ２０Ｂの出力信号により、アナログＳＷ及びプリチャージ部１９のｋ／２個の第２のアナログＳＷが時分割的に順番にオン状態に制御されると、画素１２から読み出されたテスト信号がアナログＳＷ及びプリチャージ部１９内のオン状態の第２のアナログＳＷを通して入力信号線（横信号線）Ｎ２に供給され、更に外部負荷を駆動するためのアンプ２１Ｂに入力される。

アンプ２１Ａの入力信号線（横信号線）Ｎ１にソースが接続された、ＮＭＯＳトランジスタＴr１４、ＰＭＯＳトランジスタＴr１５、ＮＭＯＳトランジスタＴr１６、ＰＭＯＳトランジスタＴr１７はプリチャージ用のトランジスタである。信号線Ｖ１にゲートが接続されたＮＭＯＳトランジスタＴr１４及びＴr１６と、信号線Ｖ２にゲートが接続されたＰＭＯＳトランジスタＴr１５及びＴr１７とは、ソースフォロワとして別々に動作し、ＮＭＯＳによるソースフォロワ又はＰＭＯＳによるソースフォロワで最適なプリチャージを行う構成となっている。

同様に、アンプ２１Ｂの入力信号線Ｎ２にソースが接続された、ＮＭＯＳトランジスタＴr２２、ＰＭＯＳトランジスタＴr２３、ＮＭＯＳトランジスタＴr２４、ＰＭＯＳトランジスタＴr２５はプリチャージ用のトランジスタである。信号線ＶＶ１にゲートが接続されたＮＭＯＳトランジスタＴr２２及びＴr２４と、信号線ＶＶ２にゲートが接続されたＰＭＯＳトランジスタＴr２３及びＴr２５とは、ソースフォロワとして別々に動作し、ＮＭＯＳによるソースフォロワ又はＰＭＯＳによるソースフォロワで最適なプリチャージを行う構成となっている。

ここで、信号線ＶＶ１及びＶＶ２に供給されるゲート制御信号と、信号線Ｖ１及びＶ２に供給されるゲート制御信号とは、プリチャージの動作のタイミングとＮＭＯＳトランジスタによるプリチャージかＰＭＯＳトランジスタによるプリチャージかを決定する信号であり、互いに異なる電圧と波形とされている。なお、本実施の形態では、アナログＳＷ及びプリチャージ部１９内のプリチャージ部はゲート線毎に設けているため、ゲート素子を小さくすることができる。

画素１２の高速読み出しを行うためには、画素読み出し電圧が読み出し時に前の状態から電圧Ｖrに変化するときの変化電圧Ｖrの値ができるだけ小さいことが望ましく、そのためにプリチャージを行う。従って、プリチャージの電圧は、画素１２に書き込まれた電圧に近い電圧に設定する。本実施の形態では画素１２内で正極性映像信号電圧と負極性映像信号電圧とを切り替える関係で、ランプ信号の初期電圧に近い電圧（ＶＤＤに近い電圧、又はＧＮＤレベルに近い電圧）に設定することが通常動作時は考えられる。よって、本実施の形態では、画素１２に書き込まれた電圧がＶＤＤに近い電圧の場合は、ハイレベルのプリチャージを行い、画素１２に書き込まれた電圧がＧＮＤレベルに近い電圧の場合は、ローレベルのプリチャージを行う。

本実施の形態では、これらのプリチャージを行うため、図３に示すように、ＮＭＯＳトランジスタＴr１４、Ｔr１６、Ｔr２２及びＴr２４、並びにＰＭＯＳトランジスタＴr１５、Ｔr１７、Ｔr２３及びＴr２５によるソースフォロワの出力形式で画素毎にトランジスタを配置することで短時間でのプリチャージが可能となるような構成をとっている。

ここで、ＶＤＤに近いハイレベルのプリチャージを行う場合は、ソースフォロワを構成するＮＭＯＳトランジスタＴr１４、Ｔr１６、Ｔr２２、Ｔr２４がオン状態に制御されて、入力信号線（横信号線）Ｎ１、Ｎ２を次式によるプリチャージ電圧Ｖprhでプリチャージする。

Ｖprh＝ＶＤＤ−Ｖthn （３）
ただし、（３）式中、ＶthnはＮＭＯＳトランジスタＴr１４、Ｔr１６、Ｔr２２、Ｔr２４の閾値電圧である。

一方、ＧＮＤレベルに近いローレベルのプリチャージを行う場合は、ソースフォロワを構成するＰＭＯＳトランジスタＴr１５、Ｔr１７、Ｔr２３、Ｔr２５がオン状態に制御されて、入力信号線（横信号線）Ｎ１、Ｎ２を次式によるプリチャージ電圧Ｖprlでプリチャージする。

Ｖprl＝０＋Ｖthp （４）
ただし、（４）式中、ＶthpはＰＭＯＳトランジスタＴr１５、Ｔr１７、Ｔr２３、Ｔr２５の閾値電圧である。

これらのプリチャージ電圧Ｖprh及びＶprlは、ＮＭＯＳトランジスタＴr１４、Ｔr１６、Ｔr２２及びＴr２４、ＰＭＯＳトランジスタＴr１５、Ｔr１７、Ｔr２３及びＴr２５の基板効果により変動するが、最終的にはトランジスタのサブスレッショルド領域の閾値電圧Ｖthには近づく。

次に、プリチャージ制御回路について説明する。アナログＳＷ及びプリチャージ部１９でプリチャージする一定電圧を外部からコントロールすることも可能であるが、装置内部の電源から作るプリチャージ制御回路について説明する。

図４は、プリチャージ制御回路の一実施の形態の回路図を示す。同図において、電源電圧ＶＤＤの電源端子は抵抗Ｒ１を介してソース接地のＮＭＯＳトランジスタＴr３１のドレインに接続され、また、第１の外部電圧入力端子は抵抗Ｒ２を介してＮＭＯＳトランジスタＴr３１のドレインに接続されている。ＮＭＯＳトランジスタＴr３１のドレインと抵抗Ｒ１及びＲ２との接続点は図３に示した信号線Ｖ１に接続されている。

また、電源電圧ＶＤＤの電源端子はＰＭＯＳトランジスタＴr３２のドレイン・ソースを通して抵抗Ｒ３とＲ４の接続点に接続されている。抵抗Ｒ３の他端は接地され、抵抗Ｒ４の他端は第２の外部電圧入力端子に接続されている。ＰＭＯＳトランジスタＴr３２のドレインと抵抗Ｒ３及びＲ４との接続点は図３に示した信号線Ｖ２に接続されている。

図４の構成のプリチャージ制御回路は、プリチャージ電圧が厳密ではなく、できる限りランプ信号電圧のハイレベル及びローレベルの電圧（初期電圧）を簡易的に生成することを意図した回路である。

図３のＮＭＯＳトランジスタＴr１４及びＴr１６でハイレベルのプリチャージを行う場合は、図４のＮＭＯＳトランジスタＴr３１をオフ状態にする。具体的にはＮＭＯＳトランジスタＴr３１のゲートに印加するプリチャージ制御信号pr1をローレベルとしてＮＭＯＳトランジスタＴr３１をオフ状態とする。このときの信号線Ｖ１へ出力される電圧供給信号Ｖ01は次式で表される。

Ｖ01＝｛（ＶＤＤ−Ｖin1）／（Ｒ2＋Ｒ1｝×Ｒ2＋Ｖin1 （５）
ただし、（５）式中Ｖin1は第１の外部電圧入力端子から入力される入力電圧、Ｒ1、Ｒ2は抵抗Ｒ１、Ｒ２の抵抗値である。これにより、ＮＭＯＳトランジスタＴr１４及びＴr１６がそれぞれオン状態に制御される。

ＮＭＯＳトランジスタＴr１４及びＴr１６によるハイレベルのプリチャージをオフ状態にするには、プリチャージ制御信号pr1をハイレベルとしてＮＭＯＳトランジスタＴr３１をオン状態として、電圧供給信号Ｖ01をほぼ０Ｖとする。これにより、ＮＭＯＳトランジスタＴr１４及びＴr１６がそれぞれオフ状態に制御され、ソースフォロワが動作しないようにされる。

一方、ＰＭＯＳトランジスタＴr１５及びＴr１７でローレベルのプリチャージを行う場合は、図４のＰＭＯＳトランジスタＴr３２をオフ状態にする。具体的にはＰＭＯＳトランジスタＴr３２のゲートに印加するプリチャージ制御信号pr2をハイレベルとしてＰＭＯＳトランジスタＴr３２をオフ状態とする。このときの信号線Ｖ２へ出力される電圧供給信号Ｖ02は次式で表される。

Ｖ02＝｛（Ｖin2−０）／（Ｒ4＋Ｒ3｝×Ｒ3 （６）
ただし、（６）式中Ｖin2は第２の外部電圧入力端子から入力される入力電圧、Ｒ3、Ｒ4は抵抗Ｒ３、Ｒ４の抵抗値である。これにより、ＰＭＯＳトランジスタＴr１５及びＴr１７がそれぞれオン状態に制御される。

ＰＭＯＳトランジスタＴr１５及びＴr１７によるローレベルのプリチャージをオフ状態にするには、プリチャージ制御信号pr2をローレベルとしてＰＭＯＳトランジスタＴr３２をオン状態として、電圧供給信号Ｖ02をほぼＶＤＤとする。これにより、ＰＭＯＳトランジスタＴr１５及びＴr１７がそれぞれオフ状態に制御され、ソースフォロワが動作しないようにされる。

なお、図３の信号線ＶＶ１及びＶＶ２にも、図４と同様回路構成のプリチャージ制御回路から電圧供給信号が供給されて、ＮＭＯＳトランジスタＴr２２及びＴr２４によるハイレベルのプリチャージ、又はＰＭＯＳトランジスタＴr２３及びＴr２５によるローレベルのプリチャージが行われる。

次に、図２に示した回路構成の画素１２の画素テスト時に、テスト信号を各画素１２に書き込んだ後、各画素１２からテスト信号を読み出す時の動作について説明する。

画素１２からテスト信号を読み出す時には、画素１２への信号書き込み時に用いた図１のアナログＳＷ１７をオフとし、書き込み側の回路を切り離す。これはテスト信号読み出し時に、書き込み側の回路や配線が容量負荷となって高速読み出しに影響がでることを防止するためである。

一方、垂直駆動回路部１８Ａ及び１８Ｂから行走査線Ｇ1〜Ｇjに対し１Ｈ周期で１本ずつ行走査線に行選択信号を供給して行選択を行い、かつ、同じラインのｋ個の画素１２に対してハイレベルの制御信号sw2を供給する。この制御信号sw2は行選択信号と同じ信号である。これにより、選択された１ラインのｋ個の画素１２内の図２のＮＭＯＳトランジスタＴr８がオン状態にされ、その画素の画素電極ＰＥに印加されるテスト信号電圧がトランジスタＴr８のドレイン・ソースを通してデータ線Ｄ+に読み出される。ここで、データ線Ｄ+の負荷容量をＣＬ1、画素１２内のトランジスタＴr３、Ｔr４及びＴr７からなるソースフォロワ回路の電流をＩs、テスト信号電圧をデータ線に読み出した場合の変化電圧をＶrとすると、立ち上がり時間Ｔrは次式で表される。

Ｔr＝ＣＬ１×Ｖr／Ｉs （７）
一例として、上記の負荷容量ＣＬ1を１ｐＦ、ソースフォロワ回路の電流Ｉsを１０μＡ、変化電圧をＶrを３Ｖであるものとすると、上記の立ち上がり時間Ｔrは（７）式から０.３μｓとなる。この場合、画素１２からデータ線Ｄ+への読み出し時間は０.３μｓは必要になる。

次に、データ線Ｄ+へ読み出された信号をアナログＳＷ及びプリチャージ部１９のアナログＳＷをオン状態として、プリチャージを行わずアンプ２１Ａ、２１Ｂの入力信号線（横信号線）に入力した時のアンプ２１Ａ、２１Ｂの入力端での信号の立ち上がり時間Ｔrh2は、入力信号線Ｎ１、Ｎ２を画素１２内のソースフォロワ回路で駆動する場合を考えると、次式で表される。

Ｔrh2＝（ＣＬ１＋ＣＬ５）×Ｖr／Ｉs （８）
ただし、（８）式中、ＣＬ５は入力信号線（横信号線）の負荷容量である。

すなわち、アンプ２１Ａ及び２１Ｂの出力インピーダンスを充分下げることでそれ以降のパッド（ＰＡＤ）、テスタ負荷などの容量を高速に駆動することが可能となるため、画素１２の読み出し信号のアンプ２１Ａ、２１Ｂの入力端での立ち上がり時間Ｔrh2は、（ＣＬ１＋ＣＬ５）が３ｐＦ程度であれば、（８）式から１μｓ程度となる。この立ち上がり時間Ｔrh2は従来に比べて約１／３である。この読み出し部を複数系統に増やすことで、負荷容量ＣＬ５の容量値が小さくなり、立ち上がり時間Ｔrh2は負荷容量ＣＬ１を駆動する動作時間に近づき、より一層高速読み出しが可能になる。なお、負荷容量ＣＬ５を小さくするため、アナログＳＷ及びプリチャージ部１９を構成するトランジスタのゲート幅をできる限り小さくして、配線容量も可能な限り小さくできるように配線幅を細くしている。

ここで、本実施の形態ではアナログＳＷ及びプリチャージ部１９によりプリチャージを行いながら、テスト信号の読み出しを高速に行うものである。プリチャージの目的は、画素読み出し電圧が読み出し前の状態から電圧Ｖrに変化するときの変化電圧Ｖrの値をできるだけ小さくして画素１２の高速読み出しを行うためである。プリチャージの結果、（８）式の立ち上がり時間Ｔrh2は、次式で表される。

Ｔrh2＝（ＣＬ１＋ＣＬ５）×（Ｖr−Ｖpr）／Ｉs （９）
ただし、（９）式中、Ｖprはプリチャージ電圧を示す。

（９）式から分かるように、立ち上がり時間Ｔrh2は、プリチャージ電圧Ｖprにより、（８）式の値より一層短くすることができる（すなわち、より高速な読み出しができる）。更に、本実施の形態では、プリチャージ電圧Ｖprは画素１２内のソースフォロワ回路よりも低インピーダンスの、ＮＭＯＳトランジスタＴr１４、Ｔr１６、Ｔr２２及びＴr２４や、ＰＭＯＳトランジスタＴr１５、Ｔr１７、Ｔr２３、Ｔr２５によるソースフォロワ形式の回路で出力されるため、より高速な読み出しが可能となっている。

次に、テスト信号としてＶＤＤレベルに近い既知のレベルのテスト信号が書き込まれたときのテスト信号読み出し時の図３の回路の動作について、図５のタイミングチャートを併せ参照して説明する。

１／２Ｈシフトレジスタ２０Ａ及び２０Ｂは、図５（Ｂ）に示すスタートパルスＳＴＡを同図（Ａ）に示すシフトクロックＳＣＫに同期して順次シフトする。これにより、まず、１／２Ｈシフトレジスタ２０Ａは図５（Ｃ）に示すように、時刻ｔ１から時刻ｔ３までの期間、シフトしたハイレベルのスタートパルスを第１の正極性出力端子Ｓ1から出力すると共に、このスタートパルスと逆極性のローレベルのパルスを第１の負極性出力端子Ｓ1Bから出力し、トランジスタＴr１０及びＴr１１からなる１番目の第１のアナログＳＷをオンとする。

また、上記の時刻ｔ１から時刻ｔ３までの期間のうち時刻ｔ１から時刻ｔ２までの前半期間では、図４のプリチャージ制御信号pr1が図５（Ｈ）に示すようにローレベルとされる一方、プリチャージ制御信号pr2が図５（Ｉ）に示すようにローレベル固定とされる。これにより、前述したように信号線Ｖ１にゲートが接続されたＮＭＯＳトランジスタＴｒ１４及びＴｒ１６等のゲートに（５）式に示したハイレベルの電圧が供給されて、入力信号線Ｎ１に（３）式に示したハイレベルのプリチャージ電圧Ｖprhが供給されると共に、信号線Ｖ２に図５（Ｇ）に示すようにハイレベルの信号が供給され、ＰＭＯＳトランジスタＴｒ１５及びＴｒ１７をオフとし、ローレベルのプリチャージがオフ状態とされる。従って、時刻ｔ１から時刻ｔ２までの前半期間は、図５（Ｆ）にハイレベルで模式的に示すようにプリチャージ期間である。この前半期間では入力信号線Ｎ１の電位は図５（Ｊ）に示すようにプリチャージ電圧Ｖprhになる。

続いて、上記の時刻ｔ１から時刻ｔ３までの期間のうち時刻ｔ２から時刻ｔ３までの後半期間では、プリチャージ制御信号pr1が図５（Ｈ）に示すようにハイレベルとされて信号線Ｖ１にゲートが接続されたＮＭＯＳトランジスタＴｒ１４及びＴｒ１６等がオフとされ、ハイレベルのプリチャージがオフ状態とされると共に、ローレベルのプリチャージ制御信号pr2により引き続きローレベルのプリチャージがオフ状態とされる。

この時刻ｔ２から時刻ｔ３までの後半期間では、オン状態にある１番目の第１のアナログＳＷ（Ｔr１０、Ｔr１１）及び入力信号線Ｎ１を通して、選択された１ラインのｋ個の画素１２のうち１番目の画素１２からデータ線Ｄ1+に読み出されたテスト信号がアンプ２１Ａに印加され、ここで増幅された後外部へ出力される。従って、時刻ｔ２から時刻ｔ３までの後半期間は、図５（Ｆ）にローレベルで模式的に示すように読み出し期間である。この後半期間では入力信号線Ｎ１の電位は図５（Ｊ）に示すように、プリチャージ電圧から画素読み出しテスト信号電圧に収束する。

続いて、１／２Ｈシフトレジスタ２０Ａは図５（Ｅ）に示すように、時刻ｔ３から時刻ｔ５までの期間、シフトしたハイレベルのスタートパルスＳＴＡを第２の正極性出力端子Ｓ2（図示せず）から出力すると共に、このスタートパルスと逆極性のローレベルのパルスを第２の負極性出力端子Ｓ2B（図示せず）から出力し、２番目の第１のアナログＳＷ（図示せず）をオンとする。

また、上記の時刻ｔ３から時刻ｔ５までの期間のうち時刻ｔ３から時刻ｔ４までの前半期間では図４のプリチャージ制御信号pr1が図５（Ｈ）に示すようにローレベルとされ、かつ、プリチャージ制御信号pr2が図５（Ｉ）に示すようにローレベルとされ、時刻ｔ１から時刻ｔ２までの期間と同様に、プリチャージ電圧Ｖprhのハイレベルのプリチャージを行う。従って、時刻ｔ３から時刻ｔ４までの前半期間は、図５（Ｆ）にハイレベルで模式的に示すようにプリチャージ期間である。この前半期間では入力信号線Ｎ１の電位は図５（Ｊ）に示すようにプリチャージ電圧Ｖprhになる。

続いて、上記の時刻ｔ３から時刻ｔ５までの期間のうち時刻ｔ４から時刻ｔ５までの後半期間では、プリチャージ制御信号pr1が図５（Ｈ）に示すようにハイレベルとされ、かつ、プリチャージ制御信号pr2が図５（Ｉ）に示すようにローレベルとされ、時刻ｔ２から時刻ｔ３までの期間と同様に、画素読み出しが行われる。この時刻ｔ４から時刻ｔ５までの図５（Ｆ）にローレベルで模式的に示す画素読み出し期間では、オン状態にある２番目の第１のアナログＳＷ（図示せず）及び入力信号線Ｎ１を通して、選択された１ラインのｋ個の画素１２のうち３番目の画素１２からデータ線Ｄ3+に読み出されたテスト信号がアンプ２１Ａに印加され、ここで増幅された後外部へ出力される。時刻ｔ４から時刻ｔ５までの画素読み出し期間では入力信号線Ｎ１の電位は図５（Ｊ）に示すように、プリチャージ電圧から画素読み出しテスト信号電圧に収束する。

以下、上記と同様の動作が選択された１ラインの各画素１２のうち奇数番目の画素から順次にテスト信号の読み出しが行われ、更に次のライン以降の奇数番目の各画素に対しても同様のテスト信号の読み出しが行われる。

一方、１／２Ｈシフトレジスタ２０Ｂからも上記と同様に、アナログＳＷ及びプリチャージ部１９の偶数番目のデータ線Ｄ2+〜Ｄk+に接続されたｋ／２個の第２のアナログＳＷに対して順次にオンとする制御信号が出力されると共に、プリチャージ後に選択された画素１２からデータ線Ｄ2+〜Ｄk+のうち対応するデータ線に読み出されたテスト信号が、オン状態とされている第２のアナログＳＷ及び入力信号線Ｎ２を介してアンプ２１Ｂへ出力される。これにより、アンプ２１Ａの出力と同時に、アンプ２１Ｂからは上記と同様にして偶数番目のデータ線Ｄ2+〜Ｄk+へ順次に読み出された画素１２からのテスト信号が出力される。

なお、テスト信号としてＧＮＤレベルに近い既知のレベルのテスト信号を書き込んだときのテスト信号読み出し時には、プリチャージ期間では信号線Ｖ２、ＶＶ２にローレベルの信号を供給し、かつ、信号線Ｖ１、ＶＶ１はローレベル固定とすることで、ローレベルのプリチャージを行う。続く画素読み出し期間では信号線Ｖ２、ＶＶ２にハイレベルの信号を供給してローレベルのプリチャージをオフとし、かつ、アナログＳＷ及びプリチャージ部１９内の順次にオン状態とした第１及び第２のアナログＳＷを通して画素１２からのテスト信号をアンプ２１Ａ及び２１Ｂへ読み出す。このプリチャージ期間及び画素読み出し期間の動作を交互に繰り返す。

このようにして、本実施の形態の液晶表示装置１０によれば、従来に比べて画素１２からテスト信号を高速に読み出すことができ、テスト時間を短縮することができる。また、プリチャージを行うことにより、テスト信号の読み出しを一層高速化することができる。

ところで、本実施の形態の液晶表示装置１０では、通常動作時にもプリチャージを行うか否かを選択することが可能であり、図６に示すような４つのモードのうちのいずれか一のモードを選択して動作をする。

図６において、「テスト時プリチャージ無」のモードは、プリチャージ制御信号pr1をハイ（Ｈ）レベル、pr2をロー（Ｌ）レベルとし、アナログＳＷ及びプリチャージ部１９内のプリチャージ回路をオフとし、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂはそれぞれシフト動作を行って、アナログＳＷ及びプリチャージ部１９内のアナログＳＷを順次にオン（ＯＮ）とする動作モードである。この「テスト時プリチャージ無」のモードでは、立ち上がり時間Ｔrh2は（８）式で表され、画素１２からテスト信号を従来に比べて高速に読み出すことが可能である。

また、図６において、「テスト時プリチャージ有」のモードは、図５のタイミングチャート等と共に説明したテスト時にプリチャージを行うモードである。前述したハイレベルのプリチャージは、図６では「ＮＭＯＳプリチャージ」として示してあり、プリチャージ制御信号pr1及びpr2をローレベルとし、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂをそれぞれシフト動作を行わせる。また、前述したローレベルのプリチャージは、図６では「ＰＭＯＳプリチャージ」として示してあり、プリチャージ制御信号pr1及びpr2をハイレベルとし、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂをそれぞれシフト動作させる。この「テスト時プリチャージ有」のモードでは、立ち上がり時間Ｔrh2は（９）式で表され、画素１２からテスト信号を「テスト時プリチャージ無」のモードに比べて高速に読み出すことが可能である。

また、図６に示す「通常動作プリチャージ無」のモードは、従来の読み出し動作のモードで、プリチャージ制御信号pr1をハイレベル、pr2をローレベルとし、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂはそれぞれシフト動作させないことで、アナログＳＷ及びプリチャージ部１９を非動作とする動作モードである。

また、図６に示す「通常動作プリチャージ有」のモードは、プリチャージ制御信号pr1及びpr2をローレベルとして行う「ＮＭＯＳプリチャージ」と、プリチャージ制御信号pr1及びpr2をハイレベルとして行う「ＰＭＯＳプリチャージ」の一方を選択できる。この「通常動作プリチャージ有」のモードでは、「ＮＭＯＳプリチャージ」及び「ＰＭＯＳプリチャージ」のいずれの場合も、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂはシフト動作させず、アナログＳＷ及びプリチャージ部１９内のアナログＳＷは通常読み出しのブランキングにあたるランプ信号線を用いた書き込み動作の前の短期間にのみオン状態とし、画素１２への映像信号書き込み前の時間にアナログＳＷを通してデータ線Ｄ＋をプリチャージする。従って、通常読み出しでのプリチャージの使用とテスト時のプリチャージの使用方法は基本的に異なる。テスト時のプリチャージは画素読み出し周期でプリチャージを行うため、高速動作が重要となる。

なお、本発明は以上の実施の形態に限定されるものではなく、例えば１／２Ｈシフトレジスタ２０Ａ及び２０Ｂには複数本のデータ線毎に交互に接続してもよい。また、読み出し側データ線に接続する画素は１ライン飛ばしして、画素の左右のデータ線に交互に接続することも可能である。更に、読み出し側データ線はＤ+でなくＤ-となるように画素回路を構成することも勿論可能である。

また、読み出し回路部のシフトレジスタは図１では２系統としたが、シフトレジスタの段数を減らして３系統以上としてもよく、その場合はアンプの個数も増やす必要があるが、アンプの入力信号線（横信号線）の負荷容量を実施形態よりも減らすことが可能となり、より高速な読み出しが可能となる。

すなわち、本発明は、１／２Ｈシフトレジスタ２０Ａ及び２０Ｂのようなスイッチング信号を別々に生成するスイッチング信号生成手段をＮ個（Ｎは２以上の自然数）設け、更にそのＮ個のスイッチング信号により、Ｎ組のアナログスイッチ手段を各組毎に別々に、かつ、画素１２から読み出されるテスト信号を画素単位で順次に選択させる構成を含む。ここで、上記のＮ個のアナログスイッチ手段は、テスト信号が画素１２から出力されるｋ本のデータ線Ｄ+又はＤ-をＮ組に分割したとき、分割した各組のデータ線に別々に接続される。

また更に、上記の実施の形態ではアナログＳＷ及びプリチャージ部１９によりプリチャージを行うことで画素１２の高速な読み出し動作を可能としているが、プリチャージ部を設けなくてもある程度の高速読み出しは可能である。

また、上記の実施の形態では、立ち上がり時間についてのみ検討しており、立下り時間については検討していないが、立下り時間は画素１２内のソースフォロワのＰＭＯＳトランジスタＴr４、Ｔr６の出力インピーダンスで決まり、立ち上がり時間は画素１２内のソースフォロワの定電流によって決まるため、立ち上がり時間の方が遅くなる。

１０ 液晶表示装置
１１ 表示部
１２ 画素
１３ シフトレジスタ
１４ ラッチ回路
１５ コンパレータ
１６ 水平駆動回路部
１７ アナログスイッチ（ＳＷ）
１８Ａ、１８Ｂ 垂直駆動回路部
１９ アナログスイッチ（ＳＷ）及びプリチャージ部
２０Ａ、２０Ｂ １／２Ｈシフトレジスタ
２１Ａ、２１Ｂ アンプ
Ｔr１、Ｔr２ 画素選択用ＮＭＯＳトランジスタ
Ｔr３〜Ｔr６ ソースフォロワ回路用ＰＭＯＳトランジスタ
Ｔr７ 定電流用トランジスタ
Ｔr８ 画素読み出し用ＮＭＯＳトランジスタ
Ｔr１０、Ｔr１２、Ｔr１８、Ｔr２０ アナログＳＷ用ＰＭＯＳトランジスタ
Ｔr１１、Ｔr１３、Ｔr１９、Ｔr２１ アナログＳＷ用ＮＭＯＳトランジスタ
Ｔr１４、Ｔr１６、Ｔr２２、Ｔr２４ プリチャージ用ＮＭＯＳトランジスタ
Ｔr１５、Ｔr１７、Ｔr２３、Ｔr２５ プリチャージ用ＰＭＯＳトランジスタ
Ｔr３１ プリチャージ制御回路用ＮＭＯＳトランジスタ
Ｔr３２ プリチャージ制御回路用ＰＭＯＳトランジスタ
Ｃ１、Ｃ２ 保持容量
Ｇ1〜Ｇj 行走査線（ゲート線）
Ｄ1+〜Ｄk+、Ｄ+、Ｄ1-〜Ｄk-、Ｄ- データ線（列信号線）
ＬＣ 液晶表示素子
ＰＥ 画素電極
ＬＣＭ 液晶層
ＣＥ 共通電極

Claims (3)

1. ２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とが交差する交差部に配置された複数の画素からなる表示部と、
   前記複数組のデータ線に、ｍビット（ｍは２以上の自然数）のデジタル画像データをデジタル−アナログ変換して得たアナログ映像信号電圧をサンプリング出力するＤＡ変換手段と、
   １垂直走査期間内で前記複数の行走査線のすべてに行選択信号を供給し、かつ、前記複数の行走査線に対して１本ずつ１水平走査期間毎に前記行選択信号を供給して各ラインの複数の前記画素を選択する垂直駆動手段と、
   前記複数の画素にそれぞれ接続された各組の前記２本のデータ線のうちどちらか一方のデータ線へ読み出された、前記複数の画素のうち同じ前記行走査線に接続された１行の２以上の画素からのテスト信号を順次選択して出力する動作を、行単位で前記複数の画素に対して繰り返すテスト信号選択出力手段と、
   前記テスト信号選択出力手段により選択された前記テスト信号を外部へ出力する外部出力手段と、を有し、
   複数の前記画素のそれぞれは、
   離間対向して配置された画素電極と共通電極との間に液晶層が充填封止された液晶表示素子と、
   前記一方のデータ線の前記正極性のアナログ映像信号電圧をサンプリングして第１の保持容量に保持する第１のサンプリング及び保持手段と、
   前記他方のデータ線の前記負極性のアナログ映像信号電圧をサンプリングして第２の保持容量に保持する第２のサンプリング及び保持手段と、
   前記第１の保持容量に保持された前記正極性のアナログ映像信号電圧と前記第２の保持容量に保持された前記負極性のアナログ映像信号電圧とを垂直走査周期より短い周期で交互に切り換えて前記画素電極に印加する電圧切換印加手段と、
   前記画素電極に印加される前記正極性又は負極性のアナログ映像信号電圧を、前記２本のデータ線のうちどちらか一方の前記データ線へ読み出し出力する画素信号読み出し手段とを備え、
   画素テスト時は前記第１及び第２の保持容量に前記アナログ映像信号電圧として前記テスト信号を保持した後、前記第１及び第２のサンプリング及び保持手段と前記２本のデータ線との接続を切り離した状態で、前記画素信号読み出し手段により前記画素電極に印加される前記テスト信号を前記データ線へ読み出し出力することを特徴とする液晶表示装置。
2. 前記テスト信号選択出力手段により、前記複数の画素のうち同じ前記行走査線に接続された１行の２以上の画素からのテスト信号を順次選択する際に、各画素のテスト信号読み出し直前毎に前記外部出力手段の入力信号線の負荷容量を一定電圧にプリチャージするプリチャージ手段を更に有することを特徴とする請求項１記載の液晶表示装置。
3. 前記テスト信号選択出力手段は、
   Ｎ個（Ｎは２以上の自然数）のスイッチング信号を別々に生成するＮ個のスイッチング信号生成手段と、
   前記テスト信号が読み出される複数の前記一方のデータ線をＮ組に分割したとき、分割した各組の前記一方のデータ線に別々に接続されたＮ組のアナログスイッチ手段と、
   を有し、前記Ｎ個のスイッチング信号により、前記Ｎ組のアナログスイッチ手段を各組毎に別々に、かつ、前記画素から前記一方のデータ線を介して出力される前記テスト信号を画素単位で順次に選択するようにスイッチング制御することを特徴とする請求項１又は２記載の液晶表示装置。

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