JP2013150349A - 回路基板 - Google Patents

Abstract

【課題】良好な高周波特性を得ることができ、かつ小型化可能な回路基板を提供すること。
【解決手段】本発明は、導体層４０、４２、４４、４６、４８及び５０と絶縁層３０、３２、３４、３６及び３８とが積層されて形成された積層基板２８と、積層基板２８に形成されたアンテナ端子と積層基板２８に内蔵された送信フィルタチップ１０ａ及び受信フィルタチップ１０ｂと、送信フィルタチップ１０ａ及び受信フィルタチップ１０ｂを積層基板２８の厚さ方向に投影して形成される投影領域１０ｃ及び１０ｄと少なくとも一部が重なるように積層基板２８の上面に設けられ、かつ送信フィルタチップ１０ａ及び受信フィルタチップ１０ｂ並びにアンテナ端子と接続されたチップ部品１２ａ及び１４ａと、を具備する回路基板である。
【選択図】図３

Description

本発明は回路基板に関する。

高周波特性に優れたフィルタとして、弾性表面波（Surface Acoustic Wave：ＳＡＷ）フィルタ、圧電薄膜共振器（Film Bulk Acoustic Resonator：ＦＢＡＲ）フィルタ等の弾性波フィルタがある。携帯電話等の移動体通信端末の普及に伴い、弾性波フィルタを含む部品の小型化が要求されている。小型化のため、弾性波フィルタと、例えばパワーアンプ、ＩＣ（Integrated Circuit：集積回路）等の電子部品とを同一の基板に組み込んだ回路基板が利用される。特許文献１には基板の上面にＳＡＷフィルタチップを設け、基板の内部配線によりフィルタを形成する発明が開示されている。特許文献２には基板の上面にトランジスタ及びＳＡＷフィルタを設けた発明が記載されている。

特開２００１−１８９６０５号公報 特開２０１１−１７６０６１号公報

しかし、従来の技術では、弾性波フィルタと電子部品とを接続する配線が長くなる。この結果、インピーダンス整合が困難になり、またノイズの影響が増大する。この結果、弾性波フィルタの高周波特性が悪化することがあった。さらに回路基板を十分に小型化することも難しかった。本発明は上記課題に鑑み、良好な高周波特性を得ることができ、かつ小型化可能な回路基板を提供することを目的とする。

本発明は、導体層と絶縁層とが積層されて形成された積層基板と、前記積層基板に形成されたアンテナ端子と、弾性波フィルタが形成され、前記積層基板に内蔵されたフィルタチップと、前記フィルタチップを前記積層基板の厚さ方向に投影して形成される投影領域と少なくとも一部が重なるように前記積層基板の表面に設けられ、かつ前記フィルタチップ及び前記アンテナ端子と接続されたチップ部品と、を具備する回路基板である。

上記構成において、前記チップ部品の全体が前記投影領域の内側に位置する構成とすることができる。

上記構成において、複数の前記チップ部品の全体が前記投影領域の内側に位置する構成とすることができる。

上記構成において、前記フィルタチップと前記チップ部品とは、別のチップ部品を介さず直接接続されている構成とすることができる。

上記構成において、複数の前記フィルタチップは送信フィルタが形成された送信フィルタチップ、及び受信フィルタが形成された受信フィルタチップを含む構成とすることができる。

上記構成において、前記送信フィルタチップは送信ノードと共通ノードとの間に接続され、前記受信フィルタチップは受信ノードと前記共通ノードとの間に接続され、複数の前記チップ部品は、前記共通ノードと、アンテナとの間に接続される第１チップ部品、前記送信ノードと電子部品との間に接続される第２チップ部品、前記受信ノードと前記電子部品との間に接続される第３チップ部品を含み、前記第１チップ部品は、前記送信フィルタチップを前記積層基板の厚さ方向に投影して形成される第１投影領域、又は前記受信フィルタチップを前記積層基板の厚さ方向に投影して形成される第２投影領域と重なり、前記第２チップ部品は前記第１投影領域と重なり、前記第３チップ部品は前記第２投影領域と重なる構成とすることができる。

上記構成において、前記フィルタチップと前記チップ部品とを接続する配線のうち、前記積層基板の面方向に延びる第１配線は、前記積層基板の厚さ方向に延びる第２配線より短い構成とすることができる。

上記構成において、前記積層基板は金属からなるコアを含み、前記フィルタチップは前記コアに形成された開口部に内蔵されている構成とすることができる。

本発明によれば、良好な高周波特性を得ることができ、かつ小型化可能な回路基板を提供することができる。

図１（ａ）は弾性波フィルタを含むモジュールを例示する模式図である。図１（ｂ）はラダー型フィルタを例示する回路図である。 図２（ａ）は比較例に係る回路基板を例示する上面図である。図２（ｂ）は図２（ａ）のＢ−Ｂに沿った断面図である。 図３（ａ）は実施例１に係る回路基板を例示する上面図である。図３（ｂ）は図３（ａ）のＢ−Ｂに沿った断面図である。図３（ｃ）はチップ部品を例示する斜視図である。 図４（ａ）は実施例２に係る回路基板を例示する上面図である。図４（ｂ）は図４（ａ）のＢ−Ｂに沿った断面図である。 図５（ａ）は実施例３に係る回路基板を例示する上面図である。図５（ｂ）は図５（ａ）のＢ−Ｂに沿った断面図である。図５（ｃ）は実施例３の変形例に係る回路基板を例示する断面図である。 図６は実施例４に係る回路基板を例示する断面図である。

まず弾性波フィルタを含むモジュールについて説明する。図１（ａ）は弾性波フィルタを含むモジュールを例示する模式図である。

図１（ａ）に示すように、分波器１０は、例えばＳＡＷフィルタである送信フィルタ１０Ｔｘ及び受信フィルタ１０Ｒｘを含む。送信フィルタ１０Ｔｘは、アンテナノードＡｎｔ１（共通ノード）と送信ノードＴｘ１との間に接続されている。受信フィルタ１０Ｒｘは、アンテナノードＡｎｔ１と受信ノードＲｘ１との間に接続されている。なお送信フィルタ１０Ｔｘ及び受信フィルタ１０Ｒｘは不図示の接地端子に接続されている。マッチング回路１２とスイッチ２０との間にアンテナノードＡｎｔ２、マッチング回路１４とＲＦＩＣ（Radio Frequency Integrated Circuit）２４（電子部品）との間に受信ノードＲｘ２、及びＰＡ１８とＲＦＩＣ２４との間に送信ノードＴｘ２が設けられている。

ＢＢＩＣ（Base Band Integrated Circuit）２６からＲＦＩＣ２４にベースバンドの送信信号が入力される。ＲＦＩＣ２４は送信信号をベースバンドから高周波数にアップコンバートする。送信信号はパワーアンプ（Power Amp：ＰＡ）１８において増幅され、マッチング回路１６を通じて送信フィルタ１０Ｔｘに入力される。送信フィルタ１０Ｔｘは、送信信号のうち送信フィルタ１０Ｔｘの通過帯域内の周波数を有する信号を通過させ、通過帯域外の周波数を有する信号を抑圧する。図１（ａ）では図示を省略しているが、スイッチ２０には、分波器１０、マッチング回路１２、１４及び１６、ＰＡ１８、ＲＦＩＣ２４及びＢＢＩＣ２６を含む複数のシステムが接続されている。例えば通信帯域（バンド）に応じて、スイッチ２０は複数のシステムから１つを選択し、アンテナ２２と接続する。送信信号はマッチング回路１２及びスイッチ２０を通じてアンテナ２２に入力され、アンテナ２２から送信される。アンテナ２２が受信した受信信号はスイッチ２０及びマッチング回路１２を通じて受信フィルタ１０Ｒｘに入力される。受信フィルタ１０Ｒｘは、受信信号のうち受信フィルタ１０Ｒｘの通過帯域内の周波数を有する信号を通過させ、通過帯域外の周波数を有する信号を抑圧する。受信信号はマッチング回路１４を通じてＲＦＩＣ２４に入力され、ＲＦＩＣ２４に含まれるローノイズアンプにより増幅される。ＲＦＩＣ２４は受信信号をベースバンドにダウンコンバートする。ＢＢＩＣ２６はベースバンドの受信信号を処理する。

マッチング回路１２、１４及び１６は例えばインダクタ及びキャパシタ等のチップ部品により形成され、分波器１０、ＰＡ１８、スイッチ２０、アンテナ２２、ＲＦＩＣ２４及びＢＢＩＣ２６間のインピーダンスを整合する機能を有する。適切なインピーダンス整合を得るためには、マッチング回路１２、１４及び１６を、分波器１０の近くに設け、マッチング回路１２、１４及び１６と分波器１０とを接続する配線を短くすることが好ましい。

送信フィルタ１０Ｔｘ及び受信フィルタ１０Ｒｘには例えばラダー型フィルタが採用される。図１（ｂ）はラダー型フィルタを例示する回路図である。入力端子Ｉｎと出力端子Ｏｕｔとの間に直列共振子Ｓ１〜Ｓ３が直列接続されている。直列共振子Ｓ１〜Ｓ２間に並列共振子Ｐ１が接続され、直列共振子Ｓ２〜Ｓ３間に並列共振子Ｐ２が接続されている。並列共振子Ｐ１及びＰ２は接地端子に接続されている。送信フィルタ１０Ｔｘの入力端子Ｉｎは図１（ａ）の送信ノードＴｘ１と接続され、出力端子ＯｕｔはアンテナノードＡｎｔ１と接続されている。受信フィルタ１０Ｒｘの入力端子ＩｎはアンテナノードＡｎｔ１と接続され、出力端子Ｏｕｔは受信ノードＲｘ１と接続されている。送信フィルタ１０Ｔｘ及び受信フィルタ１０Ｒｘとして、ラダー型フィルタ以外に例えば多重モードフィルタ等を用いてもよい。

次に比較例として、モジュールのうち四角Ａで囲んだ構成を１つの回路基板に組み込む例について説明する。図２（ａ）は比較例に係る回路基板１００Ｒを例示する上面図である。図２（ｂ）は図２（ａ）のＢ−Ｂに沿った断面図である。図２（ａ）ではソルダーレジスト１２９及び導体層１４０の図示は省略した。図２（ｂ）では複数のビア配線１５２のうち一部のみに符号を付した。

図２（ａ）及び図２（ｂ）に示すように、絶縁層１３０、１３２，１３４、１３６及び１３８、並びに導体層１４０、１４２、１４４、１４６、１４８及び１５０が積層されている。各導体層間は、絶縁層１３０、１３２，１３４、１３６及び１３８を貫通するビア配線１５２により接続されている。導体層１５０は、積層基板１２８と、アンテナ２２、ＲＦＩＣ２４及びＢＢＩＣ２６といった外部の部品とを接続するためのフットパッドとして機能する。図２（ｂ）に示した導体層１５０のアンテナ端子１５０ｂは図１（ａ）のアンテナノードＡｎｔ２に対応し、受信端子１５０ｃは受信ノードＲｘ２に対応する。図１（ａ）の送信ノードＴｘ２に対応する送信端子の図示は省略した。

送信フィルタチップ１１０ａは例えば図１（ａ）の送信フィルタ１０Ｔｘが形成されたＳＡＷフィルタチップであり、受信フィルタチップ１１０ｂは例えば受信フィルタ１０Ｒｘが形成されたＳＡＷフィルタチップである。図１（ａ）のマッチング回路１２はチップ部品１１２ａを含み、マッチング回路１４はチップ部品１１４ａ及び１１４ｂを含み、マッチング回路１６はチップ部品１１６ａを含む。能動部品１１８ａはＰＡ１８を含む。

送信フィルタチップ１１０ａ及び受信フィルタチップ１１０ｂは、積層基板１２８の上面に設けられた導体層１４０にフリップチップ実装されている。チップ部品１１２ａ、１１４ａ、１１４ｂ、及び１１６ａは、半田１１５により導体層１４０に実装されている。送信フィルタチップ１１０ａの接地端子ＧＮＤ１と受信フィルタチップ１１０ｂの接地端子ＧＮＤ２とは、接地端子１５０ａに共通して接続されている。送信フィルタチップ１１０ａの出力端子Ｏｕｔ１、及び受信フィルタチップ１１０ｂの入力端子Ｉｎ２は、導体層１４０に含まれる配線を通じて、チップ部品１１２ａと接続されている。チップ部品１１２ａは導体層１５０に含まれるアンテナ端子１５０ｂを介してアンテナ２２（図１（ａ）参照）に接続される。送信フィルタチップ１１０ａの入力端子Ｉｎ１は、導体層１４０に含まれる配線を通じてチップ部品１１６ａ（図２（ａ）参照）と接続されている。チップ部品１１６ａは能動部品１１８ａ（図２（ａ）参照）と接続され、能動部品１１８ａはＲＦＩＣ２４（図１参照）と接続される。受信フィルタチップ１１０ｂの出力端子Ｏｕｔ２は導体層１４０に含まれる配線を通じてチップ部品１１４ａ及び１１４ｂと接続されている。チップ部品１１４ａ及び１１４ｂは受信端子１５０ｃを介してＲＦＩＣ２４（図１（ａ）参照）と接続される。

フィルタチップ（送信フィルタチップ１１０ａ及び受信フィルタチップ１１０ｂ）、チップ部品１１２ａ、１１４ａ、１１４ｂ及び１１６ａ、及び能動部品１１８ａが積層基板１２８の上面に設けられているため、積層基板１２８が大型化する。また導体層１４０に含まれる配線のように、積層基板１２８の面方向に延びる配線は長くなり、例えば１５０μｍ以上の長さを有する。このため、フィルタチップとチップ部品１１２ａ及び１１４ａとの間においてインピーダンス整合が取りにくくなる。また配線を流れる高周波信号は電気的なノイズの影響を受けやすくなる。この結果、回路基板１００Ｒの高周波特性が劣化する。またフィルタチップ、チップ部品１１２ａ、１１４ａ、１１４ｂ及び１１６ａ、並びに能動部品１１８ａの配置、並びに配線の経路が制約される。このため、配線がより長くなり、高周波特性が大きく劣化することもある。またフィルタチップと各チップ部品とを、共に積層基板１２８内に内蔵した場合も、面方向の配線により接続を行うため、配線が長くなってしまう。また一度内蔵されたフィルタチップ及び各チップ部品の位置、及び回路定数（抵抗値、容量、インダクタンス）を変更することは困難であるため、位置を調整しながら、インピーダンスを正確に整合させることは難しくなる。次に実施例１について説明する。

実施例１はフィルタチップが積層基板に内蔵され、チップ部品は積層基板の上面（表面）に実装された例である。図３（ａ）は実施例１に係る回路基板１００を例示する上面図である。図３（ｂ）は図３（ａ）のＢ−Ｂに沿った断面図である。

図３（ａ）及び図３（ｂ）に示すように、送信フィルタチップ１０ａ及び受信フィルタチップ１０ｂは、例えばタンタル酸リチウム（ＬｉＴａＯ_３）又はニオブ酸リチウム（ＬｉＮｂＯ_３）等の圧電体からなる圧電基板上にＩＤＴ（Interdigital Transducer）が形成されたＳＡＷフィルタチップであり、積層基板２８に内蔵されている。弾性波を励振するＩＤＴは不図示であるが、各フィルタチップの上面に設けられている。

チップ部品１２ａ、１４ａ、１４ｂ及び１６ａは、半田１５により積層基板２８の上面に実装されている。チップ部品１２ａ（第１チップ部品）の全体は、送信フィルタチップ１０ａを積層基板２８の厚さ方向（図３（ｂ）の上下方向）に投影して形成される投影領域１０ｃ（第１投影領域、図中の破線参照）と重なる。チップ部品１４ａ（第３チップ部品）の全体は、受信フィルタチップ１０ｂを積層基板２８の厚さ方向に投影して形成される投影領域１０ｄ（第２投影領域、図中の破線参照）と重なる。このため、比較例に比べ、積層基板２８の面積を小さくすることができる。従って回路基板１００の小型化が可能である。

図３（ｂ）に示すように、送信フィルタチップ１０ａの出力端子Ｏｕｔ１、及び受信フィルタチップ１０ｂの入力端子Ｉｎ２は、ビア配線５２、導体層４０及び４２を介してチップ部品１２ａと接続されている。チップ部品１２ａは、導体層５０に含まれるアンテナ端子（不図示）と接続されている。アンテナ端子は、図１（ａ）のアンテナノードＡｎｔ２に対応し、スイッチ２０及びアンテナ２２と接続される。送信フィルタチップ１０ａの入力端子（不図示）は、チップ部品１６ａ（第２チップ部品、図３（ａ）参照）と接続されている。チップ部品１６ａは、能動部品１８ａ（図３（ａ）参照）を介して、導体層５０に含まれる送信端子（不図示）と接続されている。導体層５０の送信端子は、図１（ａ）の送信ノードＴｘ２に対応し、ＲＦＩＣ２４と接続される。送信フィルタチップ１０ａの接地端子ＧＮＤ１は、導体層４２、４４、４６及び４８を介して、導体層５０に含まれる接地端子５０ａと接続されている。

受信フィルタチップ１０ｂの出力端子Ｏｕｔ２は、ビア配線５２、及び導体層４０を介してチップ部品１４ａと接続されている。チップ部品１４ａは、チップ部品１４ｂ及びビア配線５２を介して、導体層５０に含まれる受信端子５０ｃと接続されている。受信端子５０ｃは図１（ａ）の受信ノードＲｘ２に対応し、ＲＦＩＣ２４と接続される。

送信フィルタチップ１０ａと接続されているチップ部品１２ａが投影領域１０ｃと重なるため、送信フィルタチップ１０ａとチップ部品１２ａとを接続する配線は面方向に延びる配線を含まず、ビア配線５２により構成される。受信フィルタチップ１０ｂとチップ部品１４ａとを接続する配線もビア配線５２により構成される。絶縁層３０及び３２それぞれの厚さは例えば３０μｍ程度であり、受信フィルタチップ１０ｂとチップ部品１４ａとを接続するビア配線５２の長さＬ１は例えば６０μｍ程度である。このように、実施例１においては比較例に比べ、フィルタチップとチップ部品１２ａ及び１４ａとを接続する配線が短くなる。この結果、インピーダンス整合が容易になり、かつノイズの影響を低減することができる。さらに配線の寄生容量、及び寄生インダクタンス等の寄生成分も低減される。従って、回路基板１００の高周波特性が改善する。高周波特性を効果的に改善するために、送信フィルタチップ１０ａとチップ部品１２ａ、及び受信フィルタチップ１０ｂとチップ部品１４ａとは、それぞれ他のチップ部品を介さず直接接続されていることが好ましい。

チップ部品１２ａ、１４ａ、１４ｂ及び１６ａが積層基板２８の上面に実装されているため、これらの位置及び回路定数を調整しながら、正確かつ容易にインピーダンスを整合させることができる。フィルタチップが内蔵されているため、能動部品１８ａ、チップ部品１２ａ、１４ａ、１４ｂ及び１６ａの配置、並びに配線の経路の自由度が高まる。この結果、回路基板１００を小型化し、かつ面方向に伸びる配線をより短くすることができる。

図３（ｃ）はチップ部品１２ａを例示する斜視図である。チップ部品１２ａの幅Ｗは例えば０．４ｍｍ、０．６ｍｍ又は１ｍｍ、長さＬ２は例えば０．２ｍｍ、０．３ｍｍ又は０．５ｍｍ、高さＨは例えば０．３ｍｍである。チップ部品１２ａ、１４ａ、１４ｂ及び１６ａは、互いに同じサイズを有してもよいし、異なるサイズを有してもよい。各チップ部品のサイズ及びチップ部品の数は、積層基板２８上面のレイアウトに応じて変更可能である。フィルタチップの厚さは例えば２５０μｍであるが、変更可能である。積層基板２８に含まれる絶縁層の数及び導体層の数は変更可能である。回路基板１００は、図１（ａ）の四角Ａで囲んだ回路要素以外に、スイッチ２０、アンテナ２２、ＢＢＩＣ２６及びＲＦＩＣ２４の少なくとも１つを含んでもよいし、全てを含んでもよい

絶縁層３０、３２、３４、３６及び３８は、例えばガラスエポキシ樹脂等の樹脂又はセラミックス等からなる。各絶縁層が樹脂からなることにより、フィルタチップの内蔵が容易になる。フィルタチップの各端子、導体層４２、４４、４６、４８及び５０は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属、又はこれらの金属を含む合金からなる。半田１５は例えば錫銀（Ｓｎ−Ａｇ）を含む。図３（ｂ）に示したソルダーレジスト２９は、半田１５が積層基板２８及び導体層４０の不要な箇所に付着することを抑制する。

実施例２は複数のチップ部品が１つの投影領域内に設けられている例である。図４（ａ）は実施例２に係る回路基板２００を例示する上面図である。図４（ｂ）は図４（ａ）のＢ−Ｂに沿った断面図である。

図４（ａ）及び図４（ｂ）に示すように、チップ部品１２ａ及び１６ａの全体は投影領域１０ｃの内側に位置し、チップ部品１４ａ及び１４ｂの全体は投影領域１０ｄの内側に位置する。このため、回路基板２００をより小さくすることができる。また実施例１と同様に配線が短くなるため、高周波特性が改善する。チップ部品１２ａは送信フィルタチップ１０ａとも直接接続されているため、投影領域１０ｃの内側に位置してもよい。

実施例３はチップ部品の一部が投影領域内に設けられている例である。図５（ａ）は実施例３に係る回路基板３００を例示する上面図である。図５（ｂ）は図５（ａ）のＢ−Ｂに沿った断面図である。

図５（ａ）及び図５（ｂ）に示すように、チップ部品１４ａの一部は投影領域１０ｄの内側に位置し、別の一部は投影領域１０ｄの外側に位置する。実施例３によれば、回路基板３００を小さくでき、また高周波特性が改善する。なお、チップ部品１２ａ、１４ａ、１４ｂ及び１６ａのいずれか１つの少なくとも一部が、投影領域１０ｃ又は１０ｄの内側に位置すればよい。

図５（ｃ）は実施例３の変形例に係る回路基板３００ａを例示する断面図である。図５（ｃ）に示すように、受信フィルタチップ１０ｂとチップ部品１４ａとは、導体層４０に含まれる配線４０ａ（第１配線、図５（ｃ）の格子斜線参照）とビア配線５２ａ（第２配線）とにより接続されている。配線４０ａの長さＬ３は例えば３０μｍである。ビア配線５２ａの長さＬ１は例えば６０μｍである。ビア配線５２ａがチップ部品１４ａと重なる位置に設けられていなくても、面方向に延びる配線４０ａがビア配線５２ａより短いため、高周波特性は改善する。配線４０ａの長さは、積層基板２８の上面のレイアウトに応じて変更可能であるが、ビア配線５２ａより短いことが好ましい。

実施例４はコアを用いる例である。図６は実施例４に係る回路基板４００を例示する断面図である。

図６に示すように、積層基板２８は、コア５４、及び絶縁層３６と絶縁層３８との間に位置する絶縁層３７を含む。コア５４は、例えば２５０μｍ程度の厚さを有し、Ｃｕ等の金属からなる。コア５４は、接地電位を有し、チップ部品１４ｂ及び導体層５０に含まれる接地端子５０ｄと接続されている。コア５４に形成された開口部５４ａには、送信フィルタチップ１０ａ及び受信フィルタチップ１０ｂが内蔵されている。開口部５４ｂには、導体層４２と導体層４８間を接続するビア配線５２が貫通する。コア５４により、コア５４より上側の導体層４０及び４２と、下側の導体層４８及び５０との間における信号の干渉は抑制される。この結果、高周波特性がより改善する。コア５４は金属からなり、かつ他の導体層より厚いため、回路基板４００の強度及び放熱性が向上する。

実施例１〜４において、フィルタチップのＩＤＴ、及び端子は、フィルタチップの上面に設けられてもよいし、下面に設けられてもよい。フィルタチップはＳＡＷフィルタチップ以外に、例えば弾性境界波フィルタチップ、ＦＢＡＲフィルタチップ等、他の弾性波フィルタチップでもよい。送信フィルタと受信フィルタとを１つのチップに設けた分波器チップを積層基板２８に内蔵してもよい。このとき分波器チップを積層基板２８の厚さ方向に投影した投影領域と重なるようにチップ部品を設ける。また実施例１〜４は分波器ではなく、フィルタ単体が積層基板２８に内蔵される例にも適用可能である。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 分波器
１０ａ 送信フィルタチップ
１０ｂ 受信フィルタチップ
１０ｃ、１０ｄ 投影領域
１２、１４、１６ マッチング回路
１２ａ、１４ａ、１４ｂ、１６ａ チップ部品
１８ ＰＡ
１８ａ 能動部品
２８ 積層基板
３０、３２、３４、３６、３７、３８ 絶縁層
４０、４２、４４、４６、４８、５０ 導体層
４０ａ 配線
５２、５２ａ ビア配線
５４ コア
５４ａ、５４ｂ 開口部
１００、２００、３００、４００ 回路基板
Ａｎｔ１、Ａｎｔ２ アンテナノード
Ｒｘ１、Ｒｘ２ 受信ノード
Ｔｘ１、Ｔｘ２ 送信ノード

Claims (8)

1. 導体層と絶縁層とが積層されて形成された積層基板と、
   前記積層基板に形成されたアンテナ端子と、
   弾性波フィルタが形成され、前記積層基板に内蔵されたフィルタチップと、
   前記フィルタチップを前記積層基板の厚さ方向に投影して形成される投影領域と少なくとも一部が重なるように前記積層基板の表面に設けられ、かつ前記フィルタチップ及び前記アンテナ端子と接続されたチップ部品と、を具備することを特徴とする回路基板。
2. 前記チップ部品の全体が前記投影領域の内側に位置することを特徴とする請求項１記載の回路基板。
3. 複数の前記チップ部品の全体が前記投影領域の内側に位置することを特徴とする請求項１又は２記載の回路基板。
4. 前記フィルタチップと前記チップ部品とは、別のチップ部品を介さず直接接続されていることを特徴とする請求項１から３いずれか一項記載の回路基板。
5. 複数の前記フィルタチップは送信フィルタが形成された送信フィルタチップ、及び受信フィルタが形成された受信フィルタチップを含むことを特徴とする請求項１から４いずれか一項記載の回路基板。
6. 前記送信フィルタチップは送信ノードと共通ノードとの間に接続され、前記受信フィルタチップは受信ノードと前記共通ノードとの間に接続され、
   複数の前記チップ部品は、前記共通ノードとアンテナとの間に接続される第１チップ部品、前記送信ノードと電子部品との間に接続される第２チップ部品、前記受信ノードと前記電子部品との間に接続される第３チップ部品を含み、
   前記第１チップ部品は、前記送信フィルタチップを前記積層基板の厚さ方向に投影して形成される第１投影領域、又は前記受信フィルタチップを前記積層基板の厚さ方向に投影して形成される第２投影領域と重なり、
   前記第２チップ部品は前記第１投影領域と重なり、
   前記第３チップ部品は前記第２投影領域と重なることを特徴とする請求項５記載の回路基板。
7. 前記フィルタチップと前記チップ部品とを接続する配線のうち、前記積層基板の面方向に延びる第１配線は、前記積層基板の厚さ方向に延びる第２配線より短いことを特徴とする請求項１から６いずれか一項記載の回路基板。
8. 前記積層基板は金属からなるコアを含み、
   前記フィルタチップは前記コアに形成された開口部に内蔵されていることを特徴とする請求項１から７いずれか一項記載の回路基板。

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