JP2013145849A - 半導体パッケージ及びその製造方法 - Google Patents

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Abstract

【課題】基板上への半導体素子の高精度な位置決めを低コストで実現可能な半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージ１０は、外周部１２に直線部を有する半導体素子１４と、半導体素子１４を支持する基板１６と、を有し、基板１６の表面に、半導体素子１４の直線部と接して半導体素子１４の位置を規制する箔体の位置決めパターン１８が形成されている。
【選択図】図１

Description

本発明は半導体素子と半導体素子を支持する基板とを有する半導体パッケージ及びその製造方法に関する。
従来、半導体パッケージの基板の表面には銅等の箔体の配線パターンが形成されており、半導体素子は基板上の所定の位置に位置決めされて設置され半導体素子の端子が基板の配線パターンに直接的に又はワイヤボンディング線を介して間接的に接続されている。このような半導体パッケージは多くの場合、黒色の樹脂によって半導体素子の部分が封止されているが（例えば、特許文献１参照）、例えば光学式変位検出用のフォトダイオードアレイを有する受光素子等の光学系の半導体素子を備える半導体パッケージのように半導体素子の部分が透明の樹脂によって封止されたものもある。このような光学系の半導体素子を備える半導体パッケージは基板上における半導体素子の位置が変位検出精度等にも影響するため、基板上における高精度な半導体素子の位置決めが要求されることがある。
基板上に半導体素子を高精度で位置決めして設置する手法としては基板及び半導体素子をカメラで撮像してそれぞれの位置や姿勢を検出し、位置や姿勢のズレを補正しつつ半導体素子を基板の表面に設置する手法が知られている（例えば、特許文献２参照）。しかしながら、基板及び半導体素子をカメラで撮像してそれぞれの位置や姿勢のズレを補正するためにはチップマウンタのような設備が必要である。一方、例えば光学系の半導体素子を備える半導体パッケージのように比較的生産数が少ない半導体パッケージの場合、チップマウンタのような設備を導入することはコスト的に困難なことがある。又、半導体素子は半導体ウェハから分割される際に外周部にチッピングと称される不定形な破断部が形成されてしまうことがある（例えば、特許文献３参照）。チッピングが形成されている半導体素子の外周部の形状に基づいて半導体素子の位置や姿勢を検出すると位置や姿勢の検出精度が低下してしまうことがある。
又、基板及び半導体素子に撮像用のマークを形成してそれぞれの位置や姿勢を検出する手法も知られている（例えば、特許文献４参照）。しかしながら半導体素子の種類によっては撮像用のマークを形成することが困難なことがある。例えば、半導体素子がフォトダイオードアレイを有する受光素子である場合、フォトダイオードアレイを設置したい領域と撮像用のマークを形成したい領域とが重複してしまうことがある。尚、フォトダイオードアレイを設置したい領域と重複しないよう、撮像用のマークを本来形成したい領域とは別の領域に撮像用のマークを形成すると半導体素子の位置や姿勢の検出精度が低下してしまうことがある。
これに対し、半導体素子や基板に位置決め用の孔や切欠きを形成し、これらに位置決め用の治具を係合させて半導体素子を基板上に位置決めする手法が知られている（例えば特許文献５、６参照）。又、基板上に位置決め用の突部を取付け、この突部に半導体素子を当接させることにより半導体素子を基板上に位置決めする手法が知られている（例えば特許文献７参照）。
特許第３２９２７２３号公報 特公昭６２−５７０９８号公報 特開２００２−３３３３０９号公報 特開平２−１２８４７号公報 特開平９−２３６４５４号公報 特開２００３−４２８１１号公報 特開平９−１８９５１５号公報
しかしながら、半導体素子や基板に位置決め用の孔や切欠きを形成して位置決め治具を係合させる手法の場合、半導体素子の位置決め精度を高めるためには孔や切欠きを高精度で形成する必要があり、このような高精度な孔や切欠きの形成のために加工時間が増大したりコストが増大するという問題がある。又、位置決め用の突部を基板上に取付ける手法の場合も、半導体素子の位置決め精度を高めるためには位置決め用の突部を基板上に高精度で取付ける必要があり、位置決め用の突部の基板上への高精度な取付けのために加工時間が増大したりコストが増大するという問題がある。
本発明は、以上の問題点に鑑みてなされたものであって、基板上への半導体素子の高精度な位置決めを低コストで実現可能な半導体パッケージ及びその製造方法を提供することを課題とする。
本発明は、外周部に直線部を有する半導体素子と、半導体素子を支持する基板と、を有する半導体パッケージであって、基板の表面に、半導体素子の直線部と接して半導体素子の位置を規制する箔体の位置決めパターンが形成されている半導体パッケージにより上記課題を解決したものである。
又、本発明は、外周部に直線部を有する半導体素子を支持するための基板の表面に半導体素子の位置を規制するための箔体の位置決めパターンを形成するパターン形成工程と、半導体素子の直線部を位置決めパターンに当接させることにより半導体素子の位置を規制しつつ半導体素子を基板の表面に設置する半導体素子設置工程と、を有する半導体パッケージの製造方法により上記課題を解決したものである。
箔体の位置決めパターンは箔体の配線パターンと同様の工程で基板の表面に高精度で形成できる。この位置決めパターンに半導体素子の直線部を当接させることにより半導体素子を基板の表面に高精度で位置決めして設置できる。従って、半導体素子の高精度な位置決めを低コストで実現可能である。
本発明によれば、基板上への半導体素子の高精度な位置決めを低コストで実現できる。
本発明の第１実施形態に係る半導体パッケージの半導体素子の設置部分の構造を模式的に示す平面図 図１のII−II線に沿う断面図 半導体素子が設置される前の同半導体パッケージの半導体素子の設置部分の構造を模式的に示す平面図 位置決めパターンの厚さが半導体素子の外周部のチッピングの底面からの高さよりも薄い形態を拡大して模式的に示す断面図 同チッピングが形成された外周部が同位置決めパターンに当接した状態を拡大して模式的に示す断面図 同チッピングが形成された外周部が同位置決めパターンに乗り上げた状態を拡大して模式的に示す断面図 位置決めパターンの厚さが半導体素子の外周部のチッピングの底面からの高さよりも厚い形態を拡大して模式的に示す断面図 同チッピングが形成された外周部が同位置決めパターンに当接した状態を拡大して模式的に示す断面図 同半導体パッケージの製造方法の概要を示すフローチャート Ｌ字形状の位置決めパターンの内側の角部にエッチングフィレットが形成されている場合の半導体素子の当接状態を拡大して模式的に示す平面図 Ｌ字形状の位置決めパターンの内側の角部にノッチが形成されている場合の半導体素子の当接状態を拡大して模式的に示す平面図 本発明の第２実施形態に係る半導体パッケージの半導体素子の設置部分の構造を模式的に示す平面図 半導体素子が設置される前の同半導体パッケージの半導体素子の設置部分の構造を模式的に示す平面図 同半導体素子が基板上に設置される際の接着剤の挙動の例を模式的に示す断面図 本発明の第３実施形態に係る半導体パッケージの半導体素子の設置部分の構造を模式的に示す平面図
以下、図面を参照して本発明の好ましい実施形態について詳細に説明する。図１及び２に示されるように、本発明の第１実施形態に係る半導体パッケージ１０は、外周部１２に直線部を有する半導体素子１４と、半導体素子１４を支持する基板１６と、を有しており、基板１６の表面に、半導体素子１４の直線部と接して半導体素子１４の位置を規制する箔体の位置決めパターン１８が形成されていることを特徴としている。他の構成については本実施形態の理解のために特に重要とは思われないため説明を適宜省略することとする。
半導体素子１４は光学式変位検出用のフォトダイオードアレイを有する受光素子である。より詳細には半導体素子１４は矩形で外周部１２に互いに直角をなす第１の直線部２０Ａ及び第２の直線部２０Ｂを有している。尚、半導体素子１４の外周部１２における第１の直線部２０Ａ及び第２の直線部２０Ｂと対辺の関係にある部分も直線部である。図１に示されるように半導体素子１４が長方形である場合、フォトダイオードアレイの方向（フォトダイオードの列方向）は半導体素子１４の長手方向と一致していることが好ましい。半導体素子１４の厚さは概ね０．０５〜０．７ｍｍの範囲であり、厚さは半導体素子の製造プロセスコスト、歩留まり等を考慮して適宜選択される。尚、半導体素子１４は半導体ウェハから切断される際に外周部１２に欠損や表層膜の剥離のようなチッピングと称される不定形な破断部が形成されてしまうことがあり、例えば外周部１２の底面側の部分が欠損してしまうことがある。このような欠損は極力小さいことが好ましく、欠損が生じる範囲が底面から１０μｍ未満になるように切断工程の加工条件等が考慮されている。
基板１６の材料は例えば紙−フェノール、紙−エポキシ、ガラスコンポジット、ガラスエポキシ、テフロン（登録商標）、アルミナ、ＬＴＣＣ等の公知の材料である。
位置決めパターン１８の材料は銅箔やアルミ箔等の箔体である。図３に示されるように位置決めパターン１８は平面視においてＬ字形状であり、図１に示されるように第１の直線部２０Ａ及び第２の直線部２０Ｂの両方の直線部と接している。半導体素子１４が長方形であり、位置決めパターン１８が長さの異なる２つの直線部からなるＬ字形状である場合、図１に示されるように位置決めパターン１８の長い方の直線部が半導体素子１４の長い方の直線部（第２の直線部２０Ｂ）に接していることが好ましい。又、Ｌ字形状の位置決めパターン１８の内側の角部には半導体素子１４の角部から離れる側に凹む形状のノッチ２２が形成されている。尚、上記のように半導体素子１４の外周部１２にはチッピングと称される不定形な破断部が形成されてしまうことがあり、図４に示されるように位置決めパターン１８の厚さＡが半導体素子１４の外周部１２の欠損部分の底面からの高さＫよりも薄い場合、図５に示されるように半導体素子１４は外周部１２の欠損部分において位置決めパターン１８に当接することとなる。又、図６に示されるように位置決めパターン１８に半導体素子１４が乗り上げてしまうこともある。従って、半導体素子１４の位置決め精度の低下の原因となる。これに対し、図７に示されるように位置決めパターン１８の厚さＡが半導体素子１４の外周部１２の欠損部分の底面からの高さＫよりも厚い場合、図８に示されるように半導体素子１４は外周部１２の欠損が生じていない部分において位置決めパターン１８に当接することとなり、半導体素子１４を基板１６上に正確に位置決めできる。上記のように半導体素子１４の外周部１２の欠損が生じる範囲が底面から１０μｍ未満になるように半導体素子の切断工程が考慮されているので、位置決めパターン１８の厚さが１０μｍ以上であれば半導体素子１４の外周部１２の欠損が生じていない部分を位置決めパターン１８に確実に当接させることができる。従って、位置決めパターン１８の厚さは１０μｍ以上であることが好ましい。又、位置決めパターン１８の厚さは半導体素子１４の厚さよりも薄いことが好ましい。位置決めパターン１８の厚さは典型的には例えば１８μｍ、３５μｍ、７０μｍ等である。
又、基板１６の表面には箔体の配線パターン２４も形成されている。位置決めパターン１８と配線パターン２４は材料及び厚さが同じである。配線パターン２４はワイヤボンディング線２６を介して半導体素子１４の端子と接続されている。位置決めパターン１８の厚さを半導体素子１４の厚さよりも薄くすることでワイヤボンディング線２６と位置決めパターン１８との干渉を回避できる。
又、半導体パッケージ１０は、基板１６における半導体素子１４が設置された側が封止用樹脂２８によって封止されている。封止用樹脂２８の材料としては例えばエポキシ系の透明な樹脂等を用いることができる。
次に、図９のフローチャートに沿って半導体パッケージ１０の製造方法について説明する。まず、基板１６の表面に半導体素子１４の位置を規制するための箔体の位置決めパターン１８を形成する（Ｓ１０２：パターン形成工程）。この工程では位置決めパターン１８と共に位置決めパターン１８と材料及び厚さが同じ配線パターン２４も基板１６の表面に形成する（図３参照）。具体的には、基板１６の表面に銅箔等の箔体を張り、フォトリソグラフィの手法によって位置決めパターン１８及び配線パターン２４の形状に加工する。尚、基板１６の裏面にも配線パターンを形成する場合は、基板１６の裏面にも銅箔等の箔体を張り、フォトリソグラフィの手法によって配線パターンの形状に加工する。更に、両面の配線に連通するように基板１６にビア孔を形成し、更にメッキによりビア孔を充填するようにビアを形成して両面の配線パターンを電気的に接続する。
次に、半導体素子１４の第１の直線部２０Ａ及び第２の直線部２０Ｂを位置決めパターン１８に当接させることにより半導体素子１４の位置を規制しつつ半導体素子１４を基板１６の表面に設置する（Ｓ１０４：半導体素子設置工程）。尚、Ｌ字形状の位置決めパターン１８の内側の角部にノッチが形成されていない場合は図１０に示されるように位置決めパターン１８の内側の角部にエッチングフィレットが形成されて半導体素子１４の角部とＬ字形状の位置決めパターン１８の内側の角部とが干渉し、半導体素子１４の第１の直線部２０Ａ及び／又は第２の直線部２０Ｂと位置決めパターン１８との間に隙間が生じてしまう可能性があるが、本第１実施形態ではＬ字形状の位置決めパターン１８の内側の角部に半導体素子１４の角部から離れる側に凹む形状のノッチ２２が形成されているので図１１に示されるように半導体素子１４の角部とＬ字形状の位置決めパターン１８の内側の角部とが干渉することがない。従って、半導体素子１４の第１の直線部２０Ａ及び第２の直線部２０Ｂを位置決めパターン１８に確実に当接させることができ、基板１６上への半導体素子１４の正確な位置決めが可能である。尚、基板１６上に半導体素子１４を設置する際、基板１６及び／又は半導体素子１４の接触面の数箇所（例えば５箇所）にエポキシ樹脂等の接着剤を塗布しておく。又、半導体素子１４の端子と配線パターン２４はワイヤボンディング線２６を介して接続する。
次に、基板１６における半導体素子１４が設置された側を封止用樹脂２８によって封止する（Ｓ１０６：樹脂封止工程）。具体的には、トランスファー成形装置等の樹脂成型装置の型内に半導体素子１４及び基板１６を設置して半導体素子１４を覆うように基板１６における半導体素子１４が設置された側を封止用樹脂２８によって封止する。これにより半導体パッケージ１０が完成する。
以上説明したように箔体の位置決めパターン１８はパターン形成工程（Ｓ１０２）において箔体の配線パターン２４と共にリソグラフィ等の手法によって基板１６の表面に高精度で形成できる。又、半導体素子１４の第１の直線部２０Ａ及び第２の直線部２０Ｂを位置決めパターン１８に当接させることにより半導体素子１４を基板１６の表面に高精度で位置決めして設置できる。従って、半導体パッケージ１０によれば半導体素子１４の高精度な位置決めを低コストで実現可能である。
尚、本第１実施形態においてＬ字形状の位置決めパターン１８の内側の角部に半導体素子１４の角部から離れる側に凹む形状のノッチ２２が形成されているが、例えば半導体素子１４の角部が面取りされたような形状となっておりＬ字形状の位置決めパターン１８の内側の角部にエッチングフィレットが形成されていても半導体素子１４の角部とＬ字形状の位置決めパターン１８の内側の角部とが干渉することがない場合はＬ字形状の位置決めパターン１８の内側の角部にノッチが形成されていなくてもよい。
次に本発明の第２実施形態について説明する。前記第１実施形態の半導体パッケージ１０は基板１６の表面にＬ字形状の単一（一体）の位置決めパターン１８が形成されているのに対し、図１２及び１３に示されるように本第２実施形態の半導体パッケージ３０は基板１６の表面に、３つの位置決めパターン要素３２Ａ、３２Ｂ、３２Ｃに分断された位置決めパターン３２が形成されている。他の構成は前記第１実施形態と同じであるので同じ構成については図１〜１１と同一符号を付することとして説明を省略する。
位置決めパターン３２は位置決めパターン要素３２Ａにおいて第１の直線部２０Ａに接しており、位置決めパターン要素３２Ｂ及び３２Ｃにおいて第２の直線部２０Ｂに接している。より詳細には位置決めパターン要素３２Ａ、３２Ｂ、３２Ｃはいずれも平面視において矩形であり位置決めパターン要素３２Ａは第１の直線部２０Ａにおける端部から離れた部分と接している。一方、位置決めパターン要素３２Ｂ、３２Ｃは第２の直線部２０Ｂにおける端部及びその近傍の部分と接している。又、位置決めパターン要素３２Ｂ、３２Ｃは第２の直線部２０Ｂの延在方向に分断されている。尚、位置決めパターン要素３２Ｂ、３２Ｃの一部は第２の直線部２０Ｂの端部よりも第２の直線部２０Ｂの延在方向に突出しており、突出した部分は第２の直線部２０Ｂに接していない。位置決めパターン３２は位置決めパターン１８や配線パターン２４と材料及び厚さが同じである。半導体素子１４が長方形である場合、半導体素子１４の長い方の直線部（第２の直線部２０Ｂ）におけるできるだけスパンが長い２点に位置決めパターン３２が接していることが好ましく、図１２に示されるように半導体素子１４の長い方の直線部（第２の直線部２０Ｂ）の両端部に位置決めパターン３２が接していることが更に好ましい。
本第２実施形態の半導体パッケージ３０の位置決めパターン３２も箔体であるのでパターン形成工程（Ｓ１０２）において配線パターン２４と共にリソグラフィ等の手法によって基板１６の表面に高精度で形成できる。又、半導体素子設置工程（Ｓ１０４）において半導体素子１４の第１の直線部２０Ａを位置決めパターン要素３２Ａに当接させ、第２の直線部２０Ｂを位置決めパターン要素３２Ｂ、３２Ｃに当接させることにより半導体素子１４を基板１６の表面に高精度で位置決めして設置できる。従って、半導体パッケージ３０においても半導体素子１４の高精度な位置決めを低コストで実現可能である。
又、図１４に示されるように半導体素子１４と基板１６の接触面に塗布される接着剤３４の量が多く接着剤３４が接触面からはみ出す場合、半導体素子１４の第１の直線部２０Ａや第２の直線部２０Ｂと位置決めパターン３２の間から半導体素子１４の上に余剰の接着剤３４が乗り上げて半導体素子１４の端子に付着してしまう可能性があるが位置決めパターン要素３２Ｂ及び３２Ｃは第２の直線部２０Ｂの延在方向に分断されており、又、位置決めパターン要素３２Ａ及び３２Ｂも分断されているので、位置決めパターン要素３２Ｂ及び３２Ｃの間や位置決めパターン要素３２Ａ及び３２Ｂの間から余剰の接着剤３４を面方向に逃がすことができる。従って、半導体素子１４の上に余剰の接着剤３４が乗り上げて半導体素子１４の端子に付着してしまう事態が生じにくい。
尚、前記第１実施形態においても、Ｌ字形状の位置決めパターン１８の第１の直線部２０Ａに接している部分及び／又は第２の直線部２０Ｂに接している部分が（接している直線部の延在方向に）分断されていてもよい。このようにすることで本第２実施形態と同様に半導体素子１４の上に余剰の接着剤３４が乗り上げて半導体素子１４の端子に付着してしまう事態が生じにくくなる。
次に本発明の第３実施形態について説明する。前記第１実施形態の半導体パッケージ１０及び前記第２実施形態の半導体パッケージ３０は位置決めパターン１８、３２が半導体素子１４の第１の直線部２０Ａ及び第２の直線部２０Ｂの両方と接しているのに対し、図１５に示されるように本第３実施形態の半導体パッケージ４０の位置決めパターン４２は半導体素子１４の第２の直線部２０Ｂのみと接しており第１の直線部２０Ａとは接していない。又、第２の直線部２０Ｂの端部の位置と位置決めパターン４２の端部の位置が一致している。他の構成は前記第１実施形態及び前記第２実施形態と同じであるので同じ構成については図１〜１４と同一符号を付することとして説明を省略する。
位置決めパターン４２は第２の直線部２０Ｂの延在方向に分断された位置決めパターン要素４２Ａ、４２Ｂで構成されている。より詳細には位置決めパターン要素４２Ａ、４２Ｂは矩形であり第２の直線部２０Ｂにおける端部及びその近傍の部分と接している。位置決めパターン要素４２Ａの端部の位置は第２の直線部２０Ｂの一方の端部の位置と一致しており、位置決めパターン要素４２Ｂの端部の位置は第２の直線部２０Ｂの他方の端部の位置と一致している。位置決めパターン４２は位置決めパターン１８や位置決めパターン３２、配線パターン２４と材料及び厚さが同じである。半導体素子１４が長方形である場合、図１５に示されるように半導体素子１４の長い方の直線部（第２の直線部２０Ｂ）に位置決めパターン４２が接していることが好ましい。又、図１５に示されるように半導体素子１４の長い方の直線部（第２の直線部２０Ｂ）の両端部に位置決めパターン４２が接していることが更に好ましい。
本第３実施形態の半導体パッケージ４０の位置決めパターン４２も箔体であるのでパターン形成工程（Ｓ１０２）において配線パターン２４と共にリソグラフィ等の手法によって基板１６の表面に高精度で形成できる。又、半導体素子設置工程（Ｓ１０４）においては半導体素子１４の第２の直線部２０Ｂを位置決めパターン要素４２Ａ、４２Ｂに当接させると共に顕微鏡等によって観察しながら第２の直線部２０Ｂの一方の端部の位置を位置決めパターン要素４２Ａ及び位置決めパターン要素４２Ｂのいずれかの端部の位置と一致させることにより半導体素子１４を基板１６の表面に高精度で位置決めして設置できる。尚、第２の直線部２０Ｂの一方の端部の位置を位置決めパターン要素４２Ａ及び位置決めパターン要素４２Ｂのいずれか一方の位置決めパターン要素の端部の位置と一致させれば、第２の直線部２０Ｂの他方の端部の位置は他方の位置決めパターン要素の端部の位置と自動的に一致する。従って、半導体パッケージ４０においても半導体素子１４の高精度な位置決めを低コストで実現可能である。又、半導体素子１４の第１の直線部２０Ａには位置決めパターンが接していないので第１の直線部２０Ａと位置決めパターンの間から半導体素子１４の上に余剰の接着剤が乗り上げて半導体素子１４の端子に付着してしまうことはない。又、位置決めパターン要素４２Ａ、４２Ｂは第２の直線部２０Ｂの延在方向に分断されているので、第２の直線部２０Ｂと位置決めパターン４２の間から半導体素子１４の上に余剰の接着剤が乗り上げて半導体素子１４の端子に付着してしまう事態も生じにくい。
尚、本第３実施形態において位置決めパターン要素４２Ａの端部の位置は第２の直線部２０Ｂの一方の端部の位置と一致しており、位置決めパターン要素４２Ｂの端部の位置は第２の直線部２０Ｂの他方の端部の位置と一致しているが、２つの位置決めパターン要素のいずれか一方の位置決めパターン要素の端部の位置と第２の直線部２０Ｂの一方の端部の位置とを一致させれば半導体素子１４を基板１６上に正確に位置決めできるので、２つの位置決めパターン要素のうちの他方の位置決めパターン要素は端部の位置が第２の直線部２０Ｂの端部の位置と一致していなくてもよい。例えば、他方の位置決めパターン要素の端部は第２の直線部２０Ｂの端部の位置よりも突出していてもよい。
又、本第３実施形態において位置決めパターン要素４２Ａ、４２Ｂは第２の直線部２０Ｂの延在方向に分断されているが、余剰の接着剤の問題が生じない場合には、位置決めパターンは第２の直線部２０Ｂの延在方向に分断されていなくてもよい。
又、前記第２実施形態においても、位置決めパターン要素３２Ｂ、３２Ｃは第２の直線部２０Ｂの延在方向に分断されているが、余剰の接着剤の問題が生じない場合には、位置決めパターンにおける第２の直線部２０Ｂに接する部分は第２の直線部２０Ｂの延在方向に分断されていなくてもよい。例えば、第１の直線部２０Ａに接する１つの位置決めパターン要素と第２の直線部２０Ｂに接する１つの位置決めパターン要素とからなる位置決めパターンであってもよい。
又、前記第１〜第３実施形態において、パターン形成工程（Ｓ１０２）において位置決めパターン１８、３２、４２と共に配線パターン２４も基板１６の表面に形成しているが、配線パターン２４を形成する工程は位置決めパターン１８、３２、４２を形成する工程と別の工程であってもよい。この場合、位置決めパターン１８、３２、４２は、配線パターン２４と材料及び／又は厚さが異なっていてもよい。
又、前記第１〜第３実施形態において、半導体素子１４は矩形であるが外周部に直線部を有する形状であれば矩形以外の形状の半導体素子を備える半導体パッケージにも本発明は適用可能である。
又、前記第１〜第３実施形態において、半導体素子１４は光学式変位検出用のフォトダイオードアレイを有する受光素子であるが、他の光学系の半導体素子や光学系以外の半導体素子を備える半導体パッケージに対しても本発明は適用可能である。尚、光学系以外の半導体素子を備える半導体パッケージの場合、封止用樹脂は例えば黒色等の透明ではない樹脂であってもよい。
本発明は、半導体素子と半導体素子を支持する基板とを有する半導体パッケージに利用できる。
１０、３０、４０…半導体パッケージ
１２…外周部
１４…半導体素子
１６…基板
１８、３２、４２…位置決めパターン
２０Ａ…第１の直線部
２０Ｂ…第２の直線部
２２…ノッチ
２４…配線パターン
２６…ワイヤボンディング線
２８…封止用樹脂
３２Ａ、３２Ｂ、３２Ｃ、４２Ａ、４２Ｂ…位置決めパターン要素
３４…接着剤
Ｓ１０２…パターン形成工程
Ｓ１０４…半導体素子設置工程
Ｓ１０６…樹脂封止工程

Claims (9)

  1. 外周部に直線部を有する半導体素子と、前記半導体素子を支持する基板と、を有する半導体パッケージであって、
    前記基板の表面に、前記半導体素子の直線部と接して前記半導体素子の位置を規制する箔体の位置決めパターンが形成されていることを特徴とする半導体パッケージ。
  2. 請求項１において、
    前記半導体素子は前記外周部に前記直線部として互いに直角をなす第１の直線部及び第２の直線部を有しており、前記位置決めパターンが前記第１の直線部及び前記第２の直線部の両方の直線部と接していることを特徴とする半導体パッケージ。
  3. 請求項２において、
    前記位置決めパターンはＬ字形状であることを特徴とする半導体パッケージ。
  4. 請求項３において、
    前記Ｌ字形状の位置決めパターンの内側の角部に前記半導体素子の角部から離れる側に凹む形状のノッチが形成されていることを特徴とする半導体パッケージ。
  5. 請求項１において、
    前記位置決めパターンは前記半導体素子の前記外周部の１つの直線部のみと接しており、前記位置決めパターンが接している直線部の端部の位置と前記位置決めパターンの端部の位置が一致していることを特徴とする半導体パッケージ。
  6. 請求項１乃至５のいずれかにおいて、
    前記位置決めパターンは複数の位置決めパターン要素に分断されていることを特徴とする半導体パッケージ。
  7. 請求項１乃至６のいずれかにおいて、
    前記基板の表面に箔体の配線パターンが更に形成されており、前記位置決めパターンと前記配線パターンは材料及び厚さが同じであることを特徴とする半導体パッケージ。
  8. 外周部に直線部を有する半導体素子を支持するための基板の表面に前記半導体素子の位置を規制するための箔体の位置決めパターンを形成するパターン形成工程と、前記半導体素子の前記直線部を前記位置決めパターンに当接させることにより前記半導体素子の位置を規制しつつ前記半導体素子を前記基板の表面に設置する半導体素子設置工程と、を有することを特徴とする半導体パッケージの製造方法。
  9. 請求項８において、
    前記パターン形成工程において前記位置決めパターンと共に前記位置決めパターンと材料及び厚さが同じ配線パターンも前記基板の表面に形成することを特徴とする半導体パッケージの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015151292A1 (ja) * 2014-04-04 2017-04-13 三菱電機株式会社 プリント配線板ユニット

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014141399A1 (ja) * 2013-03-13 2014-09-18 トヨタ自動車株式会社 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353578A (ja) * 2001-05-22 2002-12-06 Murata Mfg Co Ltd 表面実装部品用基板および基板に対する表面実装部品の実装方法
JP2004363171A (ja) * 2003-06-02 2004-12-24 Seiko Epson Corp 配線基板及びその製造方法、チップモジュール、電気光学装置及びその製造方法、並びに電子機器
JP2005236039A (ja) * 2004-02-19 2005-09-02 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法、並びに、半導体ｉｃ内蔵モジュール

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3682729D1 (de) 1985-09-05 1992-01-16 Philips Nv Ueberwachung eines konfliktdetektors fuer verkehrsampeln.
JP2871696B2 (ja) 1988-06-30 1999-03-17 日本電気株式会社 集積回路装置
JPH09189515A (ja) 1996-01-12 1997-07-22 Mitsutoyo Corp 光学式変位検出装置
JPH09236454A (ja) 1996-03-01 1997-09-09 Yaskawa Electric Corp 光学式エンコーダおよびその受光素子位置決め方法
JP3292723B2 (ja) 2000-05-26 2002-06-17 アルス電子株式会社 半導体パッケージ及びその製造方法
JP2002333309A (ja) 2001-05-09 2002-11-22 Disco Abrasive Syst Ltd チッピング測定装置及び方法
JP4775750B2 (ja) 2001-07-31 2011-09-21 株式会社安川電機 光学式エンコーダ及び光学式エンコーダの製造方法
JP3745279B2 (ja) * 2002-01-16 2006-02-15 日本航空電子工業株式会社 Ｄｖｉ光延長ケーブル接続および外部電源入力確認システム
US8009439B2 (en) * 2007-11-30 2011-08-30 Raytheon Company Metal foil interconnection of electrical devices
JP4544301B2 (ja) * 2007-12-26 2010-09-15 ソニー株式会社 画像表示装置およびコネクタ表示方法
JP5417151B2 (ja) * 2009-12-18 2014-02-12 株式会社東芝 光配線ケーブルと光配線ケーブルの電源制御方法
CN102142405B (zh) * 2010-10-27 2015-04-15 日月光半导体制造股份有限公司 半导体封装结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353578A (ja) * 2001-05-22 2002-12-06 Murata Mfg Co Ltd 表面実装部品用基板および基板に対する表面実装部品の実装方法
JP2004363171A (ja) * 2003-06-02 2004-12-24 Seiko Epson Corp 配線基板及びその製造方法、チップモジュール、電気光学装置及びその製造方法、並びに電子機器
JP2005236039A (ja) * 2004-02-19 2005-09-02 Tdk Corp 半導体ｉｃ内蔵基板及びその製造方法、並びに、半導体ｉｃ内蔵モジュール

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2015151292A1 (ja) * 2014-04-04 2017-04-13 三菱電機株式会社 プリント配線板ユニット

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