JP2013122948A

JP2013122948A - Semiconductor device and manufacturing method of the same

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Publication number: JP2013122948A
Application number: JP2011269927A
Authority: JP
Inventors: Yuichiro Kitajima; 裕一郎北島
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-12-09
Filing date: 2011-12-09
Publication date: 2013-06-20

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device including a power MOS transistor having a high breakdown voltage.SOLUTION: In a power MOS transistor having a high breakdown voltage, by forming a punch-through stop diffusion layer immediately under a body diffusion layer formed in a drain-well diffusion layer, a punch-through breakdown voltage between the body diffusion layer and a semiconductor substrate is improved without considerably increasing the number of processes and cost and without decreasing breakdown voltages between a drain and a gate and between the drain and a source.

Description

本発明は、高耐圧を有するパワーＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device including a power MOS transistor having a high breakdown voltage and a method for manufacturing the same.

従来、高耐圧を有するパワーＭＯＳトランジタとして、ＬＤＭＯＳトランジスタが用いられる。ＬＤＭＯＳトランジスタは一般的にドレイン−ゲート間の電界緩和の為、低濃度ドレイン拡散層を形成する、あるいはドレイン端のゲート絶縁膜を厚くするといった構造が用いられる。図６は、Ｎチャネル型ＬＤＭＯＳトランジスタの一例を示す断面図である。Ｐ型半導体基板１０１にイオン注入及び熱拡散などにより比較的基板表面から深いプロファイルを持つＮ型ドレインウェル拡散層１０２が形成され、半導体基板１０１およびＮ型ドレインウェル拡散層１０２上にはＬＯＣＯＳ絶縁膜２０１およびゲート絶縁膜２０２が形成されている。Ｎ型ドレインウェル拡散層１０２の上に位置する領域に、それら絶縁膜を介してゲート電極３０１が形成されている。ゲート電極３０１端の一方の直下はＬＯＣＯＳ絶縁膜２０１となり、ドレイン電極のピックアップとなるＮ型高濃度拡散層１０５がＬＯＣＯＳ絶縁膜２０１端に配置されている。また、もう一方のゲート絶縁膜２０２上のゲート電極３０１端直下の領域には、ＬＤＭＯＳトランジスタのチャネルとなるＰ型ボディ拡散層１０３およびそのピックアップとなるＰ型高濃度拡散層１０６、ソース電極のピックアップとなるＮ型高濃度拡散層１０５が形成されている。 Conventionally, an LDMOS transistor is used as a power MOS transistor having a high breakdown voltage. In general, an LDMOS transistor has a structure in which a low-concentration drain diffusion layer is formed or a gate insulating film at a drain end is thickened in order to relax an electric field between a drain and a gate. FIG. 6 is a cross-sectional view showing an example of an N-channel LDMOS transistor. An N-type drain well diffusion layer 102 having a relatively deep profile from the substrate surface is formed on the P-type semiconductor substrate 101 by ion implantation and thermal diffusion, and a LOCOS insulating film is formed on the semiconductor substrate 101 and the N-type drain well diffusion layer 102. 201 and a gate insulating film 202 are formed. A gate electrode 301 is formed in a region located on the N-type drain well diffusion layer 102 via these insulating films. A LOCOS insulating film 201 is provided immediately below one end of the gate electrode 301, and an N-type high-concentration diffusion layer 105 serving as a drain electrode pickup is disposed at the end of the LOCOS insulating film 201. Also, in the region immediately below the gate electrode 301 end on the other gate insulating film 202, the P-type body diffusion layer 103 that becomes the channel of the LDMOS transistor, the P-type high-concentration diffusion layer 106 that becomes its pickup, and the source electrode pickup An N-type high concentration diffusion layer 105 is formed.

図６に示した構造は、ドレイン−ゲート間およびドレイン−ソース間の電界緩和を行う為にドレイン電極側にＮ型ドレインウェル拡散層１０２およびゲート絶縁膜２０１より厚いＬＯＣＯＳ絶縁膜２０１を配置している。高耐圧のＬＤＭＯＳトランジスタでは、Ｎ型ドレインウェル拡散層１０２の濃度を調整したり、ゲート電極３０１端に配置されたＬＯＣＯＳ絶縁膜のチャネル長方向の長さを調節したりすることによって所望の耐圧を得ることが可能となる。場合によっては、ゲート電極３０１端にはＬＯＣＯＳ絶縁膜２０１のような厚い絶縁膜は配置せずに低濃度のドレイン拡散層のみで耐圧を調整する構造もある。 In the structure shown in FIG. 6, the LOCOS insulating film 201 thicker than the N-type drain well diffusion layer 102 and the gate insulating film 201 is disposed on the drain electrode side in order to relax the electric field between the drain and gate and between the drain and source. Yes. In a high breakdown voltage LDMOS transistor, a desired breakdown voltage can be obtained by adjusting the concentration of the N-type drain well diffusion layer 102 or adjusting the length of the LOCOS insulating film disposed at the end of the gate electrode 301 in the channel length direction. Can be obtained. In some cases, there is a structure in which the breakdown voltage is adjusted only by a low-concentration drain diffusion layer without disposing a thick insulating film such as the LOCOS insulating film 201 at the end of the gate electrode 301.

特開２００１−６０６８６号公報Japanese Patent Laid-Open No. 2001-60686 特開２００３−８６７９０号公報JP 2003-86790 A

上記に示した従来構造においては、Ｐ型ボディ拡散層１０３をＮ型ドレインウェル拡散層１０２内に形成する構造と成っている。高耐圧が要求されるＬＤＭＯＳトランジスタでは、Ｎ型ドレインウェル拡散層１０２の濃度は前述のようにドレイン−ゲート間およびドレイン−ソース間の電界緩和を考慮して決定されるため、比較的低濃度となる。その為、ＬＤＭＯＳトランジスタの動作電圧条件として、Ｐ型ボディ拡散層１０３−Ｐ型半導体基板１０１間に高い電位差を有するようなバイアス条件で使用した際にＮ型ドレインウェル拡散層１０２が空乏化し、Ｐ型ボディ拡散層１０３−Ｐ型半導体基板１０１間にパンチスルー現象による耐圧の低下が懸念される。半導体基板に対して横方向のパンチスルー現象抑制の為には、Ｎ型ドレインウェル拡散層による分離幅を大きくするやＮ型ドレインウェル拡散層１０２の空乏化を抑制するようなＮ型拡散層を配置するなど素子のレイアウトを調整することでパンチスルー現象の抑制が可能になる。 In the conventional structure shown above, the P-type body diffusion layer 103 is formed in the N-type drain well diffusion layer 102. In an LDMOS transistor that requires a high breakdown voltage, the concentration of the N-type drain well diffusion layer 102 is determined in consideration of the electric field relaxation between the drain and the gate and between the drain and the source as described above. Become. Therefore, as the operating voltage condition of the LDMOS transistor, the N-type drain well diffusion layer 102 is depleted when used under a bias condition having a high potential difference between the P-type body diffusion layer 103 and the P-type semiconductor substrate 101, and P There is a concern about a decrease in breakdown voltage due to a punch-through phenomenon between the mold body diffusion layer 103 and the P-type semiconductor substrate 101. In order to suppress the punch-through phenomenon in the lateral direction with respect to the semiconductor substrate, an N-type diffusion layer that suppresses depletion of the N-type drain well diffusion layer 102 or increases the separation width by the N-type drain well diffusion layer. It is possible to suppress the punch-through phenomenon by adjusting the layout of the element such as the arrangement.

しかし、深さ方向のパンチスルー現象に関しては、Ｐ型ボディ拡散層１０３およびＮ型ドレインウェル拡散層１０２の拡散距離によって決まっており、素子のレイアウトで調整することが不可能となる。また、空乏化を抑制するためにＮ型ドレインウェル拡散層１０２の濃度を変更することも考えられるが、前述のようにドレイン−ゲート間およびドレイン−ソース間の電界緩和にも影響を与える為、特に要求される電圧が高い場合には濃度調節によって両者の耐圧を満たす最適条件を決定することは非常に困難な状態となる。 However, the punch-through phenomenon in the depth direction is determined by the diffusion distance of the P-type body diffusion layer 103 and the N-type drain well diffusion layer 102, and cannot be adjusted by the element layout. In addition, it is conceivable to change the concentration of the N-type drain well diffusion layer 102 in order to suppress depletion. However, since the electric field relaxation between the drain and the gate and between the drain and the source is affected as described above, In particular, when the required voltage is high, it is very difficult to determine the optimum condition that satisfies both breakdown voltages by adjusting the concentration.

そこで従来技術では、ドレイン−ゲート間およびドレイン−ソース間の耐圧およびＰ型ボディ拡散層１０３−Ｐ型半導体基板１０１間のパンチスルー耐圧、両者を満たす方法として、図７に示すような方法が挙げられる。即ち、Ｐ型半導体基板１０１上のＮ型ドレインウェル拡散層１０２が形成される領域に比較的に濃い濃度のＮ型埋め込み拡散層１０７を形成し、エピタキシャル成長させたＰ型エピ層１０８を成長させ、そのＰ型エピ層１０８内にＬＤＭＯＳを形成する方法である。比較的に薄いＮ型ドレインウェル拡散層１０２で伸びる拡散層を比較的濃いＮ型埋め込み拡散層１０７で抑制することで、Ｐ型ボディ拡散層１０３−Ｐ型半導体基板１０１間にパンチスルー耐圧を向上させ、Ｎ型ドレインウェル拡散層１０２の濃度はドレイン−ゲート間およびドレイン−ソース間の耐圧によって決定することが可能になる。 Therefore, in the prior art, a method as shown in FIG. 7 is given as a method of satisfying both the drain-gate and drain-source breakdown voltage and the punch-through breakdown voltage between the P-type body diffusion layer 103 and the P-type semiconductor substrate 101. It is done. That is, a relatively dense N-type buried diffusion layer 107 is formed in a region where the N-type drain well diffusion layer 102 is formed on the P-type semiconductor substrate 101, and an epitaxially grown P-type epi layer 108 is grown. In this method, an LDMOS is formed in the P-type epi layer 108. The punch-through breakdown voltage is improved between the P-type body diffusion layer 103 and the P-type semiconductor substrate 101 by suppressing the diffusion layer extending from the relatively thin N-type drain well diffusion layer 102 with the relatively dense N-type buried diffusion layer 107. The concentration of the N-type drain well diffusion layer 102 can be determined by the breakdown voltage between the drain and the gate and between the drain and the source.

しかし、図７に示す方法ではエピタキシャル成長を行う為、コストの増加および製造工程が長くなるといった問題点が存在する。そこで、本願発明においてはエピタキシャル成長を用いずに、ドレイン−ゲート間およびドレイン−ソース間の耐圧を低下させること無く、ボディ拡散層−半導体基板間のパンチスルー耐圧を向上させることが可能な半導体装置およびその製造方法を提供することを課題とする。 However, since the method shown in FIG. 7 performs epitaxial growth, there are problems such as an increase in cost and a long manufacturing process. Therefore, in the present invention, a semiconductor device capable of improving the punch-through breakdown voltage between the body diffusion layer and the semiconductor substrate without reducing the breakdown voltage between the drain and the gate and between the drain and the source without using epitaxial growth, and It is an object to provide a manufacturing method thereof.

上記の課題を解決するために、本発明では以下の手段を用いた。
まず、第１導電型の半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜に隣接するＬＯＣＯＳ絶縁膜と、ゲート絶縁膜およびＬＯＣＯＳ絶縁膜上に形成されたゲート電極と、ゲート電極を含む領域に形成された第２導電型のドレインウェル拡散層と、ドレインウェル拡散層内にゲート電極と一部重複して配置された第１導電型のボディ拡散層と、ボディ拡散層の直下であって、ドレインウェル拡散層内に形成され、ドレインウェル拡散層よりも濃い不純物濃度を有する第２導電型のパンチスルーストップ拡散層と、ボディ拡散層内であって、ゲート電極の第１の側面に隣接して形成されたソースとなる第２導電型の高濃度拡散層と、ソースとなる第２導電型の高濃度拡散層に隣接し、ゲート電極と離間して形成された第１導電型の高濃度拡散層と、ドレインウェル拡散層内であって、ゲート電極がオーバーラップするＬＯＣＯＳ絶縁膜の端部に形成されたドレインとなる第２導電型の高濃度拡散層とを有することを特徴とする半導体装置とした。 In order to solve the above problems, the following means are used in the present invention.
First, a gate insulating film formed on a first conductivity type semiconductor substrate, a LOCOS insulating film adjacent to the gate insulating film, a gate electrode formed on the gate insulating film and the LOCOS insulating film, and a gate electrode A second conductivity type drain well diffusion layer formed in the region; a first conductivity type body diffusion layer partially overlapping the gate electrode in the drain well diffusion layer; and a region immediately below the body diffusion layer. A second conductivity type punch-through stop diffusion layer formed in the drain well diffusion layer and having a higher impurity concentration than the drain well diffusion layer, and in the body diffusion layer on the first side surface of the gate electrode Adjacent to the second conductivity type high-concentration diffusion layer to be the source formed adjacent to the second conductivity type high-concentration diffusion layer to be the source, and to be separated from the gate electrode. Takano A semiconductor having a diffusion layer and a high-concentration diffusion layer of a second conductivity type serving as a drain formed in an end portion of a LOCOS insulating film in a drain well diffusion layer and overlapping with a gate electrode The device.

また、ボディ拡散層とパンチスルーストップ拡散層は、平面視的に同一形状であることを特徴とする半導体装置とする。 The body diffusion layer and the punch-through stop diffusion layer have the same shape in plan view.

また、第１導電型の半導体基板に第２導電型のドレインウェル拡散層を形成する工程と、半導体基板表面に複数のＬＯＣＯＳ絶縁膜領域およびアクティブ領域を形成する工程と、ＬＯＣＯＳ絶縁膜端を含むアクティブ領域に選択的に第２導電型のパンチスルーストップ拡散層を形成する工程と、パンチスルーストップ層およびパンチスルーストップ層直上に第１導電型ボディ拡散層を形成する工程と、アクティブ領域にゲート絶縁膜を形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜と隣接するＬＯＣＯＳ絶縁膜上にボディ拡散層に部分的にオーバーラップするゲート絶縁膜を形成する工程と、ゲート電極をマスクとしてボディ拡散層内にソースとなる第２導電型の高濃度拡散層および第１導電型の高濃度拡散層を形成する工程と、ドレインウェル拡散層内であって、ゲート電極がオーバーラップするＬＯＣＯＳ絶縁膜の端部に形成されたドレインとなる第２導電型の高濃度拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法とする。 A step of forming a drain well diffusion layer of the second conductivity type on the semiconductor substrate of the first conductivity type, a step of forming a plurality of LOCOS insulating film regions and active regions on the surface of the semiconductor substrate, and an end of the LOCOS insulating film Forming a second conductivity type punch-through stop diffusion layer selectively in the active region, forming a punch-through stop layer and a first conductivity type body diffusion layer immediately above the punch-through stop layer, and forming a gate in the active region; Forming an insulating film; forming a gate insulating film on the semiconductor substrate; forming a gate insulating film partially overlapping the body diffusion layer on the LOCOS insulating film adjacent to the gate insulating film; Using the gate electrode as a mask, the second conductivity type high-concentration diffusion layer and the first conductivity type high-concentration diffusion that serve as a source in the body diffusion layer And forming a second conductivity type high-concentration diffusion layer serving as a drain formed at the end of the LOCOS insulating film in the drain well diffusion layer where the gate electrodes overlap. A method for manufacturing a semiconductor device is provided.

また、パンチスルーストップ層およびボディ拡散層を形成する工程は、同一マスクを用いて不純物導入される半導体装置の製造方法とする。
そして、パンチスルーストップ層およびボディ拡散層を形成する工程は、イオン注入法にて異なるイオン注入エネルギーにて打ち込みされることで不純物が導入される半導体装置の製造方法とする。 The step of forming the punch-through stop layer and the body diffusion layer is a method for manufacturing a semiconductor device in which impurities are introduced using the same mask.
The step of forming the punch-through stop layer and the body diffusion layer is a method for manufacturing a semiconductor device in which impurities are introduced by ion implantation with different ion implantation energies.

高耐圧を有するパワーＭＯＳトランジスタおいて、ドレインウェル拡散層内に形成されたボディ拡散層の直下にパンチスルーストップ拡散層をイオン注入法によって形成することによって、工程数やコストを大幅に増加させずに、ドレイン−ゲート間およびドレイン−ソース間の耐圧を低下させること無く、ボディ拡散層−半導体基板間のパンチスルー耐圧を向上する半導体装置およびその製造方法を提供することが可能となる。 In a power MOS transistor having a high breakdown voltage, a punch-through stop diffusion layer is formed immediately below the body diffusion layer formed in the drain well diffusion layer by an ion implantation method, so that the number of processes and cost are not significantly increased. In addition, it is possible to provide a semiconductor device that improves the punch-through breakdown voltage between the body diffusion layer and the semiconductor substrate and the manufacturing method thereof without reducing the breakdown voltage between the drain and gate and between the drain and source.

本発明の実施例である半導体装置の構造を示す模式的断面図である。It is typical sectional drawing which shows the structure of the semiconductor device which is an Example of this invention. 本発明の実施例である半導体装置の特性を示す模式図である。It is a schematic diagram which shows the characteristic of the semiconductor device which is an Example of this invention. 本発明の実施例である半導体装置の製造方法を示す模式的断面フロー図である。It is a typical section flow figure showing a manufacturing method of a semiconductor device which is an example of the present invention. 本発明の実施例である半導体装置の製造方法を示す模式的断面フロー図である。It is a typical section flow figure showing a manufacturing method of a semiconductor device which is an example of the present invention. 本発明の実施例である半導体装置の製造方法を示す模式的断面フロー図である。It is a typical section flow figure showing a manufacturing method of a semiconductor device which is an example of the present invention. 従来の実施例による半導体装置の構造を示す模式的断面図である。It is typical sectional drawing which shows the structure of the semiconductor device by the conventional Example. 従来の実施例による半導体装置の構造を示す模式的断面図である。It is typical sectional drawing which shows the structure of the semiconductor device by the conventional Example.

以下、本発明による最良の形態について図面を用いて詳細に説明を行なう。
図１に本発明の実施例である半導体装置の断面構造を示す。以下の説明においては、Ｎチャネル型のＭＯＳトランジスタを用いて説明を行う。Ｐ型半導体基板１０１上にＭＯＳトランジスタのドレインとなるＮ型ドレインウェル拡散層１０２およびＰ型半導体基板１０１のピックアップとなるＰ型高濃度拡散層１０６が形成されている。このＮ型ドレインウェル拡散層１０２はドレイン−ゲート間およびドレイン−ソース間の電界を緩和する役割を担っており、濃度はＭＯＳトランジスタに要求される耐圧によって調整する。実際のＮ型ドレインウェル拡散層の濃度は、所望の耐圧に合わせて実験を行うことで決定する。 Hereinafter, the best mode according to the present invention will be described in detail with reference to the drawings.
FIG. 1 shows a cross-sectional structure of a semiconductor device which is an embodiment of the present invention. In the following description, an N channel MOS transistor is used for the description. On the P-type semiconductor substrate 101, an N-type drain well diffusion layer 102 serving as a drain of a MOS transistor and a P-type high concentration diffusion layer 106 serving as a pickup of the P-type semiconductor substrate 101 are formed. This N-type drain well diffusion layer 102 plays a role of relaxing electric fields between the drain and gate and between the drain and source, and the concentration is adjusted by the breakdown voltage required for the MOS transistor. The actual concentration of the N-type drain well diffusion layer is determined by performing an experiment in accordance with a desired breakdown voltage.

Ｎ型ドレインウェル拡散層内には、ドレイン電極のピックアップ部分となるＮ型高濃度拡散層１０５およびＭＯＳトランジスタのチャネルとなるＰ型ボディ拡散層１０３が形成されており、Ｐ型ボディ拡散層１０３の直下にはＮ型パンチスルーストップ拡散層１０４が平面視的に（即ち上から見た場合に）ほぼ同一形状で形成されている。 In the N-type drain well diffusion layer, an N-type high-concentration diffusion layer 105 serving as a pickup portion of the drain electrode and a P-type body diffusion layer 103 serving as a channel of the MOS transistor are formed. Immediately below, an N-type punch-through stop diffusion layer 104 is formed in substantially the same shape in plan view (that is, when viewed from above).

Ｐ型ボディ拡散層内にはＭＯＳトランジスタのソースとなるＮ型高濃度拡散層１０５およびＰ型ボディ拡散層のピックアップとなるＰ型高濃度拡散層１０６が形成されている。Ｐ型半導体基板１０１表面には、複数のＬＯＣＯＳ絶縁膜２０１が形成され、ＬＯＣＯＳ絶縁膜の無いアクティブ領域にはゲート絶縁膜２０２が形成されており、ゲート絶縁膜と隣接するＬＯＣＯＳ絶縁膜に跨ってゲート電極３０１が形成されている。 In the P-type body diffusion layer, an N-type high-concentration diffusion layer 105 serving as a source of the MOS transistor and a P-type high-concentration diffusion layer 106 serving as a pickup of the P-type body diffusion layer are formed. A plurality of LOCOS insulating films 201 are formed on the surface of the P-type semiconductor substrate 101, and a gate insulating film 202 is formed in an active region without the LOCOS insulating film, straddling the LOCOS insulating film adjacent to the gate insulating film. A gate electrode 301 is formed.

図１に示す構造では、ドレイン側のゲート電極３０１端直下の絶縁膜はＬＯＣＯＳ絶縁膜２０１が形成されており、ドレイン−ゲート間の電界緩和を行う役割を担っている。また、その他のゲート電極直下の領域はゲート絶縁膜２０２が形成されている。Ｐ型ボディ拡散層１０３は、ゲート電極３０１は平面的にオーバーラップしており、その領域がＭＯＳトランジスタのチャネル領域となる。 In the structure shown in FIG. 1, a LOCOS insulating film 201 is formed on the insulating film immediately below the end of the drain-side gate electrode 301, and plays a role of relaxing the electric field between the drain and the gate. In addition, a gate insulating film 202 is formed in a region immediately under the other gate electrode. In the P-type body diffusion layer 103, the gate electrode 301 overlaps in a planar manner, and the region becomes a channel region of the MOS transistor.

本発明において、特徴的な点は図１に示すＮ型パンチスルーストップ拡散層が形成されていることである。Ｎ型パンチスルーストップ拡散層１０４は、Ｐ型ボディ拡散層１０３の直下に形成されており、Ｐ型半導体基板１０１の表面から深さ方向に対して局所的に濃くなる濃度分布を有している。図２に深さ方向の濃度分布を示す。図２は深さ方向の濃度分布を表しており、図１におけるａ−ａ'の領域の濃度分布を示している。一様な濃度分布であるＰ型半導体基板１０１の表面近傍にはＰ型ボディ拡散層１０２が形成されており、Ｎ型ドレインウェル拡散層１０３が比較的低濃度でかつ表面から深い領域まで拡散している。Ｎ型パンチスルーストップ拡散層１０４はＰ型ボディ拡散層１０２より深い位置で局所的に濃度が濃くなる濃度分布を有しており、その濃度はＮ型ドレインウェル拡散層濃度より高濃度であるが、基板表面近傍には影響を与えない濃度分布となっている。 In the present invention, a characteristic point is that the N-type punch-through stop diffusion layer shown in FIG. 1 is formed. The N-type punch-through stop diffusion layer 104 is formed immediately below the P-type body diffusion layer 103 and has a concentration distribution that locally increases in the depth direction from the surface of the P-type semiconductor substrate 101. . FIG. 2 shows the concentration distribution in the depth direction. FIG. 2 shows the concentration distribution in the depth direction, and shows the concentration distribution in the region aa ′ in FIG. A P-type body diffusion layer 102 is formed in the vicinity of the surface of the P-type semiconductor substrate 101 having a uniform concentration distribution, and the N-type drain well diffusion layer 103 diffuses from the surface to a deep region at a relatively low concentration. ing. The N-type punch-through stop diffusion layer 104 has a concentration distribution in which the concentration is locally deeper than the P-type body diffusion layer 102, and the concentration is higher than the N-type drain well diffusion layer concentration. The concentration distribution does not affect the vicinity of the substrate surface.

次に本発明における製造方法について詳細に説明する。Ｐ型半導体基板１０１の所望の領域にイオン注入法を用いて例えばリンを導入する。この際、導入する不純物は砒素よりも拡散係数が大きいリンの方が好ましい。そして次に熱処理を例えば１１５０℃〜１２００℃の高温で行い、リンを半導体基板内の深い領域まで拡散させることで、Ｎ型ドレインウェル拡散層１０２が形成される。 Next, the manufacturing method in this invention is demonstrated in detail. For example, phosphorus is introduced into a desired region of the P-type semiconductor substrate 101 using an ion implantation method. At this time, the impurity to be introduced is preferably phosphorus having a larger diffusion coefficient than arsenic. Then, heat treatment is performed at a high temperature of, for example, 1150 ° C. to 1200 ° C. to diffuse phosphorus to a deep region in the semiconductor substrate, thereby forming the N-type drain well diffusion layer 102.

次に、Ｐ型半導体基板１０１表面に犠牲酸化膜および窒化膜を形成し、所望の領域が残るようにパターニングを行う。この際、窒化膜は最終的にＬＯＣＯＳ絶縁膜２０１が形成されない領域に残るようにパターニングする。 Next, a sacrificial oxide film and a nitride film are formed on the surface of the P-type semiconductor substrate 101, and patterning is performed so that a desired region remains. At this time, the nitride film is patterned so as to remain in a region where the LOCOS insulating film 201 is not finally formed.

次にパターニングされた窒化膜をマスクとして、例えばウェット酸素雰囲気中にて熱酸化処理を行い、６００nm〜８００nm程度のＬＯＣＯＳ絶縁膜２０１を形成し、窒化膜および犠牲酸化膜を除去し、図３に示す構造を得る。 Next, using the patterned nitride film as a mask, thermal oxidation is performed in, for example, a wet oxygen atmosphere to form a LOCOS insulating film 201 having a thickness of about 600 nm to 800 nm, and the nitride film and the sacrificial oxide film are removed. Get the structure shown.

続いて、図４に示すようにイオン注入用のＰＡＤ酸化膜２０３を形成し、Ｐ型ボディ拡散層１０３が形成される領域が開口するようにフォトレジストでパターンを形成する。このフォトレジストパターンはＰ型ボディ拡散層１０３のイオン注入用のマスクとして使用するだけではなく、Ｎ型パンチスルーストップ拡散層１０４のイオン注入用として兼用する。 Subsequently, as shown in FIG. 4, a PAD oxide film 203 for ion implantation is formed, and a pattern is formed with a photoresist so that a region where the P-type body diffusion layer 103 is formed is opened. This photoresist pattern is used not only as a mask for ion implantation of the P-type body diffusion layer 103 but also for ion implantation of the N-type punch through stop diffusion layer 104.

このフォトレジストマスクを用いて、まず、例えばリンを３ＭｅＶの高エネルギーでイオン注入法により導入する。高エネルギーのイオン注入となる為、マスクとして使用するフォトレジストの厚さはイオン注入の突き抜けが無い様に考慮して決定する。次に、同一のフォトレジストマスクを用いて、例えばボロンを２００ｋｅＶから３００ｋｅＶ程度のイオン注入法により導入する。これにより、Ｐ型ボディ拡散層１０３およびＮ型パンチスルーストップ拡散層１０４が形成される。同一フォトレジストマスクからのイオン注入とすることで、Ｐ型ボディ拡散層１０３とＮ型パンチスルーストップ拡散層１０４は平面視的に略同一の領域に形成される。 First, for example, phosphorus is introduced at a high energy of 3 MeV by ion implantation using this photoresist mask. Since high energy ion implantation is performed, the thickness of the photoresist used as a mask is determined in consideration of no ion implantation penetration. Next, using the same photoresist mask, for example, boron is introduced by an ion implantation method of about 200 keV to 300 keV. Thereby, the P-type body diffusion layer 103 and the N-type punch through stop diffusion layer 104 are formed. By performing ion implantation from the same photoresist mask, the P-type body diffusion layer 103 and the N-type punch through stop diffusion layer 104 are formed in substantially the same region in plan view.

Ｐ型ボディ拡散層１０３よりもＮ型パンチスルーストップ拡散層１０４のイオン注入エネルギーを高エネルギーとすることで、Ｎ型パンチスルーストップ拡散層１０４はＰ型ボディ拡散層よりも半導体基板表面から深い位置に形成することが可能となる。また、この後の製造工程において、不純物の活性化が行える程度の熱処理しか行わないことで、Ｎ型パンチスルーストップ拡散層が半導体基板表面に拡散することを抑制することが出来る。イオン注入を行った後、フォトレジストを除去する。 By making the ion implantation energy of the N-type punch-through stop diffusion layer 104 higher than that of the P-type body diffusion layer 103, the N-type punch-through stop diffusion layer 104 is located deeper from the semiconductor substrate surface than the P-type body diffusion layer. Can be formed. Further, in the subsequent manufacturing process, only the heat treatment that can activate the impurities is performed, so that the diffusion of the N-type punch-through stop diffusion layer on the surface of the semiconductor substrate can be suppressed. After the ion implantation, the photoresist is removed.

次に、例えばウェット酸素雰囲気中で熱酸化によって形成し、ゲート絶縁膜２０２を得る。また、ゲート絶縁膜２０２が形成された後、例えば化学気相成長法によって膜厚２００nm〜４００nmの多結晶シリコン膜を全面に形成し、固層拡散法により例えばリンを１×１０²⁰atom/cm³程度の不純物濃度となるように多結晶シリコンに拡散させ、導電性を持たせる。このとき、固層拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。その後、導電性を持った多結晶シリコン膜をパターニングし、所望の位置にゲート電極３０１を形成し、図５に示す構造を得る。 Next, for example, the gate insulating film 202 is obtained by thermal oxidation in a wet oxygen atmosphere. Further, after the gate insulating film 202 is formed, a polycrystalline silicon film having a thickness of 200 nm to 400 nm is formed on the entire surface by, for example, chemical vapor deposition, and phosphorous is, for example, 1 × 10 ²⁰ atom / cm by solid layer diffusion. ^It is diffused into the polycrystalline silicon so as to have an impurity concentration of about ³ to provide conductivity. At this time, the impurity may be implanted into the polycrystalline silicon by ion implantation instead of the solid layer diffusion method. Thereafter, the polycrystalline silicon film having conductivity is patterned to form a gate electrode 301 at a desired position, thereby obtaining the structure shown in FIG.

次にイオン注入法を用いて、例えば砒素を用いてドレインおよびソースとなるＮ型高濃度拡散層１０５と、例えばＢＦ₂を用いてＰ型高濃度拡散層１０６を所望の位置に形成することで、図１に記載の構造を得る。 Next, by using an ion implantation method, for example, arsenic is used to form an N-type high-concentration diffusion layer 105 serving as a drain and a source and a P-type high-concentration diffusion layer 106 using BF ₂ , for example, at desired positions. The structure shown in FIG. 1 is obtained.

以上より、イオン注入法を用いて図２に示すような濃度分布を持つＮ型パンチスルーストップ拡散層１０４を図１の模式的断面図に示した位置に形成することで、ボディ拡散層−半導体基板間に高い電圧差が生じたとしても、Ｐ型ボディ拡散層直下のＮ型拡散層の空乏化が抑制され、パンチスルー耐圧を向上させることが可能となる。また、Ｐ型ボディ拡散層の直下のみに形成され、かつ表面への濃度変動の影響が無い為、Ｎ型ドレインウェル拡散層はドレイン−ゲート間およびドレイン−ソース間の耐圧のみを考慮して決定することが可能となり、プロセス設計が容易に成る。さらにＮ型パンチスルーストップ拡散層１０４はイオン注入の工程を１つ増やすだけで形成することが可能となる為、極端な製造工程の増加やコストの増加などが無く、従来方法で生じるような製品を量産化した際に生産上の困難が生じるようなこともない。 As described above, the N-type punch-through stop diffusion layer 104 having the concentration distribution as shown in FIG. 2 is formed at the position shown in the schematic cross-sectional view of FIG. Even if a high voltage difference occurs between the substrates, depletion of the N-type diffusion layer immediately below the P-type body diffusion layer is suppressed, and the punch-through breakdown voltage can be improved. In addition, the N-type drain well diffusion layer is determined considering only the breakdown voltage between the drain and the gate and between the drain and the source because it is formed only directly under the P type body diffusion layer and is not affected by the concentration fluctuation on the surface. Process design becomes easier. Further, since the N-type punch-through stop diffusion layer 104 can be formed by adding only one ion implantation process, there is no extreme increase in manufacturing process or cost, and the product produced by the conventional method. There will be no difficulty in production when mass-production of the product.

本発明を用いることで、高耐圧を有するパワーＭＯＳトランジスタおいて、ドレインウェル拡散層内に形成されたボディ拡散層の直下にパンチスルーストップ拡散層をイオン注入法によって形成することによって、工程数やコストを大幅に増加させずに、ドレイン−ゲート間およびドレイン−ソース間の耐圧を低下させること無く、ボディ拡散層−半導体基板間のパンチスルー耐圧を向上する半導体装置およびその製造方法を提供することが可能となる。 By using the present invention, in a power MOS transistor having a high breakdown voltage, a punch-through stop diffusion layer is formed immediately below a body diffusion layer formed in a drain well diffusion layer by an ion implantation method, thereby reducing the number of steps. To provide a semiconductor device and a method for manufacturing the same that can improve the punch-through breakdown voltage between the body diffusion layer and the semiconductor substrate without significantly increasing the cost and without decreasing the breakdown voltage between the drain and the gate and between the drain and the source. Is possible.

１０１Ｐ型半導体基板
１０２Ｎ型ドレインウェル拡散層
１０３Ｐ型ボディ拡散層
１０４Ｎ型パンチスルーストップ拡散層
１０５Ｎ型高濃度拡散層
１０６Ｐ型高濃度拡散層
２０１ＬＯＣＯＳ絶縁膜
２０２ゲート絶縁膜
２０３ＰＡＤ酸化膜
３０１ゲート電極
４０１フォトレジスト 101 P-type semiconductor substrate 102 N-type drain well diffusion layer 103 P-type body diffusion layer 104 N-type punch through stop diffusion layer 105 N-type high concentration diffusion layer 106 P-type high concentration diffusion layer 201 LOCOS insulating film 202 Gate insulating film 203 PAD Oxide film 301 Gate electrode 401 Photoresist

Claims

A gate insulating film formed on a part of the surface of the first conductivity type semiconductor substrate;
A LOCOS insulating film adjacent to the gate insulating film;
A gate electrode disposed overlapping from above the gate insulating film to the LOCOS insulating film;
A drain well diffusion layer of a second conductivity type formed in a region including the gate electrode;
A body diffusion layer of a first conductivity type disposed partially overlapping the gate electrode in the drain well diffusion layer;
A punch-through stop diffusion layer of a second conductivity type, which is formed immediately below the body diffusion layer and in the drain well diffusion layer, and has a higher impurity concentration than the drain well diffusion layer;
A high-concentration diffusion layer of a second conductivity type serving as a source in the body diffusion layer and adjacent to a side surface of the gate electrode on the gate insulating film side;
A first conductivity type high concentration diffusion layer formed in the body diffusion layer adjacent to the second conductivity type high concentration diffusion layer serving as the source and spaced apart from the gate electrode;
A high-concentration diffusion layer of a second conductivity type serving as a drain formed in contact with the other end of the LOCOS insulating film in the drain well diffusion layer, the gate electrode overlapping with the other;
A semiconductor device.

The semiconductor device according to claim 1, wherein the body diffusion layer and the punch-through stop diffusion layer have the same shape in plan view.

Forming a second conductivity type drain well diffusion layer on a first conductivity type semiconductor substrate;
Forming a LOCOS insulating film region and an active region on the surface of the semiconductor substrate;
Selectively forming a second conductivity type punch-through stop diffusion layer under the active region in the drain well;
Forming a first conductivity type body diffusion layer within the drain well diffusion layer and directly on the punch-through stop diffusion layer;
Forming a gate insulating film in the active region;
Forming a gate electrode partially overlapping the body diffusion layer on the LOCOS insulating film adjacent to the gate insulating film;
Forming a second conductivity type high concentration diffusion layer as a source in the body diffusion layer using the gate electrode as a mask;
Forming a second conductivity type high-concentration diffusion layer serving as a drain in the drain well diffusion layer and in contact with the other end of the LOCOS insulating film, the gate electrode overlapping with the one;
Forming a high-concentration diffusion layer of a first conductivity type spaced apart from the gate electrode in the body diffusion layer;
A method for manufacturing a semiconductor device comprising:

4. The step of forming a second conductivity type high concentration diffusion layer serving as the source and the step of forming a second conductivity type high concentration diffusion layer serving as the drain are simultaneously performed using ion implantation. Semiconductor device manufacturing method.

4. The method of manufacturing a semiconductor device according to claim 3, wherein the step of forming the punch-through stop layer and the body diffusion layer is doped with impurities using the same mask.

6. The method of manufacturing a semiconductor device according to claim 5, wherein the step of forming the punch-through stop layer and the body diffusion layer is doped with impurities by implanting ions with different ion implantation energies.