JP2013098212A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a manufacturing method of the same, which can efficiently cool the semiconductor device.SOLUTION: A semiconductor device comprises: a plurality of laminate semiconductor chips 5; and an interposer 4 provided between any among the plurality of semiconductor chips 5 and including a plurality of flow channels C through which a coolant flows. The interposer 4 includes a first substrate 21 and a second substrate 31 with one principal surfaces being bonded with each other and the flow channels C are defined by at least one surface of the first substrate 21 and the second substrate 31.

Description

本発明は、半導体装置とその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

コンピュータ等の電子機器の高性能化に伴い、複数の半導体チップを三次元的に積層してなる半導体装置が開発されつつある。そのような半導体装置においては、最上層の半導体チップに放熱用のヒートスプレッダやヒートシンク等の放熱部材が熱的に接続されるが、この構造では放熱部材に近い最上層の半導体チップは冷却できるものの、下層の半導体チップに対する冷却効率が悪い。   With the improvement in performance of electronic devices such as computers, semiconductor devices in which a plurality of semiconductor chips are stacked three-dimensionally are being developed. In such a semiconductor device, a heat dissipation member such as a heat spreader or heat sink for heat dissipation is thermally connected to the uppermost semiconductor chip, but in this structure, the uppermost semiconductor chip close to the heat dissipation member can be cooled, The cooling efficiency for the lower semiconductor chip is poor.

そこで、この種の半導体装置を効率的に冷却するための様々な冷却機構が提案されているが、いずれも改善の余地がある。   Various cooling mechanisms for efficiently cooling this type of semiconductor device have been proposed, but there is room for improvement.

例えば、上下に隣接する半導体チップの間にヒートパイプを設け、各半導体チップで発生した熱をそのヒートパイプを利用して外部に放熱する冷却機構が提案されているが、この方式ではヒートパイプが邪魔で上下に隣接する半導体チップの距離を短くできない。   For example, a cooling mechanism has been proposed in which a heat pipe is provided between adjacent semiconductor chips and heat generated in each semiconductor chip is dissipated to the outside using the heat pipe. The distance between the adjacent semiconductor chips cannot be shortened due to an obstacle.

また、インターポーザ上に半導体チップを実装し、そのインターポーザに冷却水を供給して半導体装置を冷却する方法も提案されている。この場合は、冷却水が流れる流路をインターポーザに形成することになるが、具体的にどのような方法でその流路を形成するかについてまでは提案されていない。   Also proposed is a method of cooling a semiconductor device by mounting a semiconductor chip on the interposer and supplying cooling water to the interposer. In this case, the flow path through which the cooling water flows is formed in the interposer, but no specific method has been proposed for forming the flow path.

山地康弘、安達達也、森藤忠洋、佐藤知稔、高橋健司、「３次元積層モジュールにおける熱設計」、電子情報通信学会技術研究報告(CPM)、電子部品・材料、101(516)、p.45-52、2001-12-13Yasuhiro Yamachi, Tatsuya Adachi, Tadahiro Morito, Tomoaki Sato, Kenji Takahashi, “Thermal Design in 3D Stacked Modules”, IEICE Technical Report (CPM), Electronic Components and Materials, 101 (516), p.45 -52, 2001-12-13

特開２００１−１６８２５５号公報JP 2001-168255 A 特開２００８−１５９６１９号公報JP 2008-159619 A

半導体装置とその製造方法において、半導体装置を効率的に冷却することを目的とする。   An object of the present invention is to efficiently cool a semiconductor device in the semiconductor device and the manufacturing method thereof.

以下の開示の一観点によれば、積層された複数の半導体チップと、複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定された半導体装置が提供される。   According to one aspect of the disclosure below, a first substrate and a second substrate are provided between a plurality of stacked semiconductor chips and one of the plurality of semiconductor chips, and one main surface is bonded to each other. And a second groove formed on the one main surface of the second substrate, and a second groove formed on the one main surface of the second substrate. A semiconductor device in which a flow path through which a coolant flows is defined by at least one surface of the groove is provided.

また、その開示の他の観点によれば、第１の基板の一方の主面に複数の第１の溝を形成する工程と、第２の基板の一方の主面に複数の第２の溝を形成する工程と、前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、複数の半導体チップのうちの一つと前記インターポーザとを接続する工程とを有する半導体装置の製造方法が提供される。   According to another aspect of the disclosure, a step of forming a plurality of first grooves on one main surface of the first substrate, and a plurality of second grooves on one main surface of the second substrate A plurality of the first grooves and a plurality of the second grooves by bonding the one main surface of the first substrate and the one main surface of the second substrate. A method of manufacturing a semiconductor device, comprising: forming an interposer in which a plurality of flow paths through which a coolant flows is defined by at least one surface of the groove; and connecting one of the plurality of semiconductor chips to the interposer. Is provided.

以下の開示によれば、第１の溝と第２の溝の少なくとも一方によって冷媒が流れる流路が画定されたインターポーザで半導体チップの積層体をその内側から冷却し、半導体装置の冷却効率を高めることができる。   According to the following disclosure, the semiconductor chip stack is cooled from the inside by an interposer in which a flow path through which the coolant flows is defined by at least one of the first groove and the second groove, thereby improving the cooling efficiency of the semiconductor device. be able to.

図１は、第１実施形態に係る半導体装置の断面図である。FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment. 図２は、第１実施形態に係るインターポーザの断面図である。FIG. 2 is a cross-sectional view of the interposer according to the first embodiment. 図３は、第１実施形態に係るインターポーザに形成される第１の溝と第２の溝の拡大断面図である。FIG. 3 is an enlarged cross-sectional view of a first groove and a second groove formed in the interposer according to the first embodiment. 図４は、第１実施形態に係るインターポーザの平面図である。FIG. 4 is a plan view of the interposer according to the first embodiment. 図５は、第１実施形態に係るインターポーザに接続される冷却系の模式図である。FIG. 5 is a schematic diagram of a cooling system connected to the interposer according to the first embodiment. 図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。6A and 6B are cross-sectional views (part 1) in the middle of manufacturing the semiconductor device according to the first embodiment. 図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。FIGS. 7A and 7B are cross-sectional views (part 2) in the middle of manufacturing the semiconductor device according to the first embodiment. 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。8A and 8B are cross-sectional views (part 3) in the middle of manufacturing the semiconductor device according to the first embodiment. 図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。FIGS. 9A and 9B are cross-sectional views (part 4) in the middle of manufacturing the semiconductor device according to the first embodiment. 図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。FIGS. 10A and 10B are cross-sectional views (part 5) in the middle of manufacturing the semiconductor device according to the first embodiment. 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。FIG. 11 is a sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture. 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。FIG. 12 is a sectional view (No. 7) of the semiconductor device according to the first embodiment in the middle of manufacture. 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。FIG. 13 is a cross-sectional view (No. 8) during the manufacture of the semiconductor device according to the first embodiment. 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。FIG. 14 is a sectional view (No. 9) in the middle of manufacturing the semiconductor device according to the first embodiment. 図１５（ａ）、（ｂ）は比較例の断面図である。15A and 15B are sectional views of comparative examples. 図１６は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。FIG. 16 is a cross-sectional view (part 1) of the semiconductor device according to the second embodiment during manufacture. 図１７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。FIG. 17 is a second cross-sectional view of the semiconductor device according to the second embodiment during manufacture. 図１８は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。FIG. 18 is a cross-sectional view (part 3) of the semiconductor device according to the second embodiment during manufacture. 図１９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。19A and 19B are cross-sectional views (part 1) in the middle of manufacturing the semiconductor device according to the third embodiment. 図２０は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。FIG. 20 is a cross-sectional view (part 2) of the semiconductor device according to the third embodiment during manufacture.

以下に、添付図面を参照しながら各実施形態について説明する。   Embodiments will be described below with reference to the accompanying drawings.

（第１実施形態）
本実施形態では、三次元的に積層された半導体チップをインターポーザで冷却するタイプの半導体装置について説明する。 (First embodiment)
In the present embodiment, a semiconductor device of a type that cools three-dimensionally stacked semiconductor chips with an interposer will be described.

図１は、第１実施形態に係る半導体装置の断面図である。   FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment.

この半導体装置１は、パッケージ基板３と、冷却用のインターポーザ４と、三次元的に積層された複数の半導体チップ５とを備える。   The semiconductor device 1 includes a package substrate 3, a cooling interposer 4, and a plurality of semiconductor chips 5 that are three-dimensionally stacked.

このうち、各半導体チップ５にはスルーホール５ａが形成されており、そのスルーホール５ａ内の銅めっき膜１４によって半導体チップ５の表面側と裏面側とが電気的に接続される。そして、上下に隣接する半導体チップ５は、前述の銅めっき膜１４上のはんだバンプ等の接続端子１１を介して互いに電気的に接続される。   Among these, each semiconductor chip 5 is formed with a through hole 5a, and the front surface side and the back surface side of the semiconductor chip 5 are electrically connected by the copper plating film 14 in the through hole 5a. The semiconductor chips 5 adjacent in the vertical direction are electrically connected to each other via connection terminals 11 such as solder bumps on the copper plating film 14 described above.

接続端子１１は、各半導体チップ５の表面にグリッド状に配列される。このような配列は、BGA(Ball Grid Array)とも呼ばれる。   The connection terminals 11 are arranged in a grid on the surface of each semiconductor chip 5. Such an array is also called a BGA (Ball Grid Array).

一方、パッケージ基板３は、セラミックや樹脂を材料とするコア基材の上に配線層を形成してなる配線基板であって、前述の接続端子１１を介して最下層の半導体チップ５と接続される。   On the other hand, the package substrate 3 is a wiring substrate formed by forming a wiring layer on a core base material made of ceramic or resin, and is connected to the lowermost semiconductor chip 5 through the connection terminals 11 described above. The

また、インターポーザ４は、後述のように冷媒により複数の半導体チップ５を冷却するものであって、その内部に冷却水等の冷媒Wを供給するための一対のマニフォルド１０が接続される。   The interposer 4 cools the plurality of semiconductor chips 5 with a refrigerant as will be described later, and a pair of manifolds 10 for supplying a refrigerant W such as cooling water is connected to the inside.

更に、最上層の半導体チップ５の上には放熱フィン６が接続される。その放熱フィン６は不図示のファンで生成された風に曝され、これによっても各半導体チップ５が冷却されることになる。   Further, heat radiation fins 6 are connected on the uppermost semiconductor chip 5. The heat radiating fins 6 are exposed to wind generated by a fan (not shown), and each semiconductor chip 5 is also cooled by this.

このような半導体装置１は、パーソナルコンピュータやサーバ内のマザーボード２上に実装される。その実装にあたっては、マザーボード２の第１の電極パッド２ａと、パッケージ基板３の第２の電極パッド３ａとが、はんだバンプ等の外部接続端子１２を介して接続される。   Such a semiconductor device 1 is mounted on a motherboard 2 in a personal computer or server. In the mounting, the first electrode pad 2a of the mother board 2 and the second electrode pad 3a of the package substrate 3 are connected via an external connection terminal 12 such as a solder bump.

本実施形態では、複数の半導体チップ５の積層体の任意の高さに前述のインターポーザ４を挿入し、当該積層体の内部から冷却を行うことで、各半導体チップ５を速やかに冷却することができる。   In the present embodiment, each semiconductor chip 5 can be quickly cooled by inserting the above-described interposer 4 at an arbitrary height of the stacked body of the plurality of semiconductor chips 5 and cooling from the inside of the stacked body. it can.

なお、半導体装置１の寸法は特に限定されないが、本実施形態では一辺の長さが約３０mmの正方形の平面形状を有し、かつ、厚さが約０．３mmの半導体チップ５を使用する。また、インターポーザ４は、一辺の長さが約５０mm〜６０mm程度の正方形の平面形状を有しており、その厚さは約１mm程度である。   The dimensions of the semiconductor device 1 are not particularly limited. In this embodiment, a semiconductor chip 5 having a square planar shape with a side length of about 30 mm and a thickness of about 0.3 mm is used. The interposer 4 has a square planar shape with a side length of about 50 mm to 60 mm, and its thickness is about 1 mm.

また、図１の例では、最下層の半導体チップ５の上面にインターポーザ４を接合しているが、インターポーザ４の配置はこれに限定されず、半導体チップ５の積層体の任意の位置にインターポーザ４を挿入してもよい。   In the example of FIG. 1, the interposer 4 is bonded to the upper surface of the lowermost semiconductor chip 5, but the arrangement of the interposer 4 is not limited to this, and the interposer 4 can be placed at an arbitrary position of the stacked body of the semiconductor chips 5. May be inserted.

更に、図１のように一つのインターポーザ４だけでなく、複数のインターポーザ４の各々を半導体チップ５の積層体の異なる位置に挿入してもよい。   Further, not only one interposer 4 as shown in FIG. 1 but each of a plurality of interposers 4 may be inserted into different positions of the stacked body of semiconductor chips 5.

図２は、前述のインターポーザ４の断面図である。   FIG. 2 is a sectional view of the interposer 4 described above.

図２に示すように、インターポーザ４は、いずれもシリコンを材料とする第１の基板２１と第２の基板３１とを有する。   As shown in FIG. 2, the interposer 4 includes a first substrate 21 and a second substrate 31 that are made of silicon.

このうち、第１の基板２１の一方の主面２１ｘには複数の第１の凹部２１ｂが設けられると共に、隣り合う第１の凹部２１ｂの間に複数のスリット状の第１の溝２１ａが設けられる。   Among these, a plurality of first recesses 21b are provided on one main surface 21x of the first substrate 21, and a plurality of slit-shaped first grooves 21a are provided between adjacent first recesses 21b. It is done.

そして、前述の第１の凹部２１ｂの下の第１の基板２１には第１の貫通導体２４が埋め込まれており、その第１の貫通導体２４に接続された第１の上側アンダーバンプメタル２５が第１の凹部２１ｂの底面に形成される。   A first through conductor 24 is embedded in the first substrate 21 below the first recess 21 b described above, and a first upper under bump metal 25 connected to the first through conductor 24. Is formed on the bottom surface of the first recess 21b.

更に、第１の基板２１の他方の主面２１ｙには第１の多層配線層２８が設けられ、その第１の多層配線層２８の最下面に第１の下側アンダーバンプメタル２９が設けられる。   Further, a first multilayer wiring layer 28 is provided on the other main surface 21 y of the first substrate 21, and a first lower under bump metal 29 is provided on the lowermost surface of the first multilayer wiring layer 28. .

一方、第２の基板３１は、第１の基板２１と同じ製造工程を経て作製されるものであるため、以下のように第１の基板２１と同じ構造を有する。   On the other hand, since the second substrate 31 is manufactured through the same manufacturing process as the first substrate 21, it has the same structure as the first substrate 21 as follows.

例えば、第２の基板３１の一方の主面３１ｘには、前述の第１の溝２１ａと第１の凹部２１ｂの各々に対応した第２の溝３１ａと第２の凹部３１ｂが形成される。   For example, the second groove 31a and the second recess 31b corresponding to the first groove 21a and the first recess 21b described above are formed on one main surface 31x of the second substrate 31, respectively.

更に、その第２の凹部３１ｂの上の第２の基板３１には第２の貫通導体３４が埋め込まれており、その第２の貫通導体３４に接続された第２の上側アンダーバンプメタル３５が第２の凹部３１ｂの底面に形成される。   Further, a second through conductor 34 is embedded in the second substrate 31 above the second recess 31b, and a second upper under bump metal 35 connected to the second through conductor 34 is formed. It is formed on the bottom surface of the second recess 31b.

そして、第２の基板３１の他方の主面３１ｙには第２の多層配線層３８が設けられ、その第２の多層配線層３８の最下面に第２の下側アンダーバンプメタル３９が設けられる。   A second multilayer wiring layer 38 is provided on the other main surface 31 y of the second substrate 31, and a second lower under bump metal 39 is provided on the lowermost surface of the second multilayer wiring layer 38. .

このようなインターポーザ４においては、はんだバンプ５１を介して第１の貫通導体２４と第２の貫通導体３４同士が電気的に接続され、これにより第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されることになる。   In such an interposer 4, the first through conductor 24 and the second through conductor 34 are electrically connected to each other through the solder bumps 51, whereby the first multilayer wiring layer 28 and the second multilayer wiring are connected. The layer 38 is electrically connected.

また、第１の多層配線層２８と第２の多層配線層３８は、それぞれ前述の第１の下側アンダーバンプメタル２９と第２の下側アンダーバンプメタル３９を介して接続端子１１と電気的に接続される。   The first multilayer wiring layer 28 and the second multilayer wiring layer 38 are electrically connected to the connection terminal 11 via the first lower under bump metal 29 and the second lower under bump metal 39, respectively. Connected to.

更に、第１の基板２１と第２の基板３１の各々の一方の主面２１ｘ、３１ｘと、第１の溝２１ａと第２の溝３１ａの各々の開口端にははんだ等の接続媒体５０が塗布されており、これにより第１の基板２１と第２の基板３１とが接合される。   Further, a connection medium 50 such as solder is formed on one main surface 21x, 31x of each of the first substrate 21 and the second substrate 31, and on each open end of the first groove 21a and the second groove 31a. The first substrate 21 and the second substrate 31 are bonded to each other.

図３は、第１の溝２１ａと第２の溝３１ａの拡大断面図である。   FIG. 3 is an enlarged cross-sectional view of the first groove 21a and the second groove 31a.

図３に示すように、前述の接続媒体５０によって第１の溝２１ａの開口端２１ｅと第２の溝３１の開口端３１ｅ同士が接合される。   As shown in FIG. 3, the opening end 21 e of the first groove 21 a and the opening end 31 e of the second groove 31 are joined together by the connection medium 50 described above.

そして、第１の溝２１ａの表面と第２の溝３１ａの各々の表面によって微細な複数の流路Cが画定され、その流路Cを流れる冷媒Wによって各半導体チップ５を冷却することができる。   A plurality of fine flow paths C are defined by the surface of the first groove 21a and the surface of the second groove 31a, and each semiconductor chip 5 can be cooled by the coolant W flowing through the flow path C. .

また、流路Cは、はんだバンプ５１（図２参照）から隔離されているため、導電性のある冷却水を流路C内に流しても、はんだバンプ５１と冷却水とが電気的にショートするのを防止できる。   Further, since the channel C is isolated from the solder bump 51 (see FIG. 2), even if conductive cooling water flows through the channel C, the solder bump 51 and the cooling water are electrically short-circuited. Can be prevented.

再び図２を参照する。   Refer to FIG. 2 again.

このようなインターポーザ４においては、前述のようにはんだバンプ５１等を介して第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されているので、上下の半導体チップ５同士をインターポーザ４で電気的に接続することができる。   In such an interposer 4, the first multilayer wiring layer 28 and the second multilayer wiring layer 38 are electrically connected via the solder bumps 51 and the like as described above. They can be electrically connected to each other by the interposer 4.

また、このように第１の多層配線層２８や第２の多層配線層３８を介してインターポーザ４と半導体チップ５とを電気的に接続することで、接続端子１１とはんだバンプ５１とのグリッド変換をこれらの配線層で行うことができる。   In addition, by electrically connecting the interposer 4 and the semiconductor chip 5 via the first multilayer wiring layer 28 and the second multilayer wiring layer 38 in this way, grid conversion between the connection terminals 11 and the solder bumps 51 is performed. Can be performed on these wiring layers.

よって、微細化によって隣接する接続端子１１の間隔D1が狭まっても、隣接するはんだバンプ５１の間隔D2を当該間隔D1より広くすることができ、流路C（図３参照）の幅を十分な広さに維持できる。これにより、半導体チップ５の微細化とは無関係に十分な量の冷媒Wを流路Cに供給でき、インターポーザ４の冷却機能を維持することが可能となる。   Therefore, even if the distance D1 between the adjacent connection terminals 11 is reduced due to miniaturization, the distance D2 between the adjacent solder bumps 51 can be made larger than the distance D1, and the width of the flow path C (see FIG. 3) is sufficient. Can be kept wide. Thereby, a sufficient amount of the coolant W can be supplied to the flow path C regardless of the miniaturization of the semiconductor chip 5, and the cooling function of the interposer 4 can be maintained.

しかも、横方向に隣接するはんだバンプ５１の間に第１の溝２１ａと第２の溝３１ａとを複数設けたことで、これらの溝と冷却水との接触面積が増大し、冷媒Wとインターポーザ４との熱交換効率が高められる。   In addition, by providing a plurality of first grooves 21a and second grooves 31a between the solder bumps 51 adjacent in the lateral direction, the contact area between these grooves and the cooling water increases, and the refrigerant W and the interposer The heat exchange efficiency with 4 is increased.

図４は、インターポーザ４の平面図である。   FIG. 4 is a plan view of the interposer 4.

図４に示すように、複数の流路Cの各々は、一方のマニフォルド１０から他方のマニフォルド１０に向けて延在するように、はんだバンプ５１の間において直線状に形成される。   As shown in FIG. 4, each of the plurality of flow paths C is linearly formed between the solder bumps 51 so as to extend from one manifold 10 toward the other manifold 10.

また、マニフォルド１０は、樹脂を成型して形成され、矢印で示すようにインターポーザ４に脱着自在となっている。   The manifold 10 is formed by molding a resin and is detachable from the interposer 4 as indicated by an arrow.

図５は、インターポーザ４に接続される冷却系の模式図である。   FIG. 5 is a schematic diagram of a cooling system connected to the interposer 4.

この冷却系６０は、配管６３によって接続されたポンプ６１とラジエタ６２とを有する。このうち、ポンプ６１は、インターポーザ４に対して冷却水等の冷媒Wを供給するものであって、半導体チップ５（図１参照）との熱交換により温められた冷媒Wはラジエタ６２において大気との熱交換により冷却された後、インターポーザ４を冷却するのに利用される。   The cooling system 60 includes a pump 61 and a radiator 62 connected by a pipe 63. Among these, the pump 61 supplies refrigerant W such as cooling water to the interposer 4, and the refrigerant W heated by heat exchange with the semiconductor chip 5 (see FIG. 1) is separated from the atmosphere in the radiator 62. After being cooled by heat exchange, the interposer 4 is used for cooling.

また、配管６３は、銅やステンレス等の金属を材料とするものであって、前述のマニフォルド１０と接続される。なお、金属製の配管６３に代えて、ブチルゴムやフッ素ゴム等の樹脂製のチューブを使用してもよい。   The pipe 63 is made of a metal such as copper or stainless steel, and is connected to the manifold 10 described above. In place of the metal pipe 63, a resin tube such as butyl rubber or fluoro rubber may be used.

また、この冷却系６０の設置箇所も特に限定されず、インターポーザ４と共にサーバ等の電子機器内に冷却系６０を設けてもよいし、電子機器の外部に冷却系６０を設けてもよい。   Also, the installation location of the cooling system 60 is not particularly limited, and the cooling system 60 may be provided in an electronic device such as a server together with the interposer 4, or the cooling system 60 may be provided outside the electronic device.

以上説明した本実施形態によれば、図３に示したように、第１の基板２１と第２の基板３１の各々を接合することでこれらの間に簡単に流路Cを形成できる。   According to the present embodiment described above, as shown in FIG. 3, the flow path C can be easily formed between the first substrate 21 and the second substrate 31 by bonding each of them.

更に、インターポーザ４による冷却で半導体チップ５（図１参照）の積層体の内部に熱がこもりにくくなるため、放熱フィン６による放熱効果が十分に発揮できるようになる。   Further, since heat is not easily trapped inside the stacked body of the semiconductor chips 5 (see FIG. 1) by the cooling by the interposer 4, the heat radiation effect by the heat radiation fins 6 can be sufficiently exhibited.

次に、本実施形態に係る半導体装置の製造方法について説明する。   Next, a method for manufacturing the semiconductor device according to the present embodiment will be described.

図６〜図１４は、本実施形態に係る半導体装置の製造途中の断面図である。   6 to 14 are cross-sectional views in the course of manufacturing the semiconductor device according to this embodiment.

まず、図６（ａ）に示すように、第１の基板２１として厚さが約５００μmのシリコン基板を用意し、その第１の基板２１の上に第１のレジストパターン４５を形成する。   First, as shown in FIG. 6A, a silicon substrate having a thickness of about 500 μm is prepared as the first substrate 21, and a first resist pattern 45 is formed on the first substrate 21.

そして、第１のレジストパターン４５をマスクに使用しながら第１の基板２１をドライエッチングし、深さが約１５０μmの複数の第１の孔２１ｃを形成する。そのドライエッチングは特に限定されないが、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIE (Reactive Ion Etching)を行うことにより、エッチングの異方性を高めるのが好ましい。 Then, the first substrate 21 is dry-etched using the first resist pattern 45 as a mask to form a plurality of first holes 21c having a depth of about 150 μm. The dry etching is not particularly limited, but it is preferable to increase the anisotropy of etching by performing RIE (Reactive Ion Etching) by the Bosch method that alternately supplies SF 6 and C 4 F 8 in the etching atmosphere. .

この後に、第１のレジストパターン４５は除去される。   Thereafter, the first resist pattern 45 is removed.

次に、図６（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像することにより第２のレジストパターン４６を形成する。   Next, as shown in FIG. 6B, a photoresist is applied to the entire upper surface of the first substrate 21, and a second resist pattern 46 is formed by exposing and developing the photoresist.

そして、前述のボッシュ法によるRIEで第１の基板２１を約２００μmの深さまでエッチングすることにより、第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。   Then, the first substrate 21 is etched to a depth of about 200 μm by RIE using the Bosch method described above, thereby forming a plurality of first recesses 21b that overlap each of the first holes 21c.

なお、このエッチングでは、既に形成されている第１の孔２１ｃの底面もエッチングされるので、第１の凹部２１ｂの深さの分だけ第１の孔２１ｃの底面が低くなる。   In this etching, the bottom surface of the already formed first hole 21c is also etched, so that the bottom surface of the first hole 21c is lowered by the depth of the first recess 21b.

この後に、第２のレジストパターン４６は除去される。   Thereafter, the second resist pattern 46 is removed.

続いて、図７（ａ）に示すように、第１の凹部２１ｂと第１の孔２１ｃの各々の内面を熱酸化することにより厚さが約３０μmの熱酸化膜を形成し、その熱酸化膜を下地絶縁膜４７とする。   Subsequently, as shown in FIG. 7A, a thermal oxide film having a thickness of about 30 μm is formed by thermally oxidizing the inner surfaces of the first recess 21b and the first hole 21c. The film is a base insulating film 47.

そして、図７（ｂ）に示すように、前述の下地絶縁膜４７の上にシード層４８としてスパッタ法でクロム膜と銅膜とをこの順に形成する。このうち、クロム膜は約３０μmの厚さに形成し、銅膜は約１００μmの厚さに形成する。   Then, as shown in FIG. 7B, a chromium film and a copper film are formed in this order as a seed layer 48 on the base insulating film 47 by the sputtering method. Of these, the chromium film is formed to a thickness of about 30 μm, and the copper film is formed to a thickness of about 100 μm.

次いで、図８（ａ）に示すように、第１の基板２１の上に再びフォトレジストを塗布し、それを露光、現像することにより第３のレジストパターン５５を形成する。   Next, as shown in FIG. 8A, a photoresist is applied again on the first substrate 21, and a third resist pattern 55 is formed by exposing and developing the photoresist.

そして、第１の孔２１ｃ以外の部分に形成されたシード層４８が第３のレジストパターン５５でマスクされた状態で、シード層４８を給電層にしながら電解めっきにより第１の孔２１ｃ内に銅膜を成長させ、その銅膜を第１の貫通導体２４とする。   Then, in a state where the seed layer 48 formed in a portion other than the first hole 21c is masked by the third resist pattern 55, the copper is placed in the first hole 21c by electrolytic plating while using the seed layer 48 as a power feeding layer. A film is grown and the copper film is used as the first through conductor 24.

ここで、本実施形態では、第１の貫通導体２４の形成前に予め下地絶縁膜４７を形成しているので、第１の貫通導体２４と第１の基板２１とが電気的にショートするのを防止できる。   Here, in this embodiment, since the base insulating film 47 is formed in advance before the formation of the first through conductor 24, the first through conductor 24 and the first substrate 21 are electrically short-circuited. Can be prevented.

なお、第１の貫通導体２４の材料は銅に限定されず、タングステンであってもよい。   The material of the first through conductor 24 is not limited to copper, and may be tungsten.

この電解めっきを終了後、第３のレジストパターン５５は除去される。   After the electrolytic plating is finished, the third resist pattern 55 is removed.

続いて、図８（ｂ）に示すように、第１の貫通導体２４で覆われていない部分のシード層４８をウエットエッチングにより除去する。   Subsequently, as shown in FIG. 8B, a portion of the seed layer 48 not covered with the first through conductor 24 is removed by wet etching.

次に、図９（ａ）に示すように、フッ酸を用いた化学研磨により第１の基板２１の他方の主面２１ｙを研磨し、その主面２１ｙに第１の貫通導体２４を露出させる。   Next, as shown in FIG. 9A, the other main surface 21y of the first substrate 21 is polished by chemical polishing using hydrofluoric acid, and the first through conductor 24 is exposed on the main surface 21y. .

これにより、シリコンを材料とする第１の基板２１に孔２１ｃが貫通したTSV(Through Silicon Via)構造が得られる。   Thereby, a TSV (Through Silicon Via) structure in which the hole 21c penetrates the first substrate 21 made of silicon is obtained.

次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。   Next, steps required until a sectional structure shown in FIG.

まず、第１の基板２１の他方の主面２１ｙ上に層間絶縁膜５６と配線５７とを複数積層して第１の多層配線層２８を形成する。   First, the first multilayer wiring layer 28 is formed by stacking a plurality of interlayer insulating films 56 and wirings 57 on the other main surface 21 y of the first substrate 21.

このうち、層間絶縁膜５６の材料としては感光性ポリイミドが使用される。その感光性ポリイミドの塗膜をベークした後、その塗膜を露光、現像し、更に当該塗膜をキュアすることで、層間絶縁膜５６にホールや配線溝等が形成される。   Among these, photosensitive polyimide is used as the material of the interlayer insulating film 56. After the photosensitive polyimide coating film is baked, the coating film is exposed and developed, and the coating film is cured to form holes and wiring grooves in the interlayer insulating film 56.

なお、感光性ポリイミドに代えてエポキシ樹脂を層間絶縁膜５６の材料として使用してもよい。   An epoxy resin may be used as the material for the interlayer insulating film 56 instead of the photosensitive polyimide.

一方、配線５７は、例えば銅配線であって、スパッタ法で形成されたクロム膜と銅膜とをシード層とする電解銅めっきにより、前述のホールや配線溝内にセミアディティブ法により形成される。なお、配線５７としてアルミニウム配線を形成してもよい。   On the other hand, the wiring 57 is, for example, a copper wiring, and is formed by a semi-additive method in the aforementioned hole or wiring groove by electrolytic copper plating using a chromium film and a copper film formed by sputtering as a seed layer. . Note that an aluminum wiring may be formed as the wiring 57.

その後に、第１の多層配線層２８の上に第１の下側アンダーバンプメタル２９を形成する。第１の下側アンダーバンプメタル２９の層構造は特に限定されない。本実施形態では、スパッタ法で第１の銅膜２９ａ、チタン膜２９ｂ、第２の銅膜２９ｃ、及びニッケル膜２９ｄを順に形成し、これらの積層膜をパターニングすることで第１の下側アンダーバンプメタル２９を形成する。   Thereafter, a first lower under bump metal 29 is formed on the first multilayer wiring layer 28. The layer structure of the first lower under bump metal 29 is not particularly limited. In the present embodiment, a first copper film 29a, a titanium film 29b, a second copper film 29c, and a nickel film 29d are formed in this order by sputtering, and these laminated films are patterned to form a first lower underside. Bump metal 29 is formed.

次に、図１０（ａ）に示すように、第１の凹部２１ｂの底面上にスパッタ法でチタン膜２５ａ、銅膜２５ｂ、及びニッケル膜２５ｃを順に形成し、これらの積層膜をパターニングして複数の第１の上側アンダーバンプメタル２５を形成する。   Next, as shown in FIG. 10A, a titanium film 25a, a copper film 25b, and a nickel film 25c are sequentially formed on the bottom surface of the first recess 21b by sputtering, and these laminated films are patterned. A plurality of first upper under bump metals 25 are formed.

その後に、第１の上側アンダーバンプメタル２５の各々の上にめっき法でSn-Agはんだを成長させることによりはんだバンプ５１を形成する。   Thereafter, Sn-Ag solder is grown on each of the first upper under bump metals 25 by plating to form solder bumps 51.

続いて、図１０（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン６５を形成する。   Subsequently, as shown in FIG. 10B, a photoresist is applied to the entire upper surface of the first substrate 21, and is exposed and developed to form a fourth resist pattern 65.

そして、第４のレジストパターン６５をマスクにしながら、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIEを行うことにより、隣接する第１の凹部２１ｂの間に複数の第１の溝２１ａを形成する。 Then, RIE is performed by the Bosch method in which SF 6 and C 4 F 8 are alternately supplied into the etching atmosphere while using the fourth resist pattern 65 as a mask, so that a plurality of adjacent first recesses 21b are formed. The first groove 21a is formed.

その第１の溝２１ａの大きさは特に限定されない。本実施形態では、第１の溝２１ａの幅を約２０μmとし、その深さを約２００μmとする。   The size of the first groove 21a is not particularly limited. In the present embodiment, the width of the first groove 21a is about 20 μm and the depth is about 200 μm.

この後、第４のレジストパターン６５は除去される。   Thereafter, the fourth resist pattern 65 is removed.

次いで、図１１に示すように、リフロー炉内ではんだバンプ５１を溶融することにより、はんだバンプ５１をウエットバックしてその表面を球状にする。このウエットバック時のはんだバンプ５１の加熱温度は例えば約２４０℃である。   Next, as shown in FIG. 11, the solder bumps 51 are melted in a reflow furnace, so that the solder bumps 51 are wet-backed and the surface thereof is made spherical. The heating temperature of the solder bump 51 during the wet back is, for example, about 240 ° C.

また、本工程で球形となったはんだバンプ５１は、第１の凹部２１ｂの底面から測った高さHが、第１の溝２１ａの深さよりも高い状態となる。   In addition, the solder bump 51 that is spherical in this process has a height H measured from the bottom surface of the first recess 21b higher than the depth of the first groove 21a.

以上により、第１の基板２１に対する処理を終える。   Thus, the process for the first substrate 21 is completed.

次いで、図１２に示すように、第１の基板２１とは別に第２の基板３１を用意する。   Next, as shown in FIG. 12, a second substrate 31 is prepared separately from the first substrate 21.

その第２の基板３１に対しても図６〜図１１の工程が行われ、第２の基板３１には第１の基板２１におけるのと同じ構造が作製される。   6 to 11 are performed on the second substrate 31, and the same structure as that of the first substrate 21 is produced on the second substrate 31.

例えば、第１の基板２１の第１の溝２１ａ、第１の凹部２１ｂ、及び第１の孔２１ｃの各々に対応して、第２の溝３１ａ、第２の凹部３１ｂ、及び第２の孔３１ｃが第２の基板３１に形成される。   For example, the second groove 31a, the second recess 31b, and the second hole corresponding to each of the first groove 21a, the first recess 21b, and the first hole 21c of the first substrate 21. 31 c is formed on the second substrate 31.

そして、第１の基板２１に埋め込まれた第１の貫通導体２４に対応し、第２の基板３１の第２の孔３１ｃに第２の貫通導体３４が埋め込まれる。更に、第２の凹部３１ｂ内に露出する貫通導体３４には第１の上側アンダーバンプメタル２５と同一構造の第２の上側アンダーバンプメタル３５が形成される。   Then, corresponding to the first through conductor 24 embedded in the first substrate 21, the second through conductor 34 is embedded in the second hole 31 c of the second substrate 31. Further, a second upper under bump metal 35 having the same structure as that of the first upper under bump metal 25 is formed in the through conductor 34 exposed in the second recess 31b.

また、第２の基板３１の他方の主面３１ｙ上には、第１の多層配線層２８と同一の層構造の第２の多層配線層３８が形成されると共に、第１の下側アンダーバンプメタル２９と同一の層構造の第２の下側アンダーバンプメタル３９が形成される。   A second multilayer wiring layer 38 having the same layer structure as the first multilayer wiring layer 28 is formed on the other main surface 31y of the second substrate 31, and the first lower under bump is formed. A second lower under bump metal 39 having the same layer structure as that of the metal 29 is formed.

本工程では、前述の第１の基板２１の一方の主面２１ｘ上と第１の溝２１ａの開口端とに接続媒体５０としてSn-Agはんだペーストを塗布し、その主面２１ｘと第２の基板３１の一方の主面３１ｘとを対向させる。   In this step, Sn-Ag solder paste is applied as a connection medium 50 on one main surface 21x of the first substrate 21 and the opening end of the first groove 21a, and the main surface 21x and the second substrate 21x. One main surface 31x of the substrate 31 is opposed to the substrate 31.

次に、図１３に示すように、リフロー炉内で接続媒体５０とはんだバンプ５１とを２５０℃程度に加熱することで溶融し、該はんだバンプ５１を介して第１の基板２１と第２の基板３１とを接続する。   Next, as shown in FIG. 13, the connection medium 50 and the solder bump 51 are melted by being heated to about 250 ° C. in a reflow furnace, and the first substrate 21 and the second substrate 21 are melted through the solder bump 51. The substrate 31 is connected.

このとき、溶融した接続媒体５０やはんだバンプ５１の表面張力によって第１の基板２１と第２の基板３１が受ける力が、これらの基板の位置ずれを解消するように作用する。そのため、第１の基板２１と第２の基板３１がセルフアライン的に位置合わせされるようになり、これらの基板同士を簡単に位置合わせすることができる。   At this time, the force received by the first substrate 21 and the second substrate 31 due to the surface tension of the melted connection medium 50 and solder bump 51 acts so as to eliminate the displacement of these substrates. Therefore, the first substrate 21 and the second substrate 31 are aligned in a self-aligned manner, and these substrates can be easily aligned.

また、図１１に示したように、はんだバンプ５１の高さHは第１の溝２１ａの深さよりも高いため、本工程では上下のはんだバンプ５１同士が確実に当接し、そのはんだバンプ５１によって第１の基板２１と第２の基板３１とを確実に接続することができる。   Further, as shown in FIG. 11, since the height H of the solder bump 51 is higher than the depth of the first groove 21a, the upper and lower solder bumps 51 are reliably brought into contact with each other in this step. The first substrate 21 and the second substrate 31 can be reliably connected.

ここまでの工程により、本実施形態に係るインターポーザ４の基本構造が完成する。   The basic structure of the interposer 4 according to this embodiment is completed through the steps so far.

この後は、図１４に示すように、パッケージ基板３の上に接続端子１１を介して複数の半導体チップ５を積層すると共に、所定の半導体チップ５の上に前述のインターポーザ４を実装する。   Thereafter, as shown in FIG. 14, a plurality of semiconductor chips 5 are stacked on the package substrate 3 via the connection terminals 11, and the above-described interposer 4 is mounted on the predetermined semiconductor chip 5.

これにより、第１の貫通導体２４と第１の貫通導体３４の各々が各半導体チップ５と電気的に接続されることになる。   Thereby, each of the first through conductor 24 and the first through conductor 34 is electrically connected to each semiconductor chip 5.

以上により、本実施形態に係る半導体装置１の基本構造が完成する。   As described above, the basic structure of the semiconductor device 1 according to this embodiment is completed.

上記した半導体装置１の製造工程においては、材料の熱膨張率差に起因して、第１の基板２１が第１の多層配線層２８側を凸にして反ったり、第２の基板３１が第２の多層配線層３８側を凸にして反る傾向がある。   In the manufacturing process of the semiconductor device 1 described above, the first substrate 21 is warped with the first multilayer wiring layer 28 projecting from the first substrate 21 due to the difference in coefficient of thermal expansion of the material, or the second substrate 31 is There is a tendency that the second multilayer wiring layer 38 side is convex and warps.

このように反りが生じていても、本実施形態では第１の基板２１と第２の基板３１とを互いに対向させて接合するため、その接合時に各基板に適度な押圧力を加えることで反りを解消させ、平坦性が良好なインターポーザ４を作製することができる。   Even if warping occurs in this way, in the present embodiment, the first substrate 21 and the second substrate 31 are bonded to face each other. Therefore, warping is performed by applying an appropriate pressing force to each substrate during the bonding. Thus, the interposer 4 with good flatness can be manufactured.

特に、第１の基板２１や第２の基板３１の中央付近に設けたはんだバンプ５１や接続媒体５０がこれらの基板が凸状に反るのを防止するように作用するので、インターポーザ４の平坦性を一層高めることができる。   In particular, since the solder bumps 51 and the connection medium 50 provided near the center of the first substrate 21 and the second substrate 31 act to prevent these substrates from warping in a convex shape, the flatness of the interposer 4 can be prevented. It is possible to further improve the properties.

しかも、第１の基板２１と第２の基板３１は、各々の他方の主面２１ｙ、３１ｙのみに第１の多層配線層２８や第２の多層配線層３８が形成されている。このように各基板の片面のみに多層配線層を形成することで、以下のように反りの発生を更に抑制することができる。   Moreover, the first substrate 21 and the second substrate 31 have the first multilayer wiring layer 28 and the second multilayer wiring layer 38 formed only on the other main surfaces 21y and 31y. Thus, by forming a multilayer wiring layer only on one side of each substrate, the occurrence of warping can be further suppressed as follows.

図１５（ａ）、（ｂ）は、基板に反りが発生する様子を模式的に示す比較例に係る断面図である。   FIGS. 15A and 15B are cross-sectional views according to a comparative example schematically showing how a substrate is warped.

この比較例では、図１５（ａ）に示すように、シリコン等を材料とする基板７０の一方の主面７０ｘ上に、ポリイミド等を材料とする層間絶縁層と銅配線とを交互に積層してなる第１の多層配線層７１を形成する。   In this comparative example, as shown in FIG. 15A, an interlayer insulating layer made of polyimide or the like and a copper wiring are alternately laminated on one main surface 70x of a substrate 70 made of silicon or the like. A first multilayer wiring layer 71 is formed.

第１の多層配線層７１を形成する際には、ポリイミドに対するベークやキュア時に熱が印加され、そのような熱履歴が原因で基板７０は第１の多層配線層７１側を凸にして反る。   When the first multilayer wiring layer 71 is formed, heat is applied during baking or curing of the polyimide, and the substrate 70 warps with the first multilayer wiring layer 71 side convex due to such a thermal history. .

この状態で図１５（ｂ）のように基板７０の他方の主面７０ｙ上に第２の多層配線層７２を形成すると、第１の多層配線層７１が二度加熱されることになるため、基板７０の反りが更に助長される。これは、第２の多層配線層７２中のポリイミドをベーク等する熱工程により、前述の第１の多層配線層７１や第２の多層配線７２の熱履歴が異なるために起こる。   In this state, when the second multilayer wiring layer 72 is formed on the other main surface 70y of the substrate 70 as shown in FIG. 15B, the first multilayer wiring layer 71 is heated twice. The warpage of the substrate 70 is further promoted. This occurs because the thermal history of the first multilayer wiring layer 71 and the second multilayer wiring 72 is different due to a thermal process such as baking the polyimide in the second multilayer wiring layer 72.

このように基板の反りが顕著に発生する比較例と比べ、本実施形態では第１の基板２１と第２の基板３１の各々の片面のみに第１の多層配線層２８や第２の多層配線層３８を形成するため、第１の基板２１と第２の基板３１に発生する反りを抑制することができる。   In this embodiment, the first multilayer wiring layer 28 and the second multilayer wiring are formed only on one side of each of the first substrate 21 and the second substrate 31 in this embodiment, as compared with the comparative example in which the warpage of the substrate is remarkably generated. Since the layer 38 is formed, warpage generated in the first substrate 21 and the second substrate 31 can be suppressed.

その結果、第１の基板２１と第２の基板３１とを張り合わせてなるインターポーザ４の平坦性が良好となり、当該インターポーザ４の平坦な上面や下面に半導体チップ５を簡単に実装できる。これにより、インターポーザ４による冷却機能を備え、かつ、複数の半導体チップ５が積層された高性能な半導体装置１を提供することが可能となる。   As a result, the flatness of the interposer 4 formed by bonding the first substrate 21 and the second substrate 31 is improved, and the semiconductor chip 5 can be easily mounted on the flat upper and lower surfaces of the interposer 4. Thereby, it is possible to provide a high-performance semiconductor device 1 having a cooling function by the interposer 4 and having a plurality of semiconductor chips 5 stacked.

（第２実施形態）
本実施形態では、以下のように樹脂により第１の基板２１と第２の基板３１との接合強度を高める。 (Second Embodiment)
In the present embodiment, the bonding strength between the first substrate 21 and the second substrate 31 is increased by resin as follows.

図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１６〜図１８において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   16 to 18 are cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment. 16 to 18, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

本実施形態に係る半導体装置を製造するには、第１実施形態で説明した図６〜図１２の工程を行う。   In order to manufacture the semiconductor device according to the present embodiment, the steps of FIGS. 6 to 12 described in the first embodiment are performed.

そして、図１６に示すように、第１の基板２１の一方の主面２１ｘ側と、第２の基板３１の一方の主面３１ｘ側の各々に印刷法によりエポキシ樹脂等の樹脂８１を塗布する。   Then, as shown in FIG. 16, a resin 81 such as an epoxy resin is applied to each of the one main surface 21x side of the first substrate 21 and the one main surface 31x side of the second substrate 31 by a printing method. .

なお、第１の基板２１と第２の基板３１のいずれか一方にのみ樹脂８１を塗布してもよい。   Note that the resin 81 may be applied only to one of the first substrate 21 and the second substrate 31.

次いで、図１７に示すように、リフロー炉内で第１の基板２１と第２の基板３１とを２５０℃程度に加熱しながらこれらの基板を張り合わせる。この加熱によって溶融した接続媒体５０とはんだバンプ５１は樹脂８１を押し退ける。そのため、上下のはんだバンプ５１の間に樹脂８１が介在したり、接続媒体５０と第２の基板３１との間に樹脂８１が介在する危険性は少なく、樹脂８１が原因で第１の基板２１と第２の基板３１との接合不良が生じるのを防止することができる。   Next, as shown in FIG. 17, these substrates are bonded together while heating the first substrate 21 and the second substrate 31 to about 250 ° C. in a reflow furnace. The connection medium 50 and the solder bump 51 melted by this heating push away the resin 81. Therefore, there is little risk that the resin 81 is interposed between the upper and lower solder bumps 51 or the resin 81 is interposed between the connection medium 50 and the second substrate 31, and the first substrate 21 is caused by the resin 81. And poor bonding between the second substrate 31 and the second substrate 31 can be prevented.

更に、前述のように第１の基板２１と第２の基板３１とを加熱することで樹脂８１中の溶媒成分が蒸散して樹脂８１が接着力を呈するようになり、その接着力によって第１の基板２１と第２の基板３１との接合強度が補強される。   Furthermore, by heating the first substrate 21 and the second substrate 31 as described above, the solvent component in the resin 81 is evaporated and the resin 81 exhibits an adhesive force. The bonding strength between the substrate 21 and the second substrate 31 is reinforced.

この後は、第１実施形態で説明した図１４の工程を行うことで、図１８に示す本実施形態に係る半導体装置８０の基本構造を得る。   Thereafter, the basic structure of the semiconductor device 80 according to this embodiment shown in FIG. 18 is obtained by performing the process of FIG. 14 described in the first embodiment.

以上説明した本実施形態によれば、第１の基板２１と第２の基板３１との接合強度が樹脂８１によって補強されるので、インターポーザ４の信頼性を高めることが可能となる。   According to this embodiment described above, since the bonding strength between the first substrate 21 and the second substrate 31 is reinforced by the resin 81, the reliability of the interposer 4 can be improved.

なお、図３に示したように、第１の溝２１ａと第２の溝３１ａは流路Cを画定するが、前述の樹脂８１はその流路Cの外側における第１の基板２１と第２の基板３１との隙間を充填するものなので、樹脂によって流路Cが塞がれることはない。   As shown in FIG. 3, the first groove 21a and the second groove 31a define the flow path C, but the above-described resin 81 has the first substrate 21 and the second groove outside the flow path C. Therefore, the flow path C is not blocked by the resin.

（第３実施形態）
第１実施形態では、第１の基板２１と第２の基板３１としてシリコン基板を使用したが、本実施形態ではシリコン基板に代えて石英基板を使用する。 (Third embodiment)
In the first embodiment, silicon substrates are used as the first substrate 21 and the second substrate 31, but in this embodiment, a quartz substrate is used instead of the silicon substrate.

以下に、本実施形態に係る半導体装置について、その製造工程を追いながら説明する。   The semiconductor device according to the present embodiment will be described below following the manufacturing process.

図１９〜図２０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１９〜図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。   19 to 20 are cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment. 19 to 20, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted below.

まず、図１９（ａ）に示すように、第１の基板２１として石英基板を用意し、その一方の主面２１ｘに機械研磨により深さが約１５０μmの複数の第１の孔２１ｃを形成する。   First, as shown in FIG. 19A, a quartz substrate is prepared as the first substrate 21, and a plurality of first holes 21c having a depth of about 150 μm are formed on one main surface 21x by mechanical polishing. .

第１の基板２１の材料である石英は、シリコンと比較してドライエッチングによるエッチング速度が遅いため、本実施形態のように機械研磨を採用することで第１の孔２１ｃを速やかに形成することができる。   Quartz, which is the material of the first substrate 21, has a slower etching rate by dry etching than silicon, so that the first hole 21 c can be formed quickly by employing mechanical polishing as in the present embodiment. Can do.

次いで、図１９（ｂ）に示すように、サンドブラスト法を用いて第１の基板２１を加工することにより、前述の第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。第１の凹部２１ｂに求められる加工精度は緩やかであるため、第１の凹部２１ｂの形成方法としては加工精度の粗いサンドブラスト法で十分である。   Next, as shown in FIG. 19B, the first substrate 21 is processed using the sand blasting method to form a plurality of first recesses 21b that overlap each of the first holes 21c described above. Since the processing accuracy required for the first recess 21b is moderate, a sand blast method with a rough processing accuracy is sufficient as a method for forming the first recess 21b.

第１の凹部２１ｂの深さは特に限定されないが、本実施形態ではその深さを第１実施形態と同様に約２００μmとする。   Although the depth of the 1st recessed part 21b is not specifically limited, In this embodiment, the depth shall be about 200 micrometers similarly to 1st Embodiment.

また、そのサンドブラスト法においては、既に形成されている第１の孔２１ｃにもサンドが吹き付けられるため、第１の凹部２１ｂの深さ分だけ第１の孔２１ｃの底面が低くなる。   In the sandblasting method, since the sand is also blown to the already formed first hole 21c, the bottom surface of the first hole 21c is lowered by the depth of the first recess 21b.

なお、第１実施形態では第１の基板２１として導電性のあるシリコンを使用したため、図７（ａ）の工程において第１の貫通導体２４（図８（ａ）参照）と第１の基板２１とを絶縁するための下地絶縁膜４７を形成した。本実施形態では、第１の基板２１の材料として絶縁性の石英を使用するため、その下地絶縁膜４７の形成工程が不要となり、工程の簡略化が図られる。   In the first embodiment, since conductive silicon is used as the first substrate 21, the first through conductor 24 (see FIG. 8A) and the first substrate 21 in the step of FIG. 7A. A base insulating film 47 is formed to insulate the substrate. In the present embodiment, since insulating quartz is used as the material of the first substrate 21, the step of forming the base insulating film 47 is not required, and the process can be simplified.

この後は、第１実施形態で説明した図７（ｂ）〜図１４の工程を行うことにより、図２０に示す本実施形態に係る半導体装置９０の基本構造を完成させる。   After that, the basic structure of the semiconductor device 90 according to the present embodiment shown in FIG. 20 is completed by performing the steps of FIGS. 7B to 14 described in the first embodiment.

以上説明したように、本実施形態によれば、シリコン基板だけでなく石英基板を第１の基板２１や第２の基板３１として使用することで、インターポーザ４に使用可能な材料の選択の幅を広げることができる。   As described above, according to the present embodiment, not only a silicon substrate but also a quartz substrate is used as the first substrate 21 or the second substrate 31, so that the selection range of materials that can be used for the interposer 4 is increased. Can be spread.

以上説明した各実施形態に関し、更に以下の付記を開示する。   The following additional notes are disclosed for each embodiment described above.

（付記１） 積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。 (Appendix 1) A plurality of stacked semiconductor chips;
An interposer that is provided between any of the plurality of semiconductor chips and includes a first substrate and a second substrate in which one main surfaces are bonded to each other;
The coolant flows through at least one surface of the first groove formed on the one main surface of the first substrate and the second groove formed on the one main surface of the second substrate. A semiconductor device characterized in that a flow path is defined.

（付記２） 前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする付記１に記載の半導体装置。 (Appendix 2) A plurality of first holes are formed in the first substrate, and a plurality of second holes are formed in the second substrate,
A plurality of first conductors embedded in each of the plurality of first holes;
A plurality of second conductors embedded in each of the plurality of second holes;
A plurality of solder bumps connecting the plurality of first conductors and each of the plurality of second conductors;
Additional Note 1 wherein the plurality of first conductors and the plurality of second conductors are electrically connected to any one of the semiconductor chips between any of the plurality of semiconductor chips. A semiconductor device according to 1.

（付記３） 前記流路の外側における前記第１の基板と前記第２の基板との隙間を充填する樹脂を更に有することを特徴とする付記２に記載の半導体装置。   (Supplementary note 3) The semiconductor device according to supplementary note 2, further comprising a resin that fills a gap between the first substrate and the second substrate outside the flow path.

（付記４） 複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする付記２又は付記３に記載の半導体装置。 (Supplementary Note 4) A plurality of connection terminals are provided on each main surface of the plurality of semiconductor chips,
4. The semiconductor device according to appendix 2 or appendix 3, wherein an interval between the adjacent solder bumps is wider than an interval between the adjacent connection terminals.

（付記５） 隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする付記２乃至付記４のいずれかに記載の半導体装置。   (Supplementary note 5) The semiconductor device according to any one of supplementary notes 2 to 4, wherein a plurality of each of the first groove and the second groove are formed between the adjacent solder bumps.

（付記６） 前記第１の溝と前記第２の溝の各々の前記開口端同士は、はんだによって接合されたことを特徴とする付記５に記載の半導体装置。   (Supplementary note 6) The semiconductor device according to supplementary note 5, wherein the opening ends of each of the first groove and the second groove are joined by solder.

（付記７） 前記第１の基板の他方の主面に形成された第１の多層配線層と、
前記第２の基板の他方の主面に形成された第２の多層配線層とを更に有し、
複数の前記半導体チップのいずれか一と前記第１の導体とが前記第１の多層配線に接続され、かつ、複数の前記半導体チップのいずれか一つと前記第２の導体とが前記第２の多層配線に接続されたことを特徴とする付記２乃至付記６のいずれかに記載の半導体装置。 (Appendix 7) a first multilayer wiring layer formed on the other main surface of the first substrate;
A second multilayer wiring layer formed on the other main surface of the second substrate;
Any one of the plurality of semiconductor chips and the first conductor are connected to the first multilayer wiring, and any one of the plurality of semiconductor chips and the second conductor are the second 7. The semiconductor device according to any one of appendix 2 to appendix 6, wherein the semiconductor device is connected to a multilayer wiring.

（付記８） 第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。 (Appendix 8) A step of forming a plurality of first grooves on one main surface of the first substrate;
Forming a plurality of second grooves on one main surface of the second substrate;
By joining the one main surface of the first substrate and the one main surface of the second substrate, at least one of the plurality of first grooves and the plurality of second grooves. Forming an interposer in which a plurality of flow paths through which a refrigerant flows are defined by a surface;
Connecting one of a plurality of semiconductor chips and the interposer;
A method for manufacturing a semiconductor device, comprising:

（付記９） 前記第１の基板に複数の第１の孔を形成する工程と、
前記第２の基板に複数の第２の孔を形成する工程と、
複数の前記第１の孔の各々に複数の第１の導体を埋め込む工程と、
複数の前記第２の孔の各々に複数の第２の導体を埋め込む工程と、
前記第１の基板の前記一方の主面側に露出する前記第１の導体の表面と、前記第２の基板の前記一方の主面側に露出する前記第２の導体の表面とにはんだバンプを形成する工程と、
複数の前記半導体チップのいずれか一つに、複数の前記第１の導体と複数の前記第２の導体を電気的に接続する工程とを有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程は、加熱により前記はんだバンプを溶融し、該はんだバンプを介して前記第１の基板と前記第２の基板とを接続することにより行われることを特徴とする付記８に記載の半導体装置の製造方法。 (Appendix 9) A step of forming a plurality of first holes in the first substrate;
Forming a plurality of second holes in the second substrate;
Embedding a plurality of first conductors in each of the plurality of first holes;
Embedding a plurality of second conductors in each of the plurality of second holes;
Solder bumps on the surface of the first conductor exposed on the one main surface side of the first substrate and on the surface of the second conductor exposed on the one main surface side of the second substrate Forming a step;
Electrically connecting the plurality of first conductors and the plurality of second conductors to any one of the plurality of semiconductor chips,
The step of joining the one main surface of the first substrate and the other main surface of the second substrate includes melting the solder bumps by heating and passing the first bumps through the solder bumps. 9. The method of manufacturing a semiconductor device according to appendix 8, wherein the method is performed by connecting a substrate and the second substrate.

（付記１０） 前記はんだバンプを溶融する前に、前記第１の基板の前記一方の主面側と前記第２の基板の前記一方の主面側の少なくとも一方に樹脂を塗布する工程を更に有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程において、前記流路の外側における前記第１の基板と前記第２の基板との隙間を前記樹脂で充填することを特徴とする付記９に記載の半導体装置の製造方法。 (Supplementary Note 10) Before melting the solder bumps, the method further includes a step of applying a resin to at least one of the one main surface side of the first substrate and the one main surface side of the second substrate. And
In the step of bonding the one main surface of the first substrate and the other main surface of the second substrate, the first substrate and the second substrate outside the flow path The method for manufacturing a semiconductor device according to appendix 9, wherein the gap is filled with the resin.

１、８０、９０…半導体装置、２…マザーボード、２ａ…第１の電極パッド、３…パッケージ基板、３ａ…第２の電極パッド、４…インターポーザ、５…半導体チップ、５ａ…貫通孔、６…放熱フィン、１０…マニフォルド、１１…接続端子、１２…外部接続端子、１４…銅めっき膜、２１…第１の基板、２１ａ…第１の溝、２１ｂ…第１の凹部、２１ｃ…第１の孔、２１ｘ…一方の主面、２１ｙ…他方の主面、２４…第１の貫通導体、２５…第１の上側アンダーバンプメタル、２５ａ…チタン膜、２５ｂ…銅膜、２５ｃ…ニッケル膜、２８…第１の多層配線層、２９…第１の下側アンダーバンプメタル、２９ａ…第１の銅膜、２９ｂ…チタン膜、２９ｃ…第２の銅膜、２９ｄ…ニッケル膜、３１…第２の基板、３１ａ…第２の溝、３１ｂ…第２の凹部、３１ｃ…第２の孔、３１ｘ…一方の主面、３１ｙ…他方の主面、３４…第２の貫通導体、３５…第２の上側アンダーバンプメタル、３８…第２の多層配線層、３９…第２の下側アンダーバンプメタル、４５…第１のレジストパターン、４６…第２のレジストパターン、４７…下地絶縁膜、４８…シード層、５０…接続媒体、５１…はんだバンプ、５５…第３のレジストパターン、５６…層間絶縁膜、５７…配線、６０…冷却系、６１…ポンプ、６２…ラジエタ、６３…配管、７０…基板、７１…第１の多層配線層、７２…第２の多層配線層、８１…樹脂、C…流路。 DESCRIPTION OF SYMBOLS 1, 80, 90 ... Semiconductor device, 2 ... Mother board, 2a ... 1st electrode pad, 3 ... Package board, 3a ... 2nd electrode pad, 4 ... Interposer, 5 ... Semiconductor chip, 5a ... Through-hole, 6 ... Radiation fin, 10 ... Manifold, 11 ... Connection terminal, 12 ... External connection terminal, 14 ... Copper plating film, 21 ... First substrate, 21a ... First groove, 21b ... First recess, 21c ... First Hole 21x ... one main surface, 21y ... the other main surface, 24 ... first through conductor, 25 ... first upper under bump metal, 25a ... titanium film, 25b ... copper film, 25c ... nickel film, 28 ... first multilayer wiring layer, 29 ... first lower under bump metal, 29a ... first copper film, 29b ... titanium film, 29c ... second copper film, 29d ... nickel film, 31 ... second Substrate, 31a ... second groove, 31b ... 2 recesses, 31c ... second hole, 31x ... one main surface, 31y ... the other main surface, 34 ... second through conductor, 35 ... second upper under bump metal, 38 ... second multilayer wiring Layer, 39 ... second lower under bump metal, 45 ... first resist pattern, 46 ... second resist pattern, 47 ... underlying insulating film, 48 ... seed layer, 50 ... connection medium, 51 ... solder bump, 55 ... third resist pattern, 56 ... interlayer insulating film, 57 ... wiring, 60 ... cooling system, 61 ... pump, 62 ... radiator, 63 ... piping, 70 ... substrate, 71 ... first multilayer wiring layer, 72 ... Second multilayer wiring layer, 81... Resin, C.

Claims (5)

積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。 A plurality of stacked semiconductor chips; and
An interposer that is provided between any of the plurality of semiconductor chips and includes a first substrate and a second substrate in which one main surfaces are bonded to each other;
The coolant flows through at least one surface of the first groove formed on the one main surface of the first substrate and the second groove formed on the one main surface of the second substrate. A semiconductor device characterized in that a flow path is defined. 前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする請求項１に記載の半導体装置。 A plurality of first holes are formed in the first substrate, and a plurality of second holes are formed in the second substrate;
A plurality of first conductors embedded in each of the plurality of first holes;
A plurality of second conductors embedded in each of the plurality of second holes;
A plurality of solder bumps connecting the plurality of first conductors and each of the plurality of second conductors;
The plurality of first conductors and the plurality of second conductors are electrically connected to any one of the semiconductor chips between any of the plurality of semiconductor chips. 2. The semiconductor device according to 1. 複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする請求項２に記載の半導体装置。 A plurality of connection terminals are provided on each main surface of the plurality of semiconductor chips,
The semiconductor device according to claim 2, wherein an interval between the adjacent solder bumps is wider than an interval between the adjacent connection terminals. 隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする請求項２又は請求項３に記載の半導体装置。   4. The semiconductor device according to claim 2, wherein a plurality of each of the first groove and the second groove is formed between the adjacent solder bumps. 5. 第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a plurality of first grooves on one main surface of the first substrate;
Forming a plurality of second grooves on one main surface of the second substrate;
By joining the one main surface of the first substrate and the one main surface of the second substrate, at least one of the plurality of first grooves and the plurality of second grooves. Forming an interposer in which a plurality of flow paths through which a refrigerant flows are defined by a surface;
Connecting one of a plurality of semiconductor chips and the interposer;
A method for manufacturing a semiconductor device, comprising:
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