JP5740903B2 - Electronic device, semiconductor device, thermal interposer, and manufacturing method thereof - Google Patents

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Description

本発明は、電子装置、半導体装置、サーマルインターポーザ及びその製造方法に関する。   The present invention relates to an electronic device, a semiconductor device, a thermal interposer, and a manufacturing method thereof.

例えばコンピュータなどの電子装置に備えられる半導体装置として、複数の半導体チップをバンプ接続によって積層させた構造、即ち、３次元積層構造を有するものがある。
このような３次元積層構造を有する半導体装置では、放熱設計が重要になる。つまり、３次元積層構造を有する半導体装置では、例えば、積層された複数の半導体チップの上側に放熱フィンを設けるだけでは、複数の半導体チップの下方に位置する半導体チップが発生する熱を十分に放熱させることが難しい。このため、放熱設計が重要になる。 For example, a semiconductor device included in an electronic device such as a computer has a structure in which a plurality of semiconductor chips are stacked by bump connection, that is, a three-dimensional stacked structure.
In a semiconductor device having such a three-dimensional stacked structure, heat radiation design is important. That is, in a semiconductor device having a three-dimensional stacked structure, for example, the heat generated by the semiconductor chip located below the plurality of semiconductor chips can be sufficiently dissipated simply by providing a heat dissipation fin above the plurality of stacked semiconductor chips. It is difficult to let For this reason, heat dissipation design becomes important.

例えば、３次元積層構造を有する半導体装置において、最上層の半導体チップの上側に放熱フィンを取り付けるのに代えて、積層された各半導体チップの間のそれぞれに放熱板を設け、これらの放熱板の端面に放熱フィンを設けることが提案されている。また、放熱板として、ヒートパイプを内蔵した構造の放熱板を設けることも提案されている。   For example, in a semiconductor device having a three-dimensional stacked structure, instead of attaching a heat radiating fin to the upper side of the uppermost semiconductor chip, a heat radiating plate is provided between each stacked semiconductor chip. Proposing radiating fins on the end face has been proposed. It has also been proposed to provide a heat sink having a structure with a built-in heat pipe as a heat sink.

特開２００１−１６８２５５号公報JP 2001-168255 A

山地康弘，安達達也，森藤忠洋，佐藤知稔及び高橋健司，“３次元積層モジュールにおける熱設計”，電子情報通信学会技術研究報告（ＣＰＭ），電子部品・材料，101(516)，pp.45-52，2001-12-13Yasuhiro Yamachi, Tatsuya Adachi, Tadahiro Morito, Tomoaki Sato and Kenji Takahashi, “Thermal Design in 3D Stacked Modules”, IEICE Technical Report (CPM), Electronic Components and Materials, 101 (516), pp.45 -52, 2001-12-13

しかしながら、上述の放熱板を設ける方法では、各半導体チップの間のそれぞれに放熱板を設けるため、上下の半導体チップを電気的に接続するバンプを、放熱板が設けられていない領域に設ける必要がある。このように、バンプの配置に制約があるため、配線構造が複雑になり、コストが増加し、設計自由度が低下することになる。
そこで、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプを介して積層された各半導体チップが発生する熱を効率的に放熱させることができるようにしたい。 However, in the above-described method of providing the heat sink, since the heat sink is provided between each semiconductor chip, it is necessary to provide bumps for electrically connecting the upper and lower semiconductor chips in a region where the heat sink is not provided. is there. As described above, since the arrangement of the bumps is limited, the wiring structure is complicated, the cost is increased, and the degree of freedom in design is reduced.
Therefore, it is desirable to efficiently dissipate the heat generated by the semiconductor chips stacked via the bumps without complicating the wiring structure, increasing costs, and reducing the degree of design freedom.

本サーマルインターポーザは、はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザであって、内部空間と、内部空間から上方の外部へ貫通する上部貫通ビアと、内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、内部空間を通って上部貫通ビアと下部貫通ビアとを接続し、上部貫通ビアに設けられたはんだバンプと下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、内部空間の上面上に設けられ、上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、内部空間の下面上に設けられ、第１多孔質体には接触していない下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、内部空間に封入された冷媒とを備える。 This thermal interposer is electrically and thermally connected via a solder bump arranged in a lattice pattern between a plurality of semiconductor chips stacked via a solder bump and at least one position below the lowermost semiconductor chip. A thermal interposer that is connected and diffuses the heat of the semiconductor chip in a plane, and includes an internal space, an upper through via that penetrates from the internal space to the outside outside, and a lower through via that penetrates from the interior space to the outside below An interposer substrate having an upper through via and a lower through via through an internal space , and joining a solder bump provided in the upper through via and a solder bump provided in the lower through via to form a lattice a solder bump joints arranged in Jo, provided on the upper surface of the internal space, first the porous body in contact with solder bumps provided on the upper through vias And, provided on the lower surface of the inner space, comprising a second porous body contacting the solder bumps provided on the lower through vias in the first porous body is not in contact, and a refrigerant sealed in the internal space .

本半導体装置は、はんだバンプを介して積層された複数の半導体チップと、上記サーマルインターポーザと、複数の半導体チップ及びサーマルインターポーザを実装するパッケージ基板とを備える。
本電子装置は、配線基板と、配線基板の上方に実装された上記半導体装置と、半導体装置に接する放熱部材とを備える。 The semiconductor device includes a plurality of semiconductor chips stacked via solder bumps, the thermal interposer, and a package substrate on which the plurality of semiconductor chips and the thermal interposer are mounted.
The electronic device includes a wiring board, the semiconductor device mounted above the wiring board, and a heat dissipation member in contact with the semiconductor device.

本サーマルインターポーザの製造方法は、はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザの製造方法であって、第１基板に第１凹部を形成し、第１凹部の底面から第１基板の裏面へ貫通する第１貫通ビアを形成し、第１凹部に第１貫通ビアに接続される第１のはんだバンプを形成し、第１凹部に前記第１のはんだバンプに接する第１多孔質体を形成し、第２基板に第２凹部を形成し、第２凹部の底面から第２基板の裏面へ貫通する第２貫通ビアを形成し、第２凹部に第２貫通ビアに接続される第２のはんだバンプを形成し、第２凹部に第２のはんだバンプに接する第２多孔質体を形成し、第１凹部と第２凹部とによって内部空間が形成されるように第１基板と第２基板とを接合し、第１のはんだバンプと第２のはんだバンプとを接合して、内部空間を通って第１貫通ビアと第２貫通ビアとを接続し、格子状に配列されたはんだバンプ接合部を形成し、内部空間に冷媒を封入する、各工程を含む。 The manufacturing method of the thermal interposer is electrically and via solder bumps arranged in a lattice pattern at least at one place between a plurality of semiconductor chips stacked via solder bumps and below the lowermost semiconductor chip. A thermal interposer manufacturing method for thermally connecting and diffusing heat of a semiconductor chip in a plane, wherein a first recess is formed in a first substrate and penetrates from a bottom surface of the first recess to a back surface of the first substrate. Forming a first through via , forming a first solder bump connected to the first through via in the first recess, forming a first porous body in contact with the first solder bump in the first recess; A second solder bump is formed in the second substrate, the second recess is formed in the second substrate, a second through via penetrating from the bottom surface of the second recess to the back surface of the second substrate is formed, and the second recess is connected to the second through via. And forming the second in the second recess Forming a second porous body in contact with the solder bump, joining the first substrate and the second substrate so that an internal space is formed by the first recess and the second recess, 2 solder bumps are joined , the first through vias and the second through vias are connected through the internal space, solder bump joints arranged in a grid are formed, and a coolant is sealed in the internal space. , Including each step.

したがって、本電子装置、半導体装置、サーマルインターポーザ及びその製造方法によれば、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプを介して積層された各半導体チップが発生する熱を効率的に放熱させることができるという利点がある。   Therefore, according to the electronic device, the semiconductor device, the thermal interposer, and the manufacturing method thereof, each semiconductor chip stacked via the bumps can be obtained without causing a complicated wiring structure, an increase in cost, and a reduction in design flexibility. There is an advantage that the generated heat can be efficiently dissipated.

本実施形態の電子装置及びＬＳＩパッケージ（半導体装置）の構成を示す模式的断面図である。It is a typical sectional view showing the composition of the electronic device and LSI package (semiconductor device) of this embodiment. 本実施形態のサーマルインターポーザの構成を示す模式的断面図である。It is typical sectional drawing which shows the structure of the thermal interposer of this embodiment. 本実施形態のサーマルインターポーザにおける熱の移動を説明するための模式的断面図である。It is typical sectional drawing for demonstrating the movement of the heat | fever in the thermal interposer of this embodiment. ３次元積層ＬＳＩパッケージにヒートシンクを設ける場合の一例を示す模式的断面図である。It is a typical sectional view showing an example in the case of providing a heat sink in a three-dimensional stacked LSI package. サーマルインターポーザを有しない３次元積層ＬＳＩパッケージにおける冷却効果を説明するための図である。It is a figure for demonstrating the cooling effect in the three-dimensional lamination | stacking LSI package which does not have a thermal interposer. サーマルインターポーザを有する３次元積層ＬＳＩパッケージにおける冷却効果を説明するための図であるIt is a figure for demonstrating the cooling effect in the three-dimensional lamination | stacking LSI package which has a thermal interposer. （Ａ）〜（Ｆ）は、本実施形態のサーマルインターポーザの製造方法を説明するための模式的断面図である。(A)-(F) are typical sectional drawings for demonstrating the manufacturing method of the thermal interposer of this embodiment. （Ａ）、（Ｂ）は、本実施形態のサーマルインターポーザの製造方法を説明するための模式的断面図である。(A), (B) is typical sectional drawing for demonstrating the manufacturing method of the thermal interposer of this embodiment. 本実施形態の電子装置及びＬＳＩパッケージ（半導体装置）の変形例の構成を示す模式的断面図である。It is a typical sectional view showing the composition of the modification of the electronic device and LSI package (semiconductor device) of this embodiment. 本実施形態の電子装置及びＬＳＩパッケージ（半導体装置）の変形例の構成を示す模式的断面図である。It is a typical sectional view showing the composition of the modification of the electronic device and LSI package (semiconductor device) of this embodiment. 本実施形態のサーマルインターポーザの変形例の構成を示す模式的断面図である。It is a typical sectional view showing the composition of the modification of the thermal interposer of this embodiment. （Ａ）〜（Ｄ）は、本実施形態の変形例のサーマルインターポーザの製造方法を説明するための模式的断面図である。(A)-(D) are typical sectional drawings for demonstrating the manufacturing method of the thermal interposer of the modification of this embodiment.

以下、図面により、本発明の実施の形態にかかる電子装置、半導体装置、サーマルインターポーザ及びその製造方法について、図１〜図８を参照しながら説明する。
本実施形態にかかる電子装置は、例えばコンピュータなどの電子装置である。なお、電子装置を電子機器ともいう。
本電子装置は、図１に示すように、配線基板１と、配線基板１上に実装されたＬＳＩパッケージ２と、ＬＳＩパッケージ２に接するヒートシンク３とを備える。 Hereinafter, an electronic device, a semiconductor device, a thermal interposer, and a manufacturing method thereof according to embodiments of the present invention will be described with reference to FIGS.
The electronic device according to the present embodiment is an electronic device such as a computer. Note that the electronic device is also referred to as an electronic device.
As shown in FIG. 1, the electronic device includes a wiring board 1, an LSI package 2 mounted on the wiring board 1, and a heat sink 3 in contact with the LSI package 2.

なお、ＬＳＩパッケージ２を、ＬＳＩモジュール、半導体パッケージ、半導体モジュール又は半導体装置ともいう。また、ヒートシンク３を放熱部材ともいう。また、配線基板１を回路配線基板又はプリント基板ともいう。
本実施形態では、ＬＳＩパッケージ２は、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６とを備える。 The LSI package 2 is also referred to as an LSI module, a semiconductor package, a semiconductor module, or a semiconductor device. The heat sink 3 is also referred to as a heat radiating member. The wiring board 1 is also referred to as a circuit wiring board or a printed board.
In the present embodiment, the LSI package 2 includes a package substrate 4, a plurality of LSI chips 5 and a thermal interposer 6 mounted on the package substrate 4.

ここでは、複数のＬＳＩチップ５は、パッケージ基板４上にはんだバンプ７を介して積層されている。つまり、複数のＬＳＩチップ５は、互いに、はんだバンプ７を介して電気的及び熱的に接続されており、パッケージ基板４にはんだバンプ７を介して電気的及び熱的に接続されている。また、ＬＳＩチップ５は、上側表面及び下側表面のそれぞれに電極パッド８を備えるベアチップである。また、電極パッド８は、ＬＳＩチップ５の上側表面及び下側表面の全面に格子状に配列されている。但し、最上層に設けられるＬＳＩチップ５の上側表面には電極パッド８は設けられていない。このため、上方に位置するＬＳＩチップ５の下側表面に設けられた電極パッド８と下方に位置するＬＳＩチップ５の上側表面に設けられた電極パッド８とが、はんだバンプ（金属バンプ）７を介して接続されている。この場合、上下のＬＳＩチップ５を接続するはんだバンプ７は、全面に格子状に配列されることになる。ここでは、ＬＳＩチップ５はＣＰＵチップやメモリチップである。つまり、ＬＳＩパッケージ２は、ＬＳＩシステムの高性能化に対応するために、ＣＰＵチップやメモリチップで構成されるシステムを１つのチップで実現したシステムＬＳＩパッケージ（システムインパッケージ；ＳｉＰ；System in Package）である。   Here, the plurality of LSI chips 5 are stacked on the package substrate 4 via solder bumps 7. That is, the plurality of LSI chips 5 are electrically and thermally connected to each other via the solder bumps 7, and are electrically and thermally connected to the package substrate 4 via the solder bumps 7. The LSI chip 5 is a bare chip provided with electrode pads 8 on each of the upper surface and the lower surface. The electrode pads 8 are arranged in a lattice pattern on the entire upper surface and lower surface of the LSI chip 5. However, the electrode pad 8 is not provided on the upper surface of the LSI chip 5 provided in the uppermost layer. For this reason, the electrode pad 8 provided on the lower surface of the LSI chip 5 positioned above and the electrode pad 8 provided on the upper surface of the LSI chip 5 positioned below form the solder bump (metal bump) 7. Connected through. In this case, the solder bumps 7 that connect the upper and lower LSI chips 5 are arranged in a grid pattern on the entire surface. Here, the LSI chip 5 is a CPU chip or a memory chip. In other words, the LSI package 2 is a system LSI package (system in package; SiP; system in package) in which a system composed of a CPU chip and a memory chip is realized by a single chip in order to cope with higher performance of an LSI system. It is.

なお、ＬＳＩチップ５を、ＬＳＩ素子、半導体チップ、半導体素子、半導体集積回路チップ又は半導体集積回路素子ともいう。また、電極パッド８は、はんだ接合に用いるため、はんだ接合用電極パッド又はアンダーバンプメタル（ＵＢＭ）ともいう。また、はんだバンプ７は、ＬＳＩチップ５に設けられるはんだボールであり、格子状に配列されているため、ＢＧＡ（Ball Grid Array）又はＢＧＡ端子ともいう。このため、ＬＳＩチップ５はＢＧＡを有するＬＳＩチップである。また、ＬＳＩパッケージ２は、複数のＬＳＩチップ５を３次元に積層させた構造を有するため、３次元積層ＬＳＩパッケージともいう。   The LSI chip 5 is also referred to as an LSI element, a semiconductor chip, a semiconductor element, a semiconductor integrated circuit chip, or a semiconductor integrated circuit element. Moreover, since the electrode pad 8 is used for solder bonding, it is also referred to as an electrode pad for solder bonding or an under bump metal (UBM). Also, the solder bumps 7 are solder balls provided on the LSI chip 5 and are arranged in a lattice shape, and are also referred to as BGA (Ball Grid Array) or BGA terminals. Therefore, the LSI chip 5 is an LSI chip having a BGA. Further, since the LSI package 2 has a structure in which a plurality of LSI chips 5 are three-dimensionally stacked, it is also referred to as a three-dimensional stacked LSI package.

また、サーマルインターポーザ６は、熱拡散機能又は熱拡散機構を有する中継基板である。ここでは、サーマルインターポーザ６は、複数のＬＳＩチップ５の最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５とを中継する中継基板として設けられている。このため、サーマルインターポーザ基板ともいう。なお、サーマルインターポーザ６の構成の詳細は後述する。   The thermal interposer 6 is a relay board having a thermal diffusion function or a thermal diffusion mechanism. Here, the thermal interposer 6 is provided as a relay substrate that relays the lowermost LSI chip 5 of the plurality of LSI chips 5 and the second LSI chip 5 from the bottom. For this reason, it is also called a thermal interposer substrate. Details of the configuration of the thermal interposer 6 will be described later.

具体的には、サーマルインターポーザ６は、複数のＬＳＩチップ５の最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に、はんだバンプ７を介して積層されている。つまり、最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に、はんだバンプ７を介して電気的及び熱的に接続されている。このサーマルインターポーザ６は、ＬＳＩチップ５が発生した熱を拡散させるヒートスプレッダとしての機能を有する。ここでは、サーマルインターポーザ６は、上側表面及び下側表面の全面に格子状に配列された電極パッド９を備える。そして、下から２番目のＬＳＩチップ５の下側表面に設けられた電極パッド８とサーマルインターポーザ６の上側表面に設けられた電極パッド９とがはんだバンプ７を介して接続されている。また、サーマルインターポーザ６の下側表面に設けられた電極パッド８と最下層のＬＳＩチップ５の上側表面に設けられた電極パッド８とがはんだバンプ７を介して接続されている。この場合、上下のＬＳＩチップ５とサーマルインターポーザ６とを接続するはんだバンプ７は、全面に格子状に配列されることになる。このため、サーマルインターポーザ６はＢＧＡを有する。   Specifically, the thermal interposer 6 is laminated via the solder bumps 7 between the lowermost LSI chip 5 of the plurality of LSI chips 5 and the second LSI chip 5 from the bottom. That is, the lowermost LSI chip 5 and the second lowest LSI chip 5 are electrically and thermally connected via the solder bumps 7. The thermal interposer 6 has a function as a heat spreader that diffuses the heat generated by the LSI chip 5. Here, the thermal interposer 6 includes electrode pads 9 arranged in a lattice pattern on the entire upper surface and lower surface. The electrode pad 8 provided on the lower surface of the second LSI chip 5 from the bottom and the electrode pad 9 provided on the upper surface of the thermal interposer 6 are connected via the solder bumps 7. The electrode pad 8 provided on the lower surface of the thermal interposer 6 and the electrode pad 8 provided on the upper surface of the lowermost LSI chip 5 are connected via the solder bumps 7. In this case, the solder bumps 7 connecting the upper and lower LSI chips 5 and the thermal interposer 6 are arranged in a grid pattern on the entire surface. For this reason, the thermal interposer 6 has a BGA.

このように、複数のＬＳＩチップ５及びサーマルインターポーザ６は、互いに、全面に格子状に配列されたはんだバンプ７を介して電気的に接続されているため、ＬＳＩパッケージ２の高速化の障害となることはない。また、ＬＳＩチップ５の電極パッド位置（バンプ位置）に応じてサーマルインターポーザ６の電極パッド位置（バンプ位置）を決めるため、サーマルインターポーザ６を設けることによってＬＳＩチップ５の電極パッド位置（バンプ位置）が制約を受けることはない。このため、サーマルインターポーザ６を設けることによって、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、はんだバンプ７を介して積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることが可能となる。また、はんだバンプ７を介して積層される上下のＬＳＩチップ５の間に、サーマルインターポーザ６を介装するだけであるため、ＬＳＩパッケージ２の製造が複雑になり、コストが増加したり、設計自由度が低下したりすることもない。   As described above, since the plurality of LSI chips 5 and the thermal interposer 6 are electrically connected to each other via the solder bumps 7 arranged in a lattice pattern on the entire surface, this is an obstacle to speeding up the LSI package 2. There is nothing. Further, in order to determine the electrode pad position (bump position) of the thermal interposer 6 according to the electrode pad position (bump position) of the LSI chip 5, the electrode pad position (bump position) of the LSI chip 5 is provided by providing the thermal interposer 6. There are no restrictions. For this reason, by providing the thermal interposer 6, the heat generated by the LSI chips 5 stacked via the solder bumps 7 can be efficiently performed without complicating the wiring structure, increasing the cost, and lowering the degree of freedom of design. It is possible to dissipate heat. Further, since only the thermal interposer 6 is interposed between the upper and lower LSI chips 5 stacked via the solder bumps 7, the manufacturing of the LSI package 2 becomes complicated, the cost increases, and the design freedom is increased. The degree does not decrease.

なお、ここでは、サーマルインターポーザ６を最下層のＬＳＩチップ５と下から２番目のＬＳＩチップ５との間に設けているが、これに限られるものではなく、複数のＬＳＩチップ５の間及び最下層のＬＳＩチップ５の下側の少なくとも１箇所に設ければ良い。つまり、サーマルインターポーザ６は、複数のＬＳＩチップ５に含まれる一のＬＳＩチップ５と他のＬＳＩチップ５との間（上下のＬＳＩチップ５の間）、又は、最下層のＬＳＩチップ５とパッケージ基板４との間に、はんだバンプ（金属バンプ）７を介して電気的及び熱的に接続しても良い。   Here, the thermal interposer 6 is provided between the lowermost LSI chip 5 and the second LSI chip 5 from the bottom. However, the invention is not limited to this. It may be provided in at least one place on the lower side of the lower LSI chip 5. That is, the thermal interposer 6 is between one LSI chip 5 included in a plurality of LSI chips 5 and another LSI chip 5 (between the upper and lower LSI chips 5), or the lowermost LSI chip 5 and the package substrate. 4 may be electrically and thermally connected via solder bumps (metal bumps) 7.

このように、本実施形態では、パッケージ基板４上に複数のＬＳＩチップ５がバンプ７を介して３次元に積層された構造を有するＬＳＩパッケージ２に、サーマルインターポーザ６を追加することで、冷却機能を内蔵したＬＳＩパッケージ２を実現している。これにより、３次元に積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることができ、この結果、各ＬＳＩチップ５を冷却し、各ＬＳＩチップ５の温度を低下させることができる。つまり、３次元積層構造を有するＬＳＩパッケージ２の設計仕様を大幅に変更することなく、各ＬＳＩチップ５が発生する熱を効率的に放熱させ、その温度を低下させることが可能となる。   As described above, in this embodiment, the cooling function is achieved by adding the thermal interposer 6 to the LSI package 2 having a structure in which a plurality of LSI chips 5 are three-dimensionally stacked via the bumps 7 on the package substrate 4. The LSI package 2 incorporating the above is realized. As a result, the heat generated by the LSI chips 5 that are three-dimensionally stacked can be efficiently radiated. As a result, the LSI chips 5 can be cooled and the temperature of the LSI chips 5 can be lowered. . That is, it is possible to efficiently dissipate the heat generated by each LSI chip 5 and reduce the temperature without significantly changing the design specifications of the LSI package 2 having a three-dimensional stacked structure.

また、パッケージ基板４は、上側表面に最下層のＬＳＩチップ５の電極パッド位置に対応する位置に設けられた電極パッド１０を備えるとともに、下側表面の全面に格子状に配列された電極パッド１０及びはんだバンプ７を備える。このため、パッケージ基板４はＢＧＡを有するパッケージ基板であり、ＬＳＩパッケージ２はＢＧＡパッケージである。そして、パッケージ基板４がはんだバンプ７を介して配線基板１に電気的に接続されて、配線基板１上にＬＳＩパッケージ２が実装されている。   The package substrate 4 includes electrode pads 10 provided on the upper surface at positions corresponding to the electrode pad positions of the lowermost LSI chip 5, and the electrode pads 10 arranged in a lattice pattern on the entire lower surface. And solder bumps 7. For this reason, the package substrate 4 is a package substrate having a BGA, and the LSI package 2 is a BGA package. The package substrate 4 is electrically connected to the wiring substrate 1 via the solder bumps 7, and the LSI package 2 is mounted on the wiring substrate 1.

また、本実施形態では、ヒートシンク３として、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側、及び、サーマルインターポーザ６の外周部に接するヒートシンクを備える。つまり、ヒートシンク３は、金属からなり、最上層のＬＳＩチップ５の上方に放熱フィン３Ａを備え、さらに、これと一体に形成され、パッケージ基板４に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６の周囲に設けられる枠体３Ｂを備える。   In the present embodiment, the heat sink 3 includes a heat sink that is in contact with the upper side of the LSI chip 5 that is the uppermost layer of the plurality of LSI chips 5 and the outer periphery of the thermal interposer 6. That is, the heat sink 3 is made of metal, and includes the heat dissipating fins 3A above the uppermost LSI chip 5, and is formed integrally with the LSI chip 5 and the thermal interposer 6 mounted on the package substrate 4. The frame body 3B provided around is provided.

そして、ヒートシンク３の放熱フィン３Ａが最上層のＬＳＩチップ５の表面（放熱面）に接しており、枠体３Ｂがサーマルインターポーザ６の外周部に接している。これにより、一つのヒートシンク３によって、複数のＬＳＩチップ５の最上層のＬＳＩチップ５からの熱を放熱させることができるとともに、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５からの熱を放熱させることができる。この結果、最上層のＬＳＩチップ５だけでなく、最下層付近のＬＳＩチップ５も冷却され、パッケージ内部の各ＬＳＩチップ５の温度を低下させることができる。なお、ファンなどを設けて送風し、ヒートシンク３、特に、放熱フィン３Ａに風を当てるのが好ましい。また、ここでは、ヒートシンク３は、熱を拡散させるヒートスプレッダとしての機能も有する。   The heat radiating fins 3 </ b> A of the heat sink 3 are in contact with the surface (heat radiating surface) of the uppermost LSI chip 5, and the frame 3 </ b> B is in contact with the outer periphery of the thermal interposer 6. As a result, heat from the LSI chip 5 in the uppermost layer of the plurality of LSI chips 5 can be dissipated by one heat sink 3 and heat from the LSI chips 5 located below the plurality of LSI chips 5 can be dissipated. Can be made. As a result, not only the uppermost LSI chip 5 but also the LSI chip 5 near the lowermost layer is cooled, and the temperature of each LSI chip 5 inside the package can be lowered. In addition, it is preferable to provide a fan or the like to blow air and to apply wind to the heat sink 3, in particular, the heat radiation fins 3A. Here, the heat sink 3 also has a function as a heat spreader that diffuses heat.

このように、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面から熱を放熱させるための放熱フィン３Ａを備えるヒートシンク３の枠体３Ｂに、サーマルインターポーザ６を熱的に接触させるだけで良い。つまり、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面から熱を放熱させるためのヒートシンク３の設計仕様を大幅に変更することなく、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５の熱を効率的に放熱させ、その温度を低下させることが可能となる。   In this way, the thermal interposer 6 only needs to be brought into thermal contact with the frame 3B of the heat sink 3 provided with the radiation fins 3A for radiating heat from the surface of the LSI chip 5 as the uppermost layer of the plurality of LSI chips 5. . That is, the LSI chip 5 positioned below the plurality of LSI chips 5 can be changed without significantly changing the design specifications of the heat sink 3 for radiating heat from the surface of the LSI chip 5 in the uppermost layer of the plurality of LSI chips 5. It is possible to efficiently dissipate heat and lower the temperature.

例えば図４に示すように、サーマルインターポーザを有しない３次元積層ＬＳＩパッケージ１００にヒートシンク３を設け、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側表面を放熱面とし、パッケージ内部のＬＳＩチップ５の温度を低下させることも考えられる。
しかしながら、ＬＳＩチップ５の高速化、高機能化に伴ってＬＳＩチップ５の発熱量が増加した場合、ヒートシンク（ヒートスプレッダ）３の大型化や形状の複雑化を招き、部品実装設計に大きな影響を与えることになる。 For example, as shown in FIG. 4, a heat sink 3 is provided in a three-dimensional stacked LSI package 100 that does not have a thermal interposer, and the upper surface of the LSI chip 5 in the uppermost layer of the plurality of LSI chips 5 is used as a heat radiating surface. It is also conceivable to reduce the temperature of 5.
However, if the amount of heat generated by the LSI chip 5 increases as the speed and function of the LSI chip 5 increase, the heat sink (heat spreader) 3 becomes larger and the shape of the heat sink 3 becomes complicated, which greatly affects the component mounting design. It will be.

そこで、本実施形態では、図１に示すように、このようなヒートシンク３に加え、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５が発生する熱を放熱させるために、３次元に積層された複数のＬＳＩチップ５の間にサーマルインターポーザ６を挿入している。そして、３次元に積層された複数のＬＳＩチップ５の最上層のＬＳＩチップ５の表面に熱的に接触しているヒートシンク３に、サーマルインターポーザ６の外周部を熱的に接触させている。このように構成することで、複数のＬＳＩチップ５の下方に位置するＬＳＩチップ５の熱をサーマルインターポーザ６で拡散し、ヒートシンク３で放熱させることができる。これにより、３次元に積層された複数のＬＳＩチップ５の上方及び下方から効率的に熱を放熱させることができ、パッケージ内部のＬＳＩチップ５の温度を効率的に低下させることが可能となる。また、サーマルインターポーザ６をヒートシンク３に熱的に接触させることで、ヒートシンク３の冷却能力を有効利用することができる。つまり、サーマルインターポーザ６をヒートシンク３に熱的に接触させることで、最上層のＬＳＩチップ５の上方に放熱フィン３Ａを有するヒートシンク３を有効利用して、下層のＬＳＩチップ５の温度を効率的に低下させることができる。これにより、３次元に積層された複数のＬＳＩチップ５間の温度ばらつきを平均化することができ、下層のＬＳＩチップ５の温度が上昇してしまうのを防止することができる。   Therefore, in the present embodiment, as shown in FIG. 1, in addition to such a heat sink 3, in order to dissipate heat generated by the LSI chips 5 positioned below the plurality of LSI chips 5, they are three-dimensionally stacked. A thermal interposer 6 is inserted between the plurality of LSI chips 5. The outer peripheral portion of the thermal interposer 6 is in thermal contact with the heat sink 3 that is in thermal contact with the surface of the uppermost LSI chip 5 of the LSI chips 5 that are three-dimensionally stacked. With this configuration, heat of the LSI chip 5 positioned below the plurality of LSI chips 5 can be diffused by the thermal interposer 6 and dissipated by the heat sink 3. As a result, heat can be efficiently radiated from above and below the plurality of LSI chips 5 three-dimensionally stacked, and the temperature of the LSI chips 5 inside the package can be efficiently reduced. Moreover, the thermal interposer 6 is brought into thermal contact with the heat sink 3 so that the cooling capacity of the heat sink 3 can be effectively utilized. In other words, the thermal interposer 6 is brought into thermal contact with the heat sink 3 so that the heat sink 3 having the radiation fins 3A above the uppermost LSI chip 5 can be effectively used, and the temperature of the lower LSI chip 5 can be efficiently increased. Can be reduced. As a result, the temperature variation among the plurality of LSI chips 5 stacked three-dimensionally can be averaged, and the temperature of the lower LSI chip 5 can be prevented from rising.

次に、サーマルインターポーザ６について、図２及び図３を参照しながら、具体的に説明する。
本実施形態では、サーマルインターポーザ６は、図２に示すように、インターポーザ基板１１ＡＢと、バンプ接合部１２Ｘと、多孔質体１３と、冷媒１４とを備える。
ここで、インターポーザ基板１１ＡＢは、内部空間１５と、内部空間１５から上方の外部へ貫通する上部貫通導体１６Ａ（１６）と、内部空間１５から下方の外部へ貫通する下部貫通導体１６Ｂ（１６）とを有する。なお、ここでは、内部空間１５は、密閉されているため、密閉空間ともいう。また、内部空間１５は、熱を拡散させる部分であるため、熱拡散部ともいう。また、貫通導体１６は導体ビアともいう。 Next, the thermal interposer 6 will be specifically described with reference to FIGS.
In the present embodiment, the thermal interposer 6 includes an interposer substrate 11AB, a bump bonding portion 12X, a porous body 13, and a refrigerant 14, as shown in FIG.
Here, the interposer substrate 11AB includes an internal space 15, an upper through conductor 16A (16) penetrating from the internal space 15 to the upper outside, and a lower through conductor 16B (16) penetrating from the internal space 15 to the lower outside. Have Here, since the internal space 15 is sealed, it is also referred to as a sealed space. Moreover, since the internal space 15 is a part which diffuses heat, it is also called a heat diffusion part. The through conductor 16 is also referred to as a conductor via.

ここでは、インターポーザ基板１１ＡＢは、２つの基板１１Ａ，１１Ｂを貼り合わせて形成されている。つまり、第１凹部１１ＡＸ（１１Ｘ）及び第１凹部１１ＡＸの底面から基板裏面へ貫通する第１貫通導体１６Ａを有する第１基板１１Ａ（１１）と、第２凹部１１ＢＸ（１１Ｘ）及び第２凹部１１ＢＸの底面から基板裏面へ貫通する第２貫通導体１６Ｂを有する第２基板１１Ｂ（１１）とを、第１凹部１１ＡＸと第２凹部１１ＢＸとによって内部空間１５が形成されるように接合することによって、インターポーザ基板１１ＡＢが形成されている。   Here, the interposer substrate 11AB is formed by bonding two substrates 11A and 11B. That is, the first substrate 11A (11) having the first recess 11AX (11X) and the first through conductor 16A penetrating from the bottom surface of the first recess 11AX to the back surface of the substrate, the second recess 11BX (11X), and the second recess 11BX. By joining the second substrate 11B (11) having the second through conductor 16B penetrating from the bottom surface of the substrate to the back surface of the substrate so that the internal space 15 is formed by the first recess 11AX and the second recess 11BX, Interposer substrate 11AB is formed.

ここで、インターポーザ基板１１ＡＢは、例えばシリコン基板である。なお、基板１１ＡＢはシリコン化合物基板であっても良い。なお、サーマルインターポーザ６に接続されるＬＳＩチップ５の電極パッド８が狭ピッチの場合に、インターポーザ基板１１ＡＢとしてシリコン基板やシリコン化合物基板を用いるのが好ましい。ここでは、インターポーザ基板１１ＡＢとしてｎ型又はｐ型のシリコン基板を用いているため、貫通導体１６が設けられている貫通ビア孔１１Ｙの壁面に絶縁膜１８（ここではＳｉＯ２膜）が設けられている。また、インターポーザ基板１１ＡＢの外側表面にも絶縁膜１９（ここではＳｉＯ２膜）が設けられている。なお、例えば、インターポーザ基板１１ＡＢとしてノンドープのシリコン基板などの絶縁性の高い基板を用いる場合には、貫通ビア孔１１Ｙに絶縁膜を設けなくても良い。また、貫通導体１６は、上下のＬＳＩチップ５からの電源や電気信号を通すものであれば良い。 Here, the interposer substrate 11AB is, for example, a silicon substrate. The substrate 11AB may be a silicon compound substrate. When the electrode pads 8 of the LSI chip 5 connected to the thermal interposer 6 have a narrow pitch, it is preferable to use a silicon substrate or a silicon compound substrate as the interposer substrate 11AB. Here, since the n-type or p-type silicon substrate is used as the interposer substrate 11AB, the insulating film 18 (here, SiO 2 film) is provided on the wall surface of the through via hole 11Y in which the through conductor 16 is provided. Yes. Further, an insulating film 19 (here, SiO 2 film) is also provided on the outer surface of the interposer substrate 11AB. For example, when a highly insulating substrate such as a non-doped silicon substrate is used as the interposer substrate 11AB, an insulating film may not be provided in the through via hole 11Y. Further, the through conductor 16 may be any one that passes power and electric signals from the upper and lower LSI chips 5.

また、インターポーザ基板１１ＡＢの外周部、即ち、サーマルインターポーザ６の外周部には、導体層２０が設けられている。そして、インターポーザ基板１１ＡＢの外周部の外側表面に設けられた導体層２０がヒートシンク３に接合（ここでははんだ接合）されている。このように、インターポーザ基板１１ＡＢをヒートシンク３に導体層２０を介して接合することで、サーマルインターポーザ６からヒートシンク３への熱伝導が良くなるようにしている。ここで、導体層２０は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。   A conductor layer 20 is provided on the outer periphery of the interposer substrate 11AB, that is, on the outer periphery of the thermal interposer 6. And the conductor layer 20 provided in the outer surface of the outer peripheral part of interposer board | substrate 11AB is joined to the heat sink 3 (here solder joining). In this way, the heat conduction from the thermal interposer 6 to the heat sink 3 is improved by bonding the interposer substrate 11AB to the heat sink 3 via the conductor layer 20. Here, the conductor layer 20 has a structure in which, for example, a sputtering film of Ti, Cu, and a Ni plating film are laminated.

ここでは、第１基板１１Ａの外周部に第１導体層２０Ａが形成されており、第２基板１１Ｂの外周部に第２導体層２０Ｂが形成されている。そして、第１基板１１Ａの外周部の端面に形成された第１導体層２０Ａと第２基板１１Ｂの外周部の端面に形成された第２導体層２０Ｂとをはんだ接合することで、第１基板１１Ａと第２基板１１Ｂとが貼り合わされている。また、第１基板１１Ａの外周部の外側表面に形成された第１導体層２０Ａ及び第２基板１１Ｂの外周部の外側表面に形成された第２導体層２０Ｂをヒートシンク３にはんだ接合することで、インターポーザ基板１１ＡＢ（サーマルインターポーザ６）とヒートシンク３とを熱的に接触させている。   Here, the first conductor layer 20A is formed on the outer periphery of the first substrate 11A, and the second conductor layer 20B is formed on the outer periphery of the second substrate 11B. Then, the first conductor layer 20A formed on the end surface of the outer peripheral portion of the first substrate 11A and the second conductor layer 20B formed on the end surface of the outer peripheral portion of the second substrate 11B are joined by soldering, thereby the first substrate. 11A and the second substrate 11B are bonded together. In addition, the first conductor layer 20A formed on the outer surface of the outer peripheral portion of the first substrate 11A and the second conductor layer 20B formed on the outer surface of the outer peripheral portion of the second substrate 11B are soldered to the heat sink 3. The interposer substrate 11AB (thermal interposer 6) and the heat sink 3 are in thermal contact.

また、上部貫通導体（第１貫通導体）１６Ａの上側表面、即ち、サーマルインターポーザ６の上側表面に電極パッド９Ａ（９）が設けられている。また、下部貫通導体（第２貫通導体）１６Ｂの下側表面、即ち、サーマルインターポーザ６の下側表面に電極パッド９Ｂ（９）が設けられている。さらに、上部貫通導体１６Ａの下側表面、即ち、内部空間１５側の表面に電極パッド２１Ａ（２１）が設けられている。また、下部貫通導体１６Ｂの上側表面、即ち、内部空間１５側の表面に電極パッド２１Ｂ（２１）が設けられている。   An electrode pad 9A (9) is provided on the upper surface of the upper through conductor (first through conductor) 16A, that is, on the upper surface of the thermal interposer 6. An electrode pad 9B (9) is provided on the lower surface of the lower through conductor (second through conductor) 16B, that is, the lower surface of the thermal interposer 6. Furthermore, an electrode pad 21A (21) is provided on the lower surface of the upper through conductor 16A, that is, on the surface on the inner space 15 side. In addition, an electrode pad 21B (21) is provided on the upper surface of the lower through conductor 16B, that is, the surface on the inner space 15 side.

そして、電極パッド２１Ａ上に設けられたはんだバンプ１２Ａ（１２）と、電極パッド２１Ｂ上に設けられたはんだバンプ１２Ｂ（１２）とが接合されており、バンプ接合部１２Ｘを形成している。つまり、上部貫通導体１６Ａと下部貫通導体１６Ｂとがバンプ接合部１２Ｘを介して電気的に接続されている。この場合、はんだバンプ（金属バンプ）１２Ａ，１２Ｂは内部空間１５に設けられるため、上部貫通導体１６Ａと下部貫通導体１６Ｂとを接合するバンプ接合部１２Ｘも内部空間１５に設けられることになる。なお、バンプ接合部１２Ｘをはんだ接合部ともいう。   Then, the solder bump 12A (12) provided on the electrode pad 21A and the solder bump 12B (12) provided on the electrode pad 21B are joined to form a bump joint 12X. That is, the upper through conductor 16A and the lower through conductor 16B are electrically connected via the bump bonding portion 12X. In this case, since the solder bumps (metal bumps) 12A and 12B are provided in the internal space 15, the bump joint portion 12X that joins the upper through conductor 16A and the lower through conductor 16B is also provided in the internal space 15. The bump joint 12X is also referred to as a solder joint.

上述のように、サーマルインターポーザ６の上側表面に設けられる電極パッド９Ａに、はんだバンプ７を介して、上方のＬＳＩチップ５を電気的に接続し、サーマルインターポーザ６の下側表面に設けられる電極パッド９Ｂに、はんだバンプ７を介して、下方のＬＳＩチップ５を電気的に接続する。そして、基板内部に設けられた上部貫通導体１６Ａと下部貫通導体１６Ｂとを、電極パッド２１及びバンプ接合部１２Ｘを介して電気的に接続する。これにより、サーマルインターポーザ６の上下に配置されるＬＳＩチップ５がサーマルインターポーザ６を介して電気的に接続されることになる。   As described above, the upper LSI chip 5 is electrically connected to the electrode pads 9A provided on the upper surface of the thermal interposer 6 via the solder bumps 7, and the electrode pads provided on the lower surface of the thermal interposer 6. The lower LSI chip 5 is electrically connected to 9B via the solder bumps 7. Then, the upper through conductor 16A and the lower through conductor 16B provided inside the substrate are electrically connected via the electrode pad 21 and the bump bonding portion 12X. As a result, the LSI chips 5 arranged above and below the thermal interposer 6 are electrically connected via the thermal interposer 6.

このように、インターポーザ基板１１ＡＢに上部貫通導体１６Ａ及び下部貫通導体１６Ｂを設け、これらを電気的に接続するとともに、上下のＬＳＩチップ５に電気的に接続することで、サーマルインターポーザ６が上下のＬＳＩチップ５を中継するインターポーザとして機能するようになっている。
また、バンプ接合部１２Ｘに接するように、内部空間１５に多孔質体１３が設けられている。つまり、内部空間１５の上面上及び下面上に、複数のバンプ接合部１２Ｘの間の空間を埋めるように、多孔質体１３が設けられている。ここで、多孔質体１３は、非導電性（絶縁性）の多孔質体である。例えば酸化物からなる酸化物多孔質体である。特に、インターポーザ基板１１ＡＢの内部空間１５に設けられる複数のバンプ接合部１２Ｘの間の空間に多孔質体１３を形成するには、例えばガスデポジション法を用いるのが好ましい。この場合、内部空間１５に形成される多孔質体１３は酸化物多孔質体となる。なお、酸化物多孔質体をセラミックス多孔質体ともいう。 As described above, the upper through conductor 16A and the lower through conductor 16B are provided on the interposer substrate 11AB and are electrically connected to each other, and are electrically connected to the upper and lower LSI chips 5 so that the thermal interposer 6 is connected to the upper and lower LSIs. It functions as an interposer that relays the chip 5.
Further, a porous body 13 is provided in the internal space 15 so as to contact the bump bonding portion 12X. That is, the porous body 13 is provided on the upper surface and the lower surface of the internal space 15 so as to fill the spaces between the plurality of bump bonding portions 12X. Here, the porous body 13 is a non-conductive (insulating) porous body. For example, it is an oxide porous body made of an oxide. In particular, in order to form the porous body 13 in the space between the plurality of bump joint portions 12X provided in the internal space 15 of the interposer substrate 11AB, it is preferable to use, for example, a gas deposition method. In this case, the porous body 13 formed in the internal space 15 is an oxide porous body. The oxide porous body is also referred to as a ceramic porous body.

さらに、内部空間１５には冷媒１４が封入されている。ここで、冷媒１４は、非導電性（絶縁性）の冷媒である。
このように、インターポーザ基板１１ＡＢに内部空間１５を設け、この内部空間１５に多孔質体１３を設け、冷媒１４を封入することで、サーマルインターポーザ６が上下のＬＳＩチップ５の熱を拡散させるヒートスプレッダとして機能するようになっている。 Further, a refrigerant 14 is sealed in the internal space 15. Here, the refrigerant 14 is a non-conductive (insulating) refrigerant.
As described above, the internal space 15 is provided in the interposer substrate 11AB, the porous body 13 is provided in the internal space 15, and the refrigerant 14 is sealed, whereby the thermal interposer 6 serves as a heat spreader that diffuses the heat of the upper and lower LSI chips 5. It is supposed to function.

次に、このように構成されるサーマルインターポーザ６における熱移動について図３を参照しながら説明する。
サーマルインターポーザ６の内部空間１５に封入された冷媒（液体）１４は、内部空間１５に形成された多孔質体１３の微細な気孔で発生する毛細管力によって吸収され、上下のＬＳＩチップ５からはんだバンプ７及び貫通導体１６を介してバンプ接合部１２Ｘに伝わった熱によって蒸発・気化する。 Next, heat transfer in the thermal interposer 6 configured as described above will be described with reference to FIG.
The refrigerant (liquid) 14 sealed in the internal space 15 of the thermal interposer 6 is absorbed by the capillary force generated in the fine pores of the porous body 13 formed in the internal space 15, and is solder bumps from the upper and lower LSI chips 5. 7 and vaporized and vaporized by heat transmitted to the bump bonding portion 12X via the through conductor 16.

サーマルインターポーザ６の外周部はヒートシンク３と熱的に接触しているため、サーマルインターポーザ６の外周部は中央部に比べて温度が低くなっている。このため、バンプ接合部１２Ｘで発生した蒸気は、サーマルインターポーザ６の外周部に移動し、凝縮・液化する。
液化した冷媒１４は、多孔質体１３に吸収され、毛細管力によって、サーマルインターポーザ６の中央部に向かって移動する。 Since the outer peripheral part of the thermal interposer 6 is in thermal contact with the heat sink 3, the temperature of the outer peripheral part of the thermal interposer 6 is lower than that of the central part. For this reason, the vapor | steam generate | occur | produced in the bump junction part 12X moves to the outer peripheral part of the thermal interposer 6, and is condensed and liquefied.
The liquefied refrigerant 14 is absorbed by the porous body 13 and moves toward the center of the thermal interposer 6 by capillary force.

このようにして、冷媒１４の蒸発による潜熱を利用した熱移動によって、サーマルインターポーザ６の上下に接続されるＬＳＩチップ５を冷却することができる。
ここで、サーマルインターポーザ６の有無による冷却効果について見積もる。
ここでは、パッケージ基板４上に５つのＬＳＩチップ５が積層されたＬＳＩパッケージ２において、各ＬＳＩチップ５の発熱量を約５０Ｗとする。 In this way, the LSI chips 5 connected to the upper and lower sides of the thermal interposer 6 can be cooled by heat transfer using latent heat generated by evaporation of the refrigerant 14.
Here, the cooling effect by the presence or absence of the thermal interposer 6 is estimated.
Here, in the LSI package 2 in which five LSI chips 5 are stacked on the package substrate 4, the heat generation amount of each LSI chip 5 is about 50W.

まず、ＬＳＩパッケージ２に、ヒートシンク３を設け、サーマルインターポーザ６を設けない場合に、ヒートシンク３で排熱される熱量及びパッケージ基板４に放出される熱量について見積もる。
図５に示すように、最上層のＬＳＩチップ５（以下、ＬＳＩ−１という）では、発熱量（約５０Ｗ）のうち約９０％が上面（放熱面）から放出され、残りの約１０％が、下面から放出されると仮定する。 First, when the LSI package 2 is provided with the heat sink 3 and the thermal interposer 6 is not provided, the amount of heat exhausted by the heat sink 3 and the amount of heat released to the package substrate 4 are estimated.
As shown in FIG. 5, in the uppermost LSI chip 5 (hereinafter referred to as LSI-1), about 90% of the heat generation amount (about 50 W) is released from the upper surface (heat dissipation surface), and the remaining about 10% Suppose that it is emitted from the lower surface.

次に、上から２番目のＬＳＩチップ５（以下、ＬＳＩ−２という）では、ヒートシンク３までの距離とＬＳＩ−１の存在を考慮して、発熱量（約５０Ｗ）のうち約８０％が上面から放出され、約２０％が下面から放出されると仮定する。
同様に、上から３番目のＬＳＩチップ５（以下、ＬＳＩ−３という）では、発熱量（約５０Ｗ）のうち約７０％が上面から放出され、約３０％が下面から放出されると仮定する。 Next, in the second LSI chip 5 from the top (hereinafter referred to as LSI-2), considering the distance to the heat sink 3 and the presence of LSI-1, about 80% of the heat generation amount (about 50 W) is on the top surface. And about 20% is released from the bottom surface.
Similarly, in the third LSI chip 5 from the top (hereinafter referred to as LSI-3), it is assumed that about 70% of the heat generation amount (about 50 W) is emitted from the upper surface and about 30% is emitted from the lower surface. .

また、同様に、上から４番目のＬＳＩチップ５（以下、ＬＳＩ−４という）では、発熱量（約５０Ｗ）のうち約６０％が上面から放出され、約４０％が下面から放出されると仮定する。
さらに、同様に、最下層のＬＳＩチップ５（以下、ＬＳＩ−５という）では、発熱量（約５０Ｗ）のうち約５０％が上面から放出され、約５０％が下面から放出されると仮定する。 Similarly, in the fourth LSI chip 5 from the top (hereinafter referred to as LSI-4), about 60% of the calorific value (about 50 W) is emitted from the upper surface and about 40% is emitted from the lower surface. Assume.
Similarly, in the lowermost LSI chip 5 (hereinafter referred to as LSI-5), it is assumed that about 50% of the heat generation amount (about 50 W) is emitted from the upper surface and about 50% is emitted from the lower surface. .

これらの仮定にもとづくと、ＬＳＩ−１〜ＬＳＩ−５の全発熱量約２５０Ｗのうち、約２１１．３４Ｗの熱量がＬＳＩ−１の上面から放出されてヒートシンク３で排熱され、残りの約３８．６６Ｗの熱量がＬＳＩ−５の下面からパッケージ基板４に放出されることになる。
次に、ＬＳＩパッケージ２に、ヒートシンク３を設け、ＬＳＩパッケージ２のＬＳＩ−４とＬＳＩ−５との間にサーマルインターポーザ６を挿入した場合に、ヒートシンク３で排熱される熱量及びパッケージ基板４に放出される熱量について見積もる。 Based on these assumptions, about 211.34 W of the total calorific value of about 250 W of LSI-1 to LSI-5 is released from the upper surface of LSI-1, is exhausted by the heat sink 3, and the remaining about 38. The amount of heat of .66 W is released to the package substrate 4 from the lower surface of the LSI-5.
Next, when the heat sink 3 is provided in the LSI package 2 and the thermal interposer 6 is inserted between the LSI-4 and the LSI-5 of the LSI package 2, the amount of heat exhausted by the heat sink 3 and released to the package substrate 4. Estimate the amount of heat generated.

図６に示すように、上記仮定に基づくと、ＬＳＩ−１〜ＬＳＩ−４の下方へ流れる熱、即ち、約７２．３２Ｗの熱量は、サーマルインターポーザ６によって拡散され、ヒートシンク３で排熱される。
このため、ＬＳＩ−５では、発熱量（約５０Ｗ）のうち約９０％が上面から放出され、約１０％が下面から放出されると仮定して良い。この場合、ＬＳＩ−５の上面から放出される熱はサーマルインターポーザ６によって拡散され、ヒートシンク３で排熱される。このため、ＬＳＩ−５の下面からパッケージ基板４に放出される熱量は約５Ｗとなる。 As shown in FIG. 6, based on the above assumption, the heat flowing downward from LSI-1 to LSI-4, that is, the amount of heat of about 72.32 W is diffused by the thermal interposer 6 and exhausted by the heat sink 3.
For this reason, in LSI-5, it may be assumed that about 90% of the heat generation amount (about 50 W) is emitted from the upper surface and about 10% is emitted from the lower surface. In this case, the heat released from the upper surface of the LSI-5 is diffused by the thermal interposer 6 and is exhausted by the heat sink 3. For this reason, the amount of heat released from the lower surface of the LSI-5 to the package substrate 4 is about 5 W.

このように、サーマルインターポーザ６を導入することによって、パッケージ基板４に流れ込む熱量、即ち、ヒートシンク３によって排熱されずにＬＳＩパッケージ２に残る熱量は、約１／８になるため、ＬＳＩパッケージ全体の温度を低下させることができる。
次に、本実施形態のサーマルインターポーザ６の製造方法について、図７、図８を参照しながら説明する。 Thus, by introducing the thermal interposer 6, the amount of heat flowing into the package substrate 4, that is, the amount of heat remaining in the LSI package 2 without being exhausted by the heat sink 3 is about 1/8. The temperature can be lowered.
Next, the manufacturing method of the thermal interposer 6 of this embodiment is demonstrated, referring FIG. 7, FIG.

ここでは、サーマルインターポーザ６を構成するインターポーザ基板１１ＡＢを形成するために例えばシリコン基板を用いる。なお、シリコン基板に代えてシリコン化合物基板を用いても良い。
まず、図７（Ａ）に示すように、シリコン基板１１に凹部１１Ｘを形成する。つまり、シリコン基板１１に対して例えば水酸化カリウムを用いて例えば深さ約２００μｍの凹型又は凹状にエッチング加工を施して、シリコン基板１１に凹部１１Ｘを形成する。 Here, for example, a silicon substrate is used to form the interposer substrate 11AB constituting the thermal interposer 6. A silicon compound substrate may be used instead of the silicon substrate.
First, as shown in FIG. 7A, a recess 11X is formed in the silicon substrate 11. That is, the silicon substrate 11 is etched into a concave shape or a concave shape having a depth of, for example, about 200 μm using, for example, potassium hydroxide to form the concave portion 11X in the silicon substrate 11.

ここでは、２つのシリコン基板１１のそれぞれに凹部１１Ｘを形成する。つまり、第１シリコン基板（第１基板）１１Ａに第１凹部１１ＡＸを形成し、第２シリコン基板（第２基板）１１Ｂに第２凹部１１ＢＸを形成する（図１参照）。
次に、図７（Ｂ）に示すように、貫通ビア孔１１Ｙ、絶縁膜１８及び貫通導体１６を形成する。つまり、まず、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通ビア孔１１Ｙを形成する。次いで、貫通ビア孔１１Ｙの壁面に絶縁膜１８を形成する。次に、貫通ビア孔１１Ｙに例えばめっき法で導体１６を充填する。これにより、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通する貫通導体１６を形成する。なお、貫通導体１６を導体ビアともいう。また、貫通ビア孔１１Ｙをビア孔又は貫通孔ともいう。 Here, the recess 11X is formed in each of the two silicon substrates 11. That is, the first recess 11AX is formed in the first silicon substrate (first substrate) 11A, and the second recess 11BX is formed in the second silicon substrate (second substrate) 11B (see FIG. 1).
Next, as shown in FIG. 7B, the through via hole 11Y, the insulating film 18 and the through conductor 16 are formed. That is, first, a through via hole 11Y that penetrates from the bottom surface of the recess 11X of the silicon substrate 11 to the back surface of the silicon substrate 11 is formed. Next, an insulating film 18 is formed on the wall surface of the through via hole 11Y. Next, the conductor 16 is filled in the through via hole 11Y by, for example, a plating method. Thereby, the through conductor 16 penetrating from the bottom surface of the recess 11X of the silicon substrate 11 to the back surface of the silicon substrate 11 is formed. The through conductor 16 is also referred to as a conductor via. The through via hole 11Y is also referred to as a via hole or a through hole.

具体的には、まず、シリコン基板１１にドライエッチング加工を施して、例えば深さ約２００μｍ、直径約５０μｍの貫通ビア孔１１Ｙを形成する。次いで、貫通ビア孔１１Ｙの壁面にＳｉＯ２膜１８を形成する。次いで、貫通ビア孔部分に、例えばセミアディティブ法でＣｕ／Ｃｒスパッタ層（図示せず）を形成した後、Ｃｕめっきによって導体１６を形成する。このようにして、シリコン基板１１の凹部１１Ｘの底面からシリコン基板１１の裏面へ貫通するＣｕ貫通導体１６を形成する。 Specifically, first, the silicon substrate 11 is dry-etched to form a through via hole 11Y having a depth of about 200 μm and a diameter of about 50 μm, for example. Next, the SiO 2 film 18 is formed on the wall surface of the through via hole 11Y. Next, after a Cu / Cr sputter layer (not shown) is formed in the through via hole portion by, for example, a semi-additive method, the conductor 16 is formed by Cu plating. In this manner, the Cu through conductor 16 penetrating from the bottom surface of the recess 11X of the silicon substrate 11 to the back surface of the silicon substrate 11 is formed.

ここでは、２つのシリコン基板１１のそれぞれに貫通ビア孔１１Ｙ、絶縁膜１８及び貫通導体１６を形成する。つまり、第１基板１１Ａに貫通ビア孔１１ＡＹ、絶縁膜１８Ａ及び第１貫通導体１６Ａを形成し、第２基板１１Ｂに貫通ビア孔１１ＢＹ、絶縁膜１８Ｂ及び第２貫通導体１６Ｂを形成する。後述するように、２つの基板１１Ａ，１１Ｂを貼り合わせてサーマルインターポーザ６が形成される。そして、本実施形態では、サーマルインターポーザ６の上下にＬＳＩチップ５が電気的に接続される（図２参照）。このため、それぞれの基板１１Ａ，１１Ｂに形成する貫通導体１６Ａ，１６Ｂは、サーマルインターポーザ６の上下に電気的に接続されるＬＳＩチップ５の電極パッド８の位置に対応した位置に形成する。   Here, the through via hole 11 </ b> Y, the insulating film 18, and the through conductor 16 are formed in each of the two silicon substrates 11. That is, the through via hole 11AY, the insulating film 18A, and the first through conductor 16A are formed in the first substrate 11A, and the through via hole 11BY, the insulating film 18B, and the second through conductor 16B are formed in the second substrate 11B. As will be described later, the thermal interposer 6 is formed by bonding the two substrates 11A and 11B. In this embodiment, the LSI chips 5 are electrically connected above and below the thermal interposer 6 (see FIG. 2). Therefore, the through conductors 16A and 16B formed on the substrates 11A and 11B are formed at positions corresponding to the positions of the electrode pads 8 of the LSI chip 5 that are electrically connected to the upper and lower sides of the thermal interposer 6.

次に、図７（Ｃ）に示すように、シリコン基板１１に対して例えば厚さ約４００μｍになるまで背面研磨を施すことで、貫通導体１６を露出させた後、貫通導体１６の上面及び下面のそれぞれに、電極パッド９，２１を例えばスパッタ及びめっき法などで形成する。ここでは、電極パッド９，２１は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。   Next, as shown in FIG. 7C, the silicon substrate 11 is subjected to back polishing to a thickness of, for example, about 400 μm to expose the through conductor 16, and then the upper and lower surfaces of the through conductor 16. The electrode pads 9 and 21 are formed on each of them by, for example, sputtering and plating. Here, the electrode pads 9 and 21 have a structure in which, for example, a sputtering film of Ti and Cu and a Ni plating film are laminated.

ここでは、２つのシリコン基板１１のそれぞれに形成された貫通導体１６の上面及び下面のそれぞれに電極パッド９，２１を形成する。つまり、第１基板１１Ａに形成された第１貫通導体１６Ａの上面、即ち、凹部１１ＡＸに電極パッド２１Ａを形成する。また、第１基板１１Ａに形成された第１貫通導体１６Ａの下面、即ち、基板裏面に電極パッド９Ａを形成する。また、第２基板１１Ｂに形成された第２貫通導体１６Ｂの上面、即ち、凹部１１ＢＸに電極パッド２１Ｂを形成する。また、第２基板１１Ｂに形成された第２貫通導体１６Ｂの下面、即ち、基板裏面に電極パッド９Ｂを形成する。   Here, electrode pads 9 and 21 are formed on the upper surface and the lower surface of the through conductor 16 formed on each of the two silicon substrates 11. That is, the electrode pad 21A is formed on the upper surface of the first through conductor 16A formed on the first substrate 11A, that is, the recess 11AX. Further, the electrode pad 9A is formed on the lower surface of the first through conductor 16A formed on the first substrate 11A, that is, on the back surface of the substrate. Further, the electrode pad 21B is formed on the upper surface of the second through conductor 16B formed on the second substrate 11B, that is, on the recess 11BX. Further, the electrode pad 9B is formed on the lower surface of the second through conductor 16B formed on the second substrate 11B, that is, on the back surface of the substrate.

次に、シリコン基板１１の裏面上、即ち、凹部１１Ｘが形成されている側と反対側の表面上に形成された複数の電極パッド９の間に絶縁膜１９（ここではＳｉＯ２膜）を形成する。
ここでは、２つのシリコン基板１１のそれぞれの裏面上に絶縁膜１９を形成する。つまり、第１基板１１Ａの裏面上に絶縁膜１９Ａを形成し、第２基板１１Ｂの裏面上に絶縁膜１９Ｂを形成する。 Next, an insulating film 19 (in this case, an SiO 2 film) is formed between the plurality of electrode pads 9 formed on the back surface of the silicon substrate 11, that is, on the surface opposite to the side where the recess 11X is formed. To do.
Here, the insulating film 19 is formed on the back surfaces of the two silicon substrates 11. That is, the insulating film 19A is formed on the back surface of the first substrate 11A, and the insulating film 19B is formed on the back surface of the second substrate 11B.

次に、図７（Ｄ）に示すように、シリコン基板１１の外周部に例えばスパッタ及びめっき法などで導体層２０を形成する。ここでは、導体層２０は、例えばＴｉ、Ｃｕのスパッタ膜及びＮｉめっき膜を積層させた構造になっている。
ここでは、２つのシリコン基板１１のそれぞれの外周部に導体層２０を形成する。つまり、第１基板１１Ａの外周部に第１導体層２０Ａを形成し、第２基板１１Ｂの外周部に第２導体層２０Ｂを形成する。 Next, as shown in FIG. 7D, a conductor layer 20 is formed on the outer periphery of the silicon substrate 11 by, for example, sputtering and plating. Here, the conductor layer 20 has a structure in which, for example, a sputtering film of Ti and Cu and a Ni plating film are laminated.
Here, the conductor layer 20 is formed on the outer periphery of each of the two silicon substrates 11. That is, the first conductor layer 20A is formed on the outer periphery of the first substrate 11A, and the second conductor layer 20B is formed on the outer periphery of the second substrate 11B.

次に、図７（Ｅ）に示すように、シリコン基板１１の凹部１１Ｘに貫通導体１６に接続されるはんだバンプ１２を形成する。つまり、貫通導体１６の上面に形成された電極パッド２１上、即ち、シリコン基板１１の凹部１１Ｘに設けられている電極パッド２１上に、例えばめっき法などではんだバンプ１２を形成する。ここでは、はんだバンプ１２として、例えばＳｎ−Ａｇはんだバンプを形成する。   Next, as illustrated in FIG. 7E, solder bumps 12 connected to the through conductors 16 are formed in the recesses 11 </ b> X of the silicon substrate 11. That is, the solder bumps 12 are formed on the electrode pads 21 formed on the upper surface of the through conductor 16, that is, on the electrode pads 21 provided in the recess 11 </ b> X of the silicon substrate 11 by, for example, plating. Here, as the solder bumps 12, for example, Sn-Ag solder bumps are formed.

ここでは、２つのシリコン基板１１のそれぞれにはんだバンプ１２を形成する。つまり、第１基板１１Ａの第１凹部１１ＡＸに第１貫通電極１６Ａに接続される第１バンプ１２Ａを形成する。また、第２基板１１Ｂの第２凹部１１ＢＸに第２貫通電極１６Ｂに接続される第２バンプ１２Ｂを形成する。
次に、図７（Ｆ）に示すように、シリコン基板１１の凹部１１Ｘにはんだバンプ１２に接する多孔質体１３を形成する。ここでは、複数のはんだバンプ１２が設けられているため、これらのはんだバンプ１２の間に、これらのはんだバンプ１２に接するように、例えばＳｉＯ２やアルミナなどのセラミックスからなる多孔質膜１３（酸化物多孔質膜）を、例えばガスデポジション法などで形成する。なお、多孔質膜１３をガスデポジション膜ともいう。 Here, solder bumps 12 are formed on each of the two silicon substrates 11. That is, the first bump 12A connected to the first through electrode 16A is formed in the first recess 11AX of the first substrate 11A. In addition, the second bump 12B connected to the second through electrode 16B is formed in the second recess 11BX of the second substrate 11B.
Next, as shown in FIG. 7F, the porous body 13 that contacts the solder bumps 12 is formed in the recess 11X of the silicon substrate 11. Next, as shown in FIG. Here, since a plurality of solder bumps 12 are provided, a porous film 13 made of a ceramic such as SiO 2 or alumina (oxidized oxide) is disposed between the solder bumps 12 so as to be in contact with the solder bumps 12. The material porous membrane) is formed by, for example, a gas deposition method. The porous film 13 is also referred to as a gas deposition film.

具体的には、ガスデポジション法によって、ＳｉＯ２の酸化物ナノ粒子を、ガス流にのせてノズルから噴射して、シリコン基板１１の凹部１１Ｘに形成されたはんだバンプ１２の間のシリコン基板１１の表面が露出している領域に吹き付ける。ここでは、基板温度を例えば１００℃とし、キャリアガスにヘリウムを用い、原料生成室と膜形成室の圧力差を約１．０ｋＰａとし、気孔径約２μｍのポーラスなＳｉＯ２酸化膜１３を成膜する。 Specifically, the silicon substrate 11 between the solder bumps 12 formed in the recess 11X of the silicon substrate 11 is obtained by spraying oxide nanoparticles of SiO 2 from a nozzle in a gas flow by a gas deposition method. Spray the exposed area of the surface. Here, for example, the substrate temperature is set to 100 ° C., helium is used as the carrier gas, the pressure difference between the raw material generation chamber and the film formation chamber is set to about 1.0 kPa, and the porous SiO 2 oxide film 13 having a pore diameter of about 2 μm is formed. To do.

ここでは、２つのシリコン基板１１の凹部１１Ｘのそれぞれに多孔質体１３（多孔質膜）を形成する。つまり、第１基板１１Ａの第１凹部１１ＡＸに第１バンプ１２Ａに接する第１多孔質体１３Ａを形成する。また、第２基板１１Ｂの第２凹部１１ＢＸに第２バンプ１２Ｂに接する第２多孔質体１３Ｂを形成する。
なお、ここでは、上述のように、２つのシリコン基板１１に対して、上述の各工程を同時に行なうようにしているが、これに限られるものではない。例えば、一方のシリコン基板１１（第１基板１１Ａ）に対して、上述の全ての工程を行なった後に、他方のシリコン基板１１（第２基板１１Ｂ）に対して、上述の全ての工程を行なうようにしても良い。 Here, the porous body 13 (porous film) is formed in each of the recesses 11 </ b> X of the two silicon substrates 11. That is, the first porous body 13A in contact with the first bump 12A is formed in the first recess 11AX of the first substrate 11A. In addition, a second porous body 13B in contact with the second bump 12B is formed in the second recess 11BX of the second substrate 11B.
Here, as described above, the above-described steps are simultaneously performed on the two silicon substrates 11, but the present invention is not limited to this. For example, after all the above steps are performed on one silicon substrate 11 (first substrate 11A), all the above steps are performed on the other silicon substrate 11 (second substrate 11B). Anyway.

そして、図８（Ａ）、図８（Ｂ）に示すように、上述のようにして作製された２つのシリコン基板１１を貼り合わせる。つまり、第１凹部１１ＡＸと第２凹部１１ＢＸとによって内部空間１５が形成されるように第１基板１１Ａと第２基板１１Ｂとを接合してインターポーザ基板１１ＡＢを形成する。この際、２つのシリコン基板１１のそれぞれに形成されたはんだバンプ１２も接合する。つまり、第１基板１１Ａに形成された第１バンプ１２Ａと第２基板１１Ｂに形成された第２バンプ１２Ｂとを接合してバンプ接合部１２Ｘを形成する。   Then, as shown in FIGS. 8A and 8B, the two silicon substrates 11 manufactured as described above are bonded together. That is, the interposer substrate 11AB is formed by bonding the first substrate 11A and the second substrate 11B so that the internal space 15 is formed by the first recess 11AX and the second recess 11BX. At this time, the solder bumps 12 formed on each of the two silicon substrates 11 are also bonded. That is, the first bump 12A formed on the first substrate 11A and the second bump 12B formed on the second substrate 11B are bonded to form the bump bonding portion 12X.

ここでは、第１基板１１Ａの外周部に形成された第１導体層２０Ａ及び第２基板１１Ｂの外周部に形成された第２導体層２０Ｂの少なくとも一方に例えばＳｎ−Ａｇはんだペーストを塗布してはんだ接合することで、第１基板１１Ａと第２基板１１Ｂとを貼り合わせる。また、第１基板１１Ａに形成された第１バンプとしてのはんだバンプ１２Ａと第２基板１１Ｂに形成された第２バンプとしてのはんだバンプ１２Ｂとを、はんだリフローによって接合する。   Here, for example, Sn-Ag solder paste is applied to at least one of the first conductor layer 20A formed on the outer periphery of the first substrate 11A and the second conductor layer 20B formed on the outer periphery of the second substrate 11B. The first substrate 11A and the second substrate 11B are bonded together by solder bonding. Also, the solder bumps 12A as the first bumps formed on the first substrate 11A and the solder bumps 12B as the second bumps formed on the second substrate 11B are joined by solder reflow.

なお、ここでは、第１基板１１Ａと第２基板１１Ｂとの接合と第１バンプ１２Ａと第２バンプ１２Ｂとの接合とを同一の工程で行なっているが、これに限られるものではなく、これらを別々の工程で行なっても良い。
その後、図８（Ｂ）に示すように、内部空間１５に冷媒１４を封入する。ここでは、絶縁性の冷媒１４である代替フロンを封入する。代替フロンとしては、例えばＲ３６５ｍｆｃ（沸点４０℃）を使用できる。 Here, the bonding of the first substrate 11A and the second substrate 11B and the bonding of the first bump 12A and the second bump 12B are performed in the same process, but the present invention is not limited to this. May be performed in separate steps.
Thereafter, as shown in FIG. 8B, the refrigerant 14 is sealed in the internal space 15. Here, the substitute chlorofluorocarbon which is the insulating refrigerant 14 is enclosed. As an alternative chlorofluorocarbon, for example, R365mfc (boiling point 40 ° C.) can be used.

具体的には、第１基板１１Ａ又は第２基板１１Ｂに、例えば上述の貫通ビア孔形成工程において、予め冷媒注入用の孔を形成し、この冷媒注入用の孔に例えば銅製パイプを挿入しておき、内部空間１５に冷媒１４を封入した後に銅製パイプの先端をはんだ等で封止すれば良い。
このようにして、本実施形態にかかるサーマルインターポーザ６を製造することができる。 Specifically, a hole for coolant injection is formed in the first substrate 11A or the second substrate 11B in advance, for example, in the above-described through via hole forming step, and a copper pipe, for example, is inserted into the hole for coolant injection. In addition, after the coolant 14 is sealed in the internal space 15, the tip of the copper pipe may be sealed with solder or the like.
In this way, the thermal interposer 6 according to the present embodiment can be manufactured.

このようにして製造されたサーマルインターポーザ６は、複数のＬＳＩチップ５を３次元に積層する際に、ＬＳＩチップ５と同様に積層することができる。例えば、パッケージ基板４上に複数のＬＳＩチップ５を３次元に積層して３次元積層ＬＳＩパッケージ２を組み立てる工程において、パッケージ基板４上又はＬＳＩチップ５上に上述のサーマルインターポーザ６を積層することで、３次元積層ＬＳＩパッケージ２を製造することができる。   The thermal interposer 6 manufactured in this way can be stacked in the same manner as the LSI chip 5 when a plurality of LSI chips 5 are stacked three-dimensionally. For example, in the process of assembling the three-dimensional stacked LSI package 2 by three-dimensionally stacking a plurality of LSI chips 5 on the package substrate 4, the above-described thermal interposer 6 is stacked on the package substrate 4 or the LSI chip 5. The three-dimensional stacked LSI package 2 can be manufactured.

したがって、本実施形態にかかる電子装置、半導体装置、サーマルインターポーザ及びその製造方法によれば、配線構造の複雑化、コストの増加、設計自由度の低下を招くことなく、バンプ７を介して積層された各ＬＳＩチップ５が発生する熱を効率的に放熱させることができるという利点がある。
特に、上述のサーマルインターポーザ６を設けることによって効率的に排熱することができるため、発熱量が多いＬＳＩチップ５を積層させた３次元積層ＬＳＩパッケージ２を実現することが可能となる。 Therefore, according to the electronic device, the semiconductor device, the thermal interposer, and the manufacturing method thereof according to the present embodiment, the layers are stacked via the bumps 7 without causing a complicated wiring structure, an increase in cost, and a decrease in design flexibility. There is an advantage that the heat generated by each LSI chip 5 can be efficiently radiated.
In particular, since the above-described thermal interposer 6 can be provided to efficiently exhaust heat, it is possible to realize a three-dimensional stacked LSI package 2 in which LSI chips 5 that generate a large amount of heat are stacked.

なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
例えば、ＬＳＩパッケージ２及びヒートシンク３の構成は、上述の実施形態のものに限られるものではない。例えば図９に示すように、ＬＳＩパッケージ２Ｘを、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６と、パッケージ基板４に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６の周囲に設けられ、サーマルインターポーザ６に接する枠体３０（金属枠体）とを備えるものとして構成しても良い。この場合、ヒートシンク３Ｘは、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上方に放熱フィン３Ａを備え、枠体を備えないものとして構成する。そして、ＬＳＩパッケージ２Ｘを配線基板１上に実装して電子装置を製造する際に、ＬＳＩパッケージ２Ｘに設けられた枠体３０上にヒートシンク３Ｘを取り付けるようにすれば良い。このようにしてヒートシンク３Ｘを取り付けられた枠体３０はヒートシンク（ヒートスプレッダ）として機能する。この場合、ヒートシンク３Ｘ及びＬＳＩパッケージ２Ｘに設けられた枠体３０が、ＬＳＩパッケージ２Ｘ（半導体装置）に接する放熱部材である。 In addition, this invention is not limited to the structure described in embodiment mentioned above, A various deformation | transformation is possible in the range which does not deviate from the meaning of this invention.
For example, the configurations of the LSI package 2 and the heat sink 3 are not limited to those of the above-described embodiment. For example, as shown in FIG. 9, the LSI package 2 </ b> X includes a package substrate 4, a plurality of LSI chips 5 and thermal interposers 6 mounted on the package substrate 4, and a plurality of LSI chips 5 mounted on the package substrate 4. A frame 30 (metal frame) provided around the thermal interposer 6 and in contact with the thermal interposer 6 may be provided. In this case, the heat sink 3X is configured so as to include the radiation fins 3A above the uppermost LSI chip 5 of the plurality of LSI chips 5 and no frame. Then, when the electronic device is manufactured by mounting the LSI package 2X on the wiring board 1, the heat sink 3X may be attached on the frame 30 provided in the LSI package 2X. Thus, the frame 30 to which the heat sink 3X is attached functions as a heat sink (heat spreader). In this case, the frame 30 provided on the heat sink 3X and the LSI package 2X is a heat radiating member in contact with the LSI package 2X (semiconductor device).

また、例えば、上述の実施形態では、放熱部材として一つのヒートシンク３を備えるものとし、サーマルインターポーザ６をヒートシンク３に熱的に接触させるようにしているが、これに限られるものではない。例えば図１０に示すように、放熱部材として、複数のＬＳＩチップ５の最上層のＬＳＩチップ５の上側に接する第１ヒートシンク３Ｙ（放熱フィン３Ａを含む）と、サーマルインターポーザ６の外周部に接する第２ヒートシンク３Ｚ（放熱フィン３Ａを含む）とを備えるものとしても良い。これにより、サーマルインターポーザ６の外周部に移動してきた熱を効率良く放熱させることが可能となる。この場合、ＬＳＩパッケージ２Ｙは、パッケージ基板４と、パッケージ基板４上に実装された複数のＬＳＩチップ５及びサーマルインターポーザ６とを備え、サーマルインターポーザ６が、その外周部に第２ヒートシンク３Ｚを取り付けることができるように外方へ延ばされたものとなる。そして、ＬＳＩパッケージ２Ｙを配線基板１上に実装して電子装置を製造する際に、最上層のＬＳＩチップ５の上側に第１ヒートシンク３Ｙが取り付けられ、サーマルインターポーザ６の外周部に第２ヒートシンク３Ｚが取り付けられる。この場合、第１ヒートシンク３Ｙ及び第２ヒートシンク３Ｚが、ＬＳＩパッケージ２Ｙ（半導体装置）に接する放熱部材である。   Further, for example, in the above-described embodiment, one heat sink 3 is provided as a heat radiating member, and the thermal interposer 6 is brought into thermal contact with the heat sink 3. However, the present invention is not limited to this. For example, as shown in FIG. 10, the first heat sink 3Y (including the heat radiating fins 3A) that contacts the upper side of the LSI chip 5 that is the uppermost layer of the plurality of LSI chips 5 and the outer peripheral portion of the thermal interposer 6 as the heat radiating members. 2 heat sinks 3Z (including the radiation fins 3A) may be provided. Thereby, it is possible to efficiently dissipate the heat that has moved to the outer periphery of the thermal interposer 6. In this case, the LSI package 2Y includes a package substrate 4, a plurality of LSI chips 5 and a thermal interposer 6 mounted on the package substrate 4, and the thermal interposer 6 attaches the second heat sink 3Z to the outer periphery thereof. It will be extended outward so that you can. Then, when the electronic device is manufactured by mounting the LSI package 2Y on the wiring board 1, the first heat sink 3Y is attached to the upper side of the uppermost LSI chip 5, and the second heat sink 3Z is attached to the outer periphery of the thermal interposer 6. Is attached. In this case, the first heat sink 3Y and the second heat sink 3Z are heat radiating members in contact with the LSI package 2Y (semiconductor device).

また、例えば、上述の実施形態のサーマルインターポーザ６を構成するインターポーザ基板１１ＡＢの上側表面（外側上面）及び下側表面（外側下面）の少なくとも一方に、回路配線を有する配線層を設けても良い。
例えば図１１に示すように、上述の実施形態のサーマルインターポーザ６を構成するインターポーザ基板１１ＡＢの上側表面（外側上面）に配線層４０を設けても良い。また、配線層４０上に、例えばコンデンサや抵抗などの受動部品を実装しても良い。 Further, for example, a wiring layer having circuit wiring may be provided on at least one of the upper surface (outer upper surface) and lower surface (outer lower surface) of the interposer substrate 11AB constituting the thermal interposer 6 of the above-described embodiment.
For example, as shown in FIG. 11, a wiring layer 40 may be provided on the upper surface (outer upper surface) of the interposer substrate 11AB constituting the thermal interposer 6 of the above-described embodiment. Also, passive components such as capacitors and resistors may be mounted on the wiring layer 40, for example.

この場合、上述の実施形態のサーマルインターポーザ６の製造方法において、一方のシリコン基板（ここでは第１基板１１Ａ）の裏面に配線層４０を形成する工程が追加すれば良い。
その場合、サーマルインターポーザ６の製造方法は、次のようになる。
つまり、上述の実施形態のサーマルインターポーザ６の製造方法において、シリコン基板１１の外周部に導体層２０を形成した後［図７（Ａ）〜図７（Ｄ）までの工程を行なった後］、図１２（Ａ）に示すように、シリコン基板１１の裏面、即ち、凹部１１Ｘが形成されている側と反対側の表面に形成された絶縁膜１９上に、電極パッド９の上方に開口部４１Ａを有する層間絶縁膜４１（樹脂膜）を形成する。次に、図１２（Ｂ）に示すように、層間絶縁膜４１上に開口部４１Ａを介して電極パッド９に接続される配線４２（ここではＣｕ配線）を形成する。次に、図１２（Ｃ）に示すように、再び、開口部４３Ａを有する層間絶縁膜４３を形成した後、図１２（Ｄ）に示すように、配線４４を形成する。このようにして、層間絶縁膜４１，４３と配線４２，４４とを含む配線層４０が、シリコン基板１１の裏面に形成される。その後、上述の実施形態の場合と同様の工程を経て、サーマルインターポーザ６を製造する。 In this case, in the method for manufacturing the thermal interposer 6 of the above-described embodiment, a process of forming the wiring layer 40 on the back surface of one silicon substrate (here, the first substrate 11A) may be added.
In that case, the manufacturing method of the thermal interposer 6 is as follows.
That is, in the method for manufacturing the thermal interposer 6 of the above-described embodiment, after forming the conductor layer 20 on the outer peripheral portion of the silicon substrate 11 [after performing the steps from FIG. 7 (A) to FIG. 7 (D)], As shown in FIG. 12A, an opening 41A is formed above the electrode pad 9 on the insulating film 19 formed on the back surface of the silicon substrate 11, that is, on the surface opposite to the side where the recess 11X is formed. An inter-layer insulating film 41 (resin film) having is formed. Next, as shown in FIG. 12B, a wiring 42 (here, Cu wiring) connected to the electrode pad 9 through the opening 41A is formed on the interlayer insulating film 41. Next, as shown in FIG. Next, as shown in FIG. 12C, an interlayer insulating film 43 having an opening 43A is formed again, and then a wiring 44 is formed as shown in FIG. In this way, the wiring layer 40 including the interlayer insulating films 41 and 43 and the wirings 42 and 44 is formed on the back surface of the silicon substrate 11. Thereafter, the thermal interposer 6 is manufactured through the same process as in the above-described embodiment.

また、例えば、サーマルインターポーザ６を構成するインターポーザ基板の材料（母材）は、上述の実施形態のものに限られるものではなく、例えば石英ガラスを用いても良い。この場合、上述の実施形態のサーマルインターポーザ６の製造方法において、基板１１に凹部１１Ｘを形成する工程において、石英ガラス基板を凹型又は凹状に例えば機械研磨することによって、石英ガラス基板に凹部を形成し、基板１１に貫通ビア孔１１Ｙを形成する工程において、例えばサンドブラスト法によって石英ガラス基板に貫通ビア孔を形成すれば良い。なお、その他の工程は上述の実施形態の場合と同様である。   Further, for example, the material (base material) of the interposer substrate constituting the thermal interposer 6 is not limited to that of the above-described embodiment, and for example, quartz glass may be used. In this case, in the method of manufacturing the thermal interposer 6 of the above-described embodiment, in the step of forming the recess 11X in the substrate 11, the recess is formed in the quartz glass substrate by, for example, mechanically polishing the quartz glass substrate into a concave shape or a recess. In the step of forming the through via hole 11Y in the substrate 11, the through via hole may be formed in the quartz glass substrate by, for example, sandblasting. Other steps are the same as those in the above-described embodiment.

１ 配線基板
２，２Ｘ，２Ｙ ＬＳＩパッケージ
３，３Ｘ，３Ｙ，３Ｚ ヒートシンク
３Ａ 放熱フィン
４ パッケージ基板
５ ＬＳＩチップ
６ サーマルインターポーザ
７ はんだバンプ
８ 電極パッド
９，９Ａ，９Ｂ 電極パッド
１０ 電極パッド
１１ シリコン基板
１１ＡＢ インターポーザ基板
１１Ａ 第１基板
１１Ｂ 第２基板
１１Ｘ 凹部
１１ＡＸ 第１凹部
１１ＢＸ 第２凹部
１１Ｙ，１１ＡＹ，１１ＢＹ 貫通ビア孔
１２Ｘ バンプ接合部
１２ はんだバンプ
１２Ａ 第１バンプ
１２Ｂ 第２バンプ
１３ 多孔質体
１３Ａ 第１多孔質体
１３Ｂ 第２多孔質体
１４ 冷媒
１５ 内部空間
１６ 貫通導体
１６Ａ 上部貫通導体（第１貫通導体）
１６Ｂ 下部貫通導体（第２貫通導体）
１８ 絶縁膜
１９，１９Ａ，１９Ｂ 絶縁膜
２０ 導体層
２０Ａ 第１導体層
２０Ｂ 第２導体層
２１，２１Ａ，２１Ｂ 電極パッド
３０ 枠体
４０ 配線層
４１ 層間絶縁膜
４１Ａ 開口部
４２ 配線
４３ 層間絶縁膜
４３Ａ 開口部
４４ 配線
１００ ３次元積層ＬＳＩパッケージ DESCRIPTION OF SYMBOLS 1 Wiring board 2,2X, 2Y LSI package 3,3X, 3Y, 3Z Heat sink 3A Radiation fin 4 Package board 5 LSI chip 6 Thermal interposer 7 Solder bump 8 Electrode pad 9, 9A, 9B Electrode pad 10 Electrode pad 11 Silicon substrate 11AB Interposer substrate 11A First substrate 11B Second substrate 11X Recess 11AX First recess 11BX Second recess 11Y, 11AY, 11BY Through-via hole 12X Bump joint 12 Solder bump 12A First bump 12B Second bump 13 Porous body 13A First Porous body 13B Second porous body 14 Refrigerant 15 Internal space 16 Through conductor 16A Upper through conductor (first through conductor)
16B Lower through conductor (second through conductor)
DESCRIPTION OF SYMBOLS 18 Insulating film 19, 19A, 19B Insulating film 20 Conductor layer 20A 1st conductor layer 20B 2nd conductor layer 21, 21A, 21B Electrode pad 30 Frame body 40 Wiring layer 41 Interlayer insulating film 41A Opening 42 Wiring 43 Interlayer insulating film 43A Opening 44 Wiring 100 3D stacked LSI package

Claims (7)

配線基板と、
前記配線基板の上方に実装され、はんだバンプを介して積層された複数の半導体チップと、前記複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの面内に熱を拡散させるサーマルインターポーザとを備える半導体装置と、
前記半導体装置に接する放熱部材とを備え、
前記サーマルインターポーザは、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とする電子装置。 A wiring board;
A plurality of semiconductor chips mounted above the wiring board and stacked via solder bumps, and arranged in a grid at least at one place between the plurality of semiconductor chips and below the lowermost semiconductor chip through the solder bumps are electrically and thermally connected, the semiconductor device and a thermal interposer causes dispersion expansion heat in the plane of the semiconductor chip,
A heat dissipation member in contact with the semiconductor device,
The thermal interposer is
An interposer substrate having an internal space, an upper through via penetrating from the internal space to the outside above, and a lower through via penetrating from the internal space to the outside outside;
The upper through via and the lower through via are connected through the internal space, and solder bumps provided in the upper through via and solder bumps provided in the lower through via are joined to form a lattice shape. Solder bump joints arranged in ,
Wherein provided on the upper surface of the inner space, the first porous body in contact with the solder bumps provided on the upper through vias, and wherein provided on the lower surface of the interior space, the solder bump formed in the lower through vias A second porous body in contact with,
An electronic device comprising: a refrigerant sealed in the internal space. 前記放熱部材として、前記複数の半導体チップの最上層の半導体チップの上側、及び、前記サーマルインターポーザの外周部に接するヒートシンクを備えることを特徴とする、請求項１に記載の電子装置。   2. The electronic device according to claim 1, further comprising: a heat sink that is in contact with an upper side of an uppermost semiconductor chip of the plurality of semiconductor chips and an outer peripheral portion of the thermal interposer as the heat radiating member. 前記放熱部材として、前記複数の半導体チップの最上層の半導体チップの上側に接する第１ヒートシンクと、前記サーマルインターポーザの外周部に接する第２ヒートシンクとを備えることを特徴とする、請求項１に記載の電子装置。   2. The heat dissipation member includes a first heat sink that contacts an upper side of the uppermost semiconductor chip of the plurality of semiconductor chips and a second heat sink that contacts an outer peripheral portion of the thermal interposer. Electronic devices. 前記サーマルインターポーザは、前記インターポーザ基板の外側上面及び外側下面の少なくとも一方に配線層を備えることを特徴とする、請求項１〜３のいずれか１項に記載の電子装置。   The electronic device according to claim 1, wherein the thermal interposer includes a wiring layer on at least one of an outer upper surface and an outer lower surface of the interposer substrate. はんだバンプを介して積層された複数の半導体チップと、
前記複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの面内に熱を拡散させるサーマルインターポーザと、
前記複数の半導体チップ及び前記サーマルインターポーザを実装するパッケージ基板とを備え、
前記サーマルインターポーザは、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とする半導体装置。 A plurality of semiconductor chips stacked via solder bumps;
The semiconductor chips are electrically and thermally connected via solder bumps arranged in a lattice pattern between at least one portion between the plurality of semiconductor chips and below the lowermost semiconductor chip to spread heat in the plane of the semiconductor chip. A thermal interposer to disperse,
A package substrate on which the plurality of semiconductor chips and the thermal interposer are mounted;
The thermal interposer is
An interposer substrate having an internal space, an upper through via penetrating from the internal space to the outside above, and a lower through via penetrating from the internal space to the outside outside;
The upper through via and the lower through via are connected through the internal space, and solder bumps provided in the upper through via and solder bumps provided in the lower through via are joined to form a lattice shape. Solder bump joints arranged in ,
Wherein provided on the upper surface of the inner space, the first porous body in contact with the solder bumps provided on the upper through vias, and wherein provided on the lower surface of the interior space, the solder bump formed in the lower through vias A second porous body in contact with,
A semiconductor device comprising: a refrigerant sealed in the internal space. はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザであって、
内部空間と、前記内部空間から上方の外部へ貫通する上部貫通ビアと、前記内部空間から下方の外部へ貫通する下部貫通ビアとを有するインターポーザ基板と、
前記内部空間を通って前記上部貫通ビアと前記下部貫通ビアとを接続し、前記上部貫通ビアに設けられたはんだバンプと前記下部貫通ビアに設けられたはんだバンプとを接合してなり、格子状に配列されたはんだバンプ接合部と、
前記内部空間の上面上に設けられ、前記上部貫通ビアに設けられたはんだバンプに接する第１多孔質体、及び、前記内部空間の下面上に設けられ、前記下部貫通ビアに設けられたはんだバンプに接する第２多孔質体と、
前記内部空間に封入された冷媒とを備えることを特徴とするサーマルインターポーザ。 Electrically and thermally connected between a plurality of semiconductor chips stacked via solder bumps and at least one position below the lowermost semiconductor chip via a solder bump arranged in a grid pattern , the semiconductor chips A thermal interposer that diffuses the heat of
An interposer substrate having an internal space, an upper through via penetrating from the internal space to the outside above, and a lower through via penetrating from the internal space to the outside outside;
The upper through via and the lower through via are connected through the internal space, and solder bumps provided in the upper through via and solder bumps provided in the lower through via are joined to form a lattice shape. Solder bump joints arranged in ,
Wherein provided on the upper surface of the inner space, the first porous body in contact with the solder bumps provided on the upper through vias, and wherein provided on the lower surface of the interior space, the solder bump formed in the lower through vias A second porous body in contact with,
A thermal interposer comprising a refrigerant sealed in the internal space. はんだバンプを介して積層された複数の半導体チップの間及び最下層の半導体チップの下側の少なくとも１箇所に格子状に配列されたはんだバンプを介して電気的及び熱的に接続され、半導体チップの熱を面内に拡散させるサーマルインターポーザの製造方法であって、
第１基板に第１凹部を形成し、
前記第１凹部の底面から前記第１基板の裏面へ貫通する第１貫通ビアを形成し、
前記第１凹部に前記第１貫通ビアに接続される第１のはんだバンプを形成し、
前記第１凹部に前記第１のはんだバンプに接する第１多孔質体を形成し、
第２基板に第２凹部を形成し、
前記第２凹部の底面から前記第２基板の裏面へ貫通する第２貫通ビアを形成し、
前記第２凹部に前記第２貫通ビアに接続される第２のはんだバンプを形成し、
前記第２凹部に前記第２のはんだバンプに接する第２多孔質体を形成し、
前記第１凹部と前記第２凹部とによって内部空間が形成されるように前記第１基板と前記第２基板とを接合し、
前記第１のはんだバンプと前記第２のはんだバンプとを接合して、前記内部空間を通って前記第１貫通ビアと前記第２貫通ビアとを接続し、格子状に配列されたはんだバンプ接合部を形成し、
前記内部空間に冷媒を封入することを特徴とするサーマルインターポーザの製造方法。 Electrically and thermally connected between a plurality of semiconductor chips stacked via solder bumps and at least one position below the lowermost semiconductor chip via a solder bump arranged in a grid pattern , the semiconductor chips A method for manufacturing a thermal interposer that diffuses the heat of
Forming a first recess in the first substrate;
Forming a first through via penetrating from the bottom surface of the first recess to the back surface of the first substrate;
Forming a first solder bump connected to the first through via in the first recess;
Forming a first porous body in contact with the first solder bump in the first recess;
Forming a second recess in the second substrate;
Forming a second through via penetrating from the bottom surface of the second recess to the back surface of the second substrate;
Forming a second solder bump connected to the second through via in the second recess;
Forming a second porous body in contact with the second solder bump in the second recess;
Bonding the first substrate and the second substrate so that an internal space is formed by the first recess and the second recess,
Joining the first solder bump and the second solder bump, connecting the first through via and the second through via through the internal space, and solder bump joining arranged in a grid pattern Forming part,
A method of manufacturing a thermal interposer, wherein a refrigerant is sealed in the internal space.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6007681B2 (en) * 2012-08-31 2016-10-12 富士通株式会社 Cooling module and semiconductor device
CN105210185A (en) * 2013-05-17 2015-12-30 富士通株式会社 Semiconductor device, semiconductor device manufacturing method, and electronic apparatus
JP6263866B2 (en) * 2013-06-11 2018-01-24 富士通株式会社 Semiconductor device
JP5554444B1 (en) * 2013-09-02 2014-07-23 株式会社フジクラ Compound package cooling structure
US9594113B2 (en) * 2014-02-21 2017-03-14 Sensata Technologies, Inc. Package on package thermal forcing device
KR101923659B1 (en) * 2015-08-31 2019-02-22 삼성전자주식회사 Semiconductor package structure, and method of fabricating the same
WO2017039275A1 (en) 2015-08-31 2017-03-09 한양대학교 산학협력단 Semiconductor package structure and method for manufacturing same
CN113421864B (en) * 2021-06-11 2023-11-10 西安电子科技大学 Three-dimensional packaging phase-change heat dissipation device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5161090A (en) * 1991-12-13 1992-11-03 Hewlett-Packard Company Heat pipe-electrical interconnect integration for chip modules
JPH09139453A (en) * 1995-11-16 1997-05-27 Toshiba Corp Semiconductor cooler
JP4140100B2 (en) * 1998-10-29 2008-08-27 ソニー株式会社 Printed wiring board with built-in heat pipe
JP2005243761A (en) * 2004-02-25 2005-09-08 Ngk Spark Plug Co Ltd Relay board, and substrate made of resin having the same
JP4710460B2 (en) * 2005-07-20 2011-06-29 株式会社村田製作所 Ceramic multilayer substrate, manufacturing method thereof, and power semiconductor module
US7432592B2 (en) * 2005-10-13 2008-10-07 Intel Corporation Integrated micro-channels for 3D through silicon architectures
DE102006018161A1 (en) * 2006-04-19 2007-10-25 Patent-Treuhand-Gesellschaft für elektrische Glühlampen mbH Electronic component module
JP2008159619A (en) * 2006-12-20 2008-07-10 Shinko Electric Ind Co Ltd Semiconductor device
KR100891520B1 (en) * 2007-05-15 2009-04-06 주식회사 하이닉스반도체 Printed circuit board having thermal circulation medium and method for fabricating the same
US8035223B2 (en) * 2007-08-28 2011-10-11 Research Triangle Institute Structure and process for electrical interconnect and thermal management
US8110415B2 (en) * 2008-04-03 2012-02-07 International Business Machines Corporation Silicon based microchannel cooling and electrical package
JP2010002084A (en) * 2008-06-18 2010-01-07 Fujitsu Ltd Loop-type heat pipe, computer, and cooling apparatus

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