JP2013080972A - Method of manufacturing semiconductor device - Google Patents

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Yoshiyuki Abe
由之 阿部
Chuichi Miyazaki
忠一 宮崎
Hideo Muto
英生 武藤
Tomoko Tono
朋子 東野
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Renesas Electronics Corp
ルネサスエレクトロニクス株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce or prevent failures in a cutting shape, in cutting processing of a semiconductor wafer using stealth dicing.SOLUTION: In the case that a semiconductor wafer 1W is divided by stealth dicing, a pad 1LBt for testing and an alignment target Am in a cutting region CR are brought and arranged near one side in a width direction of the cutting region CR, and a laser beam for forming a modification region PR is emitted onto a position distant in a plane from the pad 1LBt for testing and the alignment target Am. Thereby, in cutting processing of the semiconductor wafer using stealth dicing, failures in a cutting shape can be reduced or prevented.

Description

本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体ウエハのダイシング技術に関するものである。 The present invention relates to a manufacturing method and a semiconductor device technology of the semiconductor device, and particularly relates to a dicing technique for a semiconductor wafer.

近年、携帯電話やデジタルカメラ等に代表されるモバイル機器あるいはメモリカード等に代表される情報記憶媒体の小型軽量化に伴い、これらに組み込まれる半導体チップの薄型化が進められている。 In recent years, with the size and weight of mobile devices or information storage medium represented by a memory card or the like typified by cellular phones and digital cameras, thinning of the semiconductor chip to be incorporated in these has been promoted. このため、ダイシング工程では、薄い半導体ウエハを切断することで個々の薄い半導体チップを得るが、このダイシング工程においてブレードダイシング方式を用いると、半導体ウエハが薄いために半導体チップにチッピングが生じ易く、薄い半導体チップの抗折強度が著しく低下する問題がある。 Therefore, in the dicing step, a thin obtain individual thin semiconductor chips by cutting the semiconductor wafer, but the use of blade dicing method in this dicing step, is likely to occur chipping semiconductor chip to the semiconductor wafer is thin, thin transverse strength of the semiconductor chip is a problem to be significantly reduced. また、半導体装置の動作速度の向上の観点から半導体チップの配線層間絶縁膜として、誘電率が酸化シリコンよりも低い低誘電率膜(いわゆるLow−k膜)を使用する製品があるが、Low−K膜は脆く剥がれ易いことや内部に微少な気泡を持つものがあり、ブレードダイシング方式では上手く切断できない場合がある。 Further, as a wiring interlayer insulating film of the semiconductor chips from the viewpoint of improvement of the operating speed of the semiconductor device, there is a product that dielectric constant is used less than that of silicon oxide low dielectric constant film (so-called Low-k film), low- K film has to have a fine voids inside and it is easy to peel off brittle and may not be cut well with blade dicing method.

そこで、それらの問題を回避する新しいダイシング方式として、ステルスダイシング(登録商標)方式が注目されている。 So, as a new dicing method to avoid these problems, stealth dicing (registered trademark) system has been attracting attention. このステルスダイシング方式は、レーザ光を半導体ウエハの内部に照射して選択的に改質層を形成し、その改質層を分割起点として半導体ウエハを切断するダイシング方式である。 The stealth dicing method, a dicing method that selectively forming the modified layer by irradiating a laser beam to the semiconductor wafer, cutting the semiconductor wafer and the modified layer as the division starting point. この方式によれば、厚さ30μm程度の極めて薄い半導体ウエハでも、物理的にストレスを与えずに直接切断できるので、チッピングを低減でき、半導体チップの抗折強度の低減を抑制することができる。 According to this method, even a very thin semiconductor wafer having a thickness of approximately 30 [mu] m, since physically be cut directly without stressing, can reduce chipping, it is possible to suppress the reduction in the transverse rupture strength of the semiconductor chip. また、半導体ウエハの厚さに関わらず、毎秒300mm以上の高速ダイシングが可能なので、スループットを向上させることもできる。 Further, regardless of the thickness of the semiconductor wafer, so capable of high-speed dicing or more per 300 mm, it is also possible to improve the throughput. したがって、半導体チップの薄型化にはステルスダイシング方式は必須の技術である。 Therefore, stealth dicing scheme for thinning the semiconductor chip is an indispensable technique.

このようなステルスダイシング技術については、例えば特開2004−221286号公報(特許文献1)に記載がある。 Such stealth dicing technique is described in, for example, JP 2004-221286 (Patent Document 1). この特許文献1の段落0022および図1には、チップ間の領域においてテスト用のパッドの両脇に配線層を設ける構成が開示されている。 Paragraph 0022 and Fig. 1 of Patent Document 1, be provided with a wiring layer on both sides of the test pad in the area between chips is disclosed. この配線層は、電気的な結合を行うものではなく、レーザー光線の照射領域を均一化し、かつ、レーザー光線を吸収し易くするためのダミーパターンである。 The wiring layer is not intended for electrical coupling to uniform the irradiation area of ​​the laser beam, and a dummy pattern for easily absorb a laser beam. また、この特許文献1の段落0023には、半導体ウエハの分割において、上記配線層が形成された領域にレーザー光線を照射して半導体ウエハを溶融して切断する方法が開示されている。 Further, in paragraph 0023 of Patent Document 1, in the dividing of the semiconductor wafer, a method of cutting by melting the semiconductor wafer by irradiating a laser beam to the wiring layer is formed region is disclosed. また、この特許文献1の段落0024には、半導体ウエハの分割において、レーザー光線の焦点位置を半導体ウエハの内部に合わせ、多格子吸収による溶融処理領域を形成した後、クラッキング法やエキスパンド法により半導体ウエハを個片化する方法が開示されている。 Further, in paragraph 0024 of Patent Document 1, in the dividing of the semiconductor wafer, the focal position of the laser beam fit inside the semiconductor wafer, after forming the molten processed region by multiphoton lattice absorption, the semiconductor wafer by cracking process and expanding method how to the singulation is disclosed.

また、例えば特開2005−340426号公報(特許文献2)には、半導体ウエハの主面上のテスト用のボンディングパッドに溝を形成した後、半導体ウエハの主面にテープを貼り付け、半導体ウエハの裏面側からレーザ光を照射して半導体ウエハの内部に改質層を形成し、さらにその後、テープを引き延ばすことで改質層を起点として半導体ウエハを個々の半導体チップに分割するステルスダイシング技術が開示されている。 Further, for example, in JP 2005-340426 (Patent Document 2), after forming the grooves in the bonding pads for the test on the main surface of the semiconductor wafer, taped to the main surface of the semiconductor wafer, a semiconductor wafer of a modified layer is formed inside the semiconductor wafer from the back surface side by irradiating laser beam, Thereafter, stealth dicing technique for dividing a semiconductor wafer into individual semiconductor chips starting from the modified layer by stretching the tape It has been disclosed.

また、例えば特開2005−32903号公報(特許文献3)には、半導体ウエハの主面上のテスト用の電極パッド等をブレードにより除去した後、半導体ウエハの主面側からレーザ光を照射して半導体ウエハの内部に改質層を形成し、さらにその後、ダイシングテープを引き延ばすことで改質層を起点として半導体ウエハを個々の半導体チップに分割するステルスダイシング技術が開示されている。 Further, for example, in JP 2005-32903 (Patent Document 3), after removing the electrode pad or the like blade for testing on the main surface of the semiconductor wafer, the laser beam irradiated from the main surface side of the semiconductor wafer a modified layer formed on the semiconductor wafer Te, Thereafter, stealth dicing technique for dividing a semiconductor wafer into individual semiconductor chips is disclosed starting from the modified layer by stretching the dicing tape.

特開2004−221286号公報(段落0022〜0024および図1) JP 2004-221286 JP (paragraphs 0022-0024 and FIG. 1) 特開2005−340426号公報 JP 2005-340426 JP 特開2005−32903号公報 JP 2005-32903 JP

しかし、上記ステルスダイシング方式においては、以下の課題があることを本発明者は見出した。 However, in the above-mentioned stealth dicing method, the inventors of the present invention have found that the following problems.

まず、本発明者は、ステルスダイシング方式において半導体ウエハを分割する際にエキスパンド方式を用いる場合について検討した。 First, the present inventors have studied the case of using an expanding method when dividing the semiconductor wafer in the stealth dicing method. このエキスパンド方式は、半導体ウエハを貼り付けた樹脂シートを半導体ウエハの中心から外周に向かう方向に引き延ばすことで半導体ウエハを個々の半導体チップに分割する方式である。 The expanding method is a method for dividing the semiconductor wafer into individual semiconductor chips by stretching the pasted resin sheet a semiconductor wafer from the center of the semiconductor wafer in a direction toward the outer periphery. ところで、ダイシング領域には、例えばアルミニウムにより形成されたテスト用のパッドが配置されているが、エキスパンド方式の場合、そのテスト用のパッドが引き延ばされて切断される際にその切断面部分に、ひげ状の導体線が形成されてしまう問題がある。 Incidentally, in the dicing region is, for example, the test pad formed of aluminum is disposed, when the expanding method, the cut surface portion in the pad for the test is stretched by cutting , there is a problem of whisker conductor line is formed.

そこで、本発明者はエキスパンド方式に代えて折り曲げ方式を採用した。 Accordingly, the present inventors have adopted the scheme bent instead of expanding method. この折り曲げ方式は、半導体ウエハの主面に対して交差する方向に力を加え半導体ウエハを折り曲げることで半導体ウエハを個々の半導体チップに分割する方式である。 The folding method is a method for dividing the semiconductor wafer into individual semiconductor chips by bending the semiconductor wafer a force in a direction crossing the main surface of the semiconductor wafer. この方式の場合、上記ひげ状の導体線が形成される問題は減少する。 In this method, the problem is reduced to the whisker-like conductor line is formed. しかしながら、図65に示すように、新たに検査用のパッドよりも検査用のパッドの存在しない絶縁層部分の方が機械的に弱いので検査用のパッドを避けて亀裂CRKが入り絶縁層部分で切断されてしまう問題やダイシング領域の検査用のパッド間の絶縁層部分において切断ラインが定まらず蛇行する問題が生じた。 However, as shown in FIG. 65, in the absence mechanically weak since the insulating layer parts cracked CRK to avoid pads for inspection towards insulating layer portion of the pad for inspection from the pad for a new test problem of meandering not fixed cutting line occurs in the insulating layer portion between the pads for inspection of cleaved with resulting problems and dicing region. 特に絶縁層に脆く剥がれ易い上記Low−k膜が使用されている場合は、折り曲げ方式を用いても、Low−k膜の分割部分に形状不良が発生し、きれいに切断できない問題がある。 Particularly when brittle peeling easily the Low-k film in the insulating layer is used, even by using a bending method, the shape defect occurs in the divided portion of the Low-k film, there is a problem that can not be cleanly cut.

また、上記特許文献1の技術においては、チップ間の切断ライン上に絶縁層よりも強度の高い金属で形成された配線層が形成されているので上手く切断できない問題がある。 Further, in the technique of Patent Document 1, there can not be well cleaved problem since the wiring layer formed of a metal having high strength than the insulating layer on the cutting line between the chips are formed. また、レーザ光線を吸収し易くするためにテスト用のパッドの脇に配線層を形成するので、その分、隣接チップの間隔を広げなければならず、半導体ウエハの面内に配置可能な半導体チップの数が減ってしまう問題がある。 Further, since a wiring layer on the side of the test pad in order to facilitate the absorption of the laser beam, that amount must increasing spacing adjacent chips, which can be arranged in the plane of the semiconductor wafer the semiconductor chip there is a problem that the number of resulting in reduced.

本発明の目的は、ステルスダイシングを用いた半導体ウエハの切断処理において切断形状不良を低減または防止することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing or preventing the cut shape defect in the cutting process of a semiconductor wafer using a stealth dicing.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Among the inventions disclosed in this application will be briefly described typical ones are as follows.

本発明は、半導体ウエハの個々の半導体チップの分離領域において検査用のパッドの脇にレーザを照射することにより前記半導体ウエハの内部のレーザ照射位置に分割起点となる改質領域を形成した後、前記半導体ウエハの個々の半導体チップを折り曲げ方式により個片化する工程を有するものである。 The present invention, after forming the modified region serving as a division starting point the laser irradiation position of the interior of the semiconductor wafer by irradiating a laser to the side of the pad for testing the individual semiconductor chips of the separation region of the semiconductor wafer, and it has a step of singulating the folding scheme the individual semiconductor chips of the semiconductor wafer.

また、本発明は、半導体ウエハの個々の半導体チップの分離領域の検査用のパッドにレーザを照射することにより前記検査用のパッドに、前記半導体ウエハの切断工程において前記検査用のパッドの分割起点となる溝または孔を形成する工程を有するものである。 The present invention also provides a pad for the test by irradiating a laser to the pad for examination of the separation region of each semiconductor chip of a semiconductor wafer, divided origin of pads for the test in the cutting step of the semiconductor wafer and it has a step of forming a become grooves or holes.

また、本発明は、半導体ウエハの個々の半導体チップの分離領域にレーザを照射することにより前記半導体ウエハの内部のレーザ照射位置に分割起点となる改質領域を形成する工程と、前記半導体ウエハの検査用のパッドを除去する工程とを有するものである。 Further, the present invention includes the steps of forming a modified region to become a division originating points in the laser irradiation position of the interior of the semiconductor wafer by irradiating a laser to the isolation region of the individual semiconductor chips of the semiconductor wafer, the semiconductor wafer and a step of removing the pad for testing.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in this application The following is a brief description of effects obtained by typical.

すなわち、半導体ウエハの個々の半導体チップの分離領域において検査用のパッドの脇にレーザを照射することにより前記半導体ウエハの内部のレーザ照射位置に分割起点となる改質領域を形成した後、前記半導体ウエハの個々の半導体チップを折り曲げ方式により個片化することにより、ステルスダイシングを用いた半導体ウエハの切断処理において切断形状不良を低減または防止することができる。 That is, after forming the modified region serving as a division starting point the laser irradiation position of the interior of the semiconductor wafer by irradiating a laser to the side of the pad for testing the individual semiconductor chips of the separation region of the semiconductor wafer, the semiconductor by singulated by folding scheme individual semiconductor chips on the wafer, it is possible to reduce or prevent cleavage shape defect in the cutting process of a semiconductor wafer using a stealth dicing.

本発明の一実施の形態である半導体装置の製造工程のフロー図である。 It is a flow diagram of the process of manufacturing the semiconductor device in an embodiment of the present invention. 図1の前工程100後の半導体ウエハの主面の全体平面図である。 It is an overall plan view of a main surface of the semiconductor wafer before step after 100 in FIG. 図2のX1−X1線の断面図である。 It is a sectional view taken on line X1-X1 of FIG. 図2の半導体ウエハの要部拡大平面図である。 It is an enlarged plan view of the semiconductor wafer of FIG. 図4の領域R1の拡大平面図である。 It is an enlarged plan view of a region R1 of FIG. 4. 図5のX2−X2線の断面図である。 It is a cross-sectional view of line X2-X2 in FIG. 図6の半導体ウエハの断面構造の詳細例を示した半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer showing a detailed example of a sectional structure of the semiconductor wafer of FIG. 半導体ウエハが収容された治具の全体平面図である。 It is an overall plan view of a jig on which the semiconductor wafer is accommodated. 図8のX3−X3線の断面図である。 It is a cross-sectional view of line X3-X3 in FIG. 裏面加工工程時の半導体ウエハおよび治具の断面図である。 It is a cross-sectional view of a semiconductor wafer and the jig during backside processing steps. 裏面加工工程後の半導体ウエハおよび治具の断面図である。 It is a cross-sectional view of a semiconductor wafer and the jig after the backside processing steps. レーザ照射工程後の半導体ウエハの要部平面図である。 It is a fragmentary plan view of a semiconductor wafer after the laser irradiation process. 図12のX4−X4線の断面図である。 It is a cross-sectional view of the line X4-X4 in FIG. 12. レーザ照射工程後の半導体ウエハの他の例の要部平面図である。 Another example of the semiconductor wafer is a fragmentary plan view of after the laser irradiation process. レーザ照射工程後の半導体ウエハのさらに他の例の要部平面図である。 Yet another example of a semiconductor wafer after the laser irradiation process is a fragmentary plan view of the. 分割工程前の半導体ウエハの要部断面図である。 Division step is a fragmentary cross-sectional view before the semiconductor wafer. 分割工程時の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the dividing step. 図17の半導体ウエハの要部拡大断面図である。 It is an enlarged sectional view of the semiconductor wafer of FIG. 17. 分割工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the dividing step. 半導体ウエハから切り出された半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip cut from the semiconductor wafer. ダイボンディング工程後の半導体チップおよび配線基板の平面図である。 It is a plan view of the semiconductor chip and the wiring substrate after the die bonding step. 図21のX5−X5線の断面図である。 It is a cross-sectional view of the line X5-X5 in FIG. 21. ワイヤボンディング工程後の半導体チップおよび配線基板の平面図である。 It is a plan view of the semiconductor chip and the wiring substrate after the wire bonding process. 図23のX6−X6線の断面図である。 It is a cross-sectional view of a line X6-X6 in FIG. 23. 封止工程後の半導体装置の断面図である。 It is a cross-sectional view of the semiconductor device after the sealing step. 本発明の他の実施の形態である半導体装置の半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip of a semiconductor device according to another embodiment of the present invention. 図26の半導体チップの実装例の平面図である。 It is a plan view of a semiconductor chip implementation of the FIG. 26. 本発明の他の実施の形態である半導体装置の製造工程中の半導体ウエハの要部平面図である。 It is a fragmentary plan view of a semiconductor wafer in a manufacturing process of a semiconductor device in another embodiment of the present invention. 図28のX8−X8線の断面図である。 It is a cross-sectional view of the line X8-X8 in FIG. 28. 図28のX9−X9線の断面図である。 It is a cross-sectional view of X9-X9 line in FIG 28. 1回目のレーザ光を照射している様子を示す半導体ウエハの図28のX8−X8線に対応する断面図である。 Is a sectional view corresponding to line X8-X8 of the semiconductor wafer of Figure 28 showing a state of irradiating a first laser beam. 1回目のレーザ光を照射している様子を示す半導体ウエハの図28のX9−X9線に対応する断面図である。 It is a sectional view corresponding to X9-X9 line in the semiconductor wafer of Figure 28 showing a state of irradiating a first laser beam. 1回目のレーザ光の照射工程後の半導体ウエハの要部平面図である。 It is a fragmentary plan view of a semiconductor wafer after the irradiation step of the first laser light. 図33のX10−X10線の断面図である。 It is a cross-sectional view of the line X10-X10 of Figure 33. 図33のX11−X11線の断面図である。 It is a cross-sectional view of the line X11-X11 of Figure 33. 2回目のレーザ光を照射している様子を示す半導体ウエハの図28のX8−X8線に対応する断面図である。 A state in which irradiating the second laser beam is a sectional view corresponding to line X8-X8 of the semiconductor wafer of Figure 28 showing. 2回目のレーザ光を照射している様子を示す半導体ウエハの図28のX9−X9線に対応する断面図である。 A state in which irradiating the second laser beam is a sectional view corresponding to X9-X9 line in the semiconductor wafer of Figure 28 showing. 半導体ウエハから切り出された半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip cut from the semiconductor wafer. 図38のX12−X12線の断面図である。 It is a cross-sectional view of the line X12-X12 of Figure 38. 本発明の他の実施の形態である半導体装置の製造工程を示すフロー図である。 It is a flow diagram showing a manufacturing process of a semiconductor device in another embodiment of the present invention. 図40のWSSの装着工程後の半導体ウエハの断面図である。 It is a cross-sectional view of a semiconductor wafer after mounting process of WSS in Fig 40. 図40の裏面研削、研磨工程後の半導体ウエハの断面図である。 Back grinding of FIG. 40 is a cross-sectional view of a semiconductor wafer after the polishing step. 図40のレーザ照射工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the laser irradiation process of FIG. 40. 図40のウエハマウント工程およびWSS剥離工程後の半導体ウエハおよび治具の平面図である。 It is a plan view of a semiconductor wafer and the jig after the wafer mounting step and WSS peeling process of FIG. 40. 図44のX13−X13線の断面図である。 It is a cross-sectional view of the line X13-X13 of Figure 44. 図40のTEG加工工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during TEG processing step of FIG. 40. 図40のTEG加工工程後の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer after TEG processing step of FIG. 40. 図40の分割工程中の半導体ウエハの要部拡大断面図である。 It is an enlarged sectional view of a semiconductor wafer during a dividing step of FIG. 40. 図40の分割工程により半導体ウエハから切り出された半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip cut from the semiconductor wafer by a dividing step of FIG. 40. 図49のX14−X14線の断面図である。 It is a cross-sectional view of the X14-X14 line in FIG. 49. 本発明の他の実施の形態である半導体装置の製造工程におけるレーザ照射工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer in the laser irradiation step in the manufacturing process of a semiconductor device in another embodiment of the present invention. 図51の後のTEG加工工程中における半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer in TEG processing step in after FIG 51. TEG加工工程後の半導体ウエハの要部平面図である。 It is a fragmentary plan view of a semiconductor wafer after TEG processing step. 図53のX15−X15線の断面図である。 It is a cross-sectional view of the X15-X15 line in FIG. 53. 図53の後の分割工程中の半導体ウエハの要部拡大断面図である。 It is an enlarged sectional view of a semiconductor wafer during a dividing step after FIG 53. 図55の分割工程により半導体ウエハから切り出された半導体チップの全体平面図である。 It is an overall plan view of a semiconductor chip cut from the semiconductor wafer by a dividing step of FIG. 55. 図56のX16−X16線の断面図である。 It is a cross-sectional view of the X16-X16 line in FIG. 56. 本発明の他の実施の形態である半導体装置の製造工程のTEG加工工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during TEG processing step of the manufacturing process of another semiconductor device according to the embodiment of the present invention. 図58のTEG加工工程後の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer after TEG processing step of FIG. 58. 図59の後の分割工程中の半導体ウエハの要部拡大断面図である。 It is an enlarged sectional view of a semiconductor wafer during a dividing step after FIG 59. 本発明のさらに他の実施の形態である半導体装置の製造工程のTEG加工工程中における半導体ウエハの要部断面図である。 It is a further fragmentary cross-sectional view of a semiconductor wafer in TEG processing step in the manufacturing process of a semiconductor device which is another embodiment of the present invention. 図61の後の分割工程中の半導体ウエハの要部拡大断面図である。 It is an enlarged sectional view of a semiconductor wafer during a dividing step after FIG 61. 図63はTEG加工工程中における半導体ウエハの要部拡大断面図である。 Figure 63 is an enlarged fragmentary cross-sectional view of a semiconductor wafer during the TEG processing step. 図24の変形例を示す半導体チップおよび配線基板の断面図である。 It is a cross-sectional view of a semiconductor chip and a wiring board showing a modified example of FIG. 24. 半導体ウエハを分割する際、亀裂の進展する方向の様子を示す要部断面図である。 When dividing the semiconductor wafer, it is a fragmentary cross-sectional view showing a state in the direction of progress of the cracks. レーザ照射により半導体ウエハ内に破砕層を形成した後に、ダイシングソーを用いてTEGを除去することで生じる課題の説明図である。 After forming the fracture layer in the semiconductor wafer by laser irradiation is an explanatory view of the problems caused by the removal of TEG using a dicing saw. 本発明の他の実施の形態である半導体装置の製造工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer in a manufacturing process of a semiconductor device in another embodiment of the present invention. 図67に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the manufacturing process of the semiconductor device subsequent to FIG. 67. 図68に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the manufacturing process of the semiconductor device subsequent to FIG. 68. 図69に続く半導体装置の製造工程中の半導体ウエハの要部断面図である。 It is a fragmentary cross-sectional view of a semiconductor wafer during the manufacturing process of the semiconductor device subsequent to FIG. 69. 図70に続く半導体装置の製造工程中の半導体ウエハの全体断面図である。 It is an overall cross sectional view of a semiconductor wafer during the manufacturing process of the semiconductor device subsequent to FIG. 70. 図71に続く半導体装置の製造工程中の半導体ウエハの全体断面図である。 It is an overall cross sectional view of a semiconductor wafer during the manufacturing process of the semiconductor device subsequent to FIG. 71. ダイシングソーを用いてTEGを除去した後、半導体ウエハの主面側からレーザ照射することで生じる課題の説明図である。 After removal of the TEG by using a dicing saw is an explanatory view of the problems caused by the laser irradiation from the main surface side of the semiconductor wafer. 本発明の他の実施の形態である半導体ウエハの平面図である。 It is a plan view of a semiconductor wafer according to another embodiment of the present invention. 図74の半導体ウエハの要部拡大平面図である。 It is an enlarged plan view of the semiconductor wafer of FIG. 74. 図75の半導体ウエハのTEG除去時の要部断面図である。 Is a fragmentary cross-sectional view when TEG removal of the semiconductor wafer of FIG. 75. 本発明の他の実施の形態である半導体ウエハの分割の様子を示す平面図である。 The state of another embodiment of a semiconductor wafer dividing of the present invention is a plan view showing. (a)は図77で説明した半導体ウエハの分割工程の具体的な様子を示した半導体ウエハの全体平面図、(b)は(a)のX17−X17線の断面図である。 (A) is an overall plan view of a semiconductor wafer showing the specific state of the semiconductor wafer dividing step described in FIG. 77 is a cross-sectional view of the X17-X17 line in (b) is (a). (a)および(b)は分割工程時の半導体ウエハの要部拡大断面図である。 (A) and (b) is an enlarged fragmentary cross-sectional view of a semiconductor wafer during the dividing step. (a)〜(c)は本発明の他の実施の形態である半導体装置の製造工程中の半導体ウエハの断面図である。 (A) ~ (c) are cross-sectional views of a semiconductor wafer in a manufacturing process of a semiconductor device in another embodiment of the present invention.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 If necessary for convenience in the following embodiments will be explained, divided into plural sections or embodiments, unless otherwise specified, they are not mutually unrelated and one has relationships examples of part or all of, details, or a supplementary explanation. また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, the number of elements (including number of pieces, values, amount, range, and the like), when limited to particular numbers of cases and principle than the specific etc. except, the invention is not limited to that particular number, it may be less specific number or more. さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, components (including element steps) unless otherwise such are considered to be the case principally apparent indispensable from explicit, it is not necessarily indispensable needless to say. 同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。 Similarly, in the following embodiments, except the shape of the components, when referring to a positional relationship or the like, a case or the like in particular considered not if expressly and principle clearly dictates otherwise, substantially the shape approximation or is intended to include such as those similar to the like. このことは、上記数値および範囲についても同様である。 This also applies to the above values ​​and ranges. また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。 Also, components having the same function in all the drawings for describing the embodiments are to be omitted same as reference numeral, whenever possible the repeated explanation thereof. 以下、本発明の実施の形態を図面に基づいて詳細に説明する。 It will be described in detail with reference to embodiments of the present invention with reference to the drawings.

(実施の形態1) (Embodiment 1)
本実施の形態1の半導体装置の製造方法を図1のフロー図に沿って説明する。 The method of manufacturing a semiconductor device of the first embodiment will be described along the flowchart of FIG.

まず、前工程100では、厚さ方向に沿って互いに反対側となる主面と裏面とを有する半導体ウエハ(以下、ウエハという)を用意し、そのウエハの主面(デバイス形成面)に複数の半導体チップ(以下、チップという)を形成する。 First, before the step 100, along the thickness direction semiconductor wafer having a main surface and a back surface on the opposite side to each other (hereinafter, referred to as wafer) prepared, the wafer main surface a plurality of the (device formation surface) a semiconductor chip (hereinafter, referred to as chip) is formed. この前工程100は、ウエハプロセスまたはウエハファブリケーションとも呼ばれ、ウエハの主面にチップ(集積回路(素子や配線))を形成し、プローブ等により電気的試験を行える状態にするまでの工程である。 The previous step 100 is also called a wafer process or wafer fabrication, to form a chip (integrated circuit (elements and wirings)) on the main surface of the wafer, the steps up to the ready for electrical tests by probes, etc. is there. 前工程には、成膜工程、不純物導入(拡散またはイオン注入)工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検査工程等がある。 The front-end process, deposition process, impurity introduction (diffusion or ion implantation) steps photolithography process, an etching process, the metallization process, there is the inspection process or the like between the washing step and each step.

図2はこの前工程100後のウエハ1Wの主面の全体平面図、図3は図2のX1−X1線の断面図、図4は図2のウエハ1Wの要部拡大平面図、図5は図4の領域R1の拡大平面図、図6は図5のX2−X2線の断面図、図7は図6のウエハ1Wの断面構造の詳細例を示したウエハ1Wの要部断面図である。 Figure 2 is an overall plan view of a main surface of the wafer 1W after the previous step 100, FIG. 3 is a cross-sectional view of line X1-X1 in FIG. 2, FIG. 4 is a fragmentary enlarged plan view of the wafer 1W of FIG. 2, FIG. 5 is an enlarged plan view of a region R1 of FIG. 4, FIG. 6 is a cross-sectional view of line X2-X2 of FIG. 5, FIG. 7 is a fragmentary cross-sectional view of wafer 1W showing a detailed example of the cross-sectional structure of the wafer 1W 6 is there. なお、図2の符号Nはノッチを示している。 Reference numeral N in Figure 2 shows the notch.

ウエハ1Wは、図2および図3に示すように、例えば直径300mm程度の平面略円形状の半導体薄板からなり、その主面には、例えば平面長方形状の複数のチップ1Cが、行列状に配置されている。 Wafer 1W, as shown in FIGS. 2 and 3, for example, a flat, substantially circular semiconductor thin plate having a diameter of about 300 mm, in its principal plane, for example plane rectangular plurality of chips 1C are arranged in a matrix It is.

各チップ1Cには、例えばフラッシュメモリ等のようなメモリ回路が形成されている。 Each chip 1C, for example, a memory circuit such as a flash memory is formed. また、各チップ1Cの長手方向の一端には、図4および図5に示すように、複数のボンディングパッド(以下、ボンディングパッドをパッドという)1LBが、チップ1Cの長手方向の一端の辺に沿って並んで配置されている。 Further, the longitudinal end of each chip 1C, as shown in FIGS. 4 and 5, a plurality of bonding pads (hereinafter, bonding pad that the pad) 1LB is, along the sides of the longitudinal end of the chip 1C Te are arranged side by side. パッド1LBは、チップ1Cに形成されたメモリ回路(集積回路)の電極をチップ1Cの外部に引き出す外部端子であり、配線を通じてメモリ回路形成用の素子と電気的に接続されている。 Pad 1LB is an external terminal to draw the electrodes of the memory circuit formed on the chip 1C (Integrated Circuit) to the outside of the chip 1C, are elements electrically connected for memory circuits formed through the wiring. なお、チップ1Cに形成される集積回路はメモリ回路の他に、マイクロプロセッサ等のような論理回路が形成される場合もある。 Incidentally, the integrated circuit formed on the chip 1C in the other memory circuit, there is a case where the logic circuit such as a microprocessor is formed.

各チップ1Cの外周には切断領域(チップ分離領域)CRが配置されている。 Each on the outer periphery of the chip 1C cutting region (chip separation region) CR is arranged. この切断領域CRには、図4および図5に示すように、テスト(TEG:Test Element Group)用のパッド1LBtやアライメントターゲットAmが配置されている。 The cutting region CR, as shown in FIGS. 4 and 5, Test (TEG: Test Element Group) for the pad 1LBt and alignment target Am are arranged. テスト用のパッド1LBtは、例えば平面方形状に形成されており、その大きさは、例えば50μm×50μm程度である。 Pad 1LBt for testing, for example, formed in a planar rectangular shape, the size thereof, for example, about 50 [mu] m × 50 [mu] m. このパッド1LBtは、TEG用の素子の電極をチップ1Cの外部に引き出す外部端子であり、配線を通じてTEG用の素子と電気的に接続されている。 The pad 1LBt is an external terminal to draw an electrode element for TEG outside the chip 1C, are elements for TEG and electrically connected through the wiring. TEG用の素子は、チップ1C内に形成された素子の電気的特性の測定や試験に使用される素子である。 Element for TEG is an element that is used to measure and test the electrical characteristics of elements formed in the chip 1C. 上記アライメントターゲットAmは、例えば平面十字状に形成されているが、十字状の他に、L字状やドット状に形成される場合もある。 The alignment target Am is, for example, is formed in a planar cross shape, in addition to the cross-shaped, it may be formed into an L-shape or a dot shape. アライメントターゲットAmは、例えば露光装置等のような製造装置とウエハ1Wのチップ1Cとの位置合わせの際に用いられるパターンである。 Alignment target Am is, for example, a pattern used in the alignment of the manufacturing apparatus and the wafer 1W chip 1C such as an exposure apparatus.

このようなウエハ1Wを構成する半導体基板(以下、基板という)1Sは、例えばシリコン(Si)単結晶からなり、その主面には素子および配線層1Lが形成されている。 Such semiconductor substrate constituting the wafer 1W (hereinafter, referred to as substrate) 1S is, for example, a silicon (Si) single crystal, are formed elements and the wiring layer 1L on its main surface. この段階のウエハ1Wの厚さ(基板1Sの厚さと配線層1Lの厚さとの総和)D1(図3参照)は、例えば775μm程度である。 The thickness of the wafer 1W at this stage (the sum of the thickness of the wiring layer 1L of the substrate 1S) D1 (see FIG. 3) is, for example, about 775 .mu.m.

上記配線層1Lには、図6および図7に示すように、層間絶縁膜1Li、配線、パッド(外部端子)1LB、テスト用のパッド1LBt、アライメントターゲットAmおよび表面保護膜(以下、保護膜という)1Lpが形成されている。 The above wiring layer 1L, as shown in FIGS. 6 and 7, an interlayer insulating film 1Li, wires, pads (external terminals) 1LB, pad 1LBt for testing the alignment target Am and the surface protective film (hereinafter, referred to as a protective film ) 1Lp is formed. 層間絶縁膜1Liは、複数の層間絶縁膜1Li1,1Li2,1Li3を有している。 Interlayer insulating film 1Li has a plurality of interlayer insulating films 1Li1,1Li2,1Li3.

層間絶縁膜1Li1には、絶縁膜2a,2bが形成されている。 The interlayer insulating film 1Li1, insulating films 2a, 2b are formed. 絶縁膜2a,2bは、基板1S上に交互に堆積されている。 Insulating film 2a, 2b are alternately deposited on the substrate 1S. 絶縁膜2aは、例えば酸化シリコン(SiO 等)のような無機系の絶縁膜により形成されている。 Insulating film 2a is formed, for example by an inorganic insulating film such as silicon oxide (SiO 2 or the like). 絶縁膜2bは、例えば窒化シリコン(Si 等)のような絶縁膜により形成されている。 Insulating film 2b is formed of, for example, an insulating film such as silicon nitride (Si 3 N 4, etc.). 絶縁膜2bは、絶縁膜2aよりも薄く、例えばエッチングストッパとして機能を有している。 Insulating film 2b has a thin, for example, a function as an etching stopper than the insulating film 2a. 層間絶縁膜1Li1には、プラグ(コンタクトプラグ)PL1,PL2および配線L1が形成されている。 The interlayer insulating film 1Li1, plugs (contact plugs) PL1, PL2 and the wiring L1 are formed.

プラグPL1,PL2は、孔H1,H2内に導体膜が埋め込まれることで形成されている。 Plug PL1, PL2 are formed by conductive film is embedded in the hole H1, the H2. プラグPL1,PL2を形成する導体膜は、主導体膜と、その外周面(底面および側面)を覆うように形成されたバリアメタル膜とを有している。 Conductive film forming the plug PL1, PL2 includes a main conductor film, and a barrier metal film formed so as to cover the outer peripheral surface thereof (bottom and side). 主導体膜は、例えばタングステン(W)により形成されており、バリアメタル膜よりも厚く形成されている。 Main conductive film is formed of, for example, tungsten (W), is formed thicker than the barrier metal film. バリアメタル膜は、例えば窒化チタン(TiN)、窒化タングステン(WN)、窒化タンタル(TaN)、タンタル(Ta)、チタン(Ti)、タングステン(W)またはチタンタングステン(TiW)あるいはそれらの積層膜により形成されている。 The barrier metal films, for example, titanium nitride (TiN), tungsten nitride (WN), tantalum nitride (TaN), tantalum (Ta), titanium (Ti), tungsten (W) or titanium tungsten (TiW) or a laminated film thereof It is formed. 上記配線L1は、例えば埋込配線とされている。 The wiring L1 is, for example, a buried interconnection. すなわち、この配線L1は、絶縁膜2a,2bに形成された配線溝T1内に導体膜が埋め込まれることで形成されている。 In other words, the wiring L1, the insulating film 2a, is formed by the conductive film is buried in the wiring trench T1 formed in 2b. 配線L1の導体膜の構成は上記プラグPL1,PL2と同じである。 Configuration of the conductive film wiring L1 is the same as the plug PL1, PL2.

上記層間絶縁膜1Li2には、絶縁膜3a,3b,3c,3dおよび配線L2,L3が形成されている。 The aforementioned interlayer insulation film 1Li2, insulating films 3a, 3b, 3c, 3d and the wiring L2, L3 are formed. 絶縁膜3aは、例えば炭化シリコン(SiC)により形成されており、エッチングストッパとしての機能を有している。 Insulating film 3a is formed of, for example, a silicon carbide (SiC), and has a function as an etching stopper. 絶縁膜3aは、絶縁膜3b,3c,3dよりも薄く形成されている。 Insulating film 3a, an insulating film 3b, 3c, and is thinner than 3d.

絶縁膜3bは、半導体装置の動作速度の向上の観点から、例えば有機ポリマーまたは有機シリカガラスのような、誘電率が酸化シリコンの誘電率(例えば3.9〜4.0)よりも低い低誘電率膜(Low−k膜)により形成されている。 Insulating film 3b, from the viewpoint of improvement of the operating speed of the semiconductor device, such as organic polymers or organic silica glass, low dielectric lower than the dielectric constant of the dielectric constant of silicon oxide (e.g., 3.9 to 4.0) It is formed by Ritsumaku (Low-k film). 絶縁膜3bは、絶縁膜3a,3c,3dよりも厚く形成されている。 Insulating film 3b, an insulating film 3a, 3c, it is formed thicker than 3d.

上記有機ポリマー(完全有機系低誘電性層間絶縁膜)としては、例えばSiLK(米The Dow Chemical Co製、比誘電率=2.7、耐熱温度=490℃以上、絶縁破壊耐圧=4.0〜5.0MV/Vm)またはポリアリルエーテル(PAE)系材料のFLARE(米Honeywell Electronic Materials製、比誘電率=2.8、耐熱温度=400℃以上)等がある。 Examples of the organic polymer (completely organic low dielectric interlayer insulating film), for example, SiLK (US The Dow Chemical Co, Ltd., dielectric constant = 2.7, heat-resistant temperature = 490 ° C. or higher, dielectric breakdown voltage = 4.0 to 5.0 MV / Vm) or FLARE polyallyl ether (PAE) type material (US Honeywell Electronic materials, Ltd., dielectric constant = 2.8, there is a heat-resistant temperature = 400 ° C. or higher) and the like. このPAE系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。 The PAE-based material, the basic performance is high, has a feature of excellent mechanical strength, thermal stability and low cost.

上記有機シリカガラス(SiOC系材料)としては、例えばHSG−R7(日立化成工業製、比誘電率=2.8、耐熱温度=650℃)、Black Diamond(米Applied Materials,Inc製、比誘電率=3.0〜2.4、耐熱温度=450℃)またはp−MTES(日立開発製、比誘電率=3.2)等がある。 Examples of the organic silica glass (SiOC-based material), for example, HSG-R7 (manufactured by Hitachi Chemical Co., dielectric constant = 2.8, heatproof temperature = 650 ° C.), Black Diamond (US Applied Materials, manufactured by Inc, dielectric constant = 3.0 to 2.4, heat-resistant temperature = 450 ° C.) or p-MTES (Hitachi development, there is a specific dielectric constant = 3.2) or the like. この他のSiOC系材料としては、例えばCORAL(米Novellus Systems,Inc製、比誘電率=2.7〜2.4、耐熱温度=500℃)、Aurora2.7(日本エー・エス・エム社製、比誘電率=2.7、耐熱温度=450℃)等がある。 As other SiOC-based materials, for example, CORAL (US Novellus Systems, Ltd. Inc, dielectric constant = 2.7 to 2.4, the heat resistance temperature = 500 ° C.), Aurora 2.7 (ASM Japan Co. , dielectric constant = 2.7, there is a heat-resistant temperature = 450 ° C.) and the like.

また、他の低誘電率膜材料としては、例えばFSG等のような完全有機系のSiOF系材料、HSQ(hydrogen silsesquioxane)系材料、MSQ(methyl silsesquioxane)系材料、ポーラスHSQ系材料、ポーラスMSQ材料またはポーラス有機系材料を用いることもできる。 As other low dielectric constant film material, for example, completely organic SiOF-based material such as FSG, HSQ (hydrogen silsesquioxane) material, MSQ (methyl silsesquioxane) material, porous HSQ material, porous MSQ materials or it is also possible to use a porous organic material.

上記HSQ系材料としては、例えばOCD T−12(東京応化工業製、比誘電率=3.4〜2.9、耐熱温度=450℃)、FOx(米Dow Corning Corp.製、比誘電率=2.9)またはOCL T−32(東京応化工業製、比誘電率=2.5、耐熱温度=450℃)等がある。 As the HSQ-based material, for example, OCD T-12 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 3.4 to 2.9, heat-resistant temperature = 450 ° C.), FOx (US Dow Corning Corp., Ltd., specific dielectric constant = 2.9) or OCL T-32 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.5, there is a heat-resistant temperature = 450 ° C.) and the like.

上記MSQ系材料としては、例えばOCD T−9(東京応化工業製、比誘電率=2.7、耐熱温度=600℃)、LKD−T200(JSR製、比誘電率=2.7〜2.5、耐熱温度=450℃)、HOSP(米Honeywell Electronic Materials製、比誘電率=2.5、耐熱温度=550℃)、HSG−RZ25(日立化成工業製、比誘電率=2.5、耐熱温度=650℃)、OCL T−31(東京応化工業製、比誘電率=2.3、耐熱温度=500℃)またはLKD−T400(JSR製、比誘電率=2.2〜2、耐熱温度=450℃)等がある。 As the MSQ-based material, for example, OCD T-9 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.7, heat resistant temperature = 600 ℃), LKD-T200 (JSR Co., Ltd., dielectric constant = 2.7 to 2. 5, heat-resistant temperature = 450 ° C.), HOSP (US Honeywell Electronic Materials, Ltd., dielectric constant = 2.5, the heat resistance temperature = 550 ℃), HSG-RZ25 (manufactured by Hitachi Chemical Co., dielectric constant = 2.5, heat temperature = 650 ℃), OCL T-31 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.3, heat-resistant temperature = 500 ° C.) or LKD-T400 (JSR Co., Ltd., dielectric constant = 2.2 to 2, the heat resistant temperature = there is a 450 ℃) and the like.

上記ポーラスHSQ系材料としては、例えばXLK(米Dow Corning Corp.製、比誘電率=2.5〜2)、OCL T−72(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=450℃)、Nanoglass(米Honeywell Electronic Materials製、比誘電率=2.2〜1.8、耐熱温度=500℃以上)またはMesoELK(米Air Productsand Chemicals,Inc、比誘電率=2以下)等がある。 As the porous HSQ-based material, for example XLK (US Dow Corning Corp., Ltd., dielectric constant = 2.5~2), OCL T-72 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.2 to 1.9 , heat-resistant temperature = 450 ° C.), Nanoglass (US Honeywell Electronic Materials, Ltd., dielectric constant = 2.2 to 1.8, the heat resistance temperature = 500 ° C. or higher) or MesoELK (US Air Products and Chemicals, Inc, dielectric constant = 2 there is less), and the like.

上記ポーラスMSQ系材料としては、例えばHSG−6211X(日立化成工業製、比誘電率=2.4、耐熱温度=650℃)、ALCAP−S(旭化成工業製、比誘電率=2.3〜1.8、耐熱温度=450℃)、OCL T−77(東京応化工業製、比誘電率=2.2〜1.9、耐熱温度=600℃)、HSG−6210X(日立化成工業製、比誘電率=2.1、耐熱温度=650℃)またはsilica aerogel(神戸製鋼所製、比誘電率1.4〜1.1)等がある。 As the porous MSQ materials such HSG-6211X (manufactured by Hitachi Chemical Co., dielectric constant = 2.4, the heat resistance temperature = 650 ℃), ALCAP-S (manufactured by Asahi Kasei, dielectric constant = 2.3 to 1 .8, heat-resistant temperature = 450 ℃), OCL T-77 (manufactured by Tokyo Ohka Kogyo Co., dielectric constant = 2.2 to 1.9, the heat resistance temperature = 600 ℃), HSG-6210X (manufactured by Hitachi Chemical Co., dielectric rate = 2.1, the heat resistance temperature = 650 ° C.) or silica airgel (manufactured by Kobe steel, has a relative dielectric constant 1.4 to 1.1), and the like.

上記ポーラス有機系材料としては、例えばPolyELK(米Air Productsand Chemicals,Inc、比誘電率=2以下、耐熱温度=490℃)等がある。 Examples of the porous organic material, for example PolyELK (US Air Products and Chemicals, Inc, dielectric constant = 2 or less, the heat resistance temperature = 490 ° C.), and the like.

上記SiOC系材料、SiOF系材料は、例えばCVD法(Chemical Vapor Deposition)によって形成されている。 The SiOC-based material, SiOF-based materials are formed for example by CVD (Chemical Vapor Deposition). 例えば上記Black Diamondは、トリメチルシランと酸素との混合ガスを用いたCVD法等によって形成される。 For example the Black Diamond is formed by a CVD method or the like mixed gas was used of trimethylsilane and oxygen. また、上記p−MTESは、例えばメチルトリエトキシシランとN Oとの混合ガスを用いたCVD法等によって形成される。 Further, the p-MTES is formed, for example, by a CVD method or the like mixed gas was used with methyl triethoxysilane and N 2 O. それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。 Insulating material of the other of the low dielectric constant is formed, for example by a coating method.

上記絶縁膜3cは、例えば酸化シリコンにより形成されている。 The insulating film 3c is formed, for example, of silicon oxide. この絶縁膜3cは、例えば化学機械研磨処理(CMP;Chemical Mechanical Polishing)時における低誘電率膜の機械的強度の確保、表面保護および耐湿性の確保等のような機能を有している。 The insulating film 3c, for example chemical mechanical polishing (CMP; Chemical Mechanical Polishing) ensuring the mechanical strength of the low dielectric constant film at the time, has a function as a securing surface protection and moisture resistance. この絶縁膜3cは、絶縁膜3dとほぼ同じ厚さで形成されている。 The insulating film 3c are formed in substantially the same thickness as the insulating film 3d. 絶縁膜3cの材料は、上記した酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば窒化シリコン(Si )膜、炭化シリコン膜または炭窒化シリコン(SiCN)膜を用いても良い。 Material of the insulating film 3c are various modifications can not be limited to the silicon oxide film described above, for example, silicon nitride (Si x N y) film, using a silicon carbide film or silicon carbonitride (SiCN) film it may be. これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマCVD法によって形成することができる。 These silicon nitride film, a silicon film or silicon carbonitride film carbide can be formed by, for example, a plasma CVD method. プラズマCVD法で形成された炭化シリコン膜としては、例えばBLOk(AMAT社製、比誘電率=4.3)がある。 The silicon carbide film formed by plasma CVD, for example, there is a BLOk (AMAT Co., Ltd., specific dielectric constant = 4.3).

上記絶縁膜3dは、例えば炭窒化シリコンにより形成されている。 The insulating film 3d is formed by, for example, silicon carbonitride. この絶縁膜3dは、エッチングストッパとしての機能の他に、配線L2,L3の主導体膜を形成する銅の拡散を抑制または防止する機能を有している。 The insulating film 3d, in addition to the function as an etching stopper, and has a function of suppressing or preventing the diffusion of copper to form a main conductive film of the wiring L2, L3.

上記配線L2,L3は、上記埋込配線とされている。 The wiring L2, L3 are as above buried interconnection. すなわち、配線L2,L3は、配線溝T2,T3に導体膜が埋め込まれることで形成されている。 That is, the wiring L2, L3 are formed by conductive film is embedded in the wiring trench T2, T3. 配線L2,L3の導体膜は、上記配線L3と同様に、主導体膜と、その外周面(底面および側面)を覆うように形成されたバリアメタル膜とを有している。 Conductive film wiring L2, L3 has the same manner as the wiring L3, and main conductor film, and a barrier metal film formed so as to cover the outer peripheral surface thereof (bottom and side). 主導体膜は、例えば銅(Cu)により形成されており、バリアメタル膜よりも厚く形成されている。 Main conductive film is formed of, for example, of copper (Cu), is formed thicker than the barrier metal film. バリアメタル膜の材料は、上記プラグPL1,PL2と同じである。 Material of the barrier metal film is the same as the plug PL1, PL2. 配線L3は、孔H3を通じて配線L2と電気的に接続されている。 Wiring L3 is electrically connected to the wiring L2 through hole H3. 配線L3の配線溝T3の導体膜と孔H3の導体膜とは一体的に形成されている。 It is integrally formed with the conductive film of the conductive film and the hole H3 of the wiring trench T3 wiring L3.

上記層間絶縁膜1Li3は、例えば酸化シリコンにより形成されている。 The interlayer insulating film 1Li3 is formed, for example, of silicon oxide. 層間絶縁膜1Li3には、プラグPL3が形成されている。 The interlayer insulating film 1Li3, plug PL3 is formed. このプラグPL3は、孔H4内に導体膜が埋め込まれることで形成されている。 The plug PL3 is formed by conductive film is buried in the hole H4. プラグPL3を形成する導体膜は、上記プラグPL1,PL2と同じである。 Conductive film forming the plug PL3 is the same as the plug PL1, PL2.

この層間絶縁膜1Li3上には、配線、上記パッド1LB,1LBtおよび上記アライメントターゲットAmが形成されている。 On the interlayer insulating film 1Li3 a wiring, the pad 1LB, 1LBt and the alignment target Am are formed. この配線、パッド1LB,1LBtおよびアライメントターゲットAmは、例えばアルミニウム等のような金属膜により形成されている。 The wiring, pads 1LB, 1LBt and alignment target Am is formed by a metal film such as aluminum or the like. このような最上の配線およびパッド1LB,1LBt等は、配線層1Lの最上層に形成された保護膜1Lpにより覆われている。 Such top wiring and pads 1LB, 1LBt etc. is covered by a protective film 1Lp which is formed on the uppermost wiring layer 1L. 保護膜1Lpは、例えば酸化シリコンのような無機系の絶縁膜1Lp1と、その上に堆積された、例えば窒化シリコンのような無機系の絶縁膜1Lp2と、さらにその上に堆積された、例えばポリイミド樹脂のような有機系の絶縁膜1Lp3との積層膜により形成されている。 Protective film 1Lp, for example the inorganic insulating film 1Lp1 such as silicon oxide, deposited thereon, for example, an insulating film 1Lp2 inorganic, such as silicon nitride was further deposited thereon, for example, polyimide is formed by a laminated film of the insulating film 1Lp3 organic such as a resin. この保護膜1Lpの一部には、開口部5が形成されており、そこからパッド1LB,1LBtの一部が露出されている。 This part of the protective film 1Lp is opening 5 is formed, from which the pad 1LB, some of 1LBt is exposed.

ところで、本実施の形態1においては、上記テスト用のパッド1LBt(TEG用の素子や配線も含む)やアライメントターゲットAmが切断領域CRの幅方向(短方向)の片側に寄せて配置されている。 Incidentally, in the first embodiment, it is arranged close to one side of the pad 1LBt for the test (including elements and wirings for TEG) and the alignment target Am width direction of the cutting region CR (short direction) . すなわち、上記テスト用のパッド1LBtやアライメントターゲットAmが切断領域CRの幅方向中央からずれて配置されている。 That is, the pad 1LBt and alignment target Am for the test are arranged offset from the center in the width direction of the cutting region CR. そして、ステルスダイシング時にレーザ光が照射される切断線CLは、上記テスト用のパッド1LBtやアライメントターゲットAmの配置線上を通過せず、上記テスト用のパッド1LBtやアライメントターゲットAmの脇を通過するようになっている。 Then, the cutting line CL which laser light is irradiated during stealth dicing does not pass through the arrangement line of the pad 1LBt and alignment target Am for the test, so as to pass through the sides of the pad 1LBt and alignment target Am for the test It has become. すなわち、切断線CLは、テスト用のパッド1LBtやアライメントターゲットAmを跨がずに、テスト用のパッド1LBtやアライメントターゲットAmから離れた位置を通過するようになっている。 That is, the cutting line CL is not cross the pad 1LBt and alignment target Am for testing, so as to pass through the position apart from the pad 1LBt and alignment target Am for testing.

切断線CLがテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンに重なる場合、その金属パターンのある箇所と無い箇所とで機械的強度にばらつきが生じることや上記低誘電率膜は脆く金属パターンから剥離し易いこと等により、綺麗に分割できない。 If the cutting line CL overlaps the metal pattern such as pad 1LBt and alignment target Am test, brittle that variations occur or the low dielectric constant film mechanical strength and no portion as portions with the metal pattern by such that easily peeled from the metal pattern, it can not be neatly divided. また、切断線CLがパッド1LBtやアライメントターゲットAm等のような金属パターンに重なる場合、切断時に上記金属パターンの切断部に、ひげ状の導体異物が残され、その導体異物がボンディングワイヤや電極等に接触して短絡不良を引き起こし、薄型の半導体装置の信頼性や歩留まりが低下する問題がある。 Also, if the cutting line CL overlaps the metal pattern such as pad 1LBt and alignment target Am, the cutting portion of the metal pattern when cleaved, leaves the whisker conductive foreign matter, the conductive foreign matter is a bonding wire and the electrode such as contact causing short circuit failure, the reliability and the yield of the thin semiconductor device has a problem to deteriorate.

これに対して本実施の形態1では、切断線CLがテスト用のパッド1LBtやアライメントターゲットAmに重ならないので、ウエハ1Wを綺麗に切断することができる。 In the first embodiment with respect to this, the cutting line CL does not overlap the pad 1LBt and alignment target Am test, it is possible to neatly cut the wafer 1W. また、テスト用のパッド1LBtやアライメントターゲットAm等の金属パターンは切断されないので、上記のようなひげ状の導体異物の発生を防止することができる。 The metal pattern such as pad 1LBt and alignment target Am for testing because it is not disconnected, it is possible to prevent the occurrence of whiskers of conductive foreign matter as described above. したがって、薄型の半導体装置の信頼性や歩留まりを向上させることができる。 Therefore, it is possible to improve the reliability and yield of the thin semiconductor device.

また、切断線CLがテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンに重なる場合に、ステルスダイシング処理時にウエハ1Wの主面側からレーザ光を照射すると、パッド1LBtやアライメントターゲットAm等が邪魔になって基板1Sに改質領域を形成することが困難になる。 Also, when the cutting line CL overlaps the metal pattern such as pad 1LBt and alignment target Am for testing, is irradiated with laser light from the main surface side of the wafer 1W during stealth dicing process, the pad 1LBt and the alignment target Am like it is difficult to form a reformed region in the substrate 1S in that in the way. これに対して本実施の形態1では、切断線CLはテスト用のパッド1LBtやアライメントターゲットAmに重ならないので、ステルスダイシング処理時にレーザ光をウエハ1Wの主面から照射しても基板1Sに良好に後述の改質領域を形成することができる。 In the first embodiment with respect to this, the cutting line CL is not overlap the pad 1LBt and alignment target Am test, good substrate 1S be irradiated with laser light from the main surface of the wafer 1W during stealth dicing it is possible to form a modified region will be described later in. したがって、レーザ照射の自由度を向上させることができる。 Therefore, it is possible to improve the flexibility of the laser irradiation.

次いで、図1のテスト工程101では、ウエハ1Wの各チップ1Cのパッド1LBおよび切断領域CRのテスト用のパッド1LBtにプローブを当てて各種の電気的特性検査を行う。 Then, the test process 101 in FIG. 1, performs various electrical property test of applying a probe to pad 1LBt for testing pad 1LB and cutting region CR of each chip 1C of wafer 1W. このテスト工程は、G/W(Good chip/Wafer)チェック工程とも呼ばれ、主としてウエハ1Wに形成された各チップ1Cの良否を電気的に判定する試験工程である。 The test process is also referred to as a G / W (Good chip / Wafer) checking step, it is electrically determined testing process the quality of each chip 1C formed mainly wafer 1W.

続く図1の後工程102は、上記チップ1Cを封止体(パッケージ)に収納し完成するまでの工程であり、裏面加工工程102A、チップ分割工程102Bおよび組立工程102Cを有している。 Step 102 after subsequent 1 is a process until the completed housing the chip 1C in sealing body (package), the rear surface processing step 102A, and a chip division step 102B and assembly process 102C. 以下、裏面加工工程102A、チップ分割工程102Bおよび組立工程102Cについて順に説明する。 Hereinafter will be described the back surface processing step 102A, the chip dividing step 102B and assembly process 102C sequentially.

裏面加工工程102Aは、ウエハ1Wを薄型化する工程である。 Backside processing step 102A is a wafer 1W a step of thinning. まず、裏面加工工程では、ウエハ1Wを治具に収容する。 First, in the rear surface processing step, for housing the wafer 1W to the jig. 図8はウエハ1Wが収容された治具7の全体平面図、図9は図8のX3−X3線の断面図をそれぞれ示している。 Figure 8 is an overall plan view of the jig 7 which wafer 1W is accommodated, FIG. 9 is a cross-sectional view taken along line X3-X3 in FIG. 8, respectively. なお、図8ではウエハ1Wの主面のチップ1Cを破線で示した。 Incidentally, it showed main surface of the chip 1C of wafer 1W 8 in broken lines.

治具7は、テープ7aとリング(枠体)7bとを有している。 Jig 7, and a tape 7a and the ring (frame) 7b. テープ7aのテープベース7a1は、例えば柔軟性を持つプラスチック材料からなり、その主面には接着層7a2が形成されている。 Tape-based 7a1 of the tape 7a is made of, for example, a plastic material having a flexibility, adhesive layer 7a2 is formed on the main surface. テープ7aは、その接着層7a2によりウエハ1Wの主面(チップ形成面)にしっかりと貼り付けられている。 Tape 7a is attached firmly bonded to the main surface of the wafer 1W (chip formation surface) by the adhesive layer 7a2. テープ7aの厚さ(テープベース7a1の厚さと接着層7a2の厚さとの総和)は、あまり厚いとその後の工程でのハンドリングやテープ7aの剥離が難しくなるので、例えば130〜210μm程度の薄いものが使用されている。 The thickness of the tape 7a (sum of the thickness of the tape base 7a1 and adhesive layer 7a2), since too large the peeling of handling and tapes 7a in the subsequent step becomes difficult, for example, as thin as about 130~210μm There has been used. このテープ7aとして、例えばUVテープを使用することも好ましい。 As the tape 7a, for example, it is also preferable to use a UV tape. UVテープは、接着層7a2の材料として紫外線(UV)硬化性樹脂が使用された粘着テープであり、強力な粘着力を持ちつつ、紫外線を照射すると接着層7a2の粘着力が急激に弱くなる性質を有している(工程102A1)。 UV tape is a pressure-sensitive adhesive tape ultraviolet (UV) curable resin is used as the material of the adhesive layer 7a2, while maintaining a strong adhesive force, adhesive force of the adhesive layer 7a2 and irradiated with ultraviolet rays is drastically weakened nature the has (step 102A1).

本実施の形態1では、このテープ7aの主面(ウエハ1Wの貼付面)の外周に剛性を持つリング7bが貼り付けられている。 In the first embodiment, the ring 7b having rigidity is adhered to the outer periphery of the main surface of the tape 7a (attaching surface of the wafer 1W). リング7bは、テープ7aが撓まないように支える機能を有する補強部材である。 Ring 7b is a reinforcing member having a function of supporting such tape 7a is not bent. この補強の観点からリング7bは、例えばステンレス等のような金属により形成することが好ましいが、金属と同程度の硬度を持つように厚さを設定したプラスチック材料により形成しても良い。 From this point of view ring 7b of the reinforcement, for example, it is preferably formed of a metal such as stainless steel, may be formed of a plastic material to set the thickness to have a metal the same degree of hardness. リング7bの外周には、切り欠き部7b1,7b2が形成されている。 The outer periphery of the ring 7b is notches 7b1,7b2 are formed. この切り欠き部7b1,7b2は、治具7のハンドリング時や治具7とこれを載置する製造装置との位置合わせ時に使用する他、製造装置に治具7を固定する際の引っかかり部として使用される。 The notches 7b1,7b2, in addition to use during the alignment of the manufacturing device for placing it with handling or when the jig 7 of the jig 7, as a catching part in fixing the jig 7 to the manufacturing apparatus used. なお、リング7bはテープ7aの裏面(ウエハ1Wの貼付面とは反対側の面)に貼り付けても良い。 Incidentally, the ring 7b may be attached to the back surface of the tape 7a (the surface opposite to the attaching surface of the wafer 1W). また、リング7bは、テープ37にウエハ1Wを貼り付ける前に貼り付けても良いし、テープ7aにウエハ1Wを貼り付けた後に貼り付けても良い。 The ring 7b may be pasted before pasting wafer 1W to the tape 37 may be attached after sticking the wafer 1W to tape 7a.

続いて、ウエハ1Wを治具7に収めた状態で、ウエハ1Wの厚さを測定し、その測定結果に基づいて研削量および研磨量を算出した後(工程102A2)、裏面研削(工程102A3)、研磨工程(工程102A4)に移行する。 Subsequently, in a state that matches the wafer 1W in the jig 7, the thickness of the wafer 1W is measured, after calculating the grinding amount and polishing amount on the basis of the measurement result (step 102A2), rear surface grinding (step 102a3) , the process proceeds to the polishing step (step 102A4). 図10は裏面加工工程時のウエハ1Wおよび治具7の断面図、図11は裏面加工工程後のウエハ1Wおよび治具7の断面図を示している。 Figure 10 is a wafer 1W and a cross-sectional view of the jig 7 during backside processing step, FIG. 11 is a cross-sectional view of the wafer 1W and the jig 7 after backside processing steps. ここでは、図10に示すように、研削研磨工具8および吸着ステージ9を回転させて、上記研削量および研磨量に基づいて、ウエハ1Wの裏面に対して研削処理および研磨処理を順に施す。 Here, as shown in FIG. 10, by rotating the grinding polishing tool 8 and the suction stage 9, based on the grinding amount and grinding amount is subjected to grinding treatment and polishing treatment in order with respect to the back surface of the wafer 1W. これにより、図11に示すように、ウエハ1Wの厚さを、例えば100μm以下(ここでは、例えば90μm程度)の極めて薄い厚さ(極薄)にする。 Thus, as shown in FIG. 11, the thickness of the wafer 1W, for example 100μm or less (here, for example, about 90 [mu] m) to a very small thickness of the (extremely thin). 上記研磨処理としては、研磨パッドとシリカとを用いて研磨する方法や化学機械研磨(Chemical Mechanical Polishing:CMP)法の他、例えば硝酸とフッ酸とを用いたエッチング法を用いても良い。 As the polishing process, a polishing pad and a method and a chemical mechanical polishing for polishing using silica (Chemical Mechanical Polishing: CMP) other methods, for example, may be used an etching method using nitric acid and hydrofluoric acid. ここで、チップ1Cの厚さが薄くなり100μm以下になってくると上記研削処理によりウエハ1Wの裏面に生じた損傷やストレスが原因でチップの抗折強度が低下しチップ1Cを実装する時の圧力でチップが割れる不具合が生じ易くなる。 Here, when it becomes below the thickness is thin it becomes 100μm when the bending strength of the chip caused damage or stress generated in the back surface of the wafer 1W by the grinding of the chip 1C to implement a reduced chip 1C is likely to occur is a problem the chip is divided by pressure. そこで、研削処理後に研磨処理を施すことにより、研削処理によりウエハ1Wの裏面に生じた損傷やストレスを低減または無くすことができるので、薄いチップ1Cの抗折強度を向上させることができる。 Therefore, by performing polishing treatment after the grinding process, the grinding process because the damage and stress generated on the back surface of the wafer 1W can reduce or eliminate it, it is possible to improve the bending strength of the thin chip 1C.

以上のような裏面加工工程後、吸着ステージ9の真空吸引状態を解除し、ウエハ1Wを保持する治具7を裏面加工装置から取り出す。 After the rear surface processing step as described above, to release the vacuum suction state of the suction stage 9, taking out the jig 7 for holding the wafer 1W from the back processing unit. この時、本実施の形態1では、ウエハ1Wが極薄とされていてもリング7bによりテープ7aをしっかりと支えることができるので、極薄のウエハ1Wのハンドリングや搬送を容易にすることができる。 At this time, in the first embodiment, since the wafer 1W can support the tape 7a firmly by ring 7b be a ultrathin, it can facilitate handling and transport of the wafer 1W ultrathin . また、そのハンドリングや搬送時にウエハ1Wが割れたり反ったりすることを防止することができる。 Further, it is possible to prevent or warped cracked wafer 1W is at its handling and transport. したがって、ウエハ1Wの品質を確保することができるようになっている。 Accordingly, it become possible to ensure the quality of the wafer 1W. このため、本実施の形態1では、この裏面加工後の段階で極薄のウエハ1Wを治具7に保持させたままの状態で、他の製造工場(例えばアセンブリファブ)に搬送出荷し、裏面加工後のダイシングおよび組立を依頼しても良い。 Therefore, in the first embodiment, in a state in which is held the wafer 1W of ultrathin jig 7 at a later stage the rear surface processing, and transport ship to other manufacturing plants (e.g., the assembly fab), the back surface dicing and assembly of after processing may be requested.

次に、チップ分割工程102Bに移行する。 Then, the process proceeds to the chip dividing step 102B. ここでは、まず、極薄のウエハ1Wを保持した治具7をそのままダイシング装置に搬送し、ダイシング装置の吸着ステージに載置する。 Here, first, it conveyed directly to the dicing apparatus jig 7 holding the wafer 1W ultrathin, placed on the adsorption stage of the dicing machine. すなわち、通常は、裏面加工時にウエハ1Wの主面に貼り付けたテープを剥がして、ウエハ1Wの裏面にダイシングテープを貼り付ける(ウエハマウント)工程が必要とされているが、本実施の形態1では、そのウエハマウント工程を削減できるので、半導体装置の製造工程を簡素化することができる。 That is, usually, peel off the tape was stuck to the main surface of the wafer 1W during backside processing, the wafer 1W backside paste dicing tape (wafer mounting) but step is required, the present embodiment 1 so it is possible to reduce the wafer mounting process, it is possible to simplify the manufacturing process of the semiconductor device. したがって、半導体装置の製造時間を短縮できる。 Therefore, it is possible to shorten the manufacturing time of the semiconductor device. また、ダイシングテープを不要とすることができるので、材料費を低減でき、半導体装置のコストを低減できる。 Further, it is possible to eliminate the need for dicing tape, can reduce material costs, can reduce the cost of the semiconductor device.

続いて、本実施の形態1では、治具7を真空吸引した状態でウエハ1Wの裏面から赤外線カメラ(以下、IRカメラという)によりウエハ1Wの主面のパターン(チップ1Cや切断領域CRのパターンの他、切断領域CRに配置されているパッド1LBtやアライメントターゲットAm等のような金属パターンやチップ1C内に配置されているパッド1LB等のような金属パターン)を認識する(工程102B1)。 Subsequently, in the first embodiment, the infrared camera from the rear surface of the wafer 1W the jig 7 in a state of vacuum suction (hereinafter, referred to as an IR camera) by the main surface of the wafer 1W pattern (chip 1C and cutting region CR pattern other recognizes the metal pattern) such as pad 1LB disposed on the metal pattern and chip 1C such as pad 1LBt and alignment target Am arranged in the cutting region CR (step 102B1). この時、本実施の形態1では、ウエハ1Wが極めて薄いのでウエハ1Wの主面のパターンの様子を充分に観測できる。 At this time, in the first embodiment, the wafer 1W can be sufficiently observed how the pattern of the main surface of the wafer 1W so extremely thin.

その後、上記IRカメラで得られたパターン情報に基づいて切断線CLの位置合わせ(位置補正)を実施した後、レーザ発生部から放射されたレーザ光(第1レーザ)LB1をウエハ1Wの裏面側から基板1Sの内部に集光点(焦点)を合わせた状態で照射するとともに、上記パターン情報に基づいて位置合わせされた切断線CLに沿って移動させる(工程102B2)。 Thereafter, the alignment of the cutting line CL on the basis of the pattern information obtained by the IR camera (position correction) after performing back surface side of the laser generator laser light emitted from the (first laser) LB1 wafer 1W converging point within the substrate 1S from irradiates while the combined (focus) is moved along the cutting line CL is aligned based on the pattern information (step 102B2). 図12は上記レーザ照射工程後のウエハ1Wの要部平面図、図13は図12のX4−X4線の断面図を示している。 Figure 12 is a fragmentary plan view of the wafer 1W after the laser irradiation process, Fig 13 is a cross-sectional view of the line X4-X4 in FIG. 12. レーザ照射工程により、ウエハ1Wの切断領域CRにおける基板1Sの内部に多光子吸収による改質領域(光学的損傷部または破砕層)PRを形成する。 By laser irradiation step, the reformed region (optical damage portion or crushing layer) by multiphoton absorption within the substrate 1S in the cutting region CR of the wafer 1W to form a PR. 図12では、レーザ光LB1を切断領域CRに沿って連続的に照射することにより、改質領域PRが切断線CLに沿って連続的に延在した状態で形成されている場合が例示されている。 In Figure 12, by continuously irradiated along the laser beam LB1 in the cutting region CR, and if it is formed in a state where modified region PR is extending continuously along the cutting line CL are illustrated there.

この改質領域PRは、ウエハ1Wの内部が多光子吸収によって加熱され溶融されたことで形成されており、後のチップ分割工程時のウエハ1Wの切断起点領域となる。 The modified region PR, the internal wafer 1W is formed by which is heated and melted by multiphoton absorption, the wafer 1W cutting start region of the time chip division step after. この溶融処理領域は、一旦溶融した後に再固化した領域や、まさに溶融状態の領域や、溶融状態から再固化する状態の領域であり、相変化した領域や結晶構造が変化した領域ということもできる。 The molten processed region is temporarily regions and re solidified after melting, exactly or region in a molten state, a region of the state of being re-solidified from the molten state, it is also possible that the phase change regions and crystal structure has changed region . また、溶融処理領域とは単結晶構造、非晶質構造、多結晶構造において、ある構造が別の構造に変化した領域ということもできる。 The single crystal structure from the molten processed region, an amorphous structure, the polycrystalline structure can also be referred to as a region in which a certain structure has changed into another structure. 例えば基板1S部分では、単結晶構造から非晶質構造に変化した領域、単結晶構造から多結晶構造に変化した領域、単結晶構造から非晶質構造および多結晶構造を含む構造に変化した領域を意味する。 For example, in the substrate 1S portion, a region having changed from the monocrystal structure to the amorphous structure was changed region having changed from the monocrystal structure to the polycrystal structure, from the monocrystal structure to a structure containing amorphous and polycrystal structures region It means. ここでは、改質層PRは、例えば非晶質シリコンとされている。 Here, the reforming layer PR is, for example, amorphous silicon. また、ここでは、レーザ光LB1をウエハ1Wの裏面を透過させてウエハ1Wの内部に多光子吸収を発生させて改質領域PRを形成しており、ウエハ1Wの裏面ではレーザ光LB1がほとんど吸収されていないので、ウエハ1Wの裏面が溶融することはない。 Further, here, the laser beam LB1 and by transmitting the back surface of the wafer 1W to generate multiphoton absorption within the wafer 1W forms a modified region PR, hardly absorbs the laser beam LB1 in the rear surface of the wafer 1W because it is not and does not back surface of the wafer 1W is melted.

ここで、上記のようなレーザ光LB1の照射に際して、本実施の形態1では、レーザ光LB1を、切断領域CRのテスト用のパッド1LBtの脇に照射する。 Here, upon irradiation of the laser beam LB1, as described above, in the first embodiment, the laser beam LB1, is irradiated on the side of the pad 1LBt for testing the cutting region CR. すなわち、レーザ光LB1をパッド1LBtやアライメントターゲットAmに平面的に重ならないように照射する。 That is, a laser beam LB1 so as not to overlap in a planar manner on the pads 1LBt and alignment target Am. すなわち、ウエハ1Wの分割起点(改質領域PR)がパッド1LBtやアライメントターゲットAmに平面的に重ならないようにする。 That is, division originating points of the wafer 1W (modified region PR) is so as not to overlap in a planar manner on the pads 1LBt and alignment target Am. これにより、ウエハ1Wの切断時に、テスト用のパッド1LBtやアライメントターゲットAm等の金属パターンが切断されないので、ウエハ1Wを綺麗に切断できる。 Thus, when cutting the wafer 1W, since the metal pattern such as a pad 1LBt and alignment target Am for testing not cut, the wafer 1W cleanly cut. すなわち、ウエハ1Wの切断形状不良を低減または防止できる。 That can reduce or prevent cleavage shape defect of the wafer 1W. また、切断箇所に上記のようなひげ状の導体異物が発生するのを防止することができる。 Further, it is possible to prevent the whisker-like conductive foreign matter as described above is generated in the cut portion. したがって、薄型の半導体装置の信頼性や歩留まりを向上させることができる。 Therefore, it is possible to improve the reliability and yield of the thin semiconductor device.

また、ダイシングブレードによりウエハ1Wを切断するブレードダイシング方式の場合、ウエハ1Wが薄くなってくると切断時にチッピングが生じ易くなりチップの抗折強度が低下するので、チップ1Cの品質を確保する観点から低速(例えば毎秒60mm程度またはウエハ1Wの厚さに応じてそれ以下)で処理せざるを得なくなってくる。 In addition, in the case of blade dicing method for cutting the wafer 1W by a dicing blade, so die strength of tends chip chipping occurs when cutting the wafer 1W come thinner decreases, in order to ensure the quality of the chip 1C low speed (for example, depending on the thickness per second 60mm about or wafer 1W less) becomes forced to process with. これに対して、本実施の形態1の場合、ウエハ1Wの表面に損傷を与えず内部のみを割断するため、チップ1Cの表面に存在するチッピングを極少に抑えることができる。 In contrast, in the case of the first embodiment, in order to fracture the internal only without damaging the surface of the wafer 1W, it is possible to suppress the chipping on the surface of the chip 1C in very small. このため、チップ1Cの抗折強度を向上させることができる。 Therefore, it is possible to improve the bending strength of the chip 1C. また、例えば毎秒300mmという高速な切断処理ができるので、スループットを向上させることができる。 Further, for example, since it is fast cutting processes per second 300 mm, it is possible to improve the throughput.

また、上記のようにウエハ1Wの主面の切断領域CRには、ウエハ1Wの主面側からレーザ光LB1を照射するとテスト用のパッド1LBtが邪魔になりその部分の加工(改質領域PRの形成)が上手くできない場合がある。 Further, in the cutting region CR of the main surface of the wafer 1W as described above, machining of the pad 1LBt becomes a hindrance portion thereof for testing by irradiating the laser light LB1 from the main surface side of the wafer 1W (modified region PR there is a case in which formation) can not be well. これに対して、本実施の形態1では、テスト用のパッド1LBt等のようなメタルの存在しないウエハ1Wの裏面側からレーザ光LB1を照射するので、上記のような不具合を生じることなく良好に改質領域PRを形成でき、ウエハ1Wを良好に切断することができる。 In contrast, the present embodiment 1, since the irradiation of the laser beam LB1 from the back side of the wafer 1W absence of metal, such as pad 1LBt for testing, better without causing inconvenience such as the can form a modified region PR, the wafer 1W can be cut satisfactorily.

上記改質領域PRは、図14および図15に示すように、破線状(ドット状)に形成しても良い。 The modified region PR, as shown in FIGS. 14 and 15, may be formed like a dashed line (dot-shaped). 図14は、改質領域PRが切断線CLに沿って破線状(ドット状)に配置されている場合が例示されている。 14, if the modified region PR are arranged like a dashed line (dot-shaped) along the cutting line CL are illustrated. すなわち、改質領域PRが切断線CLに沿って途切れ途切れに等間隔に配置されている。 That is, the modified region PR are arranged at equal intervals in choppy along the cutting line CL. 層間絶縁膜1Liに使用されている上記低誘電率膜(絶縁膜3b)は熱伝導率が低く熱がこもり易いためレーザ光LB1の照射時の熱により変色することがある。 Interlayer insulating film 1Li are used in the low dielectric constant film (insulating film 3b) may be discolored by heat at the time of irradiation of the laser beam LB1 liable heat buildup low thermal conductivity. そこで、レーザ光LB1を断続的に照射することにより、レーザ光LB1の照射面積を小さくでき、レーザ光LB1の照射による熱の発生を極力抑えることができるので、熱による低誘電率膜の変色を抑制または防止することができる。 Accordingly, by intermittently irradiating the laser beam LB1, it is possible to reduce the irradiation area of ​​the laser beam LB1, since the generation of heat by the irradiation of the laser beam LB1 can be suppressed as much as possible, the color change of the low dielectric constant film due to heat it can be suppressed or prevented. また、図15は、改質領域PRが、例えば互いに直交する切断線CLの交点部分やTEGの微細なパターンが集中して配置されている箇所等、分割し難い箇所に集中的に配置されている場合が例示されている。 FIG. 15 is modified region PR is, for example, such portions in which fine patterns of intersections and TEG of the cutting line CL is arranged in a concentrated perpendicular to each other, they are collectively arranged in the divided hard portions If there is illustrated. これにより、分割し難い部分も容易に分割できるようになるので、ウエハ1Wを綺麗に分割できる。 Thus, the divided portion difficult also to easily divide the wafer 1W cleanly divided. なお、図14および図15のX4−X4線の断面は図13と同じである。 Note that the cross-section of the line X4-X4 in FIG. 14 and FIG. 15 are the same as FIG. 13. また、特に限定されるものではないが、レーザ光LB1の照射条件は、例えば以下の通りである。 Moreover, it not particularly limited, but the irradiation conditions of the laser beam LB1 is as follows, for example. すなわち、光源は、例えば波長が1064nmのYAGレーザ、レーザスポット径は、例えば1〜2μm、照射速度は300mm/sとし、0.7μm間隔で照射した。 That is, the light source is YAG laser, the laser spot diameter a wavelength of 1064nm, for example 1 to 2 [mu] m, irradiation speed was 300 mm / s, and irradiated with 0.7μm intervals. なお、上記集光点とはレーザ光LB1が集光した箇所である。 Incidentally, a portion where the laser beam LB1 is condensed with the condensing point.

次いで、ウエハ1Wの分割工程に移行する(工程102B3)。 Then, the process proceeds to the wafer 1W dividing step (step 102B3). 図16は分割工程前のウエハ1Wの要部断面図、図17は分割工程時のウエハ1Wの要部断面図、図18は図17のウエハ1Wの要部拡大断面図、図19は分割工程中のウエハ1Wの要部断面図を示している。 Figure 16 is a fragmentary sectional view of the wafer 1W before the division step, FIG. 17 is a fragmentary sectional view of the wafer 1W during the dividing step, FIG. 18 is a fragmentary enlarged sectional view of the wafer 1W of FIG 17, FIG 19 is dividing step a fragmentary cross-sectional view of the wafer 1W in.

まず、図16に示すように、IRカメラ12によりウエハ1Wの主面のパターン(チップ1Cや切断領域CRのパターンの他、切断領域CRに配置されているパッド1LBtやアライメントターゲットAm等のような金属パターンやチップ1C内に配置されているパッド1LB等のような金属パターン)や改質領域PRを認識する。 First, as shown in FIG. 16, other patterns of the main surface of the pattern (chip 1C and the cutting region CR of the wafer 1W by IR camera 12, such as pad 1LBt and alignment target Am arranged in the cutting region CR It recognizes the metal pattern) and modified region PR such as pad 1LB disposed within the metal pattern and chip 1C.

続いて、治具7のテープ7aの裏面に、一対のラインバキュームチャック13を配置し、そのラインバキュームチャック13の位置を上記IRカメラ12で得た位置情報に基づいて合わせ、その状態で一対のラインバキュームチャック13によりテープ7aを吸引する。 Subsequently, the back surface of the tape 7a of the jig 7, to place the pair of line vacuum chuck 13, the position of the line vacuum chuck 13 fit on the basis of the position information obtained by the IR camera 12, a pair of in this state the line vacuum chuck 13 to suck the tape 7a. 一対のラインバキュームチャック13は、ウエハ1Wの端から端(紙面に垂直な方向)に延在している。 Pair of line vacuum chuck 13 extends to the end (direction perpendicular to the plane) from the edge of the wafer 1W. 一対のラインバキュームチャック13の各々の対向側面の一方には傾斜が形成されている。 Slope is formed on one of each of the opposite sides of the pair of line vacuum chuck 13.

その後、図17および図18に示すように、一方のラインバキュームチャック13(図17および図18の左側)を、その側面(傾斜面)が、他方のラインバキュームチャック13の対向側面に当たるまで回転させるように移動することによりウエハ1Wを折り曲げる。 Thereafter, as shown in FIGS. 17 and 18, one of the line vacuum chuck 13 (the left side in FIGS. 17 and 18), a side (inclined face) is rotated until it hits the opposite side of the other line vacuum chuck 13 bending the wafer 1W by moving to. これにより、改質領域PRを分割起点としてウエハ1Wを切断(分割)する。 Thus, the wafer 1W cutting (dividing) the division starting point modified region PR. その後、図19に示すように、上記一方のラインバキュームチャック13を元の位置まで戻した後、一対のラインバキュームチャック13を次の切断位置まで移動する。 Thereafter, as shown in FIG. 19, after returning the one of the line vacuum chuck 13 above to the original position, moving the pair of line vacuum chuck 13 to the next cutting position. その後、上記と同様にしてウエハ1Wを切断する。 Then, to cut the wafer 1W in the same manner as described above. 以降、このような作業をウエハ1Wの全てのチップ1Cの周囲が切断されるまで繰り返す。 Later, repeating such operations until the periphery of all chips 1C of the wafer 1W is cut. 本実施の形態1では、切断線CLがテスト用のパッド1LBtやアライメントターゲットAmに重ならない。 In the first embodiment, the cutting line CL does not overlap the pad 1LBt and alignment target Am for testing. これにより、分割方法としてエキスパンド方式を採用しても、テスト用のパッド1LBtやアライメントターゲットAm等の金属パターンは切断されないので、上記のようなひげ状の導体異物の発生を防止することができる。 Thus, employing the expanded method as division method, a metal pattern such as pad 1LBt and alignment target Am for testing because it is not disconnected, it is possible to prevent the occurrence of whiskers of conductive foreign matter as described above. しかしながら、上記したように、エキスパンド方式の場合、ウエハ1Wの中心から外周(放射線状)に向かう方向に樹脂シートが引き延ばされるため、チップ1Cは切断線CLに対して交差する方向(垂直方向)に引き離されない。 However, as described above, when the expanding system, since the resin sheet is stretched in a direction towards the outer periphery (radially) from the center of the wafer 1W, direction chip 1C intersecting the cutting line CL (vertical direction) not pulled apart. 言い換えると、切断線CLに対して交差する方向に切断するための荷重(応力)が伝わらない。 In other words, the load (stress) is not transmitted for cutting in a direction intersecting the cutting line CL. この結果、ウエハ1Wを綺麗に切断することが出来ない可能性がある。 As a result, there is a possibility that can not be neatly cut the wafer 1W. 場合によってはチップの外周にチッピングが生じる可能性もある。 In some cases also occur chipping the outer periphery of the chip. これに対し、折り曲げ方式を適用すれば、切断線CLに対して交差する方向に切断する荷重を伝えることが可能であるため、ウエハ1Wを綺麗に切断することが出来る。 In contrast, by applying the bending method, since it is possible to convey the load of cutting in a direction intersecting the cutting line CL, it is possible to neatly cut the wafer 1W.

図20は、上記のようにしてウエハ1Wから切り出されたチップ1Cの全体平面図を示している。 Figure 20 is an overall plan view of the chip 1C cut out from the wafer 1W as described above. ここでは、チップ1Cの長手方向の一端の一辺のみに沿って複数のパッド1LBが配置されている場合が例示されている。 Here, if there is illustrated along only one side of one longitudinal end of the chip 1C are disposed a plurality of pads 1LB. 本実施の形態1の場合、チップ1Cの外周(互いに交差(直交)する2辺)に切断領域CRの一部が残され、その切断領域CR内にテスト用のパッド1LBtが残されている。 For the first embodiment, a portion of the cutting region CR on the outer periphery of the chip 1C (together intersecting (orthogonal) to two sides) are left, pad 1LBt for testing are left in the cutting region CR. なお、本実施の形態1では、上記のようなステルスダイシング後、極薄の複数のチップ1Cを載せた治具7を、他の製造工場(例えばアセンブリファブ)に搬送出荷し、ダイシング工程後の組立を依頼しても良い。 In the first embodiment, after the stealth dicing as described above, the jig 7 which carries a plurality of chips 1C ultrathin, transported shipped to other manufacturing plants (e.g., the assembly fab), after the dicing step it may ask the assembly.

次に、組立工程102Cに移行する。 Then, the process proceeds to the assembly process 102C. ここでは、複数のチップ1Cを保持した治具7をピックアップ装置に搬送する。 Here, it conveys the jig 7 holding a plurality of chip 1C in the pickup device. ピックアップ装置では、テープ7aの裏面を真空吸引した状態で、押上ピンによりテープ7aの裏面からチップ1Cを押し上げる。 In pickup device, the back surface of the tape 7a in a state of vacuum suction, pushing up the chip 1C from the back surface of the tape 7a by pushing pins. この時、テープ7aとして上記UVテープを使用した場合にはテープ7aの接着層7a2に紫外線を照射することにより接着層7a2を硬化させ接着力を弱める。 At this time, when using the UV tape as a tape 7a weakens the adhesion to cure the adhesive layer 7a2 by irradiating ultraviolet rays to the adhesive layer 7a2 of the tape 7a. この状態でチップ1Cをコレットにより真空吸引することにより、チップ1Cをピックアップする(工程102C1)。 By vacuum suction tip 1C by the collet in this state, to pick up the chip 1C (step 102C1).

続いて、上記のようにしてピックアップしたチップ1Cを既存の反転ユニットによりチップ1Cの主面が上を向くように反転させた後、チップ1Cを配線基板等に実装する(ダイボンディング工程102C2)。 Subsequently, the chip 1C picked up as described above by an existing reversing unit main surface of the chip 1C is after being inverted so as to face upward, mounting a chip 1C in the wiring board or the like (die bonding step 102C2). 図21はダイボンディング工程後のチップ1Cおよび配線基板15の平面図、図22は図21のX5−X5線の断面図を示している。 Figure 21 is a plan view of the chip 1C and the wiring board 15 after die bonding step, Figure 22 shows a cross-sectional view of the line X5-X5 in FIG. 21. 配線基板15の主面上には、例えば3つのチップ1Cがその主面を上に向け積層された状態で実装されている。 On the main surface of the wiring board 15, for example, three chips 1C are mounted in a stacked state toward the major surface up. 3つのチップ1Cは、各チップ1Cのパッド1LBが露出されるように平面的にずれた状態で積み重ねられている。 Three chips 1C are stacked with a shift in a plane as pad 1LB of each chip 1C is exposed. 配線基板15は、プリント配線基板により形成されているが、これに代えてリードフレームを用いても良い。 Wiring board 15 has been formed by the printed circuit board may be used a lead frame instead. なお、ピックアップしたチップ1Cを搬送トレイに収容して他の製造工場(例えばアセンブリファブ)に搬送出荷し、この工程後の組立を依頼しても良い(工程103A)。 Note that houses the picked-up chip 1C in the conveyance tray transported shipped to other manufacturing plants (e.g., the assembly fab), may ask the assembly after the step (step 103A).

続いて、ワイヤボンディング工程に移行する(工程102C3)。 Subsequently, the process proceeds to a wire bonding process (step 102C3). 図23はワイヤボンディング工程後のチップ1Cおよび配線基板15の平面図、図24は図23のX6−X6線の断面図を示している。 Figure 23 is a chip 1C and plan view of the wiring board 15 after the wire bonding step, Figure 24 is a cross-sectional view of the line X6-X6 in FIG. 23. この工程では、チップ1Cの主面のパッド1LBと配線基板15の電極とをボンディングワイヤ(以下、単にワイヤという)17により電気的に接続する。 In this step, bonding pads 1LB of the main surface of the chip 1C and the electrode of the wiring board 15 wire (hereinafter, simply referred to as wire) 17 by electrically connecting. ここで、図64に示すように、上段のチップ1Cのパッド1LBと下段のチップ1Cのパッド1LBとをワイヤ17により電気的に接続する、すなわち、共通パッド同士を電気的に接続するステップボンディング方式を用いてもよい。 Here, as shown in FIG. 64, are electrically connected by the pad 1LB pad 1LB and lower chip 1C of the upper chip 1C wire 17, i.e., step bonding method for electrically connecting the common pad together it may be used.

続いて、封止工程に移行する(工程102C4)。 Subsequently, the process proceeds to the sealing step (step 102C4). 図25は封止工程後の半導体装置の断面図を示している。 Figure 25 is a cross-sectional view of a semiconductor device after the sealing step. この工程では、トランスファモールド法を用いてエポキシ樹脂等のようなプラスチック材料からなる封止体18によりチップ1Cおよびワイヤ17を封止する。 In this step, sealing the chip 1C and the wire 17 by the sealing body 18 made of a plastic material such as an epoxy resin using a transfer mold method. その後、配線基板15の裏面にバンプ電極19を形成し、半導体装置を製造する。 Thereafter, the bump electrode 19 is formed on the back surface of the wiring board 15, for manufacturing a semiconductor device.

チップ1Cがバンプ電極(突起電極)を持つ場合は、例えば次のようにする。 If the chip 1C has a bump electrode (protruding electrode), for example, as follows. まず、上記ピックアップ工程102C1においてチップ1Cを配線基板15のチップ実装領域に移送する。 First, transferring the chip 1C in the chip mounting region of the wiring board 15 in the pickup step 102C1. この時、バンプ電極は、パッド1LBおよびテスト用のパッド1LBtに接続することでチップが傾くことなく配線基板15に実装することができる。 At this time, the bump electrodes can be mounted on the wiring board 15 without tip is inclined by connecting to the pad 1LBt the pads 1LB and testing. 続いて、チップ1Cの主面(バンプ電極形成面)を配線基板15のチップ実装面に向けた状態でチップ1Cのバンプ電極とチップ実装領域の電極とをペースト材を用いて仮固定する。 Subsequently, temporarily fixed by using a paste material and the electrode bump electrode and the chip mounting area of ​​the chip 1C in a state with its main surface of the chip 1C (bump electrode formation surface) on the chip mounting surface of the wiring board 15. その後、リフロ処理することでチップ1Cのバンプ電極とプリント配線基板15の電極とを固着する(フリップチップボンディング:工程102C2)。 After that, fix the electrode bump electrode and printed wiring board 15 of the chip 1C by reflow treatment (flip-chip bonding: Step 102C2). その後、チップ1Cと配線基板15との対向面間にアンダーフィルを充填した後、チップ1Cを上記と同様に封止する(工程104C4)。 Then, after filling the underfill between the facing surfaces of the chip 1C and the wiring substrate 15 to seal the chip 1C in the same manner as described above (step 104C4).

(実施の形態2) (Embodiment 2)
本実施の形態2では、チップ1C内のパッド1LBの配置の変形例を説明する。 In the second embodiment, a modified example of the arrangement of the pads 1LB in the chip 1C. 図26は、本実施の形態2のチップ1Cの全体平面図を示している。 Figure 26 is an overall plan view of the present exemplary embodiment 2 chip 1C. 本実施の形態2では、チップ1Cの互いに交差(直交)する2辺の各々に沿って複数のパッド1LBが配置されている。 In the second embodiment, it is disposed a plurality of pads 1LB along each of mutually intersecting (orthogonal) to two sides of the chip 1C. それ以外は前記実施の形態1と同じであり、チップ1Cの外周(互いに交差(直交)する2辺)に切断領域CRの一部が残され、その切断領域CR内にテスト用のパッド1LBtが残されている。 Otherwise is the same as the first embodiment, a portion of the outer peripheral cutting region CR to (intersecting (orthogonal) two sides to each other) of the chip 1C is left, the pad 1LBt for testing the cutting region CR It has been left.

図27は図26のチップ1Cの実装例の平面図を示している。 Figure 27 shows a plan view of an example implementation of a chip 1C in Fig. 26. 図27のX7−X7線の断面図は前記図22と同じである。 Sectional view of the line X7-X7 in FIG. 27 is the same as FIG. 22. 配線基板15の主面上には、例えば3つのチップ1Cがその主面を上に向け積層された状態で実装されている。 On the main surface of the wiring board 15, for example, three chips 1C are mounted in a stacked state toward the major surface up. 3つのチップ1Cは、各チップ1Cの2辺に沿って配置された複数のパッド1LBが露出されるように平面的にずれた状態で積み重ねられている。 Three chips 1C are stacked with a shift in a plane so that a plurality of pads 1LB arranged along two sides of each chip 1C is exposed.

(実施の形態3) (Embodiment 3)
まず、実施の形態3の説明の前に発明者が初めて見出した課題について説明する。 First described problems the inventors have first found before the description of the third embodiment. 上記のようにウエハ1Wの分割においては、切断領域CRに存在するテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンの切断部分に上記ひげ状の導体異物が生じる問題がある。 In the division of the wafer 1W as described above, there is a problem that the beard-like conductive foreign matter is generated in the cut portion of the metal pattern, such as a pad 1LBt and alignment target Am like a test present in the cutting region CR. この問題を回避すべく、本発明者は切断領域CRのパッド1LBtやアライメントターゲットAm等のような金属パターンにミシン目状または直線状の溝を形成するようにした。 To avoid this problem, the present inventors have so as to form a perforated line or a linear groove in the metal pattern such as pad 1LBt and alignment target Am cutting region CR. しかし、分割方式として上記エキスパンド方式を採用した場合は、上記金属パターンにミシン目状または直線状の溝を形成しても、ひげ状の導体異物の発生を上手く抑えることができないという問題がある。 However, when adopting the expanding system as a split system, also form a perforated line or a linear groove in the metal pattern, it is impossible to suppress properly the occurrence of whisker-like conductive foreign matter. また、切断領域CRの隣接する金属パターンの間の絶縁膜のみの部分では切断線が蛇行し綺麗に切断できないという問題がある。 Further, there is a problem that the cutting line can not be cleanly cut meandering in the insulating film only part of the between adjacent metal pattern cutting region CR.

そこで、ウエハ1Wを折り曲げることで個々のチップ1Cに分割する折り曲げ方式を採用してみると、上記ひげ状の導体異物の発生をエキスパンド方式に比べて低減できた。 Therefore, when we employ a folding method is divided into individual chips 1C by bending the wafer 1W, it could be reduced in comparison with occurrence of the whisker-like conductive foreign matter to expand scheme. しかし、折り曲げ方式の場合でも、金属パターンの間で切断線が蛇行してしまう。 However, even if the folding type, the cutting line will be meandering between the metal pattern. 特に上記のように層間絶縁膜に低誘電率膜を使用している場合、低誘電率膜は脆く亀裂が入り易いので上記金属パターンの隣接間の切断部分で大きく蛇行するような亀裂が入り、充分に綺麗に切断することができないという問題がある。 Especially when using a low dielectric constant film in the interlayer insulating film as described above, the low dielectric constant film is fragile because easily enters crack cracked as meanders greatly cut portion between adjacent of the metal pattern, there is a problem that it is not possible to sufficiently clean cut. ここで、本発明者は上記金属パターンの隣接間の層間絶縁膜部分にレーザ光を照射して分割起点のための溝を形成しようとしてみたが、本実施の形態3では、このような問題を解決する手段を説明する。 Here, the present inventors have tried to try to form a groove for dividing a starting point by irradiating a laser beam in the interlayer insulating film portion between adjacent of the metal pattern, in the third embodiment, such a problem the resolve means will be explained. 図28は本実施の形態3のウエハ1Wの要部平面図、図29は図28のX8−X8線の断面図、図30は図28のX9−X9線の断面図を示している。 Figure 28 is a fragmentary plan view of the wafer 1W of the third embodiment, FIG. 29 is a sectional view of the line X8-X8 in FIG. 28, FIG. 30 shows a cross-sectional view of X9-X9 line in FIG 28.

図28〜図30に示すウエハ1Wは、前記図1の前工程100およびテスト工程101を経た後であって後工程102前のウエハ1Wを示している。 Wafer 1W shown in FIGS. 28 to 30 show the subsequent step 102 before the wafer 1W even after passing through the step 100 and test process 101 prior to the Figure 1. 本実施の形態3では、切断領域CRの切断線CL上に、テスト用のパッド1LBtおよびアライメントターゲットAm等のような金属パターンが配置されている。 In the third embodiment, on the cutting line CL of the cutting region CR, a metal pattern such as pads 1LBt and alignment target Am for testing are arranged. すなわち、切断線CLがテスト用のパッド1LBtおよびアライメントターゲットAm等のような金属パターンに重なるようになっている。 That is, the cutting line CL is adapted to overlap the metal pattern such as pads 1LBt and alignment target Am for testing. また、切断線CL上には、互いに隣接するテスト用のパッド1LBtの間隙やテスト用のパッド1LBtとアライメントターゲットAmとの間隙を埋めるように金属パターン20が形成されている。 Further, on the cutting line CL, and the metal pattern 20 is formed so as to fill the gap between the pad 1LBt and the alignment target Am for gaps and testing pads 1LBt for testing adjacent to each other. ただし、金属パターン20は、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンとは接しておらず電気的に浮遊状態となっている。 However, the metal pattern 20 has an electrically floating state not in contact with the metal pattern such as pad 1LBt and alignment target Am for testing. また、金属パターン20は、テスト用のパッド1LBtおよびアライメントターゲットAmと同一工程時に同一材料で形成されている。 The metal pattern 20 is formed of the same material at the time of the test pad 1LBt and alignment target Am same step. ただし、ここでは、金属パターン20の幅(短方向寸法)は、テスト用のパッド1LBtの一辺の長さよりも小さく、例えば5〜10μm程度とされている。 However, in this case, the width of the metal pattern 20 (short dimension) is a small, for example 5~10μm about than the length of one side of the pad 1LBt for testing. これにより、材料費を低減できる。 Accordingly, it is possible to reduce the material cost. このような金属パターン20の上面一部は、保護膜1Lpに開口された開口部5を通じて露出されている。 The top part of such a metal pattern 20 is exposed through an opening 5 which is opened in the protective film 1Lp.

次いで、このようなウエハ1Wに対して前記実施の形態1と同様に裏面加工工程102Aを施して薄型化した後、チップ分割工程102Bに移行する。 Then, after thinning by performing backside processing step 102A in a manner similar to the first embodiment with respect to such a wafer 1W, the process proceeds to the chip dividing step 102B. チップ分割工程では、前記実施の形態1と同様にウエハ主面のパターン認識工程102B1を経た後、レーザ照射工程102B2に移行する。 The chip dividing step, after a pattern recognition step 102B1 of the wafer main surface similarly to the first embodiment, the process proceeds to the laser irradiation step 102B2. 本実施の形態3では、2回のレーザ光照射を行う。 In the third embodiment, it performs laser light irradiation twice.

1回目のレーザ光照射は、切断領域CRの金属パターンに分割起点を形成するためのものである。 First laser beam irradiation, is for forming a division starting point metal pattern cutting region CR. 図31および図32は、1回目のレーザ光LB2を照射している様子を示すウエハ1Wの要部断面図である。 31 and FIG. 32 is a fragmentary cross-sectional view of wafer 1W showing a state of irradiating a laser beam LB2 of the first. 図31は図28のX8−X8線に対応し、図32は図28のX9−X9線に対応している。 Figure 31 corresponds to line X8-X8 in FIG. 28, FIG. 32 corresponds to the X9-X9 line in FIG 28. 1回目のレーザ光照射では、上記IRカメラで得られたパターン情報に基づいて切断線CLの位置合わせ(位置補正)を実施した後、レーザ発生部から放射されたレーザ光LB2をウエハ1Wの裏面側からテスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に焦点を合わせて照射するとともに、上記パターン情報に基づいて位置合わせされた切断線に沿って移動させる。 In the first laser light irradiation, after implementing the alignment of the cutting line CL on the basis of the pattern information obtained by the IR camera (position correction), the back surface of the laser beam LB2 emitted from the laser generating portion of the wafer 1W pad 1LBt for testing from the side, irradiates focused on alignment target Am, and the metal pattern 20, is moved along the aligned cut line on the basis of the pattern information. 本実施の形態3の切断線は、切断領域CRの幅方向(短方向)のほぼ中央であってテスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に重なる。 Cutting line of the third embodiment, a substantially centrally pads 1LBt for testing in the width direction of the cutting region CR (short direction), overlap the alignment target Am, and the metal pattern 20. レーザ光LB2の照射条件は、例えば以下の通りである。 Irradiation conditions of the laser beam LB2 is as follows, for example. すなわち、光源は、例えば波長が1064nmのYAGレーザ、照射速度は300mm/sとした。 That is, the light source is, YAG laser, irradiation speed for example a wavelength of 1064nm was 300 mm / s.

図33は上記レーザ光LB2の照射工程後のウエハ1Wの要部平面図、図34および図35は図33のX10−X10線およびX11−X11線の断面図を示している。 Figure 33 is a fragmentary plan view of the wafer 1W after the irradiation step of the laser light LB2, 34 and 35 is a cross-sectional view of the line X10-X10 and line X11-X11 of Figure 33. 上記のようにレーザ光LB2を照射することにより、テスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に切断線に沿って平面ミシン目状(破線状、ドット状)に複数の孔21を形成する。 Formed by irradiating a laser beam LB2 as described above, the pad 1LBt for testing the alignment target Am, and the metal pattern 20 along the cutting line in a planar perforated line (broken lines, dots) a plurality of holes 21 in the to. この孔21はウエハ1Wの分割(切断)工程時に分割起点となる。 The hole 21 is divided in the wafer 1W (cutting) the division originating points during a process. すなわち、本実施の形態3では、互いに隣接するテスト用のパッド1LBtの間やテスト用のパッド1LBtとアライメントターゲットAmとの間に金属パターン20を設けたことにより、互いに隣接するテスト用のパッド1LBtの間やテスト用のパッド1LBtとアライメントターゲットAmとの間にも分割起点となる複数の孔21の配列を形成することができる。 That is, in the third embodiment, by providing the metal pattern 20 between the pad 1LBt and the alignment target Am for or between test pads 1LBt for testing the adjacent pad 1LBt for testing adjacent it is possible to form an array of a plurality of holes 21 also becomes division originating points between and between the test pads 1LBt and alignment target Am. レーザ光LB2の照射に際しては、溶融異物がテスト用のパッド1LBt等に付着するので、その溶融異物が飛散するのを抑制または防止する観点からテープ7aを切断領域CRの凹凸に密着させることが重要である。 Upon irradiation of the laser light LB2, since molten foreign matter from adhering to the pad 1LBt such a test, important to contact from the viewpoint of suppressing or preventing the its melting foreign matter scattered tape 7a to the unevenness of the cutting region CR it is.

2回目のレーザ光照射は、前記実施の形態1で説明した改質領域PRの形成のためのものである。 Second laser beam irradiation is for the formation of the modified region PR described in the first embodiment. 図36および図37は、2回目のレーザ光LB1を照射している様子を示すウエハ1Wの要部断面図である。 36 and 37 are fragmentary cross-sectional view of wafer 1W showing a state of irradiating a second laser beam LB1 of. 図36は図28のX8−X8線に対応し、図37は図28のX9−X9線に対応している。 Figure 36 corresponds to line X8-X8 in FIG. 28, FIG. 37 corresponds to the X9-X9 line in FIG 28. ここでは、前記実施の形態1と同様に、レーザ光LB1をウエハ1Wの裏面側から基板1Sの内部に焦点を合わせて照射する。 Here, likewise, it is irradiated focused laser light LB1 from the back side of the wafer 1W inside the substrate 1S to the first embodiment. このようにして基板1Sに改質領域PRを形成する。 Thus forming a modified region PR in the substrate 1S. ただし、本実施の形態3では、レーザ光LB1を切断領域CRの幅方向(短方向)中央に照射する。 However, in the third embodiment, the width direction (short direction) of the laser beam LB1 cutting region CR is irradiated to the center. すなわち、レーザ光LB1の発生部の動作軌跡は、上記レーザ光LB2の発生部の動作軌跡と同一である。 That is, the operation locus of the generation of the laser beam LB1 is the same as the operation locus of the generation of the laser beam LB2. ただし、改質領域PRの平面形状は前記実施の形態1で説明したように平面的に直線状に形成する場合もあるし、破線状に形成する場合もある。 However, the planar shape of the modified region PR is to may form a planar rectilinear as described in the first embodiment, it may form a broken line shape. レーザ光LB1,LB2をウエハ1Wの同じ裏面側から照射する場合、レーザ光LB2を照射した後に、レーザ光LB1を照射する。 When irradiating a laser beam LB1, LB2 from the same back side of the wafer 1W, after the irradiation with the laser beam LB2, it is irradiated with laser light LB1. これは、レーザ光LB1の照射をレーザ光LB2の照射よりも先に行うと、レーザ光LB2の照射に際して、レーザ光LB1の照射により基板1Sに形成された改質領域PRが邪魔になり、切断領域CRの金属パターンに孔21を形成することができなくなってしまうからである。 This, when the irradiation of the laser beam LB1 before the irradiation of the laser light LB2, upon irradiation of the laser light LB2, modified region PR formed on the substrate 1S by irradiation of the laser beam LB1 is in the way, the cutting This is because it becomes impossible to form a hole 21 in the metal pattern region CR.

次いで、分割工程102B3では、前記実施の形態1と同様にウエハ1Wを折り曲げ方式により分割(切断)する。 Then, the dividing step 102B3, dividing (cutting) by the bending of the wafer 1W as in the first embodiment mode. 図38はウエハ1Wから切り出されたチップ1Cの全体平面図、図39は図38のX12−X12線の断面図を示している。 Figure 38 is an overall plan view of the chip 1C cut out from the wafer 1W, FIG. 39 shows a cross-sectional view of the line X12-X12 of Figure 38. 本実施の形態3の場合、孔21の配列に沿ってウエハ1Wを綺麗に切断することができる。 For the third embodiment, it is possible to neatly cut the wafer 1W along the arrangement of the holes 21. すなわち、層間絶縁膜に低誘電率膜を使用している場合であっても、また、互いに隣接するテスト用のパッド1LBtの間やテスト用のパッド1LBtとアライメントターゲットAmとの間においても、複数の孔21の配列に沿って蛇行せずにウエハ1Wを分割(切断)することができる。 That is, even when using a low dielectric constant film in the interlayer insulating film, and also between the pad 1LBt and the alignment target Am for or between test pads 1LBt for testing the adjacent, more can be a wafer 1W without meandering along the arrangement of the holes 21 is divided (cut). したがって、ウエハ1Wの切断形状不良を低減または防止できるので、半導体装置の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to reduce or prevent cleavage shape defect of the wafer 1W, it is possible to improve the yield and reliability of the semiconductor device. なお、チップ1Cの外周にはテスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20の一部が残されている。 Incidentally, the outer periphery of the chip 1C pads 1LBt for testing, a portion of the alignment target Am, and the metal pattern 20 is left. また、組立工程102Cについては前記実施の形態1と同じなので説明を省略する。 Further, a description is omitted for the assembly process 102C the same as the first embodiment.

(実施の形態4) (Embodiment 4)
前記実施の形態1〜3では、チップ1Cの外周にテスト用のパッド1LBtやTEG用の素子が残されるので、外部にTEG情報が漏れる、という問題がある。 In the first to third embodiments, since the outer peripheral pad 1LBt and elements for TEG for testing is left in the chip 1C, TEG information leaks to the outside, there is a problem in that. 本実施の形態4は、このような問題を回避するための手段を説明するものである。 Embodiment 4 is intended to explain the means to avoid such problems. 以下、本実施の形態4の半導体装置の製造方法例を図40のフロー図に沿って図41〜図50により説明する。 Hereinafter, a manufacturing method of a semiconductor device of the fourth embodiment along the flow chart of FIG. 40 will be described with reference to FIGS. 41 to 50.

まず、前記実施の形態1と同様に、前工程200、テスト工程201を経た後、後工程202に移行する。 First, as with the first embodiment, prior to step 200, after a test process 201, the process proceeds to subsequent step 202. 後工程202の裏面加工工程202Aでは、ウエハ1Wの主面上に接着層を介して支持基板を貼り付ける(工程202A1)。 In the rear surface processing step 202A in a subsequent step 202, on the main surface of the wafer 1W via the adhesive layer paste supporting substrate (step 202a1). 図41は支持基板24の装着後のウエハ1Wの断面図を示している。 Figure 41 is a cross-sectional view of wafer 1W after mounting of the support substrate 24.

この支持基板24は、この後の工程においてウエハ1Wの補強部材として機能するウエハサポートシステム(Wafer Support System:WSS)である。 The supporting substrate 24 is a wafer support system that serves as a reinforcing member for the wafer 1W in a step after this: a (Wafer Support System WSS). これにより、ウエハ1Wの搬送時においては、極薄で大径のウエハ1Wを安定した状態でハンドリングできる上、ウエハ1Wを外部の衝撃から保護することもできるので、ウエハ1Wの割れや欠け等を抑制または防止できる。 Thus, at the time of transfer of the wafer 1W, on which can be handled in a state in which the wafer 1W of larger diameter stabilized with ultra-thin, so it is also possible to protect the wafer 1W from external impact, the wafer 1W cracking and chipping It can be suppressed or prevented. また、この後の各工程時においては、ウエハ1Wの反りや撓みを抑制または防止でき、極薄で大径のウエハ1Wの平坦性を向上させることができるので、各工程での処理の安定性や制御性を向上させることができる。 Further, at the time of each step after this, the wafer 1W warpage and deflection can be suppressed or prevented, it is possible to improve the flatness of the wafer 1W large diameter ultra-thin, the stability of the processing in each step it can be improved and controllability.

支持基板24の材料としては、例えば透明なガラスのような硬質支持基板(Hard−WSSまたはGlass−WSS)が使用されている。 The material of the supporting substrate 24, for example, rigid support substrate such as a transparent glass (Hard-WSS or Glass-WSS) is used. ただし、支持基板24の他の材料として、例えばステンレスのような他の硬質支持基板(Hard−WSS)を用いても良い。 However, as another material of the support substrate 24, for example, other rigid support substrate (Hard-WSS) such as stainless may be used. また、支持基板24のさらに他の材料として、例えばPET(Polyethylene Terephthalate)やPEN(Polyethylene Naphthalate)等のような絶縁支持基板をテープ基材に貼り付けたテープWSSを用いても良い。 As still other materials of the support substrate 24, for example, PET (Polyethylene Terephthalate) or PEN an insulating supporting substrate such as a (Polyethylene Naphthalate) or the like may be used tape WSS pasted to the tape substrate.

なお、支持基板24をウエハ1Wの主面に貼り付ける際には、支持基板24の剥離層24aの形成面をウエハ1W主面側の接着層25に押し付けることで支持基板24をウエハ1Wの主面に固定する。 Note that when pasting the supporting substrate 24 on the main surface of the wafer 1W is mainly a supporting substrate 24 of the wafer 1W by pressing the forming surface of the release layer 24a of the support substrate 24 to the adhesive layer 25 of the wafer 1W main surface It is fixed to the surface. この剥離層24aは、支持基板24をウエハ1Wから剥離する際に剥離を容易にするための機能層である。 The release layer 24a is a functional layer for facilitating peeling upon the release of the supporting substrate 24 from the wafer 1W. 支持基板に代えて、いわゆるBGテープを使用しても良い。 Instead of the supporting substrate may be used a so-called BG tape.

次いで、前記実施の形態1と同様に、ウエハ1Wの厚さを測定した後、その測定結果に基づいてウエハ1Wの裏面に対して研削処理および研磨処理(平坦加工)を順に施す(工程202A2,202A3)。 Then, as with the first embodiment, after measuring the thickness of the wafer 1W, subjected grinding treatment and polishing treatment (flattening) in the order with respect to the back surface of the wafer 1W based on the measurement result (step 202A2, 202A3). 図42はウエハ1Wの薄型化工程後の断面図を示している。 Figure 42 shows a cross-sectional view after thinning step of the wafer 1W. 図42の破線は、薄型化処理前の基板1Sを示している。 Broken line in FIG. 42 shows a substrate 1S before thinning process.

続いて、チップ分割工程202Bに移行する。 Subsequently, the process proceeds to the chip dividing step 202B. チップ分割工程202Bのレーザ照射工程202B2は、前記実施の形態1で説明した改質領域PRの形成のためのものである。 Laser irradiation step 202B2 of chip division step 202B is for forming the modified region PR described in the first embodiment. 図43はレーザ光LB1を照射している様子を示すウエハ1Wの要部断面図である。 Figure 43 is a fragmentary cross-sectional view of wafer 1W showing a state of irradiating a laser beam LB1.

本実施の形態4においても、前記実施の形態1と同様にして、レーザ光LB1をウエハ1Wの裏面側から基板1Sの内部に焦点を合わせて照射することにより、基板1Sに改質領域PRを形成する。 Also in the fourth embodiment, similarly to the first embodiment, by irradiating focused laser light LB1 from the back side of the wafer 1W in the substrate 1S, a modified region PR in the substrate 1S Form. ただし、本実施の形態4では、レーザ光LB1をテスト用のパッド1LBt等のような金属パターンの両脇であってチップ1Cと切断領域CRとの境界または間に当たる平面位置に照射する。 However, in the fourth embodiment, it is irradiated to a both sides of the metal pattern plane position corresponding to the boundary or between the chip 1C and the cutting region CR such as pad 1LBt for testing the laser beam LB1. 改質領域PRの平面形状は前記実施の形態1で説明したように平面的に直線状に形成する場合もあるし、破線状に形成する場合もある。 It planar shape of the modified region PR is sometimes formed in a planar rectilinear as described in the first embodiment, it may form a broken line shape.

その後、ウエハマウント工程202B2では、ウエハ1Wを治具に貼りかえる。 Then, the wafer mounting step 202B2, frog paste the wafer 1W to the jig. 図44はウエハマウント工程202B2およびWSS剥離工程202B3後のウエハ1Wおよび治具7の平面図、図45は図44のX13−X13線の断面図を示している。 Figure 44 is a plan view of the wafer 1W and the jig 7 after wafer mounting step 202B2 and WSS peeling process 202B3, Figure 45 shows a cross-sectional view of the line X13-X13 of Figure 44.

ウエハマウント工程202B2では、ウエハ1Wの主面(デバイス形成面)に支持基板24を貼り付けたままの状態でウエハ1Wの裏面を治具7のテープ7aに貼り付ける。 The wafer mounting step 202B2, in a state in which paste the supporting substrate 24 on the main surface (device formation surface) of the wafer 1W paste back surface of the wafer 1W to tape 7a of the jig 7. ウエハ1Wはテープ7aの接着層7a2によりしっかりと固定されている。 Wafer 1W is firmly fixed by the adhesive layer 7a2 of the tape 7a. これにより、ウエハ1Wは、その主面が表になって露出された状態で治具7に収容される。 Thus, the wafer 1W, the main surface is accommodated in the jig 7 in a state of being exposed tabulated.

続いて、WSS剥離工程202B3では、レーザ光を、ウエハ1Wの主面上の接着層25に焦点を合わせた状態で透明な支持基板24を介してウエハ1Wの主面の端から端まで走査し照射する。 Subsequently, the WSS peeling process 202B3, the laser beam is scanned from the edge of the main surface of the wafer 1W to the edge via the transparent supporting substrate 24 in a state of focusing on the adhesive layer 25 on the main surface of the wafer 1W irradiated. これにより、支持基板24をウエハ1Wから剥離した後、ウエハ1Wの主面上の接着層25を除去する。 Thus, after removing the supporting substrate 24 from the wafer 1W, to remove the adhesive layer 25 on the main surface of the wafer 1W. この工程のレーザ光の条件は、例えば波長1064nmの赤外線レーザ、出力:20W、照射速度:2000mm/s、スポット径:f200μm程度である。 Conditions of the laser light in this step, for example, an infrared laser with a wavelength of 1064 nm, output: 20W, the irradiation rate: 2000 mm / s, spot diameter: of the order F200myuemu. 接着層25を、例えば紫外線硬化樹脂(UVレジン)により形成した場合は、上記レーザ光は、赤外線レーザに代えて紫外線レーザを使用する。 The adhesive layer 25, when, for example, formed by an ultraviolet curing resin (UV resin), the above laser light, using a UV laser in place of the infrared laser. これにより、接着層25の粘着力を弱めることができるので、支持基板24を容易に剥離することができる。 This makes it possible to weaken the adhesive force of the adhesive layer 25 can be easily peeled off the supporting substrate 24.

次いで、本実施の形態4ではTEG加工工程202B4に移行する。 Then, in the fourth embodiment moves the TEG processing step 202B4. TEG加工工程202B4では、ウエハ1Wを収容した治具7をダイシング装置のダイシングステージに載せて回転するダイシングソー(ブレードダイシング方式)によりTEGを除去する。 In TEG processing step 202B4, removing the TEG by a dicing saw (blade dicing method) which rotates by placing the jig 7 which accommodates the wafer 1W dicing stage of the dicing apparatus. 図46はこのTEG加工工程中のウエハ1Wの要部断面図を示している。 Figure 46 is a fragmentary cross-sectional view of wafer 1W in this TEG processing step. ダイシングソー26は、その断面が矩形状のものを使用した。 Dicing saw 26, the cross section was used rectangular. このダイシングソー26を切断領域CRに合わせた後、回転させた状態でウエハ1Wの主面に接するように下降する。 After combining the dicing saw 26 in the cutting region CR, it descends in contact with the main surface of the wafer 1W while rotating. これにより、TEGのテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンを除去する。 Thus, to remove the metal pattern such as pad 1LBt and alignment target Am for testing TEG. 図47はTEG加工工程後のウエハ1Wの要部断面図を示している。 Figure 47 is a fragmentary cross-sectional view of wafer 1W after TEG processing step. ここでは、切断領域CRにおけるテスト用のパッド1LBt等のような金属パターンが完全に除去されており、ウエハ1Wの主面の切断領域CRに溝27が形成されている。 Here is a metal pattern such as a pad 1LBt test is completely removed in the cutting region CR, a groove 27 in the cutting region CR of the main surface of the wafer 1W is formed. 溝27の深さは、配線層1L途中とされているが、基板1Sに達しても良い。 The depth of the groove 27 has been the wiring layer 1L course, may reach the substrate 1S. ただし、基板1Sを完全に切断してしまわないようにする。 However, to so that it does not completely cutting the substrate 1S.

続いて、分割工程202B5では、前記実施の形態1と同様にウエハ1Wを折り曲げ方式により分割(切断)する。 Then, in the dividing step 202B5, dividing (cutting) by the bending of the wafer 1W as in the first embodiment mode. 図48は分割工程202B5中のウエハ1Wの要部拡大断面図を示している。 Figure 48 is a fragmentary enlarged sectional view of the wafer 1W during dividing step 202B5. この場合、一般的に切断領域CR内の2箇所の改質領域PRのうち、機械的強度の弱いいずれか一方側で亀裂が入りウエハ1Wが切断される。 In this case, among the modified regions PR at two places commonly cleaved region CR, the wafer 1W cracked is cut by a weak either side mechanical strength. 本実施の形態4の場合、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが除去されているので、上記ひげ状の導体異物は発生しない。 In this embodiment 4, since the metal pattern such as pad 1LBt and alignment target Am for testing is removed, the whisker-like conductive foreign matter does not occur.

図49はウエハ1Wから切り出されたチップ1Cの全体平面図、図50は図49のX14−X14線の断面図を示している。 Figure 49 is an overall plan view of the chip 1C cut out from the wafer 1W, Figure 50 shows a cross-sectional view of the X14-X14 line in FIG. 49. 本実施の形態4の場合、チップ1Cの外周にテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが残されていないので、TEG情報の漏洩を防止することができる。 In this embodiment 4, since the metal pattern such as pad 1LBt and alignment target Am for testing the outer periphery of the chip 1C is not left, it is possible to prevent leakage of TEG information.

その後の組立工程202C(202C1〜202C4,203A)については前記実施の形態1の組み立工程102C(102C1〜102C4,103A)と同じなので説明を省略する。 The subsequent assembling process 202C (202C1~202C4,203A) omitted because it is the same as the assembly step 102C of the first embodiment (102C1~102C4,103A).

(実施の形態5) (Embodiment 5)
前記実施の形態4では、TEG情報の漏洩を防止できるが、前記実施の形態3で説明した切断線が蛇行してしまう問題がある。 In the fourth embodiment, can prevent leakage of TEG information, there is a problem that the cutting line explained in the third embodiment will be meandering. 本実施の形態5では、その問題を回避するための手段を説明するものである。 In the fifth embodiment, it illustrates the means to avoid the problem.

まず、前記実施の形態4と同様に、前工程200、テスト工程201および後工程202の裏面加工工程202Aを経た後、チップ分割工程202Bのレーザ照射工程202B1に移行する。 First, as in the fourth embodiment, prior to step 200, after a rear surface processing step 202A tests step 201 and post-process 202 proceeds to the laser irradiation step 202B1 of chip division step 202B. 図51は本実施の形態5の場合のレーザ照射工程中のウエハ1Wの要部断面図を示している。 Figure 51 is a fragmentary cross-sectional view of wafer 1W during laser irradiation step in the case of the fifth embodiment. ここでは、前記実施の形態1〜4と同様にレーザ光LB1をウエハ1Wの裏面から基板1Sの内部に焦点を合わせて照射し、基板1Sに改質領域PRを形成する。 Here, the laser beam LB1 in the same manner as the first to fourth embodiments is applied from the back surface of the wafer 1W focused inside the substrate 1S, forming a modified region PR in the substrate 1S. ただし、本実施の形態5では、レーザ光LB1を切断領域CRの幅方向(短方向)中央に照射する。 However, in the fifth embodiment, the width direction (short direction) of the laser beam LB1 cutting region CR is irradiated to the center. すなわち、レーザ光LB1をテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンと平面的に重なる位置に照射する。 That is, irradiating the laser beam LB1 in the metal pattern and planarly overlapping positions such as pad 1LBt and alignment target Am or the like for testing. 改質領域PRの平面形状は前記実施の形態1で説明したように平面的に直線状に形成する場合もあるし、破線状に形成する場合もある。 It planar shape of the modified region PR is sometimes formed in a planar rectilinear as described in the first embodiment, it may form a broken line shape.

続いて、前記実施の形態4と同様に、ウエハマウント工程202B2、WSSの剥離工程202B3を経た後、TEG加工工程202B4に移行する。 Subsequently, similarly to the fourth embodiment, after a wafer mounting step 202B2, WSS separation step 202B3, the process proceeds to TEG processing step 202B4. 図52はTEG加工工程202B4中におけるウエハ1Wの要部断面図を示している。 Figure 52 is a fragmentary cross-sectional view of wafer 1W during TEG processing step 202B4. このTEG加工工程では、前記実施の形態4と同様に、回転状態のダイシングソー26をウエハ1Wの主面の切断領域CRに当ててテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンを除去する。 In the TEG processing step, similarly to the fourth embodiment, a metal pattern such as pad 1LBt and alignment target Am for testing against the dicing saw 26 of the rotation state to the cutting region CR of the main surface of the wafer 1W Remove. ただし、本実施の形態5では、ダイシングソー26として、その外周先端の断面形状が楔形(断面V字状)に形成されているものを使用する。 However, in the fifth embodiment, as a dicing saw 26 is used which cross-sectional shape of the outer peripheral tip is formed into a wedge-shaped (V-shaped cross section).

図53はTEG加工工程後のウエハ1Wの要部平面図、図54は図53のX15−X15線の断面図を示している。 Figure 53 is a fragmentary plan view of the wafer 1W after TEG processing step, FIG. 54 shows a cross-sectional view of the X15-X15 line in FIG. 53. ここでは、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが完全に除去されており、ウエハ1Wの主面の切断領域CRの層間絶縁膜1Li(配線層1L)上面に溝27が形成されている。 Here, the metal pattern such as pad 1LBt and alignment target Am for testing are fully removed, the groove 27 in the interlayer insulating film 1Li (wiring layer 1L) the upper surface of the cutting region CR of the main surface of the wafer 1W is It is formed. この溝27の深さは、前記実施の形態4と同じである。 The depth of the groove 27 is the same as the fourth embodiment. ただし、本実施の形態5において溝27は深くなるにつれて幅が次第に狭くなっている。 However, the groove 27 in the fifth embodiment the width is gradually narrowed as deeper. すなわち、溝27の断面形状がV字状に形成されている。 That is, the cross-sectional shape of the groove 27 is formed in a V-shape. 溝27の最も深い部分は、分割工程202B5時に層間絶縁膜1Liの分割起点として作用する部分である。 The deepest part of the groove 27 is a portion that acts as the division starting point for dividing step 202B5 at interlayer insulating film 1Li. 溝27は、その分割起点として作用する部分の平面位置が、切断領域CRの幅方向(短方向)の中央に位置するように、すなわち、上記改質領域PRの平面位置(すなわち、切断線CL)に一致するように形成されている。 Groove 27 is a plan position of the portion that acts as the division starting point, so as to be positioned at the center in the width direction of the cutting region CR (short direction), i.e., the plane position of the modified region PR (i.e., the cutting line CL It is formed so as to match the).

続いて、分割工程202B5では、前記実施の形態1と同様にウエハ1Wを折り曲げ方式により分割(切断)する。 Then, in the dividing step 202B5, dividing (cutting) by the bending of the wafer 1W as in the first embodiment mode. 図55は分割工程202B5中のウエハ1Wの要部拡大断面図を示している。 Figure 55 is a fragmentary enlarged sectional view of the wafer 1W during dividing step 202B5. この場合、ウエハ1Wは基板1Sの改質領域PRおよび配線層1Lの溝27を分割起点として分割(切断)される。 In this case, the wafer 1W is divided as the division starting point grooves 27 of the modified region PR and the wiring layer 1L of the substrate 1S (cut).

本実施の形態5の場合、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが除去されているので、上記ひげ状の導体異物は発生しない。 For the fifth embodiment, since the metal pattern such as pad 1LBt and alignment target Am for testing is removed, the whisker-like conductive foreign matter does not occur. また、溝27を断面V字状に形成したことにより、層間絶縁膜として低誘電率膜を使用していたとしても、ウエハ1W(特にウエハ1Wの主面側の層間絶縁膜1Li)を溝27に沿って蛇行することなく綺麗に分割(切断)することができる。 Further, by forming the grooves 27 in the V-shaped cross-section, even if using a low dielectric constant film as an interlayer insulating film, the wafer 1W (especially an interlayer insulating film 1Li main surface side of the wafer 1W) grooves 27 it can be neatly divided (cut) without meandering along. したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device.

図56はウエハ1Wから切り出されたチップ1Cの全体平面図、図57は図56のX16−X16線の断面図を示している。 Figure 56 is an overall plan view of the chip 1C cut out from the wafer 1W, FIG. 57 shows a cross-sectional view of the X16-X16 line in FIG. 56. 本実施の形態5の場合、チップ1Cの外周にテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが残されていないので、TEG情報の漏洩を防止することができる。 For the fifth embodiment, since the metal pattern such as pad 1LBt and alignment target Am for testing the outer periphery of the chip 1C is not left, it is possible to prevent leakage of TEG information. また、本実施の形態5では、チップ1Cの主面側の外周角が傾斜している。 Further, in the fifth embodiment, the outer circumferential angle of the primary surface of the chip 1C is inclined. すなわち、チップ1Cの主面側の外周角にテーパが形成されている。 That is, a taper is formed on the outer peripheral corner of the main surface of the chip 1C. これにより、チップ1Cの搬送時等においてチップ1Cの外周角が欠けるのを低減できる。 This can reduce that the outer peripheral corner of the chip 1C lack in the transport or the like of the chip 1C. したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device. また、異物発生を低減できる。 In addition, it is possible to reduce the occurrence of foreign matters.

その後の組立工程202C(202C1〜202C4,203A)については前記実施の形態1の組み立工程102C(102C1〜102C4,103A)と同じなので説明を省略する。 The subsequent assembling process 202C (202C1~202C4,203A) omitted because it is the same as the assembly step 102C of the first embodiment (102C1~102C4,103A).

(実施の形態6) (Embodiment 6)
本実施の形態6ではTEG情報の漏洩防止のためTEGをレーザ光により除去する方法例を説明する。 An exemplary method of removing the laser light TEG prevent leakage of TEG information in the sixth embodiment will be described.

まず、前記実施の形態5と同様に、前工程200〜WSSの剥離工程203B3を経た後、TEG加工工程202B4においてTEGをレーザ光により除去する。 First, as in the fifth embodiment, before after a separation step 203B3 step 200~WSS, is removed by laser light TEG in TEG processing step 202B4. 図58はこのTEG加工工程中のウエハ1Wの要部断面図を示している。 Figure 58 is a fragmentary cross-sectional view of wafer 1W in this TEG processing step. レーザ光(第2レーザ)LB3をウエハ1Wの主面側からテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンに照射することにより、その金属パターンを溶融して除去する。 By irradiating laser light (second laser) LB3 a metal pattern such as pad 1LBt and alignment target Am test from the main surface side of the wafer 1W, removed by melting the metal pattern. レーザ光LB3は、例えば波長が355nmの紫外光等のように、上記改質領域PR形成時のレーザ光LB1の波長よりも短波長のレーザ光を使用する。 The laser beam LB3, for example, as a wavelength of ultraviolet light or the like of 355 nm, using a laser beam having a shorter wavelength than the wavelength of the laser light LB1 at the modified region PR formed. 各金属パターンに対してレーザ光LB3を複数回照射することにより金属パターンを除去する。 Removing the metal pattern by the laser beam LB3 irradiated multiple times for each metal pattern. 図59は本実施の形態6のTEG加工工程後のウエハ1Wの要部断面図を示している。 Figure 59 is a fragmentary cross-sectional view of wafer 1W after TEG processing step according to the sixth embodiment. ここでは、切断領域CRにおけるテスト用のパッド1LBt等のような金属パターンが完全に除去されている。 Here, a metal pattern such as a pad 1LBt such a test in the cutting region CR is completely removed. 本実施の形態6の場合、切断領域CRの金属パターンをレーザ光LB3により除去することにより、ウエハ1Wに機械的な応力を与えず金属パターンを除去できるので、チップ1Cの外周にチッピング等の損傷が発生するのを防止できる。 For the sixth embodiment, by removing the laser beam LB3 of the metal pattern cutting region CR, since the metal pattern without causing mechanical stresses to the wafer 1W can be removed, damage such as chipping on the periphery of the chip 1C There can be prevented from occurring. これにより、薄い半導体チップの抗折強度を前記実施の形態4,5に比べて向上させることができる。 This enables the bending strength of the thin semiconductor chip can be improved as compared with the fourth and fifth said embodiment.

続いて、分割工程202B5では、前記実施の形態1と同様にウエハ1Wを折り曲げ方式により分割(切断)する。 Then, in the dividing step 202B5, dividing (cutting) by the bending of the wafer 1W as in the first embodiment mode. 図60は分割工程202B5中のウエハ1Wの要部拡大断面図を示している。 Figure 60 is a fragmentary enlarged sectional view of the wafer 1W during dividing step 202B5. この場合、ウエハ1Wは基板1Sの改質領域PRを分割起点として分割(切断)される。 In this case, the wafer 1W is divided as the division starting point modified region PR of the substrate 1S (cut). 本実施の形態5の場合、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが除去されているので、上記ひげ状の導体異物は発生しない。 For the fifth embodiment, since the metal pattern such as pad 1LBt and alignment target Am for testing is removed, the whisker-like conductive foreign matter does not occur.

本実施の形態6の場合のウエハ1Wから切り出されたチップ1Cの全体平面図は図49とほぼ同じである。 Overall plan view of a chip 1C cut out from the wafer 1W in the case of the sixth embodiment is substantially the same as FIG. 49. 本実施の形態6の場合も、チップ1Cの外周にテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンが残されていないので、TEG情報の漏洩を防止することができる。 In the case of the sixth embodiment, since the metal pattern such as pad 1LBt and alignment target Am for testing the outer periphery of the chip 1C is not left, it is possible to prevent leakage of TEG information.

その後の組立工程202C(202C1〜202C4,203A)については前記実施の形態1の組み立工程102C(102C1〜102C4,103A)と同じなので説明を省略する。 The subsequent assembling process 202C (202C1~202C4,203A) omitted because it is the same as the assembly step 102C of the first embodiment (102C1~102C4,103A).

(実施の形態7) (Embodiment 7)
前記実施の形態6では、TEG情報の漏洩を防止できるが、前記実施の形態3で説明した切断線が蛇行してしまう問題がある。 In the sixth embodiment, can prevent leakage of TEG information, there is a problem that the cutting line explained in the third embodiment will be meandering. 本実施の形態7では、その問題を回避するための手段を説明するものである。 In Embodiment 7, it illustrates the means to avoid the problem.

まず、前記実施の形態5,6と同様に、前工程200〜WSSの剥離工程203B3を経た後、TEG加工工程202B4に移行する。 First, as in Embodiment 5, 6 of the embodiment, after a separation step 203B3 of the previous step 200~WSS, the process proceeds to TEG processing step 202B4. このTEG加工工程202B4では、TEGにレーザ光を照射する。 In the TEG processing step 202B4, irradiating a laser beam to TEG. 図61はTEG加工工程202B4中におけるウエハ1Wの要部断面図を示している。 Figure 61 is a fragmentary cross-sectional view of wafer 1W during TEG processing step 202B4. また、図63はTEG加工工程202B4中におけるウエハ1Wの要部拡大断面図を示している。 Further, FIG. 63 is a fragmentary enlarged sectional view of the wafer 1W during TEG processing step 202B4. ここでは、前記実施の形態6と同様に、レーザ光LB3をウエハ1Wの主面側からテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンに照射することにより、その切断領域CRのテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンの上面に金属パターンの一部に溝30を形成する。 Here, as in the sixth embodiment, by irradiating a laser beam LB3 a metal pattern such as pad 1LBt and alignment target Am test from the main surface side of the wafer 1W, testing of the cutting region CR on the upper surface of the metal pattern such as pad 1LBt and alignment target Am use to form a groove 30 in a portion of the metal pattern. 溝30はレーザ光LB3の熱により溶融することで形成されるが、溶融した部分が層間絶縁膜1L1(配線層1L)の界面まで進展する。 Groove 30 is formed by melting by heat of the laser beam LB3, melted portion progresses to the interface of the interlayer insulating film 1L1 (wiring layer 1L). この結果、溝30から改質領域PRに向かって亀裂CRKが形成される。 As a result, cracks CRK is formed toward the groove 30 in the modified region PR. 溝30の平面位置は、切断領域CRの幅方向(短方向)の中央に位置するように、すなわち、上記改質領域PRの平面位置(すなわち、切断線CL)に一致するように形成されている。 Plane position of the groove 30, as located at the center in the width direction of the cutting region CR (short direction), i.e., the planar position of the modified region PR (i.e., the cutting line CL) is formed so as to match the there. ここで、本実施の形態7の場合、切断領域CRの金属パターンの一部を除去するだけなので、このレーザ光加工処理を施したからといってチップ1Cの外周にチッピング等の損傷が発生すこともない。 In the case of the seventh embodiment, since only removing part of the metal pattern cutting region CR, to the outer periphery occurs damage such as chipping is the chip 1C just because subjected to the laser beam machining process nor. これにより、薄い半導体チップの抗折強度を前記実施の形態4,5に比べて向上させることができる。 This enables the bending strength of the thin semiconductor chip can be improved as compared with the fourth and fifth said embodiment.

続いて、分割工程202B5では、前記実施の形態1と同様にウエハ1Wを折り曲げ方式により分割(切断)する。 Then, in the dividing step 202B5, dividing (cutting) by the bending of the wafer 1W as in the first embodiment mode. 図62は分割工程202B5中のウエハ1Wの要部拡大断面図を示している。 Figure 62 is a fragmentary enlarged sectional view of the wafer 1W during dividing step 202B5. この場合、ウエハ1Wは基板1Sの改質領域PR、亀裂CRKおよび配線層1Lの溝30を分割起点として分割(切断)される。 In this case, the wafer 1W is modified region PR of the substrate 1S, dividing grooves 30 of cracks CRK and the wiring layer 1L as the division starting point (cut).

本実施の形態7の場合、テスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンの切断部分(溝30形成部分)が切断されているので、上記ひげ状の導体異物は発生しない。 For the seventh embodiment, since the cut portions of the metal pattern such as pad 1LBt and alignment target Am test (groove 30 forming portion) is broken, the whisker-like conductive foreign matter does not occur. また、層間絶縁膜1Liに溝30が達していることにより、層間絶縁膜として低誘電率膜を使用していたとしても、ウエハ1W(特にウエハ1Wの主面側の層間絶縁膜1Li)を溝30に沿って蛇行することなく綺麗に分割(切断)することができる。 The groove by which the groove 30 reaches the interlayer insulating film 1Li, even though using a low dielectric constant film as an interlayer insulating film, the wafer 1W (in particular main surface of the interlayer insulating film 1Li of wafer 1W) it can be neatly divided (cut) without meandering along 30. したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device.

本実施の形態7の場合のウエハ1Wから切り出されたチップ1Cは図56および図57とほぼ同じである。 Chip 1C cut out from the wafer 1W in the case of the seventh embodiment is substantially the same as FIGS. 56 and 57. 本実施の形態7の場合も、チップ1Cの外周にテスト用のパッド1LBtやアライメントターゲットAm等のような金属パターンの一部が残されているが、切断され、また溶融されておりTEGの情報を取得することができないようになっている。 In the case of the seventh embodiment, a part of the metal pattern, such as a pad 1LBt and alignment target Am or the like for testing the outer periphery of the chip 1C is left, cut, also information of the TEG are melted so as not be able to get. したがって、TEG情報の漏洩を防止することができる。 Therefore, it is possible to prevent leakage of TEG information. また、本実施の形態7では、チップ1Cの主面側の外周角が溝30の形成により傾斜していることにより、チップ1Cの搬送時等においてチップ1Cの外周角が欠けるのを低減できる。 Further, in the seventh embodiment, by the outer circumferential angle of the primary surface of the chip 1C is inclined by the formation of the groove 30 can reduce the circumference edge of the chip 1C lack in the transport or the like of the chip 1C. したがって、半導体装置の歩留まりおよび信頼性を向上させることができる。 Therefore, it is possible to improve the yield and reliability of the semiconductor device. また、異物発生を低減できる。 In addition, it is possible to reduce the occurrence of foreign matters.

その後の組立工程202C(202C1〜202C4,203A)については前記実施の形態1の組み立工程102C(102C1〜102C4,103A)と同じなので説明を省略する。 The subsequent assembling process 202C (202C1~202C4,203A) omitted because it is the same as the assembly step 102C of the first embodiment (102C1~102C4,103A).

(実施の形態8) (Embodiment 8)
前記実施の形態4および5では、ダイシングソー(ブレードダイシング方式)によりTEGを除去することで、TEG情報の漏洩や、TEGのひげ状の導体異物(ひげ不良)により生じる実装不良を防止できるが、半導体装置の更なる薄型化の要求に伴い、例えばウエハの厚さが70μm厚以下と薄くなった場合、図66に示すように、チップクラックの問題が発生し易い。 In the fourth and fifth of the embodiment, by removing the TEG by a dicing saw (blade dicing method), leakage and the TEG information, but the mounting failure caused by TEG whisker-like conductor foreign matter (whiskers defect) can be prevented, with the demand for further thinning of a semiconductor device, for example, if the thickness of the wafer becomes thin as less than the thickness 70 [mu] m, as shown in FIG. 66, apt chip cracking problem occurs. この原因は、TEGの除去方法としてダイシングソー26を用いることと、ウエハ1Wの薄型化に伴い、破砕層(改質領域PR)からTEGまでの距離(間隔)が近く(短く)なることと、ウエハ1W(チップ1C)の抗折強度が低下することにある。 This cause is the the use of the dicing saw 26 as a method for removing the TEG, and that due to the thinning of the wafer 1W, comprising crushing layer distance from (modified region PR) to TEG (interval) near (short), bending strength of the wafer 1W (chip 1C) is to decrease. ブレードダイシング方式は、高速回転するダイシングソー26をウエハ1Wに接触させることでウエハ1Wを切断(破断)するため、ステルスダイシング方式に比べウエハ1Wに加わる切断応力(破断応力)は大きい。 Blade dicing method, for cutting the wafer 1W (breaking) by contacting the dicing saw 26 rotating at a high speed in the wafer 1W, cleavage stress (breaking stress) applied to the wafer 1W compared with stealth dicing method is large. すなわち、実施の形態4および5で説明したように、ウエハ1Wに予めレーザ光を照射して破砕層(改質領域PR)を形成した後にダイシングソー26を用いてTEGを除去すると、破砕層からTEGまでの距離(間隔)は近く、更には、ウエハ1Wの抗折強度が低下していることから、ダイシングソー26の切断応力が破砕層まで進展し易く、亀裂(クラック)CRKが発生してしまう。 That is, as described in the fourth and fifth embodiments, upon removal of the TEG by using a dicing saw 26 after forming the crushing layer (modified region PR) previously irradiated with a laser beam to the wafer 1W, the crushing layer the distance to the TEG (interval) near, further, since the bending strength of the wafer 1W is lowered, likely cleavage stress of the dicing saw 26 will progress to fracture layer, cracking (cracking) CRK occurs put away. そこで、本実施の形態8では、その問題を回避するための手段を説明するものである。 Therefore, in the eighth embodiment, it serves to explain the means to avoid the problem.

まず、図67に示すように、ダイシングソー26を用いて、ウエハ1Wの主面の切断領域に配置されたテスト用のパッド1LBtやアライメントターゲットAmを除去する。 First, as shown in FIG. 67, using a dicing saw 26, to remove the pad 1LBt and alignment target Am test disposed in the cutting region of the main surface of the wafer 1W. これにより、ウエハ1Wの主面に溝27が形成される。 Thus, the grooves 27 on the main surface of the wafer 1W is formed.

次に、図68に示すように、ウエハ1Wの主面にBGテープ35を貼り付ける。 Next, as shown in FIG. 68, the main surface of the wafer 1W paste BG tape 35. BGテープ35のテープベース35aは、例えば柔軟性を持つプラスチック材料からなり、その主面には接着層35bが形成されている。 Tape-based 35a of BG tape 35 is made of, for example, a plastic material having a flexibility, adhesive layer 35b is formed on the main surface. BGテープ35は、その接着層35bによりウエハ1Wの主面(チップ形成面)にしっかりと貼り付けられている。 BG tape 35 is attached firmly bonded to the main surface of the wafer 1W (chip formation surface) by the adhesive layer 35b.

続いて、ウエハ1Wを反転させた後、図69に示すように、ウエハ1Wの裏面側から上記研削研磨工具(砥石)8を用いて裏面研削工程、更には裏面研削工程によりウエハ1Wの裏面に形成された微小な凹凸を除去するための研磨工程(ストレスリリーフ)を行うことで、ウエハ1Wを所望の厚さにする。 Subsequently, the wafer 1W is inverted, as shown in FIG. 69, the back surface grinding step from the back side of the wafer 1W by using the grinding and polishing tool (grindstone) 8, further on the back surface of the wafer 1W by back grinding step by performing the formed fine irregularities polishing step to remove (stress relief), the wafer 1W to a desired thickness.

次に、図70に示すように、レーザ光LB1をウエハ1Wの裏面から照射し、前記と同様に、ウエハ1Wの内部(厚さ方向における中心付近)に改質領域(光学的損傷部または破砕層)PRを形成する。 Next, as shown in FIG. 70, by irradiating a laser beam LB1 from the back surface of the wafer 1W, similar to the above, (vicinity of the center in the thickness direction) inside the wafer 1W the reforming region (optical damage portion or crushing layer) to form a PR.

次に、図71に示すように、ウエハ1Wの裏面に治具7のテープ7aに貼り付け、反転してからウエハ1Wの主面のBGテープ35を剥がす(ウエハマウント工程)。 Next, as shown in FIG. 71, affixed to the tape 7a of the jig 7 on the back surface of the wafer 1W, peel the BG tape 35 of the main surface of the wafer 1W from inverted (wafer mounting step). 続いて、図72に示すように、エキスパンド方式によりウエハ1Wを分断することで、複数のチップ1Cを取得する。 Subsequently, as shown in FIG. 72, by dividing the wafer 1W by expanding method, to obtain a plurality of chips 1C.

このように、本実施の形態8によれば、テスト用のパッド1LBtやアライメントターゲットAmのそれぞれを、ウエハ1Wを薄くする裏面研削工程および改質領域PRの形成工程の前に、予めダイシングソー26により除去するため、例えばウエハ1Wの厚さが70μm以下と薄くなったとしても、チップクラックの問題を抑制することが可能である。 Thus, according to the eighth embodiment, the respective pads 1LBt and alignment target Am for testing, before the back grinding process and modified region PR of the formation process to thin the wafer 1W, pre dicing saw 26 to remove the, for example, as the thickness of the wafer 1W becomes thin as 70μm or less, it is possible to suppress the problem of chip cracking.

ここで、破砕層(改質領域PR)を形成した後にダイシングソー26を用いてTEGを除去すると、ダイシングソー26の切断応力によりチップクラックの問題が発生するということにのみ着目した場合、ウエハ1Wの主面側からダイシングソー26を用いてTEGを除去した後に、同じくウエハ1Wの主面側からレーザ光LB1を照射してウエハ1Wに破砕層(改質領域PR)を形成するという手段も考えられる。 Here, removal of TEG using a dicing saw 26 after forming the crushing layer (modified region PR), if the chip cracking problem focuses only on that generated by cleavage stress of the dicing saw 26, the wafer 1W from the main surface side after the removal of the TEG by using a dicing saw 26, also conceivable means of similarly formed from the main surface side of the wafer 1W crushing layer wafer 1W is irradiated with a laser beam LB1 a (modified region PR) It is.

しかしながら、図73に示すように、ダイシングソー26により削られたウエハの表面(すなわち、溝27の底面)は、微細な凹凸が形成されているため、レーザ光LB1を照射すると乱反射が起こり、ウエハ1Wの内部にレーザ光LB1の焦点を合わせることが困難となる。 However, as shown in FIG. 73, the surface of the wafers cut by a dicing saw 26 (i.e., the bottom surface of the groove 27), since the fine irregularities are formed, occurs irregular reflection when irradiated with laser light LB1, wafer it is difficult to focus the laser beam LB1 in the interior of 1W.

また、ダイシングソー26を用いてTEGを除去した後に、ウエハ1Wを反転し、ウエハ1Wの裏面側からレーザ光を照射して破砕層(改質領域PR)を形成した後、ウエハ1Wの厚さを薄くする裏面研削工程および研磨工程を行う手段も考えられる。 Further, after removing the TEG by using a dicing saw 26, the wafer 1W reversed, after the formation of the crushing layer (modified region PR) from the back side of the wafer 1W is irradiated with a laser beam, the wafer 1W thickness It means for performing a back grinding step and the polishing step for thinning also contemplated.

しかしながら、裏面研削工程および研磨工程の前に、予めウエハ1Wに破砕層(改質領域PR)が形成されていると、裏面研削のための砥石の応力により、ウエハ1Wの裏面から破砕層(改質領域PR)に向かって亀裂(クラックCRK)が発生する可能性がある。 However, before the back grinding step and the polishing step, the crushed layer in advance wafer 1W (modified region PR) is formed, by stress of the grindstone for grinding the back surface, fracture layer from the back surface of the wafer 1W (Kai crack (cracks CRK) may occur toward the quality region PR). 以上のことから、本実施の形態8のように、ダイシングソー26によりTEGを除去した後、ウエハ1Wを裏面研削工程および研磨工程により所望の厚さまで薄くし、ウエハ1Wの裏面側からレーザ光LB1を照射して破砕層(改質領域PR)を形成する手段がチップクラックの問題の対策に有効である。 From the above, as in the present embodiment 8, after removing the TEG by a dicing saw 26, thinning the wafer 1W to a desired thickness by back grinding step and the polishing step, the laser light LB1 from the back side of the wafer 1W means for forming a crushing layer is irradiated (modified region PR) and is effective to measure the chip cracking problem.

(実施の形態9) (Embodiment 9)
ブレードダイシング方式により半導体ウエハを分割する場合は、使用するダイシングソーの幅よりも太い幅の切断領域が必要であった。 When dividing the semiconductor wafer by a blade dicing method, it was required cutting region of the thicker width than the width of the dicing saw used. これに対し、ステルスダイシング方式の場合、半導体ウエハの内部に破砕層(改質領域PR)を形成し、その破砕層を起点として半導体ウエハを分割するため、ブレードダイシング方式に比べ切断領域の幅は狭くすることが可能である。 In contrast, if the stealth dicing method, to form an inner crushing layer of the semiconductor wafer (modified region PR), for dividing the semiconductor wafer and the crushing layer as a starting point, the width of the cutting region than in the blade dicing method it is possible to narrow.

しかしながら、切断領域CRには、テスト用のパッド1LBtやアライメントターゲットAmが配置されているため、少なくとも切断領域CRの幅は、テスト用のパッド1LBtやアライメントターゲットAmの幅よりも太く設けておく必要がある。 However, in the cutting region CR, since the pad 1LBt and alignment target Am for testing are arranged, at least the width of the cutting region CR is necessary to provide wider than the width of the pad 1LBt and alignment target Am test there is. そのため、1つのウエハからのチップの取得数を向上することが困難である。 Therefore, it is difficult to improve the acquired number of chips from a single wafer. そこで、本実施の形態9では、1つのウエハからのチップの取得数を向上するための方法例を図74、図75および図76により説明する。 Therefore, in the ninth embodiment, FIG. 74 an exemplary method for improving the acquired number of chips from a single wafer will be described with reference to FIGS. 75 and 76. 図74は本実施の形態9のウエハ1Wの平面図、図75は図74のウエハ1Wの主面の要部拡大平面図、図76は図75のウエハ1WのTEG除去時の要部断面図である。 Figure 74 is a plan view of the wafer 1W of this embodiment 9, FIG. 75 is a fragmentary enlarged plan view of a main surface of the wafer 1W of FIG 74, FIG 76 is a fragmentary sectional view when TEG removal of wafer 1W of FIG. 75 it is.

まず、図74および図75に示すように、ウエハ1Wの主面上において、X方向およびY方向(X方向と交差する方向)に設けられた切断領域CR(CR1,CR2)のうち、X方向に設けられた切断領域(第1の切断領域)CR1にのみテスト用のパッド1LBtやアライメントターゲットAmを配置する。 First, as shown in FIGS. 74 and 75, on the main surface of the wafer 1W, among cutting region CR (CR1, CR2) provided in the X direction and the Y direction (X direction and the direction crossing), X-direction placing the pad 1LBt and alignment target Am for testing only the cutting region (a first cutting region) CR1 provided. すなわち、Y方向に設けられた切断領域(第2の切断領域)CR2にはテスト用のパッド1LBtやアライメントターゲットAmを一切配置せず、X方向に設けられた切断領域CR1にのみテスト用のパッド1LBtやアライメントターゲットAmを集約配置する。 That is, the cutting region (second cutting region) CR2 provided in the Y direction without arranging any pad 1LBt and alignment target Am test, for testing only the cutting region CR1 provided in the X direction pad aggregating placed 1LBt and alignment target Am. これにより、Y方向に延在する切断領域CR2の幅は、テスト用のパッド1LBtやアライメントターゲットAmの幅よりも狭くすることができる。 Thus, the width of the cutting region CR2 that extends in the Y direction can be narrower than the width of the pad 1LBt and alignment target Am for testing. そのため、隣り合うチップ1C(チップ領域)同士の間隔をより狭めることができるので、1つのウエハ1Wからのチップ1Cの取得数を向上することが可能である。 Therefore, it is possible to narrow more the interval between adjacent chips 1C (chip region), it is possible to improve the number of acquisition of chip 1C from one wafer 1W. ここで、Y方向に延在する切断領域CR2の幅は、例えば5μmである。 Here, the width of the cutting region CR2 that extends in the Y direction is, for example, 5 [mu] m.

しかしながら、テスト用のパッド1LBtやアライメントターゲットAmをX方向に延在する切断領域CR1に集約した場合、図75に示すように、X方向に延在する切断領域CR1においてテスト用のパッド1LBtやアライメントターゲットAmが複数列(本実施の形態9では2列)に亘って配置されることになる。 However, when an aggregation of the pad 1LBt and alignment target Am for test cutting region CR1 that extends in the X direction, as shown in FIG. 75, the pads 1LBt and alignment for testing in the cutting region CR1 that extends in the X direction so that the target Am are arranged over a plurality of rows (two rows in the ninth embodiment). そのため、実施の形態4,5および8に示すような、TEGの幅とほぼ同じ幅のダイシングソーを用いた場合、TEGを完全に除去するためには、1つの切断領域CRに対して、ダイシングソーを2回走らせる必要がある。 Therefore, as in Embodiment 4, 5 and 8 of the embodiment, the case of using a dicing saw having substantially the same width as the width of the TEG, in order to completely remove the TEG is for one of the cutting regions CR, dicing there is a need to run the saw twice. このため、TEG除去処理に時間がかかる。 Therefore, it takes time to TEG removal process.

そこで、本実施の形態9では、図76に示すように、TEGパターンの除去工程に際して、2つのTEGの幅の総和分とほぼ同じ幅のダイシングソー26を用いることが好ましい。 Therefore, in the ninth embodiment, as shown in FIG. 76, in the step of removing the TEG pattern, it is preferable to use a dicing saw 26 having substantially the same width as the sum fraction of the width of the two TEG. これにより、TEGが切断領域CR2内において複数列に亘って配置されていたとしても、ダイシングソー26は1回走らせるだけで、その切断領域CR2におけるTEGを全て除去できる。 Thus, even if it is placed over a plurality of rows in the TEG is cutting region CR2, dicing saw 26 is only run once, you can remove any TEG in the cutting area CR2. ここで、ダイシングソー26の幅は、2つのTEGの幅の総和分とほぼ同じと説明したが、少なくともダイシングソー26を1回走らせるだけで、その切断領域CR2における全てのTEGが完全に除去されることが好ましいため、2つのTEGの幅の総和分以上であり、かつ切断領域CR2の幅未満であることが好ましい。 Here, the width of the dicing saw 26 has been described about the same as the sum fraction of the width of the two TEG, at least dicing saw 26 the only run once, all of the TEG in the cutting region CR2 is completely removed since it is preferable that the not less than the sum fraction of the width of the two TEG, and is preferably a width less than the cutting region CR2.

本実施の形態9の場合、TEGパターンの除去のためのダイシングソー26の移動方向が一方向のみなので、TEGパターンの除去処理時間を短縮できる。 In the present embodiment 9, the moving direction of the dicing saw 26 for the removal of the TEG pattern because one direction such only, can be shortened to remove the processing time of the TEG pattern. なお、本実施の形態9で説明した幅広のダイシングソー26を複数枚同時に並列動作させることでTEGパターンの除去処理時間をさらに短縮することもできる。 It is also possible to further shorten the removal processing time of the TEG pattern by a plurality operated in parallel at the same time a wide dicing saw 26 described in the ninth embodiment.

(実施の形態10) (Embodiment 10)
半導体装置の小型化に伴い、チップのサイズもより小型化することが要求される。 With the miniaturization of semiconductor devices, the size of the chips is required to be more compact. 小型化されたチップの分割方法として、ウエハの薄型化にも対応できるステルスダイシング方式を用いた場合、1つのウエハから個々のチップに分割するためには、レーザ光をウエハに照射した後にエキスパンド工程を行うことで実現できる。 As a method of dividing miniaturized chip, if even thinner wafers with stealth dicing method that can accommodate, to divide from one wafer into individual chips, the expanding step after the irradiation with the laser beam to the wafer It can be achieved by performing.

しかしながら、例えば、1辺の幅(長さ)が3mm以下というチップを形成する場合、実施の形態8の図72に示したように、ダイシングテープ全体を1回のエキスパンド工程により中心から外周に向かって引き伸ばそうとすると、複数のチップ1C(チップ領域)のうち、隣り合うチップ領域同士が完全に分割されない、いわゆる、分割不良の問題が発生し易い。 However, for example, if one side of the width (length) to form a chip of 3mm or less, as shown in FIG. 72 of the eighth embodiment, toward the whole dicing tape from the center by one expanding step on the outer circumference When you Hikinobaso Te, among the plurality of chips 1C (chip region), adjacent chip regions each other is not completely divided, so-called split failure problems tend to occur. これは、1つのチップのサイズが小さくなると、ダイシングテープが引き伸ばされても、複数のチップ領域のそれぞれに対して張力が伝わり難くなり、複数のチップが繋がった状態となってしまう。 This is because if the size of one chip is small, even if the dicing tape is stretched, the tension is easily transmitted to each of the plurality of chip regions, it becomes a plurality of states chips led. そこで、本実施の形態10は、その問題を回避するための手段を説明するものである。 Therefore, the tenth embodiment is intended to illustrate a means to avoid the problem.

1つのウエハ1Wには複数の切断領域CRがX方向およびY方向に向かって延在するように設けられているが、本実施の形態10では、1回のエキスパンド工程によりこの複数の切断領域CRの全てを同時に分割するのではなく、1回のエキスパンド工程により複数の切断領域CRのうちの1つを分割するものである。 Although a single wafer 1W is provided so that a plurality of cutting regions CR is extending toward the X and Y directions, in the tenth embodiment, the plurality by a single expanding step cutting region CR instead of dividing all the time is to divide one of the plurality of cutting regions CR by one expanding step.

これを図77のウエハ1Wの平面図を用いて説明する。 This will be described with reference to a plan view of the wafer 1W of FIG. 77. すなわち、図72に示すように、1回目のエキスパンド工程では、まずaの切断領域(第1の切断領域)CRを分割する。 That is, as shown in FIG. 72, in the first expanding step, first, divides the cutting region (a first cutting region) CR of a. そして、aの切断領域を分割した後に、2回目のエキスパンド工程によりbの切断領域(第2の切断領域)CRを分割する。 Then, after dividing the cutting area of ​​a, b of the cutting area by the second expanding step (second cutting region) divides the CR. そして、c,d,e,fの切断領域CRの順に、全ての切断領域CRが分割されるまでエキスパンド工程を繰り返す。 Then, c, d, e, in the order of the cutting region CR of f, repeated expanding step until all of the cutting region CR is split. これにより、たとえチップ1Cの1辺の幅(長さ)が小さくなったとしても、本実施の形態10の手段を用いれば、1つの切断領域CR(1ラインの切断領域CR)毎に対してダイシングテープの張力を確実に伝えることができる。 Thus, even if one side of the width of the chip 1C (length) becomes smaller, the use of the means in the form 10 of the present embodiment, for one cutting region CR (1 line cutting region CR) for each it is possible to tell with certainty the tension of the dicing tape. そのため、分割不良の問題を抑制することが可能である。 Therefore, it is possible to suppress the splitting failure problems. ここで、ウエハ1WにはX方向およびY方向に向かって延在するように複数の切断領域CRが設けられているため、X方向に向かって延在するように設けられた複数の切断領域CRを全て分割してから、Y方向に向かって延在するように設けられた複数の切断領域CRを順番に分割することが分割機構を簡略化できるので好ましい。 Here, since the wafer 1W has a plurality of cutting regions CR is provided so as to extend toward the X and Y directions, a plurality of cutting which is provided so as to extend toward the X-direction region CR the after all divided, be divided sequentially a plurality of cutting regions CR provided so as to extend toward the Y-direction is preferable because it simplifies the splitting mechanism.

次に、本実施の形態10の分割方法を図78および図79を用いてより具体的に説明する。 Next, a method of dividing the tenth embodiment will be described more specifically with reference to FIGS. 78 and 79.

図78の(a)は図77で説明したウエハ1Wの分割工程の具体的な様子を示したウエハ1Wの全体平面図、(b)は(a)のX17−X17線の断面図である。 Overall plan view of (a) the wafer 1W showing a specific state of the wafer 1W division process described in Figure 77 of FIG. 78 is a cross-sectional view of the X17-X17 line in (b) is (a). また、図79の(a)および(b)は分割工程時のウエハ1Wの要部拡大断面図である。 Moreover, and (a) in FIG. 79 (b) is an enlarged fragmentary cross-sectional view of wafer 1W during the dividing step.

図78に示すように、ダイシング用の治具7のテープ7aに貼り付けられたウエハ1Wは、ステルスダイシング装置のステージ上に載置されている。 As shown in FIG. 78, the wafer 1W stuck to the tape 7a jig 7 for dicing is placed on the stage of the stealth dicing apparatus. このステージには、図78(a)のY方向に沿ってウエハ1Wの端から端まで延びる平面帯状の2つの引っ張りバー40が互いに隣接した状態で平行に設置されている。 This stage is installed parallel to a state where Figure 78 a plan strip two tensile bars 40 extending from the edge of the wafer 1W to end along the Y direction (a) are adjacent to each other. 各引っ張りバー40の幅は、ウエハ1Wのチップ1Cの図78(a)のX方向の幅程度である。 The width of each tension bar 40 is about the width of the X-direction in FIG. 78 of the wafer 1W chip 1C (a). また、各引っ張りバー40には、図79に示すように、真空吸引孔41が設けられている。 In addition, each tensile bar 40, as shown in FIG. 79, are provided vacuum suction holes 41. これにより、引っ張りバー40をダイシング用の治具7のテープ7aを介してウエハ1Wにしっかりと張り付けることが可能になっているとともに、ウエハ1Wを固定することが可能になっている。 Thereby, it becomes possible to paste firmly to the wafer 1W via tape 7a jig 7 for dicing the tensile bars 40, it becomes possible to fix the wafer 1W.

まず、1つの切断領域CR(1ラインの切断領域CR)だけを狙って分割するためには、図78および図79に示すように、ウエハ1Wの1ラインの切断領域CRが2つの引っ張りバー40の隣接間(切断溝)と平面的に重なるように、ウエハ1Wを位置決めした後、2つの引っ張りバー40をウエハ1Wに真空吸引により張り付ける。 First, in order to divide aiming only one cutting region CR (cutting region CR of 1 line), as shown in FIGS. 78 and 79, pull cutting region CR of one line of the wafer 1W are two bars 40 of as between adjacent (cutting groove) planarly overlapping, after positioning the wafer 1W, stuck by vacuum suction two tensile bars 40 in the wafer 1W. すなわち、2つの引っ張りバー40を、分割領域(1ライン分の切断領域CR)を境としてその両側に配置し固定する。 That is, the two tension bars 40, arranged on both sides of the divided regions (cutting region CR of one line) as a boundary fixed.

続いて、ウエハ1Wを2つの引っ張りバー40で真空吸引した状態で、2つの引っ張りバー40を、図78および図79の矢印PA,PB(ウエハ1Wの主面に沿う方向)に示すように、互いに離れる方向に移動する。 Then, while vacuum sucking the wafer 1W at two tensile bars 40, the two tension bars 40, as shown in (a direction along the main surface of the wafer 1W) arrows PA, PB in FIG. 78 and FIG. 79, It moved away from one another. すなわち、2つの引っ張りバー40を、その隣接間から外側に向かって引き離す方向に移動する。 That is, the two tension bars 40, moves in the direction of separating outward from between the adjacent. これにより、図79(b)に示すように、引っ張りバー40に固定されたウエハ1Wが切断領域(の改質領域PR)を起点として分割される。 Thus, as shown in FIG. 79 (b), the wafer 1W fixed to tension bar 40 is divided to the cutting region (modified region PR) of starting.

1つの切断領域CR(1ライン分の切断領域CR)の分割が終了したら、次に分割したい切断領域CRが、2つの引っ張りバー40の隣接間と平面的に重なるように、ウエハ1Wを移動する。 After the division of one cutting region CR (cutting region CR of one line) is completed, then divided like cutting region CR is, to overlap between adjacent two tensile bars 40 in plan view, to move the wafer 1W . その後、上記と同様にしてウエハ1Wを分割する。 Then, divide the wafer 1W in the same manner as described above. 以上の動作を、複数ラインの切断領域CRのうち全てが分割されるまで繰り返すことで、分割不良が発生することなく、複数のチップ1Cを取得することが可能となる。 The above operation, by repeating until all of the cutting region CR of a plurality of lines are divided without dividing failure occurs, it is possible to obtain a plurality of chips 1C.

ここで、本実施の形態10では、引っ張りバー40が2つで1組とされる場合について説明したが、これに限定されるものではなく、ウエハ1Wの複数ラインの切断領域CRに対応する数だけ引っ張りバー40を配置しても良い。 Number Here, in the tenth embodiment, the case has been described where the tension bar 40 is a 2 Tsude pair, it is not limited thereto, corresponding to the cutting region CR of a plurality of lines of the wafer 1W only tension may be arranged bar 40. これにより、1回のエキスパンド工程が終わる度に、ウエハ1Wをずらす工程が不要となる。 Thus, every time one of the expanding step is finished, the step of shifting the wafer 1W is not required. 図80(a)〜(c)は、その一例を示している。 Figure 80 (a) ~ (c) shows an example. CL1は、第1の分割箇所、CL2は第2の分割箇所、CL3は第3の分割箇所を示している。 CL1 is first divided portion, CL2 second split portion, the CL3 shows a third division point. 分割箇所CL1,CL2,CL3を境にして、その両側の引っ張りバー40を互いに離れる方向(矢印PA,PBの方向)に移動することでウエハ1Wを上記と同様に分割する。 And the divided portion CL1, CL2, CL3 on the border, both sides of the pulling away the bar 40 to each other wafer 1W by moving (arrow PA, the direction of the PB) dividing the same manner as described above.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Or more, the invention made by the inventors has been concretely described based on the embodiments, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say.

例えば前記実施の形態1においては、テスト用のパッド1LBtの平面形状を正方形としたが、これに限定されるものではなく種々変更可能であり、例えばテスト用のパッド1LBtの平面形状を、長方形(切断領域CRの延在方向(長手方向)の長さが切断領域CRの幅方向の長さよりも長い)にしても良い。 For example, the in the first embodiment, although the planar shape of the pad 1LBt for testing was a square, and can be variously modified without being limited thereto, for example, the plane shape of the pad 1LBt for testing, rectangular ( may be in the extending direction of the cutting region CR length of (longitudinal direction) is longer than the length in the width direction of the cutting region CR). これにより、切断領域CRの幅をあまり大きくしないでパッド1LBtの面積を大きく確保できる。 Thus, greater can be secured area of ​​the pad 1LBt without the width of the cutting region CR and too large. すなわち、チップ1Cの面積増大を抑えつつ、テスト用のパッド1LBtに対するプローブ針の当て易さも確保することができる。 That is, while suppressing an increase area of ​​the chip 1C, even against ease of probe needles with the pads 1LBt for testing can be ensured.

また、前記実施の形態3では、ウエハ1Wの主面の切断領域CRの金属パターンに孔21を形成するのにレーザ光LB2をウエハ1Wの裏面から照射するようにしたが、図40のフロー図で説明したようにウエハマウント工程を行う場合は、レーザ光LB2をウエハ1Wの主面から照射することもできる。 Further, in the third embodiment, although the laser beam LB2 to form a hole 21 in the metal pattern cutting region CR of the main surface of the wafer 1W to irradiate from the back surface of the wafer 1W, the flow diagram of Figure 40 in the case of the wafer mounting process, as described, it can be irradiated with the laser beam LB2 from the main surface of the wafer 1W. この場合、図40のTEG加工工程202B4に代えてレーザ光LB2の照射工程を行えば良い。 In this case, it is sufficient irradiation step with the laser beam LB2 instead TEG processing step 202B4 in Fig. 40. すなわち、レーザ光LB2を、ウエハ1Wの主面側からウエハ1Wの主面の切断領域CRのテスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に照射することにより、テスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に孔21を形成する。 That is, the laser light LB2, pad 1LBt for testing the cutting region CR of the main surface of the wafer 1W from the main surface side of the wafer 1W, by irradiating the alignment target Am, and the metal pattern 20, the pad 1LBt for testing alignment the target Am and the metal pattern 20 to form a hole 21. この場合、孔21に代えてテスト用のパッド1LBt、アライメントターゲットAmおよび金属パターン20に溝を形成しても良い。 In this case, pad 1LBt for testing in place of the hole 21 may be formed a groove in alignment target Am, and the metal pattern 20. この溝の平面形状は直線状でも良いし破線状でも良い。 The planar shape of the groove to may be linear or may be broken lines. これ以外の工程は前記実施の形態1〜7で説明したのと同じである。 Other processes are the same as described in Embodiment 1-7 of the embodiment.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばマイクロマシンの製造方法にも適用できる。 Was described as applied to a method of manufacturing a semiconductor device which is mainly used field of the invention made by the present inventors was the background of the invention, but are various applicable is not limited thereto, e.g. It can be applied to the production method of the micromachine.

本発明は、ステルスダイシングによりウエハを分割する工程を有する製品の製造業に適用できる。 The present invention is applicable to a product in manufacturing comprising the step of dividing the wafer by stealth dicing.

Claims (1)

  1. 以下の工程を含む、半導体装置の製造方法: Comprising the steps of a method of manufacturing a semiconductor device:
    (a)表面および前記表面とは反対側の裏面を有する基板と、前記基板の前記表面に形成された層間絶縁膜と、前記基板の前記表面上に形成された複数のチップ領域と、前記基板の前記表面上に、かつ平面視において前記複数のチップ領域のうちの互いに隣り合うチップ領域間にそれぞれ設けられた複数の切断領域と、を備えた半導体ウエハを準備する工程; A substrate having a rear surface opposite to the (a) surface and the surface, an interlayer insulating film formed on the surface of the substrate, a plurality of chip areas formed on the surface of said substrate, said substrate preparing of the surface, and a plurality of cutting regions provided respectively between each other adjacent chip areas of the plurality of chip regions in a plan view, a semiconductor wafer having a;
    (b)前記工程(a)の後、前記複数の切断領域のそれぞれにレーザ光を照射することにより前記半導体ウエハの前記複数の切断領域に複数の改質領域をそれぞれ形成する工程; (B) after said step of (a), the step of forming the plurality of the respective cutting region a plurality of modified regions in the plurality of cutting regions of the semiconductor wafer by irradiating a laser beam, respectively;
    (c)前記工程(b)の後、前記複数のチップ領域のうちの第1チップ領域と、前記複数のチップ領域のうち、前記第1チップ領域の隣に配置された第2チップ領域とを互いに引き離すことで、前記複数の改質領域のうち、平面視において前記第1チップ領域と前記第2チップ領域との間に設けられた第1切断領域内に形成された第1改質領域を分割起点として、前記第1切断領域を分割する工程; After (c) the step of (b), a first chip region of the plurality of chip regions, among the plurality of chip regions, and a second chip region disposed next to the first chip region by separating from one another, among the plurality of modified regions, the first modified region formed in the first cutting region provided between the first chip region and the second chip region in a plan view as the division starting point, the step of dividing the first cutting region;
    (d)前記工程(c)の後、前記第2チップ領域と、前記複数のチップ領域のうち、前記第2チップ領域の隣に配置された第3チップ領域とを互いに引き離すことで、前記複数の改質領域のうち、平面視において前記第2チップ領域と前記第3チップ領域との間に設けられた第2切断領域内に形成された第2改質領域を分割起点として、前記第2切断領域を分割する工程。 (D) after the step (c), and the second chip region, among the plurality of chip regions, by separating a third chip region disposed next to the second chip regions from each other, said plurality of modified regions, the division originating points of the second modified region formed in the second cutting region disposed between the second chip region and the third chip area in a plan view, the second step of dividing the cutting area.
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