JP2013073341A - Semiconductor integrated circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of setting a clamp voltage to an accurate value.SOLUTION: The semiconductor integrated circuit includes: a constant current section 60 for generating a constant current by being supplied with power being a first voltage; a clamp section 71 for generating a second voltage lower than the first voltage by being supplied with the constant current generated in the constant current section 60, and clamping the power being the first voltage to the second voltage; and a reference voltage generating section 72 for generating a reference voltage by being supplied with the power clamped in the clamp section 71. The clamp section 71 is a plurality of stages of MOS transistors M11-1 to M11-n which are connected to a gate and a drain, and are vertically connected to each other.

Description

本発明は、基準電圧回路を有する半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit having a reference voltage circuit.

半導体集積回路には、高耐圧回路と、低耐圧回路とが混載された半導体集積回路がある。このような半導体装置では、高い電圧が低耐圧回路に印加されることを防止するクランプ回路が設けられている。   As the semiconductor integrated circuit, there is a semiconductor integrated circuit in which a high voltage circuit and a low voltage circuit are mixedly mounted. In such a semiconductor device, a clamp circuit for preventing a high voltage from being applied to the low withstand voltage circuit is provided.

図６は本出願人が先に、特許文献１で提案した半導体集積回路の一例の回路構成図を示す。図６において、半導体集積回路は、電源端子１１と、抵抗１２と、クランプ回路１３と、低耐圧の内部回路１４を有する。電源端子１１は高電圧ＶＤＤ１（例えば最大３０Ｖ）が印加される端子であり、抵抗１２を介してクランプ回路１３及び内部回路１４に接続されている。   FIG. 6 shows a circuit configuration diagram of an example of a semiconductor integrated circuit previously proposed by the present applicant in Patent Document 1. In FIG. In FIG. 6, the semiconductor integrated circuit includes a power supply terminal 11, a resistor 12, a clamp circuit 13, and a low breakdown voltage internal circuit 14. The power supply terminal 11 is a terminal to which a high voltage VDD1 (for example, 30 V at the maximum) is applied, and is connected to the clamp circuit 13 and the internal circuit 14 via the resistor 12.

クランプ回路１３は、１つのｎｐｎ型バイポーラトランジスタ２１により構成されている。ｎｐｎ型バイポーラトランジスタ２１のエミッタは、抵抗１２を介して電源端子１１に接続されると共に、内部回路１４に接続されている。トランジスタ２１のコレクタはベースと共通接続されて接地されている。   The clamp circuit 13 is composed of one npn-type bipolar transistor 21. The emitter of the npn-type bipolar transistor 21 is connected to the power supply terminal 11 via the resistor 12 and to the internal circuit 14. The collector of the transistor 21 is commonly connected to the base and grounded.

上記構成とされたクランプ回路１３は抵抗１２との接続点の電圧を内部回路１４が破壊されない電圧にクランプする。クランプ電圧つまりｎｐｎ型バイポーラトランジスタ２１の逆電圧（エミッタ、ベース間の逆方向電圧）は例えば６Ｖであり、クランプ回路１３は内部回路１４に供給される電圧をトランジスタ２１の逆電圧にクランプする。   The clamp circuit 13 configured as described above clamps the voltage at the connection point with the resistor 12 to a voltage at which the internal circuit 14 is not destroyed. The clamp voltage, that is, the reverse voltage (reverse voltage between the emitter and base) of the npn bipolar transistor 21 is 6 V, for example, and the clamp circuit 13 clamps the voltage supplied to the internal circuit 14 to the reverse voltage of the transistor 21.

内部回路１４は、基準電圧発生回路１６と、低電圧（例えば６Ｖ以下）で駆動する低電圧駆動用回路１７とを有する。基準電圧発生回路１６は、低電圧駆動用回路１７に接続されている。基準電圧発生回路１６は、ディプレッション型ｎチャネルＭＯＳトランジスタ２３とエンハンスメント型ｎチャネルＭＯＳトランジスタ２４を有する。ＭＯＳトランジスタ２３のドレインはトランジスタ２１のエミッタと接続されている。ＭＯＳトランジスタ２４のソースは接地されている。   The internal circuit 14 includes a reference voltage generation circuit 16 and a low voltage driving circuit 17 that is driven with a low voltage (for example, 6 V or less). The reference voltage generating circuit 16 is connected to the low voltage driving circuit 17. The reference voltage generation circuit 16 includes a depletion type n channel MOS transistor 23 and an enhancement type n channel MOS transistor 24. The drain of the MOS transistor 23 is connected to the emitter of the transistor 21. The source of the MOS transistor 24 is grounded.

ＭＯＳトランジスタ２３のゲートはＭＯＳトランジスタ２４のゲートと共通接続され、かつ、ＭＯＳトランジスタ２３のソース及びＭＯＳトランジスタ２４のドレインと共通接続されている。ディプレッション型のＭＯＳトランジスタ２３は電流源として動作し、ＭＯＳトランジスタ２３のソース電流がＭＯＳトランジスタ２４のドレイン電流として流れることで生じるＭＯＳトランジスタ２４のエミッタ、ベース間の閾値電圧（例えば２．０Ｖ）を基準電圧ＶＲＥＦとして低電圧駆動用回路１７に供給する。   The gate of the MOS transistor 23 is commonly connected to the gate of the MOS transistor 24 and is commonly connected to the source of the MOS transistor 23 and the drain of the MOS transistor 24. The depletion type MOS transistor 23 operates as a current source, and a threshold voltage (for example, 2.0 V) between the emitter and base of the MOS transistor 24 generated when the source current of the MOS transistor 23 flows as the drain current of the MOS transistor 24 is used as a reference. The voltage VREF is supplied to the low voltage driving circuit 17.

特開２００９−１６４４１５号公報JP 2009-164415 A

図６に示す従来の半導体集積回路は、ＭＯＳトランジスタを形成するプロセスで作成されている。ｎｐｎ型バイポーラトランジスタ２１は、ＭＯＳトランジスタを作成するプロセスで形成されたｎｐｎ接合をバイポーラトランジスタとして用いている。ＭＯＳトランジスタを形成するプロセスで形成したバイポーラトランジスタ２１では、バイポーラトランジスタ２１の逆電圧のバラツキが大きく、クランプ電圧を正確な値（６Ｖ）に設定することができず、結果として半導体集積回路の歩留りが悪くなるという問題があった。   The conventional semiconductor integrated circuit shown in FIG. 6 is produced by a process for forming a MOS transistor. The npn-type bipolar transistor 21 uses an npn junction formed by a process for producing a MOS transistor as a bipolar transistor. In the bipolar transistor 21 formed by the process of forming the MOS transistor, the reverse voltage variation of the bipolar transistor 21 is large, and the clamp voltage cannot be set to an accurate value (6V). As a result, the yield of the semiconductor integrated circuit is increased. There was a problem of getting worse.

本発明は上記の点に鑑みてなされたもので、クランプ電圧を正確な値に設定できる半導体集積回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object thereof is to provide a semiconductor integrated circuit capable of setting a clamp voltage to an accurate value.

本発明の一実施態様による半導体集積回路は、第１の電圧である電源を供給されて定電流を発生する定電流部（６０）と、
前記定電流部（６０）で発生された定電流を供給されて前記第１の電圧より低い第２の電圧を発生し、前記第１の電圧の電源を前記第２の電圧にクランプするクランプ部（７１）と、
前記クランプ部（７１）でクランプされた電源を供給されて基準電圧を発生する基準電圧発生部（７２）と、を有し、
前記クランプ部（７１）は、ゲートとドレインに接続され縦型接続された複数段のＭＯＳトランジスタ（Ｍ１１−１〜Ｍ１１−ｎ）である。 A semiconductor integrated circuit according to an embodiment of the present invention includes a constant current unit (60) that is supplied with a power source that is a first voltage and generates a constant current;
A clamp unit that is supplied with a constant current generated by the constant current unit (60), generates a second voltage lower than the first voltage, and clamps the power source of the first voltage to the second voltage. (71),
A reference voltage generator (72) that is supplied with the power clamped by the clamp unit (71) and generates a reference voltage,
The clamp part (71) is a plurality of stages of MOS transistors (M11-1 to M11-n) connected to the gate and drain and vertically connected.

好ましくは、前記定電流部（６０）は、
電流を安定化して前記定電流を出力する電流安定化部（６３）と、
前記第１の電圧である電源の投入からの一定期間に前記第１の電圧である電源を前記電流安定化部（６３）に供給する第１の起動部（６１）と、
前記基準電圧発生部（７２）に流れる電流に応じた電流を前記電流安定化部（６３）に供給する電流供給部（６２）と、を有する。 Preferably, the constant current portion (60) is
A current stabilizing unit (63) for stabilizing the current and outputting the constant current;
A first starting unit (61) for supplying the current stabilizing unit (63) with the power source, which is the first voltage, for a certain period after the power source, which is the first voltage, is turned on;
A current supply unit (62) for supplying a current corresponding to the current flowing through the reference voltage generation unit (72) to the current stabilization unit (63).

好ましくは、前記定電流部（６０）は、
電流を安定化して前記定電流を出力する電流安定化部（６３）と、
前記基準電圧発生部（７２）で発生した基準電圧が所定の参照電圧未満であるとき前記第１の電圧である電源を前記電流安定化部（６３）に供給する第２の起動部（６４）と、
前記基準電圧発生部（７２）に流れる電流に応じた電流を前記電流安定化部（６３）に供給する電流供給部（６２）と、を有する。 Preferably, the constant current portion (60) is
A current stabilizing unit (63) for stabilizing the current and outputting the constant current;
A second starter (64) for supplying a power supply, which is the first voltage, to the current stabilizer (63) when the reference voltage generated by the reference voltage generator (72) is less than a predetermined reference voltage. When,
A current supply unit (62) for supplying a current corresponding to the current flowing through the reference voltage generation unit (72) to the current stabilization unit (63).

好ましくは、前記基準電圧発生部（７２）は、
前記クランプ部（７１）でクランプされた電源をソースに供給され、ゲート及びドレインを前記基準電圧の出力端子（７３）に接続されたディプレッション型の第１のＭＯＳトランジスタ（Ｍ１３）と、
前記基準電圧の出力端子（７３）にゲート及びドレインを接続されたエンハンスメント型の第２のＭＯＳトランジスタ（Ｍ１４）と、を有する。 Preferably, the reference voltage generator (72) is
A depletion type first MOS transistor (M13) in which the power source clamped by the clamp unit (71) is supplied to the source, and the gate and drain are connected to the output terminal (73) of the reference voltage;
And an enhancement type second MOS transistor (M14) having a gate and a drain connected to the reference voltage output terminal (73).

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。   Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.

本発明によれば、クランプ電圧を正確な値に設定することができる。   According to the present invention, the clamp voltage can be set to an accurate value.

監視警報システムの一実施形態の構成図である。It is a block diagram of one Embodiment of the monitoring alarm system. 子機の一実施形態の構成図である。It is a block diagram of one Embodiment of a subunit | mobile_unit. 本発明の半導体集積回路の一実施形態の回路構成図である。It is a circuit block diagram of one Embodiment of the semiconductor integrated circuit of this invention. 本発明の半導体集積回路の一実施形態の変形例の回路構成図である。It is a circuit block diagram of the modification of one Embodiment of the semiconductor integrated circuit of this invention. 電源電圧とレギュレータ回路の出力電圧の関係を示す図である。It is a figure which shows the relationship between a power supply voltage and the output voltage of a regulator circuit. 半導体集積回路の一例の回路構成図である。It is a circuit block diagram of an example of a semiconductor integrated circuit.

以下、図面に基づいて本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

＜警報システムの構成＞
図１は監視警報システムの一実施形態の構成図を示す。監視警報システムは、親機３０と、電源信号線３１と、複数の子機３２−１〜３２−ｎを有している。親機３０は電源信号線３１に接続されている複数の子機３２−１〜３２−ｎそれぞれに電源ＶＤＤ１を供給する。電源ＶＤＤ１は通常電圧２４Ｖ（最大電圧３０Ｖ）である。また、親機３０は電源信号線３１を通じて複数の子機３２−１〜３２−ｎそれぞれに制御データをシリアル通信で送信する。 <Alarm system configuration>
FIG. 1 shows a block diagram of an embodiment of a monitoring alarm system. The monitoring alarm system includes a parent device 30, a power signal line 31, and a plurality of child devices 32-1 to 32-n. The parent device 30 supplies the power VDD1 to each of the plurality of child devices 32-1 to 32-n connected to the power signal line 31. The power supply VDD1 is normally 24V (maximum voltage 30V). The master unit 30 transmits control data to each of the plurality of slave units 32-1 to 32-n via the power signal line 31 by serial communication.

各子機３２−１〜３２−ｎそれぞれは親機３０から電源を供給されて動作し、内蔵する監視センサを用いて設置環境のデータ収集つまり監視を行う。そして、各子機は監視センサの出力データを閾値と比較して判定を行い、判定結果によっては警報（アラーム）を発生する。各子機３２−１〜３２−ｎは警報発生時に電源信号線３１を通じて親機３０に警報データをシリアル通信で送信する。   Each of the slave units 32-1 to 32-n operates by being supplied with power from the master unit 30, and performs data collection, that is, monitoring of the installation environment using a built-in monitoring sensor. Each slave unit makes a determination by comparing the output data of the monitoring sensor with a threshold value, and generates an alarm (alarm) depending on the determination result. Each of the slave units 32-1 to 32-n transmits alarm data to the master unit 30 through serial communication through the power signal line 31 when an alarm is generated.

＜子機の構成＞
図２は子機の一実施形態の構成図を示す。子機は、高耐圧チップ４１と、マイクロコンピュータ４２と、監視センサ４４を有する。高耐圧チップ４１とマイクロコンピュータ４２はベースチップ４３上に設けられている。 <Configuration of slave unit>
FIG. 2 shows a configuration diagram of an embodiment of the slave unit. The slave unit includes a high voltage chip 41, a microcomputer 42, and a monitoring sensor 44. The high voltage chip 41 and the microcomputer 42 are provided on the base chip 43.

端子４５には電源信号線３１が接続される。端子４５には高耐圧チップ４１内の基準電圧回路４６，レギュレータ回路４７，受信回路４８，送信回路４９それぞれが接続されている。基準電圧回路４６は端子４５を介して電源信号線３１から電源ＶＤＤ１（通常電圧２４Ｖ、最大電圧３０Ｖ）を供給されて基準電圧ＶＲＥＦ（例えば２．０Ｖ）を発生してレギュレータ回路４７に供給する。   A power supply signal line 31 is connected to the terminal 45. A reference voltage circuit 46, a regulator circuit 47, a reception circuit 48, and a transmission circuit 49 in the high withstand voltage chip 41 are connected to the terminal 45, respectively. The reference voltage circuit 46 is supplied with the power supply VDD1 (normal voltage 24V, maximum voltage 30V) from the power supply signal line 31 via the terminal 45, generates the reference voltage VREF (for example, 2.0V), and supplies it to the regulator circuit 47.

レギュレータ回路４７は端子４５を介して電源信号線３１から電源ＶＤＤ１を供給され、基準電圧ＶＲＥＦを基準として例えば５Ｖで安定化した直流電圧を生成して出力する。レギュレータ回路４７の出力する直流電圧は受信回路４８，送信回路４９，レギュレータ回路５０それぞれに電源として供給される。レギュレータ回路５０はレギュレータ回路４７から供給される５Ｖの直流電圧からマイクロコンピュータ用の例えば２．５Ｖの直流電圧を生成してマイクロコンピュータ４２に供給する。   The regulator circuit 47 is supplied with the power supply VDD1 from the power supply signal line 31 via the terminal 45, and generates and outputs a DC voltage stabilized at, for example, 5V with reference to the reference voltage VREF. The DC voltage output from the regulator circuit 47 is supplied as a power source to each of the reception circuit 48, the transmission circuit 49, and the regulator circuit 50. The regulator circuit 50 generates a DC voltage of 2.5 V, for example, for a microcomputer from the DC voltage of 5 V supplied from the regulator circuit 47 and supplies it to the microcomputer 42.

受信回路４８は端子４５を介して供給される電源信号線３１の電圧変化を検出し、親機３０からシリアル伝送された制御データ又は他の子機からシリアル伝送された警報データを判別し、判別した親機からの制御データ又は他の子機からの警報データをマイクロコンピュータ４２に供給する。   The receiving circuit 48 detects a change in the voltage of the power signal line 31 supplied via the terminal 45, and discriminates the control data serially transmitted from the master unit 30 or the alarm data serially transmitted from another slave unit. The control data from the master unit or the alarm data from other slave units is supplied to the microcomputer 42.

送信回路４９はマイクロコンピュータ４２から警報データを供給されると、この警報データのローレベルのタイミングで端子４５の電圧を例えば９Ｖにプルダウンすることで、当該警報データを電源信号線３１にシリアルに送出する。   When the alarm data is supplied from the microcomputer 42, the transmission circuit 49 serially sends the alarm data to the power signal line 31 by pulling down the voltage at the terminal 45 to 9V, for example, at the low level timing of the alarm data. To do.

マイクロコンピュータ４２は受信回路４８を通して親機３０から制御データを供給され、この制御データに基づいて動作を行う。マイクロコンピュータ４２は監視センサ４４を用いて例えば温度、湿度、煙などの設置環境のデータ収集つまり監視を行う。マイクロコンピュータ４２は収集したデータを予め設定されている閾値と比較して判定を行い、判定結果によっては警報（アラーム）を発生する。そして、警報発生時には、自己の識別情報、警報の種類などを含む警報データを生成し、送信回路４９を通して親機３０にシリアルに送信する。   The microcomputer 42 is supplied with control data from the master unit 30 through the receiving circuit 48, and operates based on this control data. The microcomputer 42 uses the monitoring sensor 44 to collect data, that is, monitor the installation environment such as temperature, humidity, and smoke. The microcomputer 42 makes a determination by comparing the collected data with a preset threshold value, and generates an alarm (alarm) depending on the determination result. When an alarm is generated, alarm data including its own identification information and alarm type is generated and serially transmitted to the parent device 30 through the transmission circuit 49.

＜基準電圧回路の構成＞
図３は本発明の半導体集積回路である基準電圧回路４６の一実施形態の回路構成図を示す。基準電圧回路４６は、定電流源部６０と、基準電圧発生部７０とを有する。定電流源部６０において、抵抗Ｒ１の一端には電源ＶＤＤ１（通常電圧２４Ｖ、最大３０Ｖ）に接続されている。抵抗Ｒ１の他端はキャパシタＣ１を介して接地されると共に、ｐチャネルＭＯＳトランジスタＭ１のゲートに接続されている。 <Configuration of reference voltage circuit>
FIG. 3 shows a circuit configuration diagram of an embodiment of a reference voltage circuit 46 which is a semiconductor integrated circuit of the present invention. The reference voltage circuit 46 includes a constant current source unit 60 and a reference voltage generation unit 70. In the constant current source unit 60, one end of the resistor R1 is connected to the power supply VDD1 (normal voltage 24V, maximum 30V). The other end of the resistor R1 is grounded via the capacitor C1 and is connected to the gate of the p-channel MOS transistor M1.

ＭＯＳトランジスタＭ１のソースは電源ＶＤＤ１に接続され、ドレインは抵抗Ｒ２を介して接続点Ａに接続されている。接続点ＡにはｐチャネルＭＯＳトランジスタＭ４のドレインと、ｎチャネルＭＯＳトランジスタＭ５のドレインと、ｎチャネルＭＯＳトランジスタＭ７のゲートが接続されている。上記の抵抗Ｒ１，Ｒ２，キャパシタＣ１，ＭＯＳトランジスタＭ１は起動部６１を構成している。起動部６１は電流安定化部６３を通してクランプ部７１に安定的に電流を供給するために設けている。   The source of the MOS transistor M1 is connected to the power supply VDD1, and the drain is connected to the connection point A via the resistor R2. The connection point A is connected to the drain of the p-channel MOS transistor M4, the drain of the n-channel MOS transistor M5, and the gate of the n-channel MOS transistor M7. The resistors R1 and R2, the capacitor C1, and the MOS transistor M1 constitute an activation unit 61. The starting unit 61 is provided to supply a stable current to the clamp unit 71 through the current stabilizing unit 63.

ｐチャネルＭＯＳトランジスタＭ２はソースを電源ＶＤＤ１に接続され、ゲートとドレインをＭＯＳトランジスタＭ４のゲートに接続されると共に、ｎチャネルＭＯＳトランジスタＭ３のドレインに接続されている。ＭＯＳトランジスタＭ３のゲートは基準電圧発生部７０のｎチャネルＭ１５のゲート及びドレインに接続され、ＭＯＳトランジスタＭ３のソースは接地されている。   The p-channel MOS transistor M2 has a source connected to the power supply VDD1, a gate and a drain connected to the gate of the MOS transistor M4, and a drain connected to the drain of the n-channel MOS transistor M3. The gate of the MOS transistor M3 is connected to the gate and drain of the n-channel M15 of the reference voltage generator 70, and the source of the MOS transistor M3 is grounded.

ＭＯＳトランジスタＭ４はＭＯＳトランジスタＭ２のゲートとドレインに接続されており、ＭＯＳトランジスタＭ２，Ｍ４はカレントミラー回路を構成している。ＭＯＳトランジスタＭ４のドレインはＭＯＳトランジスタＭ５のドレインと接続され、ＭＯＳトランジスタＭ５のゲートはＭＯＳトランジスタ７のソースに接続され、ＭＯＳトランジスタＭ５のソースは接地されている。   The MOS transistor M4 is connected to the gate and drain of the MOS transistor M2, and the MOS transistors M2 and M4 constitute a current mirror circuit. The drain of the MOS transistor M4 is connected to the drain of the MOS transistor M5, the gate of the MOS transistor M5 is connected to the source of the MOS transistor 7, and the source of the MOS transistor M5 is grounded.

ＭＯＳトランジスタＭ７のドレインはｐチャネルＭＯＳトランジスタＭ６のドレインの接続されている。ＭＯＳトランジスタＭ６のドレインはＭＯＳトランジスタＭ６のゲート及び基準電圧発生部７０のｐチャネルＭＯＳトランジスタＭ１０のゲートに接続され、ＭＯＳトランジスタＭ６のソースは電源ＶＤＤ１に接続されており、ＭＯＳトランジスタＭ６，Ｍ１０はカレントミラー回路を構成している。ＭＯＳトランジスタＭ７のソースである接続点ＢはＭＯＳトランジスタＭ５のゲートに接続されると共に、抵抗Ｒ３を介して接地されている。   The drain of the MOS transistor M7 is connected to the drain of the p-channel MOS transistor M6. The drain of the MOS transistor M6 is connected to the gate of the MOS transistor M6 and the gate of the p-channel MOS transistor M10 of the reference voltage generator 70, the source of the MOS transistor M6 is connected to the power supply VDD1, and the MOS transistors M6 and M10 are current A mirror circuit is configured. The connection point B, which is the source of the MOS transistor M7, is connected to the gate of the MOS transistor M5 and grounded through the resistor R3.

上記のＭＯＳトランジスタＭ２，Ｍ３は電流供給部６２を構成し、ＭＯＳトランジスタＭ４に電流を供給する。ＭＯＳトランジスタＭ４〜Ｍ７及び抵抗Ｒ３は電流安定化部６３を構成し、ＭＯＳトランジスタＭ１０のドレイン電流を安定化している。   The MOS transistors M2 and M3 constitute a current supply unit 62 and supply current to the MOS transistor M4. The MOS transistors M4 to M7 and the resistor R3 constitute a current stabilizing unit 63, and stabilize the drain current of the MOS transistor M10.

基準電圧発生部７０において、ＭＯＳトランジスタＭ１０のソースは電源ＶＤＤ１に接続されており、ＭＯＳトランジスタＭ１０のドレインである接続点ＣはｎチャネルＭＯＳトランジスタＭ１２のゲートに接続されると共に、縦型に多段接続されたｎチャネルＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎのうちのＭＯＳトランジスタＭ１１−１のゲートとドレインに接続されている。ＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎそれぞれはゲートとドレインを接続されており、上段のＭＯＳトランジスタのソースを下段のＭＯＳトランジスタのゲートとドレインに接続されている。最下段のＭＯＳトランジスタＭ１１−ｎのソースは接地されている。なお、上段のＭＯＳトランジスタのソースを下段のＭＯＳトランジスタのドレインに接続することを縦型接続という。ＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎの段数は数段から１０段程度である。上記の電流源としてのＭＯＳトランジスタＭ１０と、それぞれがゲートとドレインに接続され縦型に多段接続されたＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎはクランプ部７１を構成している。   In the reference voltage generator 70, the source of the MOS transistor M10 is connected to the power supply VDD1, and the connection point C, which is the drain of the MOS transistor M10, is connected to the gate of the n-channel MOS transistor M12 and is connected in a multi-stage in a vertical type The n-channel MOS transistors M11-1 to M11-n are connected to the gate and drain of the MOS transistor M11-1. Each of the MOS transistors M11-1 to M11-n has a gate and a drain connected, and the source of the upper MOS transistor is connected to the gate and the drain of the lower MOS transistor. The source of the lowermost MOS transistor M11-n is grounded. Note that connecting the source of the upper MOS transistor to the drain of the lower MOS transistor is called vertical connection. The number of stages of the MOS transistors M11-1 to M11-n is about several to ten. The MOS transistor M10 as the current source and the MOS transistors M11-1 to M11-n, which are connected to the gate and drain and connected in multiple stages in a vertical manner, constitute a clamp unit 71.

ここで、ＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎはゲートとドレインを接続され、全て飽和領域で動作するものとすると、ＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎの電流源であるＭＯＳトランジスタＭ１０のドレイン電流ＩＲＥＦは（１）式で表される。なお、μｎは電子の移動度［ｃｍ２／Ｖ／ｓ］、Ｃｏｘは単位面積あたりのゲート容量［Ｆ／ｍ２］、ＷはＭＯＳトランジスタのゲート幅、ＬはＭＯＳトランジスタのゲート長、ＶＧＳはＭＯＳトランジスタのゲート・ソース間電圧、ＶｔｈはＭＯＳトランジスタのスレショールド電圧である。 Here, assuming that the MOS transistors M11-1 to M11-n have gates and drains connected and all operate in a saturation region, the drain current of the MOS transistor M10, which is the current source of the MOS transistors M11-1 to M11-n. I REF is expressed by equation (1). Here, μ n is the electron mobility [cm 2 / V / s], C ox is the gate capacitance [F / m 2 ] per unit area, W is the gate width of the MOS transistor, L is the gate length of the MOS transistor, V GS is the gate-source voltage of the MOS transistor, and V th is the threshold voltage of the MOS transistor.

ＩＲＥＦ＝（μｎＣｏｘ／２）×［Ｗ（ＶＧＳ−Ｖｔｈ）２／Ｌ］ …（１）
（１）式をＶＧＳについて解くと、
ＶＧＳ＝［２×ＩＲＥＦ／（μｎＣｏｘ）］１／２×（Ｌ／Ｗ）１／２＋Ｖｔｈ …（２）
ＭＯＳトランジスタＭ１１−１の段数が１段であれば、接続点Ｃの電圧Ｖｃすなわちクランプ電圧Ｖｃは（２）式で表されるＶＧＳとなるが、縦型接続されたＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎの段数がｎ個であるため、接続点Ｃの電圧Ｖｃすなわちクランプ電圧Ｖｃは（３）式で表される。 I REF = (μ n C ox / 2) × [W (V GS −V th ) 2 / L] (1)
(1) equation is solved for V GS,
V GS = [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + V th (2)
If the number of stages of the MOS transistor M11-1 is one, the voltage Vc at the connection point C, that is, the clamp voltage Vc is V GS represented by the equation (2), but the vertically connected MOS transistors M11-1 to M11-1 Since the number of stages of M11-n is n, the voltage Vc at the connection point C, that is, the clamp voltage Vc is expressed by equation (3).

Ｖｃ＝ｎ×［２×ＩＲＥＦ／（μｎＣｏｘ）］１／２×（Ｌ／Ｗ）１／２＋ｎ×Ｖｔｈ …（３）
上記のＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎで構成されるクランプ部７１は接続点ＣつまりＭＯＳトランジスタＭ１２のゲートを電圧Ｖｃ（Ｖｃは例えば６Ｖ〜７Ｖ程度の値）にクランプする。ＭＯＳトランジスタＭ１２は、ゲート電圧Ｖｃをレベルシフトしてソースから出力する。 Vc = n × [2 × I REF / (μ n C ox )] 1/2 × (L / W) 1/2 + n × V th (3)
The clamp unit 71 composed of the MOS transistors M11-1 to M11-n clamps the connection point C, that is, the gate of the MOS transistor M12 to the voltage Vc (Vc is a value of about 6V to 7V, for example). The MOS transistor M12 shifts the level of the gate voltage Vc and outputs it from the source.

このように、ゲートとドレインを接続したＭＯＳトランジスタに定電流を流した場合のドレイン・ソース間電圧は（２）式で表されるとおり正確に決定され、上記のゲートとドレインを接続したＭＯＳトランジスタを縦型に多段接続して構成したクランプ部７１によるクランプ電圧Ｖｃは（３）式で表され、大きなバラツキを生じることはなく、正確な値となる。   As described above, the drain-source voltage when a constant current is passed through the MOS transistor having the gate and drain connected is accurately determined as expressed by the equation (2). The clamp voltage Vc generated by the clamp unit 71 formed by connecting multiple stages in a vertical manner is expressed by the equation (3), and does not cause a large variation and is an accurate value.

ＭＯＳトランジスタＭ１２のドレインは電源ＶＤＤ１に接続されており、ＭＯＳトランジスタＭ１２のソースはディプレッション型ｎチャネルＭＯＳトランジスタＭ１３のドレインに接続されている。ＭＯＳトランジスタＭ１３のゲート及びソースはｎチャネルＭＯＳトランジスタＭ１４のゲート及びドレインと接続されて出力端子７３に接続されており、ＭＯＳトランジスタＭ１３はＭＯＳトランジスタＭ１４と共に基準電圧発生部７２を構成している。   The drain of the MOS transistor M12 is connected to the power supply VDD1, and the source of the MOS transistor M12 is connected to the drain of the depletion type n-channel MOS transistor M13. The gate and source of the MOS transistor M13 are connected to the gate and drain of the n-channel MOS transistor M14 and connected to the output terminal 73. The MOS transistor M13 constitutes a reference voltage generating unit 72 together with the MOS transistor M14.

ディプレッション型のＭＯＳトランジスタＭ１３は電流源として動作し、ＭＯＳトランジスタＭ１３のソース電流がＭＯＳトランジスタＭ１４のドレイン電流として流れることで生じるＭＯＳトランジスタＭ１４の閾値電圧（例えば２．０Ｖ）を基準電圧ＶＲＥＦとして端子７３から出力する。   The depletion type MOS transistor M13 operates as a current source, and the terminal voltage 73 is a threshold voltage (for example, 2.0 V) of the MOS transistor M14 generated when the source current of the MOS transistor M13 flows as the drain current of the MOS transistor M14. Output from.

ここで、図３に示すＭＯＳトランジスタＭ１〜Ｍ１５は、ＭＯＳトランジスタＭ１３，Ｍ１４を除き、全てエンハンスメント型の高耐圧ＭＯＳトランジスタである。これに対し、ディプレッション型ｎチャネルＭＯＳトランジスタＭ１３は、ｐ型基板の表面に例えば拡散法によってｎ型のチャネルを形成するため低耐圧となっており、また、ＭＯＳトランジスタＭ１４は、エンハンスメント型の低耐圧のｎチャネルＭＯＳトランジスタである。基準電圧発生部７２はＭＯＳトランジスタＭ１３とＭ１４とで構成される低耐圧回路である。なお、高耐圧ＭＯＳトランジスタでディプレッションＭＯＳトランジスタを製造する場合、安定的に負のピンチオフ電圧Ｖｔ（−０．４Ｖ付近）を設定することが困難であり、製造コストもアップする。   Here, the MOS transistors M1 to M15 shown in FIG. 3 are all enhancement type high voltage MOS transistors except the MOS transistors M13 and M14. On the other hand, the depletion type n-channel MOS transistor M13 has a low breakdown voltage because an n-type channel is formed on the surface of the p-type substrate by, for example, a diffusion method, and the MOS transistor M14 has an enhancement type low breakdown voltage. N-channel MOS transistor. The reference voltage generator 72 is a low withstand voltage circuit composed of MOS transistors M13 and M14. Note that when a depletion MOS transistor is manufactured using a high voltage MOS transistor, it is difficult to stably set a negative pinch-off voltage Vt (around −0.4 V), and the manufacturing cost is increased.

ＭＯＳトランジスタＭ１４のソースはｎチャネルＭＯＳトランジスタＭ１５のゲート及びドレインとＭＯＳトランジスタＭ３のゲートに接続され、ＭＯＳトランジスタＭ１５のソースは接地されている。これにより、ＭＯＳトランジスタＭ１５，Ｍ３はカレントミラー回路を構成している。   The source of the MOS transistor M14 is connected to the gate and drain of the n-channel MOS transistor M15 and the gate of the MOS transistor M3, and the source of the MOS transistor M15 is grounded. Thus, the MOS transistors M15 and M3 constitute a current mirror circuit.

＜基準電圧回路の動作＞
電源が投入されて電源ＶＤＤ１が０Ｖから立ち上がると、キャパシタＣ１の充電電流が抵抗Ｒ１を流れ、抵抗Ｒ１によってＭＯＳトランジスタＭ１がオンする。これにより、ＭＯＳトランジスタＭ１のドレイン電流が抵抗Ｒ２を流れ、接続点Ａの電圧が上昇してＭＯＳトランジスタＭ７がオンし、ＭＯＳトランジスタＭ７のソース電流が抵抗Ｒ２を流れ接続点Ｂの電圧が上昇する。 <Operation of reference voltage circuit>
When the power supply is turned on and the power supply VDD1 rises from 0V, the charging current of the capacitor C1 flows through the resistor R1, and the MOS transistor M1 is turned on by the resistor R1. As a result, the drain current of the MOS transistor M1 flows through the resistor R2, the voltage at the connection point A rises to turn on the MOS transistor M7, the source current of the MOS transistor M7 flows through the resistor R2, and the voltage at the connection point B rises. .

ＭＯＳトランジスタＭ７のソース電流はＭＯＳトランジスタＭ６のドレイン電流であるので、ＭＯＳトランジスタＭ６とカレントミラー構成のＭＯＳトランジスタＭ１０のドレイン電流はＭＯＳトランジスタＭ６のドレイン電流に比例した値となる。ＭＯＳトランジスタＭ１０のドレイン電流がＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎを流れることで、接続点Ｃの電圧Ｖｃは（３）式で表される電圧にクランプされる。   Since the source current of the MOS transistor M7 is the drain current of the MOS transistor M6, the drain current of the MOS transistor M6 and the MOS transistor M10 having the current mirror configuration has a value proportional to the drain current of the MOS transistor M6. When the drain current of the MOS transistor M10 flows through the MOS transistors M11-1 to M11-n, the voltage Vc at the connection point C is clamped to the voltage expressed by the equation (3).

ＭＯＳトランジスタＭ１２のドレイン電流は接続点Ｃの電圧Ｖｃに基づく一定値となり、このドレイン電流がＭＯＳトランジスタＭ１３，Ｍ１４を流れることで基準電圧発生部７２は端子７３から基準電圧ＶＲＥＦが出力される。   The drain current of the MOS transistor M12 becomes a constant value based on the voltage Vc at the connection point C, and the reference voltage generator 72 outputs the reference voltage VREF from the terminal 73 as the drain current flows through the MOS transistors M13 and M14.

また、ＭＯＳトランジスタＭ１４のドレイン電流はほぼ一定であり、ＭＯＳトランジスタＭ１４のドレイン電流はＭＯＳトランジスタＭ１５のドレイン電流となり、ＭＯＳトランジスタＭ１５，Ｍ３がカレントミラー構成のため、ＭＯＳトランジスタＭ３のドレインにはＭＯＳトランジスタＭ１５のドレイン電流に応じた電流が流れる。更に、ＭＯＳトランジスタＭ２，Ｍ４がカレントミラー構成のため、ＭＯＳトランジスタＭ４のドレインにはＭＯＳトランジスタＭ３のドレイン電流に応じたほぼ一定の電流が流れる。   Further, the drain current of the MOS transistor M14 is substantially constant, the drain current of the MOS transistor M14 becomes the drain current of the MOS transistor M15, and the MOS transistors M15 and M3 have a current mirror configuration. A current corresponding to the drain current of M15 flows. Further, since the MOS transistors M2 and M4 have a current mirror configuration, a substantially constant current corresponding to the drain current of the MOS transistor M3 flows through the drain of the MOS transistor M4.

こののち、キャパシタＣ１の充電が終了してＭＯＳトランジスタＭ１がオフしても、電流供給部６２のＭＯＳトランジスタＭ２，Ｍ３の動作によりＭＯＳトランジスタＭ４のドレイン電流はほぼ一定で定常的に流れるため接続点Ａの電圧が低下することはない。また、接続点Ｂの電圧がＭＯＳトランジスタＭ５にフィードバックされることで接続点Ａの電圧はほぼ一定電圧に固定され、ＭＯＳトランジスタＭ６，Ｍ１０のドレイン電流はほぼ一定となる。   After that, even if the charging of the capacitor C1 is completed and the MOS transistor M1 is turned off, the drain current of the MOS transistor M4 flows almost constant and constantly due to the operation of the MOS transistors M2 and M3 of the current supply unit 62. The voltage of A does not decrease. Further, the voltage at the connection point B is fed back to the MOS transistor M5, so that the voltage at the connection point A is fixed to a substantially constant voltage, and the drain currents of the MOS transistors M6 and M10 become substantially constant.

＜基準電圧回路の変形例＞
図４は本発明の半導体集積回路である基準電圧回路４６の一実施形態の変形例の回路構成図を示す。図４においては、起動部６１の代りに起動部６４を設けている。起動部６４はコンパレータ６５、直流電源６６、ＭＯＳトランジスタＭ２，抵抗Ｒ２を有している。コンパレータ６５の非反転入力端子には直流電源６６から参照電圧Ｖｒが供給され、コンパレータ６５の反転入力端子には出力端子７３の電圧が供給されており、コンパレータ６５の出力をＭＯＳトランジスタＭ１のゲートに供給する。なお、参照電圧Ｖｒは基準電圧ＶＲＥＦ（例えば２．０Ｖ）未満の値（例えば１．５Ｖ〜１．９Ｖ程度）に設定されている。 <Modification of reference voltage circuit>
FIG. 4 shows a circuit configuration diagram of a modification of the embodiment of the reference voltage circuit 46 which is a semiconductor integrated circuit of the present invention. In FIG. 4, an activation unit 64 is provided instead of the activation unit 61. The starting unit 64 includes a comparator 65, a DC power supply 66, a MOS transistor M2, and a resistor R2. The reference voltage Vr is supplied from the DC power supply 66 to the non-inverting input terminal of the comparator 65, the voltage of the output terminal 73 is supplied to the inverting input terminal of the comparator 65, and the output of the comparator 65 is supplied to the gate of the MOS transistor M1. Supply. The reference voltage Vr is set to a value (for example, about 1.5 V to 1.9 V) less than the reference voltage VREF (for example, 2.0 V).

図４においては、電源が投入され電源ＶＤＤ１が０Ｖから立ち上がると、基準電圧ＶＲＥＦが参照電圧Ｖｒ未満である期間は、コンパレータ６５のハイレベル出力によりオンしたＭＯＳトランジスタＭ１のドレイン電流が抵抗Ｒ２を流れ、接続点Ａの電圧が上昇してＭＯＳトランジスタＭ７がオンし、ＭＯＳトランジスタＭ７のソース電流が抵抗Ｒ２を流れ接続点Ｂの電圧が上昇する。   In FIG. 4, when the power supply is turned on and the power supply VDD1 rises from 0V, the drain current of the MOS transistor M1 that is turned on by the high-level output of the comparator 65 flows through the resistor R2 while the reference voltage VREF is less than the reference voltage Vr. Then, the voltage at the connection point A rises and the MOS transistor M7 is turned on, the source current of the MOS transistor M7 flows through the resistor R2, and the voltage at the connection point B rises.

ＭＯＳトランジスタＭ７のソース電流はＭＯＳトランジスタＭ６のドレイン電流であるので、ＭＯＳトランジスタＭ６とカレントミラー構成のＭＯＳトランジスタＭ１０のドレイン電流はＭＯＳトランジスタＭ６のドレイン電流に比例した値となる。ＭＯＳトランジスタＭ１０のドレイン電流が流れることで、接続点Ｃの電圧Ｖｃは（３）式で表される。   Since the source current of the MOS transistor M7 is the drain current of the MOS transistor M6, the drain current of the MOS transistor M6 and the MOS transistor M10 having the current mirror configuration has a value proportional to the drain current of the MOS transistor M6. When the drain current of the MOS transistor M10 flows, the voltage Vc at the connection point C is expressed by equation (3).

ＭＯＳトランジスタＭ１２のドレイン電流は接続点Ｃの電圧Ｖｃに基づく値となり、このドレイン電流がＭＯＳトランジスタＭ１３，Ｍ１４を流れることで基準電圧発生部７２は端子７３から基準電圧ＶＲＥＦを出力する。   The drain current of the MOS transistor M12 has a value based on the voltage Vc at the connection point C. When this drain current flows through the MOS transistors M13 and M14, the reference voltage generator 72 outputs the reference voltage VREF from the terminal 73.

ＭＯＳトランジスタＭ１４のドレイン電流はＭＯＳトランジスタＭ１５のドレイン電流となり、ＭＯＳトランジスタＭ１５，Ｍ３がカレントミラー構成のため、ＭＯＳトランジスタＭ３のドレインにはＭＯＳトランジスタＭ１５のドレイン電流に応じた電流が流れる。更に、ＭＯＳトランジスタＭ２，Ｍ４がカレントミラー構成のため、ＭＯＳトランジスタＭ４のドレインにはＭＯＳトランジスタＭ３のドレイン電流に応じた電流が流れる。   The drain current of the MOS transistor M14 becomes the drain current of the MOS transistor M15. Since the MOS transistors M15 and M3 have a current mirror configuration, a current corresponding to the drain current of the MOS transistor M15 flows through the drain of the MOS transistor M3. Furthermore, since the MOS transistors M2 and M4 have a current mirror configuration, a current corresponding to the drain current of the MOS transistor M3 flows through the drain of the MOS transistor M4.

こののち、基準電圧ＶＲＥＦが参照電圧Ｖｒ以上となりＭＯＳトランジスタＭ１がオフしても、ＭＯＳトランジスタＭ４のドレイン電流により接続点Ａの電圧が低下することはなく、接続点Ｂの電圧がＭＯＳトランジスタＭ５にフィードバックされることで接続点Ａの電圧は所定電圧にほぼ固定され、ＭＯＳトランジスタＭ６，Ｍ１０のドレイン電流はほぼ一定となる。   Thereafter, even if the reference voltage VREF becomes equal to or higher than the reference voltage Vr and the MOS transistor M1 is turned off, the drain current of the MOS transistor M4 does not lower the voltage at the connection point A, and the voltage at the connection point B is applied to the MOS transistor M5. By feeding back, the voltage at the connection point A is substantially fixed to a predetermined voltage, and the drain currents of the MOS transistors M6 and M10 are substantially constant.

更に、電源ＶＤＤ１の瞬断などにより基準電圧ＶＲＥＦが参照電圧Ｖｒ未満となった場合には、コンパレータ６５の出力によりＭＯＳトランジスタＭ１がオンするため、基準電圧ＶＲＥＦを所定の電圧（例えば２．０Ｖ）に復帰することができる。   Further, when the reference voltage VREF becomes lower than the reference voltage Vr due to a momentary interruption of the power supply VDD1, the MOS transistor M1 is turned on by the output of the comparator 65, so that the reference voltage VREF is set to a predetermined voltage (eg, 2.0V). Can return to.

図５に、図２の端子４５における電源ＶＤＤ１の電圧とレギュレータ回路４７の出力電圧の関係を示す。ここでは、基準電圧回路４６においてＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎを用いてクランプを行った場合に、電源ＶＤＤ１を最大定格３０Ｖまで上げても基準電圧回路４６が保護され、レギュレータ回路４７の出力電圧が５Ｖで安定していることを示している。   FIG. 5 shows the relationship between the voltage of the power supply VDD1 at the terminal 45 in FIG. 2 and the output voltage of the regulator circuit 47. Here, when clamping is performed using the MOS transistors M11-1 to M11-n in the reference voltage circuit 46, the reference voltage circuit 46 is protected even if the power supply VDD1 is raised to the maximum rating of 30V, and the output of the regulator circuit 47 It shows that the voltage is stable at 5V.

なお、電圧をクランプするＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎが占めるチップ面積は、従来のｎｐｎ型バイポーラトランジスタ２１が占めるチップ面積よりわずかに大きい程度であり、ＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎを使用することで、高耐圧チップ４１の面積が大型化することはほとんどない。   Note that the chip area occupied by the MOS transistors M11-1 to M11-n for clamping the voltage is slightly larger than the chip area occupied by the conventional npn bipolar transistor 21, and the MOS transistors M11-1 to M11-n are By using it, the area of the high breakdown voltage chip 41 is hardly increased.

３０ 親機
３１ 電源信号線
３２−１〜３２−ｎ 子機
４１ 高耐圧チップ
４２ マイクロコンピュータ
４３ ベースチップ
４４ 監視センサ
４６ 基準電圧回路
４７ レギュレータ回路
４８ 受信回路
４９ 送信回路
６０ 定電流源部
６１、６４ 起動部
６２ 電流供給部
６３ 電流安定化部
６５ コンパレータ
６６ 直流電源
７０ 基準電圧発生部
７１ クランプ部
７２ 基準電圧発生部
Ｃ１ キャパシタ
Ｍ１〜Ｍ１５ ＭＯＳトランジスタ
Ｒ１，Ｒ２ 抵抗
30 Master Unit 31 Power Signal Lines 32-1 to 32-n Slave Unit 41 High Voltage Chip 42 Microcomputer 43 Base Chip 44 Monitor Sensor 46 Reference Voltage Circuit 47 Regulator Circuit 48 Receiver Circuit 49 Transmit Circuit 60 Constant Current Source 61, 64 Start-up unit 62 Current supply unit 63 Current stabilization unit 65 Comparator 66 DC power supply 70 Reference voltage generation unit 71 Clamp unit 72 Reference voltage generation unit C1 Capacitor M1 to M15 MOS transistors R1, R2 Resistance

Claims (4)

第１の電圧である電源を供給されて定電流を発生する定電流部と、
前記定電流部で発生された定電流を供給されて前記第１の電圧より低い第２の電圧を発生し、前記第１の電圧の電源を前記第２の電圧にクランプするクランプ部と、
前記クランプ部でクランプされた電源を供給されて基準電圧を発生する基準電圧発生部と、を有し、
前記クランプ部は、ゲートとドレインに接続され縦型接続された複数段のＭＯＳトランジスタである、
ことを特徴とする半導体集積回路。 A constant current unit that is supplied with a power source that is a first voltage and generates a constant current;
A clamp unit that is supplied with a constant current generated by the constant current unit to generate a second voltage lower than the first voltage, and clamps a power source of the first voltage to the second voltage;
A reference voltage generating unit that is supplied with power clamped by the clamp unit and generates a reference voltage;
The clamp part is a multi-stage MOS transistor connected to the gate and drain and connected vertically.
A semiconductor integrated circuit. 請求項１記載の半導体集積回路において、
前記定電流部は、
電流を安定化して前記定電流を出力する電流安定化部と、
前記第１の電圧である電源の投入からの一定期間に前記第１の電圧である電源を前記電流安定化部に供給する第１の起動部と、
前記基準電圧発生部に流れる電流に応じた電流を前記電流安定化部に供給する電流供給部と、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The constant current section is
A current stabilizing unit for stabilizing the current and outputting the constant current;
A first activation unit that supplies the current stabilizing unit with the power source that is the first voltage for a certain period after the power source that is the first voltage is turned on;
A current supply unit that supplies a current according to a current flowing through the reference voltage generation unit to the current stabilization unit;
A semiconductor integrated circuit comprising: 請求項１記載の半導体集積回路において、
前記定電流部は、
電流を安定化して前記定電流を出力する電流安定化部と、
前記基準電圧発生部で発生した基準電圧が所定の参照電圧未満であるとき前記第１の電圧である電源を前記電流安定化部に供給する第２の起動部と、
前記基準電圧発生部に流れる電流に応じた電流を前記電流安定化部に供給する電流供給部と、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
The constant current section is
A current stabilizing unit for stabilizing the current and outputting the constant current;
A second starting unit that supplies a power source that is the first voltage to the current stabilizing unit when a reference voltage generated by the reference voltage generating unit is less than a predetermined reference voltage;
A current supply unit that supplies a current according to a current flowing through the reference voltage generation unit to the current stabilization unit;
A semiconductor integrated circuit comprising: 請求項１乃至３のいずれか１項記載の半導体集積回路において、
前記基準電圧発生部は、
前記クランプ部でクランプされた電源をソースに供給され、ゲート及びドレインを前記基準電圧の出力端子に接続されたディプレッション型の第１のＭＯＳトランジスタと、
前記基準電圧の出力端子にゲート及びドレインを接続されたエンハンスメント型の第２のＭＯＳトランジスタと、
を有することを特徴とする半導体集積回路。 The semiconductor integrated circuit according to any one of claims 1 to 3,
The reference voltage generator is
A depletion-type first MOS transistor in which a power source clamped by the clamp unit is supplied to a source, and a gate and a drain are connected to an output terminal of the reference voltage;
An enhancement-type second MOS transistor having a gate and a drain connected to an output terminal of the reference voltage;
A semiconductor integrated circuit comprising:
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