JP2013065752A - Semiconductor device and manufacturing method of the same - Google Patents
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Abstract
Description
本発明は、半導体装置及びその製造方法に関し、特に、逆耐圧性能を備え、電力変換装置などに使用される半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having reverse breakdown voltage performance and used for a power converter and the like and a manufacturing method thereof.
電力変換装置においては、装置の小型化、軽量化、高効率化、高速応答化、低コスト化を図るため、電解コンデンサや直流リアクトルなどで構成される直流平滑回路に代え、マトリックスコンバータなどに代表されるように、直接変換型電力変換回路を採用した装置が開発され、実用化に至っている。直接変換回路では双方向の電流遮断が可能なスイッチが必要であるが、汎用の半導体スイッチ素子は逆印加電圧に対する耐圧（逆耐圧）を持たない。そのため、逆耐圧を担うダイオードとの組み合わせなどにより双方向スイッチを機能させることも可能であるが、それでは回路構成が複雑になってしまい、電圧損失の原因ともなる。そこで逆耐圧性能を有する逆阻止型の半導体素子の開発が要望されている（非特許文献１参照）。 In power converters, in order to reduce the size, weight, efficiency, speed response, and cost of equipment, instead of DC smoothing circuits composed of electrolytic capacitors and DC reactors, representatives are matrix converters. As described above, a device employing a direct conversion type power conversion circuit has been developed and put into practical use. The direct conversion circuit requires a switch capable of bidirectional current interruption, but a general-purpose semiconductor switch element does not have a withstand voltage (reverse withstand voltage) against a reverse applied voltage. For this reason, it is possible to make the bidirectional switch function in combination with a diode that bears a reverse breakdown voltage, but this complicates the circuit configuration and causes voltage loss. Therefore, development of a reverse blocking semiconductor element having reverse breakdown voltage performance has been demanded (see Non-Patent Document 1).
ここで、逆阻止型の半導体素子の構造上の特徴を、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）（以下、ＩＧＢＴという。）を例に、図を参照しながら説明する。 Here, the structural characteristics of the reverse blocking semiconductor element will be described with reference to the drawings, taking an insulated gate bipolar transistor (IGBT) (hereinafter referred to as IGBT) as an example.
図１１には従来型のＩＧＢＴの要部断面図を示す。このＩＧＢＴについて説明すると、高比抵抗のｎ形半導体基板の第一主面１１５にｐベース領域１０２が選択的に複数形成され、裏面側の第二主面１１６にｐコレクタ層１０３が形成されている。ｐベース領域１０２とｐコレクタ層１０３とによって前記半導体基板の厚み方向において挟まれた領域がもともと半導体基板でもあるｎベース領域１０１である。矢印で示す活性領域１１４におけるｐベース領域１０２内の表面層には選択的にｎエミッタ領域１０４が形成されている。この活性領域１１４の外側には矢印で示すプレーナ形ｐｎ接合表面の耐圧構造の一種であるガードリング構造１１３が形成され、このＩＧＢＴの順方向阻止耐圧を確保している。点線１１８は順方向電圧印加時のｎベース側空乏層を示している。このガードリング構造１１３は、第一主面内で前記活性領域１１４の外側にあって、ｎ形半導体基板の表面層にリング状に形成されるｐ端部領域１１１、酸化膜１１２および金属膜１２４等を組み合わせて作られる。ｎエミッタ領域１０４とｎベース領域１０１に挟まれたｐベース領域１０２の表面と、複数のｐベース領域１０２間のｎベース領域１０１の表面とにはゲート酸化膜１０５を介してそれぞれゲート電極１０６が形成される。ｎエミッタ領域１０４表面にエミッタ電極１０８、ｐコレクタ層１０３表面にはコレクタ電極１０９がそれぞれ被覆される。エミッタ電極１０８とゲート電極１０６との層間には絶縁膜１０７が設けられている。 FIG. 11 is a cross-sectional view of a main part of a conventional IGBT. The IGBT will be described. A plurality of p base regions 102 are selectively formed on the first main surface 115 of the high resistivity n-type semiconductor substrate, and a p collector layer 103 is formed on the second main surface 116 on the back surface side. Yes. A region sandwiched between the p base region 102 and the p collector layer 103 in the thickness direction of the semiconductor substrate is an n base region 101 which is also a semiconductor substrate. An n emitter region 104 is selectively formed in a surface layer in the p base region 102 in the active region 114 indicated by an arrow. A guard ring structure 113, which is a kind of breakdown voltage structure of the planar pn junction surface indicated by an arrow, is formed outside the active region 114, and the forward blocking breakdown voltage of the IGBT is ensured. A dotted line 118 indicates the n base side depletion layer when a forward voltage is applied. This guard ring structure 113 is outside the active region 114 in the first main surface and is formed in a ring shape on the surface layer of the n-type semiconductor substrate, p-end region 111, oxide film 112 and metal film 124. Etc. are combined. Gate electrodes 106 are respectively formed on the surface of the p base region 102 sandwiched between the n emitter region 104 and the n base region 101 and the surface of the n base region 101 between the plurality of p base regions 102 via the gate oxide film 105. It is formed. The surface of the n emitter region 104 is covered with an emitter electrode 108, and the surface of the p collector layer 103 is covered with a collector electrode 109. An insulating film 107 is provided between the emitter electrode 108 and the gate electrode 106.
従来型のＩＧＢＴは、エミッタをグラウンド電位としコレクタを負電位とする逆バイアスが加えられることを前提としないため、ウェハから半導体チップの切り出し（ダイシング）を行って形成されたダイシング面１２５は、特別な処理が施されておらず、結晶ひずみが大きく結晶欠陥密度が高い。このため逆バイアス印加時には、裏面ｐｎ接合から空乏層１１７、すなわち高電界領域が拡がり、ダイシング面１２５にも達するので、結晶欠陥で絶えず発生しているキャリヤ（図中Ａで示す領域に発生している）が電界により輸送されて大きな漏れ電流となり、十分な逆耐圧が得られない。 Since the conventional IGBT does not assume that a reverse bias is applied with the emitter as the ground potential and the collector as the negative potential, the dicing surface 125 formed by cutting out the semiconductor chip from the wafer (dicing) Is not processed, crystal strain is large and crystal defect density is high. For this reason, when a reverse bias is applied, the depletion layer 117, that is, the high electric field region expands from the back surface pn junction and reaches the dicing surface 125, so that carriers that are constantly generated by crystal defects (generated in the region indicated by A in the figure). However, it is transported by an electric field, resulting in a large leakage current, and a sufficient reverse breakdown voltage cannot be obtained.
図１２には逆阻止型のＩＧＢＴの要部断面図を示す。この逆阻止型ＩＧＢＴについて、従来型のＩＧＢＴとの比較において説明すると、その違いは、ダイシング面１２５に通じる半導体チップの側面に、裏面側の第二主面１１６に形成されたｐコレクタ層１０３と、ｎ形半導体基板の表面層に形成されたｐ端部領域１１１とをつなぐように、ｐ分離層１２０が形成されていることにある。これにより、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させることができ、順阻止能力と同等の逆阻止能力が得られる。 FIG. 12 shows a cross-sectional view of the main part of a reverse blocking IGBT. The reverse blocking IGBT will be described in comparison with a conventional IGBT. The difference is that the p collector layer 103 formed on the second main surface 116 on the back surface is formed on the side surface of the semiconductor chip leading to the dicing surface 125. The p isolation layer 120 is formed so as to connect the p end region 111 formed on the surface layer of the n-type semiconductor substrate. Thereby, the pn junction that maintains the reverse breakdown voltage can be extended from the back surface to the front surface of the semiconductor chip, and the reverse blocking capability equivalent to the forward blocking capability is obtained.
上記分離層の形成方法としては、例えば、ウェハ表面からボロンソースを塗布し、マスク酸化膜の開口部から熱処理にてボロンをウェハ裏面に向けて数百μｍ程度の深さまで拡散し、当該ボロンがウェハ中に不純物として拡散することにより形成された分離層がウェハ裏面に現れるように研削した後に、その分離層の中央部分でダイシングして半導体チップとして切り出すなどの方法がある。この方法によれば、ウェハの前処理の一工程として分離層を形成することができる。図１２は、そのようにして形成された分離層の構造が示される。 As a method for forming the separation layer, for example, a boron source is applied from the wafer surface, and boron is diffused from the opening of the mask oxide film to a depth of about several hundred μm toward the back surface of the wafer by heat treatment. There is a method in which a separation layer formed by diffusing as an impurity in a wafer is ground so that it appears on the back surface of the wafer, and then diced at the central portion of the separation layer and cut out as a semiconductor chip. According to this method, the separation layer can be formed as one step of wafer pretreatment. FIG. 12 shows the structure of the separation layer thus formed.
しかしながら、ウェハ表面から不純物としてボロンをウェハ裏面に向けて数百μｍ程度の深さまで拡散するためには、高温、長時間の拡散処理を必要とする。また、マスク酸化膜としては、長時間のボロン拡散に耐えるようにするため良質で厚い酸化膜が必要となるので、この酸化膜の形成の面でも生産性が悪い。更に、ボロン拡散はマスク酸化膜の開口部からウェハ内にほぼ等方的に進行するため、例えば深さ方向に２００μｍのボロン拡散を行う場合、横方向にもボロンは１８０μｍ程度拡散されてしまうため、分離層の半導体チップに占める占有割合が大きくなりデバイスピッチやチップサイズの縮小に対しての弊害となる。 However, in order to diffuse boron as an impurity from the wafer surface toward the back surface of the wafer to a depth of about several hundred μm, a high temperature and long time diffusion treatment is required. Further, as the mask oxide film, a high-quality and thick oxide film is required to withstand long-time boron diffusion, so that productivity is poor in terms of formation of this oxide film. Further, since boron diffusion proceeds substantially isotropically from the opening of the mask oxide film into the wafer, for example, when performing 200 μm boron diffusion in the depth direction, boron is diffused by about 180 μm also in the lateral direction. As a result, the occupation ratio of the separation layer in the semiconductor chip increases, which is a detrimental effect on device pitch and chip size reduction.
このような問題に対して、ウェハの概形を保ったままの状態で半導体チップの側面となるべき面を形成し、これにイオンビーム照射によるイオン注入・アニール処理を行って分離層を形成する方法が提案されている。ドーズ量の精密制御が可能なイオンビーム照射による方法によれば、不純物の分布や導入量が一様な拡散深さの浅い分離層を形成できるので、分離層の層厚さを厚く形成しなくても、半導体装置に十分な逆耐圧性能を与えることができる。よって、導入する不純物の拡散時間の短縮を図れる。また、半導体チップに占める分離層の占有割合を小さくでき、デバイスピッチやチップサイズの縮小につながる。 For such problems, a surface to be a side surface of the semiconductor chip is formed while maintaining the rough shape of the wafer, and ion separation / annealing treatment by ion beam irradiation is performed on this to form a separation layer. A method has been proposed. According to the ion beam irradiation method capable of precise control of the dose amount, a shallow separation layer with a uniform diffusion distribution and introduction amount can be formed, so that the separation layer does not need to be thick. However, sufficient reverse breakdown voltage performance can be given to the semiconductor device. Therefore, the diffusion time of the introduced impurity can be shortened. In addition, the occupation ratio of the separation layer in the semiconductor chip can be reduced, leading to a reduction in device pitch and chip size.
例えば、特許文献１には、アルカリ溶液によるシリコンの湿式異方性エッチングにより、ウェハ上に５５℃の傾斜角をもった（１１１）面方位の結晶面を露出させ、このダメージレスな斜面に対して上方からイオンビーム照射によるイオン注入・アニール処理を行って分離層を形成する方法が開示されている。 For example, Patent Document 1 discloses that a (111) -oriented crystal plane having an inclination angle of 55 ° C. is exposed on a wafer by wet anisotropic etching of silicon with an alkaline solution. A method of forming an isolation layer by performing ion implantation / annealing treatment by ion beam irradiation from above is disclosed.
また、特許文献２には、ウェハをダイシングテープを介して支持台に固定して、断面形状がＶ字型もしくは逆台形型のブレードでブレードダイシングして、傾斜角を有するダイシング面を形成し、個片化した半導体チップがダイシングテープに貼り付いた状態で、上方からイオンビーム照射によるイオン注入・アニール処理を行って分離層を形成する方法が開示されている。 In Patent Document 2, a wafer is fixed to a support base via a dicing tape, and blade dicing is performed with a blade having a V-shaped or inverted trapezoidal cross-sectional shape to form a dicing surface having an inclination angle. There is disclosed a method for forming a separation layer by performing ion implantation / annealing treatment by ion beam irradiation from above with a semiconductor chip separated into pieces attached to a dicing tape.
しかしながら、上記特許文献１の方法では、ウェハの深さ方向に湿式異方性エッチングにより結晶面を形成し、その結晶面に分離層を形成するので、これとウェハ裏面に形成したｐコレクタ層とが確実につながるように安全尤度をもって設計しなければならず、デバイスピッチやチップサイズの縮小には限界があった。また、ダイシング工程の前に、半導体チップの側面の構造がほぼ完了した状態となる結果、板厚の薄い部分で半導体チップが連なり連結してウェハの形状を維持している状態となり、板厚の薄い部分の構造強度が弱く、そのウェハの取り扱いが難しいという面があった。よって量産プロセスとしては適さなかった。 However, in the method of Patent Document 1 described above, a crystal plane is formed by wet anisotropic etching in the depth direction of the wafer and a separation layer is formed on the crystal plane. Therefore, it is necessary to design with a safety likelihood so as to be surely connected, and there is a limit in reducing the device pitch and the chip size. In addition, before the dicing process, the structure of the side surface of the semiconductor chip is almost completed, and as a result, the semiconductor chips are connected and connected in a thin portion of the plate thickness to maintain the shape of the wafer. The structural strength of the thin part was weak, and it was difficult to handle the wafer. Therefore, it was not suitable as a mass production process.
上記特許文献２の方法では、ブレードダイシングによりダイシング面を形成するので、そのダメージにより数１０μｍ深さレベルで亀裂が生じている。そのため逆バイアス印加時の漏れ電流を防ぐための分離層の形成には、それ以上の深さにボロン等の不純物を分布させ、活性化させなくてはならず、不純物の拡散に長時間を要するという問題があった。また、ダメージによる亀裂が多量に入っていると不純物の分布や導入量を制御できずに、信頼度高く半導体装置に十分な逆耐圧性能を与えることが難しかった。 In the method of Patent Document 2, since the dicing surface is formed by blade dicing, cracks are generated at a depth level of several tens of μm due to the damage. Therefore, in order to form a separation layer for preventing a leakage current when a reverse bias is applied, it is necessary to distribute and activate impurities such as boron to a depth greater than that, and it takes a long time to diffuse the impurities. There was a problem. In addition, if there are a large number of cracks due to damage, it is difficult to control the distribution and introduction amount of impurities, and it is difficult to provide a semiconductor device with sufficient reverse breakdown voltage performance with high reliability.
上記従来技術に鑑み、本発明の目的は、半導体装置に十分な逆耐圧性能を与えるための不純物の導入を短時間で行なうことができ、デバイスピッチやチップサイズの縮小が図れ、量産プロセスにも適した半導体装置及びその製造方法を提供することにある。 In view of the above prior art, the object of the present invention is to introduce impurities for giving a sufficient reverse breakdown voltage performance to a semiconductor device in a short time, to reduce the device pitch and chip size, and to a mass production process. An object of the present invention is to provide a suitable semiconductor device and a manufacturing method thereof.
上記目的を達成するため、本発明の半導体装置は、半導体チップの側面に逆バイアス印加時の漏れ電流を防ぐための分離層を有する該半導体チップを備えた半導体装置において、前記分離層は、ウェハのダイシングラインに沿ってレーザーを照射して、前記ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成し、そのクラック起点を伸展させることで半導体チップの個片化を行って形成されたダイシング面に、不純物を導入して形成したものであることを特徴とする。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor chip having a separation layer for preventing a leakage current when a reverse bias is applied to a side surface of the semiconductor chip. This is formed by irradiating a laser along the dicing line to form a crack starting point on the surface of the wafer or in a predetermined depth of the wafer, and extending the crack starting point to separate the semiconductor chips. Further, it is formed by introducing impurities into the dicing surface.
本発明の半導体装置によれば、ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成し、そのクラック起点を伸展させることで壁開してダイシング面を形成するので、そのダイシング面は亀裂などのダメージの少ない清浄な面となる。そしてそのダイシング面に対して不純物の導入を行うので、分離層の層厚さを厚く形成しなくても、半導体装置に十分な逆耐圧性能を与えることができる。よって不純物の導入を短時間で行なうことができる。また、半導体チップに占める分離層の占有割合を小さくでき、デバイスピッチやチップサイズの縮小を実現できる。 According to the semiconductor device of the present invention, a crack starting point is formed in the wafer surface or in the wafer at a predetermined depth, and the dicing surface is formed by extending the crack starting point so that the dicing surface is formed. It becomes a clean surface with little damage such as cracks. Since impurities are introduced into the dicing surface, sufficient reverse breakdown voltage performance can be provided to the semiconductor device without forming the separation layer thick. Therefore, the introduction of impurities can be performed in a short time. Further, the occupation ratio of the separation layer in the semiconductor chip can be reduced, and the device pitch and the chip size can be reduced.
本発明の半導体装置においては、前記クラック起点は、前記ウェハの表面又は表面から深さ３０μｍ以内の該ウェハ内に焦点を設定してレーザーを照射して形成されたものであることが好ましい。 In the semiconductor device of the present invention, the crack starting point is preferably formed by irradiating a laser with a focal point set within the wafer or a depth of 30 μm or less from the surface of the wafer.
一方、本発明の半導体装置の製造方法は、半導体チップの側面に逆バイアス印加時の漏れ電流を防ぐための分離層を有する該半導体チップを備えた半導体装置の製造方法において、ウェハのダイシングラインに沿ってレーザーを照射して、前記ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成する工程と、前記クラック起点を伸展させることで半導体チップの個片化を行う工程と、前記半導体チップの個片化を行う工程で形成されたダイシング面に、不純物を導入して分離層を形成する工程とを含むことを特徴とする。 On the other hand, a method for manufacturing a semiconductor device according to the present invention provides a method for manufacturing a semiconductor device having a semiconductor chip having a separation layer for preventing a leakage current when a reverse bias is applied to a side surface of the semiconductor chip. A step of forming a crack starting point on the wafer surface or in a predetermined depth of the wafer by irradiating a laser along the wafer, a step of separating the semiconductor chip by extending the crack starting point, and the semiconductor And a step of forming an isolation layer by introducing impurities into the dicing surface formed in the step of chip-dividing the chip.
本発明の半導体装置の製造方法によれば、ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成し、そのクラック起点を伸展させることで壁開してダイシング面を形成するので、そのダイシング面は亀裂などのダメージの少ない清浄な面となる。そしてそのダイシング面に対して不純物の導入を行うので、分離層の層厚さを厚く形成しなくても、半導体装置に十分な逆耐圧性能を与えることができる。よって不純物の導入を短時間で行なうことができる。また、半導体チップに占める分離層の占有割合を小さくでき、デバイスピッチやチップサイズの縮小を実現できる。 According to the method of manufacturing a semiconductor device of the present invention, a crack starting point is formed in the wafer surface or in the wafer at a predetermined depth, and the crack starting point is extended to open a wall to form a dicing surface. The dicing surface is a clean surface with little damage such as cracks. Since impurities are introduced into the dicing surface, sufficient reverse breakdown voltage performance can be provided to the semiconductor device without forming the separation layer thick. Therefore, the introduction of impurities can be performed in a short time. Further, the occupation ratio of the separation layer in the semiconductor chip can be reduced, and the device pitch and the chip size can be reduced.
本発明の半導体装置の製造方法においては、前記クラック起点を形成する工程において、前記ウェハの表面又は表面から深さ３０μｍ以内の該ウェハ内に焦点を設定してレーザーを照射することが好ましい。 In the method for manufacturing a semiconductor device according to the present invention, it is preferable that, in the step of forming the crack starting point, a laser beam is irradiated with a focal point set within the wafer within a depth of 30 μm from the surface of the wafer or the surface.
本発明の半導体装置の製造方法においては、前記ウェハを弾性支持フィルムに貼付して該フィルムとウェハを挟んで反対側から前記レーザーの照射を行い、前記弾性支持フィルムに貼付した状態の該ウェハへの応力の付加により前記クラック起点を伸展させることが好ましい。 In the method for manufacturing a semiconductor device of the present invention, the wafer is attached to an elastic support film, the laser is irradiated from the opposite side across the film and the wafer, and the wafer attached to the elastic support film is applied. It is preferable to extend the crack starting point by applying a stress of.
これによれば、レーザー照射により生じさせたクラック起点を、ウェハを弾性支持フィルムに貼付した状態のそのウェハへの応力の付加により伸展させ、半導体チップの個片化を行うことができる。また、その弾性支持フィルムを全方位方向又は所定の方位方向に延展することにより、複数整列した半導体チップの隣どうしのダイシング面に、不純物導入のための所望の間隔を設けることができる。そして形成されたダイシング面に対して不純物の導入を行って、ウェハの概形を保ったままの状態で分離層を形成することができる。よって量産プロセスに適している。 According to this, the crack starting point generated by the laser irradiation can be extended by applying stress to the wafer in a state where the wafer is stuck to the elastic support film, so that the semiconductor chips can be separated. Further, by extending the elastic support film in all azimuth directions or in a predetermined azimuth direction, a desired interval for introducing impurities can be provided on the dicing surfaces adjacent to a plurality of aligned semiconductor chips. Then, impurities can be introduced into the formed dicing surface, and the separation layer can be formed while maintaining the rough shape of the wafer. Therefore, it is suitable for mass production processes.
本発明の半導体装置の製造方法においては、前記分離層を形成する工程において、前記弾性支持フィルムに貼付した状態で前記クラック起点を伸展させ該フィルム上に複数整列した半導体チップに対し、その弾性支持フィルムと半導体チップを挟んで反対の上方にステンシルマスクを配し、該ステンシルマスクの孔を通したイオンビーム照射とランプ光照射により、イオン注入とランプアニールとを前記複数整列した半導体チップの所定の位置に同時に行い、前記ダイシング面に不純物を導入して分離層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the separation layer, the crack starting point is extended in a state of being attached to the elastic support film, and the plurality of semiconductor chips aligned on the film are elastically supported. A stencil mask is arranged on the opposite upper side across the film and the semiconductor chip, and ion implantation and lamp annealing are performed by ion beam irradiation and lamp light irradiation through the holes of the stencil mask. It is preferable that the separation layer is formed by introducing impurities into the dicing surface at the same time.
本発明の半導体装置の製造方法においては、前記分離層を形成する工程において、前記弾性支持フィルムに貼付した状態で前記クラック起点を伸展させ該フィルム上に複数整列した半導体チップに対し、その弾性支持フィルムと半導体チップを挟んで反対の上方にステンシルマスクを配し、該ステンシルマスクの孔を通したイオンビーム照射とレーザー照射により、イオン注入とレーザーアニールとを前記複数整列した半導体チップの所定の位置に同時に行い、前記ダイシング面に不純物を導入して分離層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the separation layer, the crack starting point is extended in a state of being attached to the elastic support film, and the plurality of semiconductor chips aligned on the film are elastically supported. A stencil mask is disposed on the opposite upper side across the film and the semiconductor chip, and a predetermined position of the semiconductor chip in which ion implantation and laser annealing are performed by ion beam irradiation and laser irradiation through the holes of the stencil mask. Preferably, the separation layer is formed by introducing impurities into the dicing surface.
本発明の半導体装置の製造方法においては、前記分離層を形成する工程において、前記弾性支持フィルムに貼付した状態で前記クラック起点を伸展させ該フィルム上に複数整列した半導体チップに対し、その弾性支持フィルムと半導体チップを挟んで反対の上方にステンシルマスクを配し、該ステンシルマスクの孔を通したイオンビーム照射により、イオン注入を前記複数整列した半導体チップの所定の位置に行い、その後、前記ステンシルマスクの孔を通したレーザー照射により、レーザーアニールを前記所定の位置と同じ位置に行い、前記ダイシング面に不純物を導入して分離層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the separation layer, the crack starting point is extended in a state of being attached to the elastic support film, and the plurality of semiconductor chips aligned on the film are elastically supported. A stencil mask is disposed on the opposite upper side across the film and the semiconductor chip, and ion implantation is performed at a predetermined position of the plurality of aligned semiconductor chips by ion beam irradiation through the hole of the stencil mask, and then the stencil Preferably, laser annealing is performed at the same position as the predetermined position by laser irradiation through a hole in the mask, and impurities are introduced into the dicing surface to form a separation layer.
本発明の半導体装置の製造方法においては、前記分離層を形成する工程において、前記弾性支持フィルムに貼付した状態で前記クラック起点を伸展させ該フィルム上に複数整列した半導体チップの所定の位置に、その弾性支持フィルムと半導体チップを挟んで反対の上方から所定角度でイオンビーム又はレーザーを照射したときに、支持フィルムが該照射したイオンビーム又はレーザーが、半導体チップの影になって前記支持フィルム照射されないようにして、該所定角度でイオンビーム照射とレーザー照射とを行うことにより、前記ダイシング面に不純物を導入して分離層を形成することが好ましい。 In the method of manufacturing a semiconductor device of the present invention, in the step of forming the separation layer, the crack starting point is extended in a state of being stuck to the elastic support film, and a plurality of semiconductor chips aligned on the film are arranged at predetermined positions. When the ion beam or laser is irradiated at a predetermined angle from the opposite upper side across the elastic support film and the semiconductor chip, the ion beam or laser irradiated by the support film becomes a shadow of the semiconductor chip and the support film is irradiated. In this case, it is preferable to form an isolation layer by introducing impurities into the dicing surface by performing ion beam irradiation and laser irradiation at the predetermined angle.
本発明によれば、半導体装置に十分な逆耐圧性能を与えるための不純物の導入を短時間で行なうことができ、デバイスピッチやチップサイズの縮小が図れ、量産プロセスにも適した半導体装置及びその製造方法を提供することができる。 According to the present invention, it is possible to introduce impurities for giving a sufficient reverse breakdown voltage performance to a semiconductor device in a short time, reduce the device pitch and chip size, and a semiconductor device suitable for a mass production process and its A manufacturing method can be provided.
本発明は、逆バイアス印加時の漏れ電流を防ぐために半導体チップの側面に形成する分離層に関わる発明であり、その分離層の構造及びその形成プロセスに関わる発明である。したがって、逆阻止型ＩＧＢＴなどに好ましく適用され、これに限らずその他の逆阻止型デバイスや双方向型デバイス、または分離層の形成プロセスを伴うＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やバイポーラトランジスタ、ＭＯＳサイリスタなどの半導体デバイスにも適用が可能である。 The present invention relates to an isolation layer formed on a side surface of a semiconductor chip in order to prevent a leakage current when a reverse bias is applied, and relates to a structure of the isolation layer and a formation process thereof. Therefore, the present invention is preferably applied to reverse blocking IGBTs and the like, and is not limited to other reverse blocking devices, bidirectional devices, MOSFETs (Metal-Oxide-Semiconductor Field-Effect Transistors) and bipolars with a separation layer forming process. The present invention can also be applied to semiconductor devices such as transistors and MOS thyristors.
本発明においては、ウェハのダイシングラインに沿ってレーザーを照射して、ウェハの表面又は所定深さのウェハ内にクラック起点を形成し、そのクラック起点を伸展させることで半導体チップの個片化を行い、ダイシング面を形成する。以下、図１〜図３を参照しつつ説明する。 In the present invention, by irradiating a laser along the wafer dicing line, a crack starting point is formed on the surface of the wafer or in a wafer having a predetermined depth, and the crack starting point is extended to separate the semiconductor chips. To form a dicing surface. Hereinafter, a description will be given with reference to FIGS.
図１には、典型的なウェハを表面層側から見た平面図を示す。このウェハ１には、その表面層に、エミッタ層、エミッタ電極、ゲート電極、それらを囲うように形成されたガードリング構造の耐圧部などからなる半導体チップの素子構造が複数作り込まれており（図示せず）、半導体チップの素子構造を覆うようにパッシベーション膜２が形成されている。半導体チップの素子構造の中央部分には、後の工程でワイヤボンディング配線するための電極パッドが設けられており、その部分にはパッシベーション膜が形成されていない。一方、後の工程で半導体チップを切り出すときにパッシベーション膜の剥離やダストの原因になることから、半導体チップのチップ間に相当する隙間領域にも、パッシベーション膜が形成されていない。よって図１では、パッシベーション膜２が、個々の半導体チップに対応する領域を覆うようにして、複数の窓枠模様をなすタイルパターンのように表わされている。 FIG. 1 shows a plan view of a typical wafer as viewed from the surface layer side. The wafer 1 has a plurality of semiconductor chip element structures formed on its surface layer, including an emitter layer, an emitter electrode, a gate electrode, a pressure-resistant portion of a guard ring structure formed so as to surround them ( A passivation film 2 is formed so as to cover the element structure of the semiconductor chip. In the central part of the element structure of the semiconductor chip, an electrode pad for wire bonding wiring in a later process is provided, and no passivation film is formed in that part. On the other hand, when a semiconductor chip is cut out in a later process, the passivation film is peeled off or dust is generated. Therefore, the passivation film is not formed in a gap region corresponding to the chips of the semiconductor chip. Therefore, in FIG. 1, the passivation film 2 is represented as a tile pattern that forms a plurality of window frame patterns so as to cover regions corresponding to individual semiconductor chips.
一般に、半導体チップの切り出しは、例えば図１中に示すダイシングライン３に沿ってウェハを切断することにより行うことができる。個片化した半導体チップがバラバラにならないようウェハをダイシングテープ等の粘着フィルムに貼付して支持台に固定したうえ、ダイシングブレードやレーザー照射などを利用してウェハを切断することができる。ところが、半導体チップを切り出すことが目的の場合には、ダイシング面として亀裂などのダメージの少ない清浄な面を形成する必要性に欠け、そのために特別に切断の条件を整えることは行われていなかった。 In general, semiconductor chips can be cut out by cutting a wafer along a dicing line 3 shown in FIG. The wafer can be cut using a dicing blade, laser irradiation, or the like after being attached to an adhesive film such as a dicing tape and fixed to a support base so that the separated semiconductor chips do not fall apart. However, when the purpose is to cut out a semiconductor chip, it is not necessary to form a clean surface with little damage such as cracks as a dicing surface, and therefore no special cutting conditions have been prepared. .
本発明においては、ウェハのダイシングラインに沿ってレーザーを照射して、ウェハの表面又は所定深さのウェハ内にクラック起点を形成する。このクラック起点は、照射するレーザーが焦点を結ぶ位置付近に生じる微小ダメージであり、シリコンウェハのような単結晶の脆性材料では、このクラック起点が壁開のきっかけとなり、伸展し、亀裂などのダメージの少ない清浄な壁開面が得られる。 In the present invention, a laser is irradiated along the dicing line of the wafer to form a crack starting point on the surface of the wafer or in a wafer having a predetermined depth. This crack starting point is a minute damage that occurs near the position where the irradiated laser is focused, and in the case of a single crystal brittle material such as a silicon wafer, this crack starting point triggers the opening of the wall, and it causes damage such as cracks. A clean wall open surface with a small amount can be obtained.
図２には、ウェハの表面に焦点を設定してレーザーを照射して形成されたクラック起点が伸展する様子を、ウェハ断面上に模式的に表わす。まず、レンズ４を介してウェハ１の表面で焦点を結ぶようにレーザー５を照射して、ウェハ１の表面付近にクラック起点６を形成する（図２ａ）。このクラック起点６は、レーザー照射をダイシングラインに沿って走査することにより、ダイシングラインの全体にわたって形成されている。クラック起点６が形成されたウェハ１に応力を付加することによって、クラック起点６を起点として壁開７が進行し、これによりウェハ１の表面に対して垂直方向にクラック起点６を伸展させることができる（図２ｂ，ｃ）。 FIG. 2 schematically shows on the wafer cross section how a crack starting point formed by setting a focal point on the surface of the wafer and irradiating a laser beam extends. First, a laser 5 is irradiated through the lens 4 so as to focus on the surface of the wafer 1 to form a crack starting point 6 near the surface of the wafer 1 (FIG. 2a). The crack starting point 6 is formed over the entire dicing line by scanning the laser irradiation along the dicing line. By applying a stress to the wafer 1 on which the crack starting point 6 is formed, the wall opening 7 proceeds from the crack starting point 6, thereby extending the crack starting point 6 in a direction perpendicular to the surface of the wafer 1. (Fig. 2b, c).
ウェハに応力を付加する方法については、特に制限されるものではなく、ウェハに超音波をかけたり、ＳＵＳ治具、Ａｌ治具などの治具で叩いたりするなどの物理的な刺激により、クラック起点を伸展させることが可能である。また、ウェハを、弾性支持フィルムに粘着剤を介して貼付して、そのフィルムとウェハを挟んで反対側からレーザー照射を行った後、ウェハを貼付した状態の弾性支持フィルムを湾曲することにより、ウェハに応力を付加し、クラック起点を伸展させることもできる。更に、ウェハを、延伸性を有する弾性支持フィルムに粘着剤を介して貼付して、そのフィルムとウェハを挟んで反対側からレーザー照射を行った後、ウェハを貼付した状態の弾性支持フィルムを全方位方向又は所定の方位方向に延展することにより、ウェハに応力を付加し、クラック起点を伸展させることもできる。以上の方法を組み合わせて、ウェハに応力を付加してもよい。最終的に、上記図１に示すようなウェハ１のダイシング領域全体にわたって、ウェハ１が垂直方向に切断されて、ウェハ１から半導体チップが個片化し、その半導体チップの側面にはダイシング面８が形成される（図２ｄ）。 The method of applying stress to the wafer is not particularly limited, and cracks are caused by physical stimulation such as applying ultrasonic waves to the wafer or hitting with a jig such as a SUS jig or Al jig. It is possible to extend the starting point. In addition, by sticking the wafer to the elastic support film via an adhesive, and performing laser irradiation from the opposite side across the film and the wafer, by curving the elastic support film in a state of attaching the wafer, Stress can be applied to the wafer to extend the crack starting point. Further, the wafer is attached to an elastic support film having stretchability through an adhesive, and the laser irradiation is performed from the opposite side across the film and the wafer, and then the elastic support film in a state where the wafer is attached is completely removed. By extending in the azimuth direction or a predetermined azimuth direction, stress can be applied to the wafer and the crack starting point can be extended. A stress may be applied to the wafer by combining the above methods. Finally, the wafer 1 is cut in the vertical direction over the entire dicing area of the wafer 1 as shown in FIG. 1, and semiconductor chips are separated from the wafer 1, and a dicing surface 8 is formed on the side surface of the semiconductor chip. Formed (FIG. 2d).
図３には、ウェハの表面から深さ１５μｍのウェハ内に焦点を設定してレーザーを照射して形成されたクラック起点が伸展する様子を、ウェハ断面上に模式的に表わす。まず、レンズ４を介してウェハ１の表面から深さ１５μｍで焦点を結ぶようにレーザー５を照射して、ウェハ１の表面から深さ１５μｍ付近にクラック起点６を形成する（図３ａ）。このクラック起点６は、レーザー照射をダイシングラインに沿って走査することにより、ダイシングラインの全体にわたって形成されている。クラック起点６が形成されたウェハ１に応力を付加することによって、クラック起点６を起点として壁開７が進行し、これによりウェハ１の表面に対して垂直方向にクラック起点６を伸展させることができる（図３ｂ，ｃ）。ウェハに応力を付加する方法については、特に制限されるものではなく、上記と同様のものが例示できる。最終的に、上記図１に示すようなウェハ１のダイシング領域全体にわたって、ウェハ１が垂直方向に切断されて、ウェハ１から半導体チップが個片化し、その半導体チップの側面にはダイシング面８が形成される（図３ｄ）。 FIG. 3 schematically shows on the wafer cross section how the crack starting point formed by setting the focal point in the wafer having a depth of 15 μm from the surface of the wafer and irradiating the laser is extended. First, a laser beam 5 is irradiated through the lens 4 so as to focus at a depth of 15 μm from the surface of the wafer 1 to form a crack starting point 6 near the depth of 15 μm from the surface of the wafer 1 (FIG. 3a). The crack starting point 6 is formed over the entire dicing line by scanning the laser irradiation along the dicing line. By applying a stress to the wafer 1 on which the crack starting point 6 is formed, the wall opening 7 proceeds from the crack starting point 6, thereby extending the crack starting point 6 in a direction perpendicular to the surface of the wafer 1. (Fig. 3b, c). The method of applying stress to the wafer is not particularly limited, and examples similar to the above can be given. Finally, the wafer 1 is cut in the vertical direction over the entire dicing area of the wafer 1 as shown in FIG. 1, and semiconductor chips are separated from the wafer 1, and a dicing surface 8 is formed on the side surface of the semiconductor chip. Formed (FIG. 3d).
上記クラック起点は、照射するレーザーが焦点を結ぶ位置付近に生じる微小ダメージ（結晶性の乱れ）であり、微小ダメージの拡がりの程度は長径にして２０〜５０μｍ程度である。亀裂などのダメージの少ない清浄なダイシング面を得るためには、照射するレーザーがこのクラック起点以外に余計なダメージをウェハに与えないようにする必要がある。また、後述する実施例で示されるように、クラック起点を形成する際に照射するレーザーの焦点位置が、レーザーを照射するウェハの表面側からみて深すぎると、清浄なダイシング面が得にくく、分離層の形成に悪影響が出る。これは、レーザー照射で急加熱・急冷却を起こして結晶性が悪くなる領域が、逆バイアス印加時に漏れ電流が発生する領域（図１１中Ａで示す領域参照）にまで拡がってしまうためであると考えられる。したがって、本発明においては、そのクラック起点は、ウェハの表面又は表面から深さ３０μｍ以内のウェハ内に焦点を設定してレーザーを照射することにより形成することが好ましい。 The crack starting point is minute damage (crystallinity disorder) generated in the vicinity of the position where the laser to be irradiated focuses. The degree of spread of the minute damage is about 20 to 50 μm in the long diameter. In order to obtain a clean dicing surface with little damage such as cracks, it is necessary to prevent the laser to be irradiated from causing extra damage to the wafer other than the crack starting point. Also, as shown in the examples described later, if the focal position of the laser irradiated when forming the crack starting point is too deep when viewed from the surface side of the wafer irradiated with the laser, it is difficult to obtain a clean dicing surface and separation The layer formation is adversely affected. This is because the region where crystallinity deteriorates due to rapid heating / cooling by laser irradiation extends to a region where a leakage current occurs when a reverse bias is applied (see the region indicated by A in FIG. 11). it is conceivable that. Therefore, in the present invention, the crack starting point is preferably formed by irradiating a laser beam with a focal point set within the wafer surface or a wafer within a depth of 30 μm from the surface.
また、図４に示すように、ウェハ（例えばＳｉ）に対するレーザーの透過スペクトルをみると、波長１．１μｍの付近で透過スペクトルは激変し、波長１．１μｍ以下ではほぼ透過せず、波長１．１μｍ以上では透過率が２０％程度であることが分かる。そこで、波長１．１μｍ以下のレーザーを照射する場合には、ウェハへのダメージを最小限に抑えるために、その焦点をウェハの表面に設定することが好ましい。また、波長１．１μｍ以上のレーザーを照射する場合には、急加熱・急冷却を起こして結晶性が悪くなる領域が、逆バイアス印加時に漏れ電流が発生する領域（図１１中Ａで示す領域参照）にまで拡がるのを避けつつ、ウェハ内にクラック起点を形成してその後の個片化を確実にするために、その焦点をウェハの表面から深さ３０μｍ以内の該ウェハ内に設定することが好ましい。 Further, as shown in FIG. 4, when the transmission spectrum of the laser with respect to the wafer (for example, Si) is seen, the transmission spectrum changes drastically in the vicinity of the wavelength of 1.1 μm, and hardly transmits at the wavelength of 1.1 μm or less. It can be seen that the transmittance is about 20% at 1 μm or more. Therefore, when irradiating a laser having a wavelength of 1.1 μm or less, it is preferable to set the focal point on the surface of the wafer in order to minimize damage to the wafer. When a laser having a wavelength of 1.1 μm or more is irradiated, a region where crystallinity deteriorates due to rapid heating / cooling is a region where leakage current occurs when reverse bias is applied (region indicated by A in FIG. 11). The focal point is set within the wafer within a depth of 30 μm from the surface of the wafer in order to form a crack starting point in the wafer and to ensure subsequent singulation while avoiding spreading to Is preferred.
照射するレーザーの種類や強度は、ウェハの種類に応じて適宜選択することができる。具体的に、シリコンウェハに対するレーザー照射の好ましい条件としては、以下の条件が挙げられる。 The type and intensity of the laser to be irradiated can be appropriately selected according to the type of wafer. Specifically, preferable conditions for laser irradiation on the silicon wafer include the following conditions.
（Ａ１）シリコン（Ｓｉ）のエネルギーギャップ（１．１２ｅＶ）よりも大きなエネルギーを有するレーザーでその焦点をウェハ表面に設定して、走査する。このときレーザーは、Ｓｉに効率的に吸収される波長である必要があるので、シリコン（Ｓｉ）が吸収するＹＡＧレーザーの第二高調波（５３２ｎｍ）やエキシマーレーザー、もしくは半導体レーザーを使用し、０〜５，０００ｎ秒遅延時間を設けて、その強度を５０〜５００μＪとすることが好ましい。 (A1) The focus is set on the wafer surface with a laser having an energy larger than the energy gap (1.12 eV) of silicon (Si), and scanning is performed. At this time, since the laser needs to have a wavelength that is efficiently absorbed by Si, a second harmonic (532 nm) of an YAG laser absorbed by silicon (Si), an excimer laser, or a semiconductor laser is used. It is preferable that a delay time of ˜5,000 nsec is provided and the strength is 50 to 500 μJ.
（Ａ２）シリコン（Ｓｉ）のエネルギーギャップ（１．１２ｅＶ）よりも小さなエネルギーを有するレーザーでその焦点をウェハ内、好ましくは、レーザーを照射する表面側のウェハ表面から２〜３０μｍの範囲内、より好ましくは、５〜１５μｍの範囲内の所定の深さに設定して、走査する。このときレーザーは、Ｓｉを透過する必要があるので、シリコン（Ｓｉ）が吸収しないＹＡＧレーザーの１．０６４μｍなど赤外域の波長を使用し、０〜５，０００ｎ秒遅延時間を設けて、その強度は、２〜５０μＪとすることが好ましい。 (A2) A laser having an energy smaller than the energy gap (1.12 eV) of silicon (Si) is focused in the wafer, preferably in the range of 2 to 30 μm from the wafer surface on the surface side irradiated with the laser, and more Preferably, scanning is performed with a predetermined depth within a range of 5 to 15 μm. At this time, since the laser needs to pass through Si, an infrared wavelength such as 1.064 μm of YAG laser that is not absorbed by silicon (Si) is used, and a delay time of 0 to 5,000 ns is provided. Is preferably 2 to 50 μJ.
なお、上記クラック起点の形成のために用いるレーザーは、そのスポット径が１−５μｍ程度であることを想定できる。そしてその照射は、ウェハをステージ上で支持し、そのステージを走査して行なうことが好ましい。 In addition, it can be assumed that the laser used for forming the crack starting point has a spot diameter of about 1 to 5 μm. The irradiation is preferably performed by supporting the wafer on a stage and scanning the stage.
本発明においては、上記のようにして形成したダイシング面に、不純物を導入して分離層を形成する。このとき、量産プロセスのために、ウェハの概形を保ったままの状態でダイシング面に対して不純物の導入を行って分離層を形成することが好ましい。以下、その方法について説明する。 In the present invention, the separation layer is formed by introducing impurities into the dicing surface formed as described above. At this time, for the mass production process, it is preferable to form an isolation layer by introducing impurities into the dicing surface while maintaining the rough shape of the wafer. The method will be described below.
図５には、ウェハから個片化した半導体チップの隣どうしのダイシング面に、不純物導入のための所望の間隔を設け、これに不純物を導入して分離層を形成する手順を、その概略説明図とともに示す。なお、図５の概略説明図はウェハ又は半導体チップの断面像として表わされている。まず、ウェハ１を、エミッタ層、エミッタ電極、ゲート電極、それらを囲うように形成されたガードリング構造の耐圧部などからなる半導体チップの素子構造が形成された表面層１ａを下にして、延伸性を有する弾性支持フィルム９に粘着剤を介して貼付する（Ｓ１）。このとき、ウェハ１の裏面１ｂにはコレクタ層やコレクタ電極は形成されていない。次に、ダイシングラインに沿ったレーザー照射とウェハへの応力の付加により、半導体チップ１０を個片化し、ダイシング面８を形成する（Ｓ２）。次に、延伸性を有する弾性支持フィルム９を全方位方向又は所定の方位方向に延展して、個片化した半導体チップ１０の隣どうしのダイシング面に間隔Ｗを設ける（Ｓ３）。次に、フィルム上に複数整列した半導体チップ１０の裏面及び側面に対して、イオンビーム照射して、不純物を注入する（Ｓ４）。次に、フィルム上に複数整列した半導体チップ１０の裏面及び側面に対して、ランプ光又はレーザーを照射して、注入した不純物の活性化ならびにチップの損傷の回復のための処理（アニール処理）を行う（Ｓ５）。 FIG. 5 schematically shows a procedure for providing a desired interval for introducing impurities on the dicing surfaces adjacent to semiconductor chips separated from the wafer and introducing impurities into the dicing surfaces to form a separation layer. Shown with figure. In addition, the schematic explanatory drawing of FIG. 5 is represented as a cross-sectional image of a wafer or a semiconductor chip. First, the wafer 1 is stretched with a surface layer 1a on which an element structure of a semiconductor chip composed of an emitter layer, an emitter electrode, a gate electrode, a pressure-resistant portion of a guard ring structure formed so as to surround them is formed downward It sticks on the elastic support film 9 which has property through an adhesive (S1). At this time, no collector layer or collector electrode is formed on the back surface 1 b of the wafer 1. Next, the semiconductor chip 10 is separated into pieces by laser irradiation along the dicing line and stress applied to the wafer, and the dicing surface 8 is formed (S2). Next, the elastic support film 9 having stretchability is extended in all azimuth directions or predetermined azimuth directions, and a gap W is provided between dicing surfaces adjacent to the separated semiconductor chips 10 (S3). Next, an impurity is implanted by irradiating the back and side surfaces of the semiconductor chips 10 aligned on the film with an ion beam (S4). Next, the rear surface and the side surface of the semiconductor chip 10 aligned on the film are irradiated with lamp light or laser to activate the implanted impurities and recover the chip damage (annealing process). Perform (S5).
Ｓ４のステップのイオンビーム照射と、Ｓ５のステップのランプ光又はレーザーの照射とは、その照射を適宜角度を変えて行なうことにより、半導体チップ１０の各片の側面及び裏面の全てにいきわたるようにすることができる、また、Ｓ４のステップのイオンビーム照射と、Ｓ５のステップのランプ光又はレーザーの照射とは、同時に行ってもよい。 The ion beam irradiation in step S4 and the lamp light or laser irradiation in step S5 are performed so as to spread over all the side surfaces and the back surface of each piece of the semiconductor chip 10 by appropriately changing the angle. In addition, the ion beam irradiation in step S4 and the lamp light or laser irradiation in step S5 may be performed simultaneously.
Ｓ４のステップのイオンビーム照射では、半導体チップ１０の側面に対して、例えば１×１０１４ｉｏｎｓ／ｃｍ２程度のボロンを注入し、これをＳ５のステップでアニールすることにより、分離層を形成することができる。分離層は、例えば０．１〜３μｍの層状に形成することが好ましい。これにより、比較的薄い層厚さでも半導体装置に十分な逆耐圧性能を与えることができる。そして、不純物の導入をより短時間で行なうことができ、半導体チップに占める分離層の占有割合をより小さくできる。 In the ion beam irradiation of step S4, boron, for example, of about 1 × 10 14 ions / cm 2 is implanted into the side surface of the semiconductor chip 10, and this is annealed in step S5, thereby forming a separation layer. be able to. The separation layer is preferably formed in a layer shape of, for example, 0.1 to 3 μm. Thereby, sufficient reverse breakdown voltage performance can be given to the semiconductor device even with a relatively thin layer thickness. Further, the introduction of impurities can be performed in a shorter time, and the occupation ratio of the separation layer in the semiconductor chip can be further reduced.
また、Ｓ４のステップのイオンビーム照射では、上記と同時に、半導体チップ１０の裏面に対して、例えば１×１０１４ｉｏｎｓ／ｃｍ２程度のボロンを注入し、これをＳ５のステップでアニールすることにより、厚さ０．１〜３μｍの層状にコレクタ層を形成することができる。このコレクタ層の上に更にコレクタ電極を形成することにより、半導体チップのコレクタ層／コレクタ電極構造を形成することができる。例えば、個片化した半導体チップ１０の隣どうしのダイシング面に間隔Ｗを設けるため、延伸性を有する弾性支持フィルム９にかけていた力をなくして、半導体チップ１０を密着した状態に戻し、スパッタ法により電極を形成することができる。そのスパッタ前には、ドライプロセスでウェハ表面の洗浄を行ってもよい。 In the ion beam irradiation of step S4, simultaneously with the above, boron of about 1 × 10 14 ions / cm 2 is implanted into the back surface of the semiconductor chip 10 and annealed in the step of S5. The collector layer can be formed into a layer having a thickness of 0.1 to 3 μm. By further forming a collector electrode on the collector layer, the collector layer / collector electrode structure of the semiconductor chip can be formed. For example, in order to provide a gap W between the dicing surfaces adjacent to the separated semiconductor chips 10, the force applied to the elastic support film 9 having stretchability is eliminated, and the semiconductor chip 10 is returned to a close contact state by sputtering. An electrode can be formed. Prior to the sputtering, the wafer surface may be cleaned by a dry process.
Ｓ５のステップのランプ光によるランプアニールでは、３００〜５００℃の低温アニールの条件で行なうことが好ましい。ランプアニールのための温度条件が３００℃より低いと、不純物の活性化が不十分となる傾向があり、ランプアニールのための温度条件が５００℃より高いと、ウェハを貼り付けているフィルムが熱により融けてしまうおそれがあるため、いずれも好ましくない。 The lamp annealing using the lamp light in step S5 is preferably performed under conditions of low temperature annealing at 300 to 500 ° C. If the temperature condition for lamp annealing is lower than 300 ° C., the activation of impurities tends to be insufficient, and if the temperature condition for lamp annealing is higher than 500 ° C., the film to which the wafer is attached is heated. Neither is preferable because it may melt.
Ｓ５のステップのレーザー照射によるレーザーアニールでは、そのレーザーアニール条件は、ウェハの種類、不純物の注入量、注入材料によって吸収率が変化するために、その都度、最適化することが好ましいが、シリコンウェハに１×１０１４ｉｏｎｓ／ｃｍ２程度のボロンを注入した場合の典型例では、シリコン（Ｓｉ）が吸収するＹＡＧレーザーの第二高調波（５３２ｎｍ）やエキシマーレーザー、もしくは半導体レーザーを使用し、０〜５，０００ｎ秒遅延時間を設けて、その強度を０．２５〜１００μＪとすることが好ましい。 In laser annealing by laser irradiation in step S5, the laser annealing conditions are preferably optimized each time because the absorptance changes depending on the type of wafer, the amount of impurities implanted, and the implantation material. In a typical example in which boron of about 1 × 10 14 ions / cm 2 is implanted into the first, a second harmonic (532 nm) of a YAG laser absorbed by silicon (Si), an excimer laser, or a semiconductor laser is used. It is preferable that a delay time of ˜5,000 nsec is provided and the strength is 0.25 to 100 μJ.
以下、図６〜図９を参照して、ウェハから個片化した半導体チップのダイシング面に不純物を導入して分離層を形成するための更に好ましい態様を説明する。 Hereinafter, with reference to FIGS. 6 to 9, a more preferable aspect for forming an isolation layer by introducing impurities into a dicing surface of a semiconductor chip separated from a wafer will be described.
図６には、ステンシルマスクの孔を通したイオンビーム照射とランプ光照射により、イオン注入とランプアニールとを同時に行う態様を示す。なお、図６の概略説明図は半導体チップの断面像として表わされている。 FIG. 6 shows a mode in which ion implantation and lamp annealing are simultaneously performed by ion beam irradiation and lamp light irradiation through a hole of a stencil mask. 6 is represented as a cross-sectional image of the semiconductor chip.
図６ａには、上記に説明した図５のＳ３に相当する状態、すなわち、ウェハを、素子構造が形成されている表面層を下にして、粘着剤付きフィルム（延伸性を有する弾性支持フィルム）に粘着剤を介して貼付し、その状態でレーザー照射によるクラック起点を伸展させて、半導体チップの個片化を行い、更に、延伸性を有する弾性支持フィルムを全方位方向又は所定の方位方向に延展して、個片化した半導体チップの隣どうしのダイシング面に所定の間隔を設けた状態が示されている。ここで、半導体チップの表面層のダイシング面近傍の領域には、すでに順方向阻止耐圧のための耐圧構造部が半導体の素子構造として作り込まれており、その耐圧構造部のガードリング構造を構成するｐ端部領域には、不純物が導入されＰ型イオン注入層が形成されている。図６ａでは、フィルムと半導体チップを挟んで反対の上方に、更に、ステンシルマスクを配した状態が示されている。なお、ここでは２つの半導体チップのみが示されているが、ウェハから個片化された半導体チップが、もとのウェハの概形を崩さないように、同一フィルム上に複数整列している。 FIG. 6a shows a state corresponding to S3 of FIG. 5 described above, that is, a film with an adhesive (an elastic support film having stretchability) with the surface layer on which the element structure is formed facing down. In this state, the crack starting point by laser irradiation is extended, the semiconductor chip is separated into pieces, and an elastic support film having stretchability is applied in all directions or a predetermined direction. A state is shown in which a predetermined interval is provided on the dicing surfaces adjacent to the semiconductor chips that are extended and separated into individual pieces. Here, in the region near the dicing surface of the surface layer of the semiconductor chip, a breakdown structure for the forward blocking breakdown has already been built as a semiconductor element structure, and the guard ring structure of the breakdown structure is configured. A p-type ion implantation layer is formed by introducing impurities into the p-end region. FIG. 6 a shows a state in which a stencil mask is further arranged on the opposite upper side across the film and the semiconductor chip. Here, only two semiconductor chips are shown, but a plurality of semiconductor chips separated from a wafer are aligned on the same film so as not to break the outline of the original wafer.
図６ｂには、図６ａの状態で、図中斜め右上からイオンビーム照射とランプ光照射を同時に行う状態を示す。イオンビームとランプ光は、ステンシルマスクで遮られて粘着剤付きフィルムには照射されずに、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中右側の片側側面に、イオン注入とランプアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とランプアニールとを同時に行うことができる。 FIG. 6b shows a state in which ion beam irradiation and lamp light irradiation are performed simultaneously from the upper right in the drawing in the state of FIG. 6a. The ion beam and the lamp light are blocked by the stencil mask and are not irradiated to the film with the adhesive, but are irradiated only to the semiconductor chip through the holes of the stencil mask. Then, ion implantation and lamp annealing can be simultaneously performed on the side surface of the semiconductor chip and on the right side surface in the drawing. Also, ion implantation and lamp annealing can be performed simultaneously on the back surface of the semiconductor chip.
図６ｃには、図６ｂの状態からステンシルマスクの孔の位置をずらしたうえで、図中斜め左上からイオンビーム照射とランプ光照射を同時に行う状態を示す。図６ｂの状態と同様に、イオンビームとランプ光は、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中左側の片側側面に、イオン注入とランプアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とランプアニールとを同時に行うことができる。 FIG. 6c shows a state in which the position of the hole of the stencil mask is shifted from the state of FIG. 6b and the ion beam irradiation and the lamp light irradiation are performed simultaneously from the upper left in the drawing. Similar to the state of FIG. 6b, the ion beam and the lamp light are blocked by the stencil mask and are not irradiated to the adhesive film, but are irradiated only to the semiconductor chip through the holes of the stencil mask. Then, ion implantation and lamp annealing can be simultaneously performed on the side surface of the semiconductor chip and on the left side surface in the drawing. Also, ion implantation and lamp annealing can be performed simultaneously on the back surface of the semiconductor chip.
このようにして、半導体チップの側面には分離層が形成され、半導体チップの裏面にはコレクタ層が形成される。そして、もともと順方向阻止耐圧のための耐圧構造の一部として不純物が導入されていた半導体チップの表面層のＰ型イオン注入層と、側面に形成した分離層と、裏面に形成したコレクタ層とを連続させ、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させることができる。 In this way, the separation layer is formed on the side surface of the semiconductor chip, and the collector layer is formed on the back surface of the semiconductor chip. And, the P-type ion implantation layer of the surface layer of the semiconductor chip into which the impurity was originally introduced as part of the breakdown voltage structure for the forward blocking breakdown voltage, the separation layer formed on the side surface, the collector layer formed on the back surface, The pn junction that maintains the reverse breakdown voltage can be extended from the back surface to the front surface of the semiconductor chip.
図７には、ステンシルマスクの孔を通したイオンビーム照射とレーザー照射により、イオン注入とレーザーアニールとを同時に行う態様を示す。なお、図７の概略説明図は半導体チップの断面像として表わされている。 FIG. 7 shows a mode in which ion implantation and laser annealing are simultaneously performed by ion beam irradiation and laser irradiation through a hole of a stencil mask. The schematic explanatory diagram of FIG. 7 is represented as a cross-sectional image of the semiconductor chip.
図７ａには、上記に説明した図６ａと同じ状態が示されている。 FIG. 7a shows the same state as FIG. 6a described above.
図７ｂには、図７ａの状態で、図中斜め右上からイオンビーム照射とレーザー照射を同時に行う状態を示す。イオンビームとレーザーは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されずに、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中右側の片側側面に、イオン注入とレーザーアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とレーザーアニールとを同時に行うことができる。 FIG. 7b shows a state in which ion beam irradiation and laser irradiation are performed simultaneously from the upper right in the drawing in the state of FIG. 7a. The ion beam and the laser are not shielded by the stencil mask and irradiated to the film with the adhesive, but are irradiated only to the semiconductor chip through the holes of the stencil mask. Then, ion implantation and laser annealing can be simultaneously performed on the side surface of the semiconductor chip and on the one side surface on the right side in the drawing. Also, ion implantation and laser annealing can be performed simultaneously on the back surface of the semiconductor chip.
図７ｃには、図７ｂの状態からステンシルマスクの孔の位置をずらしたうえで、図中斜め左上からイオンビーム照射とレーザー照射を同時に行う状態を示す。図７ｂの状態と同様に、イオンビームとレーザーは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中左側の片側側面に、イオン注入とレーザーアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とレーザーアニールとを同時に行うことができる。 FIG. 7c shows a state in which the ion beam irradiation and the laser irradiation are performed simultaneously from the upper left in the figure after the position of the hole of the stencil mask is shifted from the state of FIG. 7b. Similar to the state of FIG. 7b, the ion beam and the laser are blocked by the stencil mask and are not irradiated to the film with the adhesive, but are irradiated only to the semiconductor chip through the holes of the stencil mask. Then, ion implantation and laser annealing can be simultaneously performed on the side surface of the semiconductor chip and on the left side surface in the drawing. Also, ion implantation and laser annealing can be performed simultaneously on the back surface of the semiconductor chip.
このようにして、半導体チップの側面には分離層が形成され、半導体チップの裏面にはコレクタ層が形成される。そして、もともと順方向阻止耐圧のための耐圧構造の一部として不純物が導入されていた半導体チップの表面層のＰ型イオン注入層と、側面に形成した分離層と、裏面に形成したコレクタ層とを連続させ、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させることができる。 In this way, the separation layer is formed on the side surface of the semiconductor chip, and the collector layer is formed on the back surface of the semiconductor chip. And, the P-type ion implantation layer of the surface layer of the semiconductor chip into which the impurity was originally introduced as part of the breakdown voltage structure for the forward blocking breakdown voltage, the separation layer formed on the side surface, the collector layer formed on the back surface, The pn junction that maintains the reverse breakdown voltage can be extended from the back surface to the front surface of the semiconductor chip.
図８には、ステンシルマスクの孔を通したイオンビーム照射を行い、その後、ステンシルマスクの孔を通したレーザー照射により、イオン注入とレーザーアニールとを段階的に行う態様を示す。なお、図８の概略説明図は半導体チップの断面像として表わされている。 FIG. 8 shows a mode in which ion implantation and laser annealing are performed stepwise by performing ion beam irradiation through the hole of the stencil mask and then laser irradiation through the hole of the stencil mask. The schematic explanatory diagram of FIG. 8 is represented as a cross-sectional image of the semiconductor chip.
図８ａには、上記に説明した図６ａと同じ状態（図７ａも同様）が示されている。 FIG. 8a shows the same state as FIG. 6a described above (same for FIG. 7a).
図８ｂには、図８ａの状態で、図中斜め右上からイオンビーム照射を行う状態を示す。イオンビームは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中右側の片側側面にイオン注入を行うことができる。また、半導体チップの裏面にもイオン注入を行うことができる。 FIG. 8b shows a state in which ion beam irradiation is performed from the upper right in the figure in the state of FIG. 8a. The ion beam is blocked by the stencil mask and is not irradiated to the film with the adhesive, but is irradiated only to the semiconductor chip through the hole of the stencil mask. Then, ion implantation can be performed on the side surface of the semiconductor chip and on the one side surface on the right side in the drawing. Also, ion implantation can be performed on the back surface of the semiconductor chip.
図８ｃには、図８ｂの状態からステンシルマスクの孔の位置をずらしたうえで、図中斜め左上からイオンビーム照射を行う状態を示す。図８ｂの状態と同様に、イオンビームは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中左側の片側側面にイオン注入を行うことができる。また、半導体チップの裏面にもイオン注入を行うことができる。 FIG. 8c shows a state in which the position of the hole of the stencil mask is shifted from the state of FIG. Similar to the state of FIG. 8b, the ion beam is blocked by the stencil mask and is not irradiated to the film with the adhesive, but is irradiated only to the semiconductor chip through the hole of the stencil mask. Then, ion implantation can be performed on the side surface of the semiconductor chip, which is the left side surface in the drawing. Also, ion implantation can be performed on the back surface of the semiconductor chip.
図８ｄには、ステンシルマスクの孔の位置を図８ｂの状態に戻したうえで、図中斜め右上から、上記図８ｂの状態でイオン注入を行った位置に、レーザー照射を行う状態を示す。レーザーは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中右側の片側側面において、図８ｂの状態でイオン注入を行って注入した不純物についてのレーザーアニールを行うことがすることができる。また、半導体チップの裏面においても、図８ｂの状態でイオン注入を行って注入した不純物についてのレーザーアニールを行うことができる。 FIG. 8d shows a state in which laser irradiation is performed from the diagonally upper right in the drawing to the position where ion implantation is performed in the state of FIG. 8b, after returning the positions of the holes of the stencil mask to the state of FIG. 8b. The laser is blocked by the stencil mask and is not irradiated to the film with the adhesive, but is irradiated only to the semiconductor chip through the hole of the stencil mask. Then, laser annealing can be performed on the implanted impurities by performing ion implantation in the state of FIG. Also, laser annealing can be performed on the implanted impurity by performing ion implantation in the state of FIG.
図８ｅには、ステンシルマスクの孔の位置を図８ｃの状態に戻したうえで、図中斜め左上から、上記図８ｃの状態でイオン注入を行った位置に、レーザー照射を行う状態を示す。図８ｄの状態と同様に、レーザーは、ステンシルマスクで遮られて粘着剤付きフィルムには照射されず、ステンシルマスクの孔を通して半導体チップのみに照射される。そして、半導体チップの側面であって、図中左側の片側側面において、図８ｃの状態でイオン注入を行って注入した不純物についてのレーザーアニールを行うことがすることができる。また、半導体チップの裏面においても、図８ｃの状態でイオン注入を行って注入した不純物についてのレーザーアニールを行うことができる。 FIG. 8e shows a state in which laser irradiation is performed from the upper left in the figure to the position where ion implantation is performed in the state shown in FIG. 8c after returning the positions of the holes of the stencil mask to the state shown in FIG. 8c. Similarly to the state of FIG. 8d, the laser is blocked by the stencil mask and is not irradiated to the film with the adhesive, but is irradiated only to the semiconductor chip through the hole of the stencil mask. Then, laser annealing can be performed on the implanted impurity by performing ion implantation in the state shown in FIG. Further, also on the back surface of the semiconductor chip, laser annealing can be performed on the implanted impurities by performing ion implantation in the state of FIG. 8c.
このようにして、半導体チップの側面には分離層が形成され、半導体チップの裏面にはコレクタ層が形成される。そして、もともと不純物が導入されていたＰ型イオン注入層と、側面に形成した分離層と、裏面に形成したコレクタ層とを連続させ、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させることができる。 In this way, the separation layer is formed on the side surface of the semiconductor chip, and the collector layer is formed on the back surface of the semiconductor chip. Then, a P-type ion implantation layer into which impurities are originally introduced, a separation layer formed on the side surface, and a collector layer formed on the back surface are made continuous to form a pn junction that maintains a reverse breakdown voltage from the back surface to the front surface of the semiconductor chip. Can be extended.
図９には、ステンシルマスクを用いずに、イオン注入とレーザーアニールとを同時に行う態様を示す。なお、図９の概略説明図は半導体チップの断面像として表わされている。 FIG. 9 shows a mode in which ion implantation and laser annealing are performed simultaneously without using a stencil mask. The schematic explanatory diagram of FIG. 9 is represented as a cross-sectional image of the semiconductor chip.
図９ａには、上記に説明した図６ａと同じ状態（図７ａ、図８ａも同様）が示されている。 FIG. 9a shows the same state as FIG. 6a described above (the same applies to FIGS. 7a and 8a).
図９ｂには、図９ａの状態で、図中斜め右上からイオンビーム照射とレーザー照射を同時に行う状態を示す。イオンビームとレーザーは、所定間隔をあけて配列した半導体チップの影になって粘着剤付きフィルムには照射されないように設定された所定角度で照射される。よって半導体チップのみに照射される。そして、半導体チップの側面であって、図中右側の片側側面に、イオン注入とレーザーアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とレーザーアニールとを同時に行うことができる。 FIG. 9b shows a state in which ion beam irradiation and laser irradiation are performed simultaneously from the upper right in the drawing in the state of FIG. 9a. The ion beam and laser are irradiated at a predetermined angle set so as not to irradiate the film with the adhesive in the shadow of the semiconductor chips arranged at predetermined intervals. Therefore, only the semiconductor chip is irradiated. Then, ion implantation and laser annealing can be simultaneously performed on the side surface of the semiconductor chip and on the one side surface on the right side in the drawing. Also, ion implantation and laser annealing can be performed simultaneously on the back surface of the semiconductor chip.
図９ｃには、図９ｂの状態で、図中斜め左上からイオンビーム照射とレーザー照射を同時に行う状態を示す。図９ｂの状態と同様に、イオンビームとレーザーは、所定間隔をあけて配列した半導体チップの影になって粘着剤付きフィルムには照射されないように設定された所定角度で照射される。よって半導体チップのみに照射される。そして、半導体チップの側面であって、図中左側の片側側面に、イオン注入とレーザーアニールとを同時に行うことができる。また、半導体チップの裏面にもイオン注入とレーザーアニールとを同時に行うことができる。 FIG. 9c shows a state in which ion beam irradiation and laser irradiation are performed simultaneously from the upper left in the figure in the state of FIG. 9b. Similarly to the state of FIG. 9b, the ion beam and the laser are irradiated at a predetermined angle set so as not to be irradiated to the film with the adhesive in the shadow of the semiconductor chips arranged at a predetermined interval. Therefore, only the semiconductor chip is irradiated. Then, ion implantation and laser annealing can be simultaneously performed on the side surface of the semiconductor chip and on the left side surface in the drawing. Also, ion implantation and laser annealing can be performed simultaneously on the back surface of the semiconductor chip.
このようにして、半導体チップの側面には分離層が形成され、半導体チップの裏面にはコレクタ層が形成される。そして、もともと順方向阻止耐圧のための耐圧構造の一部として不純物が導入されていた半導体チップの表面層のＰ型イオン注入層と、側面に形成した分離層と、裏面に形成したコレクタ層とを連続させ、逆耐圧を維持するｐｎ接合を半導体チップの裏面から表面まで延在させることができる。 In this way, the separation layer is formed on the side surface of the semiconductor chip, and the collector layer is formed on the back surface of the semiconductor chip. And, the P-type ion implantation layer of the surface layer of the semiconductor chip into which the impurity was originally introduced as part of the breakdown voltage structure for the forward blocking breakdown voltage, the separation layer formed on the side surface, the collector layer formed on the back surface, The pn junction that maintains the reverse breakdown voltage can be extended from the back surface to the front surface of the semiconductor chip.
上記図６〜図８に説明した態様においては、ステンシルマスクを使用することで、イオンビームおよびレーザーもしくはランプ光が半導体チップのみに照射され、粘着剤付きフィルムには直接照射されないようにすることができる。また、上記図９に説明した態様のように、半導体チップの間隔と照射の角度を設定することによっても、イオンビームおよびレーザーもしくはランプ光が半導体チップのみに照射され、粘着剤付きフィルムには直接照射されないようにすることができる。これにより、粘着剤付きフィルムが高温になってガスを生じるなどの不具合を回避することができる。 In the embodiment described in FIGS. 6 to 8 above, by using a stencil mask, the ion beam and laser or lamp light are irradiated only on the semiconductor chip, and the film with adhesive is not directly irradiated. it can. Further, as in the embodiment described above with reference to FIG. 9, by setting the interval between semiconductor chips and the angle of irradiation, only the semiconductor chip is irradiated with an ion beam and laser or lamp light, and the film with adhesive is directly applied. It can be prevented from being irradiated. Thereby, malfunctions, such as a film with an adhesive becoming high temperature and producing gas, can be avoided.
上記図６〜図８に説明した態様において用いるステンシルマスクは、イオンビームやレーザーもしくはランプ光が照射されても発ガスしない材料であることが好ましく、そのような材料としてはＳＵＳなどを好ましく例示できるが、ＳｉＣなどセラミック材料を用いることもできる。また、レーザーは、ステンシルマスクの位置では焦点を結ばせないことで、その高温化を防ぐことが可能である。 The stencil mask used in the embodiment described in FIGS. 6 to 8 is preferably a material that does not generate gas even when irradiated with an ion beam, laser, or lamp light. Examples of such a material include SUS. However, ceramic materials such as SiC can also be used. Further, since the laser is not focused at the position of the stencil mask, it is possible to prevent the laser from becoming hot.
上記図６，図７、又は図９に説明した態様においては、イオン注入とともにアニール処理を同時に行っている。これにより、より効率的な不純物の導入が可能となる。また、ランプアニールの場合には、３００〜５００℃程度の低温条件でのアニール処理が可能になる。この場合、イオンビームと、レーザーもしくはランプ光の光軸を近接させることで、同じステンシルマスクの孔の位置からでも、半導体チップの近傍の非常に近い位置にアニール処理をすることができる。 In the embodiment described in FIG. 6, FIG. 7, or FIG. 9, annealing is performed simultaneously with ion implantation. This makes it possible to introduce impurities more efficiently. In the case of lamp annealing, an annealing process can be performed under a low temperature condition of about 300 to 500 ° C. In this case, by making the ion beam and the optical axis of the laser or lamp light close to each other, the annealing process can be performed at a position very close to the vicinity of the semiconductor chip even from the position of the hole of the same stencil mask.
なお、不純物の導入のために用いるイオンビーム、レーザー、ランプ光は、それらのスポット径が、イオンビームでは１００μｍ〜数ｃｍ程度、レーザーでは１００μｍ〜５ｍｍ程度、ランプ光では１００μｍ〜５ｍｍ程度であることを想定できる。そしてそれらの照射は、ウェハの概形を保ったままの状態でフィルム上に複数整列した半導体チップをステージ上で支持し、そのステージを走査して行なうことが好ましい。 In addition, the spot diameter of the ion beam, laser, and lamp light used for introducing impurities is about 100 μm to several cm for the ion beam, about 100 μm to 5 mm for the laser, and about 100 μm to 5 mm for the lamp light. Can be assumed. The irradiation is preferably carried out by supporting a plurality of semiconductor chips aligned on the film on the stage while keeping the outline of the wafer, and scanning the stage.
図１０には、本発明による逆阻止型ＩＧＢＴの要部断面図を示す。この逆阻止型ＩＧＢＴについて、従来の逆阻止型のＩＧＢＴ（図１２）との比較において説明すると、その違いは、ｐ分離層１２０が半導体チップのダイシング面１２５にほぼ平行に、層厚さ薄く形成されていることにある。このように、層厚さが薄い形状であっても十分な逆耐圧性能が得られることが本発明の特徴の一つであり、これにより、半導体装置に十分な逆耐圧性能を与えるための不純物の導入を短時間で行なうことができ、デバイスピッチやチップサイズの縮小が図れ、量産プロセスにも適した半導体装置及びその製造方法を提供することができる。 FIG. 10 is a cross-sectional view of a main part of a reverse blocking IGBT according to the present invention. This reverse blocking IGBT will be described in comparison with a conventional reverse blocking IGBT (FIG. 12). The difference is that the p-isolation layer 120 is formed in a thin layer thickness substantially parallel to the dicing surface 125 of the semiconductor chip. There is in being. As described above, it is one of the features of the present invention that a sufficient reverse breakdown voltage performance can be obtained even when the layer thickness is thin. Thus, impurities for providing a semiconductor device with a sufficient reverse breakdown voltage performance. Can be performed in a short time, the device pitch and chip size can be reduced, and a semiconductor device suitable for a mass production process and a manufacturing method thereof can be provided.
以下に例を挙げて本発明を具体的に説明するが、これらの例は本発明の範囲を限定するものではない。 The present invention will be specifically described below with reference to examples, but these examples do not limit the scope of the present invention.
＜試験例１＞
本発明の方法を採用して逆阻止型ＩＧＢＴを製造し、本発明による効果を検証した。そのために、上記図２〜図９を参照して説明した方法に準じて、表面層に半導体チップの素子構造が複数作り込まれたウェハの裏面側から半導体チップを個片化してダイシング面を形成し、半導体チップのダイシング面に不純物（ボロンイオン）を導入して分離層を形成して、逆阻止型ＩＧＢＴを製造した。この逆阻止型ＩＧＢＴは、分離層の構造以外の構造は、通常の逆阻止型ＩＧＢＴの構造（逆耐圧１．２ｋＶを狙った板厚２００μｍ）とされ、分離層形成以外は、常法に準じて製造した。なお、レーザーにはＮｄ：ＹＡＧレーザーを、イオンビームにはＢ＋イオンを、ランプにはＸｅランプを、それぞれの照射装置で照射して、使用した。また、ステンシルマスクはＳｉで厚さ２００μｍのものを作成して使用した。
<Test Example 1>
The reverse blocking IGBT was manufactured by employing the method of the present invention, and the effect of the present invention was verified. Therefore, according to the method described with reference to FIGS. 2 to 9, the dicing surface is formed by dividing the semiconductor chip into pieces from the back side of the wafer in which a plurality of semiconductor chip element structures are formed on the surface layer. Then, impurities (boron ions) were introduced into the dicing surface of the semiconductor chip to form a separation layer, thereby manufacturing a reverse blocking IGBT. In this reverse blocking IGBT, the structure other than the structure of the separation layer is the structure of a normal reverse blocking IGBT (thickness of 200 μm with a reverse breakdown voltage of 1.2 kV). Manufactured. The Nd: YAG laser was used as the laser, the B + ions were used as the ion beam, and the Xe lamp was used as the lamp. A stencil mask having a thickness of 200 μm made of Si was used.
具体的には、表１に示すように、ダイシング時のレーザーの波長、焦点位置、イオン注入条件、活性化条件を変えて逆阻止型ＩＧＢＴを製造した。なお、実施例１〜３、７、比較例１、２では、上記図６を参照して説明した方法にてイオン注入・活性化を行い、実施例４、８では、上記図７を参照して説明した方法にてイオン注入・活性化を行い、実施例５、９では、上記図８を参照して説明した方法にてイオン注入・活性化を行い、実施例６、１０、１１、比較例３、４では、上記図６を参照して説明した方法にてイオン注入・活性化を行った。また、比較例５、６では、レーザーダイシングではなくブレードダイシングによりダイシング面を形成し、それ以外はそれぞれ実施例１０、１１と同様にして製造した。 Specifically, as shown in Table 1, reverse blocking IGBTs were manufactured by changing the laser wavelength, focal position, ion implantation conditions, and activation conditions during dicing. In Examples 1 to 3 and 7 and Comparative Examples 1 and 2, ion implantation and activation are performed by the method described with reference to FIG. 6, and in Examples 4 and 8, the above FIG. Ion implantation / activation is performed by the method described above, and in Examples 5 and 9, ion implantation and activation are performed by the method described with reference to FIG. In Examples 3 and 4, ion implantation and activation were performed by the method described with reference to FIG. In Comparative Examples 5 and 6, the dicing surface was formed by blade dicing instead of laser dicing, and the others were produced in the same manner as in Examples 10 and 11, respectively.
その結果、実施例１〜１０で示されるように、ダイシング面を形成するレーザーダイシング時のレーザーの焦点位置を、ウェハの表面又はウェハ内１５μｍとした場合には、拡散時間３時間で十分な逆耐圧が得られた。また、実施例１１で示されるように、レーザーダイシング時のレーザーの焦点位置を、ウェハ内２５μｍとした場合には、拡散時間７時間で十分な逆耐圧が得られた。これらのプロセス時間は、従来の典型的なプロセス時間に比べて１／１０以下であり、分離層の層厚さを厚く形成しなくても、半導体装置に十分な逆耐圧性能を与えることができるためであると考えられた。 As a result, as shown in Examples 1 to 10, when the focal position of the laser at the time of laser dicing for forming the dicing surface is set to 15 μm on the surface of the wafer or within the wafer, the diffusion time of 3 hours is sufficient. A breakdown voltage was obtained. Further, as shown in Example 11, when the focal position of the laser during laser dicing was 25 μm in the wafer, a sufficient reverse breakdown voltage was obtained with a diffusion time of 7 hours. These process times are 1/10 or less of the conventional typical process time, and sufficient reverse breakdown voltage performance can be given to the semiconductor device without forming the separation layer thick. It was thought to be because.
また、実施例１〜３で示されるように、イオン注入と同時にランプアニールを行った場合、それぞれ３００℃、４００℃、４５０℃でのランプアニールにより、拡散時間３時間で十分な逆耐圧が得られた。従って、イオン注入時の同時加熱を用いることで、アニール処理の低温化が図れることが明らかとなった。一方、比較例１および比較例２では十分な逆耐圧が得られなかった。比較例１ではランプアニールが不十分であり、比較例２では加熱が強すぎ、ウェハを貼り付けていたフィルムが熱により融けてしまったためであった。 Further, as shown in Examples 1 to 3, when lamp annealing is performed simultaneously with ion implantation, sufficient reverse breakdown voltage can be obtained in a diffusion time of 3 hours by lamp annealing at 300 ° C., 400 ° C., and 450 ° C., respectively. It was. Therefore, it has been clarified that the annealing temperature can be lowered by using simultaneous heating at the time of ion implantation. On the other hand, in Comparative Example 1 and Comparative Example 2, a sufficient reverse breakdown voltage was not obtained. In Comparative Example 1, lamp annealing was insufficient, and in Comparative Example 2, heating was too strong, and the film on which the wafer was attached was melted by heat.
一方、比較例３，４で示されるように、ダイシング面を形成するレーザーダイシング時のレーザーの焦点位置を、ウェハ内６５μｍとした場合には、拡散時間３時間で十分な逆耐圧が得られず、十分な逆耐圧を得るには拡散時間４５時間を要した。よって、レーザーダイシング時のレーザーの焦点位置を、ウェハ内の浅い位置に設定することが重要であることが明らかとなった。 On the other hand, as shown in Comparative Examples 3 and 4, when the focal position of the laser at the time of laser dicing for forming the dicing surface is 65 μm in the wafer, a sufficient reverse breakdown voltage cannot be obtained in a diffusion time of 3 hours. In order to obtain a sufficient reverse breakdown voltage, a diffusion time of 45 hours was required. Therefore, it has become clear that it is important to set the focal position of the laser during laser dicing to a shallow position in the wafer.
また、比較例５，６で示されるように、レーザーダイシングではなくブレードダイシングによりダイシング面を形成した場合には、十分な逆耐圧が得るには、それぞれ拡散時間１４０時間、１００時間を要し、従来の典型的なプロセス時間を要した。これは、ブレードダイシングによるダイシング面に分離層を形成する場合には、分離層の層厚さを十分に厚く形成しなければ、半導体装置に十分な逆耐圧性能を与えることができないためであると考えられた。 Further, as shown in Comparative Examples 5 and 6, when the dicing surface is formed by blade dicing instead of laser dicing, a diffusion time of 140 hours and 100 hours are required to obtain a sufficient reverse breakdown voltage, respectively. The conventional typical process time was required. This is because when the separation layer is formed on the dicing surface by blade dicing, the semiconductor device cannot be provided with sufficient reverse breakdown voltage performance unless the separation layer is sufficiently thick. it was thought.
以上の検証の結果、本発明によれば、分離層の層厚さを厚く形成しなくても、半導体装置に十分な逆耐圧性能を与えることができ、プロセス時間の大幅な短縮を実現できることが明らかとなった。また、半導体チップに占める分離層の占有割合を小さくでき、デバイスピッチやチップサイズの縮小を実現できることが明らかとなった。 As a result of the above verification, according to the present invention, it is possible to provide the semiconductor device with sufficient reverse breakdown voltage performance without greatly increasing the thickness of the separation layer, and to realize a significant reduction in process time. It became clear. It has also been clarified that the occupation ratio of the separation layer in the semiconductor chip can be reduced and the device pitch and the chip size can be reduced.
１：ウェハ
１ａ：ウェハ表面層
１ｂ：ウェハ裏面
２：パッシベーション膜
３：ダイシングライン
４：レンズ
５：レーザー
６：クラック起点
７：壁開
８：ダイシング面
９：弾性支持フィルム
１０：半導体チップ
1: Wafer 1a: Wafer surface layer 1b: Wafer back surface
2: Passivation film 3: Dicing line 4: Lens 5: Laser 6: Crack origin 7: Wall opening 8: Dicing surface 9: Elastic support film 10: Semiconductor chip
Claims (9)
前記分離層は、ウェハのダイシングラインに沿ってレーザーを照射して、前記ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成し、そのクラック起点を伸展させることで半導体チップの個片化を行って形成されたダイシング面に、不純物を導入して形成したものであることを特徴とする半導体装置。 In a semiconductor device including the semiconductor chip having a separation layer for preventing a leakage current when a reverse bias is applied to a side surface of the semiconductor chip,
The separation layer irradiates a laser along a dicing line of the wafer to form a crack starting point on the surface of the wafer or in a predetermined depth of the wafer, and the crack starting point is extended to extend individual pieces of semiconductor chips. A semiconductor device characterized by being formed by introducing impurities into a dicing surface formed by crystallization.
ウェハのダイシングラインに沿ってレーザーを照射して、前記ウェハの表面又は所定深さの該ウェハ内にクラック起点を形成する工程と、
前記クラック起点を伸展させることで半導体チップの個片化を行う工程と、
前記半導体チップの個片化を行う工程で形成されたダイシング面に、不純物を導入して分離層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 In a method for manufacturing a semiconductor device including the semiconductor chip having a separation layer for preventing a leakage current when a reverse bias is applied to a side surface of the semiconductor chip,
Irradiating a laser along a wafer dicing line to form a crack starting point on the surface of the wafer or in a predetermined depth of the wafer;
A step of separating the semiconductor chip by extending the crack starting point;
A step of introducing an impurity into a dicing surface formed in the step of dividing the semiconductor chip to form a separation layer;
A method for manufacturing a semiconductor device, comprising:
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