JP5358960B2

JP5358960B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP5358960B2
Application number: JP2008015761A
Authority: JP
Inventors: 和男下山; 博樹脇本; 学武井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2008-01-28
Filing date: 2008-01-28
Publication date: 2013-12-04
Anticipated expiration: 2028-01-28
Also published as: JP2009177039A

Description

この発明は、電力変換装置などに使用される縦型パワー半導体装置およびその製造方法に関する。さらに詳しくは双方向の耐圧特性を有する双方向デバイスまたは逆阻止デバイスにおける分離層形成プロセスに関し、高い性能のデバイス特性と高い長期信頼性を持つ逆阻止ＩＧＢＴ（ＲＢ（Ｒｅｖｅｒｓｅｂｌｏｃｋｉｎｇ）−ＩＧＢＴ）を、低コストと短いリードタイムおよび高い良品率で製造できる半導体装置およびその製造方法に関する。 The present invention relates to a vertical power semiconductor device used for a power converter and the like and a method for manufacturing the same. More specifically, regarding a separation layer forming process in a bidirectional device or a reverse blocking device having bidirectional withstand voltage characteristics, reverse blocking IGBT (RB (Reverse blocking) -IGBT) having high performance device characteristics and high long-term reliability, The present invention relates to a semiconductor device that can be manufactured at a low cost, a short lead time, and a high yield rate, and a manufacturing method thereof.

モーター駆動向けの交流−交流直接変換装置として、マトリックスコンバーターが実用化されつつある。このマトリックスコンバーターは、９個の双方向スイッチを必要とする。この双方向スイッチとして逆阻止ＩＧＢＴを２つ用いた場合、ダイオードを必要とせずに双方向スイッチが形成できるので、トータルの素子数を大幅に削減でき、またオン状態での電圧降下を削減できる。
図１４は、従来の逆阻止ＩＧＢＴの要部断面図である。ＩＧＢＴチップ１２の側面６２に深い熱拡散で形成されたｐ分離拡散層６３ａが配置され、ｐコレクタ層５１上にｎドリフト層５２が配置され、ｎドリフト層５２上にｐベース層５３が配置され、ｐベース層５３の表面層にｎエミッタ層５４が配置されている。ｎエミッタ層５４とｎドリフト層５２に挟まれたｐベース層５３上にゲート絶縁膜５５を介してゲート電極５６が配置され、ゲート電極５６上の層間絶縁膜５７上にｎエミッタ層５４およびｐベース層５３に接続するエミッタ電極５８が配置される。またゲート電極５６と接続する図示しないゲート電極パッドがエミッタ電極５８と隣接して配置される。ｐコレクタ層５１上にコレクタ電極６４が配置される。ｐベース層５３とチップ端部の間に耐圧構造部６０が配置され、この耐圧構造部６０の一部であるｐ端部層６１とｐコレクタ層５１の両層に接するｐ拡散分離層６２がＩＧＢＴチップ１２の側面６２に配置される。チップ側面はダイシングライン１３に沿って切断された研削面である。 Matrix converters are being put into practical use as AC-AC direct conversion devices for motor drive. This matrix converter requires nine bidirectional switches. When two reverse blocking IGBTs are used as the bidirectional switch, the bidirectional switch can be formed without the need for a diode, so that the total number of elements can be greatly reduced and the voltage drop in the on state can be reduced.
FIG. 14 is a cross-sectional view of a main part of a conventional reverse blocking IGBT. A p isolation diffusion layer 63 a formed by deep thermal diffusion is disposed on the side surface 62 of the IGBT chip 12, an n drift layer 52 is disposed on the p collector layer 51, and a p base layer 53 is disposed on the n drift layer 52. The n emitter layer 54 is disposed on the surface layer of the p base layer 53. A gate electrode 56 is disposed on a p base layer 53 sandwiched between the n emitter layer 54 and the n drift layer 52 via a gate insulating film 55, and the n emitter layer 54 and p are formed on an interlayer insulating film 57 on the gate electrode 56. An emitter electrode 58 connected to the base layer 53 is disposed. A gate electrode pad (not shown) connected to the gate electrode 56 is disposed adjacent to the emitter electrode 58. A collector electrode 64 is disposed on the p collector layer 51. A breakdown voltage structure 60 is disposed between the p base layer 53 and the chip end, and a p diffusion isolation layer 62 in contact with both the p end layer 61 and the p collector layer 51 which are a part of the breakdown voltage structure 60 is provided. It is disposed on the side surface 62 of the IGBT chip 12. The chip side surface is a ground surface cut along the dicing line 13.

この逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）は、図１４、図１５に示すように、ダイシングラインとなる領域に表面より拡散深さが深いｐ分離拡散層６３ａ（図１５のＩｓｏｌａｔｉｏｎｌａｙｏｒ）をＩＧＢＴのウエハプロセスの初期段階で形成させた後に、通常のＩＧＢＴのウエハプロセスを経て製造される。
この深いｐ分離拡散層６３ａが、ダイシングライン１３を完全にカバーするため、図１５に示すように、逆バイアス時に空乏層がダイシング面近傍の結晶欠陥層やダメージ層に接しなくなり、そのためキャリア発生が抑えられて、逆阻止能力を持つようになる。
尚、図１５において、左上の図はＮＰＴ−ＩＧＢＴ（ＮｏｎＰｕｎｃｈｉＴｈｒｏｕｇｈＩＧＢＴ）の断面図でダイシング面（ＤｉｃｉｎｇＳｕｒｆａｃｅ）に接する空乏層（Ｄｅｐｌａｔｉｏｎｒｅｇｉｏｎ）で発生するキャリアの動きを示している。左下は逆阻止ＩＧＢＴの断面図で図１４に相当する。空乏層がダイシング面に接しないのでダイシング面からのキャリアの発生がなく漏れ電流が小さいことを示している。また、右側のグラフは縦軸が電流、横軸が電圧を示し、両ＩＧＢＴの順方向と逆方向のＶ−Ｉ曲線を示している。逆阻止ＩＧＢＴ（ＲＢ−ＩＧＢＴ）の逆方向耐圧が順方向耐圧とほぼ同じであることが分かる。 As shown in FIGS. 14 and 15, this reverse blocking IGBT (RB-IGBT) has a p isolation diffusion layer 63a (Isolation layer in FIG. 15) having a deeper diffusion depth than the surface in a region serving as a dicing line. After being formed at the initial stage of the process, it is manufactured through a normal IGBT wafer process.
Since this deep p isolation diffusion layer 63a completely covers the dicing line 13, as shown in FIG. 15, the depletion layer does not come into contact with the crystal defect layer or the damage layer near the dicing surface at the time of reverse bias. Suppressed and has reverse blocking ability.
In FIG. 15, the upper left figure is a cross-sectional view of NPT-IGBT (Non Punch Through IGBT) and shows the movement of carriers generated in a depletion layer (Depletion region) in contact with a dicing surface (Dicing Surface). The lower left is a cross-sectional view of the reverse blocking IGBT and corresponds to FIG. This indicates that since the depletion layer does not contact the dicing surface, carriers are not generated from the dicing surface and the leakage current is small. In the graph on the right side, the vertical axis represents current, the horizontal axis represents voltage, and the VI curves in the forward and reverse directions of both IGBTs are shown. It can be seen that the reverse breakdown voltage of the reverse blocking IGBT (RB-IGBT) is substantially the same as the forward breakdown voltage.

従来技術である塗布拡散によるｐ分離拡散層６３ａの形成の為には、図１６に示すように、まず、シリコンウエハ上に膜厚が約２．５μｍ程度の熱酸化をドーパントマスクとして形成する。次に、このマスク酸化膜にパターニング・エッチングにより、ｐ分離拡散層６３ａを形成するために１００μｍ程度開口する。続いて、ボロンソースを塗布後、拡散炉により高温、長時間の熱処理を行うことにより、おおよそ数百μｍ程度の深さのｐ分離拡散層を形成する。
また、特許文献１には、半導体チップの側面を機械的研磨と化学処理でベベル構造とし、このベベル面にｐ分離拡散を形成することが開示されている。
また、特許文献２には、ダイシングラインをエッチングしてベベル構造を形成し、ベベル面にイオン注入してｐ分離拡散を形成することが開示されている。
また、特許文献３には、ダイシングラインを裏面からエッチングしてベベル構造を形成し、ベベル面にイオン注入してｐ分離拡散を形成することが開示されている。
また、特許文献４、５には、チップを個片化した後、側面を研磨し、イオン注入を行って３次元デバイスを形成することが開示されている。
特開２００１−１８５７２７号公報特開２００６−１５６９２６号公報特開２００６−３０３４１０号公報特開２０００−１０１０２０号公報特許第４００３５７８公報 In order to form the p-separation diffusion layer 63a by coating diffusion, which is a conventional technique, first, as shown in FIG. 16, thermal oxidation having a film thickness of about 2.5 μm is formed on a silicon wafer as a dopant mask. Next, an opening of about 100 μm is formed in the mask oxide film by patterning and etching to form the p isolation diffusion layer 63a. Subsequently, after the boron source is applied, a high temperature and long-time heat treatment is performed in a diffusion furnace to form a p-separation diffusion layer having a depth of about several hundred μm.
Further, Patent Document 1 discloses that a side surface of a semiconductor chip is made into a bevel structure by mechanical polishing and chemical treatment, and p separation diffusion is formed on the bevel surface.
Patent Document 2 discloses that a bevel structure is formed by etching a dicing line, and ions are implanted into the bevel surface to form p-separation diffusion.
Patent Document 3 discloses that a dicing line is etched from the back surface to form a bevel structure, and ions are implanted into the bevel surface to form p-separation diffusion.
Patent Documents 4 and 5 disclose that a chip is singulated and then a side surface is polished and ion implantation is performed to form a three-dimensional device.
JP 2001-185727 A JP 2006-156926 A JP 2006-303410 A JP 2000-101020 A Japanese Patent No. 4003578

前記した従来技術による逆阻止ＩＧＢＴにおいて、ＩＧＢＴチップ１２の表側の表面からボロンソースを塗布し熱処理にてボロンを拡散し、数百μｍ程度の深い拡散深さのｐ分離拡散層を形成するためには、高温、長時間の拡散処理を必要とする。
このため、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英冶具のへたりや、ヒーターからの汚染、石英冶具の失透現象による強度低下などを発生させてしまう。
また、この塗布拡散法によるｐ分離拡散層の形成では、ドーパントマスク酸化膜（図１６に示す酸化膜）に、マスク性能が高い酸化膜、すなわち良質な酸化膜が要求される。良質なシリコン酸化膜を得るためには熱酸化による方法が必要である。ｐ分離拡散層の拡散処理には高温で長時間（例えば１３００℃、２００時間）の熱処理が行われるが、この熱処理において、ボロンがマスク酸化膜を突き抜けないようにするためには、約２．５μｍ程度の膜厚の熱酸化膜を形成する必要がある。
２．５μｍ程度の膜厚の熱酸化膜を形成するには、例えば１１５０℃の酸化温度において必要な酸化時間は、ウェットもしくはパイロジェニック酸化で行なったとしても、約１５時間と非常に長い酸化時間を必要とする。 In the above-described reverse blocking IGBT according to the prior art, in order to form a p-separation diffusion layer having a deep diffusion depth of about several hundred μm by applying boron source from the front surface of the IGBT chip 12 and diffusing boron by heat treatment. Requires diffusion treatment at high temperature for a long time.
For this reason, the quartz board, the quartz tube (quartz tube), the quartz nozzle, and the like constituting the diffusion furnace may be slid from the quartz jig, the heater may be contaminated, and the quartz jig may be deteriorated due to the devitrification phenomenon.
Further, in the formation of the p-separation diffusion layer by this coating diffusion method, an oxide film having high mask performance, that is, a high-quality oxide film is required for the dopant mask oxide film (oxide film shown in FIG. 16). In order to obtain a high-quality silicon oxide film, a thermal oxidation method is necessary. In the diffusion treatment of the p isolation diffusion layer, a heat treatment is performed at a high temperature for a long time (eg, 1300 ° C., 200 hours). In this heat treatment, in order to prevent boron from penetrating the mask oxide film, about 2. It is necessary to form a thermal oxide film having a thickness of about 5 μm.
In order to form a thermal oxide film having a thickness of about 2.5 μm, for example, the oxidation time required at an oxidation temperature of 1150 ° C. is an extremely long oxidation time of about 15 hours even when wet or pyrogenic oxidation is performed. Need.

さらに、これらの酸化処理でウエハ中には、大量の酸素がシリコンウエハ中に導入される為に、酸素析出物や酸化誘起積層欠陥などの結晶欠陥導入されたり、酸素ドナー化発生したりすることによるデバイス特性の劣化や信頼性の低下が生じる。
さらに、ボロンソース塗布後の拡散でも、通常は酸化雰囲気下で上記高温長時間の拡散処理を行われるため、ウエハ内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：ｏｘｉｄａｔｉｏｎｉｎｄｕｃｅｄｓｔａｃｋｉｎｇｆａｕｌｔ）や、スリップ転位など結晶欠陥が導入されてしまう。
これらの結晶欠陥が導入されたウエハに形成されたｐｎ接合では、リーク電流が高くなってしまったり、ウエハ上に熱酸化により形成された絶縁膜の耐圧や信頼性が大幅に劣化したりすることが知られている。
また、拡散処理中に取り込まれた酸素が、別の熱処理によりドナー化し、耐圧が低下するという弊害を生じさせる。
図１６に示したように、ドーパント（ボロン）の拡散はマスク開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍ程度のドーパント拡散を行う場合、必然的に横方向にもドーパントは１８０μｍ程度拡散されてしまうため、デバイスピッチやチップサイズの縮小に対しての弊害を生じさせる。 Furthermore, since a large amount of oxygen is introduced into the silicon wafer by these oxidation treatments, crystal defects such as oxygen precipitates and oxidation-induced stacking faults may be introduced, or oxygen donors may be generated. Degradation of device characteristics and reliability will be caused.
Furthermore, even after diffusion after boron source coating, since the above high-temperature long-time diffusion treatment is usually performed in an oxidizing atmosphere, interstitial oxygen is introduced into the wafer, and even in this process, oxygen precipitates and oxygen donor phenomenon, Crystal defects such as oxidation induced stacking faults (OSF) and slip dislocations are introduced.
In a pn junction formed on a wafer in which these crystal defects are introduced, the leakage current becomes high, and the withstand voltage and reliability of an insulating film formed on the wafer by thermal oxidation are greatly deteriorated. It has been known.
In addition, oxygen taken in during the diffusion process becomes a donor by another heat treatment, which causes a problem that the breakdown voltage is lowered.
As shown in FIG. 16, the diffusion of dopant (boron) proceeds almost isotropically from the mask opening to the silicon bulk. Therefore, when dopant diffusion of about 200 μm is performed in the depth direction, it is inevitably lateral. Also in the direction, the dopant is diffused by about 180 μm, which causes a detrimental effect on device pitch and chip size reduction.

また、逆阻止ＩＧＢＴと、通常のＮＰＴ型−ＩＧＢＴの違いは、チップ端部のダイシング面をカバーするｐ分離拡散層が有るか無いかだけであり、その他のデバイス構造において本質的な相違はない。
しかしながら、従来の製造方法では、このｐ分離拡散層の形成がウエハプロセスの初期段階で形成する必要があり、ｐ分離拡散層の有無以外は本質的に同一であるものの、逆阻止ＩＧＢＴと通常ＮＰＴ−ＩＧＢＴは、それぞれ個別に受注量にあわせて製造管理しなくてはならなかった。
また、前記特許文献１〜３では、ウエハをスクライブしてチップとした後、チップを個片化しない状態（シートからチップを剥がさない状態）でダイシングラインにイオン注入し、レーザーアニールで不純物を拡散し活性化してｐ分離拡散層を形成することは記載されていない。
また、前記特許文献４、５では、個片化した後、並べて、チップの側面にイオン注入して逆阻止ＩＧＢＴのｐ分離拡散層を形成することは記載されていない。
この発明の目的は、前記の課題を解決して、高い性能のデバイス特性と高い長期信頼性を持つ逆阻止デバイスを、低コストと短いリードタイムおよび高い良品率で製造できる半導体チップの側壁にｐ分離拡散層を形成した半導体装置およびその製造方法を提供することにある。 Further, the difference between the reverse blocking IGBT and the normal NPT-IGBT is only whether or not there is a p isolation diffusion layer covering the dicing surface of the chip end, and there is no essential difference in other device structures. .
However, in the conventional manufacturing method, the formation of the p isolation diffusion layer needs to be formed in the initial stage of the wafer process, and is essentially the same except for the presence or absence of the p isolation diffusion layer, but reverse blocking IGBT and normal NPT -Each IGBT had to be managed individually according to the order volume.
In Patent Documents 1 to 3, after scribing the wafer into chips, ions are implanted into the dicing line in a state where the chips are not separated (a state where the chips are not removed from the sheet), and impurities are diffused by laser annealing. However, it is not described that the p-type diffusion layer is activated by activation.
In Patent Documents 4 and 5, it is not described that the p-separation diffusion layer of the reverse blocking IGBT is formed by separating the chips and arranging them side by side and implanting ions into the side surface of the chip.
SUMMARY OF THE INVENTION The object of the present invention is to solve the above-mentioned problems by forming a reverse blocking device having high performance device characteristics and high long-term reliability on the side wall of a semiconductor chip that can be manufactured at low cost, short lead time and high yield rate. An object of the present invention is to provide a semiconductor device in which an isolation diffusion layer is formed and a method for manufacturing the same.

前記の目的を達成するために、半導体チップの側面に形成された分離拡散層と、該分離拡散層と接続し半導体チップ裏面に形成されたコレクタ層と、前記分離拡散層と接続し前記半導体チップの表面層に形成された耐圧構造部と、前記耐圧構造部に囲まれた前記半導体チップ表面層に形成されたエミッタ層ならびにゲート電極と、前記コレクタ層上に形成されたコレクタ電極と、前記エミッタ層上に形成されるエミッタ電極と、前記ゲート電極と接続し前記エミッタ電極と隣接するゲート電極パッドと、を有する半導体装置において、前記半導体チップの側面が、断面形状がＶ字型もしくは逆台形型のブレードを用いてダイシングを行った研削面で前記半導体チップ裏面と前記半導体チップ側面のなす角度が４０度以上７０度以下、あるいは１３０度以上１５０度以下であり、前記分離拡散層が前記半導体チップの側面の表面層に形成された拡散層である構成とする。
また、前記ゲート電極が、半導体基板表面にゲート絶縁膜を介して形成されるプレーナゲート電極もしくはトレンチ側壁にゲート絶縁膜を介して形成されるトレンチゲート電極であるとよい。
また、半導体チップの側面に形成された分離拡散層と、該分離拡散層と接続し半導体チップ裏面に形成されたコレクタ層と、前記分離拡散層と接続し前記半導体チップの表面層に形成された耐圧構造部と、前記耐圧構造部に囲まれた前記半導体チップ表面層に形成されたエミッタ層ならびにゲート電極と、前記コレクタ層上に形成されたコレクタ電極と、前記エミッタ層上に形成されるエミッタ電極と、前記ゲート電極と接続し前記エミッタ電極と隣接するゲート電極パッドと、を有する半導体装置の製造方法において、半導体ウエハの表側に前記エミッタ層、前記エミッタ電極、前記ゲート電極、前記ゲート電極パッド、前記表面保護膜を、半導体ウエハの裏側に前記コレクタ層、前記コレクタ電極を形成する工程（側面の分離拡散層を除く全てのウエハプロセスが終了した後）と、前記半導体ウエハの裏側をダイシングテープを介してダイシングフレーム（このダイシングフレームはダイシング台に設置される）に貼り付ける工程と、断面形状がＶ字型もしくは逆台形型のブレード（ブレードで切断される半導体基板の途中の断面の形状はＶ溝もしくは逆台形溝となり、チップ化された側面はどちらも傾斜面となる。）を用いて前記半導体ウエハの表側からダイシングを行い、半導体チップ裏面と半導体チップ側面のなす角度が９０°未満である半導体チップにする工程と、前記ダイシングフレームに前記半導体チップが貼り付いた状態で前記半導体チップの側面に前記コレクタ層と同一の導電型の不純物をイオン注入する工程と、少なくとも前記半導体チップの側面に選択的にレーザー光を照射しレーザーアニールを行い、前記半導体チップの側面に導入された前記不純物を活性化した分離拡散層を形成する工程とを有する製造方法とする。 To achieve the above object, a separation diffusion layer formed on a side surface of a semiconductor chip, a collector layer connected to the separation diffusion layer and formed on a back surface of the semiconductor chip, and connected to the separation diffusion layer and the semiconductor chip A breakdown voltage structure formed on the surface layer of the semiconductor chip, an emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure, a collector electrode formed on the collector layer, and the emitter In a semiconductor device having an emitter electrode formed on a layer and a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode, the side surface of the semiconductor chip has a V-shaped or inverted trapezoidal shape in cross section. of the blade at the grinding surface subjected to dicing using a semiconductor chip backside and the angle of the semiconductor chip side is 40 degrees to 70 degrees or less, or Or less 150 degrees 30 degrees, a configuration wherein the separation diffusion layer is a diffusion layer formed on the surface layer side of the semiconductor chip.
Also, the gate electrode, may the planar gate electrode or trench sidewalls are formed via a gate insulating film is a trench gate electrode formed via a gate insulating film on the semiconductor substrate surface.
In addition, a separation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the separation diffusion layer and formed on the back surface of the semiconductor chip, and a surface layer of the semiconductor chip connected to the separation diffusion layer A breakdown voltage structure; an emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure; a collector electrode formed on the collector layer; and an emitter formed on the emitter layer In a method for manufacturing a semiconductor device, comprising: an electrode; and a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode, the emitter layer, the emitter electrode, the gate electrode, and the gate electrode pad on a front side of a semiconductor wafer Forming the collector layer and the collector electrode on the back side of the semiconductor wafer (excluding the separation diffusion layer on the side surface). After all the wafer processes are completed), a step of attaching the back side of the semiconductor wafer to a dicing frame (this dicing frame is set on a dicing table) via a dicing tape, and a cross-sectional shape is V-shaped or reverse From the front side of the semiconductor wafer using a trapezoidal blade (the shape of the cross-section of the semiconductor substrate cut by the blade is a V-shaped groove or an inverted trapezoidal groove, and the side surfaces formed into chips are both inclined surfaces). Dicing and forming a semiconductor chip in which an angle between the back surface of the semiconductor chip and the side surface of the semiconductor chip is less than 90 °; and the collector layer on the side surface of the semiconductor chip with the semiconductor chip attached to the dicing frame A step of ion-implanting impurities of the same conductivity type, and at least selectively on the side surface of the semiconductor chip And a step of performing laser annealing by irradiating laser light to form a separation diffusion layer in which the impurity introduced into the side surface of the semiconductor chip is activated.

また、半導体チップの側面に形成された分離拡散層と、該分離拡散層と接続し半導体チップ裏面に形成されたコレクタ層と、前記分離拡散層と接続し前記半導体チップの表面層に形成された耐圧構造部と、前記耐圧構造部に囲まれた前記半導体チップ表面層に形成されたエミッタ層ならびにゲート電極と、前記コレクタ層上に形成されたコレクタ電極と、前記エミッタ層上に形成されるエミッタ電極と、前記ゲート電極と接続し前記エミッタ電極と隣接するゲート電極パッドと、を有する半導体装置の製造方法において、半導体ウエハの表側に前記エミッタ層、前記エミッタ電極、前記ゲート電極、前記ゲート電極パッド、前記表面保護膜を、半導体ウエハの裏側に前記コレクタ層、前記コレクタ電極を形成する工程と、前記半導体ウエハの表側ダイシングテープを介してダイシングフレームに貼り付ける工程と、断面形状がＶ字型もしくは逆台形型のブレードを用いて前記半導体チップの表側からダイシングを行い、半導体チップ裏面と半導体チップ側面のなす角度が９０°超である半導体チップにする工程と、前記ダイシングフレームに前記半導体チップが貼り付いた状態で前記半導体チップの側面に前記コレクタ層と同一の導電型の不純物をイオン注入する工程と、少なくとも前記半導体チップの側面に選択的にレーザー光を照射しレーザーアニールを行い、前記半導体チップの側面に導入された前記不純物を活性化した分離拡散層を形成する工程とを有することを特徴とする製造方法とする。 In addition, a separation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the separation diffusion layer and formed on the back surface of the semiconductor chip, and a surface layer of the semiconductor chip connected to the separation diffusion layer A breakdown voltage structure; an emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure; a collector electrode formed on the collector layer; and an emitter formed on the emitter layer In a method for manufacturing a semiconductor device, comprising: an electrode; and a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode, the emitter layer, the emitter electrode, the gate electrode, and the gate electrode pad on a front side of a semiconductor wafer Forming the collector layer and the collector electrode on the back side of the semiconductor wafer; and The step of attaching to the dicing frame via the side dicing tape, and dicing from the front side of the semiconductor chip using a blade having a V-shaped or inverted trapezoidal cross-sectional shape, the angle formed between the back surface of the semiconductor chip and the side surface of the semiconductor chip is A step of forming a semiconductor chip exceeding 90 °, a step of ion-implanting impurities of the same conductivity type as the collector layer on the side surface of the semiconductor chip with the semiconductor chip attached to the dicing frame, And a step of selectively irradiating the side surface of the semiconductor chip with laser light to perform laser annealing, and forming a separation diffusion layer in which the impurity introduced into the side surface of the semiconductor chip is activated. And

また、前記分離拡散層を形成する工程は、前記半導体チップの裏側全面にレーザー光を照射してレーザーアニールを行い、前記半導体チップの側面に導入された前記不純物を活性化した分離拡散層を形成する工程であるとよい。
また、半導体チップの側面に形成された分離拡散層と、該分離拡散層と接続し半導体チップ裏面に形成されたコレクタ層と、前記分離拡散層と接続し前記半導体チップの表面層に形成された耐圧構造部と、前記耐圧構造部に囲まれた前記半導体チップ表面層に形成されたエミッタ層ならびにゲート電極と、前記コレクタ層上に形成されたコレクタ電極と、前記エミッタ層上に形成されるエミッタ電極と、前記ゲート電極と接続し前記エミッタ電極と隣接するゲート電極パッドと、を有する半導体装置の製造方法において、半導体ウエハの表側に前記エミッタ層、前記エミッタ電極、前記ゲート電極、前記ゲート電極パッド、前記表面保護膜を、半導体ウエハの裏側に前記コレクタ層、前記コレクタ電極を形成する工程と、前記半導体ウエハにダイシングを行い側面の角度が半導体チップ裏面を基準としてほぼ直角である半導体チップにする工程と、前記半導体チップの側面を揃えて前記半導体チップを積層してチップ積層塊とする工程と、前記チップ積層塊の側面に前記コレクタ層と同一の導電型の不純物をイオン注入する工程と、イオン注入された前記チップ積層塊をアニールして前記不純物を拡散しながら活性化して前記半導体チップの前記分離拡散層を形成する工程とを有する製造方法とする。 The step of forming the separation diffusion layer includes irradiating the entire back side of the semiconductor chip with laser light and performing laser annealing to form a separation diffusion layer in which the impurities introduced into the side surface of the semiconductor chip are activated. It is good that it is a process to do.
In addition, a separation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the separation diffusion layer and formed on the back surface of the semiconductor chip, and a surface layer of the semiconductor chip connected to the separation diffusion layer A breakdown voltage structure; an emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure; a collector electrode formed on the collector layer; and an emitter formed on the emitter layer In a method for manufacturing a semiconductor device, comprising: an electrode; and a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode, the emitter layer, the emitter electrode, the gate electrode, and the gate electrode pad on a front side of a semiconductor wafer Forming the collector layer and the collector electrode on the back side of the semiconductor wafer; and Forming a semiconductor chip in which the side surface angle is substantially a right angle with respect to the back surface of the semiconductor chip, laminating the semiconductor chip with the side surfaces of the semiconductor chip aligned to form a chip stack, and the chip stacking A step of ion-implanting impurities of the same conductivity type as the collector layer on the side of the mass, and annealing the ion-implanted chip stack to activate while diffusing the impurities, thereby separating the diffusion layer of the semiconductor chip The manufacturing method which has a process of forming.

また、前記チップ積層塊において、隣接する前記半導体チップ同士の間に前記半導体チップより面積が小さなクッション材を前記半導体チップの中央部に配置して隣接する前記半導体チップ間に隙間を設けるとよい。
また、前記チップ積層塊の側面にＣＭＰを行うとよい。
また、前記半導体チップの積層方向を軸として前記チップ積層塊を回転させなが前記チップ積層塊の側面にイオン注入するとよい。
また、前記不純物のイオン注入方向が前記チップ積層塊の側面に対して斜めになると半導体チップの端部にチッピングや欠けができても不純物がイオン注入されてよい。 In the chip stack, a cushion material having a smaller area than the semiconductor chip may be disposed between the adjacent semiconductor chips in the central portion of the semiconductor chip to provide a gap between the adjacent semiconductor chips.
Further, it is preferable to perform CMP on the side surface of the chip stack.
Further, it is preferable to perform ion implantation on the side surface of the chip stacking mass while rotating the chip stacking mass about the stacking direction of the semiconductor chips.
Further, when the ion implantation direction of the impurity is inclined with respect to the side surface of the chip stack, the impurity may be ion-implanted even if chipping or chipping occurs at the end of the semiconductor chip.

この発明によれば、深い熱拡散を必要としないので熱履歴が大幅に削減される。また厚いマスク熱酸化膜を必要としないので、高温長時間の熱酸化処理に起因する結晶欠陥も削減される。さらに横方向拡散によるチップサイズ増大が伴わない。
高耐圧化によるさらに深いｐ分離拡散層の形成が、熱履歴の増加を伴わずに非常に容易にできるとともに、結晶方位と関係なく任意にベベル角θを選定することができる。
また、表側のウエハプロセスと裏側のプロセスを終了した通常のＮＰＴ−ＩＧＢＴウエハから逆阻止ＩＧＢＴの製造が可能となり、それぞれの製造受注状態に対応して逆阻止ＩＧＢＴおよび通常のＮＰＴ型−ＩＧＢＴを迅速に製造できるので一括して製造管理することができる。 According to the present invention, since no deep thermal diffusion is required, the thermal history is greatly reduced. In addition, since a thick mask thermal oxide film is not required, crystal defects caused by high-temperature and long-time thermal oxidation treatment are also reduced. Furthermore, there is no increase in chip size due to lateral diffusion.
Formation of deeper p isolation diffusion layer by high voltage reduction are both to be able to very easily without increasing the thermal history, it is possible to free selection of the bevel angle θ irrespective of the crystal orientation.
In addition, reverse blocking IGBTs can be manufactured from normal NPT-IGBT wafers that have finished the front side wafer process and the back side process, and reverse blocking IGBTs and normal NPT-IGBTs can be quickly used in accordance with the respective manufacturing orders. Since it can be manufactured, it is possible to manage production in a lump.

縦型ＩＧＢＴの表面ウエハプロセス（ウエハの表側に施した拡散プロセスと電極付けを含むプロセス）および裏面ウエハプロセス工程（ウエハの裏側に施した拡散プロセスと電極付けを含むプロセス）終了した後、ウエハをダイシングテープに貼り合わせて、ダイシングした後、テープに貼り合わせた状態でイオン注入とレーザーアニールを行ってｐ分離拡散層を形成することで、逆阻止ＩＧＢＴを簡便に製造することができる。
また、表面ウエハプロセスおよび裏面ウエハプロセスを終了した後、ブレードダイシングもしくは、レーザーダイシングによるチップ化した後、複数のチップを垂直に、密着もしくは一定間隔を置いて重ねてチップ積層塊にし、チップ側面にイオン注入および熱処理を行うことによって、ｐ分離拡散層を形成して逆阻止ＩＧＢＴを簡便に製造することができる。
ｐ分離拡散層がダイシング面の結晶欠陥／ダメージ層をカバーするように形成されることによって、逆バイアス印加時のキャリア発生を防いで逆阻止能力を持たせることができる。
また、本発明の製造方法を採用することにより、高い性能のデバイス特性と高い長期信頼性を持つ逆阻止ＩＧＢＴを、低コストと短いリードタイムおよび高い良品率で製造することができる。 After completing the front surface wafer process (process including the diffusion process and electrode attachment on the front side of the wafer) and the back wafer process step (process including the diffusion process and electrode attachment on the back side of the wafer) of the vertical IGBT, A reverse blocking IGBT can be easily manufactured by forming a p-separation diffusion layer by performing ion implantation and laser annealing in the state of being bonded to a tape after being bonded to a dicing tape.
After the front surface wafer process and the back surface wafer process are completed, chips are formed by blade dicing or laser dicing, and then a plurality of chips are stacked vertically or closely spaced at a predetermined interval to form a chip stack lump. By performing ion implantation and heat treatment, a reverse isolation IGBT can be easily manufactured by forming a p isolation diffusion layer.
By forming the p isolation diffusion layer so as to cover the crystal defect / damage layer on the dicing surface, carrier generation during reverse bias application can be prevented and reverse blocking capability can be provided.
Further, by employing the manufacturing method of the present invention, a reverse blocking IGBT having high performance device characteristics and high long-term reliability can be manufactured with low cost, short lead time and high yield rate.

次に、発明の実施の形態を以下の実施例で具体的に説明する。尚、従来構造と同一部位には同一符号を付した。 Next, embodiments of the present invention will be specifically described in the following examples. In addition, the same code | symbol was attached | subjected to the site | part same as a conventional structure.

図１は、この発明の第１実施例の半導体装置の製造方法を説明する工程図であって、図１（ａ）〜図１（ｄ）は工程順に示した製造工程図である。ここでは、逆阻止ＩＧＢＴチップの製造プロセスフローであり、特にｐ分離拡散層６３（高濃度のｐ層）の形成工程を示す。
図１（ａ）に示すように、縦型ＩＧＢＴの表面ウエハプロセス工程でウエハ１００の表側１に図３で示すｎエミッタ層５４、ゲート電極５６、エミッタ電極５８、ゲート電極５６と接続する図示しないゲート電極パッドおよび表面保護膜５９などを形成し、裏面ウエハプロセス工程でウエハ１００の裏側２１（図４（ａ）参照）に図３で示すｐコレクタ層５１およびコレクタ電極６４を形成した後、ウエハ１００の裏側２１のコレクタ電極６４面とダイシングテープ３を向かい合わせて貼り合わせる。ダイシングテープ３はダイシングフレーム（リング状をしたダイシングフレームで図示しないダイシング台に設置されている）に固定されている。ウエハ１００にはＩＧＢＴチップ１２となるＩＧＢＴチップ形成領域１１が多数形成されている。
次に、図１（ｂ）に示すように、断面がＶ字型のブレード４（ダイシングブレードのこと）を用いてダイシングライン１３に沿ってダイシング（切断）を行ないウエハ１００をチップ化する。各ＩＧＢＴチップ１２はダイシングテープ３に貼りついたままである。ブレード４はブレードスピンドルに接続している。 1A to 1D are process diagrams for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention. FIGS. 1A to 1D are manufacturing process diagrams shown in the order of processes. Here, it is a manufacturing process flow of the reverse blocking IGBT chip, and particularly shows a process of forming the p isolation diffusion layer 63 (high concentration p layer).
As shown in FIG. 1A, the n-type emitter layer 54, the gate electrode 56, the emitter electrode 58, and the gate electrode 56 shown in FIG. After forming the gate electrode pad, the surface protective film 59, and the like, and forming the p collector layer 51 and the collector electrode 64 shown in FIG. 3 on the back side 21 (see FIG. 4A) of the wafer 100 in the backside wafer process step, The collector electrode 64 surface on the back side 21 of the 100 and the dicing tape 3 are bonded face to face. The dicing tape 3 is fixed to a dicing frame (a ring-shaped dicing frame installed on a dicing table (not shown)). A large number of IGBT chip forming regions 11 to be IGBT chips 12 are formed on the wafer 100.
Next, as shown in FIG. 1B, dicing (cutting) is performed along the dicing line 13 by using a blade 4 (dicing blade) having a V-shaped cross section to form a wafer 100 into chips. Each IGBT chip 12 remains attached to the dicing tape 3. The blade 4 is connected to the blade spindle.

図２には、ブレード４の断面形状と途中まで切削されたウエハの断面形状が示されている。右側のブレード４の断面形状はＶ字型をしている場合、左側のブレード４の断面形状は側面が斜めになっており底部が平坦な場合である。途中まで切削されたウエハ１００（半導体基板）の切削部は、右側はＶ溝となり左側は逆台形溝となる。いずれの場合もチップ化された段階ではチップ側面は傾斜面となる。
次に、図１（ｃ）に示すように、ダイシングテープ３にウエハ１００（ＩＧＢＴチップ１２）が貼り付いた状態のまま、ウエハ１００全面にボロンのイオン注１４を行って露出しているダイシングライン１３（ＩＧＢＴチップ１２の側面）にボロンを導入する。図１（ｂ）の時点で、ウエハ１００はＩＧＢＴチップ１２に個片化されているが、ここでは、ＩＧＢＴチップ１２がダイシングテープ３に貼りついた状態のものも便宜的にウエハ１００と呼ぶことにする。
次に、図１（ｄ）に示すように、ダイシングライン１３に沿って、ＩＧＢＴチップ１２の側面に選択的にレーザー照射機５から発射されるレーザー光１６を照射（走査照射）する。ここでは、レーザー光１６にスポット径が１２０μｍ程度のものを用いた。後述するように、ベベル角θ（ダイシング後の裏面を基準としたＩＧＢＴチップ１２の側面の角度）を７０°程度，ウエハの厚さを１００μｍ程度，切断後のＩＧＢＴチップ１２の距離（最短部分）を４０μｍ程度とすると、ダイシングラインの開口の幅は１２０μｍ弱となる。レーザー光１６のスポット径が１２０μｍ程度であるので、ダイシングライン１３に沿ってレーザー光１６走査照射することで、ダイシングライン１３の両側のＩＧＢＴチップ１２の側面を同時にレーザーアニールすることができる。ＩＧＢＴチップ１２の側面に導入されたボロンは、上記のレーザーアニールにより活性化と拡散が行われ、図３に示すｐ分離拡散層６３（高濃度のｐ層）が形成される。その後ＩＧＢＴチップ１２をダイシングテープ３から外して逆阻止ＩＧＢＴの製造工程は終了する。 FIG. 2 shows the cross-sectional shape of the blade 4 and the cross-sectional shape of the wafer cut halfway. When the cross-sectional shape of the right blade 4 is V-shaped, the cross-sectional shape of the left blade 4 is when the side surface is slanted and the bottom is flat. The cutting part of the wafer 100 (semiconductor substrate) cut halfway has a V groove on the right side and an inverted trapezoidal groove on the left side. In either case, the side surface of the chip becomes an inclined surface at the stage where the chip is formed.
Next, as shown in FIG. 1C, a dicing line exposed by performing boron ion implantation 14 on the entire surface of the wafer 100 while the wafer 100 (IGBT chip 12) is adhered to the dicing tape 3. Boron is introduced into 13 (side surface of the IGBT chip 12). At the time of FIG. 1B, the wafer 100 is separated into the IGBT chips 12, but here, the wafer 100 with the IGBT chips 12 attached to the dicing tape 3 is also referred to as the wafer 100 for convenience. To.
Next, as shown in FIG. 1D, along the dicing line 13, the side surface of the IGBT chip 12 is selectively irradiated with laser light 16 emitted from the laser irradiation machine 5 (scanning irradiation). Here, the laser beam 16 having a spot diameter of about 120 μm was used. As will be described later, the bevel angle θ (the angle of the side surface of the IGBT chip 12 with respect to the back surface after dicing) is about 70 °, the wafer thickness is about 100 μm, and the distance (shortest portion) of the IGBT chip 12 after cutting. Is about 40 μm, the width of the opening of the dicing line is less than 120 μm. Since the spot diameter of the laser beam 16 is about 120 μm, the side surfaces of the IGBT chips 12 on both sides of the dicing line 13 can be laser-annealed simultaneously by irradiating the laser beam 16 along the dicing line 13. Boron introduced into the side surface of the IGBT chip 12 is activated and diffused by the laser annealing described above, and a p-separation diffusion layer 63 (high-concentration p-layer) shown in FIG. 3 is formed. Thereafter, the IGBT chip 12 is removed from the dicing tape 3 to complete the reverse blocking IGBT manufacturing process.

上記の例では、ダイシングラインの開口の幅とレーザー光のスポット径をほぼ同じとし、１回のレーザー光１６の走査照射でレーザーアニールを完了させている。このほかに、レーザー光１６の光軸を、ＩＧＢＴチップ１２の裏面に垂直な状態から側面に垂直な状態に近づけて行ってもよい。すなわち、各側面について少なくとも１回ずつ（１つのダイシングラインについては少なくとも２回）行うことで、ＩＧＢＴチップ１２の側面に照射されたエネルギーを、ボロンの活性化と拡散に効率よく利用できる。このとき、より小さなスポット径のレーザー光を用いれば、不要な部分へのレーザー光１６の照射を防ぐことができる。
イオン注入１４する前に表面ウエハプロセスは全て終了している。そのため、ＩＧＢＴチップ１２の活性領域の表面には３〜５μｍ程度の厚いアルミニウムによるエミッタ電極５８や図示しないゲート電極パッド、厚いポリイミド膜やシリコン窒化膜やＢＰＳＧ（ボロン・リンガラス）膜による表面保護膜５９（パッシベーション膜）などが形成され、表面がこれらの金属電極や保護膜で被覆されている。
その状態で表面に１×１０¹⁴ｉｏｎｓ／ｃｍ²程度のボロンがイオン注入されても、前記の電極や保護膜でイオン注入１４のボロンが遮蔽されるので、ウエハ１００全面にイオン注入１４を行っても問題がなく、耐圧やチャネル抵抗などの電気的特性に影響を与えない。 In the above example, the opening width of the dicing line and the spot diameter of the laser beam are made substantially the same, and the laser annealing is completed by one scanning irradiation of the laser beam 16. In addition, the optical axis of the laser beam 16 may be set close to a state perpendicular to the side surface from a state perpendicular to the back surface of the IGBT chip 12. That is, by performing at least once for each side surface (at least twice for one dicing line), the energy applied to the side surface of the IGBT chip 12 can be efficiently used for the activation and diffusion of boron. At this time, if a laser beam having a smaller spot diameter is used, it is possible to prevent the unnecessary portion from being irradiated with the laser beam 16.
All surface wafer processes have been completed before ion implantation 14. Therefore, the surface of the active region of the IGBT chip 12 is an emitter electrode 58 made of thick aluminum of about 3 to 5 μm, a gate electrode pad (not shown), a thick polyimide film, a silicon nitride film, or a surface protective film made of a BPSG (boron / phosphor glass) film. 59 (passivation film) and the like are formed, and the surface is covered with these metal electrodes and protective film.
Even if boron of about 1 × 10 ¹⁴ ions / cm ² is ion-implanted on the surface in this state, since the boron of the ion implantation 14 is shielded by the electrode or the protective film, the ion implantation 14 is performed on the entire surface of the wafer 100. However, there is no problem, and electrical characteristics such as withstand voltage and channel resistance are not affected.

尚、前記のＢ⁺イオン注入をＩＧＢＴチップ１２の側面６２のみに行っても構わない。しかし、この場合、Ｂ⁺イオンビームをＩＧＢＴチップ１２の側面６２のみ、つまりダイシングライン１３のみに選択的に照射することになり、ビーム径を微小にするなどの高精度なイオン注入技術が必要になる。
また、本製造方法では、Ｖ溝型のブレード４の側面の傾斜を変えることで、ベベル角θ（ダイシング後の裏面を基準としたＩＧＢＴチップ１２の側面の角度）を任意に変えることができる。イオン注入１４の観点からベベル角θは裏面を基準として４０°〜７０°程度が好ましい。ベベル角θが４０°程度より小さい場合には、ダイシングライン１３の幅が広がり微細化の支障となる。また、ベベル角θが７０°程度より大きいと、側面６２からのボロンの打ち込み深さが浅くなり、ｐ分離拡散層６３の厚さが薄くなり空乏層がＩＧＢＴチップ１２の側面に達して漏れ電流の増大を招く。また、イオン注入されたボロンイオンのレーザーアニールによる活性化も困難になる。
また、ボロンのイオン注入角度はＩＧＢＴチップ１２の側面６２に対して出来るだけ直角に近いほど、ＩＧＢＴチップ１２の側面６２からの進入深さが深くなるので好ましい。
前記の特許文献２で記載されたエッチングでチップの側面を形成すると、使用するウエハの結晶方位の関係からベベル角θ（θ＝１２５．３°）が固定されてしまう。しかし、本製造方法では研削でＩＧＢＴチップ１２の側面６２を形成するために、結晶方位と関係なく任意にベベル角θを選定することができる。 The B ⁺ ion implantation may be performed only on the side surface 62 of the IGBT chip 12. However, in this case, only the side surface 62 of the IGBT chip 12, that is, only the dicing line 13 is selectively irradiated with the B ⁺ ion beam, and a highly accurate ion implantation technique such as making the beam diameter minute is necessary. Become.
Further, in this manufacturing method, the bevel angle θ (the angle of the side surface of the IGBT chip 12 with respect to the back surface after dicing) can be arbitrarily changed by changing the inclination of the side surface of the V-groove blade 4. From the viewpoint of the ion implantation 14, the bevel angle θ is preferably about 40 ° to 70 ° with respect to the back surface. When the bevel angle θ is smaller than about 40 °, the width of the dicing line 13 is widened and hinders miniaturization. If the bevel angle θ is larger than about 70 °, the boron implantation depth from the side surface 62 becomes shallow, the thickness of the p-separation diffusion layer 63 becomes thin, and the depletion layer reaches the side surface of the IGBT chip 12 to cause leakage current. Increase. In addition, activation of the ion-implanted boron ions by laser annealing becomes difficult.
Further, it is preferable that the boron ion implantation angle is as close as possible to the side surface 62 of the IGBT chip 12 because the depth of penetration from the side surface 62 of the IGBT chip 12 becomes deeper.
When the side surface of the chip is formed by etching described in Patent Document 2, the bevel angle θ (θ = 15.3 °) is fixed due to the crystal orientation of the wafer to be used. However, in this manufacturing method, since the side surface 62 of the IGBT chip 12 is formed by grinding, the bevel angle θ can be arbitrarily selected regardless of the crystal orientation.

図３は、図１の製造方法で製作した逆阻止ＩＧＢＴの要部断面図である。ｐコレクタ層５１上にｎドリフト層５２が配置され、ｎドリフト層５２上にｐベース層５３が配置され、ｐベース層５３の表面層にｎエミッタ層５４が配置されている。ｎエミッタ層５４とｎドリフト層５２に挟まれたｐベース層５３上にゲート絶縁膜５５を介してゲート電極５６が配置され、ゲート電極５６上の層間絶縁膜５７上にｎエミッタ層５４およびｐベース層５３に接続するエミッタ電極５８が配置される。またゲート電極５６と接続する図示しないゲート電極パッドがエミッタ電極５８と隣接して配置される。ｐコレクタ層５１上にコレクタ電極６４が配置される。ｐベース層５３とチップ端部の間に耐圧構造部６０が配置され、この耐圧構造部６０の一部であるｐ端部層６１とｐコレクタ層５１の両層に接するｐ拡散分離層６３がＩＧＢＴチップ１２の側面６２の表面層に配置される。ＩＧＢＴチップ１２の側面６２は、ダイシングライン１３に沿ってＶ溝型のブレード４で形成されたベベル加工面（ベベル角θは４０°〜７０°程度）であり、研削面である。尚、前記のゲート構造はプレーナ型であるが、図６に示すようなトレンチ型の場合もある。 3 is a cross-sectional view of the main part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. An n drift layer 52 is disposed on the p collector layer 51, a p base layer 53 is disposed on the n drift layer 52, and an n emitter layer 54 is disposed on the surface layer of the p base layer 53. A gate electrode 56 is disposed on a p base layer 53 sandwiched between the n emitter layer 54 and the n drift layer 52 via a gate insulating film 55, and the n emitter layer 54 and p are formed on an interlayer insulating film 57 on the gate electrode 56. An emitter electrode 58 connected to the base layer 53 is disposed. A gate electrode pad (not shown) connected to the gate electrode 56 is disposed adjacent to the emitter electrode 58. A collector electrode 64 is disposed on the p collector layer 51. A breakdown voltage structure 60 is disposed between the p base layer 53 and the chip end, and a p diffusion isolation layer 63 in contact with both the p end layer 61 and the p collector layer 51, which are part of the breakdown voltage structure 60. It is arranged on the surface layer of the side surface 62 of the IGBT chip 12. The side surface 62 of the IGBT chip 12 is a beveled surface (bevel angle θ is about 40 ° to 70 °) formed by the V-groove blade 4 along the dicing line 13 and is a grinding surface. The gate structure is a planar type, but may be a trench type as shown in FIG.

図４は、この発明の第２実施例の半導体装置の製造方法を説明する工程図であって、図４（ａ）〜図４（ｄ）は工程順に示した製造工程図である。ここでは、逆阻止ＩＧＢＴチップの製造プロセスフローであり、特にｐ分離拡散層の形成工程を示す。
図４(ａ)に示すように、縦型ＩＧＢＴの表面ウエハプロセス工程でウエハ１００の表側１に図５に示すエミッタ層５４、ゲート電極５６、エミッタ電極５８、ゲート電極５６と接続する図示しないゲート電極パッドおよび表面保護膜６０などを形成し、裏面ウエハプロセス工程でウエハ１００の裏側２１にコレクタ層およびコレクタ電極を形成した後、ウエハ１００の表側１とダイシングテープ３を向かい合わせて貼り合わせる。ダイシングテープ３はダイシングフレーム２に固定されている。
次に、図４（ｂ）において、断面がＶ溝型のブレード４を用いてウエハ１００の裏面２１よりダイシングを行いチップ化する。ここでダイシングは、裏面のコレクタ電極６４面からブレード４を入れるのでダイシングの位置決め（アライメント）を可能とするために、予め両面アライナーなどで裏面にアライメントマーキング２２を形成しておく。
次に、図４(ｃ)に示すように、ダイシングフレーム２にウエハ１００が貼り付いた状態のまま、ウエハ１００全面にボロンのイオン注入１４を行って露出しているダイシングライン１３（ＩＧＢＴチップ１２の側面６２）にボロンを導入する。 FIG. 4 is a process diagram for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention, and FIGS. 4A to 4D are manufacturing process diagrams shown in the order of processes. Here, it is a manufacturing process flow of a reverse blocking IGBT chip, and particularly shows a step of forming a p isolation diffusion layer.
As shown in FIG. 4A, a gate (not shown) connected to the emitter layer 54, gate electrode 56, emitter electrode 58, and gate electrode 56 shown in FIG. After forming an electrode pad, a surface protective film 60, and the like and forming a collector layer and a collector electrode on the back side 21 of the wafer 100 in a backside wafer process step, the front side 1 of the wafer 100 and the dicing tape 3 are bonded face to face. The dicing tape 3 is fixed to the dicing frame 2.
Next, in FIG. 4B, dicing is performed from the back surface 21 of the wafer 100 using a blade 4 having a V-groove cross section to form a chip. Here, since the blade 4 is inserted into the dicing from the surface of the collector electrode 64 on the back surface, the alignment marking 22 is previously formed on the back surface with a double-sided aligner or the like in order to enable dicing positioning (alignment).
Next, as shown in FIG. 4C, with the wafer 100 attached to the dicing frame 2, boron ion implantation 14 is performed on the entire surface of the wafer 100 to expose the dicing line 13 (IGBT chip 12). Boron is introduced into the side surface 62).

次に、図４（ｄ）に示すように、ウエハ１００全面にレーザー照射機１５から発射されるレーザー光１６を照射（走査照射）してレーザーアニールを行って、ＩＧＢＴチップ１２の側面６２に導入されたボロンの活性化と拡散を行こないｐ分離拡散層６３（高濃度のｐ層）を形成し、逆阻止ＩＧＢＴの製造工程が終了する。尚、レーザー光１６の走査照射はステージＸＹ機構を動かして行なう。
Ｂ⁺イオン注入は、先に述べたように、ダイシングライン１３のみに注入されればよいが、イオンビーム径が大きいために、ダイシングライン１３のみに選択的に注入することは困難である。
しかし、本発明では裏面ウエハプロセスは全て終了しており、裏側２１の全面にＡｌ／Ｔｉ／Ｎｉ／Ａｕによる厚い複合金属電極膜（コレクタ電極６４）が形成されているため、１×１０¹⁴ｉｏｎｓ／ｃｍ²程度の低ドーズのＢ⁺が注入されても、この複合金属電極膜で遮蔽されるので問題はない。
Ｖ溝型のブレード４によるダイシングによってベベル加工したＩＧＢＴチップ１２の側面６２へ注入されたボロンの活性化はレーザーアニールによって行なう。レーザー照射機１５から発射されるレーザー光１６はダイシングラインに沿って走査してもよいが、アライメントが煩雑であればウエハ１００全面にレーザー光１６を走査してアニールしても良い。 Next, as shown in FIG. 4D, laser annealing is performed by irradiating the entire surface of the wafer 100 with the laser beam 16 emitted from the laser irradiator 15 (scanning irradiation), and introduced into the side surface 62 of the IGBT chip 12. The boron is activated and diffused to form a p-separation diffusion layer 63 (a high-concentration p-layer), and the manufacturing process of the reverse blocking IGBT is completed. The scanning irradiation of the laser beam 16 is performed by moving the stage XY mechanism.
As described above, the B ⁺ ion implantation may be performed only on the dicing line 13. However, since the ion beam diameter is large, it is difficult to selectively implant only on the dicing line 13.
However, in the present invention, all the backside wafer processes are completed, and a thick composite metal electrode film (collector electrode 64) made of Al / Ti / Ni / Au is formed on the entire surface of the backside 21, so that 1 × 10 ¹⁴ ions. Even if B ⁺ having a low dose of about / cm ² is implanted, there is no problem because it is shielded by this composite metal electrode film.
Activation of boron implanted into the side surface 62 of the IGBT chip 12 beveled by dicing by the V-groove blade 4 is performed by laser annealing. The laser beam 16 emitted from the laser irradiator 15 may be scanned along the dicing line, but if the alignment is complicated, the laser beam 16 may be scanned over the entire surface of the wafer 100 and annealed.

ＩＧＢＴチップ１２の側面６２以外に照射されても、レーザー光１６は金属電極膜によって反射されるので吸収は起こらない。側面６２以外の部分へレーザー光１６が照射されることによるコレクタ層への不要な熱履歴が生じるなどの問題にはならない。
尚、イオン注入１４の観点からベベル角θは裏面を基準として１３０°〜１５０°程度が好ましい。ベベル角θが１３０°程度より小さい場合には、側面６２からのボロンの打ち込み深さが浅くなり、ｐ分離拡散層６３の厚さが薄くなり空乏層がＩＧＢＴチップ１２の側面６２に達して漏れ電流の増大を招く。また、ベベル角θが１５０°程度より大きいとダイシングライン１３の幅が広がり微細化の支障となると同時に表側１のＩＧＢＴチップ１２のエッジが欠け易くなるので好ましくない。
このように、裏側２１より表側１を広くすることにより、活性領域を広くすることができるので第１実施例より好ましい。
前記したように、特許文献２で記載されたエッチングでＩＧＢＴチップ６２の側面６２を形成すると、使用するウエハ１００の結晶方位（面方位が（１００）面）の関係からベベル角θが固定されてしまう。しかし、本製造方法では研削でＩＧＢＴチップ１２の側面６２を形成するために、結晶方位と関係なく任意にベベル角θを選定することができる。 Even if the light is irradiated on the side of the IGBT chip 12 other than the side surface 62, the laser beam 16 is reflected by the metal electrode film, and thus no absorption occurs. It does not cause a problem that unnecessary heat history is generated on the collector layer by irradiating the laser beam 16 to a portion other than the side surface 62.
From the viewpoint of ion implantation 14, the bevel angle θ is preferably about 130 ° to 150 ° with respect to the back surface. When the bevel angle θ is smaller than about 130 °, the boron implantation depth from the side surface 62 becomes shallow, the thickness of the p isolation diffusion layer 63 becomes thin, and the depletion layer reaches the side surface 62 of the IGBT chip 12 and leaks. Increases current. On the other hand, if the bevel angle θ is larger than about 150 °, the width of the dicing line 13 is widened and the miniaturization is hindered.
Thus, by making the front side 1 wider than the back side 21, the active region can be widened, which is preferable to the first embodiment.
As described above, when the side surface 62 of the IGBT chip 62 is formed by etching described in Patent Document 2, the bevel angle θ is fixed because of the crystal orientation of the wafer 100 to be used (plane orientation is the (100) plane). End up. However, in this manufacturing method, since the side surface 62 of the IGBT chip 12 is formed by grinding, the bevel angle θ can be arbitrarily selected regardless of the crystal orientation.

図５は、図４の製造方法で製作した逆阻止ＩＧＢＴの要部断面図である。ｐコレクタ層５１上にｎドリフト層５２が配置され、ｎドリフト層５２上にｐベース層５３が配置され、ｐベース層５３の表面層にｎエミッタ層５４が配置されている。ｎエミッタ層５４とｎドリフト層５２に挟まれたｐベース層５３上にゲート絶縁膜５５を介してゲート電極５６が配置され、ゲート電極５６上の層間絶縁膜５７上にｎエミッタ層５４およびｐベース層５３に接続するエミッタ電極５８が配置される。またゲート電極５６と接続する図示しないゲート電極パッドがエミッタ電極５８と隣接して配置される。ｐコレクタ層５１上にコレクタ電極６４が配置される。ｐベース層５３とチップ端部の間に耐圧構造部６０が配置され、この耐圧構造部６０の一部であるｐ端部層６１とｐコレクタ層５１の両層に接するｐ拡散分離層６２がＩＧＢＴチップ１２の側面６２に配置される。ＩＧＢＴチップ１２の側面６２は、ダイシングライン１３に沿ってＶ溝型のブレード４で形成されたベベル加工面（角度は表面を基準として１３０°〜１５０°程度）であり、研削面である。
図６は、本発明を用いて形成したトレンチゲート構造の逆阻止ＩＧＢＴの要部断面図である。図５との違いは、半導体基板の表面層にｐベース層５３を貫通しｎドリフト層５２に達するトレンチを形成しこのトレンチの側壁にゲート絶縁膜５５を介してゲート電極５６が形成されている点である。 FIG. 5 is a cross-sectional view of the main part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. An n drift layer 52 is disposed on the p collector layer 51, a p base layer 53 is disposed on the n drift layer 52, and an n emitter layer 54 is disposed on the surface layer of the p base layer 53. A gate electrode 56 is disposed on a p base layer 53 sandwiched between the n emitter layer 54 and the n drift layer 52 via a gate insulating film 55, and the n emitter layer 54 and p are formed on an interlayer insulating film 57 on the gate electrode 56. An emitter electrode 58 connected to the base layer 53 is disposed. A gate electrode pad (not shown) connected to the gate electrode 56 is disposed adjacent to the emitter electrode 58. A collector electrode 64 is disposed on the p collector layer 51. A breakdown voltage structure 60 is disposed between the p base layer 53 and the chip end, and a p diffusion isolation layer 62 in contact with both the p end layer 61 and the p collector layer 51 which are a part of the breakdown voltage structure 60 is provided. It is disposed on the side surface 62 of the IGBT chip 12. The side surface 62 of the IGBT chip 12 is a beveled surface (angle is about 130 ° to 150 ° with respect to the surface) formed by the V-groove blade 4 along the dicing line 13 and is a ground surface.
FIG. 6 is a cross-sectional view of an essential part of a reverse blocking IGBT having a trench gate structure formed by using the present invention. The difference from FIG. 5 is that a trench reaching the n drift layer 52 through the p base layer 53 is formed in the surface layer of the semiconductor substrate, and a gate electrode 56 is formed on the side wall of the trench via a gate insulating film 55. Is a point.

図７は、この発明の第３実施例の半導体装置の製造方法を説明する工程図であって、図７（ａ）〜図７（ｄ）は工程順に示した製造工程図である。ここでは、逆阻止ＩＧＢＴチップの製造プロセスフローであり、特にｐ分離拡散層の形成工程を示す。
図７（ａ）に示すように、縦型ＩＧＢＴの表面ウエハプロセスおよび裏面ウエハプロセス工程で図１３に示すエミッタ電極５８、図示しないゲート電極パッドおよび表面保護膜６０やコレクタ電極６４などの形成が終了した後、ブレードによるダイシング、もしくはレーザー光によるダイシングによってチップ化（ベベル角はほぼ９０°程度）し、複数のＩＧＢＴチップ１２を垂直に重ねて配置してチップ積層塊３１（直方体塊）とする。なお、ＩＧＢＴチップ１２の個片化の方法は上記の方法に限るものではない。
ＩＧＢＴチップ１２の厚さが１００μｍ程度の場合には、重ねるチップの枚数は数十枚から数百枚のチップ積層塊３１とする。このときチップの側面を図示しない治具を用いて数十μｍ程度以内に揃える。また、チップの厚さが１００μｍ程度と薄い場合には１０枚程度重ねてダイシングしてチップ化してもよい。また、重ねられたチップには互いにずれないように圧接力を加えるとよい。
その際の複数のＩＧＢＴチップ１２の積層に当たっては、隣接するＩＧＢＴチップ１２同士の間隔を空けずに密着させてもよいが、図８に示すように、ＩＧＢＴチップ１２の間に弱い粘着性を持ったクッションシート３４（スペーサー）を挟んで、一定間隔のスペースを確保してもよい。尚、図８は、半導体チップ１２同士に間隔を空けた場合を示し、図８（ａ）はその斜視図、図８（ｂ）は半導体１２同士の間にクッションシート３４を挟んだチップ積層塊の断面図である。 FIGS. 7A to 7D are process diagrams for explaining a method of manufacturing a semiconductor device according to a third embodiment of the present invention. FIGS. 7A to 7D are manufacturing process diagrams shown in the order of processes. Here, it is a manufacturing process flow of a reverse blocking IGBT chip, and particularly shows a step of forming a p isolation diffusion layer.
As shown in FIG. 7A, the formation of the emitter electrode 58, the gate electrode pad (not shown), the surface protective film 60, the collector electrode 64, and the like shown in FIG. 13 is completed in the front surface wafer process and back surface wafer process of the vertical IGBT. After that, dicing with a blade or dicing with a laser beam makes a chip (bevel angle is about 90 °), and a plurality of IGBT chips 12 are vertically stacked to form a chip stack lump 31 (cuboid lump). The method for dividing the IGBT chip 12 is not limited to the above method.
When the thickness of the IGBT chip 12 is about 100 μm, the number of stacked chips is several tens to several hundreds of chip stacks 31. At this time, the side surfaces of the chip are aligned within about several tens of μm using a jig (not shown). If the thickness of the chip is as thin as about 100 μm, about 10 chips may be stacked and diced to form a chip. Further, it is preferable to apply a pressing force to the stacked chips so as not to be displaced from each other.
In stacking the plurality of IGBT chips 12 at that time, the IGBT chips 12 adjacent to each other may be adhered without leaving an interval, but as shown in FIG. 8, the IGBT chips 12 have weak adhesiveness. Further, a space with a constant interval may be secured with the cushion sheet 34 (spacer) interposed therebetween. 8 shows a case where the semiconductor chips 12 are spaced apart from each other, FIG. 8A is a perspective view thereof, and FIG. 8B is a chip stack in which a cushion sheet 34 is sandwiched between the semiconductors 12. FIG.

この場合、図９に示されるように、その後のイオン注入工程において、ＩＧＢＴチップ１２の側面６２のみではなく、ＩＧＢＴチップ１２の表面および裏面の端部側の一部領域についても、チルトイオン注入１４ａ（斜めイオン注入）が可能となる。
ＩＧＢＴチップ１２のエッジ部にダイシングによるチッピングやハンドリングによるチップ欠けが生じている場合、このチルトイオン注入１４ａにより、図１０に示されるチッピング部にもイオン注入されるので非常に効果的である。
またクッションシート３４により隣り合うＩＧＢＴチップ１２同士が擦れあってキズをつけてしまうことを防止できる。
次に、図７（ｂ）に示すように、このチップ積層塊３１の側面をＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）盤３２を用いてＣＭＰによる研磨を行なう。この工程は、ダイシング面が鏡面に近い仕上がりの場合は省いても構わない。
このＣＭＰ研磨処理は、図１１に示されるように、ダンシング面近傍の結晶欠陥３６やダメージ層３７や微小なチッピングなど除去するのに効果的である。
次に、図７（ｃ）に示すように、ＣＭＰ研磨後の洗浄を行った後、チップ積層塊３１の側面にイオン注入１４を行う。チップ積層塊３１の側面全てに渡ってイオン注入１４によるドーパント導入をするために、チップ積層塊３１を回転軸３３回転させながらイオン注入１４する。または、図示しないステージに固定してイオン注入１４を４つの側面についてそれぞれ行ってもよい。 In this case, as shown in FIG. 9, in the subsequent ion implantation process, not only the side surface 62 of the IGBT chip 12, but also the partial regions on the front and back end sides of the IGBT chip 12 are tilted ion implantation 14a. (Oblique ion implantation) becomes possible.
When chipping due to dicing or chip chipping due to handling occurs at the edge portion of the IGBT chip 12, this tilted ion implantation 14a is also very effective because ions are implanted into the chipping portion shown in FIG.
Further, the adjacent IGBT chips 12 can be prevented from being scratched and scratched by the cushion sheet 34.
Next, as shown in FIG. 7B, the side surface of the chip stack lump 31 is polished by CMP using a CMP (chemical mechanical polishing) disk 32. This step may be omitted when the dicing surface is finished close to a mirror surface.
As shown in FIG. 11, this CMP polishing process is effective in removing crystal defects 36, damaged layers 37, minute chipping, and the like in the vicinity of the dancing surface.
Next, as shown in FIG. 7C, after the CMP polishing is performed, ion implantation 14 is performed on the side surface of the chip stack lump 31. In order to introduce a dopant by ion implantation 14 over the entire side surface of the chip stack lump 31, ion implantation 14 is performed while the chip stack lump 31 is rotated by the rotation shaft 33. Alternatively, the ion implantation 14 may be performed on each of the four side surfaces while being fixed to a stage (not shown).

このチップ積層塊３１の回転方法として、図１２に示すように複数の円柱形状の支持棒３８にチップ積層塊３１を挟み、この支持棒３８を回転させることで、このチップ積層塊３１をイオン注入１４中に回転させることができる。
チップ積層塊３１を、キズつけずに滑らかに回転させるためには、支持棒３７の表面の材質がシリコーン樹脂などの柔らかい材質でコーティングされている事が望ましい。
また支持棒３８のチップ積層塊３１への押し付けは、図１２（ｂ）に示されるように、バネ３９などの弾力材で押し付けるのが望ましい。
また、図示しない回転支持棒を用いて回転軸方向へチップ積層塊３１を圧接しながら回転させてイオン注入１４しても構わない。
ＣＭＰ研磨で除去できなかったダイシング面近傍の結晶欠陥３６やダメージ層３７の影響を少なくするため、高加速のイオン注入装置を用いて、できるだけ高い注入エネルギー（深い飛程）でイオン注入を行い、ＩＧＢＴチップ１２の側面６２から深い位置までボロンが導入されたｐ分離拡散層６３を形成することが望ましい。
高加速イオン注入装置は高価であり、さらに十分なイオンビーム電流が得られないので、高ドーズ量のイオン注入は時間が掛かって難しいが、本発明によれば、チップを束ねて、一括して注入するので、高加速イオン注入装置を用いて時間を掛けて高ドーズ量注入しても、十分スループットが得られる。 As a method of rotating the chip stack lump 31, the chip stack lump 31 is ion-implanted by sandwiching the chip stack lump 31 between a plurality of cylindrical support rods 38 as shown in FIG. 14 can be rotated.
In order to smoothly rotate the chip stack lump 31 without scratching, it is desirable that the surface material of the support rod 37 is coated with a soft material such as silicone resin.
The pressing of the support bar 38 to the chip stack lump 31 is preferably performed by an elastic material such as a spring 39 as shown in FIG.
Alternatively, the ion implantation 14 may be performed by rotating the chip stack lump 31 in the direction of the rotation axis while being pressed in the direction of the rotation axis using a rotation support rod (not shown).
In order to reduce the influence of the crystal defects 36 and the damage layer 37 in the vicinity of the dicing surface that could not be removed by CMP polishing, ion implantation was performed with a high acceleration ion implantation apparatus (deep range) as much as possible, It is desirable to form the p isolation diffusion layer 63 into which boron is introduced from the side surface 62 of the IGBT chip 12 to a deep position.
High-acceleration ion implantation equipment is expensive, and sufficient ion beam current cannot be obtained. Therefore, high dose ion implantation takes time and is difficult, but according to the present invention, the chips are bundled together. Since the implantation is performed, a sufficient throughput can be obtained even if a high dose is implanted over a long time using a high acceleration ion implantation apparatus.

次に、図７（ｄ）に示すように、イオン注入１４後、アルミ電極（エミッタ電極５８）に熱ダメージを与えないような温度範囲で電気炉でアニールを行うか、もしくはチップ積層塊３１に高エネルギーのパルスレーザーを照射してレーザーアニールしてもよい。
レーザーアニール後、チップ積層塊３１を再び個々のチップに分解し、逆阻止ＩＧＢＴチップの製造工程が全て終了する。
前記の第１〜第３実施例で示した本発明によれば、ウエハ１００の表面から深い熱拡散を必要としないので大幅に熱履歴が削減される。厚いマスク熱酸化膜を必要としないので、高温長時間の熱酸化処理に起因する結晶欠陥も削減されることで高い良品率を確保できる。また、長時間の熱拡散処理が短時間でよくなり、リード時間を短縮できる。
さらに横方向拡散によるチップサイズ増大が伴わない。
高耐圧化によるさらに深いｐ分離拡散層６３の形成も、従来技術ではこれ以上の深い熱拡散は困難であるが、本発明によれば、さらに深いｐ分離拡散層６３、つまり高耐圧の逆阻止ＩＧＢＴの製造が熱履歴の増加を伴わずに非常に容易できる。熱履歴の増加を伴わないことで、高い良品率を確保できる。
また、本発明によれば表面ウエハプロセスおよび裏面ウエハプロセスを終了した通常のＮＰＴ（ＮｏｎＰｕｎｃｈＴｈｒｏｕｇｈ）−ＩＧＢＴウエハから逆阻止ＩＧＢＴの製造が可能になる。それぞれのタイプのＩＧＢＴの製造受注状態に応じて逆阻止ＩＧＢＴおよびＮＰＴ型−ＩＧＢＴを短時間で製造することができることから、それぞれ個別に受注量にあわせて製造管理する必要がなくなり、製造管理の簡略化を図ることができる。
図１３は、図７の製造方法で製作した逆阻止ＩＧＢＴの要部断面図である。ｐコレクタ層５１上にｎドリフト層５２が配置され、ｎドリフト層５２上にｐベース層５３が配置され、ｐベース層５３の表面層にｎエミッタ層５４が配置されている。ｎエミッタ層５４とｎドリフト層５２に挟まれたｐベース層５３上にゲート絶縁膜５５を介してゲート電極５６が配置され、ゲート電極５６上の層間絶縁膜５７上にｎエミッタ層５４と接続するエミッタ電極５８が配置される。またゲート電極５６と接続する図示しないゲート電極パッドがエミッタ電極５８と隣接して配置される。ｐコレクタ層５１上にコレクタ電極６４が配置される。ｐベース層５３とチップ端部の間に耐圧構造部６０が配置され、この耐圧構造部６０の一部であるｐ端部層６１とｐコレクタ層５１の両層に接するｐ拡散分離層６３がＩＧＢＴチップ１２の側面６２に配置される。ＩＧＢＴチップ１２の側面６２は、ダイシングラインに沿ってブレード４で形成されたベベル加工面（角度は裏面を基準として９０°程度）であり、研削面である。尚、前記のゲート構造はプレーナ型であるが、トレンチ型の場合もある。 Next, as shown in FIG. 7D, after the ion implantation 14, annealing is performed in an electric furnace in a temperature range that does not cause thermal damage to the aluminum electrode (emitter electrode 58), or the chip stack lump 31 is formed. Laser annealing may be performed by irradiation with a high energy pulse laser.
After the laser annealing, the chip stack lump 31 is again disassembled into individual chips, and the manufacturing process of the reverse blocking IGBT chip is completed.
According to the present invention shown in the first to third embodiments, since the thermal diffusion from the surface of the wafer 100 is not required, the thermal history is greatly reduced. Since a thick mask thermal oxide film is not required, it is possible to secure a high yield rate by reducing crystal defects caused by high-temperature and long-time thermal oxidation treatment. Further, the heat diffusion process for a long time can be completed in a short time, and the lead time can be shortened.
Furthermore, there is no increase in chip size due to lateral diffusion.
The deeper p-isolation diffusion layer 63 formed by the higher breakdown voltage is also difficult to deeply diffuse by the prior art. However, according to the present invention, the deeper p-isolation diffusion layer 63, that is, the reverse blocking of the higher breakdown voltage is achieved. IGBTs can be manufactured very easily without increasing thermal history. By not increasing the heat history, a high yield rate can be secured.
In addition, according to the present invention, it is possible to manufacture a reverse blocking IGBT from a normal NPT (Non Punch Through) -IGBT wafer that has been subjected to the front surface wafer process and the back surface wafer process. Since reverse blocking IGBTs and NPT-IGBTs can be manufactured in a short time according to the manufacturing order status of each type of IGBT, it is not necessary to manage the manufacturing individually according to the order quantity individually, and the manufacturing management is simplified. Can be achieved.
FIG. 13 is a cross-sectional view of the main part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. An n drift layer 52 is disposed on the p collector layer 51, a p base layer 53 is disposed on the n drift layer 52, and an n emitter layer 54 is disposed on the surface layer of the p base layer 53. A gate electrode 56 is disposed on a p base layer 53 sandwiched between the n emitter layer 54 and the n drift layer 52 via a gate insulating film 55, and connected to the n emitter layer 54 on an interlayer insulating film 57 on the gate electrode 56. An emitter electrode 58 is disposed. A gate electrode pad (not shown) connected to the gate electrode 56 is disposed adjacent to the emitter electrode 58. A collector electrode 64 is disposed on the p collector layer 51. A breakdown voltage structure 60 is disposed between the p base layer 53 and the chip end, and a p diffusion isolation layer 63 in contact with both the p end layer 61 and the p collector layer 51, which are part of the breakdown voltage structure 60. It is disposed on the side surface 62 of the IGBT chip 12. The side surface 62 of the IGBT chip 12 is a beveled surface (angle is about 90 ° with respect to the back surface) formed by the blade 4 along the dicing line, and is a ground surface. The gate structure is a planar type, but may be a trench type.

この発明の第１実施例の半導体装置の製造方法を説明する工程図であって、（ａ）〜（ｄ）は工程順に示した製造工程図。BRIEF DESCRIPTION OF THE DRAWINGS It is process drawing explaining the manufacturing method of the semiconductor device of 1st Example of this invention, Comprising: (a)-(d) is the manufacturing process figure shown to process order. ブレード４の断面形状と切削されたウエハの断面形状を示した図The figure which showed the cross-sectional shape of the blade 4, and the cross-sectional shape of the cut wafer 図１の製造方法で製作した逆阻止ＩＧＢＴの要部断面図Cross-sectional view of the main part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. この発明の第２実施例の半導体装置の製造方法を説明する工程図であって、（ａ）〜（ｄ）は工程順に示した製造工程図FIG. 6 is a process diagram for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention, wherein (a) to (d) are process steps shown in the order of steps; 図４の製造方法で製作した逆阻止ＩＧＢＴの要部断面図Cross-sectional view of the main part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. 本発明を用いて形成したトレンチゲート構造の逆阻止ＩＧＢＴの要部断面図Cross-sectional view of a principal part of a reverse blocking IGBT having a trench gate structure formed by using the present invention この発明の第３実施例の半導体装置の製造方法を説明する工程図であって、（ａ）〜（ｄ）は工程順に示した製造工程図It is process drawing explaining the manufacturing method of the semiconductor device of 3rd Example of this invention, Comprising: (a)-(d) is manufacturing process drawing shown to process order 半導体チップ１２同士に間隔を空けた場合を示し、（ａ）はその斜視図、（ｂ）は半導体１２同士の間にクッションシート３４を挟んだチップ積層塊の断面図The case where a space | interval is provided between semiconductor chips 12 is shown, (a) is the perspective view, (b) is sectional drawing of the chip | tip laminated lump which sandwiched the cushion sheet 34 between semiconductors 12. チップ積層塊にイオン注入している図Ion implantation into chip stack チップ積層塊のチップにチッピングや欠けがある場合の図であり、同図（ａ）はチップ同士を密着した場合の断面図、同図（ｂ）はチップ同士の間にクッションシートを挟んだ場合の断面図It is a figure when there are chipping and chipping in the chip of the chip stack, where (a) is a cross-sectional view when the chips are in close contact, and (b) is when a cushion sheet is sandwiched between the chips. Cross section of ＩＧＢＴチップの側面に欠陥がある場合であり、同図（ａ）は結晶欠陥がある図、同図（ｂ）はダメージ層がある図This is a case where there is a defect on the side surface of the IGBT chip. FIG. 11 (a) shows a crystal defect, and FIG. 支持棒でチップ積層塊を押さえて回転させている図であり、同図（ａ）はその斜視図、同図（ｂ）は支持棒をバネで押さえ付けている図It is the figure which presses and rotates a chip lamination lump with a support bar, the figure (a) is the perspective view, and the figure (b) is the figure which presses down the support bar with a spring. 図７の製造方法で製作した逆阻止ＩＧＢＴの要部断面図Cross-sectional view of the principal part of the reverse blocking IGBT manufactured by the manufacturing method of FIG. 従来の逆阻止ＩＧＢＴの要部断面図Cross-sectional view of the main part of a conventional reverse blocking IGBT 従来の逆阻止ＩＧＢＴと従来のＮＰＴ−ＩＧＢＴの断面図とＩ−Ｖ曲線図Cross-sectional view and IV curve diagram of conventional reverse blocking IGBT and conventional NPT-IGBT 従来のｐ分離拡散層を形成する様子を示す図The figure which shows a mode that the conventional p isolation | separation diffusion layer is formed.

Explanation of symbols

１表側
２ダイシングフレーム
３ダイシングテープ
４ブレード
５ブレードスピンドル
１１ＩＧＢＴチップ形成領域
１２ＩＧＢＴチップ
１３ダイシングライン
１４イオン注入
１４ａチルトイオン注入
１５レーザー照射機
１６レーザー光
２１裏側
２２アライメントマーキング
２３ステージＸＹ機構
３１チップ積層塊
３２ＣＭＰ盤
３３回転軸
３４クッションシート
３５チッピング
３６結晶欠陥
３７ダメージ層
３８支持棒
３９バネ
５１ｐコレクタ層
５２ｎドリフト層
５３ｐベース層
５４ｎエミッタ層
５５ゲート絶縁膜
５６ゲート電極
５７層間絶縁膜
５８エミッタ電極
５９表面保護膜
６０耐圧構造部
６１ｐ端部層
６２側面
６３ｐ分離拡散層
１００ウエハ
DESCRIPTION OF SYMBOLS 1 Front side 2 Dicing frame 3 Dicing tape 4 Blade 5 Blade spindle 11 IGBT chip formation area 12 IGBT chip 13 Dicing line 14 Ion implantation 14a Tilt ion implantation 15 Laser irradiation machine 16 Laser beam 21 Back side 22 Alignment marking 23 Stage XY mechanism 31 Chip lamination Mass 32 CMP plate 33 Rotating shaft 34 Cushion sheet 35 Chipping 36 Crystal defect 37 Damaged layer 38 Support rod 39 Spring 51 p Collector layer 52 n Drift layer 53 p Base layer 54 n Emitter layer 55 Gate insulating film 56 Gate electrode 57 Interlayer insulating film 58 Emitter electrode 59 Surface protective film 60 Withstand voltage structure part 61 p-end part layer 62 side face 63 p separation diffusion layer 100 wafer

Claims

An isolation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the isolation diffusion layer and formed on the back surface of the semiconductor chip, and a breakdown voltage structure connected to the isolation diffusion layer and formed on the surface layer of the semiconductor chip An emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure portion, a collector electrode formed on the collector layer, and an emitter electrode formed on the emitter layer A gate electrode pad connected to the gate electrode and adjacent to the emitter electrode,
The angle between the back surface of the semiconductor chip and the side surface of the semiconductor chip is 40 degrees or more and 70 degrees or less on the ground surface where the side surface of the semiconductor chip is diced using a V-shaped or inverted trapezoidal blade . Alternatively , the semiconductor device is 130 degrees or more and 150 degrees or less , and the separation diffusion layer is a diffusion layer formed on a surface layer on a side surface of the semiconductor chip.

The said gate electrode is a planar gate electrode formed through a gate insulating film on a semiconductor substrate surface, or a trench gate electrode formed through a gate insulating film on a trench side wall. Semiconductor device.

An isolation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the isolation diffusion layer and formed on the back surface of the semiconductor chip, and a breakdown voltage structure connected to the isolation diffusion layer and formed on the surface layer of the semiconductor chip An emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure portion, a collector electrode formed on the collector layer, and an emitter electrode formed on the emitter layer In the method of manufacturing a semiconductor device having a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode,
Forming the emitter layer, the emitter electrode, the gate electrode, the gate electrode pad, and the surface protective film on the front side of the semiconductor wafer, and forming the collector layer and the collector electrode on the back side of the semiconductor wafer;
Attaching the back side of the semiconductor wafer to a dicing frame via a dicing tape;
Dicing from the front side of the semiconductor wafer using a blade having a V-shaped or inverted trapezoidal cross-sectional shape to form a semiconductor chip in which the angle formed between the back surface of the semiconductor chip and the side surface of the semiconductor chip is less than 90 °;
A step of ion-implanting impurities of the same conductivity type as the collector layer on the side surface of the semiconductor chip with the semiconductor chip attached to the dicing frame;
A step of selectively irradiating at least a side surface of the semiconductor chip with laser light to perform laser annealing, and forming a separation diffusion layer in which the impurity introduced into the side surface of the semiconductor chip is activated; and
A method for manufacturing a semiconductor device, comprising:

An isolation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the isolation diffusion layer and formed on the back surface of the semiconductor chip, and a breakdown voltage structure connected to the isolation diffusion layer and formed on the surface layer of the semiconductor chip An emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure portion, a collector electrode formed on the collector layer, and an emitter electrode formed on the emitter layer In the method of manufacturing a semiconductor device having a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode,
Forming the emitter layer, the emitter electrode, the gate electrode, the gate electrode pad, and the surface protective film on the front side of the semiconductor wafer, and forming the collector layer and the collector electrode on the back side of the semiconductor wafer;
Attaching the front side of the semiconductor wafer to a dicing frame via a dicing tape;
A step of cross section diced from the back side of the semiconductor chip using a V-shaped or inverted trapezoidal-shaped blades, the angle of the semiconductor chip rear surface and the semiconductor chip side to the semiconductor chip is 90 ° greater,
A step of ion-implanting impurities of the same conductivity type as the collector layer on the side surface of the semiconductor chip with the semiconductor chip attached to the dicing frame;
A step of selectively irradiating at least a side surface of the semiconductor chip with laser light to perform laser annealing, and forming a separation diffusion layer in which the impurity introduced into the side surface of the semiconductor chip is activated; and
A method for manufacturing a semiconductor device, comprising:

The step of forming the separation diffusion layer is a step of performing laser annealing by irradiating the entire back side of the semiconductor chip with laser light to form a separation diffusion layer in which the impurities introduced into the side surface of the semiconductor chip are activated. The method of manufacturing a semiconductor device according to claim 4 , wherein:

An isolation diffusion layer formed on the side surface of the semiconductor chip, a collector layer connected to the isolation diffusion layer and formed on the back surface of the semiconductor chip, and a breakdown voltage structure connected to the isolation diffusion layer and formed on the surface layer of the semiconductor chip An emitter layer and a gate electrode formed on the semiconductor chip surface layer surrounded by the breakdown voltage structure portion, a collector electrode formed on the collector layer, and an emitter electrode formed on the emitter layer In the method of manufacturing a semiconductor device having a gate electrode pad connected to the gate electrode and adjacent to the emitter electrode,
Forming the emitter layer, the emitter electrode, the gate electrode, the gate electrode pad, and the surface protective film on the front side of the semiconductor wafer, and forming the collector layer and the collector electrode on the back side of the semiconductor wafer;
Dicing the semiconductor wafer to form a semiconductor chip whose side surface angle is substantially a right angle with respect to the back surface of the semiconductor chip; and
Aligning the side surfaces of the semiconductor chip and stacking the semiconductor chips to form a chip stack,
Ion-implanting impurities of the same conductivity type as the collector layer into the side surface of the chip stack,
Annealing the ion-implanted chip stack to activate while diffusing the impurities to form the separation diffusion layer of the semiconductor chip;
A method for manufacturing a semiconductor device, comprising:

In the chip stack, a cushion material having an area smaller than that of the semiconductor chip is disposed between the adjacent semiconductor chips in a central portion of the semiconductor chip, and a gap is provided between the adjacent semiconductor chips. A method for manufacturing a semiconductor device according to claim 6 .

The method of manufacturing a semiconductor device according to claim 6 or claim 7, characterized in that performing CMP on a side surface of the chip stack mass.

9. The semiconductor device manufacturing according to claim 6 , wherein ions are implanted into a side surface of the chip stack lump while the chip stack lump is rotated about the stacking direction of the semiconductor chips. Method.

10. The method of manufacturing a semiconductor device according to claim 6 , wherein an ion implantation direction of the impurity is inclined with respect to a side surface of the chip stack.