JP2010153432A - Vertical bipolar transistor and manufacturing method for the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technique for manufacturing a deep impurity diffusion region 8 in a short period of time in a technique for securing a required withstanding voltage by forming the deep impurity diffusion region reaching the depth along a dicing line. <P>SOLUTION: A manufacturing method for a vertical bipolar transistor has the following steps of: implanting impurities over a plurality of times while changing an implantation energy when forming an impurity diffusion region in a semiconductor substrate 4; and subsequently subjecting the semiconductor substrate 4 to heat treatment. The semiconductor substrate is subjected to heat treatment after implanting impurities to a plurality of depths L1-L5, thereby forming the deep impurity diffusion region 8 by heat treatment in a short period of time. In the case of a bipolar transistor 2, the peak of the impurity concentration is observed in the plurality of depths L1-L5. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体基板の表面にエミッタ電極を形成し、半導体基板の裏面にコレクタ電極を形成した縦型のバイポーラトランジスタに関する。例えば、縦型のＩＧＢＴ、縦型のサイリスタ、あるいは縦型のＧＴＯ等に関する。   The present invention relates to a vertical bipolar transistor in which an emitter electrode is formed on the surface of a semiconductor substrate and a collector electrode is formed on the back surface of the semiconductor substrate. For example, the present invention relates to a vertical IGBT, a vertical thyristor, or a vertical GTO.

バイポーラトランジスタは、ゲート電極にオン電圧を印加しない限り、エミッタ・コレクタ間に順方向の高電圧が印加されても絶縁状態を維持する能力が求められる(順方向耐圧)。またバイポーラトランジスタのターンオフ時等にエミッタ・コレクタ間に逆方向の電圧が印加されることがあることから逆方向の高電圧が印加されても絶縁状態を維持する能力が求められる(逆方向耐圧)。   Bipolar transistors are required to have an ability to maintain an insulating state even when a high forward voltage is applied between the emitter and the collector unless a turn-on voltage is applied to the gate electrode (forward breakdown voltage). In addition, since a reverse voltage may be applied between the emitter and collector when the bipolar transistor is turned off, the ability to maintain insulation even when a high voltage in the reverse direction is applied is required (reverse breakdown voltage). .

バイポーラトランジスタは、半導体基板をダイシングしてチップに分割して製造する。縦型のバイポーラトランジスタの場合、半導体基板の裏面全体に不純物拡散層を形成することが普通である。このために、半導体基板をダイシングして縦型のバイポーラトランジスタを製造すると、不純物拡散層とそれ以外の半導体領域の境界に位置しているｐｎ接合界面がチップ側面(ダイシング面)に露出する。ｐｎ接合界面がチップ側面に露出すると逆方向耐圧が低下する。
特許文献１に、ダイシングラインに沿って不純物拡散層を形成し、その後にダイシングする技術が開示されている。この技術によると、チップ側面の全域に不純物拡散層が露出することになり、ｐｎ接合界面がチップ側面に露出することを防止できる。この技術によると、逆方向耐圧が必要とされる場合に、空乏層がチップ側面に到達することを防止できる。空乏層がチップ側面に到達することを防止できれば、チップ側面で絶縁が破られることを防止できる。ダイシングラインに沿って不純物拡散層を形成すると、高い順方向耐圧と高い逆方向耐圧を実現することができる。 Bipolar transistors are manufactured by dicing a semiconductor substrate into chips. In the case of a vertical bipolar transistor, it is common to form an impurity diffusion layer over the entire back surface of the semiconductor substrate. For this reason, when a vertical bipolar transistor is manufactured by dicing the semiconductor substrate, the pn junction interface located at the boundary between the impurity diffusion layer and the other semiconductor region is exposed on the chip side surface (dicing surface). When the pn junction interface is exposed on the side surface of the chip, the reverse breakdown voltage decreases.
Patent Document 1 discloses a technique in which an impurity diffusion layer is formed along a dicing line and then dicing is performed. According to this technique, the impurity diffusion layer is exposed in the entire region of the side surface of the chip, and the pn junction interface can be prevented from being exposed on the side surface of the chip. According to this technique, when a reverse breakdown voltage is required, the depletion layer can be prevented from reaching the side surface of the chip. If the depletion layer can be prevented from reaching the side surface of the chip, the insulation can be prevented from being broken on the side surface of the chip. When the impurity diffusion layer is formed along the dicing line, a high forward breakdown voltage and a high reverse breakdown voltage can be realized.

特開２００５−１９１１６０号公報JP-A-2005-191160

ダイシングラインに沿って不純物拡散層を形成することによって耐圧を確保する技術では、半導体基板の表面から深部に至る深い不純物拡散層を形成する必要がある（後記するように、深さ方向に不連続的に不純物拡散層が形成されていてもよいが、不純物拡散層が深部にまで達している必要がある）。不純物拡散層が浅ければ、それよりも深部のチップ側面に空乏層が到達し、その近傍で絶縁が破れやすいからである。
特許文献１の技術では、半導体基板の表面から不純物を拡散する。半導体基板の深部に至る深い不純物拡散層を形成するためには、長時間の熱処理を必要とする。特許文献１の場合、深さ１２０μｍまで拡散するのに８０〜１００時間の熱処理を必要とし、深さ１８０μｍまで拡散するのに２４０時間の熱処理を必要とする（段落０００９参照）。
熱処理に要する時間は、半導体装置の製造コストに直結する。従って、より短時間の熱処理ですむ技術が必要とされている。
本発明では、ダイシングラインに沿って深部に至る深い不純物拡散領域を形成することによって必要な耐圧を確保する技術において、半導体基板の深部に至る深い不純物拡散領域を形成するのに必要な熱処理時間を短縮化できる技術を提供する。 In a technique for ensuring a breakdown voltage by forming an impurity diffusion layer along a dicing line, it is necessary to form a deep impurity diffusion layer extending from the surface of the semiconductor substrate to a deep portion (as described later, discontinuous in the depth direction). An impurity diffusion layer may be formed, but it is necessary that the impurity diffusion layer reaches a deep part). This is because if the impurity diffusion layer is shallow, the depletion layer reaches the side surface of the chip deeper than that, and the insulation is easily broken in the vicinity thereof.
In the technique of Patent Document 1, impurities are diffused from the surface of the semiconductor substrate. In order to form a deep impurity diffusion layer reaching the deep part of the semiconductor substrate, a long-time heat treatment is required. In the case of Patent Document 1, a heat treatment of 80 to 100 hours is required to diffuse to a depth of 120 μm, and a heat treatment of 240 hours is required to diffuse to a depth of 180 μm (see paragraph 0009).
The time required for the heat treatment is directly related to the manufacturing cost of the semiconductor device. Therefore, there is a need for a technique that requires shorter heat treatment.
In the present invention, in the technology for ensuring a required breakdown voltage by forming a deep impurity diffusion region extending to a deep portion along a dicing line, a heat treatment time required to form a deep impurity diffusion region reaching a deep portion of a semiconductor substrate is reduced. Provide technology that can be shortened.

本発明は、半導体基板の表面にエミッタ電極を形成するとともに半導体基板の裏面にコレクタ電極を形成した縦型のバイポーラトランジスタに関する。本発明のバイポーラトランジスタは、半導体基板を平面視したときに、バイポーラトランジスタとして機能する半導体構造が形成されている範囲よりも外側であり、ダイシングしてチップに分割したチップ側面よりも内側である範囲の半導体基板に、不順物拡散領域が形成されている。   The present invention relates to a vertical bipolar transistor in which an emitter electrode is formed on the surface of a semiconductor substrate and a collector electrode is formed on the back surface of the semiconductor substrate. The bipolar transistor of the present invention is outside the range where the semiconductor structure that functions as a bipolar transistor is formed when the semiconductor substrate is viewed in plan, and inside the side surface of the chip that is diced and divided into chips. An irregular material diffusion region is formed in the semiconductor substrate.

本発明の製造方法は、半導体基板に不純物拡散領域を形成する際に、注入エネルギーを変えながら複数回に亘って不純物を注入する工程と、その後に半導体基板を熱処理する工程を備えている。
この製造方法では、複数の深さに不純物を注入しておいてから熱処理をする。深部に注入した不純物を拡散することから、深部に至る深い不純物拡散領域を短時間の熱処理で形成することができる。短時間の熱処理で形成できることから、縦型バイポーラトランジスタの製造コストを低減することができる。 The manufacturing method of the present invention includes a step of implanting impurities a plurality of times while changing the implantation energy when forming an impurity diffusion region in a semiconductor substrate, and a step of heat-treating the semiconductor substrate thereafter.
In this manufacturing method, an impurity is implanted to a plurality of depths before heat treatment. Since the impurity implanted into the deep part is diffused, a deep impurity diffusion region reaching the deep part can be formed by a short heat treatment. Since it can be formed by a short heat treatment, the manufacturing cost of the vertical bipolar transistor can be reduced.

本発明の縦型バイポーラトランジスタは、不純物拡散領域の不純物濃度を半導体基板の深さ方向に観測すると、複数の深さにおいて不純物濃度のピークが観測されるという特徴を備えている。
特許文献１のバイポーラトランジスタの場合、半導体基板の表面から不純物を拡散して不純物拡散領域を形成するので、不純物拡散領域の不純物濃度を半導体基板の深さ方向に観測すると、半導体基板の表面近傍において最大濃度を持ち、深くなるにつれて不純物濃度が一様に減少する。すなわち、深さ方向に沿った濃度プロファイルを観測すると、表面近傍に１個のピークを備えている。この濃度プロファイルの不純物拡散層を形成するためには長時間の熱処理を必要とし、製造コストがアップする。
本発明のバイポーラトランジスタの場合、複数の深さにおいて不純物濃度のピークが観測される。この濃度プロファイルは、複数の深さに不純物を注入してから熱処理することで得られる。複数の深さに不純物を注入してから熱処理する方式で製造できることから、半導体基板の深部に達している深い不純物拡散領域を短時間の熱処理で形成することができる。本発明のバイポーラトランジスタは、短時間の熱処理で製造することができ、安価に製造することができる。 The vertical bipolar transistor of the present invention is characterized in that, when the impurity concentration of the impurity diffusion region is observed in the depth direction of the semiconductor substrate, the peak of the impurity concentration is observed at a plurality of depths.
In the case of the bipolar transistor of Patent Document 1, since an impurity diffusion region is formed by diffusing impurities from the surface of the semiconductor substrate, when the impurity concentration of the impurity diffusion region is observed in the depth direction of the semiconductor substrate, in the vicinity of the surface of the semiconductor substrate. It has a maximum concentration, and the impurity concentration decreases uniformly as the depth increases. That is, when the concentration profile along the depth direction is observed, one peak is provided near the surface. In order to form the impurity diffusion layer having this concentration profile, a long heat treatment is required, which increases the manufacturing cost.
In the bipolar transistor of the present invention, the peak of impurity concentration is observed at a plurality of depths. This concentration profile is obtained by implanting impurities at a plurality of depths and then performing heat treatment. Since it can be manufactured by a method in which impurities are implanted into a plurality of depths and then heat-treated, a deep impurity diffusion region reaching the deep portion of the semiconductor substrate can be formed by a short-time heat treatment. The bipolar transistor of the present invention can be manufactured by a short heat treatment and can be manufactured at low cost.

半導体基板を平面視したときに、バイポーラトランジスタとして機能する半導体構造が形成されている範囲よりも外側であり、ダイシングしてチップに分割したチップ側面よりも内側である範囲に、半導体基板の表面から深さ方向に伸びるトレンチが形成されており、最も浅い深さに不純物濃度のピークを持つ不純物拡散層が、トレンチの底面近傍の深さに不純物濃度のピークを持つ構造としてもよい。
トレンチを形成すると、トレンチの底面に小さな注入エネルギーで不純物を注入することができる。トレンチの底面近傍に不純物濃度のピークを持つ不純物拡散層を小さな注入エネルギーで製造することができる。小さな注入エネルギーですむことから、半導体基板の表面側に近い深さに不純物拡散層を形成する際に、半導体基板の表面側から不純物を注入することができる。
トレンチを形成すると、トレンチ内に不純物を含む物質を充填して熱処理することによって、トレンチの底面近傍に不純物濃度のピークを持つ不純物拡散層を形成することもできる。不純物の注入工程を省略することもできる。
トレンチを形成しない場合、トレンチの底面に対応する深さに不純物濃度のピークを持つ不純物拡散層を形成する場合、トレンチの深さに等しい距離を不純物が透過するだけの高い注入エネルギーで不純物を半導体基板の表面側から注入する必要がある。この場合、半導体素子を形成する領域に損傷が発生しやすい。したがって不純物を半導体基板の裏面側から注入する必要が生じる。半導体基板の裏面側からトレンチの底面に対応する深さに不純物を注入する場合、非常に高い注入エネルギーを必要とする。
半導体基板の表面にトレンチを形成し、トレンチの底面を利用して不純物拡散層を形成すると、不純物の注入に要する最高エネルギーを低減することができ、小型の注入装置で製造することが可能となる。 When the semiconductor substrate is viewed in plan, from the surface of the semiconductor substrate to the outside of the range where the semiconductor structure that functions as a bipolar transistor is formed and inside the side of the chip that is diced and divided into chips. A trench extending in the depth direction is formed, and an impurity diffusion layer having an impurity concentration peak at the shallowest depth may have a structure having an impurity concentration peak at a depth near the bottom of the trench.
When the trench is formed, impurities can be implanted into the bottom surface of the trench with a small implantation energy. An impurity diffusion layer having an impurity concentration peak in the vicinity of the bottom surface of the trench can be manufactured with a small implantation energy. Since a small implantation energy is required, the impurity can be implanted from the surface side of the semiconductor substrate when forming the impurity diffusion layer at a depth close to the surface side of the semiconductor substrate.
When the trench is formed, an impurity diffusion layer having an impurity concentration peak can be formed in the vicinity of the bottom of the trench by filling the trench with a substance containing an impurity and performing heat treatment. The impurity implantation step can be omitted.
When a trench is not formed, when an impurity diffusion layer having a peak of impurity concentration is formed at a depth corresponding to the bottom of the trench, the impurity is semiconductor with a high implantation energy that allows the impurity to pass through a distance equal to the depth of the trench. It is necessary to inject from the surface side of the substrate. In this case, the region where the semiconductor element is formed is likely to be damaged. Therefore, it is necessary to inject impurities from the back side of the semiconductor substrate. When impurities are implanted from the back surface side of the semiconductor substrate to a depth corresponding to the bottom surface of the trench, very high implantation energy is required.
When a trench is formed on the surface of a semiconductor substrate and an impurity diffusion layer is formed using the bottom surface of the trench, the maximum energy required for impurity implantation can be reduced, and the device can be manufactured with a small implantation apparatus. .

不純物拡散領域が、チップ側面に露出していてもよいし、チップ側面に露出していなくてもよい。不純物拡散領域内でダイシングすれば、不純物拡散領域がチップ側面に露出する。隣接する不純物拡散領域の間隔内でダイシングすれば、不純物拡散領域がチップ側面に露出しない。   The impurity diffusion region may be exposed on the side surface of the chip or may not be exposed on the side surface of the chip. If dicing is performed in the impurity diffusion region, the impurity diffusion region is exposed on the side surface of the chip. If dicing is performed within the interval between adjacent impurity diffusion regions, the impurity diffusion regions are not exposed to the side surface of the chip.

不純物拡散領域を深さ方向に観測したときに、異なる深さに不純物濃度のピークを持つ不純物拡散層が深さ方向に不連続であってもよいし、連続していてもよい。前者の場合でも、隣接する不純物拡散層同士の間隔が一定距離以内に管理されていれば、空乏層がチップ側面に到達するのを阻止できる。隣接する不純物拡散層同士が不連続であっても、チップ側面で絶縁が破られる現象が抑制される。深さを異にする２つの不純物拡散層が深さ方向に不連続であっても、その不連続距離が適切に管理されていれば、チップ側面の近傍に位置する不純物拡散領域によって耐圧を向上させる効果が得られる。深さを異にする２つの不純物拡散層が深さ方向に不連続である構造は、より短時間の熱処理で製造することができる。   When the impurity diffusion region is observed in the depth direction, the impurity diffusion layers having impurity concentration peaks at different depths may be discontinuous or continuous in the depth direction. Even in the former case, the depletion layer can be prevented from reaching the side surface of the chip if the distance between adjacent impurity diffusion layers is controlled within a certain distance. Even if adjacent impurity diffusion layers are discontinuous, the phenomenon that the insulation is broken on the side surface of the chip is suppressed. Even if two impurity diffusion layers with different depths are discontinuous in the depth direction, the breakdown voltage is improved by the impurity diffusion region located in the vicinity of the chip side surface if the discontinuity distance is appropriately managed Effect is obtained. A structure in which two impurity diffusion layers having different depths are discontinuous in the depth direction can be manufactured by a shorter heat treatment.

深さを異にする２つの不純物拡散層の間に存在する領域の不純物濃度が半導体基板の不純物濃度に等しくてもよいが、それよりも濃くてもよい。すなわち、深さを異にする２つの不純物拡散層（この場合は半導体基板と反対導電型を有する）の間に、半導体基板と同一導電型の不純物を注入して拡散した層を形成してもよい。この場合、高い耐圧が必要とされるときに、半導体基板と同一導電型の不純物高濃度層によって、空乏層がチップ側面に到達することを確実に防止できる。不純物拡散層によって耐圧を向上させる効果が顕著に得られる。   The impurity concentration in a region existing between two impurity diffusion layers having different depths may be equal to or higher than the impurity concentration of the semiconductor substrate. That is, a layer in which an impurity having the same conductivity type as that of the semiconductor substrate is implanted and diffused between two impurity diffusion layers having different depths (in this case, having a conductivity type opposite to that of the semiconductor substrate) may be formed. Good. In this case, when a high breakdown voltage is required, the depletion layer can be reliably prevented from reaching the side surface of the chip by the impurity high concentration layer having the same conductivity type as that of the semiconductor substrate. The effect of improving the breakdown voltage is remarkably obtained by the impurity diffusion layer.

不純物拡散層を深さ方向に観測したときに、異なる深さに不純物濃度のピークを持つ不純物拡散層が深さ方向に連続していると、半導体基板を深さ方向に観測したときに、同一導電型の不純物拡散層が連続して観測される。この場合でも、チップ側面で絶縁が破られる現象が抑制される。深さを異にする２つの不純物拡散層が深さ方向に連続していると、チップ側面の近傍に位置する不純物拡散層によって耐圧を向上させる効果が確実に得られる。   When an impurity diffusion layer is observed in the depth direction, if the impurity diffusion layer having impurity concentration peaks at different depths continues in the depth direction, the same is observed when the semiconductor substrate is observed in the depth direction. A conductive impurity diffusion layer is continuously observed. Even in this case, the phenomenon that the insulation is broken on the side surface of the chip is suppressed. If the two impurity diffusion layers having different depths are continuous in the depth direction, the effect of improving the withstand voltage can be surely obtained by the impurity diffusion layer located in the vicinity of the side surface of the chip.

請求項１の製造方法によると、高い順方向耐圧と高い逆方向耐圧を持つ縦型のバイポーラトランジスタを短時間で安価に製造することができる。   According to the manufacturing method of claim 1, a vertical bipolar transistor having a high forward breakdown voltage and a high reverse breakdown voltage can be manufactured in a short time and at a low cost.

請求項２の縦型のバイポーラトランジスタは、チップ側面またはその内側に不純物拡散領域が形成されているために、高い耐圧が必要とされるときに（順方向耐圧と逆方向耐圧のいずれであっても）、空乏層がチップ側面に到達することを防止できる。不純物拡散領域によって耐圧を向上させる効果が得られる。請求項２のバイポーラトランジスタは、複数の深さに不純物を注入してから短時間の熱処理を実施することで製造することができ、安価に製造することができる。   In the vertical bipolar transistor according to claim 2, since the impurity diffusion region is formed on the side surface of the chip or inside thereof, when a high breakdown voltage is required (either forward breakdown voltage or reverse breakdown voltage) And the depletion layer can be prevented from reaching the side surface of the chip. The effect of improving the breakdown voltage is obtained by the impurity diffusion region. The bipolar transistor according to claim 2 can be manufactured by injecting impurities into a plurality of depths and then performing a heat treatment for a short time, and can be manufactured at low cost.

請求項３のバイポーラトランジスタは、トレンチの底面近傍に不純物濃度のピークを持つ不純物拡散層を小さな注入エネルギーで製造することができる。小型の注入装置で、本発明の不純物拡散層を製造することができる。   In the bipolar transistor according to the third aspect, an impurity diffusion layer having a peak of impurity concentration in the vicinity of the bottom surface of the trench can be manufactured with small implantation energy. The impurity diffusion layer of the present invention can be manufactured with a small implantation apparatus.

請求項４のバイポーラトランジスタによると、耐圧に優れた縦型のバイポーラトランジスタをより安価に製造することができる。   According to the bipolar transistor of the fourth aspect, a vertical bipolar transistor excellent in breakdown voltage can be manufactured at a lower cost.

請求項５のバイポーラトランジスタによると、耐圧に優れた縦型のバイポーラトランジスタが確実に得られる。   According to the bipolar transistor of claim 5, a vertical bipolar transistor excellent in breakdown voltage can be obtained with certainty.

本明細書で開示される技術の特徴を以下に整理しておく。
（１）不純物拡散領域は、チップ側面に露出していてもよいし露出していなくてもよい。
（２）チップ側面は、絶縁物質で被覆されていてもよいし被覆されていなくてもよい。
（３）深さを異にする不純物拡散層が、深さ方向に連続していてもよいし深さ方向に不連続であってもよい。
（４）半導体基板の裏面に形成されているコレクタ領域と、バイポーラトランジスタのチップ側面の近傍に形成されている不純物拡散領域は、同一導電型であってもよいし反対導電型であってもよい。
同一導電型である場合、不純物拡散領域の不純物濃度が半導体基板の不純物濃度よりも濃く、チップ側面に向けて伸びる空乏層が不純物拡散領域内で停止する。
反対導電型の場合、エミッタ・コレクタ間に高い逆方向電圧がかかった際に、不純物拡散領域から半導体基板に向けて空乏層を広げる。
いずれであっても、チップ側面に空乏層が到達するのを不純物拡散領域によって阻止する。
（５）コレクタ領域と不純物拡散領域は同一導電型であり、両者が導通していることが好ましい。この場合、特に高い逆方向耐圧を実現する。
（６）半導体基板の表面から深さ方向に伸びるトレンチに導電体が充填されており、その導電体が、トレンチの底面に対応する深さに不純物濃度のピークをもつ不純物拡散層と導通している。この場合、トレンチに充填されている導電体によって空乏層がチップ側面に向けて伸びることが抑制される。
（７）チップ側面と半導体基板表面が、斜交している。不純物拡散領域とベベル効果の両者によって、空乏層がチップ側面に向けて伸びることが抑制される。 The technical features disclosed in this specification are summarized below.
(1) The impurity diffusion region may be exposed on the side surface of the chip or may not be exposed.
(2) The chip side surface may or may not be coated with an insulating material.
(3) The impurity diffusion layers having different depths may be continuous in the depth direction or discontinuous in the depth direction.
(4) The collector region formed on the back surface of the semiconductor substrate and the impurity diffusion region formed in the vicinity of the chip side surface of the bipolar transistor may be of the same conductivity type or of opposite conductivity type. .
In the case of the same conductivity type, the impurity concentration of the impurity diffusion region is higher than the impurity concentration of the semiconductor substrate, and the depletion layer extending toward the side surface of the chip stops in the impurity diffusion region.
In the case of the opposite conductivity type, when a high reverse voltage is applied between the emitter and collector, the depletion layer is expanded from the impurity diffusion region toward the semiconductor substrate.
In any case, the impurity diffusion region prevents the depletion layer from reaching the side surface of the chip.
(5) It is preferable that the collector region and the impurity diffusion region have the same conductivity type, and both are conductive. In this case, a particularly high reverse breakdown voltage is realized.
(6) A conductor extending in the depth direction from the surface of the semiconductor substrate is filled with a conductor, and the conductor is electrically connected to an impurity diffusion layer having a peak of impurity concentration at a depth corresponding to the bottom surface of the trench. Yes. In this case, the depletion layer is prevented from extending toward the side surface of the chip by the conductor filled in the trench.
(7) The chip side surface and the semiconductor substrate surface cross each other. Both the impurity diffusion region and the bevel effect prevent the depletion layer from extending toward the side surface of the chip.

（実施例１）
本発明を縦型のＩＧＢＴに適用した実施例１を図１を参照して説明する。実施例１のＩＧＢＴ２は、半導体基板４の表面に形成されているエミッタ電極３０と、半導体基板４の裏面に形成されているコレクタ電極１４を備えている。エミッタ電極３０とコレクタ電極１４が半導体基板４の表裏に分かれて形成されており、縦型である。 Example 1
A first embodiment in which the present invention is applied to a vertical IGBT will be described with reference to FIG. The IGBT 2 of the first embodiment includes an emitter electrode 30 formed on the surface of the semiconductor substrate 4 and a collector electrode 14 formed on the back surface of the semiconductor substrate 4. The emitter electrode 30 and the collector electrode 14 are formed separately on the front and back of the semiconductor substrate 4 and are vertical.

半導体基板４を平面視するとほぼ矩形状であり、中心範囲ＡにはＩＧＢＴとして機能する半導体構造が形成されており、中心範囲Ａを一巡する周辺範囲Ｂには周辺耐圧を確保する半導体構造が形成されており、周辺範囲Ｂをさらに一巡する外周範囲Ｃには不純物拡散領域８が形成されている。不純物拡散領域8は、チップ側面４ａに露出している。   When viewed in plan, the semiconductor substrate 4 has a substantially rectangular shape, a semiconductor structure that functions as an IGBT is formed in the central area A, and a semiconductor structure that secures a peripheral breakdown voltage is formed in the peripheral area B that goes around the central area A. In addition, an impurity diffusion region 8 is formed in the outer peripheral range C that makes a further round of the peripheral range B. The impurity diffusion region 8 is exposed on the chip side surface 4a.

中心範囲Ａには、トレンチゲート電極２４を利用する縦型のＩＧＢＴ構造が形成されている。半導体基板４の裏面にコレクタ電極１４が形成されている。半導体基板４内には、裏面から順に、ｐ型のコレクタ領域１２、ｎ型のバッファ領域１０、ｎ型のドリフト領域３４、ｐ型のベース領域３２、ｎ型のエミッタ領域２０、ｐ型のベースコンタクト領域２８が形成されている。また半導体基板４の表面からベース領域３２を貫通してドリフト領域３４に達するトレンチ２１が形成されており、トレンチ２１内にトレンチゲート電極２４が充填されている。参照番号２２,２６は、絶縁膜である。エミッタ領域２０は、絶縁膜２２を挟んでトレンチゲート電極２４に向かい合う位置に形成されている。ベースコンタクト領域２８は、一対のエミッタ領域２０の間隔において半導体基板４の表面に露出している。半導体基板４の表面にはエミッタ電極３０が形成されている。エミッタ電極３０は、エミッタ領域２０とベースコンタクト領域２８に導通している。トレンチゲート電極２４は絶縁膜２６によってエミッタ電極３０から絶縁されている。トレンチゲート電極２４は、図示しない断面において半導体基板４の表面に露出し、エミッタ電極３０とは異なる電圧を印加可能となっている。   In the center range A, a vertical IGBT structure using the trench gate electrode 24 is formed. A collector electrode 14 is formed on the back surface of the semiconductor substrate 4. In the semiconductor substrate 4, in order from the back surface, the p-type collector region 12, the n-type buffer region 10, the n-type drift region 34, the p-type base region 32, the n-type emitter region 20, and the p-type base. A contact region 28 is formed. A trench 21 is formed from the surface of the semiconductor substrate 4 through the base region 32 to reach the drift region 34, and the trench 21 is filled with a trench gate electrode 24. Reference numerals 22 and 26 are insulating films. The emitter region 20 is formed at a position facing the trench gate electrode 24 with the insulating film 22 interposed therebetween. The base contact region 28 is exposed on the surface of the semiconductor substrate 4 at a distance between the pair of emitter regions 20. An emitter electrode 30 is formed on the surface of the semiconductor substrate 4. The emitter electrode 30 is electrically connected to the emitter region 20 and the base contact region 28. The trench gate electrode 24 is insulated from the emitter electrode 30 by the insulating film 26. The trench gate electrode 24 is exposed on the surface of the semiconductor substrate 4 in a cross section (not shown), and a voltage different from that of the emitter electrode 30 can be applied.

縦型のＩＧＢＴは、コレクタ電極１４を正電圧に接続し、エミッタ電極３０を接地し、トレンチゲート電極２４に印加する電圧をオン電圧とオフ電圧の間で切換える。トレンチゲート電極２４にオン電圧を印加すると、絶縁膜２２を挟んでトレンチゲート電極２４に向かい合う位置のベース領域３２に反転層が形成され、コレクタ電極１４からエミッタ電極３０に電流が流れる。ドリフト領域３４に伝導度変調現象が生じることから、ドリフト領域３４の不純物濃度が薄くても、オン電圧は低い。   In the vertical IGBT, the collector electrode 14 is connected to a positive voltage, the emitter electrode 30 is grounded, and the voltage applied to the trench gate electrode 24 is switched between an on voltage and an off voltage. When an ON voltage is applied to the trench gate electrode 24, an inversion layer is formed in the base region 32 at a position facing the trench gate electrode 24 with the insulating film 22 interposed therebetween, and current flows from the collector electrode 14 to the emitter electrode 30. Since the conductivity modulation phenomenon occurs in the drift region 34, the on-voltage is low even if the impurity concentration of the drift region 34 is low.

トレンチゲート電極２４にオフ電圧を印加すると(オン電圧を印加するのをやめると)、ペース領域３２とドリフト領域３４の界面から、ペース領域３２とドリフト領域３４の双方に向けて空乏層が広がる。その空乏層が広く広がるほど、高い順方向耐圧が得られる。   When an off voltage is applied to the trench gate electrode 24 (when application of the on voltage is stopped), a depletion layer spreads from the interface between the pace region 32 and the drift region 34 toward both the pace region 32 and the drift region 34. The wider the depletion layer, the higher the forward breakdown voltage.

周辺範囲Ｂには、ｐ型のフィールドリング１８が形成されている。フィールドリング１８は、ペース領域３２とドリフト領域３４の界面からドリフト領域３４に向けて広がる空乏層をチップ側面４ａに向けて広げることによって、中心範囲Ａの周囲に電界集中部位が形成されるのを防止する。   In the peripheral range B, a p-type field ring 18 is formed. In the field ring 18, a depletion layer extending from the interface between the pace region 32 and the drift region 34 toward the drift region 34 is expanded toward the chip side surface 4 a so that an electric field concentration site is formed around the center range A. To prevent.

耐圧を高めるために、空乏層をチップ側面４ａに向けて広げることは有効であるが、空乏層がチップ側面４ａにまで達すると、チップ側面４ａに沿って電流が流れてしまう。そこで本実施例では外周範囲Ｃに不純物拡散領域８を形成している。不純物拡散領域8は、縦型のバイポーラトランジスタが形成されている中心範囲Ａの外側であり、半導体基板４をダイシングしたチップ側面４ａよりも内側の範囲に形成されている。本実施例では周辺範囲Ｂが設けられているので、周辺範囲Ｂの外側であり、チップ側面４ａよりも内側の範囲にｐ型の不純物拡散領域８が形成されている。   In order to increase the breakdown voltage, it is effective to spread the depletion layer toward the chip side surface 4a. However, when the depletion layer reaches the chip side surface 4a, a current flows along the chip side surface 4a. Therefore, in this embodiment, the impurity diffusion region 8 is formed in the outer peripheral range C. The impurity diffusion region 8 is formed outside the center range A where the vertical bipolar transistor is formed and inside the chip side surface 4 a obtained by dicing the semiconductor substrate 4. In this embodiment, since the peripheral range B is provided, the p-type impurity diffusion region 8 is formed outside the peripheral range B and inside the chip side surface 4a.

不純物拡散領域８は、深さが異なる複数の不純物拡散層８ａ〜８ｅで構成されている。不純物拡散層８ａは、半導体基板４の表面に対応する深さＬ１において不純物濃度のピークを備えている。不純物拡散層８ｂは、それよりも深部に位置する深さＬ２において不純物濃度のピークを備えている。不純物拡散層８ｃは、さらに深部に位置する深さＬ３において不純物濃度のピークを備えている。不純物拡散層８ｄは、さらに深部に位置する深さＬ４において不純物濃度のピークを備えている。不純物拡散層８ｅは、半導体基板４の裏面に近い深さＬ５において不純物濃度のピークを備えている。不純物拡散層８ｅは、半導体基板４の裏面に露出し、コレクタ領域に１２に導通している。不純物拡散層８ａは、半導体基板４の表面に露出している。不純物拡散層８ａ〜８ｅは、相互に導通しており、全体として不純物拡散領域８を形成している。不純物拡散領域８は、外周領域Ｃに沿ってチュップの周囲を一巡しており、半導体基板４の表面から裏面に達している。不純物拡散領域８は、コレクタ領域１２と同電位に維持される。   The impurity diffusion region 8 is composed of a plurality of impurity diffusion layers 8a to 8e having different depths. The impurity diffusion layer 8 a has an impurity concentration peak at a depth L 1 corresponding to the surface of the semiconductor substrate 4. The impurity diffusion layer 8b has an impurity concentration peak at a depth L2 located deeper than the impurity diffusion layer 8b. The impurity diffusion layer 8c has a peak of impurity concentration at a depth L3 located further in the deep portion. The impurity diffusion layer 8d further includes a peak of impurity concentration at a depth L4 located in the deep part. The impurity diffusion layer 8 e has an impurity concentration peak at a depth L 5 near the back surface of the semiconductor substrate 4. The impurity diffusion layer 8 e is exposed on the back surface of the semiconductor substrate 4 and is electrically connected to the collector region 12. The impurity diffusion layer 8 a is exposed on the surface of the semiconductor substrate 4. The impurity diffusion layers 8a to 8e are electrically connected to each other and form the impurity diffusion region 8 as a whole. The impurity diffusion region 8 makes a round around the tip along the outer peripheral region C and reaches the back surface from the front surface of the semiconductor substrate 4. Impurity diffusion region 8 is maintained at the same potential as collector region 12.

Ｄ―Ｄ線に沿って不純物濃度を観測すると、すなわち、不順物拡散領域８が形成されている外周範囲Ｃにおいて、半導体基板４の不純物濃度を半導体基板の深さ方向に観測すると、複数の深さにおいて不純物濃度のピークが観測される。すなわち、前記した深さＬ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５の各々において、不純物濃度がピークとなっている。   When the impurity concentration is observed along the DD line, that is, when the impurity concentration of the semiconductor substrate 4 is observed in the depth direction of the semiconductor substrate in the outer peripheral range C where the irregular diffusion region 8 is formed, a plurality of depths are obtained. At this time, a peak of impurity concentration is observed. That is, the impurity concentration has a peak at each of the depths L1, L2, L3, L4, and L5.

不純物拡散領域８は、下記の方法で製造することができる。
１）半導体基板４の裏面側にステンシルマスクを配置する。そのステンシルマスクは、高速で移動するｐ型不純物（この場合にはボロン）を遮蔽する材質でできており、外周範囲Ｃに対応する開口を備えている。
２）そのステンシルマスク越しに、半導体基板４の裏面に向けて、ボロンを注入する。
２ａ）最初に、半導体基板の裏面から進行して図１のＬ１のレベルで停止する注入エネルギーでボロンを注入する。
２ｂ）次に、半導体基板の裏面から進行して図１のＬ２のレベルで停止する注入エネルギーでボロンを注入する。２ａでの注入エネルギーよりは低い注入エネルギーとする。
２ｃ）次に、半導体基板の裏面から進行して図１のＬ３のレベルで停止する注入エネルギーでボロンを注入する。２ｂでの注入エネルギーよりは低い注入エネルギーとする。
２ｄ）次に、半導体基板の裏面から進行して図１のＬ４のレベルで停止する注入エネルギーでボロンを注入する。２ｃでの注入エネルギーよりは低い注入エネルギーとする。
２ｅ）次に、半導体基板の裏面から進行して図１のＬ５のレベルで停止する注入エネルギーでボロンを注入する。２ｄでの注入エネルギーよりは低い注入エネルギーとする。
３）次に、半導体基板４を熱処理する。 The impurity diffusion region 8 can be manufactured by the following method.
1) A stencil mask is disposed on the back side of the semiconductor substrate 4. The stencil mask is made of a material that shields p-type impurities (in this case, boron) that move at high speed, and has an opening corresponding to the outer peripheral range C.
2) Boron is implanted through the stencil mask toward the back surface of the semiconductor substrate 4.
2a) First, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L1 in FIG.
2b) Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L2 in FIG. The injection energy is lower than that in 2a.
2c) Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L3 in FIG. The injection energy is lower than the injection energy in 2b.
2d) Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L4 in FIG. The implantation energy is lower than the implantation energy in 2c.
2e) Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L5 in FIG. The implantation energy is lower than the implantation energy in 2d.
3) Next, the semiconductor substrate 4 is heat-treated.

上記の方法によると、短時間の熱処理時間で、相互に導通した不純物拡散層８ａ〜８ｅを製造することができる。
例えば、半導体基板４の厚みが１８０μｍの場合、特許文献１のように半導体基板の表面から不純物を拡散させる方法によると、裏面にまで拡散するのに２４０時間の熱処理を必要とする。これに対して、本方法によると、Ｌ１のレベルを半導体基板の表面に置き、Ｌ２のレベルを半導体基板の表面から４０μｍの深さに置き、Ｌ３のレベルを半導体基板の表面から８０μｍの深さに置き、Ｌ４のレベルを半導体基板の表面から１２０μｍの深さに置き、Ｌ５のレベルを半導体基板の表面から１６０μｍの深さに置くことができ、その場合には、不純物(ボロン)が２０μｍだけ拡散すれば、不純物拡散層８ａ〜８ｅが相互に導通し、半導体基板４の表面から裏面に至る拡散領域８を形成することができる。１８０μｍ拡散させるのに２４０時間が必要なのに対し、２０μｍ拡散させるには４時間ですむ。本方法によると、拡散領域を形成するのに必要な熱処理時間を大幅に短縮化できる。
熱処理時間をさらに短縮するためには、半導体拡散領域８を構成する半導体拡散層の層数を増大させればよい。層数を増大すれば必要な拡散距離がさらに短くなる。 According to the above method, the impurity diffusion layers 8a to 8e that are electrically connected to each other can be manufactured in a short heat treatment time.
For example, when the thickness of the semiconductor substrate 4 is 180 μm, according to the method of diffusing impurities from the surface of the semiconductor substrate as in Patent Document 1, a heat treatment of 240 hours is required to diffuse to the back surface. In contrast, according to the present method, the L1 level is placed on the surface of the semiconductor substrate, the L2 level is placed at a depth of 40 μm from the surface of the semiconductor substrate, and the L3 level is placed at a depth of 80 μm from the surface of the semiconductor substrate. The level of L4 can be placed at a depth of 120 μm from the surface of the semiconductor substrate, and the level of L5 can be placed at a depth of 160 μm from the surface of the semiconductor substrate, in which case the impurity (boron) is only 20 μm. When diffused, the impurity diffusion layers 8 a to 8 e are electrically connected to each other, and a diffusion region 8 extending from the front surface to the back surface of the semiconductor substrate 4 can be formed. While it takes 240 hours to diffuse 180 μm, it takes 4 hours to diffuse 20 μm. According to this method, the heat treatment time required for forming the diffusion region can be greatly shortened.
In order to further shorten the heat treatment time, the number of semiconductor diffusion layers constituting the semiconductor diffusion region 8 may be increased. Increasing the number of layers further reduces the required diffusion distance.

本実施例の方法によると、熱処理時間は短時間ですむ反面、異なる深さに不純物を注入する必要がある。不純物注入装置を複数回運転するのに必要なコストに比して、熱処理時間を短縮化することによって減少できるコストの方がはるかに大きい。本方法によると、トータルな製造コストを低減することができる。
本実施例の製造方法によると、注入範囲を限定して半導体基板の深部に不純物を注入する必要がある。ステンシルマスクを利用すると、高いエネルギーを持っている不純物イオンを遮蔽することができ、注入範囲を限定して半導体基板の深部に不純物を注入することができる。 According to the method of this embodiment, the heat treatment time is short, but it is necessary to implant impurities at different depths. The cost that can be reduced by shortening the heat treatment time is much greater than the cost required to operate the impurity implanter multiple times. According to this method, the total manufacturing cost can be reduced.
According to the manufacturing method of the present embodiment, it is necessary to limit the implantation range and implant impurities into the deep portion of the semiconductor substrate. When the stencil mask is used, impurity ions having high energy can be shielded, and impurities can be implanted into the deep portion of the semiconductor substrate by limiting the implantation range.

図１のバイポーラトランジスタの場合、ゲートオフ時に、コレクタ電極１４に正の高電圧が印加されると、ベース領域３２とドリフト領域３４のｐｎ接合界面から、ベース領域３２とドリフト領域３４の双方に空乏層が伸びる。この空乏層が広く広がるほど高い順方向耐圧が得られるが、空乏層がチップ側面４ａに到達してしまうと、チップ側面４ａに沿って電流が流れてしまう。図１のバイポーラトランジスタの場合、フィールドリング１８によって空乏層を広く広げる一方において、不純物拡散領域８によって空乏層がチップ側面４ａに到達してしまうことを防止する。   In the case of the bipolar transistor of FIG. 1, when a positive high voltage is applied to the collector electrode 14 at the gate-off time, a depletion layer is formed in both the base region 32 and the drift region 34 from the pn junction interface between the base region 32 and the drift region 34. Will grow. The wider the depletion layer is, the higher the forward breakdown voltage can be obtained. However, when the depletion layer reaches the chip side surface 4a, a current flows along the chip side surface 4a. In the case of the bipolar transistor of FIG. 1, while the field ring 18 widens the depletion layer, the impurity diffusion region 8 prevents the depletion layer from reaching the chip side surface 4a.

図１のバイポーラトランジスタの場合、逆電圧が印加されると、すなわちコレクタ電極１４よりも高い電圧がエミッタ電極３０に印加されると、バッファ領域１０とコレクタ領域１２のｐｎ接合界面から、バッファ領域１０とコレクタ領域１２の双方に空乏層が伸びる。この空乏層が広く広がるほど高い逆方向耐圧が得られるが、空乏層がチップ側面４ａに到達してしまうと、チップ側面４ａに沿って電流が流れてしまう。図１のバイポーラトランジスタの場合、不純物拡散領域８によって空乏層がチップ側面４ａに到達してしまうことを防止する。   In the case of the bipolar transistor of FIG. 1, when a reverse voltage is applied, that is, when a voltage higher than the collector electrode 14 is applied to the emitter electrode 30, the buffer region 10 from the pn junction interface between the buffer region 10 and the collector region 12. And the depletion layer extends in both the collector region 12. The wider the depletion layer is, the higher the reverse withstand voltage is obtained. However, when the depletion layer reaches the chip side surface 4a, a current flows along the chip side surface 4a. In the case of the bipolar transistor of FIG. 1, the impurity diffusion region 8 prevents the depletion layer from reaching the chip side surface 4a.

実施例１では、中心範囲ＡにＩＧＢＴが形成されているが、本発明の不純物拡散領域８によって耐圧が向上する効果は、ＩＧＢＴに限られない。中心範囲ＡにサイリスタまたはＧＴＯが形成されている場合にも、不純物拡散領域８によって耐圧が向上する効果が得られる。
実施例１では、不純物拡散領域８がチップ側面に露出しているが、露出していなくてもよい。 In the first embodiment, the IGBT is formed in the center range A, but the effect of improving the breakdown voltage by the impurity diffusion region 8 of the present invention is not limited to the IGBT. Even in the case where a thyristor or GTO is formed in the center range A, the impurity diffusion region 8 can improve the breakdown voltage.
In Example 1, the impurity diffusion region 8 is exposed on the side surface of the chip, but it may not be exposed.

（実施例２）
図２は、実施例２の縦型バイポーラトランジスタを示す。中心範囲Ａと周辺範囲Ｂの断面は実施例１と同一なので、図示を省略する。また実施例１と同一部材には同一番号を付して重複説明を省略する。以下では、実施例１との相違点のみを説明する。実施例３以降も同じである。 (Example 2)
FIG. 2 shows a vertical bipolar transistor according to the second embodiment. Since the cross section of the center range A and the peripheral range B is the same as that of the first embodiment, the illustration is omitted. The same members as those in the first embodiment are denoted by the same reference numerals, and redundant description is omitted. Only the differences from the first embodiment will be described below. The same applies to the third and subsequent embodiments.

実施例２の不純物拡散領域４８は、５層の不純物拡散層４８ａ〜４８ｅで構成されている。不純物拡散領域４８は、周辺範囲Ｂよりは外側に形成されているが、チップ側面４ａよりは内側に形成されている。不純物拡散領域４８はチップ側面４ａに露出していない。
実施例１の縦型バイポーラトランジスタ２は、ダイシングラインに沿って不純物拡散領域８を形成するのに対し、実施例２の縦型バイポーラトランジスタ４２は、ダイシングラインの内側に沿って不純物拡散領域４８を形成し、隣接する不純物拡散領域４８間の間隔をダイシングする。いずれであっても、順方向耐圧が必要とされるときと逆方向耐圧が必要とされるときの双方において、空乏層がチップ側面４ａに達することを防止する。 The impurity diffusion region 48 of Example 2 is composed of five impurity diffusion layers 48a to 48e. The impurity diffusion region 48 is formed outside the peripheral range B, but is formed inside the chip side surface 4a. The impurity diffusion region 48 is not exposed on the chip side surface 4a.
The vertical bipolar transistor 2 of the first embodiment forms the impurity diffusion region 8 along the dicing line, whereas the vertical bipolar transistor 42 of the second embodiment forms the impurity diffusion region 48 along the inside of the dicing line. Then, the distance between adjacent impurity diffusion regions 48 is diced. In any case, the depletion layer is prevented from reaching the chip side surface 4a both when the forward breakdown voltage is required and when the reverse breakdown voltage is required.

（実施例３）
実施例３のバイポーラトランジスタ５２の場合、６層の不純物拡散層５８ａ〜５８ｆで不純物拡散領域５８が形成されている。深さ方向に隣接する不純物拡散層は必ずしも接触していない。
不純物拡散層の輪郭を正確に測定することは難しい。この場合、ｎ型の半導体基板内にｐ型の不純物拡散層が形成されるので、ｎ型不純物濃度よりもｐ型不順物濃度の方が高い範囲を不純物拡散層とすることができる。この定義に従って測定すると、深さ方向に隣接する不純物拡散層の間にｎ型の領域が観測されるのにもかかわらず（すなわち深さ方向に隣接する不純物拡散層は必ずしも接触していないにもかかわらず）、深さ方向に隣接する不純物拡散層の電位が同一に維持されることがある。深さ方向に隣接する不純物拡散層の間に存在するｎ型の領域の厚みを一定値以下に管理すると、深さ方向に隣接する不純物拡散層の電位が同一に維持される。この場合、深さ方向に隣接する２つの不純物拡散層から伸びる空乏層が連続する。空乏層がチップ側面４ａにまで到達することを防止できる。不連続な不純物拡散領域５８によって、順方向耐圧が必要とされるときと逆方向耐圧が必要とされるときの双方において、空乏層がチップ側面４ａに達することを防止することができる。 (Example 3)
In the bipolar transistor 52 of the third embodiment, the impurity diffusion region 58 is formed by six impurity diffusion layers 58a to 58f. The impurity diffusion layers adjacent in the depth direction are not necessarily in contact with each other.
It is difficult to accurately measure the contour of the impurity diffusion layer. In this case, since the p-type impurity diffusion layer is formed in the n-type semiconductor substrate, a range in which the p-type irregularity concentration is higher than the n-type impurity concentration can be used as the impurity diffusion layer. When measured according to this definition, an n-type region is observed between impurity diffusion layers adjacent in the depth direction (that is, the impurity diffusion layers adjacent in the depth direction are not necessarily in contact with each other). Regardless, the potentials of the impurity diffusion layers adjacent in the depth direction may be kept the same. When the thickness of the n-type region existing between the impurity diffusion layers adjacent in the depth direction is managed to be equal to or less than a certain value, the potentials of the impurity diffusion layers adjacent in the depth direction are kept the same. In this case, a depletion layer extending from two impurity diffusion layers adjacent in the depth direction is continuous. The depletion layer can be prevented from reaching the chip side surface 4a. The discontinuous impurity diffusion region 58 can prevent the depletion layer from reaching the chip side surface 4a both when the forward breakdown voltage is required and when the reverse breakdown voltage is required.

(実施例４)
実施例４は、実施例３に対してｎ型の不純物拡散層６６ａ〜６６ｅを付加した構成を備えている。不純物拡散層６６ａ〜６６ｅでのｎ型不純物濃度は半導体基板４のｎ型不純物濃度よりも高い。この場合、ｐ型の不純物拡散層６８ａ〜６８ｆとｎ型の不純物拡散層６６ａ〜６６ｅの双方によって、空乏層がチップ側面４ａに達することを確実に防止することができる。 Example 4
The fourth embodiment has a configuration in which n-type impurity diffusion layers 66a to 66e are added to the third embodiment. The n-type impurity concentration in the impurity diffusion layers 66 a to 66 e is higher than the n-type impurity concentration in the semiconductor substrate 4. In this case, the p-type impurity diffusion layers 68a to 68f and the n-type impurity diffusion layers 66a to 66e can reliably prevent the depletion layer from reaching the chip side surface 4a.

(実施例５)
実施例５では、実施例３の不純物拡散層５８ａ、５８ｂに代えて、トレンチ７４に充填されている導体７６を用いている。トレンチ７４は、半導体基板４の表面から、不純物拡散層７８ｃが不純物濃度のピークを持つ深さＬ３にまで伸びている。不純物拡散層７８ｃはトレンチ内の導体７６に導通している。この構造によっても、空乏層がチップ側面４ａに達することを防止することができる。 (Example 5)
In the fifth embodiment, a conductor 76 filled in the trench 74 is used instead of the impurity diffusion layers 58a and 58b of the third embodiment. The trench 74 extends from the surface of the semiconductor substrate 4 to a depth L3 where the impurity diffusion layer 78c has an impurity concentration peak. The impurity diffusion layer 78c is electrically connected to the conductor 76 in the trench. This structure can also prevent the depletion layer from reaching the chip side surface 4a.

図７は、実施例５の製造方法を説明している。最初に、半導体基板４の表面から深さ方向に伸びるトレンチ７４を形成する。トレンチ７４は、ＩＧＢＴ構造を実現するトレンチ２１(図１参照)と同時に作成してもよい。トレンチ７４は、深さＬ３にまで伸びている。
次に、半導体基板４の表面を熱酸化して絶縁膜７５を形成する。
次に、選択的にエッチングしてトレンチ７４の底面に形成された絶縁膜７５を除去する（この状態が（Ａ）に図示されている）。
次に、トレンチ７４の底面に低い注入エネルギーでｐ型の不純物(この場合はボロン)を注入する。参照番号７３は、トレンチ７４の底面に不純物を注入する様子を示している。
次に、半導体基板４の裏面側に、ステンシルマスク７７を配置する。ステンシルマスク７７は、高速で移動するｐ型不純物（この場合にはボロン）を遮蔽する材質でできており、外周範囲Ｃに対応する範囲に開口７７ａが形成されている。
次に、ステンシルマスク７７越しに半導体基板４の裏面に向けて、ボロンを注入する。最初は、半導体基板の裏面から進行して図７のＬ４のレベルで停止する注入エネルギーでボロンを注入する。矢印７９ｄがその注入過程を模式的に示している。次に、半導体基板の裏面から進行して図７のＬ５のレベルで停止する注入エネルギーでボロンを注入する。矢印７９ｅがその注入過程を模式的に示している。次に、半導体基板の裏面から進行して図７のＬ６のレベルで停止する注入エネルギーでボロンを注入する。矢印７９ｆがその注入過程を模式的に示している。（この状態が（Ｂ）に図示されている）。ボロンの注入処理ごとに、ステンシルマスク７７の水平方向の位置がずれてもよい。不純物拡散層の水平方向の位置は、それほどに厳密に管理する必要がないからである。
次に、半導体基板４を熱処理する。この熱処理では、レベルＬ３から拡散する不純物拡散層７８ｃとレベルＬ４から拡散する不純物拡散層７８ｄが実質的に導通し、レベルＬ４から拡散する不純物拡散層７８ｄとレベルＬ５から拡散する不純物拡散層７８ｅが実質的に導通し、レベルＬ５から拡散する不純物拡散層７８ｅとレベルＬ６から拡散する不純物拡散層７８ｆが実質的に導通するだけ拡散させればよい。拡散処理は短くてすみ、短時間の熱処理ですむ。 FIG. 7 illustrates a manufacturing method of the fifth embodiment. First, a trench 74 extending in the depth direction from the surface of the semiconductor substrate 4 is formed. The trench 74 may be formed simultaneously with the trench 21 (see FIG. 1) that realizes the IGBT structure. The trench 74 extends to the depth L3.
Next, the insulating film 75 is formed by thermally oxidizing the surface of the semiconductor substrate 4.
Next, the insulating film 75 formed on the bottom surface of the trench 74 is removed by selective etching (this state is shown in (A)).
Next, p-type impurities (in this case, boron) are implanted into the bottom surface of the trench 74 with low implantation energy. Reference numeral 73 indicates a state in which impurities are implanted into the bottom surface of the trench 74.
Next, a stencil mask 77 is disposed on the back side of the semiconductor substrate 4. The stencil mask 77 is made of a material that shields p-type impurities (in this case, boron) that move at high speed, and an opening 77a is formed in a range corresponding to the outer peripheral range C.
Next, boron is implanted through the stencil mask 77 toward the back surface of the semiconductor substrate 4. Initially, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L4 in FIG. An arrow 79d schematically shows the injection process. Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L5 in FIG. An arrow 79e schematically shows the injection process. Next, boron is implanted with an implantation energy that proceeds from the back surface of the semiconductor substrate and stops at the level L6 in FIG. An arrow 79f schematically shows the injection process. (This state is illustrated in (B)). The horizontal position of the stencil mask 77 may be shifted for each boron implantation process. This is because the horizontal position of the impurity diffusion layer does not need to be managed so strictly.
Next, the semiconductor substrate 4 is heat-treated. In this heat treatment, the impurity diffusion layer 78c diffused from the level L3 and the impurity diffusion layer 78d diffused from the level L4 are substantially conducted, and the impurity diffusion layer 78d diffused from the level L4 and the impurity diffusion layer 78e diffused from the level L5 are formed. The impurity diffusion layer 78e that is substantially conductive and diffuses from the level L5 and the impurity diffusion layer 78f that diffuses from the level L6 may be diffused so as to be substantially conductive. The diffusion process is short and only a short heat treatment is required.

トレンチ７４を利用しない場合、半導体基板の裏面側から図３のレベルＬ１にまで不純物が侵入するだけの高い注入エネルギーを必要とする。小型の注入装置しか利用できなければ、製造することができない。
トレンチ７４を利用しないで注入エネルギーを下げようとすると、半導体基板の表面側から図３のレベルＬ３に不純物を注入することが考えられる。しかしながら、半導体基板の表面側から図３のレベルＬ３にまで不純物が侵入するエネルギーで注入すると、半導体素子を形成する領域に損傷が発生しやすい。実際には、採用することができない。従ってトレンチ７４を利用しない場合、半導体基板の裏面側から図３のレベルＬ１にまで不純物が侵入するだけの高い注入エネルギーを必要とする。小型の注入装置しか利用できなければ、不純物拡散領域を製造することができない。
トレンチ７４を利用すると、小型の注入装置しか利用できない条件でも、不純物拡散領域７８を製造することができる。 When the trench 74 is not used, high implantation energy is required so that impurities can penetrate from the back surface side of the semiconductor substrate to the level L1 in FIG. If only a small injection device is available, it cannot be manufactured.
If the implantation energy is to be lowered without using the trench 74, it is conceivable that impurities are implanted from the surface side of the semiconductor substrate to the level L3 in FIG. However, if an impurity is implanted from the surface side of the semiconductor substrate to the level L3 in FIG. 3, the region where the semiconductor element is formed is likely to be damaged. In fact, it cannot be adopted. Therefore, when the trench 74 is not used, high implantation energy is required so that impurities can penetrate from the back surface side of the semiconductor substrate to the level L1 in FIG. If only a small implanter can be used, the impurity diffusion region cannot be manufactured.
When the trench 74 is used, the impurity diffusion region 78 can be manufactured even under conditions where only a small implanter can be used.

（実施例６）
図６に示すように、チップ側面４ｂを半導体基板４の表面ないし裏面に対して斜めに交差させてもよい。図６の場合、チップ側面４ｂが表面に対して鈍角をなしているが、チップ側面が裏面に対して鈍角をなすようにしてもよい。
チップ側面４ｂが半導体基板４の表面ないし裏面に斜交していると、ベベル効果によって空乏層がチップ側面４ｂに到達しづらい。本発明の不純物拡散領域８８と斜交するチップ側面４ｂを組み合わせて用いることも有効である。
チップ側面４ｂは、図６に示すように、絶縁膜８９で被覆してもよいし、被覆しなくてもよい。 (Example 6)
As shown in FIG. 6, the chip side surface 4 b may be obliquely intersected with the front surface or the back surface of the semiconductor substrate 4. In the case of FIG. 6, the chip side surface 4b forms an obtuse angle with respect to the front surface, but the chip side surface may form an obtuse angle with respect to the back surface.
If the chip side surface 4b crosses the front or back surface of the semiconductor substrate 4, the depletion layer does not easily reach the chip side surface 4b due to the bevel effect. It is also effective to use the chip side surface 4b obliquely intersecting with the impurity diffusion region 88 of the present invention.
As shown in FIG. 6, the chip side surface 4b may be covered with an insulating film 89 or may not be covered.

上記実施例では、本明細書で開示される技術を縦型ＩＧＢＴに適用した例を説明した。しかしながら、本明細書で開示される技術は、その他の半導体装置、例えば、又は縦型サイリスタ、縦型のＧＴＯにも適用することができる。   In the above embodiment, the example in which the technology disclosed in this specification is applied to the vertical IGBT has been described. However, the technology disclosed in this specification can also be applied to other semiconductor devices such as a vertical thyristor and a vertical GTO.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

実施例１の半導体装置２の要部断面を示す。1 is a cross-sectional view of a main part of a semiconductor device 2 of Example 1. 実施例２の半導体装置４２の要部断面図を。FIG. 4 is a cross-sectional view of a main part of a semiconductor device 42 according to a second embodiment. 実施例３の半導体装置５２の要部断面図を示す。FIG. 9 is a cross-sectional view of a main part of a semiconductor device 52 of Example 3. 実施例４の半導体装置６２の要部断面図を。FIG. 10 is a cross-sectional view of main parts of a semiconductor device 62 according to a fourth embodiment. 実施例５の半導体装置７２の要部断面図を示す。FIG. 10 is a cross-sectional view of main parts of a semiconductor device 72 of Example 5. 実施例６の半導体装置８２の要部断面図を示す。FIG. 10 is a cross-sectional view of a main part of a semiconductor device 82 of Example 6. 実施例５の半導体装置７２の製造方法を示す。The manufacturing method of the semiconductor device 72 of Example 5 is shown.

符号の説明Explanation of symbols

４：半導体基板
４ａ，４ｂ：チップ側面
８ａ〜８ｅ、４８ａ〜４８ｅ、５８ａ〜５８ｆ、６８ａ〜６８ｆ、７８ｃ〜７８ｆ、８８ａ〜８８ｄ：不純物拡散層
８，４８，５８，６８，７８，８８：不純物拡散領域
Ａ：中心範囲
Ｂ：周辺範囲
Ｃ：外周範囲 4: Semiconductor substrate 4a, 4b: Chip side surfaces 8a-8e, 48a-48e, 58a-58f, 68a-68f, 78c-78f, 88a-88d: Impurity diffusion layers 8, 48, 58, 68, 78, 88: Impurities Diffusion area A: Center range B: Peripheral range C: Perimeter range

Claims (5)

半導体基板の表面にエミッタ電極を形成するとともに半導体基板の裏面にコレクタ電極を形成した縦型のバイポーラトランジスタの製造方法であり、
半導体基板の平面視において、バイポーラトランジスタとして機能する半導体構造を形成する範囲よりも外側であり、ダイシングしてチップに分割したときのチップ側面よりも内側である範囲の半導体基板に、注入エネルギーを変えながら複数回に亘って不純物を注入する工程と、
その後に半導体基板を熱処理する工程を備えていることを特徴とする縦型のバイポーラトランジスタの製造方法。 A method of manufacturing a vertical bipolar transistor in which an emitter electrode is formed on the surface of a semiconductor substrate and a collector electrode is formed on the back surface of the semiconductor substrate,
In plan view of the semiconductor substrate, the implantation energy is changed to a semiconductor substrate in a range outside the range where the semiconductor structure that functions as a bipolar transistor is formed and inside the side surface of the chip when divided into chips. While implanting impurities over multiple times,
A method of manufacturing a vertical bipolar transistor, comprising a step of subsequently heat-treating the semiconductor substrate. 半導体基板の表面にエミッタ電極を形成するとともに半導体基板の裏面にコレクタ電極を形成した縦型のバイポーラトランジスタであり、
半導体基板の平面視において、バイポーラトランジスタとして機能する半導体構造が形成されている範囲よりも外側であり、ダイシングしてチップに分割したチップ側面よりも内側である範囲に、不順物拡散領域が形成されており、
その不純物拡散領域の不純物濃度を半導体基板の深さ方向に観測すると、複数の深さにおいて不純物濃度のピークが観測されることを特徴とする縦型のバイポーラトランジスタ。 A vertical bipolar transistor in which an emitter electrode is formed on the surface of a semiconductor substrate and a collector electrode is formed on the back surface of the semiconductor substrate.
In a plan view of the semiconductor substrate, an irregular material diffusion region is formed outside the range where the semiconductor structure that functions as a bipolar transistor is formed and inside the side surface of the chip that has been diced and divided into chips. And
A vertical bipolar transistor characterized in that, when the impurity concentration of the impurity diffusion region is observed in the depth direction of the semiconductor substrate, the impurity concentration peaks are observed at a plurality of depths. 前記範囲において半導体基板の表面から深さ方向に伸びるトレンチが形成されており、最も浅い深さに不純物濃度のピークを持つ不純物拡散層が、トレンチの底面近傍の深さに不純物濃度のピークを持つことを特徴とする請求項２の縦型のパイポーラトランジスタ。   A trench extending in the depth direction from the surface of the semiconductor substrate is formed in the above range, and the impurity diffusion layer having an impurity concentration peak at the shallowest depth has an impurity concentration peak at a depth near the bottom of the trench. 3. The vertical bipolar transistor according to claim 2, wherein: 前記不純物拡散領域がチップ側面に露出していることを特徴とする請求項２または３の縦型のバイポーラトランジスタ。   4. The vertical bipolar transistor according to claim 2, wherein the impurity diffusion region is exposed on a side surface of the chip. 前記範囲の半導体基板を深さ方向に観測すると、同一導電型の不純物拡散層が連続して観測されることを特徴とする請求項２から４のいずれか１項に記載の縦型のバイポーラトランジスタ。   5. The vertical bipolar transistor according to claim 2, wherein when the semiconductor substrate in the range is observed in the depth direction, impurity diffusion layers of the same conductivity type are continuously observed. 6. .
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