JP2013051440A - 半導体素子の製造方法及び半導体基板の製造方法 - Google Patents
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Abstract
【課題】高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に製造する。
【解決手段】基板11上に、高炭素濃度Al−N系化合物半導体単結晶層からなる第1バッファ層12、低炭素濃度Al−N系化合物半導体単結晶層からなる第2バッファ層13をエピタキシャル成長し、その上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層14を、平坦化が不十分な状態でエピタキシャル成長し、その上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上含むように、第2の窒化物系III−V族化合物半導体単結晶層16をエピタキシャル成長し、その上に、素子構造部(21〜29)をエピタキシャル成長する工程とを含む。
【選択図】図1
【解決手段】基板11上に、高炭素濃度Al−N系化合物半導体単結晶層からなる第1バッファ層12、低炭素濃度Al−N系化合物半導体単結晶層からなる第2バッファ層13をエピタキシャル成長し、その上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層14を、平坦化が不十分な状態でエピタキシャル成長し、その上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上含むように、第2の窒化物系III−V族化合物半導体単結晶層16をエピタキシャル成長し、その上に、素子構造部(21〜29)をエピタキシャル成長する工程とを含む。
【選択図】図1
Description
本発明は、窒化物系III−V族化合物半導体素子の製造方法、更には、窒化物系III−V族化合物半導体素子の製造に用いる半導体基板の製造方法に関する。
窒素(N)を含むIII−V族化合物半導体の一つである窒化ガリウム(GaN)はバンドギャップが3.4eVと大きく、又直接遷移型であり、短波長発光素子用材料として利用されている。GaNのエピタキシャル成長は、GaN成長膜と格子整合する良質な基板がないため、便宜上、サファイアc面基板上に成長することが多いが、サファイアc面基板とGaNは格子不整合が15%程度と大きいために良好な成長が困難である。格子不整合の影響を緩和するためにサファイアc面基板上に極薄膜のアモルファス状又は多結晶の窒化アルミニウム(AlN)又はGaNを低温成長によりバッファ層として形成した後、その上にGaN層を形成する方法が用いられている。アモルファス状又は多結晶の層が熱歪を緩和し、バッファ層内部に含まれている微結晶が1000℃の高温時に方位の揃った種結晶となり結晶品質が向上すると考えられている。しかし、この方法を用いた場合にも格子不整合による高密度の貫通転移とそりを避けられず、特に半導体レーザの寿命特性への悪影響が懸念されていた。
本発明者らはバッファ層として従来の低温成長したAlN、GaN等に代わり基板界面付近に高濃度の炭素を含む層が存在するAlN、AlGaNを高温にて成長し、バッファ層として用いることにより、その上に成長する素子層の結晶品質を大幅に改善でき、この手法を用いて高性能半導体レ−ザが作製可能なことを見出している(特許文献1参照。)。特許文献1に記載された発明では、サファイアc面基板上に低V/III比で炭素濃度3×1018cm-3〜3×1020cm-3の高炭素濃度のAlNバッファ層(第1のバッファ層を成長し、この上に高V/III比で第1のバッファ層より低炭素濃度のAlNからなる第2のバッファ層を成長する二段階成長法により高品質AlN層を成長することを提案している。そして、二段階成長法によるAlN層上に、GaN層(第1欠陥低減層)、Siド−プn型GaN若しくはAlGaNコンタクト層、素子構造部が順に積層されている。このような二段階成長法による単結晶AlN層をバッファ層として用い、この上にGaN層を成長することにより通常の低温成長バッファ−を使用する方法よりも大幅に低欠陥のGaN層を形成可能である。
更に、第2のバッファ層として、厚さ0.3μm以上6μm以下のAlxGa1-xN(0.8≦x≦0.97)層を用いた構造も提案されている(特許文献2参照。)。
しかし、特許文献1及び2に記載された構造のウエハを用いても、しばしばクラックの発生や、サファイアc面基板の研磨傷に起因すると思われる線状欠陥(ピット状欠陥が線状に配列している)発生が問題であった。又、低欠陥化に伴いGaN層の平坦性が悪化することも問題であった。これらの高密度のクラック発生や部分的な欠陥の増大は、素子の製造歩留まりを低下させる原因にもなる。
本発明は、貫通転移などの欠陥やひび割れが少なく高品質窒化物結晶層を基板上に均一に形成することにより、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に製造する製造方法、更には、窒化物系III−V族化合物半導体素子の製造に用いる半導体基板を歩留まり良く安価に製造する製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第1の特徴は、基板上に、炭素濃度3×1018cm-3以上、5×1020cm-3以下のAl−N系化合物半導体単結晶層からなる第1バッファ層を、この第1バッファ層上にこの第1バッファ層よりも炭素濃度の低いAl−N系化合物半導体単結晶層からなる第2バッファ層を、順にエピタキシャル成長する工程と、この第2バッファ層上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層を、平坦化が不十分な状態でエピタキシャル成長する工程と、この第1の窒化物系III−V族化合物半導体単結晶層上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上、1×1019cm-3以下で含むように、基板とは格子定数の異なる第2の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程と、この第2の窒化物系III−V族化合物半導体単結晶層上に、窒化物系III−V族化合物半導体単結晶層からなる素子構造部をエピタキシャル成長する工程とを含むことを特徴とする半導体素子の製造方法であることを要旨とする。
本発明の第2の特徴は、基板上に、炭素濃度3×1018cm-3以上、5×1020cm-3以下のAl−N系化合物半導体単結晶層からなる第1バッファ層を、この第1バッファ層上にこの第1バッファ層よりも炭素濃度の低いAl−N系化合物半導体単結晶層からなる第2バッファ層を、順にエピタキシャル成長する工程と、
この第2バッファ層上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層を、平坦化が不十分な状態でエピタキシャル成長する工程と、この第1の窒化物系III−V族化合物半導体単結晶層上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上、1×1019cm-3以下で含むように、基板とは格子定数の異なる第2の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程とを含むことを特徴とする半導体基板の製造方法であることを要旨とする。
この第2バッファ層上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層を、平坦化が不十分な状態でエピタキシャル成長する工程と、この第1の窒化物系III−V族化合物半導体単結晶層上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上、1×1019cm-3以下で含むように、基板とは格子定数の異なる第2の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程とを含むことを特徴とする半導体基板の製造方法であることを要旨とする。
本発明によれば、貫通転移などの欠陥やひび割れが少なく高品質窒化物結晶層をサファイア基板上に均一に形成することが可能であり、これにより高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に製造する製造方法、更には、窒化物系III−V族化合物半導体素子の製造に用いる半導体基板を歩留まり良く安価に製造する製造方法を提供することができる。
次に、図面を参照して、本発明の第1〜第5の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
又、以下に示す第1〜第5の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
(第1の実施の形態)
本発明者らは、第2のバッファ層としての単結晶AlNバッファ層(又はAlxGa1-xNバッファ層)上の、欠陥低減層としてのノンド−プGaN層の結晶成長は3次元島状成長であり、この成長様式が低欠陥化に大きな役割を果たしているとの知見を得ている。しかし、本発明者らの研究によれば、3次元島状成長が2次元成長に移行し表面が平坦化するには、平均2μm以上の膜厚の欠陥低減層の成長が必要であり、更に、この場合においても部分的にはAlN層(第2のバッファ層)表面が露出している箇所が欠陥低減層に存在することが見出された。このような欠陥低減層上にSiド−プn型GaN層をコンタクト層として成長した場合、欠陥低減層に第2のバッファ層の表面が露出している箇所にコンタクト層のSi原子が析出し、コンタクト層やその上の素子構造部にクラック発生や転位増大の原因となっていたことが判明した。また、バッファ層の表面が露出していない場合でも、平坦化が不十分な段階で高濃度のSiド−プ層を成長するとSiの析出によりピットが形成されることがわかった。しかし、AlN層(第2のバッファ層)の表面がノンド−プGaN層(欠陥低減層)で完全に覆われ、ノンド−プGaN層が、平坦化するには平均5μm以上のノンド−プGaN層を堆積する必要があることが判明した。このような厚いノンド−プGaN層(欠陥低減層)を成長することは、成長時間が長くなり、生産性の点で問題となる。特に、厚いノンド−プGaN層(欠陥低減層)を成長することにより、大面積ウエハがそり易くなるので、大面積ウエハ上の成長には大きな問題となる。
本発明者らは、第2のバッファ層としての単結晶AlNバッファ層(又はAlxGa1-xNバッファ層)上の、欠陥低減層としてのノンド−プGaN層の結晶成長は3次元島状成長であり、この成長様式が低欠陥化に大きな役割を果たしているとの知見を得ている。しかし、本発明者らの研究によれば、3次元島状成長が2次元成長に移行し表面が平坦化するには、平均2μm以上の膜厚の欠陥低減層の成長が必要であり、更に、この場合においても部分的にはAlN層(第2のバッファ層)表面が露出している箇所が欠陥低減層に存在することが見出された。このような欠陥低減層上にSiド−プn型GaN層をコンタクト層として成長した場合、欠陥低減層に第2のバッファ層の表面が露出している箇所にコンタクト層のSi原子が析出し、コンタクト層やその上の素子構造部にクラック発生や転位増大の原因となっていたことが判明した。また、バッファ層の表面が露出していない場合でも、平坦化が不十分な段階で高濃度のSiド−プ層を成長するとSiの析出によりピットが形成されることがわかった。しかし、AlN層(第2のバッファ層)の表面がノンド−プGaN層(欠陥低減層)で完全に覆われ、ノンド−プGaN層が、平坦化するには平均5μm以上のノンド−プGaN層を堆積する必要があることが判明した。このような厚いノンド−プGaN層(欠陥低減層)を成長することは、成長時間が長くなり、生産性の点で問題となる。特に、厚いノンド−プGaN層(欠陥低減層)を成長することにより、大面積ウエハがそり易くなるので、大面積ウエハ上の成長には大きな問題となる。
本発明の第1の実施の形態に係る半導体素子は、図1に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、周期表第4周期のIV族元素をド−プしたGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎としている。周期表第4周期のIV族元素とは、ゲルマニウム(Ge)である。ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部が形成されるが、Geド−プGaN層(第2欠陥低減層)16は、素子構造部と一体となり、素子構造部のn側電極41側のコンタクト領域として機能する。
高炭素濃度層(第1のバッファ層)12は、炭素濃度3×1018cm-3〜5×1020cm-3、膜厚5nm〜20nmのAlNからなる窒化物系III−V族化合物半導体の単結晶層である。
高純度AlN層(第2のバッファ層)13は、炭素濃度1×1016cm-3〜3×1018cm-3、膜厚2μmの窒化物系III−V族化合物半導体の単結晶層である。なお、第2のバッファ層13は、AlN層に限定されず、AlxGa1-xN(0.8≦x≦1)層等のAl−N系化合物半導体に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でも良い。高純度AlN層(第2のバッファ層)13は、表面が原子レベルで平坦化し、この上に成長するノンド−プGaN層(第1欠陥低減層)14の欠陥を十分に低減するための層であり、この目的のためには1μm以上の厚みとすることが好ましい。又、複雑な歪みが残留し易い半導体レーザではひび割れ防止のためには、高純度AlN層(第2のバッファ層)13は、4μm以下が望ましい。
ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長し、欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。既に説明したように、本明細書において、「ノンド−プ」の文言は、Si濃度が3×1017cm-3以下の窒化物系III−V族化合物半導体を「ノンド−プ」窒化物系III−V族化合物半導体層と呼ぶが、第1の実施の形態では析出しにくく異常成長による欠陥増殖が生じにくいGeド−ピングの特性を生かすために、第1欠陥低減層中のSi濃度を3×1017cm-3以下に抑えている。ノンド−プGaN層(第1欠陥低減層)14上のGeド−プGaN層(第2欠陥低減層)16を平坦に、且つそりの少ない良好な結晶として再現性良く成長させるためには、下地となるノンド−プGaN層(第1欠陥低減層)14は、膜厚1.5〜5μm、好ましくは2〜3μm程度が必要である。即ち、ノンド−プGaN層(第1欠陥低減層)14の膜厚が1.5μm未満では、下地の高純度AlN層(第2のバッファ層)13が見えるので好ましくない。3次元島状成長により、下地の高純度AlN層(第2のバッファ層)13がより見えにくくなる、より好ましい膜厚は2μm以上である。ノンド−プGaN層(第1欠陥低減層)14の欠陥密度(転移密度)は、0.5〜2×108cm-2程度に低減されている。この欠陥密度(転移密度)は、ノンド−プGaN層(第1欠陥低減層)14の表面のエッチピットの観察により測定出来る。
ノンド−プGaN層(第1欠陥低減層)14の膜厚は5μmを越えても構わないが、エピタキシャル成長に余分な時間がかかり、生産性が落ちるので、工業的には好ましくない。なお、第1欠陥低減層14は、ノンド−プGaN層に限定されず、ノンド−プAlxGa1-xN(0<x≦0.03)層等のノンド−プGaN層に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でも良い。第1欠陥低減層14に低濃度にAlを混入させノンド−プAlxGa1-xN層とすることにより半導体レーザ作成時の厚膜クラッド層形成によるウエハのそりを補償できる。更に、第1欠陥低減層14は、ノンド−プGaN層やノンド−プAlxGa1-xN(0<x≦0.03)層等だけでなく、Si濃度3×1017cm-3程度の極僅かにドーピングされた窒化物系III−V族化合物半導体の単結晶層でも良い。しかし、Si濃度1×1018cm-3程度以上の高濃度になると、1×109cm-2程度の欠陥密度(転移密度)が発生するので好ましくない。
Geド−プGaN層(第2欠陥低減層)16は、Ge濃度1×1017cm-3以上、1×1019cm-3以下、好ましくは3×1017以上、3×1018cm-3以下(代表的には、例えば2×1018cm-3)程度、膜厚1.5〜5μm、好ましくは2.5〜3.5μm程度の窒化物系III−V族化合物半導体の単結晶層である。第2欠陥低減層16へのド−パントとしてGeを用いたのは、Siが析出しやすい平坦化が不十分な状況でも高濃度添加し易く、成長時の表面のモホロジーが良好であるからである。Geは、窒化物系III−V族化合物半導体を構成するV族元素である窒素(N)と安定な化合物を作らず高蒸気圧を有するため、従来、主に用いられていたシリコン(Si)に比しても、析出し辛く、高濃度にしても異常成長が生じにくい。
Geド−プGaN層(第2欠陥低減層)16の欠陥密度(転移密度)は、0.5〜2×108cm-2程度に低減されている。この欠陥密度(転移密度)は、Geド−プGaN層(第2欠陥低減層)16の表面のエッチピットの観察により測定出来る。但し、Ge濃度3×1018cm-3程度を越える濃度になると、表面平坦性の低下や欠陥密度(転移密度)の増大が多少観察されるようになり、特に、1×1019cm-3を越える高濃度では著しくなるので好ましくない。
Geド−プGaN層(第2欠陥低減層)16の膜厚1.5μm未満では、平坦化が不十分となり、クラック等の発生原因となるので好ましくない。Geド−プGaN層(第2欠陥低減層)16の膜厚は5μmを越えても構わないが、エピタキシャル成長に余分な時間がかかり、生産性が落ちるので、工業的には好ましくない。なお、第2欠陥低減層16は、Geド−プGaN層に限定されず、Geド−プAlxGa1-xN(0<x≦0.03)層等のGeド−プGaN層に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でも良い。又、Geド−プGaN層(第2欠陥低減層)16に低濃度にAlを混入させ、Geド−プAlxGa1-xN層とすることにより、半導体レーザ作成時の厚膜クラッド層形成によるウエハのそりを補償できる。
この結果、不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14と、この不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14上のゲルマニウム(Ge)をドープした窒化物系III−V族化合物半導体単結晶層16とにより欠陥低減層(14,16)が形成されたことになる。なお、本明細書において、上記の「炭素濃度」、「Si濃度」は二次イオン質量分析法(SIMS)による推定値、「Ge濃度」、更に後述する「Sn濃度」等は、ホール測定及びC−V測定から求められる電気的に活性なキャリア密度としての濃度である。
図1に示すように、第1の実施の形態に係る半導体素子は、この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部を構成するように、Siド−プGaN層からなるn型コンタクト層21、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22、Siド−プGaN層からなる第1光ガイド層23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層からなる第2光ガイド層25、Mgド−プAl0.16Ga0.84N層からなる電子バリア層26、Mgド−プGaN層からなる第3光ガイド層27、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29が順に積層されている。n型コンタクト層21は、Si濃度5×1018cm-3、膜厚1μmの窒化物系III−V族化合物半導体の単結晶層で、n型クラッド層22は、Si濃度1×1018cm-3、膜厚1.5μmの窒化物系III−V族化合物半導体の単結晶層で、第1光ガイド層23は、Si濃度1×1018cm-3、膜厚0.1μmの窒化物系III−V族化合物半導体の単結晶層である。
第1光ガイド層23上に設けられたMQW構造発光部24は、Siド−プGa0.98In0.02N層241,243,245,247からなるバリア層と、Ga0.92In0.08N層242,244,246からなる量子井戸層との3周期MQW構造である。Siド−プGa0.98In0.02N層241,243,245,247は、それぞれ、Si濃度5×1018cm-3、膜厚7nmの低In組成の窒化物系III−V族化合物半導体の単結晶層で、Ga0.92In0.08N層242,244,246は、それぞれ、膜厚3.5nmの高In組成の窒化物系III−V族化合物半導体の単結晶層である。
MQW構造発光部24上に設けられた第2光ガイド層25は、膜厚0.03μmの窒化物系III−V族化合物半導体の単結晶層で、電子バリア層26は、Mg濃度5×1018cm-3、膜厚10nmの窒化物系III−V族化合物半導体の単結晶層で、第3光ガイド層27は、Mg濃度5−10×1018cm-3、膜厚0.1μmの窒化物系III−V族化合物半導体の単結晶層で、p型クラッド層28は、Mg濃度1×1019cm-3、膜厚0.6μm の窒化物系III−V族化合物半導体の単結晶層で、p型コンタクト層29は、Mg濃度2×1020cm-3、膜厚0.05μmの窒化物系III−V族化合物半導体の単結晶層である。
図1に示すように、p型クラッド層28とp型コンタクト層29との積層構造は、断面が台形の凸部をなし、この凸部の周辺の平坦部をp型クラッド層28が構成している。即ち、p型クラッド層28自身が、断面が台形の凸部とこの凸部の周辺の平坦部から構成され、p型クラッド層28がなす台形部の上部にp型コンタクト層29が配置されている。p型クラッド層28とp型コンタクト層29とがなす台形の積層構造は、紙面に垂直方向に延伸し、リッジ構造をなしている。リッジ構造の側壁は、紙面に垂直方向に延伸する傾斜面である。
凸部の周辺の平坦部となるp型クラッド層28上には、リッジ(凸部)を挟むように絶縁膜30a,30bが電流ブロック層として形成され、電流ブロック層により横モードが制御される。電流ブロック層の膜圧は設計により任意に選択できるが、0.3μm〜0.8μm程度の値、例えば、0.5μm程度に設定すれば良い。この電流ブロック層には、AlN膜、Al0.2Ga0.8N膜等の高比抵抗半導体膜を用いても良く、プロトン照射した半導体膜、酸化膜(SiO2膜)等が使用可能である。絶縁膜30a,30bの代わりにn型の半導体層を用いて、pn接合分離しても電流ブロック層として機能できる。p型コンタクト層29上には、例えば、パラジウム−白金−金(Pd/Pt/Au)の複合膜からなるp側電極42が配置されている。例えば、Pd膜は膜厚0.05μm、Pt膜は膜厚0.05μm、Au膜は膜厚1.0μmである。
更に、図1に示すように、絶縁膜30b,p型クラッド層28,Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、ノンド−プGaN層(第2光ガイド層)25、多重量子井戸(MQW)構造発光部24、Siド−プGaN層(第1光ガイド層)23、Siド−プAl0.05Ga0.95N層(n型クラッド層)22を貫通し、更にSiド−プGaN層(n型コンタクト層)21の一部をも除去する溝部が形成され、この溝部の底部に露出したSiド−プGaN層(n型コンタクト層)21上にチタン−白金−金(Ti/Pt/Au)の複合膜からなるn側電極41が形成されている。n側電極41は、例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜から構成可能である。Siド−プGaN層(n型コンタクト層)21だけでなく、その下地のGeド−プGaN層(第2欠陥低減層)16も、実質的に、n側電極41に対するn型コンタクト領域として機能している。
以上のように、本発明の第1の実施の形態に係る半導体素子によれば、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎とし、Geド−プGaN層(第2欠陥低減層)16がn側電極41を形成するコンタクト領域の一部として機能している。そして、この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部が形成されているので、素子構造部に生じる欠陥が低減され、n側電極41側の素子抵抗低減が可能になる。又、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16からなる積層基体(11,12,13,14,16)は、必要以上に厚くする必要がないので、素子構造部まで含めた総膜厚を節減し、生産性が向上する。特に、第2欠陥低減層16へのド−パントとしてGeを用いているので、第2欠陥低減層16を高濃度に添加し、且つ表面のモホロジーが良好となるので、第2欠陥低減層16の上に形成したSiド−プGaN層(n型コンタクト層)21のキャリア濃度を第2欠陥低減層よりも高くしても表面のモホロジーも良好で、n型コンタクト層21とn側電極41とは、低い接触抵抗でオーミック接触することが可能となる。更に、Geド−プGaN層(第2欠陥低減層)16をGe濃度1×1017cm-3以上、好ましくは3×1017cm-3以上、1×1019cm-3以下程度の高濃度にドーピングできるため、Geド−プGaN層(第2欠陥低減層)16を電流通路の一部とする導通抵抗が低減できる。
この結果、第1の実施の形態に係る半導体素子(青色レーザダイオード)の低閾値電流化、低動作電圧化や長寿命化等の更なる特性改善が実現できる。
図2〜図8を用いて、本発明の第1の実施の形態に係る半導体素子の製造方法を説明する。なお、以下に述べる半導体素子の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。例えば、第1の実施の形態に係る半導体素子の製造方法に使用する成長装置はLPMOCVD装置であるとして説明するが、他の方法でも製造可能である。
(イ)先ず、基板(サファイア基板)11を、LPMOCVD装置のヒーターを兼ねたサセプタ上に載置する。LPMOCVD装置のガス導入管から高純度水素(H2)ガスを毎分2×10-2m-3導入し、反応管内の大気を置換する。次いで、LPMOCVD装置のガス排気口をロータリーポンプに接続し、反応管内を減圧し、内部の圧力を6.7〜20kPaの範囲に設定する。基板11上に高炭素濃度層(第1のバッファ層)12を成長する場合には、基板11を水素(H2)ガス中で加熱し表面を清浄化する。次いで、1050〜1200℃の基板温度で水素(H2)ガスの一部をアンモニア(NH3)ガスに切り替えると共に、有機金属Al化合物例えばトリメチルアルミニウム(Al(CH3)3)ガス或いはトリエチルアルミニウム(Al(C2H5)3)ガスを導入して結晶方位の揃ったAlN層からなる高炭素濃度層(第1のバッファ層)12を5nmから20nm成長する。ここで、高炭素濃度層(第1のバッファ層)12の結晶方位を揃るためにはV族原料とIII族原料の供給比(V/III比)の制御が重要である。穴のない高品質膜の高炭素濃度層(第1のバッファ層)12の成長にはV/III比0.7〜50の範囲が必要であり、十分な品質を再現性良く得るにはV/III比を1.0〜2.0の範囲に制御することが望ましい。
(ロ)次いで、基板温度を1250〜1350℃に昇温し、高純度AlN層(第2のバッファ層)13を、1μmから4μm成長し、この成長により、表面を平坦化する。高純度AlN層(第2のバッファ層)13の成長に際しては、V/III比を数100以上と高い比率にすることが好ましく、特に250〜10000程度にすることが好ましい。
(ハ)更に、基板温度を1100〜1250℃の、従来のGaNの成長温度より高温に設定し、ノンド−プGaN層(第1欠陥低減層)14を成長する。その後、成長温度を低下させ、図2に示すように、Geド−プGaN層(第2欠陥低減層)16を成長する。Ge添加には1040℃から1200℃の基板温度が適切である。原料には有機金属Ge化合物例えばテトラメチルゲルマン(Ge(CH3)4)ガス、或いはテトラエチルゲルマン(Ge(C2H5)4)ガスを使用すれば良い。これらの高純度AlN層(第2のバッファ層)13の上に成長する各エピタキシャル成長層14,16の成長に際してもV/III比を数100以上と高い比率にすることが望ましい。
(ニ)次に、基板温度を1000℃から1050℃に設定した後、ノンド−プGaN層(第1欠陥低減層)14上に、青色レーザダイオードの素子構造部を連続エピタキシャル成長する。
即ち、図3に示すように、ノンド−プGaN層(第1欠陥低減層)14上に、Siド−プGaN層(n型コンタクト層)21、Siド−プAl0.05Ga0.95N層(n型クラッド層)22、Siド−プGaN層(第1光ガイド層)23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層(第2光ガイド層)25、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29を順に連続エピタキシャル成長し、ダブルヘテロ構造部を形成する。III族原料としては、有機金属Ga化合物例えばトリメチルガリウム(Ga(CH3)3)ガス、或いはトリエチルガリウムGa(C2H5)3)ガス、有機金属In化合物、例えばトリメチルインジウム(In(CH3)3)ガス、或いはトリエチルインジウム(In(C2H5)3)ガスを用いることができる。V族原料としては、アンモニア(NH3)ガスを用いれば良い。これらの各エピタキシャル成長層14〜29の成長に際しては、V/III比を数100以上と高い比率にすることが望ましい。n型コンタクト層21は、Si濃度5×1018cm-3、膜厚1μmのエピタキシャル成長層で、n型クラッド層22は、Si濃度1×1018cm-3、膜厚1.5μmのエピタキシャル成長層で、第1光ガイド層23は、Si濃度1×1018cm-3、膜厚0.1μmのエピタキシャル成長層である。これらのn型ドーピング用原料としては、Si水素化物例えばモノシラン(SiH4)ガス或いは有機金属Si化合物ガス例えばテトラメチルシラン(Si(CH3)4)ガスを用いれば良い。第1光ガイド層23上に設けられたMQW構造発光部24は、Siド−プGa0.98In0.02N層241,243,245,247と、Ga0.92In0.08N層242,244,246との3周期MQW構造である。Siド−プGa0.98In0.02N層241,243,245,247は、それぞれ、Si濃度5×1018cm-3、膜厚7nmの低In組成のエピタキシャル成長層で、Ga0.92In0.08N層242,244,246は、それぞれ、膜厚3.5nmの高In組成のエピタキシャル成長層である。MQW構造発光部24上に設けられた第2光ガイド層25は、膜厚0.03μmのエピタキシャル成長層で、電子バリア層26は、Mg濃度5×1018cm-3、膜厚10nmのエピタキシャル成長層で、第3光ガイド層27は、Mg濃度5〜10×1018cm-3、膜厚0.1μmのエピタキシャル成長層で、p型クラッド層28は、Mg濃度1×1019cm-3、膜厚0.6μm のエピタキシャル成長層で、p型コンタクト層29は、Mg濃度2×1020cm-3、膜厚0.05μmのエピタキシャル成長層である。これらのp型ドーピング用原料としては、有機金属Mg化合物ガス、例えばビスシクロペンタディエニールマグネシウム(Cp2Mg)ガス又はビスメチルシクロペンタディエニールマグネシウム(M2Cp2Mg)ガスを使用することが可能である。
(ホ)次に、図4に示すように、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29を反応性イオンエッチング(RIE)により溝部を選択的に形成し、この溝部に囲まれた凸部を残留させる。p型クラッド層28とp型コンタクト層29とがなす台形の凸部は、紙面に垂直方向に延伸し、リッジ構造をなしている。p型クラッド層28の厚さが0.6μm、p型コンタクト層29の厚さが0.05μmの場合は、溝部の深さは、0.5μm程度にすれば良い。次に、溝部を埋め、p型クラッド層28とp型コンタクト層29とがなすリッジ(凸部)を挟むように厚さ0.6〜1μmの絶縁膜30a,30bを全面に堆積する。絶縁膜30a,30bとしては、AlN膜等の高比抵抗半導体膜をエピタキシャル成長しても良く、酸化膜(SiO2膜)等をCVDで堆積しても良い。次に、図5に示すように、絶縁膜30a,30bを、p型コンタクト層29が露出するまで研磨し、平坦化する。
(ヘ)次に、図6に示すように、p型コンタクト層29上に、Pd/Pt/Auの複合膜からなるp側電極42をリフトオフ法により形成する。即ち、p側電極42のパターンに対応した窓部を有するフォトレジスト膜をp型コンタクト層29及びp型コンタクト層29の両側の絶縁膜30a,30bに形成後、膜厚0.05μmのPd膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にp側電極42が形成される。
(ト)更に、p側電極42のパターンに位置合わせして、新たなフォトレジスト膜51のパターンをフォトリソグラフィ技術により形成する。そして、図7に示すように、この新たなフォトレジスト膜51のパターンをエッチングマスクとして、絶縁膜30b,p型クラッド層28,Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、ノンド−プGaN層(第2光ガイド層)25、多重量子井戸(MQW)構造発光部24、Siド−プGaN層(第1光ガイド層)23、Siド−プAl0.05Ga0.95N層(n型クラッド層)22を貫通し、更にSiド−プGaN層(n型コンタクト層)21の一部をも除去する溝部をRIEでエッチングして形成する。
(チ)その後、図8に示すように、このエッチングのマスクに用いたフォトレジスト膜51をリフトオフ用マスクとして、全面にTi/Pt/Auの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を連続的に堆積する。その後、フォトレジスト膜51を剥離すれば、溝部の底部に露出したSiド−プGaN層(n型コンタクト層)21上にのみ、Ti/Pt/Auの複合膜からなるn側電極41が残留する。その後、熱処理(シンタリング)をすれば、p側電極42とn側電極41の双方のコンタクト抵抗が低減する。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図1に示す半導体素子(青色レーザダイオード)が完成する。
以上説明したように、本発明の第1の実施の形態に係る半導体素子の製造方法によれば、貫通転移などの欠陥やひび割れが少なく高品質の窒化物系III−V族化合物半導体エピタキシャル成長層を基板11上に均一に形成することが可能である、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に提供することができる。特に、基板11上に高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13を積層し、この上に3次元島状成長により欠陥低減層として機能するノンド−プGaN層(第1欠陥低減層)14を積層し、更に、V族元素である窒素(N)と安定な化合物を作らないゲルマニウム(Ge)をn型ドーパントとして添加しているので、Geド−プGaN層(第2欠陥低減層)16を表面モホロジーを低下させずに、高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
本発明の第1の実施の形態に係る半導体素子は、3次元島状成長により欠陥低減層として機能するノンド−プGaN層(第1欠陥低減層)14と、このノンド−プGaN層(第1欠陥低減層)14上のGeド−プGaN層(第2欠陥低減層)16に特徴がある。このため、図9に示すように、図1における高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13からなる二段階成長法による単結晶バッファ層(以下において「二段階単結晶バッファ層」という。)の代わりに、GaN層(低温成長層)19を採用しても、同様な効果が得られる。
GaN層(低温成長層)19とは、基板温度450〜650℃程度の低温で成長したアモルファス若しくは多結晶の窒化物系III−V族化合物半導体層である。GaN層(低温成長層)19の代わりに、AlN層等の、他の窒化物系III−V族化合物半導体のアモルファス若しくは多結晶を用いても良い。即ち、基板11上にGaN層(低温成長層)19を積層し、このGaN層(低温成長層)19上に3次元島状成長により欠陥低減層として機能するノンド−プGaN層(第1欠陥低減層)14を積層し、更に、V族元素である窒素(N)と安定な化合物を作らないゲルマニウム(Ge)をn型ドーパントとして添加しても、Geド−プGaN層(第2欠陥低減層)16を表面モホロジーを低下させずに、高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体素子は、図10に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎としている点では第1の実施の形態に係る半導体素子と同様である。即ち、第2の実施の形態に係る半導体素子においても、ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部が形成されるが、図1に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されている点が、第1の実施の形態に係る半導体素子とは異なる。即ち、第1の実施の形態に係る半導体素子においては、Siド−プGaN層21とGeド−プGaN層16とで、実質的なn型コンタクト領域を構成していたが、第2の実施の形態に係る半導体素子では、Geド−プGaN層(第2欠陥低減層)16のみが、n型コンタクト領域をなしている。但し、不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14と、この不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14上のゲルマニウム(Ge)をドープした窒化物系III−V族化合物半導体単結晶層16とにより欠陥低減層(14,16)を形成している点では、第1の実施の形態に係る半導体素子と同様である。
本発明の第2の実施の形態に係る半導体素子は、図10に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎としている点では第1の実施の形態に係る半導体素子と同様である。即ち、第2の実施の形態に係る半導体素子においても、ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部が形成されるが、図1に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されている点が、第1の実施の形態に係る半導体素子とは異なる。即ち、第1の実施の形態に係る半導体素子においては、Siド−プGaN層21とGeド−プGaN層16とで、実質的なn型コンタクト領域を構成していたが、第2の実施の形態に係る半導体素子では、Geド−プGaN層(第2欠陥低減層)16のみが、n型コンタクト領域をなしている。但し、不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14と、この不純物元素を故意にドープしない窒化物系III−V族化合物半導体単結晶層14上のゲルマニウム(Ge)をドープした窒化物系III−V族化合物半導体単結晶層16とにより欠陥低減層(14,16)を形成している点では、第1の実施の形態に係る半導体素子と同様である。
第2のバッファ層13は、AlN層に限定されず、AlxGa1-xN(0.8≦x≦1)層等でも良く、第1欠陥低減層14は、ノンド−プGaN層に限定されず、ノンド−プAlxGa1-xN(0<x≦0.03)層等でも良く、更には、第1欠陥低減層14は、Si濃度2×1017cm-3程度の極僅かにドーピングされた窒化物系III−V族化合物半導体の単結晶層でも良い点等の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
そして、図10に示すように、この積層基体(11,12,13,14,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、直接、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22がエピタキシャル成長され、更に、n型クラッド層22上に、Siド−プGaN層からなる第1光ガイド層23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層からなる第2光ガイド層25、Mgド−プAl0.16Ga0.84N層からなる電子バリア層26、Mgド−プGaN層からなる第3光ガイド層27、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29が順に積層されている。
Siド−プAl0.05Ga0.95N層(n型クラッド層)22、Siド−プGaN層(第1光ガイド層)23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層(第2光ガイド層)25、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29等の青色レーザダイオードの素子構造部の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
本発明の第2の実施の形態に係る半導体素子によれば、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎とし、Geド−プGaN層(第2欠陥低減層)16がn側電極41を形成するコンタクト領域として機能している。そして、この積層基体(11,12,13,14,16)上に、青色レーザダイオードの素子構造部が形成されているので、素子構造部に生じる欠陥が低減され、n側電極41側の素子抵抗低減が可能になる。又、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16からなる積層基体(11,12,13,14,16)は、必要以上に厚くする必要がないので、素子構造部まで含めた総膜厚を節減し、生産性が向上する。特に、図1に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されているので、第1の実施の形態に係る半導体素子に比し、更に薄膜化が容易である。
第2欠陥低減層16へのド−パントとしてGeを用いているので、第2欠陥低減層16を高濃度に添加し、且つ表面のモホロジーが良好となるので、第2欠陥低減層16とn側電極41とは、低い接触抵抗でオーミック接触することが可能となる。更に、Geド−プGaN層(第2欠陥低減層)16をGe濃度3×1017cm-3〜1×1019cm-3程度の高濃度にドーピングできるため、Geド−プGaN層(第2欠陥低減層)16を電流通路の一部とする導通抵抗が低減できる。
又、図9と同様に、図10に示した高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13からなる二段階単結晶バッファ層の代わりに、基板温度450〜650℃程度の低温で成長したアモルファス若しくは多結晶の窒化物系III−V族化合物半導体層からなるバッファ層19を用いても良い。
本発明の第2の実施の形態に係る半導体素子の製造方法は、基本的には、図2〜図8に示した第1の実施の形態に係る半導体素子の製造方法と同様である。
(イ)先ず、図11に示すように、積層基体(11,12,13,14,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、直接、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22がエピタキシャル成長され、更に、n型クラッド層22上に、Siド−プGaN層からなる第1光ガイド層23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層からなる第2光ガイド層25、Mgド−プAl0.16Ga0.84N層からなる電子バリア層26、Mgド−プGaN層からなる第3光ガイド層27、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29が順に連続エピタキシャル成長する点が異なる(積層基体(11,12,13,14,16)の連続エピタキシャル成長は、図2に示した第1の実施の形態に係る半導体素子の製造方法と同様であるので、重複した説明を省略する。)。
(ロ)更に、第1の実施の形態に係る半導体素子の製造方法の図4〜図6の手順と同様に、p型クラッド層28とp型コンタクト層29とがなす台形の凸部を形成し、この台形の凸部の両側を絶縁膜30a,30bで埋め込み、p型コンタクト層29上に、Pd/Pt/Auの複合膜からなるp側電極42を形成する。更に、p側電極42のパターンに位置合わせして、新たなフォトレジスト膜51のパターンをフォトリソグラフィ技術により形成する。そして、図7に示すように、この新たなフォトレジスト膜51のパターンをエッチングマスクとして、絶縁膜30b,p型クラッド層28,Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、ノンド−プGaN層(第2光ガイド層)25、多重量子井戸(MQW)構造発光部24、Siド−プGaN層(第1光ガイド層)23、Siド−プAl0.05Ga0.95N層(n型クラッド層)22を貫通し、更にGeド−プGaN層(第2欠陥低減層)16の一部をも除去する溝部をRIEでエッチングして形成する。
(ハ)その後、図8に示すように、このエッチングのマスクに用いたフォトレジスト膜51をリフトオフ用マスクとして、全面にTi/Pt/Auの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を連続的に堆積する。その後、フォトレジスト膜51を剥離すれば、溝部の底部に露出したGeド−プGaN層(第2欠陥低減層)16上にのみ、Ti/Pt/Auの複合膜からなるn側電極41が残留する。その後、熱処理(シンタリング)をすれば、p側電極42とn側電極41の双方のコンタクト抵抗が低減する。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図10に示す半導体素子(青色レーザダイオード)が完成する。
以上説明したように、本発明の第2の実施の形態に係る半導体素子の製造方法によれば、貫通転移などの欠陥やひび割れが少なく高品質の窒化物系III−V族化合物半導体エピタキシャル成長層を基板11上に均一に形成することが可能である、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に提供することができる。特に、基板11上に高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13を積層し、この上に3次元島状成長により欠陥低減層として機能するノンド−プGaN層(第1欠陥低減層)14を積層し、更に、V族元素である窒素(N)と安定な化合物を作らないゲルマニウム(Ge)をn型ドーパントとして添加しているので、Geド−プGaN層(第2欠陥低減層)16を表面モホロジーを低下させずに、高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
(第3の実施の形態)
周期表第5周期のIV族元素である錫(Sn)をGaNに添加した場合、エピタキシャル成長層の表面が周期表第4周期のIV族元素であるGeをGaNに添加した場合に比し、凹凸が激しくなる。SnはGeよりも沸点が低い。即ち、同じ温度では、SnはGeよりも蒸気圧が高い。したがって、島状に成長している成長初期に添加しても析出による悪影響を最小限に抑えられる。しかし、蒸気圧が高いとSnは、GaN結晶中に取り込まれにくくなり、Snが成長表面に高濃度に存在する傾向になるため、凹凸が激しくなると思われる。しかし、凹凸により欠陥低減が加速される有利な点も見出されており、この現象を生かした半導体レ−ザを、第3の実施の形態に係る半導体素子として説明する。
周期表第5周期のIV族元素である錫(Sn)をGaNに添加した場合、エピタキシャル成長層の表面が周期表第4周期のIV族元素であるGeをGaNに添加した場合に比し、凹凸が激しくなる。SnはGeよりも沸点が低い。即ち、同じ温度では、SnはGeよりも蒸気圧が高い。したがって、島状に成長している成長初期に添加しても析出による悪影響を最小限に抑えられる。しかし、蒸気圧が高いとSnは、GaN結晶中に取り込まれにくくなり、Snが成長表面に高濃度に存在する傾向になるため、凹凸が激しくなると思われる。しかし、凹凸により欠陥低減が加速される有利な点も見出されており、この現象を生かした半導体レ−ザを、第3の実施の形態に係る半導体素子として説明する。
本発明の第3の実施の形態に係る半導体素子は、図12に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、周期表第5周期のIV族元素をド−プしたGaN層(第1欠陥低減層)15、周期表第4周期のIV族元素をド−プしたGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,15,16)を基礎としている。第3の実施の形態に係る半導体素子においては、周期表第5周期のIV族元素をド−プしたGaN層(第1欠陥低減層)15と周期表第4周期のIV族元素をド−プしたGaN層(第2欠陥低減層)16とで欠陥低減層(15,16)を形成している。即ち、図1に示したノンド−プGaN層(第1欠陥低減層)14の代わりに、Snド−プGaN層(第1欠陥低減層)15が、Geド−プGaN層(第2欠陥低減層)16の下層に挿入された構造に対応し、総膜厚を節減できる。Snド−プGaN層(第1欠陥低減層)15は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。
この積層基体(11,12,13,15,16)上に、図12に示すように、青色レーザダイオードの素子構造部が形成される。第1の実施の形態に係る半導体素子においては、Siド−プGaN層21とGeド−プGaN層16との2層構造で、実質的なn型コンタクト領域を構成していたが、第3の実施の形態に係る半導体素子では、Siド−プGaN層21,Geド−プGaN層16及びSnド−プGaN層(第1欠陥低減層)15との3層構造で、実質的なn型コンタクト領域を構成している。
第2のバッファ層13は、AlN層に限定されず、AlxGa1-xN(0.8≦x≦1)層等でも良い点等の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
Snド−プGaN層(第1欠陥低減層)15は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長し、欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。Snド−プGaN層(第1欠陥低減層)15が3次元島状成長し、下地の高純度AlN層(第2のバッファ層)13の表面を完全に覆い、且つそりの少ない良好な結晶を再現性良く成長させるためには、膜厚1.5〜4μm、好ましくは2〜3μm程度が必要である。即ち、Snド−プGaN層(第1欠陥低減層)15の膜厚が1.5μm未満では、下地の高純度AlN層(第2のバッファ層)13が見えるので好ましくない。3次元島状成長により、下地の高純度AlN層(第2のバッファ層)13が見えなくなる、より好ましい膜厚は2μm以上である。Snド−プGaN層(第1欠陥低減層)15の膜厚は4μmを越えても構わないが、エピタキシャル成長に余分な時間がかかり、生産性が落ちるので、工業的には好ましくない。又、半導体素子としての総膜厚を薄くする目的のためには、2〜2.5μm程度にするのが好ましい。
Snド−プGaN層(第1欠陥低減層)15は、Sn濃度1×1017cm-3〜1×1019cm-3、実用的に好ましくは2×1017cm-3〜7×1018cm-3、さらに好ましくは3×1017cm-3〜2×1018cm-3(代表的には、例えば1.5×1018cm-3)程度にSnをドーピングすれば良い。第1欠陥低減層15へのド−パントとしてSnを用いるのは、表面平坦性が不十分な成長初期に高濃度添加しても異常な成長意が起こりづらいからである。Snは、窒化物系III−V族化合物半導体を構成するV族元素である窒素(N)と安定な化合物を作らず高蒸気圧を有するため、従来、主に用いられていたシリコン(Si)に比して、析出し辛く、高濃度にしても低欠陥が維持される。特に、SnはGeよりも蒸発し易いので析出し辛く低欠陥化にはGeよりも有利である。但し、Snは、Geに比し、高濃度添加し難い上に成長時の表面の凹凸が激しくなるので、Sn濃度7×1018cm-3程度以下の濃度が好ましい。なお、第1欠陥低減層15は、Snド−プGaN層に限定されず、Snド−プAlxGa1-xN(0<x≦0.03)層等のSnド−プGaN層に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でも良い。第1欠陥低減層15に低濃度にAlを混入させSnド−プAlxGa1-xN層とすることにより半導体レーザ作成時の厚膜クラッド層形成によるウエハのそりを補償できる。
Geド−プGaN層(第2欠陥低減層)16は、Snよりも高濃度添加可能な上、表面平坦性が良好なために挿入されており、第1の実施の形態に係る半導体素子で説明したように、Ge濃度1×1017cm-3〜1×1019cm-3、好ましくは3×1017cm-3〜3×1018cm-3(代表的には、例えば2×1018cm-3)程度の窒化物系III−V族化合物半導体の単結晶層である。Geド−プGaN層(第2欠陥低減層)16の膜厚は、1〜4μm、好ましくは1.8〜3μmで良いが、半導体素子としての総膜厚を薄くする目的のためには、2〜2.5μm程度にするのが好ましい。第2欠陥低減層16は、Geド−プGaN層に限定されず、Geド−プAlxGa1-xN(0<x≦0.03)層等のGeド−プGaN層に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でもよいよい点等の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
そして、図12に示すように、この積層基体(11,12,13,15,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、Siド−プGaN層からなるn型コンタクト層21がエピタキシャル成長され、更に、Siド−プGaN層(n型コンタクト層)21上に、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22、Siド−プGaN層からなる第1光ガイド層23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層からなる第2光ガイド層25、Mgド−プAl0.16Ga0.84N層からなる電子バリア層26、Mgド−プGaN層からなる第3光ガイド層27、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29が順に積層されている。Siド−プGaN層(n型コンタクト層)21、Siド−プAl0.05Ga0.95N層(n型クラッド層)22、Siド−プGaN層(第1光ガイド層)23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層(第2光ガイド層)25、Mgド−プAl0.16Ga0.84N層(電子バリア層)26、Mgド−プGaN層(第3光ガイド層)27、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29等の青色レーザダイオードの素子構造部の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
本発明の第3の実施の形態に係る半導体素子によれば、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、Snド−プGaN層(第1欠陥低減層)15、Geド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,15,16)を基礎とし、Snド−プGaN層(第1欠陥低減層)15とGeド−プGaN層(第2欠陥低減層)16がn側電極41を形成するコンタクト領域として機能している。そして、この積層基体(11,12,13,15,16)上に、青色レーザダイオードの素子構造部が形成されているので、素子構造部に生じる欠陥が低減され、n側電極41側の素子抵抗低減が可能になる。又、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、Snド−プGaN層(第1欠陥低減層)15、Geド−プGaN層(第2欠陥低減層)16からなる積層基体(11,12,13,15,16)は、必要以上に厚くする必要がないので、素子構造部まで含めた総膜厚を節減し、生産性が向上する。
第1欠陥低減層15へのド−パントとしてSnを用い、第2欠陥低減層16へのド−パントとしてGeを用いているので、第1欠陥低減層15及び第2欠陥低減層16を高濃度に添加し、且つ表面のモホロジーが良好となり、この結果、n型コンタクト層21の表面のモホロジーが良好となり、n型コンタクト層21とn側電極41とは、低い接触抵抗でオーミック接触することが可能となる。更に、Snド−プGaN層(第1欠陥低減層)15をSn濃度1×1017cm-3〜1×1019cm-3、実用的に好ましくは2×1017cm-3〜7×1018cm-3程度の濃度に、Geド−プGaN層(第2欠陥低減層)16をGe濃度1×1017cm-3以上、好ましくは3×1017cm-3以上、1×1019cm-3以下程度の高濃度にドーピングできるため、Snド−プGaN層(第1欠陥低減層)15及びGeド−プGaN層(第2欠陥低減層)16を電流通路の一部とする導通抵抗が低減できる。
又、図9と同様に、図12に示した高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13からなる二段階単結晶バッファ層の代わりに、基板温度450〜650℃程度の低温で成長したアモルファス若しくは多結晶の窒化物系III−V族化合物半導体層からなるバッファ層19を用いても良い。
本発明の第3の実施の形態に係る半導体素子の製造方法は、基本的には、図2〜図8に示した第1の実施の形態に係る半導体素子の製造方法と同様である。
(イ)先ず、LPMOCVD装置の内部に基板(サファイア基板)11を挿入し、第1の実施の形態に係る半導体素子の製造方法で説明したと同様に、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13を成長する。更に、1000℃から1100℃の基板温度においてSnド−プGaN層(第1欠陥低減層)15を成長する。Sn添加の原料には有機金属Sn化合物、例えばテトラメチル錫(Sn(CH3)4)ガス、或いはテトラエチル錫(Sn(C2H5)4)ガスを使用すれば良い。高純度AlN層(第2のバッファ層)13の上に成長するエピタキシャル成長層15の成長に際しては、V/III比を数100以上と高い比率にすることが望ましい。
(ロ)その後、成長温度を少し昇温させ、図13に示すように、Geド−プGaN層(第2欠陥低減層)16を成長する。Ge添加には、第1の実施の形態で説明したように、1100℃から1200℃の基板温度が適切である。原料には有機金属Ge化合物、例えばテトラメチルゲルマン(Ge(CH3)4)ガス、或いはテトラエチルゲルマン(Ge(C2H5)4)ガスを使用すれば良い。Geド−プGaN層(第2欠陥低減層)16の成長に際してもV/III比を数100以上と高い比率にすることが望ましい。
(ハ)更に、図14に示すように、積層基体(11,12,13,15,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、Siド−プGaN層からなるn型コンタクト層21をエピタキシャル成長し、更に、Siド−プGaN層(n型コンタクト層)21上に、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22、Siド−プGaN層からなる第1光ガイド層23、多重量子井戸(MQW)構造発光部24、ノンド−プGaN層からなる第2光ガイド層25、Mgド−プAl0.16Ga0.84N層からなる電子バリア層26、Mgド−プGaN層からなる第3光ガイド層27、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29を順に連続エピタキシャル成長する。この連続エピタキシャル成長は、図3を用いて説明した第1の実施の形態に係る半導体素子の製造方法と同様であるので、重複した説明を省略する。又、この後の、手順は、第1の実施の形態に係る半導体素子の製造方法の図4〜図8の手順と同様であるので、重複した説明を省略する。
以上説明したように、本発明の第3の実施の形態に係る半導体素子の製造方法によれば、貫通転移などの欠陥やひび割れが少なく高品質の窒化物系III−V族化合物半導体エピタキシャル成長層を基板11上に均一に形成することが可能である、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に提供することができる。特に、基板11上に高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13を積層し、この上に3次元島状成長により欠陥低減層として機能し、且つV族元素である窒素(N)と安定な化合物を作らないSnをn型ドーパントとして添加したGaN層(第1欠陥低減層)15を積層し、更に、窒素(N)と安定な化合物を作らないGeをn型ドーパントとして添加したGaN層(第2欠陥低減層)16を積層しているので、表面モホロジーを低下させずに、n側電極41側のコンタクト領域を高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
(第4の実施の形態)
本発明の第4の実施の形態に係る半導体素子は、図15に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎としている点では第1〜第3の実施の形態に係る半導体素子と同様である。即ち、第4の実施の形態に係る半導体素子においても、ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。この積層基体(11,12,13,14,16)上に、青色発光ダイオード(LED)の素子構造部が形成されるが、図1及び図12に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されている点が、第1〜第3の実施の形態に係る半導体素子とは異なる。即ち、第1〜第3の実施の形態に係る半導体素子においては、Siド−プGaN層21とGeド−プGaN層16とで、実質的なn型コンタクト領域を構成していたが、第4の実施の形態に係る半導体素子では、第2の実施の形態に係る半導体素子と同様に、Geド−プGaN層(第2欠陥低減層)16のみが、n型コンタクト領域をなしている。
本発明の第4の実施の形態に係る半導体素子は、図15に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎としている点では第1〜第3の実施の形態に係る半導体素子と同様である。即ち、第4の実施の形態に係る半導体素子においても、ノンド−プGaN層(第1欠陥低減層)14は、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能する窒化物系III−V族化合物半導体の単結晶層である。この積層基体(11,12,13,14,16)上に、青色発光ダイオード(LED)の素子構造部が形成されるが、図1及び図12に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されている点が、第1〜第3の実施の形態に係る半導体素子とは異なる。即ち、第1〜第3の実施の形態に係る半導体素子においては、Siド−プGaN層21とGeド−プGaN層16とで、実質的なn型コンタクト領域を構成していたが、第4の実施の形態に係る半導体素子では、第2の実施の形態に係る半導体素子と同様に、Geド−プGaN層(第2欠陥低減層)16のみが、n型コンタクト領域をなしている。
第2のバッファ層13は、AlN層に限定されず、AlxGa1-xN(0.8≦x≦1)層等でも良く、第1欠陥低減層14は、ノンド−プGaN層に限定されず、ノンド−プAlxGa1-xN(0<x≦0.03)層等でも良く、更には、第1欠陥低減層14は、Si濃度2×1017cm-3程度の極僅かにドーピングされた窒化物系III−V族化合物半導体の単結晶層でも良い点等の詳細は、第1〜第3の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
そして、図15に示すように、この積層基体(11,12,13,14,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、直接、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22がエピタキシャル成長され、更に、n型クラッド層22上に、InyGa1-yNからなる活性層32、Mgド−プAl0.05Ga0.95N層からなるp型クラッド層28、Mgド−プGaN層からなるp型コンタクト層29が順に積層されている。Siド−プAl0.05Ga0.95N層(n型クラッド層)22、InyGa1-yN活性層32、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29等の青色発光ダイオード(LED)の素子構造部の詳細は、第1〜第3の実施の形態に係る半導体素子で説明した内容と基本的に同様であるので、重複した説明を省略する。
本発明の第4の実施の形態に係る半導体素子によれば、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16が順に積層された積層基体(11,12,13,14,16)を基礎とし、Geド−プGaN層(第2欠陥低減層)16がn側電極41を形成するコンタクト領域として機能している。そして、この積層基体(11,12,13,14,16)上に、青色発光ダイオード(LED)の素子構造部が形成されているので、素子構造部に生じる欠陥が低減され、n側電極41側の素子抵抗低減が可能になる。又、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ノンド−プGaN層(第1欠陥低減層)14、Geド−プGaN層(第2欠陥低減層)16からなる積層基体(11,12,13,14,16)は、必要以上に厚くする必要がないので、素子構造部まで含めた総膜厚を節減し、生産性が向上する。特に、図1に示したSiド−プGaN層からなるn型コンタクト層21が省略され、Geド−プGaN層(第2欠陥低減層)16に直接、素子構造部のn側電極41を形成されているので、第1〜第3の実施の形態に係る半導体素子に比し、更に薄膜化が容易である。第2欠陥低減層16へのド−パントとしてGeを用いているので、第2欠陥低減層16を高濃度に添加し、且つ表面のモホロジーが良好となるので、第2欠陥低減層16とn側電極41とは、低い接触抵抗でオーミック接触することが可能となる。更に、Geド−プGaN層(第2欠陥低減層)16をGe濃度3×1017cm-3以上、1×1019cm-3以下程度の高濃度にドーピングできるため、Geド−プGaN層(第2欠陥低減層)16を電流通路の一部とする導通抵抗が低減できる。
又、図9と同様に、図15に示した高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13からなる二段階単結晶バッファ層の代わりに、基板温度450〜650℃程度の低温で成長したアモルファス若しくは多結晶の窒化物系III−V族化合物半導体層からなるバッファ層19を用いても良い。
本発明の第4の実施の形態に係る半導体素子の製造方法は、基本的には、図2〜図8に示した第1(第2及び第3)の実施の形態に係る半導体素子の製造方法と同様であるが、より簡略化されている。
(イ)先ず、図16に示すように、積層基体(11,12,13,14,16)の最上層のGeド−プGaN層(第2欠陥低減層)16上に、直接、Siド−プAl0.05Ga0.95N層からなるn型クラッド層22がエピタキシャル成長され、更に、n型クラッド層22上に、InyGa1-yN活性層32、Mgド−プAl0.05Ga0.95N層(p型クラッド層)28、Mgド−プGaN層(p型コンタクト層)29が順に連続エピタキシャル成長される。積層基体(11,12,13,14,16)の連続エピタキシャル成長は、図2に示した第1の実施の形態に係る半導体素子の連続エピタキシャル成長と、エピタキシャル成長膜の層数が少ないものの、基本的に同様であるので、重複した説明を省略する。
(ロ)更に、第1(第2及び第3)の実施の形態に係る半導体素子の製造方法の図4〜図8の手順とほぼ同様に、p型コンタクト層29上に、錫(Sn)をドープした酸化インジウム(In2O3)膜(ITO)、インジウム(In)をドープした酸化亜鉛(ZnO)膜(IZO)、ガリウム(Ga)をドープした酸化亜鉛膜(GZO)、酸化錫(SnO2)等の透明電極からなるp側電極42を形成する。或いは金(Au)やニッケル(Ni)等の金属膜を透光性が維持できる程度に薄く堆積して透明電極としても良い。p側電極42のパターニングはリフトオフ法でも良く、フォトリソグラフィ技術により形成したエッチングマスクを用いてRIEでエッチングしても良い。
(ハ)リフトオフ法で、p側電極42のパターニングした場合は、p側電極42のパターンに位置合わせして、新たなフォトレジスト膜51のパターンをフォトリソグラフィ技術により形成する(フォトリソグラフィ技術とRIEでエッチングした場合は、p側電極42のエッチングマスクを残留させ、これを再度用いても良い)。そして、この新たなフォトレジスト膜のパターンをエッチングマスクとして、p型コンタクト層29、p型クラッド層28、活性層32、n型クラッド層22を貫通し、更にGeド−プGaN層(第2欠陥低減層)16の一部をも除去する溝部をRIEでエッチングして形成する。
(ニ)その後、図8に示すように、このエッチングのマスクに用いたフォトレジスト膜51をリフトオフ用マスクとして、全面にTi/Pt/Auの複合膜を真空蒸着法若しくはスパッタリング法等により堆積する。例えば、膜厚0.05μmのTi膜、膜厚0.05μmのPt膜及び膜厚1.0μmのAu膜を連続的に堆積する。その後、フォトレジスト膜51を剥離すれば、溝部の底部に露出したGeド−プGaN層(第2欠陥低減層)16上にのみ、Ti/Pt/Auの複合膜からなるn側電極41が残留する。その後、熱処理(シンタリング)をすれば、n側電極41の双方のコンタクト抵抗が低減する。更に、劈開若しくは、ダイアモンドブレード等の切断手段で、所望の大きさに切り出せば、図15に示す半導体素子(青色発光ダイオード(LED))が完成する。
以上説明したように、本発明の第4の実施の形態に係る半導体素子の製造方法によれば、貫通転移などの欠陥やひび割れが少なく高品質の窒化物系III−V族化合物半導体エピタキシャル成長層を基板11上に均一に形成することが可能である、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に提供することができる。特に、基板11上に高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13を積層し、この上に3次元島状成長により欠陥低減層として機能するノンド−プGaN層(第1欠陥低減層)14を積層し、更に、V族元素である窒素(N)と安定な化合物を作らないゲルマニウム(Ge)をn型ドーパントとして添加しているので、Geド−プGaN層(第2欠陥低減層)16を表面モホロジーを低下させずに、高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
(第5の実施の形態)
本発明の第5の実施の形態に係る半導体素子は、図17に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が順に積層された積層基体(11,12,13,16)を基礎としている。第5の実施の形態に係る半導体素子は、第1の実施の形態に係る半導体素子とは異なり、ノンド−プGaN層(第1欠陥低減層)14が省略され、高純度AlN層(第2のバッファ層)13の上に、直接、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が形成されている。このため、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能している。
本発明の第5の実施の形態に係る半導体素子は、図17に示すように、サファイアc面からなる基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が順に積層された積層基体(11,12,13,16)を基礎としている。第5の実施の形態に係る半導体素子は、第1の実施の形態に係る半導体素子とは異なり、ノンド−プGaN層(第1欠陥低減層)14が省略され、高純度AlN層(第2のバッファ層)13の上に、直接、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が形成されている。このため、ゲルマニウム(Ge)ド−プGaN層(欠陥低減層)16が、高純度AlN層(第2のバッファ層)13の上に3次元島状成長により欠陥低減層として機能している。
この積層基体(11,12,13,16)上に、図17に示すように、ヘテロ接合バイポーラトランジスタ(HBT)の素子構造部が形成される。第1の実施の形態に係る半導体素子と同様に、Siド−プGaN層21とGeド−プGaN層16との2層構造で、実質的なコレクタコンタクト領域を構成している。第2のバッファ層13は、AlN層に限定されず、AlxGa1-xN(0.8≦x≦1)層等でも良い点等の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
Geド−プGaN層(欠陥低減層)16は、第1の実施の形態に係る半導体素子で説明したように、Ge濃度1×1017cm-3〜1×1019cm-3、好ましくは3×1017cm-3〜3×1018cm-3(代表的には、例えば2×1018cm-3)程度、膜厚2〜5μm、好ましくは2.5〜3.5μm程度の窒化物系III−V族化合物半導体の単結晶層である。欠陥低減層16は、Geド−プGaN層に限定されず、Geド−プAlxGa1-xN(0<x≦0.03)層等のGeド−プGaN層に近い性質を有する他の窒化物系III−V族化合物半導体の単結晶層でもよいよい点等の詳細は、第1の実施の形態に係る半導体素子で説明した内容と同様であるので、重複した説明を省略する。
そして、図17に示すように、この積層基体(11,12,13,16)の最上層のGeド−プGaN層(欠陥低減層)16上に、Siド−プGaN層からなるn型コンタクト層(コレクタコンタクト層)21がエピタキシャル成長され、更に、Siド−プGaN層(n型コレクタコンタクト層)21上に、Siド−プAlxGa1-xN(0<x≦0.03)層からなるn型コレクタ層(ドリフト層)33、Mgド−プGaN層からなるp型ベース層34、Siド−プAlxGa1-xN(0<x≦0.03)層からなるn型エミッタ層35が順に積層されている。n型コレクタコンタクト層21は、Si濃度3×1018〜6×1018cm-3、膜厚0.5〜2μmの窒化物系III−V族化合物半導体の単結晶層で、n型コレクタ層(ドリフト層)33は、Si濃度1×1014〜5×1016cm-3、膜厚0.3〜1.5μmの窒化物系III−V族化合物半導体の単結晶層である。p型ベース層34のMg濃度と膜厚は、HBTの動作周波数と耐圧を考慮して決めれば良いが、例えば、Mg濃度5×1018〜7×1019cm-3、膜厚5〜80nmに選択すれば良い。n型エミッタ層35は、Si濃度3×1018〜6×1018cm-3、膜厚0.2〜0.5μmの窒化物系III−V族化合物半導体の単結晶層である。
図17に示すように、n型エミッタ層35上にチタン−白金−金(Ti/Pt/Au)の複合膜からなるエミッタ電極45が形成されている。エミッタ電極45は、例えば、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜から構成可能である。更に、n型エミッタ層35を貫通しp型ベース層34の表面の一部を露出するベース電極取り出し溝が形成され、このベース電極取り出し溝の底部において、p型ベース層34にベース電極44がオーミック接触している。ベース電極44は、例えば、パラジウム−白金−金(Pd/Pt/Au)の複合膜からなり、Pd膜は膜厚0.05μm、Pt膜は膜厚0.05μm、Au膜は膜厚0.2μm程度の値が採用可能である。ベース電極取り出し溝の底部から更に、p型ベース層34、n型コレクタ層(ドリフト層)33を貫通し、更にSiド−プGaN層(n型コレクタコンタクト層)21の一部をも除去するコレクタ電極取り出し溝が形成されている。このコレクタ電極取り出し溝の底部に露出したSiド−プGaN層(n型コレクタコンタクト層)21上にチタン−白金−金(Ti/Pt/Au)の複合膜からなるコレクタ電極43が形成されている。コレクタ電極43は、エミッタ電極45と同様に、例えば、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜の組み合わせを採用可能である。第5の実施の形態に係る半導体素子においては、Siド−プGaN層(n型コレクタコンタクト層)21だけでなく、その下地のGeド−プGaN層(欠陥低減層)16も、実質的に、コレクタ電極43に対するn型コレクタコンタクト領域として機能している。
本発明の第5の実施の形態に係る半導体素子によれば、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、Geド−プGaN層(欠陥低減層)16が順に積層された積層基体(11,12,13,16)を基礎とし、Geド−プGaN層(欠陥低減層)16がn型コレクタコンタクトとして機能している。そして、この積層基体(11,12,13,16)上に、ヘテロ接合バイポーラトランジスタ(HBT)の素子構造部が形成されているので、素子構造部に生じる欠陥が低減され、等価回路的にコレクタ電極43に直列接続される素子抵抗低減が可能になる。又、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13、Geド−プGaN層(欠陥低減層)16からなる積層基体(11,12,13,16)は、必要以上に厚くする必要がないので、素子構造部まで含めた総膜厚を節減し、生産性が向上する。特に、欠陥低減層16へのド−パントとしてGeを用いているので、欠陥低減層16を高濃度に添加し、且つ表面のモホロジーが良好となり、この結果、n型コレクタコンタクト層21の表面のモホロジーが良好となり、n型コレクタコンタクト層21とコレクタ電極43とは、低い接触抵抗でオーミック接触することが可能となる。更に、Geド−プGaN層(欠陥低減層)16をGe濃度1×1017cm-3以上、好ましくは3×1017cm-3以上、1×1019cm-3以下程度の高濃度にドーピングできるため、Geド−プGaN層(欠陥低減層)16を埋め込みコレクタ領域(電流通路)とする導通抵抗が低減できる。
又、図9と同様に、図17に示した高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13からなる二段階単結晶バッファ層の代わりに、基板温度450〜650℃程度の低温で成長したアモルファス若しくは多結晶の窒化物系III−V族化合物半導体層からなるバッファ層19を用いても良い。
本発明の第5の実施の形態に係る半導体素子の製造方法は、基本的には、図2〜図8に示した第1の実施の形態に係る半導体素子の製造方法と同様である。
(イ)先ず、LPMOCVD装置の内部に基板(サファイア基板)11を挿入し、第1の実施の形態に係る半導体素子の製造方法で説明したと同様に、基板11上に、高炭素濃度層(第1のバッファ層)12、高純度AlN層(第2のバッファ層)13を成長する。更に、図18に示すように、高純度AlN層(第2のバッファ層)13上に、Geド−プGaN層(欠陥低減層)16を成長する。Ge添加には、第1の実施の形態で説明したように、1100℃から1200℃の基板温度が適切である。原料には有機金属Ge化合物、例えばテトラメチルゲルマン(Ge(CH3)4)ガス、或いはテトラエチルゲルマン(Ge(C2H5)4)ガスを使用すれば良い。Geド−プGaN層(欠陥低減層)16の成長に際してもV/III比を数100以上と高い比率にすることが望ましい。
(ロ)更に、図19に示すように、積層基体(11,12,13,16)の最上層のGeド−プGaN層(欠陥低減層)16上に、Siド−プGaN層からなるn型コレクタコンタクト層21をエピタキシャル成長し、更に、Siド−プGaN層(n型コレクタコンタクト層)21上に、Siド−プAl0.05Ga0.95N層からなるn型コレクタ層(ドリフト層)33、Mgド−プAl0.16Ga0.84N層からなるp型ベース層34、Mgド−プGaN層からなるp型ベース層34、Siド−プAl0.05Ga0.95N層からなるn型エミッタ層35を順に連続エピタキシャル成長する。この連続エピタキシャル成長は、図3を用いて説明した第1の実施の形態に係る半導体素子の製造方法と基本的に同様であるので、重複した説明を省略する。
(ハ)この後の、手順は、第1の実施の形態に係る半導体素子の製造方法の図4〜図8の手順とほぼ同様であるが、ベース電極取り出し溝形成とコレクタ電極取り出し溝形成の2回のRIEによるエッチング工程がある。即ち、先ず、ベース電極取り出し溝形成用フォトレジスト膜のパターンをフォトリソグラフィ技術によりn型エミッタ層35の表面に形成し、このフォトレジスト膜のパターンをエッチングマスクとして、n型エミッタ層35を貫通しp型ベース層34の表面の一部を露出するベース電極取り出し溝をRIEでエッチングして形成する。更に、新たなフォトレジスト膜のパターンをフォトリソグラフィ技術により形成し、この新たなフォトレジスト膜のパターンをエッチングマスクとして、p型ベース層34の底部より、p型ベース層34、n型コレクタ層(ドリフト層)33を貫通し、更にSiド−プGaN層(n型コレクタコンタクト層)21の一部をも除去するコレクタ電極取り出し溝をRIEでエッチングして形成する。
(ニ)そして、n型エミッタ層35上にチタン−白金−金(Ti/Pt/Au)の複合膜からなるエミッタ電極45を、コレクタ電極取り出し溝の底部に露出したSiド−プGaN層(n型コレクタコンタクト層)21上にチタン−白金−金(Ti/Pt/Au)の複合膜からなるコレクタ電極43のパターンを形成する。エミッタ電極45及びコレクタ電極43のパターニングはリフトオフ法を用いれば良い。即ち、エミッタ電極45及びコレクタ電極43のパターンに対応した窓部を有するフォトレジスト膜を形成後、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にエミッタ電極45及びコレクタ電極43が形成される。その後、熱処理(シンタリング)をすれば、エミッタ電極45及びコレクタ電極43の双方のコンタクト抵抗が低減する。
(ホ)更に、図17に示すように、リフトオフ法を用いて、p型ベース層34上に、Pd/Pt/Auの複合膜からなるベース電極44をリフトオフ法により形成する。即ち、ベース電極44のパターンに対応した窓部を有するフォトレジスト膜を形成後、膜厚0.04μmのTi膜、膜厚0.04μmのPt膜及び膜厚0.5μmのAu膜を真空蒸着法若しくはスパッタリング法等により、連続的に堆積し、その後、フォトレジスト膜を剥離すれば、窓部の位置にベース電極44が形成される。
以上説明したように、本発明の第5の実施の形態に係る半導体素子の製造方法によれば、貫通転移などの欠陥やひび割れが少なく高品質の窒化物系III−V族化合物半導体エピタキシャル成長層を基板11上に均一に形成することが可能である、高性能な窒化物系III−V族化合物半導体素子を歩留まり良く安価に提供することができる。特に、基板11上に高炭素濃度層(第1のバッファ層)12及び高純度AlN層(第2のバッファ層)13を積層し、この上に、窒素(N)と安定な化合物を作らないGeをn型ドーパントとして添加したGaN層(欠陥低減層)16を積層しているので、表面モホロジーを低下させずに、コレクタ電極43側のコンタクト領域を高濃度にでき、コンタクト抵抗低減と量産性の両立を図ることができる。
(その他の実施の形態)
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1〜第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
既に述べた第1〜第5の実施の形態の説明においては、サファイア基板を用いる場合について説明したが、基板11はサファイア基板に限定されるものではなく、炭化珪素(SiC)でも良い。更に、スピネル(MgAl2O4)、マグネシア(MgO)、ScAlMgO4、LaSrGaO4、(LaSr)(AlTa)O3などの絶縁性基板も同様に用いてそれぞれの効果を得ることができる。ここで、ScAlMgO4基板の場合には、(0001)面、(LaSr)(AlTa)O3基板の場合には(111)面を用いることが望ましい。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
11…基板(サファイア基板)
12…高炭素濃度層(第1AlN層:第1のバッファ層)
13…AlN層(第2AlN層:第2のバッファ層)
14…ノンドープGaN層(欠陥低減層:第1欠陥低減層)
15…Snド−プGaN層(第1欠陥低減層)
16…ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)
19…GaN層(低温成長層)
21…Siド−プGaN層(n型コレクタコンタクト層:n型コンタクト層)
22…Siド−プAl0.05Ga0.95N層(n型クラッド層)
23…Siド−プGaN層(第1光ガイド層)
24…多重量子井戸(MQW)構造発光部
25…ノンド−プGaN層(第2光ガイド層)
26…Mgド−プAl0.16Ga0.84N層(電子バリア層)
27…Mgド−プGaN層(第3光ガイド層)
28…Mgド−プAl0.05Ga0.95N層(p型クラッド層)
29…Mgド−プGaN層(p型コンタクト層)
30a,30b…絶縁膜
32…InyGa1-yN活性層
33…n型コレクタ層
34…p型ベース層
35…n型エミッタ層
41…n側電極
42…p側電極
43…コレクタ電極
44…ベース電極
45…エミッタ電極
241,243,245,247…Siド−プGa0.98In0.02N層(量子井戸層)
242,244,246…Ga0.92In0.08N層(バリア層)
12…高炭素濃度層(第1AlN層:第1のバッファ層)
13…AlN層(第2AlN層:第2のバッファ層)
14…ノンドープGaN層(欠陥低減層:第1欠陥低減層)
15…Snド−プGaN層(第1欠陥低減層)
16…ゲルマニウム(Ge)ド−プGaN層(第2欠陥低減層)
19…GaN層(低温成長層)
21…Siド−プGaN層(n型コレクタコンタクト層:n型コンタクト層)
22…Siド−プAl0.05Ga0.95N層(n型クラッド層)
23…Siド−プGaN層(第1光ガイド層)
24…多重量子井戸(MQW)構造発光部
25…ノンド−プGaN層(第2光ガイド層)
26…Mgド−プAl0.16Ga0.84N層(電子バリア層)
27…Mgド−プGaN層(第3光ガイド層)
28…Mgド−プAl0.05Ga0.95N層(p型クラッド層)
29…Mgド−プGaN層(p型コンタクト層)
30a,30b…絶縁膜
32…InyGa1-yN活性層
33…n型コレクタ層
34…p型ベース層
35…n型エミッタ層
41…n側電極
42…p側電極
43…コレクタ電極
44…ベース電極
45…エミッタ電極
241,243,245,247…Siド−プGa0.98In0.02N層(量子井戸層)
242,244,246…Ga0.92In0.08N層(バリア層)
Claims (4)
- 基板上に、炭素濃度3×1018cm-3以上、5×1020cm-3以下のAl−N系化合物半導体単結晶層からなる第1バッファ層を、該第1バッファ層上に該第1バッファ層よりも炭素濃度の低いAl−N系化合物半導体単結晶層からなる第2バッファ層を、順にエピタキシャル成長する工程と、
該第2バッファ層上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層を、平坦化が不十分な状態でエピタキシャル成長する工程と、
該第1の窒化物系III−V族化合物半導体単結晶層上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上、1×1019cm-3以下で含むように、前記基板とは格子定数の異なる第2の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程と、
該第2の窒化物系III−V族化合物半導体単結晶層上に、窒化物系III−V族化合物半導体単結晶層からなる素子構造部をエピタキシャル成長する工程
とを含むことを特徴とする半導体素子の製造方法。 - 基板上に、炭素濃度3×1018cm-3以上、5×1020cm-3以下のAl−N系化合物半導体単結晶層からなる第1バッファ層を、該第1バッファ層上に該第1バッファ層よりも炭素濃度の低いAl−N系化合物半導体単結晶層からなる第2バッファ層を、順にエピタキシャル成長する工程と、
該第2バッファ層上に、不純物元素を故意にドープしない第1の窒化物系III−V族化合物半導体単結晶層を、平坦化が不十分な状態でエピタキシャル成長する工程と、
該第1の窒化物系III−V族化合物半導体単結晶層上に、ゲルマニウム(Ge)を濃度1×1017cm-3以上、1×1019cm-3以下で含むように、前記基板とは格子定数の異なる第2の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程
とを含むことを特徴とする半導体基板の製造方法。 - 前記素子構造部をエピタキシャル成長する際に、前記第2の窒化物系III−V族化合物半導体単結晶層の上に、シリコン(Si)をドープした第3の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記第2の窒化物系III−V族化合物半導体単結晶層の上に、シリコン(Si)をドープした第3の窒化物系III−V族化合物半導体単結晶層をエピタキシャル成長する工程を更に含むことを特徴とする請求項2に記載の半導体基板の製造方法。
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Publication Number | Publication Date |
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JP2013051440A true JP2013051440A (ja) | 2013-03-14 |
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JP2012257694A Pending JP2013051440A (ja) | 2012-11-26 | 2012-11-26 | 半導体素子の製造方法及び半導体基板の製造方法 |
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JP (1) | JP2013051440A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000031588A (ja) * | 1998-07-08 | 2000-01-28 | Toshiba Corp | 半導体素子 |
JP2000357820A (ja) * | 1999-06-15 | 2000-12-26 | Pioneer Electronic Corp | 窒化ガリウム系半導体発光素子及びその製造方法 |
JP2003023220A (ja) * | 2001-07-06 | 2003-01-24 | Toshiba Corp | 窒化物半導体素子 |
-
2012
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Publication number | Priority date | Publication date | Assignee | Title |
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