JP2013038302A - Semiconductor device - Google Patents

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純章 仲野
Noriyuki Nagai
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which electrical connection reliability between a semiconductor chip used for flip-chip mounting and a mounting substrate is improved.SOLUTION: The semiconductor device includes a semiconductor chip 2, a plurality of electrode pads arranged on a main surface of the semiconductor chip 2, and a plurality of bumps 5 arranged on the electrode pads. In a corner part of the semiconductor chip 2, a first bump and a second bump are arranged adjacent to each other at a first pitch. In the central part of the semiconductor chip, a third bump and a fourth bump are arranged adjacent to each other at a second pitch. The first pitch is narrower than the second pitch.

Description

本発明は、バンプを有する半導体装置に関する。   The present invention relates to a semiconductor device having bumps.

電子機器等の小型化、高密度化に伴い、半導体チップの集積回路面にバンプを形成し、回路面を下に向けて実装基板に直接電気接続するフリップチップ実装が注目されている。一般に、バンプは、パッシベーション膜中の開口部に配置された電極パッド上にアンダーバリアメタルを介した状態で形成される。アンダーバリアメタルは、電極パッドとその上部に形成されるバンプとの間の接合強度を補助するメタル層である。アンダーバリアメタルは、スパッタ、蒸着、あるいはめっき方式等により形成される。バンプは、アンダーバリアメタル上に、印刷、めっき、あるいははんだボール搭載方式等により形成される。フリップチップ実装においては、半導体チップ上に形成されたバンプにより、半導体チップと実装基板とが電気的、かつ、機械的に接続される。   2. Description of the Related Art With the downsizing and high density of electronic devices and the like, flip chip mounting in which bumps are formed on the integrated circuit surface of a semiconductor chip and the circuit surface faces downward directly to a mounting substrate has attracted attention. In general, the bump is formed on the electrode pad disposed in the opening in the passivation film through an under barrier metal. The under barrier metal is a metal layer that assists the bonding strength between the electrode pad and the bump formed thereon. The under barrier metal is formed by sputtering, vapor deposition, plating, or the like. The bumps are formed on the under barrier metal by printing, plating, solder ball mounting, or the like. In flip chip mounting, the semiconductor chip and the mounting substrate are electrically and mechanically connected by bumps formed on the semiconductor chip.

フリップチップ実装は実装密度を大きくできる点で優れている。一方、応力が半導体チップと実装基板との接合部に加わると、半導体チップと実装基板との接続信頼性が低下する。例えば、半導体チップと実装基板の熱膨張率の違いから、熱負荷印加時にこれらの接合部周辺には応力の蓄積が起こる。特に、応力が最も集中する半導体チップのコーナー部（以下、チップコーナー部という）においては、応力の蓄積が顕著である。そのために、チップコーナー部において、半導体チップと実装基板との接続信頼性が最も低下する。   Flip chip mounting is excellent in that the mounting density can be increased. On the other hand, when the stress is applied to the joint between the semiconductor chip and the mounting substrate, the connection reliability between the semiconductor chip and the mounting substrate decreases. For example, due to the difference in coefficient of thermal expansion between the semiconductor chip and the mounting substrate, stress accumulation occurs around these joints when a thermal load is applied. In particular, stress accumulation is significant in the corner portion of a semiconductor chip where stress is most concentrated (hereinafter referred to as a chip corner portion). For this reason, the connection reliability between the semiconductor chip and the mounting substrate is most reduced in the chip corner portion.

上記問題を解決するために、半導体チップの集積回路と電気的に接続された回路接続用バンプに加え、チップコーナー部にチップ集積回路とは電気的に接続されないダミーバンプを接続補強用バンプとして備える方法が例えば特許文献１で提案されている。   In order to solve the above problem, a method of providing dummy bumps that are not electrically connected to the chip integrated circuit at the chip corner portion as connection reinforcing bumps in addition to the circuit connecting bumps that are electrically connected to the integrated circuit of the semiconductor chip Is proposed in Patent Document 1, for example.

また、特許文献２には、フリップチップ実装時の接続補強用としてのダミーバンプをチップ内部の静電保護回路と接続させることで、過大な電荷蓄積を抑制する方法が提案されている。   Patent Document 2 proposes a method of suppressing excessive charge accumulation by connecting dummy bumps for reinforcing connection during flip-chip mounting to an electrostatic protection circuit inside the chip.

特開平８−１５３７４７号公報JP-A-8-153747 特開２００４−６３７６１号公報Japanese Patent Application Laid-Open No. 2004-63761

しかしながら、特許文献１及び特許文献２には、バンプを半導体チップと実装基板との接続補強用として配置する方法は開示されているがバンプを利用して半導体チップと実装基板との電気的な接続信頼性をさらに向上させる方法については何ら開示されていない。   However, Patent Document 1 and Patent Document 2 disclose a method of arranging bumps for reinforcing connection between the semiconductor chip and the mounting substrate, but electrical connection between the semiconductor chip and the mounting substrate using the bumps. There is no disclosure of a method for further improving the reliability.

本発明は、上記問題を解決するためになされたものであり、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device having improved electrical connection reliability between a semiconductor chip used for flip chip mounting and a mounting substrate. .

上記課題を解決するために、本発明に係る半導体装置は、半導体チップと、半導体チップの主面に配置された複数の電極パッドと、複数の電極パッドの上に配置された複数のバンプと、を有し、半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、第１のピッチは、第前記第２のピッチよりも狭いことを特徴とする。   In order to solve the above problems, a semiconductor device according to the present invention includes a semiconductor chip, a plurality of electrode pads disposed on the main surface of the semiconductor chip, a plurality of bumps disposed on the plurality of electrode pads, In the corner portion of the semiconductor chip, the first bump and the second bump are arranged adjacent to each other at the first pitch, and in the center portion of the semiconductor chip, the third bump and the fourth bump are arranged. The bumps are arranged adjacent to each other at a second pitch, and the first pitch is narrower than the second pitch.

そして、第１のバンプ及び第２のバンプは、ダミーバンプであることが好ましい。   The first bump and the second bump are preferably dummy bumps.

また、電極パッドの外側には、バンプが接続されていない周辺パッド又はＩ／Ｏセルが配置されており、配線は、平面視において、周辺パッドの外側を通過するように配置されていることが好ましい。   Further, a peripheral pad or I / O cell to which no bump is connected is disposed outside the electrode pad, and the wiring is disposed so as to pass outside the peripheral pad in plan view. preferable.

本発明によれば、フリップチップ実装に用いられる半導体チップと実装基板との電気的な接続信頼性を向上させた半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which improved the electrical connection reliability of the semiconductor chip used for flip chip mounting and a mounting board | substrate can be provided.

本発明の実施形態に係る半導体装置を示す図であり（ａ）は概略斜視図、（ｂ）は（ａ）のＸ１−Ｘ１線の概略断面図BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the semiconductor device which concerns on embodiment of this invention, (a) is a schematic perspective view, (b) is a schematic sectional drawing of the X1-X1 line | wire of (a). 本発明の実施形態に係る半導体装置内の半導体チップ上に形成される代表的なバンプの概略断面図Schematic sectional view of a representative bump formed on a semiconductor chip in a semiconductor device according to an embodiment of the present invention 本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す図であり、（ａ）〜（ｃ）は概略平面図It is a figure which shows an example of the arrangement | sequence of the bump formed on the semiconductor chip in the semiconductor device which concerns on embodiment of this invention, (a)-(c) is a schematic plan view 本発明の実施形態に係る半導体装置内の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図Schematic plan view showing an example of an array of bumps formed on a semiconductor chip in a semiconductor device according to an embodiment of the present invention 本発明の実施形態に係る半導体装置内で使用されるケルビン接続構造を説明するための図The figure for demonstrating the Kelvin connection structure used in the semiconductor device which concerns on embodiment of this invention 本発明の実施形態に係る半導体装置内の半導体チップ上にケルビン接続構造を構成する配線の一例を示す概略断面図Schematic sectional view showing an example of wiring constituting a Kelvin connection structure on a semiconductor chip in a semiconductor device according to an embodiment of the present invention 本発明の実施形態に係る半導体装置内のバンプ用電極パッドと周辺パッドとを接続する配線の一例を示す概略断面図1 is a schematic cross-sectional view showing an example of wiring that connects bump electrode pads and peripheral pads in a semiconductor device according to an embodiment of the present invention; 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す図であり、（ａ）は概略平面図、（ｂ）、（ｃ）は（ａ）のＡ−Ａ線の概略断面図It is a figure which shows an example of the Kelvin connection structure formed in the corner part of the semiconductor chip in the semiconductor device which concerns on embodiment of this invention, (a) is a schematic plan view, (b), (c) is (a). Schematic cross-sectional view of line AA 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置内の半導体チップのコーナー部に形成されたケルビン接続構造の一例を示す概略平面図1 is a schematic plan view showing an example of a Kelvin connection structure formed at a corner portion of a semiconductor chip in a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ２−Ｘ２線の概略断面図It is a figure which shows the other example of the semiconductor device which concerns on embodiment of this invention, (a) is a schematic perspective view, (b) is a schematic sectional drawing of the X2-X2 line | wire of (a). 本発明の実施形態に係る半導体装置の他の例を示す図であり、（ａ）は概略斜視図、（ｂ）は（ａ）のＸ３−Ｘ３線の概略断面図It is a figure which shows the other example of the semiconductor device which concerns on embodiment of this invention, (a) is a schematic perspective view, (b) is a schematic sectional drawing of the X3-X3 line | wire of (a).

以下、本発明の実施形態に係る半導体装置について図面を参照して説明する。   Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings.

なお、以下で参照する各図は、説明の便宜上、本発明に係る半導体装置を構成する部材のうち、本発明を説明するために必要な主要部材のみを簡略化して示したものである。従って、本発明の半導体装置は、参照する各図に示されていない任意の構成部材を備えることができる。また、各図中の部材の寸法は、実際の構成部材の寸法及び各部材の寸法比率等を必ずしも忠実に表したものではない。また、各部材の材料は、好ましい形態を記載したに過ぎず、記載した材料に限定されるものではない。   In addition, each figure referred below demonstrates only the main member required in order to demonstrate this invention among the members which comprise the semiconductor device which concerns on this invention for convenience of explanation. Therefore, the semiconductor device of the present invention can include arbitrary constituent members that are not shown in each of the referenced drawings. Moreover, the dimension of the member in each figure does not necessarily represent the dimension of an actual structural member, the dimension ratio of each member, etc. faithfully. Moreover, the material of each member described only the preferable form, and is not limited to the described material.

図１は、本発明の実施形態に係る半導体装置の一例を示す図であり、図１（ａ）は概略斜視図、図１（ｂ）は図１（ａ）のＸ１−Ｘ１線の概略断面図である。半導体装置１は、図１（ａ）に示すように、実装基板３と、実装基板３に搭載された半導体チップ２とを備えている。また、図１（ｂ）に示すように、半導体チップ２の実装基板３側の表面（主面）には、マトリクス状に配置された複数のバンプ５が形成されている。実装基板３上には、電極パッド（図示せず）がバンプ５に対応する位置に形成されている。バンプ５と電極パッドとが接続されて、半導体チップ２が実装基板３の上にフリップチップ実装されている。なお、ソース・ドレイン、及びそれらと接続する配線を有する層間絶縁膜などからなる回路面は、半導体チップ２の主面側に配置され、バンプ５と電気的に接続している。バンプ５の材料としては、例えばＳｎ−２．３Ａｇ組成のはんだなどが好適であるが、他の組成のはんだやはんだ以外の金属材料を用いることができる。また、Ｃｕを有するピラーなどを備えたバンプ形態を採用することもできる。また、実装基板３は、その裏面に、Ｓｎ−３Ａｇ−０．５Ｃｕ等の素材からなるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と呼ばれるはんだボール６を備える。実装基板３は、はんだボール６により他の実装基板に２次実装される。   1A and 1B are diagrams illustrating an example of a semiconductor device according to an embodiment of the present invention. FIG. 1A is a schematic perspective view, and FIG. 1B is a schematic cross-sectional view taken along line X1-X1 in FIG. FIG. As shown in FIG. 1A, the semiconductor device 1 includes a mounting substrate 3 and a semiconductor chip 2 mounted on the mounting substrate 3. Further, as shown in FIG. 1B, a plurality of bumps 5 arranged in a matrix are formed on the surface (main surface) of the semiconductor chip 2 on the mounting substrate 3 side. On the mounting substrate 3, electrode pads (not shown) are formed at positions corresponding to the bumps 5. The bump 5 and the electrode pad are connected, and the semiconductor chip 2 is flip-chip mounted on the mounting substrate 3. Note that a circuit surface including a source / drain and an interlayer insulating film having wirings connected to them is disposed on the main surface side of the semiconductor chip 2 and is electrically connected to the bumps 5. As a material of the bump 5, for example, a solder having a Sn-2.3Ag composition is suitable, but a solder having a different composition or a metal material other than the solder can be used. Further, a bump form including a pillar having Cu or the like may be employed. Further, the mounting substrate 3 includes solder balls 6 called BGA (Ball Grid Array) made of a material such as Sn-3Ag-0.5Cu on the back surface. The mounting board 3 is secondarily mounted on another mounting board by the solder balls 6.

本実施形態の半導体装置１では、実装基板３と半導体チップ２との間に樹脂などの材料からなるアンダーフィル４が充填されている。半導体チップ２の周囲のアンダーフィル４は、半導体チップ２の外側に向かって傾斜するフィレットを形成している。アンダーフィル４は、半導体チップ２を実装基板３にフリップチップ実装するフリップチップボンディング工程の後、乾燥により吸湿水分を除去し、アンダーフィル４を塗布する塗布工程において供給、形成される。通常は、半導体チップ２の一辺もしくは二辺に同時にアンダーフィル樹脂を滴下し、滴下されたアンダーフィル樹脂が毛細管現象によって実装基板３と半導体チップ２との間に充填される。この塗布工程の後、所定のプロファイルを持った加熱工程を経ることでアンダーフィル樹脂が硬化し、接着性、強度、硬度を備えたアンダーフィル４が形成される。アンダーフィル樹脂を硬化する加熱工程の具体的なプロファイルは、アンダーフィル樹脂の特性やパッケージ仕様に応じて定められる。例えば、アンダーフィル樹脂を１０５℃で２時間加熱して半硬化させた後に、１５０℃で更に２時間加熱し本硬化させてもよい。このように、半導体チップ２と実装基板３との間隙に充填されるアンダーフィル４により、バンプ接合部周辺構造や半導体チップ２の回路面が保護される。   In the semiconductor device 1 of the present embodiment, an underfill 4 made of a material such as resin is filled between the mounting substrate 3 and the semiconductor chip 2. The underfill 4 around the semiconductor chip 2 forms a fillet that is inclined toward the outside of the semiconductor chip 2. The underfill 4 is supplied and formed in a coating process in which the moisture absorption moisture is removed by drying after the flip chip bonding process in which the semiconductor chip 2 is flip-chip mounted on the mounting substrate 3 and the underfill 4 is applied. Usually, underfill resin is dropped simultaneously on one or two sides of the semiconductor chip 2, and the dropped underfill resin is filled between the mounting substrate 3 and the semiconductor chip 2 by capillary action. After this coating process, the underfill resin is cured through a heating process having a predetermined profile, and the underfill 4 having adhesiveness, strength, and hardness is formed. The specific profile of the heating process for curing the underfill resin is determined according to the characteristics of the underfill resin and the package specifications. For example, the underfill resin may be semi-cured by heating at 105 ° C. for 2 hours, and then further heated for 2 hours at 150 ° C. for main curing. As described above, the underfill 4 filled in the gap between the semiconductor chip 2 and the mounting substrate 3 protects the peripheral structure of the bump bonding portion and the circuit surface of the semiconductor chip 2.

図２は、本実施形態に係る半導体装置の半導体チップ上に形成される代表的なバンプの概略断面図である。図２に示すように、Ｓｉなどの半導体材料を有する基板１１の上に例えばＡｌからなる電極パッド１０が形成されている。なお、基板１１内には、ソース・ドレイン、及びそれらと接続する配線を有する絶縁層（ソース・ドレインの上側に配置）が形成されているが、図示を省略している。なお、配線と電極パッド１０とは電気的に接続している。基板１１及び電極パッド１０の周縁部を覆うように、例えば窒化ケイ素（Ｓｉ3Ｎ4）からなる第１保護膜９が形成されている。第１保護膜９は、電極パッド１０の一部を露出する第１開口部を有している。第１保護膜９の上に、第１保護膜９の第１開口部を含む位置に第２開口部を有する第２保護膜７が形成されている。第２保護膜７を形成する工程は以下の通りである。まず、例えばスピンナを用いて、電極パッド１０及び第１保護膜９の上に、ポリイミドを均一に塗布する。その後、続けて、プリベーク（７０℃で５０秒、９０℃で５０秒及び１０５℃で１１０秒）を行う。その後に、所定の開口部を形成できるパターンに露光する。次に、現像前ベーク（８０℃で５０秒）を行う。その後に、現像及びキュア（１４０℃で１７０秒及び３５０℃で３６００秒）を順次行うことにより、開口部を有する第２保護膜７が形成できる。なお、第２保護膜７は、ポリイミドに代えてベンゾオキサゾール又はシリコン系の樹脂材料等を用いてもよい。第２保護膜７の開口部には、１×１０-3ｍｍ〜７×１０-3ｍｍ程度の厚みを持つアンダーバリアメタル８が形成されている。一般的に、アンダーバリアメタル８は電極パッド１０とその上部に形成されるバンプ５との間の接合強度を高めるメタル層として形成される。アンダーバリアメタル８の材質としては、例えば、ニッケル（Ｎｉ）からなるものが挙げられるが、これに限定するものではない。また、アンダーバリアメタル８はスパッタや蒸着等により形成されてもよいし、あるいはめっき方式により形成されてもよい。 FIG. 2 is a schematic cross-sectional view of a typical bump formed on the semiconductor chip of the semiconductor device according to the present embodiment. As shown in FIG. 2, an electrode pad 10 made of, for example, Al is formed on a substrate 11 having a semiconductor material such as Si. In addition, although the insulating layer (arranged above the source / drain) having the source / drain and the wiring connected to the source / drain is formed in the substrate 11, the illustration is omitted. The wiring and the electrode pad 10 are electrically connected. A first protective film 9 made of, for example, silicon nitride (Si 3 N 4 ) is formed so as to cover the peripheral portions of the substrate 11 and the electrode pads 10. The first protective film 9 has a first opening that exposes a part of the electrode pad 10. A second protective film 7 having a second opening is formed on the first protective film 9 at a position including the first opening of the first protective film 9. The process of forming the second protective film 7 is as follows. First, polyimide is uniformly applied on the electrode pad 10 and the first protective film 9 using, for example, a spinner. Subsequently, pre-baking (50 seconds at 70 ° C., 50 seconds at 90 ° C. and 110 seconds at 105 ° C.) is subsequently performed. Thereafter, exposure is performed to a pattern that can form a predetermined opening. Next, pre-development baking (50 ° C. for 50 seconds) is performed. Thereafter, development and curing (170 ° C. for 170 seconds and 350 ° C. for 3600 seconds) are sequentially performed, whereby the second protective film 7 having an opening can be formed. The second protective film 7 may be made of benzoxazole or a silicon-based resin material instead of polyimide. The opening of the second protective layer 7, under-barrier metal 8 with 1 × 10 -3 mm~7 × 10 -3 mm thickness of approximately is formed. In general, the under barrier metal 8 is formed as a metal layer that enhances the bonding strength between the electrode pad 10 and the bump 5 formed thereon. Examples of the material of the under barrier metal 8 include, but are not limited to, one made of nickel (Ni). The under barrier metal 8 may be formed by sputtering, vapor deposition, or the like, or may be formed by a plating method.

更に、アンダーバリアメタル８上に形成されるバンプ５は、はんだめっきの方法により形成することができる。例えば、スパッタ法でシード層を付け、フォトレジストを塗布、フォトリソグラフィ工程でバンプ部のみを開口させる。その後、ウェハをめっき液の中に浸漬し、はんだを析出させる。また、バンプ５は、ボールマウント法により形成してもよい。ボールマウント法では、まずアンダーバリアメタル８と対応する位置に開口部を有する厚さが０．０２ｍｍ〜０．０４ｍｍ程度の金属板からなる印刷マスクを準備する。Ｓｉ基板１１のバンプ形成面の全体を印刷マスクによって覆った後、ゴム製又は金属製のスキージを用いて、アンダーバリアメタル８の表面にフラックスを印刷する。次に、アンダーバリアメタル８と対応する位置に開口部を有する搭載マスクを用いて、フラックスが印刷されたアンダーバリアメタル８の上にバンプ材料を設ける。次に、バンプ材料が設けられたＳｉ基板１１を熱処理して、バンプ材料を溶融することによりバンプ材料をアンダーバリアメタル８と接合する。上記プロセスにおいて、アンダーバリアメタル８の上に印刷したフラックスは、バンプ材料の保持及び再溶解（リフロー）時における酸化膜の除去の２つの機能を主に有する。このため、フラックスは、ロジン系又は水溶性フラックス等を用いることができる。特に、ハロゲンフリータイプのロジン系フラックスを用いることが好ましい。バンプ材料は、錫、銀及び銅等のはんだ材料からなるはんだボール等が好ましいが、他の組成の材料を用いてもよい。バンプ材料の大きさは、径が０．０７ｍｍ〜０．１２５ｍｍ程度であることが好ましいが、これに限定されない。また、電極パッド１０、第１保護膜９、第２保護膜７、及びアンダーバリアメタル８を含むバンプ５周辺構造は様々なバリエーションが可能であり、上記の構造に限定されない。   Further, the bumps 5 formed on the under barrier metal 8 can be formed by a solder plating method. For example, a seed layer is applied by sputtering, a photoresist is applied, and only the bumps are opened by a photolithography process. Thereafter, the wafer is immersed in a plating solution to deposit solder. The bumps 5 may be formed by a ball mount method. In the ball mount method, first, a printing mask made of a metal plate having an opening at a position corresponding to the under barrier metal 8 and having a thickness of about 0.02 mm to 0.04 mm is prepared. After covering the entire bump forming surface of the Si substrate 11 with a printing mask, a flux is printed on the surface of the under barrier metal 8 using a rubber or metal squeegee. Next, bump material is provided on the under barrier metal 8 on which the flux is printed, using a mounting mask having an opening at a position corresponding to the under barrier metal 8. Next, the Si substrate 11 provided with the bump material is heat-treated, and the bump material is melted to join the bump material to the under barrier metal 8. In the above process, the flux printed on the under barrier metal 8 mainly has two functions of holding the bump material and removing the oxide film during remelting (reflow). For this reason, a rosin type or a water-soluble flux etc. can be used for a flux. In particular, it is preferable to use a halogen-free rosin flux. The bump material is preferably a solder ball made of a solder material such as tin, silver and copper, but a material having another composition may be used. The size of the bump material is preferably about 0.07 mm to 0.125 mm in diameter, but is not limited thereto. The bump 5 peripheral structure including the electrode pad 10, the first protective film 9, the second protective film 7, and the under barrier metal 8 can be variously modified and is not limited to the above structure.

各電極パッド１０上にバンプ５を形成する際には、電極パッド１０上の残渣や酸化膜をスパッタリング等で清浄、除去した上で、アンダーバリアメタル８を形成し、続いてバンプ５を形成することが好ましい。電極パッド１０の清浄、除去処理が不十分であると、バンプ５周辺構造の接続信頼性の低下や機能不良などの不具合が発生する可能性がある。電極パッド１０上の残渣や酸化膜の洗浄、除去の方法としては、例えば、アルゴンプラズマで電極パッド１０を深さ方向に１００〜３００Å程度エッチングすることが好ましい。電極パッド１０のエッチングに代えて、アンダーバリアメタル８のエッチングを施してもよい。あるいは電極パッド１０のエッチングと共に、アンダーバリアメタル８のエッチングを施してもよい。またエッチング方法やエッチング量の設定値は、対象部材や前後工程、保管環境等に応じて、選択すればよく、上記の方法や設定値に限定されるものではない。   When the bumps 5 are formed on the electrode pads 10, residues and oxide films on the electrode pads 10 are cleaned and removed by sputtering or the like, and then an under barrier metal 8 is formed, and then the bumps 5 are formed. It is preferable. If the electrode pad 10 is not sufficiently cleaned and removed, problems such as a decrease in connection reliability and malfunction of the peripheral structure of the bump 5 may occur. As a method for cleaning and removing residues and oxide films on the electrode pad 10, it is preferable to etch the electrode pad 10 in the depth direction by about 100 to 300 mm, for example, with argon plasma. Instead of etching the electrode pad 10, the under barrier metal 8 may be etched. Alternatively, the under barrier metal 8 may be etched together with the etching of the electrode pad 10. The set values of the etching method and the etching amount may be selected according to the target member, the preceding and following processes, the storage environment, and the like, and are not limited to the above methods and set values.

図３及び図４は、本実施形態に係る半導体装置の半導体チップ上に形成されたバンプの配列の一例を示す概略平面図である。図３及び図４に示すように、半導体チップ２の表面（主面）には、複数のバンプ５がＸ方向（第１の方向）及びＸ方向に直交するＹ方向（第２の方向）に沿って２種類のピッチでマトリクス状に形成されている。図３及び図４は、約３．２ｍｍ×約３．２ｍｍの半導体チップ２の表面に、バンプ５が約１６０μｍと約２４０μｍの２種類のピッチで混在して配置された例を示している。ここで、バンプ５は、半導体チップ２の中心部において幅広のピッチ（バンプ５が第３のバンプと第４のバンプを有するときの、第３のバンプと第４のバンプとの間の距離）で配置され、半導体チップ２の外周部において幅狭のピッチ（バンプ５が第１のバンプと第２のバンプを有するときの、第１のバンプと第２のバンプとの間の距離）で配置されている。   3 and 4 are schematic plan views showing an example of the arrangement of bumps formed on the semiconductor chip of the semiconductor device according to this embodiment. As shown in FIGS. 3 and 4, on the surface (main surface) of the semiconductor chip 2, a plurality of bumps 5 are arranged in the X direction (first direction) and the Y direction (second direction) orthogonal to the X direction. It is formed in a matrix with two types of pitches along. FIG. 3 and FIG. 4 show an example in which bumps 5 are mixedly arranged at two pitches of about 160 μm and about 240 μm on the surface of a semiconductor chip 2 of about 3.2 mm × about 3.2 mm. Here, the bump 5 has a wide pitch at the center portion of the semiconductor chip 2 (the distance between the third bump and the fourth bump when the bump 5 includes the third bump and the fourth bump). And arranged at a narrow pitch (distance between the first bump and the second bump when the bump 5 includes the first bump and the second bump) in the outer peripheral portion of the semiconductor chip 2. Has been.

なお、半導体チップ２のサイズ、バンプ５のピッチ、バンプ５の配置の形態等は、これに限定されない。また、図３は、半導体チップ２の外周部に、検査用の周辺パッド１２が配置されている例を示している。また、集積回路が形成された半導体チップ２を含む半導体装置において、外部回路とのインタフェース機能を備える入出力セル（Ｉ／Ｏセル１３）が半導体チップ２の外周部に配置される場合がある。図４は、半導体チップ２の外周部にこうしたＩ／Ｏセル１３が配置された例を示している。なお、検査用の周辺パッドと入出力セルとが混在していても構わない。その場合、例えば、検査用の周辺パッドがより外側に配置されることが考えられる。また、図示しないが、検査用の周辺パッドの外側に、シールリングの一部が配置されていてもよい。シールリングは、半導体チップ２を囲うように配置され、ダイシング時の機械的衝撃や外界雰囲気の影響から半導体チップ２の回路形成領域を保護する役割を果たす。以下、主に図３（ａ）に例示する半導体チップ２を用いて、本実施形態を説明する。   The size of the semiconductor chip 2, the pitch of the bumps 5, the arrangement form of the bumps 5, etc. are not limited to this. FIG. 3 shows an example in which peripheral pads 12 for inspection are arranged on the outer peripheral portion of the semiconductor chip 2. In a semiconductor device including the semiconductor chip 2 in which an integrated circuit is formed, an input / output cell (I / O cell 13) having an interface function with an external circuit may be disposed on the outer periphery of the semiconductor chip 2. FIG. 4 shows an example in which such I / O cells 13 are arranged on the outer periphery of the semiconductor chip 2. Note that the peripheral pads for inspection and the input / output cells may be mixed. In that case, for example, it is conceivable that peripheral pads for inspection are arranged on the outer side. Although not shown, a part of the seal ring may be disposed outside the peripheral pad for inspection. The seal ring is disposed so as to surround the semiconductor chip 2 and plays a role of protecting the circuit formation region of the semiconductor chip 2 from the influence of mechanical shock during dicing and the influence of the external environment. Hereinafter, the present embodiment will be described mainly using the semiconductor chip 2 illustrated in FIG.

上記のように、半導体装置１においては、バンプ接合部周辺にかかる応力はチップ中心から離れるほど大きくなり、チップコーナー部では最も大きくなる傾向がある。そこで、チップコーナー部における半導体チップ２と実装基板３との接合強度を高め、半導体チップ２と実装基板３との間の電気的な接続信頼性の低下を防止する必要がある。そのためには、４箇所のチップコーナー部に存在する最外バンプ及びそれぞれの最近接バンプがＸ方向及びＹ方向それぞれにおいて、最小ピッチで配置されることが好ましい。ここで、最外バンプとはチップ中心から見て最も外側（チップ中心から最も遠い位置）に配置されたバンプである。また、最近接バンプとは、対象バンプから最も近い位置に配置されたバンプである。例えば、図３（ａ）に例示する半導体チップ２の各チップコーナー部では、最外バンプ及びそれぞれの最近接バンプを含む４列×４行の１６個のバンプ５が最小ピッチで配置されている。このようなバンプ５の配置によりチップコーナー部の接合強度を高めることができる。また、仮にチップコーナー部における接合部に損傷が発生したとしても、半導体装置の機能が不良とならないようにする必要がある。そのために、４箇所のチップコーナー部における最外バンプは半導体チップ２内部の集積回路と電気的に接続されないダミーバンプ５２としておくことが好ましい。ただし、ダミーバンプ５２は４箇所のチップコーナー部における最外バンプだけに限定するものではなく、それ以外の位置にも適宜追加形成してもよい。また、図３及び図４では、バンプ５のピッチは２種類としたが３種類以上としてもよい。   As described above, in the semiconductor device 1, the stress applied to the periphery of the bump bonding portion increases as the distance from the center of the chip increases, and tends to be greatest at the chip corner portion. Therefore, it is necessary to increase the bonding strength between the semiconductor chip 2 and the mounting substrate 3 at the chip corner portion, and to prevent a decrease in electrical connection reliability between the semiconductor chip 2 and the mounting substrate 3. For this purpose, it is preferable that the outermost bumps present at the four chip corner portions and the closest bumps thereof are arranged at the minimum pitch in each of the X direction and the Y direction. Here, the outermost bump is a bump arranged on the outermost side (position farthest from the chip center) when viewed from the chip center. The closest bump is a bump arranged at a position closest to the target bump. For example, in each chip corner portion of the semiconductor chip 2 illustrated in FIG. 3A, 16 bumps 5 in 4 columns × 4 rows including the outermost bumps and the closest bumps are arranged at the minimum pitch. . The arrangement of the bumps 5 can increase the bonding strength of the chip corner portion. Further, even if damage occurs at the joint portion at the chip corner portion, it is necessary to prevent the function of the semiconductor device from being defective. Therefore, the outermost bumps at the four chip corners are preferably dummy bumps 52 that are not electrically connected to the integrated circuit inside the semiconductor chip 2. However, the dummy bumps 52 are not limited to the outermost bumps at the four chip corner portions, and may be additionally formed at other positions as appropriate. 3 and 4, the bumps 5 have two pitches, but may have three or more pitches.

各チップコーナー部におけるダミーバンプ５２としては、図３（ａ）に示すように、バンプ配列のマトリクスのコーナーに配置されたダミーバンプ５２ａ（第１ダミーバンプ）と、マトリクスのコーナーとＸ方向に隣接する位置に配置されたダミーバンプ５２ｂ（第２ダミーバンプ）と、マトリクスのコーナーとＹ方向に隣接した位置に配置されたダミーバンプ５２ｃ（第３ダミーバンプ）の３つのダミーバンプとしてもよい。また、図３（ｂ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂ及びダミーバンプ５２ｃの２つのダミーバンプとしてもよい。あるいは、図３（ｃ）に示すように、チップコーナー部におけるダミーバンプ５２を、ダミーバンプ５２ｂと、ダミーバンプ５２ｃと、マトリクスのコーナーと斜め方向に隣接したダミーバンプ５２ｄの３つのダミーバンプとしてもよい。   As shown in FIG. 3A, dummy bumps 52 in each chip corner portion are arranged at dummy bumps 52a (first dummy bumps) arranged at the corners of the matrix of the bump arrangement and at positions adjacent to the corners of the matrix in the X direction. The dummy bumps 52b (second dummy bumps) arranged and the dummy bumps 52c (third dummy bumps) arranged adjacent to the corners of the matrix in the Y direction may be used. Further, as shown in FIG. 3B, the dummy bumps 52 in the chip corner portion may be two dummy bumps, a dummy bump 52b and a dummy bump 52c. Alternatively, as shown in FIG. 3C, the dummy bumps 52 in the chip corner portion may be three dummy bumps including a dummy bump 52b, a dummy bump 52c, and a dummy bump 52d adjacent to the corner of the matrix in an oblique direction.

上記のように、電気的な接続信頼性が最も低いチップコーナー部の最外バンプを含むバンプ５をダミーバンプ５２とすることで、これらのバンプ５の電気接続性が損なわれた場合でも半導体装置の機能不良とならない。   As described above, by setting the bumps 5 including the outermost bumps at the chip corner portion having the lowest electrical connection reliability as the dummy bumps 52, even when the electrical connectivity of these bumps 5 is impaired, the semiconductor device Does not cause malfunction.

ところで、前述したように、各電極パッド１０上にバンプ５を形成する工程において、電極パッド１０の清浄、除去処理が不十分であると、バンプ周辺構造の接続信頼性や機能不良といった不具合が発生する可能性がある。そのため、洗浄、除去処理が有効に施されているかどうかを工程の中で適宜確認することは非常に重要となる。そのための手段として、ケルビン接続構造を構成する複数バンプ間で４端子測定を実施し、対象となるバンプ５における電極パッド１０とバンプ５頂部間の抵抗値を確認する方法がある。   By the way, as described above, in the process of forming the bump 5 on each electrode pad 10, if the electrode pad 10 is not sufficiently cleaned and removed, problems such as connection reliability and malfunction of the bump peripheral structure occur. there's a possibility that. For this reason, it is very important to appropriately check in the process whether or not the cleaning and removal processes are effectively performed. As a means for this, there is a method in which four-terminal measurement is performed between a plurality of bumps constituting the Kelvin connection structure, and the resistance value between the electrode pad 10 and the top of the bump 5 in the target bump 5 is confirmed.

例えば、通常であれば上記抵抗値が１ｍΩのところ、あるタイミングで１００ｍΩと検出された場合、その時点でのバンプ形成工程に何らかの異常が存在すると考えられる。特に、上記抵抗値に直接的に影響を与える電極パッド１０の清浄、除去処理工程に異常が発生した可能性が高い。バンプ形成工程で異常が発生した状態のまま、フリップ実装工程を継続すると、最終的にバンプ周辺構造の接続信頼性の低下や機能不良といった不具合が発生する。このような不具合の発生を事前に防止し、常に正常な半導体チップ２をフリップチップ実装工程に供給するために、上記抵抗値を適宜確認することが重要である。   For example, when the resistance value is normally 1 mΩ and detected as 100 mΩ at a certain timing, it is considered that there is some abnormality in the bump formation process at that time. In particular, there is a high possibility that an abnormality has occurred in the process of cleaning and removing the electrode pad 10 that directly affects the resistance value. If the flip mounting process is continued in a state where an abnormality has occurred in the bump forming process, problems such as a decrease in connection reliability and malfunction of the bump peripheral structure will eventually occur. In order to prevent the occurrence of such a problem in advance and always supply a normal semiconductor chip 2 to the flip chip mounting process, it is important to appropriately check the resistance value.

一方で、上記のように電極パッド１０とバンプ５頂部間の抵抗値を確認する際、ケルビン接続構造を形成するバンプ５にはそれぞれプローブが接触する。そのため、バンプ５及びバンプ５の下地構造にクラック等の物理的な影響が発生し易い。この影響を避けるために、半導体チップ２内部の集積回路に接続されないダミーバンプ５２を、ケルビン接続構造を構成するバンプ５として活用することが好ましい。すなわち、ダミーバンプ５２を半導体チップ２と実装基板３との接続補強用としてだけでなく、電極パッド１０とバンプ５頂部間の接続抵抗測定用としても活用することが好ましい。なお、半導体チップ２における４箇所のチップコーナー部のうち、少なくとも１箇所において、ダミーバンプ５２を含むケルビン接続構造が形成されていればよい。   On the other hand, when the resistance value between the electrode pad 10 and the top of the bump 5 is confirmed as described above, the probe contacts each of the bumps 5 forming the Kelvin connection structure. Therefore, physical effects such as cracks are likely to occur in the bump 5 and the underlying structure of the bump 5. In order to avoid this influence, it is preferable to use the dummy bumps 52 not connected to the integrated circuit inside the semiconductor chip 2 as the bumps 5 constituting the Kelvin connection structure. That is, it is preferable to use the dummy bumps 52 not only for reinforcing the connection between the semiconductor chip 2 and the mounting substrate 3 but also for measuring the connection resistance between the electrode pad 10 and the top of the bump 5. In addition, the Kelvin connection structure including the dummy bumps 52 may be formed in at least one of the four chip corner portions in the semiconductor chip 2.

図５は、ケルビン接続構造を用いた４端子測定法の原理を説明するための図である。なお、図５では、電極パッド１０とダミーバンプ５２ａ頂部間の抵抗値を測定する場合を示す。図５（ａ）に示すように、ダミーバンプ５２ａ及び５２ｂのそれぞれの頂部に電流プローブ３１ａ及び３１ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｂ頂部に至る経路３３に電流Ｉｉｎを流す。一方、ダミーバンプ５２ａ及び５２ｃのそれぞれの頂部に電圧プローブ３２ａ及び３２ｂが接触され、ダミーバンプ５２ａ頂部から電極パッド１０を経由してダミーバンプ５２ｃ頂部に至る経路３４において発生する電圧Ｖｏｕｔを測定する。電極パッド１０とダミーバンプ５２ａ頂部間の抵抗Ｒは、電圧Ｖｏｕｔと電流Ｉｉｎの関係からオームの法則によって容易に求めることができる。   FIG. 5 is a diagram for explaining the principle of a four-terminal measurement method using a Kelvin connection structure. FIG. 5 shows a case where the resistance value between the electrode pad 10 and the top of the dummy bump 52a is measured. As shown in FIG. 5A, current probes 31a and 31b are in contact with the tops of the dummy bumps 52a and 52b, respectively, and a current Iin is supplied to a path 33 from the top of the dummy bump 52a via the electrode pad 10 to the top of the dummy bump 52b. Shed. On the other hand, the voltage probes 32a and 32b are brought into contact with the tops of the dummy bumps 52a and 52c, respectively, and the voltage Vout generated in the path 34 from the top of the dummy bump 52a through the electrode pad 10 to the top of the dummy bump 52c is measured. The resistance R between the electrode pad 10 and the top of the dummy bump 52a can be easily obtained by Ohm's law from the relationship between the voltage Vout and the current Iin.

図６は、本実施形態に係る半導体装置の半導体チップにケルビン接続構造を構成する配線の一例を示す概略断面図である。図６に示すように、ケルビン接続構造を構成する２つの隣接する電極パッド１０は、例えば電極パッド１０の下地層である銅などの材料からなる配線層１５により接続されている。ケルビン接続構造を構成する配線の材質や構造はこれに限るものでなく、例えば、電極パッド１０と同一層に電極パッド１０を構成するＡｌで配線してもよい。なお、ケルビン接続構造を構成する配線も、これら回路接続用バンプ５１に通じる配線と同様の配線層、配線材料で形成することが好ましい。これにより、配線経路やそれを形成する工程の簡素化が可能となる。なお、ケルビン接続構造を構成する配線としては、上記以外に、電極パッド１０の直下層より更に内部の配線層を活用することも可能である。なお、回路接続用バンプ５１のバンプ周辺構造とダミーバンプ５２のバンプ周辺構造を同一にするのが好ましい。これにより、回路接続用バンプ５１とダミーバンプ５２との間で、半導体チップ２と実装基板３との接合強度の差異を発生させないようにすることができる。その結果、信頼性の高い半導体装置を得られる。そのために、バンプ５、アンダーバリアメタル８及び電極パッド１０の材料仕様が、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。また、電極パッド１０とアンダーバリアメタル８の界面からバンプ５頂部に至る平面的及び立体的寸法仕様も、回路接続用バンプ５１とダミーバンプ５２で同一であることが好ましい。   FIG. 6 is a schematic cross-sectional view showing an example of wiring that constitutes a Kelvin connection structure in the semiconductor chip of the semiconductor device according to the present embodiment. As shown in FIG. 6, two adjacent electrode pads 10 constituting the Kelvin connection structure are connected by a wiring layer 15 made of a material such as copper, which is a base layer of the electrode pad 10, for example. The material and structure of the wiring that constitutes the Kelvin connection structure are not limited to this, and for example, Al that constitutes the electrode pad 10 may be wired in the same layer as the electrode pad 10. In addition, it is preferable that the wiring which comprises a Kelvin connection structure is also formed with the same wiring layer and wiring material as the wiring which leads to these circuit connection bumps 51. As a result, the wiring path and the process for forming the wiring path can be simplified. In addition to the above, as the wiring constituting the Kelvin connection structure, it is also possible to utilize a wiring layer inside the layer immediately below the electrode pad 10. The bump peripheral structure of the circuit connection bump 51 and the bump peripheral structure of the dummy bump 52 are preferably the same. Thereby, it is possible to prevent a difference in bonding strength between the semiconductor chip 2 and the mounting substrate 3 between the circuit connection bump 51 and the dummy bump 52. As a result, a highly reliable semiconductor device can be obtained. Therefore, it is preferable that the material specifications of the bump 5, the under barrier metal 8 and the electrode pad 10 are the same for the circuit connection bump 51 and the dummy bump 52. The planar and three-dimensional dimensions from the interface between the electrode pad 10 and the under barrier metal 8 to the top of the bump 5 are preferably the same for the circuit connection bump 51 and the dummy bump 52.

一方、図３（ａ）に示すように、半導体チップ２の外周部には、検査用の周辺パッド１２が配置されている。バンプ用電極パッド１０と検査用の周辺パッド１２は、例えば図７に示すように電極パッド１０の下地層である銅配線層１５により接続されている。配線の材質や構造はこれに限るものでなく、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０と同一層に電極パッド１０を構成するＡｌで接続されもよい。あるいは、バンプ用電極パッド１０と検査用の周辺パッド１２は、電極パッド１０の直下層より更に内部の配線層により接続されてもよい。   On the other hand, as shown in FIG. 3A, peripheral pads 12 for inspection are arranged on the outer periphery of the semiconductor chip 2. For example, as shown in FIG. 7, the bump electrode pad 10 and the inspection peripheral pad 12 are connected by a copper wiring layer 15 which is a base layer of the electrode pad 10. The material and structure of the wiring are not limited to this, and the bump electrode pad 10 and the inspection peripheral pad 12 may be connected by Al constituting the electrode pad 10 in the same layer as the electrode pad 10. Alternatively, the bump electrode pad 10 and the inspection peripheral pad 12 may be connected by a wiring layer inside the layer immediately below the electrode pad 10.

図８は、図３（ａ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図８では、チップコーナー部に３つのダミーバンプ５２ａ、５２ｂ、５２ｃが配置されている。ダミーバンプ５２ａとダミーバンプ５２ｂ及びダミーバンプ５２ａとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。以下、配線１６ａと配線１６ｂを区別しない場合は、配線１６と呼ぶ。このようなケルビン接続構造を形成すると、上記４端子法によりダミーバンプ５２ａのバンプ頂部から電極パッド間の抵抗値を計測することができる。上記のように、ケルビン接続構造を構成する配線１６は、電極パッド１０以下の配線層に形成されるので実際には見えない。図８では、便宜上、ケルビン接続構造の平面的な存在位置を示すため、強調して表記している。また、ケルビン接続構造以外の配線については、記載を省略している。   FIG. 8 is a schematic plan view showing an example of the Kelvin connection structure formed in the upper right chip corner portion of the semiconductor chip 2 shown in FIG. In FIG. 8, three dummy bumps 52a, 52b and 52c are arranged at the chip corner. The dummy bump 52a, the dummy bump 52b, the dummy bump 52a, and the dummy bump 52c are connected by the wiring 16a and the wiring 16b, respectively, thereby forming a Kelvin connection structure. Hereinafter, when the wiring 16a and the wiring 16b are not distinguished, they are referred to as wiring 16. When such a Kelvin connection structure is formed, the resistance value between the electrode pads can be measured from the top of the dummy bump 52a by the above-described four-terminal method. As described above, the wiring 16 constituting the Kelvin connection structure is not actually visible because it is formed in the wiring layer below the electrode pad 10. In FIG. 8, for the sake of convenience, in order to show the planar existence position of the Kelvin connection structure, it is highlighted. In addition, description of wiring other than the Kelvin connection structure is omitted.

半導体チップ２の配線構造によっては、ダミーバンプ５２を含むケルビン接続構造が、回路接続用バンプ５１に通じる配線の形成に制約を与える場合がある。すなわち、半導体チップ２のチップコーナー部において、ケルビン接続構造の外側（半導体チップ２の周辺部）にバンプ用以外のパッド１２またはＩ／Ｏセル１３が配置されている。これらと回路接続用バンプ５１を接続する際、ケルビン接続構造の配線１６が邪魔をして同一層での配線が困難となる。そのため、バンプ用以外のパッド１２またはＩ／Ｏセル１３と回路接続用バンプ５１とを接続する配線は、ケルビン接続構造の配線１６とは異なる層を通す必要がある。   Depending on the wiring structure of the semiconductor chip 2, the Kelvin connection structure including the dummy bumps 52 may restrict the formation of the wiring that leads to the circuit connection bumps 51. That is, the pads 12 or the I / O cells 13 other than the bumps are arranged outside the Kelvin connection structure (peripheral portions of the semiconductor chip 2) at the chip corner portion of the semiconductor chip 2. When these are connected to the circuit connection bump 51, the wiring 16 having the Kelvin connection structure obstructs the wiring on the same layer. For this reason, the wiring for connecting the pads 12 or the I / O cells 13 other than the bumps and the circuit connection bumps 51 needs to pass through a layer different from the wiring 16 of the Kelvin connection structure.

そのために、例えば図９に例示するようなケルビン接続構造が考えられる。図９では、ダミーバンプ５２ａとダミーバンプ５２ｂとを接続する配線１６ａが半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。なお、配線１６ａがＩ／Ｏセルの外周部を通るように形成されていてもよい。ここで、ダミーバンプ５２ａとダミーバンプ５２ｃとを接続する配線１６ｂが、パッド１２の外周部を通るよう形成されてもよい。このようにすることで、ダミーバンプ５２によってケルビン接続構造を形成しながら、バンプ用以外のパッド１２に通じる配線１７もケルビン接続構造を構成する配線１６と同一の層に形成することができる。また、チップエッジ近傍領域を有効活用できるという利点もある。図９（ｂ）及び（ｃ）は、図９（ａ）のＡ−Ａ線の概略断面図である。図９（ｂ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０と同一層で形成され、バンプ用以外のパッド１２に通じる配線１７も配線１６と同一層で形成されている。一方、図９（ｃ）に示す例では、ケルビン接続構造を構成する配線１６は、電極パッド１０の直下層に形成され、バンプ用以外のパッド１２に通じる配線１７もこれと同一層で形成されている。   Therefore, for example, a Kelvin connection structure as illustrated in FIG. 9 is conceivable. In FIG. 9, the wiring 16 a that connects the dummy bump 52 a and the dummy bump 52 b is formed so as to pass through the outer peripheral portion of the pad 12 other than the bump 12 when viewed from the chip center of the semiconductor chip 2. The wiring 16a may be formed so as to pass through the outer periphery of the I / O cell. Here, the wiring 16b that connects the dummy bump 52a and the dummy bump 52c may be formed so as to pass through the outer periphery of the pad 12. In this way, while the Kelvin connection structure is formed by the dummy bumps 52, the wirings 17 leading to the pads 12 other than those for bumps can be formed in the same layer as the wirings 16 constituting the Kelvin connection structure. There is also an advantage that the area near the chip edge can be effectively used. 9B and 9C are schematic cross-sectional views taken along the line AA in FIG. 9A. In the example shown in FIG. 9B, the wiring 16 constituting the Kelvin connection structure is formed in the same layer as the electrode pad 10, and the wiring 17 leading to the pads 12 other than the bump pads is also formed in the same layer as the wiring 16. Yes. On the other hand, in the example shown in FIG. 9C, the wiring 16 constituting the Kelvin connection structure is formed immediately below the electrode pad 10, and the wiring 17 leading to the pad 12 other than the bump pad is also formed in the same layer. ing.

図１０は、本実施形態のケルビン接続構造の別の構成例を示す概略平面図である。図１０のダミーバンプ５２の配置は図９と同じである。図１０では、ダミーバンプ５２ａはダミーバンプ５２ｃと配線１６ａにより接続されており、ダミーバンプ５２ｃは隣接する回路接続用バンプ５１ｃと配線１６ｂにより接続されている。そして、残りのダミーバンプ５２ｂには配線が施されていない。このように、ダミーバンプ５２と回路接続用バンプ５１でケルビン接続構造を構成し、特定のダミーバンプ（例えば、ダミーバンプ５２ｃ）のバンプ頂部から電極パッド間の抵抗値を計測することが可能となる。ここで、ダミーバンプ５２ａとダミーバンプ５２ｂ、及びダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂを配線１６で接続してケルビン接続構造を形成してもよい。すなわち、この例では、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ａ及び隣接する回路接続用バンプ５１と配線１６により接続されてケルビン接続構造が形成される。   FIG. 10 is a schematic plan view showing another configuration example of the Kelvin connection structure of the present embodiment. The arrangement of the dummy bumps 52 in FIG. 10 is the same as that in FIG. In FIG. 10, the dummy bump 52a is connected to the dummy bump 52c by the wiring 16a, and the dummy bump 52c is connected to the adjacent circuit connection bump 51c by the wiring 16b. The remaining dummy bumps 52b are not wired. In this manner, the dummy bump 52 and the circuit connection bump 51 constitute a Kelvin connection structure, and the resistance value between the electrode pads can be measured from the bump top of a specific dummy bump (for example, the dummy bump 52c). Here, the dummy bump 52a, the dummy bump 52b, and the circuit connection bump 51b adjacent to the dummy bump 52b may be connected by the wiring 16 to form a Kelvin connection structure. That is, in this example, any one of the dummy bumps 52b and the dummy bumps 52c is connected to the dummy bumps 52a and the adjacent circuit connection bumps 51 by the wirings 16 to form a Kelvin connection structure.

更に、図１１に示すようなケルビン接続構造を形成することも可能である。図１１は、図３（ｂ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１１では、チップコーナー部に２つのダミーバンプ５２ｂ、５２ｃが配置されている。図１１（ａ）では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂと隣接する回路接続用バンプ５１ｂとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。そして、２つのダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう形成されている。また、図１１（ｂ）に示すように、回路接続用バンプ５１ｃに代えて回路接続用バンプ５１ｄを用いてケルビン接続構造を形成してもよい。さらには、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃが配線１６ａにより接続され、ダミーバンプ５２ｃと隣接する回路接続用バンプ５１ｃまたは回路接続用バンプ５１ｄが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、隣接する回路接続用バンプ５１と配線１６ｂにより接続されてケルビン接続構造が形成される。   Furthermore, it is possible to form a Kelvin connection structure as shown in FIG. FIG. 11 is a schematic plan view showing an example of the Kelvin connection structure formed at the upper right chip corner portion of the semiconductor chip 2 shown in FIG. In FIG. 11, two dummy bumps 52b and 52c are arranged at the chip corner. In FIG. 11A, dummy bumps 52b and dummy bumps 52c are connected by wiring 16a, and dummy bumps 52b and adjacent circuit connection bumps 51b are connected by wiring 16b to form a Kelvin connection structure. The wiring 16a connecting the two dummy bumps 52b and the dummy bump 52c is formed so as to pass through the outer peripheral portion of the pad 12 other than the bump 12 when viewed from the chip center of the semiconductor chip 2. Further, as shown in FIG. 11B, a Kelvin connection structure may be formed by using circuit connection bumps 51d instead of the circuit connection bumps 51c. Further, although not shown, the dummy bump 52b and the dummy bump 52c are connected by the wiring 16a, and the circuit connecting bump 51c or the circuit connecting bump 51d adjacent to the dummy bump 52c is connected by the wiring 16b to form a Kelvin connection structure. May be. That is, in this example, the dummy bump 52b and the dummy bump 52c are connected by the wiring 16a, and one of the dummy bump 52b and the dummy bump 52c is connected by the adjacent circuit connection bump 51 and the wiring 16b to form a Kelvin connection structure. The

このように、ダミーバンプ５２を２バンプとすることで、バンプ配列のマトリクスのコーナー（最外バンプに該当する位置）にバンプ５を配置する必要がない。これにより、熱サイクルなどによる応力が最も集中するチップコーナー部において、バンプ配列のマトリクスのコーナーにバンプを配置しないことにより、チップコーナー部の接合部損傷による半導体装置の機能不良リスクを低減できる。   Thus, by setting the dummy bumps 52 to 2 bumps, it is not necessary to arrange the bumps 5 at the corners of the matrix of the bump array (positions corresponding to the outermost bumps). Accordingly, by not arranging bumps at the corners of the matrix of the bump arrangement in the chip corner portion where the stress due to the thermal cycle etc. is most concentrated, it is possible to reduce the risk of malfunction of the semiconductor device due to damage to the joint portion of the chip corner portion.

なお、上記のようなケルビン接続構造において、ダミーバンプ５２と接続される回路接続用バンプは、ダミーバンプ５２の最近接バンプであることが好ましい。このようにすれば、ケルビン接続構造を構成する配線１６の長さを最小化できる。また、半導体チップ２内の各種パッドやＩ／Ｏセル、またはそれに通じる配線の配置の自由度を高めることができる。   In the Kelvin connection structure as described above, the circuit connection bump connected to the dummy bump 52 is preferably the closest bump of the dummy bump 52. In this way, the length of the wiring 16 constituting the Kelvin connection structure can be minimized. Further, it is possible to increase the degree of freedom of arrangement of various pads and I / O cells in the semiconductor chip 2 or wirings leading to the pads.

また、ケルビン接続構造を図１２に示すように形成することも可能である。図１２は、図３（ｃ）に示す半導体チップ２の右上チップコーナー部に形成されたケルビン接続構造の一例を示す概略平面図である。図１２では、チップコーナー部に３つのダミーバンプ５２ｂ、５２ｃ、５２ｄが配置されている。ここでは、ダミーバンプ５２ｄとダミーバンプ５２ｂ及びダミーバンプ５２ｄとダミーバンプ５２ｃとがそれぞれ配線１６ａ及び配線１６ｂにより接続されて、ケルビン接続構造が形成されている。このようにすれば、ケルビン接続構造が形成されたチップコーナー部において、２つのダミーバンプ５２が配置される図１１（ａ）、（ｂ）と比較して、仮にチップコーナー部の破壊が発生した場合でも機能不良リスクを低減できる。   Further, a Kelvin connection structure can be formed as shown in FIG. FIG. 12 is a schematic plan view showing an example of a Kelvin connection structure formed at the upper right chip corner portion of the semiconductor chip 2 shown in FIG. In FIG. 12, three dummy bumps 52b, 52c and 52d are arranged at the chip corner. Here, the dummy bump 52d and the dummy bump 52b, and the dummy bump 52d and the dummy bump 52c are connected by the wiring 16a and the wiring 16b, respectively, to form a Kelvin connection structure. In this case, if the chip corner portion is destroyed as compared with FIGS. 11A and 11B in which the two dummy bumps 52 are arranged in the chip corner portion where the Kelvin connection structure is formed. But the risk of malfunction can be reduced.

更に、図１３に示すようなケルビン接続構造を形成することも可能である。図１３では、ダミーバンプ５２の配置は図１２と同じである。図１３では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されている。また、図示していないが、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｃとダミーバンプ５２ｄとが配線１６ｂにより接続されて、ケルビン接続構造が形成されてもよい。すなわち、この例では、ダミーバンプ５２ｂとダミーバンプ５２ｃとが配線１６ａにより接続され、ダミーバンプ５２ｂ及びダミーバンプ５２ｃのいずれか一方が、ダミーバンプ５２ｄと配線１６ｂにより接続されてケルビン接続構造が形成される。そして、ダミーバンプ５２ｂとダミーバンプ５２ｃとを接続する配線１６ａは、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２の外周部を通るよう配線されている。このような場合も、やはりケルビン接続構造を構成する配線１６とバンプ用以外のパッド１２に通じる配線１７を同一層で形成することが可能となる。   Furthermore, it is possible to form a Kelvin connection structure as shown in FIG. In FIG. 13, the arrangement of the dummy bumps 52 is the same as in FIG. In FIG. 13, a dummy bump 52b and a dummy bump 52c are connected by a wiring 16a, and a dummy bump 52b and a dummy bump 52d are connected by a wiring 16b to form a Kelvin connection structure. Although not shown, the dummy bump 52b and the dummy bump 52c may be connected by the wiring 16a, and the dummy bump 52c and the dummy bump 52d may be connected by the wiring 16b to form a Kelvin connection structure. That is, in this example, the dummy bump 52b and the dummy bump 52c are connected by the wiring 16a, and one of the dummy bump 52b and the dummy bump 52c is connected by the dummy bump 52d and the wiring 16b to form a Kelvin connection structure. The wiring 16 a that connects the dummy bump 52 b and the dummy bump 52 c is wired so as to pass through the outer peripheral portion of the pad 12 other than the bump 12 when viewed from the chip center of the semiconductor chip 2. Also in such a case, it is possible to form the wiring 16 constituting the Kelvin connection structure and the wiring 17 leading to the pads 12 other than the bumps in the same layer.

また、図１４は、半導体チップ２の外縁部近傍にシールリング１８を備えた例を示す。図１４（ａ）及び（ｂ）のケルビン接続構造は、それぞれ図９及び図１３のケルビン接続構造と同じである。図１４に示すように、ケルビン接続構造が形成されたチップコーナー部において、半導体チップ２のチップ中心から見て、バンプ用以外のパッド１２またはＩ／Ｏセル１３の外周部を通るよう形成された配線１６ａは、シールリング１８よりも内周部に位置することが好ましい。別の言い方をすると、配線１６ａは、バンプ用以外のパッド１２またはＩ／Ｏセル１３とシールリング１８の間を通過するように位置することが好ましい。このようにすれば、ウェハダイシング時に生じ得るダイシング断面のクラックや欠け起因の外界影響からケルビン接続構造を構成する配線１６を保護できる。その結果、特定のダミーバンプ（例えば、ダミーバンプ５２ａまたはダミーバンプ５２ｄ）のバンプ頂部から電極パッド間の抵抗値計測を確実に実施できる。   FIG. 14 shows an example in which a seal ring 18 is provided near the outer edge of the semiconductor chip 2. 14 (a) and 14 (b) are the same as the Kelvin connection structures of FIGS. 9 and 13, respectively. As shown in FIG. 14, the chip corner portion where the Kelvin connection structure is formed is formed so as to pass through the outer periphery of the pad 12 other than the bump 12 or the I / O cell 13 when viewed from the chip center of the semiconductor chip 2. It is preferable that the wiring 16a is located in the inner peripheral part rather than the seal ring 18. In other words, the wiring 16a is preferably positioned so as to pass between the pad 12 or the I / O cell 13 other than the bump and the seal ring 18. In this way, it is possible to protect the wiring 16 constituting the Kelvin connection structure from the influence of the outside world caused by cracks and chips in the dicing section that may occur during wafer dicing. As a result, it is possible to reliably measure the resistance value between the electrode pads from the top of a specific dummy bump (for example, dummy bump 52a or dummy bump 52d).

なお、ケルビン接続構造が形成されたチップコーナー部においては、ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つことが好ましい。ケルビン接続構造を用いて、対象となるバンプにおける電極パッドとバンプ頂部間の抵抗値を測定する際、電圧プローブと電流プローブを所定バンプ上に直接接触させることが一般的である。ケルビン接続構造を構成する配線１６ａ、１６ｂの少なくとも１つが、ケルビン接続構造以外の配線に比べて大きな幅を持つよう形成すれば、ケルビン接続構造及びこれを構成するバンプの存在箇所を容易に視認できる。   In the chip corner portion where the Kelvin connection structure is formed, it is preferable that at least one of the wirings 16a and 16b constituting the Kelvin connection structure has a larger width than wirings other than the Kelvin connection structure. When measuring a resistance value between an electrode pad and a bump top portion of a target bump using a Kelvin connection structure, it is common to directly contact a voltage probe and a current probe on a predetermined bump. If at least one of the wirings 16a and 16b constituting the Kelvin connection structure is formed to have a larger width than the wirings other than the Kelvin connection structure, the existence location of the Kelvin connection structure and the bumps constituting the Kelvin connection structure can be easily visually confirmed. .

また、こうしたケルビン接続構造の視認性を更に上げる方法の一例を、図１５に示す。図１５に示すように、ケルビン接続構造が形成されたチップコーナー部において、ケルビン接続構造を構成する配線１６ａの一部又は全部の上層に保護膜を形成しない、保護膜開口部１９を有する。そして、この保護膜開口部１９からケルビン接続構造の配線１６ａの露出部分２０が確認できるようにしている。   An example of a method for further improving the visibility of such a Kelvin connection structure is shown in FIG. As shown in FIG. 15, the chip corner portion in which the Kelvin connection structure is formed has a protective film opening 19 that does not form a protective film on a part or all of the wiring 16a constituting the Kelvin connection structure. The exposed portion 20 of the wiring 16a having the Kelvin connection structure can be confirmed from the opening 19 of the protective film.

ところで、高密度実装を実現するために、半導体チップ２は図１に示すようなフリップチップ実装されていることが好ましい。上述したように、本実施形態のバンプ配置によれば、チップコーナー部の半導体チップ２と実装基板３との接合強度を高めると共に、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良リスクを低減することができる。このような構成では、半導体チップ内部の層間絶縁膜を構成する絶縁膜として、低誘電率膜（ｌｏｗ−ｋ膜）又は低誘電率膜よりも更に誘電率が低い超低誘電率膜（Ｅｘｔｒｅｍｅｌｙ ｌｏｗ−ｋ（ＥＬＫ）膜）を積極的に用いることも可能となる。すなわち、これらの材料は、ＬＳＩの高速化及び低消費電力化を実現する一方で、層間絶縁膜としては機械的に脆弱であるという課題があるが、本実施形態を適用すれば、この課題を解決できる。ここで、低誘電率膜とは、シリコン酸化膜（比誘電率が３．５〜４．０程度）に比べて低誘電率の膜であり、比誘電率が２．７〜３．０程度のものである（例えば、ＳｉＯＦ膜）。また、超低誘電率膜は更に誘電率が低い膜であって、比誘電率が２．７程度以下ものである（例えば、ＳｉＣＯＨ膜）。ただし、これらの数値はあくまで一例であり、これらには限定されるものではない。   Incidentally, in order to realize high-density mounting, the semiconductor chip 2 is preferably flip-chip mounted as shown in FIG. As described above, according to the bump arrangement of this embodiment, the bonding strength between the semiconductor chip 2 in the chip corner portion and the mounting substrate 3 is increased, and even if damage occurs in the bonding portion in the chip corner portion, the semiconductor The risk of malfunction of the device can be reduced. In such a configuration, a low dielectric constant film (low-k film) or an ultra low dielectric constant film (Extremely low dielectric film) having a dielectric constant lower than that of the low dielectric constant film is used as an insulating film constituting an interlayer insulating film inside the semiconductor chip. -K (ELK) film) can also be used positively. That is, while these materials achieve high speed and low power consumption of LSI, there is a problem that the interlayer insulating film is mechanically fragile. Solvable. Here, the low dielectric constant film is a film having a low dielectric constant as compared with a silicon oxide film (relative dielectric constant is about 3.5 to 4.0), and the relative dielectric constant is about 2.7 to 3.0. (For example, SiOF film). The ultra-low dielectric constant film is a film having a lower dielectric constant and a relative dielectric constant of about 2.7 or less (for example, a SiCOH film). However, these numerical values are merely examples, and are not limited to these.

なお、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減する方法を図１６に示す。図１６は、本実施形態に係る半導体装置の他の例を示す図であり、図１６（ａ）は概略斜視図、図１６（ｂ）は、図１６（ａ）のＸ２−Ｘ２線の概略断面図である。図１６に示すように、フリップチップ実装を用いた半導体装置１は、半導体チップ２の上面に放熱板２１を搭載してもよい。これにより、半導体チップ２を効率的に放熱するとこができるとともに、半導体装置１全体の反りを低減し、接続信頼性低下のリスクを効果的に低減できる。更に、フリップチップ実装を用いた半導体装置１が他の実装基板に実装された場合の接続信頼性を高めるための方法を図１７に示す。図１７は、本実施形態に係る半導体装置の他の例を示す図であり、図１７（ａ）は概略斜視図、図１７（ｂ）は、図１７（ａ）のＸ３−Ｘ３線の概略断面図である。図１７に示すように、放熱板２１は、放熱板２１の搭載面から平面視した際、放熱板２１と実装基板３の接着部位２２が、実装基板３の裏面に多数存在するはんだボール６の最外周列と一部重なるように形成することが好ましい。これにより、半導体装置１全体の反りを更に低減し、半導体チップ２と実装基板３との間の電気的な接続信頼性低下のリスクを更に低減できる。また、半導体装置１が他の実装基板に実装された場合の接続信頼性を高めることができる。   FIG. 16 shows a method for further reducing the risk of lowering the electrical connection reliability between the semiconductor chip 2 and the mounting substrate 3. 16A and 16B are diagrams illustrating another example of the semiconductor device according to the present embodiment, in which FIG. 16A is a schematic perspective view, and FIG. 16B is a schematic view taken along line X2-X2 in FIG. It is sectional drawing. As shown in FIG. 16, the semiconductor device 1 using flip chip mounting may have a heat sink 21 mounted on the upper surface of the semiconductor chip 2. As a result, the semiconductor chip 2 can be efficiently radiated, the warpage of the entire semiconductor device 1 can be reduced, and the risk of connection reliability degradation can be effectively reduced. Further, FIG. 17 shows a method for improving connection reliability when the semiconductor device 1 using flip chip mounting is mounted on another mounting substrate. FIG. 17 is a diagram illustrating another example of the semiconductor device according to the present embodiment, in which FIG. 17A is a schematic perspective view, and FIG. 17B is a schematic view taken along line X3-X3 in FIG. It is sectional drawing. As shown in FIG. 17, when the heat sink 21 is viewed in plan from the mounting surface of the heat sink 21, the bonding portions 22 of the heat sink 21 and the mounting substrate 3 have a large number of solder balls 6 existing on the back surface of the mounting substrate 3. It is preferably formed so as to partially overlap the outermost circumferential row. Thereby, the warp of the entire semiconductor device 1 can be further reduced, and the risk of a decrease in electrical connection reliability between the semiconductor chip 2 and the mounting substrate 3 can be further reduced. In addition, connection reliability when the semiconductor device 1 is mounted on another mounting substrate can be improved.

以上説明したように、本発明によれば、フリップチップ実装に用いられる半導体装置において、熱サイクルなどによる応力が最も集中するチップコーナー部で、半導体チップと実装基板との接合強度を高めることができる。また、仮にチップコーナー部の接合部に損傷が発生したとしても、半導体装置の機能不良のリスクを低減できる。さらに、チップコーナー部において半導体チップと実装基板との電気接続性を前工程で確認でき、信頼性の高い半導体装置を提供できる。   As described above, according to the present invention, in the semiconductor device used for flip chip mounting, the bonding strength between the semiconductor chip and the mounting substrate can be increased at the chip corner portion where the stress due to the thermal cycle is most concentrated. . Moreover, even if damage occurs at the joint portion of the chip corner portion, the risk of malfunction of the semiconductor device can be reduced. Further, the electrical connectivity between the semiconductor chip and the mounting substrate can be confirmed in the previous process at the chip corner portion, and a highly reliable semiconductor device can be provided.

本発明によれば、半導体チップと実装基板間の電気的な接続信頼性を高めることができるので、例えば、半導体チップがアンダーフィルを介在させて実装基板とフリップチップ実装された、半導体装置に好適である。   According to the present invention, since the electrical connection reliability between the semiconductor chip and the mounting substrate can be improved, for example, the semiconductor chip is suitable for a semiconductor device flip-chip mounted on the mounting substrate with an underfill interposed therebetween. It is.

１ 半導体装置
２ 半導体チップ
３ 実装基板
４ アンダーフィル
５ バンプ
６ はんだボール
７ 第２保護膜
８ アンダーバリアメタル
９ 第１保護膜
１０ 電極パッド
１１ Ｓｉ基板
１２ 検査用の周辺パッド
１３ Ｉ／Ｏセル
１５ 銅配線層（電極パッドの下地層）
１６，１６ａ，１６ｂ，１７ 配線
１８ シールリング
１９ 保護膜開口部
２０ ケルビン接続構造の配線の露出部分
２１ 放熱板
２２ 接着部位
５１，５１ｂ，５１ｃ，５１ｄ 回路接続用バンプ
５２ ダミーバンプ
５２ａ 第１ダミーバンプ
５２ｂ 第２ダミーバンプ
５２ｃ 第３ダミーバンプ
５２ｄ 第４ダミーバンプ DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor chip 3 Mounting board 4 Underfill 5 Bump 6 Solder ball 7 Second protective film 8 Under barrier metal 9 First protective film 10 Electrode pad 11 Si substrate 12 Peripheral pad for inspection 13 I / O cell 15 Copper Wiring layer (underlayer of electrode pad)
16, 16a, 16b, 17 Wiring 18 Seal ring 19 Protective film opening 20 Exposed portion of wiring of Kelvin connection structure 21 Heat sink 22 Bonding part 51, 51b, 51c, 51d Circuit connection bump 52 Dummy bump 52a First dummy bump 52b First 2 dummy bump 52c 3rd dummy bump 52d 4th dummy bump

Claims (18)

半導体チップと、
前記半導体チップの主面に配置された複数の電極パッドと、
前記複数の電極パッドの上に配置された複数のバンプと、を有し、
前記半導体チップのコーナー部において、第１のバンプと第２のバンプとが、第１のピッチで、隣接して配置され、
前記半導体チップの中心部において、第３のバンプと第４のバンプとが、第２のピッチで、隣接して配置され、
前記第１のピッチは、前記第２のピッチよりも狭いことを特徴とする半導体装置。 A semiconductor chip;
A plurality of electrode pads disposed on the main surface of the semiconductor chip;
A plurality of bumps disposed on the plurality of electrode pads,
In the corner portion of the semiconductor chip, the first bump and the second bump are arranged adjacent to each other at a first pitch,
In the central part of the semiconductor chip, the third bump and the fourth bump are arranged adjacent to each other at the second pitch,
The semiconductor device, wherein the first pitch is narrower than the second pitch. 前記第１のバンプ及び前記第２のバンプは、ダミーバンプであることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first bump and the second bump are dummy bumps. 前記第１のバンプと前記第２のバンプは、配線により接続していることを特徴とする請求項１又は２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first bump and the second bump are connected by wiring. 前記電極パッドの外側には、バンプが接続されていない周辺パッドが配置されており、
前記配線は、平面視において、前記周辺パッドの外側を通過するように配置されていることを特徴とする請求項３に記載の半導体装置。 On the outside of the electrode pad, a peripheral pad to which no bump is connected is disposed,
The semiconductor device according to claim 3, wherein the wiring is disposed so as to pass outside the peripheral pad in plan view. 前記電極パッドの外側には、Ｉ／Ｏセルが配置されており、
前記配線は、平面視において、前記Ｉ／Ｏセルの外側を通過するように配置されていることを特徴とする請求項３又は４に記載の半導体装置。 An I / O cell is disposed outside the electrode pad,
The semiconductor device according to claim 3, wherein the wiring is disposed so as to pass outside the I / O cell in a plan view. 前記半導体チップの外周部には、シールリングが配置されており、
前記配線は、平面視において、前記周辺パッドと前記シールリングの間を通過するように配置されていることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。 A seal ring is disposed on the outer periphery of the semiconductor chip,
The semiconductor device according to claim 3, wherein the wiring is disposed so as to pass between the peripheral pad and the seal ring in a plan view. 前記配線は、前記電極パッドよりも低い位置に配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 3, wherein the wiring is arranged at a position lower than the electrode pad. 前記配線は、前記電極パッドと同じ高さに配置されていることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 3, wherein the wiring is arranged at the same height as the electrode pad. 前記配線は、第１の配線であり、
前記半導体チップの内側には、第２の配線が形成されており、
前記第１の配線は、前記第２の配線よりも太い部分を有することを特徴とする請求項３〜８のいずれか１項に記載の半導体装置。 The wiring is a first wiring;
A second wiring is formed inside the semiconductor chip,
The semiconductor device according to claim 3, wherein the first wiring has a portion thicker than the second wiring. 前記第１の配線における太い部分は、平面視において、少なくとも前記周辺パッドよりも内側に配置されていることを特徴とする請求項９に記載の半導体装置。 The semiconductor device according to claim 9, wherein the thick part in the first wiring is disposed at least inside the peripheral pad in a plan view. 前記配線の少なくとも一部の上層は、前記半導体チップの主面から露出していることを特徴とする請求項３〜１０のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 3, wherein an upper layer of at least a part of the wiring is exposed from a main surface of the semiconductor chip. 前記第１のバンプに隣接する第５のバンプを有し、
前記第１のバンプと前記第５のバンプとは前記配線とは別の配線により接続しており、
前記第１のバンプはダミーバンプであり、
前記第５のバンプは前記半導体チップ内の集積回路と電気的に接続する回路接続バンプであることを特徴とする請求項３〜１１のいずれか１項に記載の半導体装置。 Having a fifth bump adjacent to the first bump;
The first bump and the fifth bump are connected by a wiring different from the wiring,
The first bump is a dummy bump;
The semiconductor device according to claim 3, wherein the fifth bump is a circuit connection bump that is electrically connected to an integrated circuit in the semiconductor chip. 前記第１のバンプ、前記第２のバンプ、前記第３のバンプ、前記第４のバンプの高さが同一であり、かつ、構成する材料が同一であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。 The heights of the first bump, the second bump, the third bump, and the fourth bump are the same, and the constituent materials are the same. The semiconductor device according to any one of the above. 前記第１のピッチは最小ピッチであることを特徴とする請求項１〜１３のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first pitch is a minimum pitch. 前記半導体チップ内の層間絶縁膜を構成する絶縁膜として、
低誘電率膜または低誘電率膜よりもさらに誘電率が低い超低誘電率膜が用いられていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。 As an insulating film constituting an interlayer insulating film in the semiconductor chip,
15. The semiconductor device according to claim 1, wherein a low dielectric constant film or an ultra-low dielectric constant film having a lower dielectric constant than that of the low dielectric constant film is used. 前記半導体チップの主面が実装基板の主面に向かうように実装されていることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the semiconductor device is mounted such that a main surface of the semiconductor chip faces a main surface of the mounting substrate. 前記半導体チップの裏面に接着し、
前記実装基板にも接着するような放熱部を有することを特徴とする請求項１６に記載の半導体装置。 Adhering to the back surface of the semiconductor chip,
The semiconductor device according to claim 16, further comprising a heat radiating part that adheres to the mounting substrate. 前記放熱部と前記実装基板の接着部位が、
平面視において、前記実装基板の裏面に多数存在するバンプの最外周列と一部重なることを特徴とする請求項１７に記載の半導体装置。 The adhesion part of the heat dissipation part and the mounting substrate is
18. The semiconductor device according to claim 17, wherein the semiconductor device partially overlaps with an outermost circumferential row of bumps existing on a back surface of the mounting substrate in a plan view.
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