JP2013033402A - 情報更生装置、メモリ制御システム、情報更生方法およびコンピュータプログラム - Google Patents
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Abstract
【解決手段】 更生部2を備える。当該更生部2は、メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリにおける予め定められたメモリ領域毎に計数する機能を備えている。また、更生部2は、その誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする機能を備えている。
【選択図】 図1
Description
メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリにおける予め定められたメモリ領域毎に計数し、当該誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする更生部を有する。
情報と、当該情報に対応するバックアップ情報とを格納するメモリと、
当該メモリから読み出した情報にビット誤りがあった場合に当該ビット誤りを訂正する誤り訂正部と、
本発明の情報更生装置と
を備える。
メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリに予め定められたメモリ領域毎に計数し、
前記誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする。
メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリに予め定められたメモリ領域毎に計数する処理と、
前記誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする処理と
をコンピュータに実行させる。
以下に、本発明に係る第1実施形態を説明する。図1(a)は、本発明に係る第1実施形態の情報更生装置の構成を簡略的に示すブロック図である。第1実施形態の情報更生装置1は、更生部2を有している。
以下に、本発明に係る第2実施形態を説明する。
以下に、本発明に係る第3実施形態を説明する。なお、この第3実施形態の説明において、第2実施形態における構成部分と同様な構成部分には同一符号を付し、その共通部分の重複説明は省略する。
以下に、本発明に係る第4実施形態を説明する。なお、この第4実施形態の説明において、第2や第3の実施形態における構成部分と同様な構成部分には同一符号を付し、その共通部分の重複説明は省略する。
なお、本発明は第1〜第4の実施形態に限定されずに様々な実施の形態を採り得る。例えば、第2〜第4の実施形態では、更生部22は、更生対象ブロックに、更生処理が必要であることを示すフラグを設定(付与)している。これに対し、更生部22は、メモリ14の構成によっては、更生対象ブロックに更生対象フラグを設定しなくてもよい。この場合には、更生部22は、例えば、前述した更生処理用情報に含まれているアドレス情報に基づいて更生対象ブロックを検索する。
2,22 更生部
4,10 メモリ制御システム
5,14 メモリ
6,17 誤り訂正部
11 制御装置
26 電源断防止部
Claims (9)
- メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリにおける予め定められたメモリ領域毎に計数し、当該誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする更生部を有する情報更生装置。
- 前記更生部は、前記メモリが搭載されている装置が予め定められた稼働状態である場合に、前記バックアップ情報の上書きを行う請求項1記載の情報更生装置。
- 前記更生部がバックアップ情報の上書きを行っている期間中に電源が遮断されることを阻止する電源断防止部がさらに設けられている請求項1又は請求項2記載の情報更生装置。
- 前記更生部は、前記誤りビット数が前記閾値よりも大である更生限界ビット数よりも大きい前記メモリ領域においては、そのメモリ領域の情報に代えて、当該メモリ領域に対応する前記バックアップ情報を、指定されている提供先に送信する請求項1又は請求項2又は請求項3記載の情報更生装置。
- 前記メモリはフラッシュメモリであり、
前記更生部は、前記メモリの前記メモリ領域であるブロック毎に、前記ブロックを複数に区分した区分領域であるページのそれぞれに前記ビット誤りが有るか否かを監視し、前記ビット誤りの有るページの数が予め定められた第1設定値以上である前記ブロックに対しては、当該ブロックに対応する前記バックアップ情報を上書きする請求項1乃至請求項4の何れか一つに記載の情報更生装置。 - 前記更生部は、前記メモリにおける前記ビット誤りの有るページの数が予め定められた第2設定値以上である場合には、前記メモリに格納されている前記情報全体を前記バックアップ情報に書き換える請求項5記載の情報更生装置。
- 情報と、当該情報に対応するバックアップ情報とを格納するメモリと、
当該メモリから読み出した情報にビット誤りがあった場合に当該ビット誤りを訂正する誤り訂正部と、
請求項1乃至請求項6の何れか一つに記載の情報更生装置と
を備えるメモリ制御システム。 - メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリに予め定められたメモリ領域毎に計数し、
前記誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする情報更生方法。 - メモリから読み出された情報に含まれるビット誤りの数を誤りビット数として前記メモリに予め定められたメモリ領域毎に計数する処理と、
前記誤りビット数が予め定められた閾値以上である前記メモリ領域には、当該メモリ領域とは別のメモリ領域に事前に書き込まれていたバックアップ情報を上書きする処理と
をコンピュータに実行させるコンピュータプログラム。
Priority Applications (1)
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JP2011169432A JP5770557B2 (ja) | 2011-08-02 | 2011-08-02 | 情報更生装置、メモリ制御システム、情報更生方法およびコンピュータプログラム |
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JP5770557B2 JP5770557B2 (ja) | 2015-08-26 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017045405A (ja) * | 2015-08-28 | 2017-03-02 | 株式会社東芝 | メモリシステム |
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-
2011
- 2011-08-02 JP JP2011169432A patent/JP5770557B2/ja active Active
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