JP2013005014A - 光受信回路 - Google Patents

光受信回路 Download PDF

Info

Publication number
JP2013005014A
JP2013005014A JP2011131080A JP2011131080A JP2013005014A JP 2013005014 A JP2013005014 A JP 2013005014A JP 2011131080 A JP2011131080 A JP 2011131080A JP 2011131080 A JP2011131080 A JP 2011131080A JP 2013005014 A JP2013005014 A JP 2013005014A
Authority
JP
Japan
Prior art keywords
submount
chip
pad
tia
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011131080A
Other languages
English (en)
Other versions
JP5296838B2 (ja
Inventor
Shunei Yoshimatsu
俊英 吉松
Satoshi Kodama
聡 児玉
Yoshifumi Muramoto
好史 村本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2011131080A priority Critical patent/JP5296838B2/ja
Publication of JP2013005014A publication Critical patent/JP2013005014A/ja
Application granted granted Critical
Publication of JP5296838B2 publication Critical patent/JP5296838B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H01L2224/49052—Different loop heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Light Receiving Elements (AREA)
  • Optical Communication System (AREA)

Abstract

【課題】光受信回路において、チップ実装に要する工程を削減しつつ、良好な周波数特性を得る。
【解決手段】受光素子１１と接続されるＴＩＡチップ２０の上面に形成されたグランドバッド２４を、ボンディングワイヤ５４を介して、ＰＤサブマウント１０の上面に形成されてグランド電位と接続されているグランドバッド１４と接続する。
【選択図】図１

Description

本発明は、光通信技術に関し、特に高速な光信号を電気信号に変換する光受信回路の実装技術に関する。
光伝送システムに求められる伝送速度は年々増加しており、高速な光信号を電気信号に変換する光受信回路をより広帯域かつ安定に動作させると同時に、多チャンネルの光信号を一つの光受信回路で一括して電気信号に変換する技術に対する要求が高まっている。
光受信回路は、光信号を電気信号に変換する受光素子と、入力電流を増幅して電圧に変換した電気信号を出力するトランスインピーダンスアンプ（ＴＩＡ）などからなる。高速光通信用の受光素子にはフォトダイオード（ＰＤ）を用いるのが一般的であるが、複数のＰＤを一つのチップに集積化することにより、一つのＰＤチップで多チャンネルの光信号を電気信号に変換することが出来る。また、複数の入出力信号端子を備えるＴＩＡを用いることにより、一つのＴＩＡチップで多チャンネルの入力電流を増幅して電圧に変換した電気信号を出力することが出来る（例えば、非特許文献１など参照）。
図５は、従来の光受信回路の実装例を示す平面図である。図６は、従来の光受信回路の実装例を示す断面図である。ここでは、多チャンネルの光信号を入力して多チャンネルの電気信号を出力する光受信回路に用いられるＰＤの実装形態が示されている。図５，図６において、ＰＤチップ１１を搭載したＰＤサブマウント１０、ＴＩＡチップ２０、および複数のチップコンデンサ３０が、それぞれキャリア４０上にマウントされている。
ＰＤチップ１１は、アレイ化した４つのＰＤ素子を備えており、４チャンネルの光信号を電気信号に変換する。ＰＤサブマウント１０は、ＰＤチップ１１をダイボンディングにより搭載するための部品であり、電気信号を外部に出力するためのシグナルパッド１２，１３を備えている。
ＴＩＡチップ２０は、４系統の増幅回路を備え、電源・制御・モニタを行うための電源・制御・モニタパッド２１、電気信号を外部から入力するためのシグナルパッド２２、電気信号を外部に出力するためのシグナルパッド２３、およびグランドパッド２４を備えている。
チップコンデンサ３０は、交流成分と直流成分を分離し、直流電圧を外部からＰＤに印加するために用いられる部品である。
ボンディングワイヤ５２は、ＰＤサブマウント１０のシグナルパッド１２とＴＩＡ２０のシグナルパッド２２との間の電気的接続に用いられる。
ボンディングワイヤ５３は、ＰＤサブマウント１０のシグナルパッド１３とチップコンデンサ３０との間の電気的接続に用いられる。
ボンディングワイヤ５５は、ＴＩＡ２０のグランドパッド２４とキャリア４０のグランド電位との間の電気的接続に用いられる。
図５および図６に示すように、ＴＩＡチップ２０上の複数のシグナルパッド２２の間にグランドパッド２４が挟まれている場合、ボンディングワイヤ５５を用いてグランドパッド２４をキャリア４０のグランド電位と接続するためには、ＰＤサブマウント１０とＴＩＡチップ２０の間に隙間５０を設ける必要があり、この隙間５０は、ワイヤボンディング装置のキャピラリツールと干渉しない程度に十分広くする必要がある。そのため、ＰＤサブマウント１０とＴＩＡチップ２０のシグナルパッド２２とを接続するボンディングワイヤ５２は、隙間５０の広さよりも長くなる。
MAKIUCHI M. ; NORIMATSU M. ; SAKURAI C. ; KONDO K. ; YAMAMOTO N. ; YANO M., "Flip-chip planar GaInAs/InP p-i-n photodiodes : fabrication and characteristics", Journal of lightwave technology, vol. 13, no. 11, pp. noveember 1995.
しかしながら、このような従来技術を用いて光受信回路を構成した場合、上述のようにＰＤサブマウント１０のシグナルパッド１２とＴＩＡ２０のシグナルパッド２２とを接続するボンディングワイヤ５２が長くなるという問題があった。そのため、ボンディングワイヤ５２で生じるワイヤインダクタンスが大きくなり、周波数特性に悪影響を与えるという課題があった。
また、ワイヤ長に依存してインダクタンス量が変化し、インダクタンス量によって周波数特性が変化する。したがって、安定した周波数特性を得るためには、ＰＤサブマウント１０とＴＩＡチップ２０と間の隙間５０を、実装時に正確に制御しなければならず、チップ実装に要する工程が増大するという課題があった。
本発明はこのような課題を解決するためのものであり、チップ実装に要する工程を削減しつつ、良好な周波数特性が得られる光受信回路の実装技術を提供することを目的としている。
このような目的を達成するために、本発明にかかる光受信回路は、受光素子を搭載するサブマウントと、このサブマウントに隣接配置されて受光素子で得られた電気信号を増幅出力するトランスインピーダンスアンプを有するＴＩＡチップとを備え、ＴＩＡチップの上面に形成されたグランドバッドを、ボンディングワイヤを介して、サブマウントの上面に形成されてグランド電位と接続されているグランドバッドと接続するようにしたものである。
この際、サブマウントおよびＴＩＡチップを隣接して搭載するキャリアをさらに備え、サブマウントに、ＴＩＡチップと隣接する側面の一部または全部をメタライズして形成した側面メタライズと、当該サブマウントの底面の一部または全部をメタライズして形成した底面メタライズとを設け、サブマウントのグランドバッドを、側面メタライズおよび底面メタライズを通じて、キャリアのグランド電位に接続するようにしてもよい。
また、サブマウントおよびＴＩＡチップを隣接して搭載するキャリアをさらに備え、サブマウントに、ＴＩＡチップと隣接する側面に形成した側面スルーホールと、当該サブマウントの底面の一部または全部をメタライズして形成した底面メタライズとを設け、サブマウントのグランドバッドを、側面スルーホールおよび底面メタライズを介して、キャリアのグランド電位に接続するようにしてもよい。
本発明によれば、ＰＤサブマウントとＴＩＡチップの間の隙間が不要になる。このため、ＰＤサブマウントのシグナルパッドとＴＩＡチップのシグナルパッドを接続するボンディングワイヤの長さを短くすることが可能となる。したがって、ボンディングワイヤで生じるワイヤインダクタンスの量を低減することができ、結果として、広帯域の受光回路を実現することが可能になる。また、ＰＤサブマウントとＴＩＡチップの間の隙間の調整が不要になることから、チップ実装に要する工程を削減しつつ、良好な周波数特性を得ることが可能になる。
第１の実施の形態にかかる光受信回路の実装例を示す平面図である。 第１の実施の形態にかかる光受信回路の実装例を示す断面図である。 第１の実施の形態にかかるＰＤサブマウントの構造例である。 第２の実施の形態にかかるＰＤサブマウントの構造例である。 従来の光受信回路の実装例を示す平面図である。 従来の光受信回路の実装例を示す断面図である。
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１および図２を参照して、本発明の第１の実施の形態にかかる光受信回路１００について説明する。図１は、第１の実施の形態にかかる光受信回路の実装例を示す平面図である。図２は、第１の実施の形態にかかる光受信回路の実装例を示す断面図である。
この光受信回路１００は、多チャンネルの光信号を入力して多チャンネルの電気信号を出力する光受信回路であり、入力電流を増幅して電圧に変換した電気信号を出力するトランスインピーダンスアンプ（ＴＩＡ）などから構成されている。高速光通信用の受光素子にはフォトダイオード（ＰＤ）を用いるのが一般的であるが、複数のＰＤを一つのチップに集積化することにより、一つのＰＤチップで多チャンネルの光信号を電気信号に変換することが出来る。また、複数の入出力信号端子を備えるＴＩＡを用いることにより、一つのＴＩＡチップで多チャンネルの入力電流を増幅して電圧に変換した電気信号を出力することが出来る。
図１および図２に示すように、この実装例では、ＰＤチップ１１を搭載したＰＤサブマウント１０、ＴＩＡチップ２０、および複数のチップコンデンサ３０が、それぞれキャリア４０上にマウントされている。
ＰＤチップ１１は、アレイ化した、例えば４つのＰＤ素子を備えており、４チャンネルの光信号を電気信号に変換する。ＰＤサブマウント１０は、ＰＤチップ１１をダイボンディングにより搭載するための部品である。本実施の形態では、ＰＤサブマウント１０のパッドとして、電気信号を外部に出力するためのシグナルパッド１２，１３に加えて、ＴＩＡチップ２０に形成されたグランドパッド２４のうち、ＰＤサブマウント１０と隣接するグランドパッド２４と対向する位置に、キャリア４０のグランド電位と接続されているグランドパッド１４が追加されている。
ＴＩＡチップ２０は、例えば４系統の増幅回路を備え、上面周部に、電源・制御・モニタを行うための電源・制御・モニタパッド２１、電気信号を外部から入力するためのシグナルパッド２２、電気信号を外部に出力するためのシグナルパッド２３、およびグランドパッド２４を備えている。
チップコンデンサ３０は、交流成分と直流成分を分離し、直流電圧を外部からＰＤに印加するために用いられる部品である。
ボンディングワイヤ５２は、ＰＤサブマウント１０のシグナルパッド１２とＴＩＡ２０のシグナルパッド２２との間の電気的接続に用いられる。
ボンディングワイヤ５３は、ＰＤサブマウント１０のシグナルパッド１３とチップコンデンサ３０との間の電気的接続に用いられる。
ボンディングワイヤ５５は、ＴＩＡ２０のグランドパッド２４とキャリア４０のグランド電位との間の電気的接続に用いられる。
本実施の形態では、これらボンディングワイヤ５２，５３，５５に加えて、ＴＩＡ２０のグランドパッド２４とＰＤサブマウント１０のグランドパッド１４との間の電気的接続に用いられるボンディングワイヤ５４が追加されている。
図３は、第１の実施の形態にかかるＰＤサブマウントの構造例である。このＰＤサブマウント１０は、シグナルパッド１２、ダイボンディングパッド１２Ｄ、グランドパッド１４、側面メタライズ１０Ａ、および底面（裏面）メタライズ１０Ｂが、サブキャリア（絶縁基台）に形成されたものである。
ダイボンディングパッド１２Ｄは、ＰＤチップ１１をダイボンディングするためのパッドであり、ＰＤチップ１１から出力された電気信号は、ダイボンディングパッド１２Ｄを通じてシグナルパッド１２に出力される。ＰＤサブマウント１０のうち、出力側の側面、すなわちＴＩＡチップ２０と隣接する側面と、ＰＤサブマウント１０の底面とには、それぞれ金属メッキ処理などでメタライズすることにより、側面メタライズ１０Ａおよび底面メタライズ１０Ｂが形成されている。
グランドパッド１４は、これら側面メタライズ１０Ａおよび底面メタライズ１０Ｂを通じて、サブキャリアの底面と接するキャリア４０のグランド電位に導通することで、高周波的に安定なグランドをなしている。
［第１の実施の形態の効果］
このように、本実施の形態は、ＴＩＡチップ２０の上面に形成されたグランドバッド２４を、ボンディングワイヤ５４を介して、ＰＤサブマウント１０の上面に形成されてグランド電位と接続されているグランドバッド１４と接続するようにしたので、ＴＩＡチップ２０のグランドバッド２４を、ボンディングワイヤを介してキャリア４０のグランド電位に接続するための、ＰＤサブマウント１０とＴＩＡチップ２０の間の隙間が不要になる。
このため、ＰＤサブマウント１０のシグナルパッド１２とＴＩＡチップ２０のシグナルパッド２２を接続するボンディングワイヤ５２の長さを短くすることが可能となる。したがって、ボンディングワイヤ５２で生じるワイヤインダクタンスの量を低減することができ、結果として、広帯域の受光回路を実現することが可能になる。
また、ＰＤサブマウント１０とＴＩＡチップ２０の間の隙間の調整が不要になることから、安定した周波数特性を得ることが可能になる。
なお、本実施の形態では、４チャンネルの光信号を電気信号に変換する光受信回路を用いて説明したが、いかなるチャネル数であっても良い。
また、本実施の形態は、ＰＤサブマウント１０に、ＴＩＡチップ２０と隣接する側面の一部または全部をメタライズして形成した側面メタライズ１０Ａと、ＰＤサブマウント１０の底面の一部または全部をメタライズして形成した底面メタライズ１０Ｂとを設け、ＰＤサブマウント１０のグランドバッド２４を、側面メタライズ１０Ａおよび底面メタライズ１０Ｂを通じて、キャリア４０のグランド電位に接続するようにしたので、極めて簡素な構成で、特別な組立工程を必要とすることなく、グランドバッド２４をグランド電位に導通させることができる。
［第２の実施の形態］
次に、図４を参照して、本発明の第２の実施の形態にかかる光受信回路について説明する。図４は、第２の実施の形態にかかるＰＤサブマウントの構造例である。
第１の実施の形態では、側面メタライズ１０Ａ、および底面メタライズ１０Ｂを用いて、ＰＤサブマウント１０に形成したグランドパッド１４をグランド電位に接続する場合を例として説明した。
本実施の形態では、側面メタライズ１０Ａに代えて、側面スルーホール１０Ｃを用いることにより、ＰＤサブマウント１０に形成したグランドパッド１４をグランド電位に接続する場合について説明する。
図４に示したＰＤサブマウント１０は、シグナルパッド１２、ダイボンディングパッド１２Ｄ、グランドパッド１４、側面スルーホール１０Ｃ、および底面メタライズ１０Ｂが、サブキャリア（絶縁基台）に形成されたものである。
ダイボンディングパッド１２Ｄは、ＰＤチップ１１をダイボンディングするためのパッドであり、ＰＤチップ１１から出力された電気信号は、ダイボンディングパッド１２Ｄを通じてシグナルパッド１２に出力される。ＰＤサブマウント１０のうち、サブキャリアの出力側の側面、すなわちＴＩＡチップ２０と隣接する側面には、半円筒形状の側面スルーホール１０Ｃが形成されている。また、ＰＤサブマウント１０の底面には、金属メッキ処理などでメタライズすることにより、底面メタライズ１０Ｂが形成されている。
グランドパッド１４は、これら側面スルーホール１０Ｃおよび底面メタライズ１０Ｂを通じて、サブキャリアの底面と接するキャリア４０のグランド電位に導通することで、高周波的に安定なグランドをなしている。
［第２の実施の形態の効果］
このように、本実施の形態は、ＰＤサブマウント１０に、ＴＩＡチップ２０と隣接する側面に形成した側面スルーホール１０Ｃと、ＰＤサブマウント１０の底面の一部または全部をメタライズして形成した底面メタライズ１０Ｂとを有し、ＰＤサブマウント１０のグランドバッド２４を、側面スルーホール１０Ｃおよび底面メタライズ１０Ｂを介して、キャリア４０のグランド電位に接続するようにしたので、極めて簡素な構成で、特別な組立工程を必要とすることなく、グランドバッド２４をグランド電位に導通させることができる。
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
１００…光受信回路、１０…ＰＤサブマウント、１０Ａ…側面メタライズ、１０Ｂ…底面メタライズ、１０Ｃ…側面スルーホール、１１…ＰＤチップ、１２，１３…シグナルパッド、１４…グランドパッド、２０…ＴＩＡチップ、２１…電源・制御・モニタパッド、２２，２３…シグナルパッド、２４…グランドパッド、３０…チップコンデンサ、４０…キャリア、５２，５３，５４，５５…ボンディングワイヤ。

Claims (3)

  1. 受光素子を搭載するサブマウントと、このサブマウントに隣接配置されて前記受光素子で得られた電気信号を増幅出力するトランスインピーダンスアンプを有するＴＩＡチップとを備え、前記ＴＩＡチップの上面に形成されたグランドバッドが、ボンディングワイヤを介して、前記サブマウントの上面に形成されてグランド電位と接続されているグランドバッドと接続されていることを特徴とする光受信回路。
  2. 請求項１に記載の光受光回路において、
    前記サブマウントおよび前記ＴＩＡチップを隣接して搭載するキャリアをさらに備え、
    前記サブマウントは、前記ＴＩＡチップと隣接する側面の一部または全部をメタライズして形成した側面メタライズと、当該サブマウントの底面の一部または全部をメタライズして形成した底面メタライズとを有し、前記サブマウントの前記グランドバッドは、前記側面メタライズおよび前記底面メタライズを通じて、前記キャリアのグランド電位に接続されていることを特徴とする光受信回路。
  3. 請求項１に記載の光受光回路において、
    前記サブマウントおよび前記ＴＩＡチップを隣接して搭載するキャリアをさらに備え、
    前記サブマウントは、前記ＴＩＡチップと隣接する側面に形成した側面スルーホールと、当該サブマウントの底面の一部または全部をメタライズして形成した底面メタライズとを有し、前記サブマウントの前記グランドバッドは、前記側面スルーホールおよび前記底面メタライズを介して、前記キャリアのグランド電位に接続されていることを特徴とする光受信回路。
JP2011131080A 2011-06-13 2011-06-13 光受信回路 Active JP5296838B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011131080A JP5296838B2 (ja) 2011-06-13 2011-06-13 光受信回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011131080A JP5296838B2 (ja) 2011-06-13 2011-06-13 光受信回路

Publications (2)

Publication Number Publication Date
JP2013005014A true JP2013005014A (ja) 2013-01-07
JP5296838B2 JP5296838B2 (ja) 2013-09-25

Family

ID=47673168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011131080A Active JP5296838B2 (ja) 2011-06-13 2011-06-13 光受信回路

Country Status (1)

Country Link
JP (1) JP5296838B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104254568A (zh) * 2013-03-29 2014-12-31 松下知识产权经营株式会社 导电性高分子微粒分散体的制造方法及使用了该导电性高分子微粒分散体的电解电容器的制造方法
JP2016018799A (ja) * 2014-07-04 2016-02-01 日本電信電話株式会社 光受信回路および光受信器
JP2016058901A (ja) * 2014-09-10 2016-04-21 日本電信電話株式会社 光受信器
US9366835B2 (en) 2014-03-11 2016-06-14 Sumitomo Electric Industries, Ltd. Integrated optical semiconductor device and integrated optical semiconductor device assembly
US9696496B2 (en) 2015-11-05 2017-07-04 Sumitomo Electric Industries, Ltd. Semiconductor optical device and semiconductor assembly
JPWO2021124398A1 (ja) * 2019-12-16 2021-06-24
WO2022224308A1 (ja) * 2021-04-19 2022-10-27 日本電信電話株式会社 受光素子および光受信回路

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197952A (ja) * 2001-12-27 2003-07-11 Mitsubishi Electric Corp 光信号受信モジュール
JP2003232967A (ja) * 2002-02-13 2003-08-22 Sumitomo Electric Ind Ltd パラレル送受信モジュール
JP2003289149A (ja) * 2002-03-28 2003-10-10 Sumitomo Electric Ind Ltd 受光モジュール
JP2004128250A (ja) * 2002-10-03 2004-04-22 Toshiba Corp 光通信モジュールおよびそれに用いられる光素子キャリア
JP2008103538A (ja) * 2006-10-19 2008-05-01 Nec Electronics Corp 半導体受光モジュール
JP2011054667A (ja) * 2009-08-31 2011-03-17 Opnext Japan Inc 光受信モジュール及び光受信器
JP2012142822A (ja) * 2011-01-04 2012-07-26 Fujitsu Ltd 光受信装置および光送信装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197952A (ja) * 2001-12-27 2003-07-11 Mitsubishi Electric Corp 光信号受信モジュール
JP2003232967A (ja) * 2002-02-13 2003-08-22 Sumitomo Electric Ind Ltd パラレル送受信モジュール
JP2003289149A (ja) * 2002-03-28 2003-10-10 Sumitomo Electric Ind Ltd 受光モジュール
JP2004128250A (ja) * 2002-10-03 2004-04-22 Toshiba Corp 光通信モジュールおよびそれに用いられる光素子キャリア
JP2008103538A (ja) * 2006-10-19 2008-05-01 Nec Electronics Corp 半導体受光モジュール
JP2011054667A (ja) * 2009-08-31 2011-03-17 Opnext Japan Inc 光受信モジュール及び光受信器
JP2012142822A (ja) * 2011-01-04 2012-07-26 Fujitsu Ltd 光受信装置および光送信装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HIROYUKI FUKUYAMA 他: "「Photoreceiver Module Using an InP HEMT Transimpedance Amplifier for Over 40 Gb/s」", IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 39, no. 10, JPN6012065809, October 2004 (2004-10-01), pages 1690 - 1696, ISSN: 0002411607 *
T. FURUTA 他: "「Single-Package 2-channel Balanced Receiver Module for 43-Gbit/s DQPSK」", ECOC 2008, JPN6013026752, September 2008 (2008-09-01), ISSN: 0002548580 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104254568A (zh) * 2013-03-29 2014-12-31 松下知识产权经营株式会社 导电性高分子微粒分散体的制造方法及使用了该导电性高分子微粒分散体的电解电容器的制造方法
CN104254568B (zh) * 2013-03-29 2015-11-18 松下知识产权经营株式会社 导电性高分子微粒分散体的制造方法及使用了该导电性高分子微粒分散体的电解电容器的制造方法
US9530568B2 (en) 2013-03-29 2016-12-27 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing conductive polymer microparticle dispersion and method of manufacturing electrolytic capacitor containing the conductive polymer microparticle dispersion
US9366835B2 (en) 2014-03-11 2016-06-14 Sumitomo Electric Industries, Ltd. Integrated optical semiconductor device and integrated optical semiconductor device assembly
JP2016018799A (ja) * 2014-07-04 2016-02-01 日本電信電話株式会社 光受信回路および光受信器
JP2016058901A (ja) * 2014-09-10 2016-04-21 日本電信電話株式会社 光受信器
US9696496B2 (en) 2015-11-05 2017-07-04 Sumitomo Electric Industries, Ltd. Semiconductor optical device and semiconductor assembly
JPWO2021124398A1 (ja) * 2019-12-16 2021-06-24
WO2021124398A1 (ja) * 2019-12-16 2021-06-24 日本電信電話株式会社 光受信回路
JP7372557B2 (ja) 2019-12-16 2023-11-01 日本電信電話株式会社 光受信回路
WO2022224308A1 (ja) * 2021-04-19 2022-10-27 日本電信電話株式会社 受光素子および光受信回路

Also Published As

Publication number Publication date
JP5296838B2 (ja) 2013-09-25

Similar Documents

Publication Publication Date Title
JP5296838B2 (ja) 光受信回路
JP6247169B2 (ja) 光受信回路および光受信器
US9229183B2 (en) Multi-channel receiver optical sub assembly
KR102180382B1 (ko) 수신용 광 모듈
KR20140082031A (ko) 광수신 모듈
JP2013093345A (ja) 光モジュールおよび多層基板
KR101864460B1 (ko) 다파장 광 수신장치 및 그 방법
US10135545B2 (en) Optical receiver module and optical module
US20110215225A1 (en) Optical receiver device
JP5825917B2 (ja) 光受信モジュール
JP2017034184A (ja) 光受信モジュール
JP2007242708A (ja) 光受信サブアセンブリ
CN102801478B (zh) 光接收装置
JP6878053B2 (ja) 光受信モジュール及び光モジュール
JP2006041234A (ja) 光送信モジュールおよび光受信モジュール
JP5291144B2 (ja) 光受信回路
JP2011221281A (ja) 光電気変換モジュール用部品及び光電気変換モジュール
JP5117419B2 (ja) 並列伝送モジュール
JP7141880B2 (ja) 光受信サブアセンブリ及び光モジュール
JP6740206B2 (ja) 光受信器
WO2021124398A1 (ja) 光受信回路
WO2023112165A1 (ja) 受光素子
JP5457297B2 (ja) 多チャネル光受信器
JP2017126949A (ja) 光電変換器
JP2017073691A (ja) 光受信回路および光受信モジュール

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130611

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130613

R150 Certificate of patent or registration of utility model

Ref document number: 5296838

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350