JP2012256950A - Semiconductor device and semiconductor device manufacturing method - Google Patents
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Abstract
Description
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置に関する。 The present invention relates to a memory / logic mixed type semiconductor device in which a memory device and a logic device are formed on a semiconductor substrate.
図39〜51は、メモリ・ロジック混載型の半導体装置の、従来の製造方法を工程順に示す断面図である。従来のメモリ・ロジック混載型の半導体装置では、メモリデバイスとしては、例えばCUB(Capacitor Under Bit line)構造のメモリセルを有するDRAMが採用され、ロジックデバイスとしては、例えばDual GateサリサイドCMOSトランジスタが採用される。 39 to 51 are cross-sectional views showing a conventional manufacturing method of a mixed memory / logic semiconductor device in the order of steps. In a conventional memory / logic mixed type semiconductor device, for example, a DRAM having a memory cell of a CUB (Capacitor Under Bit line) structure is adopted as a memory device, and, for example, a Dual Gate salicide CMOS transistor is adopted as a logic device. The
まず図39に示すように、周知のLOCOS分離技術やトレンチ分離技術によって、例えばn型のシリコン基板である半導体基板1の上面内に素子分離絶縁膜2を形成する。そして、半導体基板1の上面内にp型のウェル領域3,53とn型のウェル領域54とを形成する。具体的には、メモリデバイスが形成される領域(以後、「メモリ形成領域」と呼ぶ)における半導体基板1の上面内にウェル領域53を形成し、その底部にウェル領域54を形成する。また、ロジックデバイスが形成される領域(以後、「ロジック形成領域」と呼ぶ)における半導体基板1の上面内にウェル領域3を形成する。そして、チャネル注入を行う。
First, as shown in FIG. 39, the element
次に、メモリ形成領域における半導体基板1上に、互いに所定距離を成す複数のゲート構造61を形成する。各ゲート構造61は、例えばシリコン酸化膜が採用されるゲート絶縁膜55と、例えば多結晶シリコン膜が採用されるゲート電極56と、例えばTEOS膜が採用されるシリコン酸化膜57とがこの順で積層された構造を成している。また、ロジック形成領域における半導体基板1上に、互いに所定距離を成す複数のゲート構造11を形成する。各ゲート構造11は、例えばシリコン酸化膜が採用されるゲート絶縁膜5と、例えば多結晶シリコン膜が採用されるゲート電極6と、例えばTEOS膜が採用されるシリコン酸化膜7とがこの順で積層された構造を成している。
Next, a plurality of
そして、ゲート構造11,61及び素子分離絶縁膜2をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板1の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板1の上面内に、n−型の不純物領域58aが形成されるとともに、ロジック形成領域における半導体基板1の上面内に、n−型の不純物領域8aが形成される。
Then, using the
次に図40に示すように、例えばCVD法によってシリコン窒化膜を全面に形成した後、半導体基板1の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、ゲート構造61の側面にサイドウォール60が形成されるとともに、ゲート構造11の側面にサイドウォール10が形成される。
Next, as shown in FIG. 40, for example, after a silicon nitride film is formed on the entire surface by CVD, the silicon nitride film is etched by anisotropic dry etching with a high etching rate in the depth direction of the
そして、ゲート構造11,61、素子分離絶縁膜2及びサイドウォール10,60をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板1の上面内にイオン注入する。これにより、メモリ形成領域における半導体基板1の上面内に、n+型の不純物領域58bが形成されるとともに、ロジック形成領域における半導体基板1の上面内に、n+型の不純物領域8bが形成される。
Then, impurities such as phosphorus and arsenic are ion-implanted into the upper surface of the
以上の工程により、それぞれが不純物領域58a,58bから成り、互いに所定距離を成す複数のソース・ドレイン領域59が、メモリ形成領域における半導体基板1の上面内に形成され、更に、互いに隣り合うソース・ドレイン領域59の間の半導体基板1の上面上にゲート構造61が形成される。また、それぞれが不純物領域8a,8bから成り、互いに所定距離を成す複数のソース・ドレイン領域9が、ロジック形成領域における半導体基板1の上面内に形成され、更に、隣り合うソース・ドレイン領域9の間の半導体基板1の上面上にゲート構造11が形成される。
Through the above steps, a plurality of source /
なお、以下の理由のために、不純物領域8b,58bは、不純物領域8a,58aよりも深く形成される。すなわち、後述するコバルトシリサイド膜12を半導体基板1上に形成する際に、かかるコバルトシリサイド膜12が部分的に深く形成される場合があり、コバルトシリサイド膜12とウェル領域3,53との電気的接続を避けるために、不純物領域8b,58bを、不純物領域8a,58aよりも深く形成する。このとき、不純物領域58bの濃度があまり高すぎると、チャネル方向のリーク電流が増加し、そのために、メモリデバイスの電荷保持特性(「Refresh特性」とも呼ばれる)が劣化することがある。かかる劣化を防止するために、メモリ形成領域の不純物領域58bの濃度を、ロジック形成領域の不純物領域8bよりも低めに設定する。
The
次に図41に示すように、例えばフッ酸を用いてゲート構造61のシリコン酸化膜57と、ゲート構造11のシリコン酸化膜7を除去する。
Next, as shown in FIG. 41, the
次に、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、図42に示すように、半導体基板1の上面が部分的にシリサイド化されて、ソース・ドレイン領域9,59上にコバルトシリサイド膜12が形成される。同時に、ゲート電極6,56の上面がシリサイド化されて、コバルトシリサイド膜12が形成される。その結果、コバルトシリサイド膜12をゲート電極6上に有するゲート構造11と、コバルトシリサイド膜12をゲート電極56上に有するゲート構造61が形成される。その後、未反応のコバルト膜を除去する。
Next, a cobalt film is formed on the entire surface by, eg, sputtering. Then, for example, by performing a heat treatment using a lamp annealing apparatus, cobalt is reacted with silicon in contact therewith. As a result, as shown in FIG. 42, the upper surface of the
次に図43に示すように、ストッパ膜13及び層間絶縁膜14から成る絶縁層19を、ゲート構造11,61を覆って半導体基板1上に形成する。具体的には、ストッパ膜13を全面に形成し、その後、層間絶縁膜14をストッパ膜13上に形成する。そして、CMP法等により層間絶縁膜14の平坦化を行う。これにより、上面が平坦な絶縁層19が半導体基板1上に形成される。なお、ストッパ膜13には例えばシリコン窒化膜が採用され、層間絶縁膜14には例えばBPTEOS膜が採用される。
Next, as shown in FIG. 43, an
次に図44に示すように、コンタクトプラグ16,66を、絶縁層19内に形成する。コンタクトプラグ16は、コバルトシリサイド膜12を介して、ロジック形成領域における半導体基板1と電気的に接続しており、かつ上面が絶縁層19の層間絶縁膜14から露出している。また、コンタクトプラグ66は、コバルトシリサイド膜12を介して、メモリ形成領域における半導体基板1と電気的に接続しており、かつ上面が絶縁層19の層間絶縁膜14から露出している。以下にコンタクトプラグ16,66の製造方法について具体的に説明する。
Next, as shown in FIG. 44,
まず、メモリ形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール65と、ロジック形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール15とを、絶縁層19に形成する。
First, a
コンタクトホール15,65を形成する際には、まず所定の開口パターンを有するフォトレジスト(図示せず)を、写真製版法によって絶縁層19の層間絶縁膜14上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜13をエッチングストッパとして、層間絶縁膜14をエッチングして除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜13をエッチングして除去する。このときのエッチングでは、CHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極6の側方に位置しつつ、ソース・ドレイン領域9の上方に位置するコンタクトホール15と、ゲート電極56の側方に位置しつつ、ソース・ドレイン領域59の上方に位置するコンタクトホール65とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層19に形成される。
When the
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、CMP法を用いて、絶縁層19の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール15内を充填するコンタクトプラグ16と、バリアメタル層と高融点金属層とから成り、コンタクトホール65内を充填するコンタクトプラグ66とが形成される。その結果、ソース・ドレイン領域59とコンタクトプラグ66とが電気的に接続され、ソース・ドレイン領域9とコンタクトプラグ16とが電気的に接続される。なお、図示していないが、絶縁層19内には、コバルトシリサイド膜12を介して、ゲート電極56あるいはゲート電極6と電気的に接続されるコンタクトプラグも形成される。
Next, a laminated film of a barrier metal layer made of titanium nitride or the like and a refractory metal layer made of titanium or tungsten is formed on the entire surface. Then, the stacked film on the upper surface of the
次に図45に示すように、ストッパ膜17及び層間絶縁膜18から成る絶縁層20を全面に形成する。具体的には、まず、例えばシリコン窒化膜が採用されるストッパ膜17を全面に形成する。そして、ストッパ膜17上に層間絶縁膜18を形成する。これにより、絶縁層19及びコンタクトプラグ16,66の上に、絶縁層20が設けられる。なお、層間絶縁膜18には例えばBPTEOS膜が採用される。
Next, as shown in FIG. 45, an
次に図46に示すように、複数のコンタクトプラグ66の一部、具体的には、隣り合うソース・ドレイン領域59の一方に電気的に接続されたコンタクトプラグ66を露出させる開口部69を、絶縁層20内に形成する。
Next, as shown in FIG. 46, an
開口部69を形成する際には、まず、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層20の層間絶縁膜18上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜17をエッチングストッパとして、層間絶縁膜18をエッチングして除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトレジストを除去して、露出しているストッパ膜17をエッチングして除去する。このときのエッチングでは、CHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、開口部69が絶縁層20に形成される。
When forming the
次に、露出しているコンタクトプラグ66に接触する、DRAMメモリセルのキャパシタを開口部69内に形成する。具体的には、まずルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部69をフォトレジスト(図示せず)で覆って、層間絶縁膜18の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図47に示すように、ルテニウム等の高融点金属を含むキャパシタの下部電極70が、開口部69内に形成される。なお、異方性ドライエッチングで層間絶縁膜18の上面上の金属膜を除去したが、CMP法を用いて、かかる金属膜を除去しても良い。
Next, a capacitor of a DRAM memory cell that contacts the exposed
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図48に示すように、五酸化タンタルから成るキャパシタの誘電体膜71と、ルテニウム等の高融点金属を含むキャパシタの上部電極72とが形成され、開口部69内にキャパシタが完成する。
Next, an insulating film made of tantalum pentoxide and a metal film containing a refractory metal such as ruthenium are laminated in this order, and then patterned using a photoresist. Thus, as shown in FIG. 48, the
次に図49に示すように、絶縁層23を全面に形成し、CMP法によって平坦化する。これにより、キャパシタ82を覆う絶縁層23が絶縁層20の層間絶縁膜18上に形成される。絶縁層23は、例えばTEOS膜が採用され、層間絶縁膜として機能する。
Next, as shown in FIG. 49, an insulating
次に、コンタクトホール24,74を絶縁層20,23に形成する。コンタクトホール24は、絶縁層23の上面からコンタクトプラグ16に達しており、コンタクトホール74は、絶縁層23の上面から、キャパシタと接触していないコンタクトプラグ66に達している。
Next, contact holes 24 and 74 are formed in the insulating
コンタクトホール24,74を形成する際、まず、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層23上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜17をエッチングストッパとして、絶縁層23及び層間絶縁膜18をエッチングして除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜17をエッチングして除去する。このときのエッチングでは、CHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール24,74が形成される。なお、図示していないが、絶縁層23には、その上面から上部電極72に達するコンタクトホールも、コンタクトホール24,74と同時に形成される。
When forming the contact holes 24 and 74, first, a photoresist (not shown) having a predetermined opening pattern is formed on the insulating
次に図50に示すように、バリアメタル層と高融点金属層とから成り、コンタクトホール24内を充填するコンタクトプラグ25と、バリアメタル層と高融点金属層とから成り、コンタクトホール74内を充填するコンタクトプラグ75とを形成する。具体的には、まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、CMP法を用いて、絶縁層23の上面上の積層膜を除去する。これにより、コンタクトプラグ16と電気的に接続され、上面が絶縁層23から露出するコンタクトプラグ25と、キャパシタ82と接触していないコンタクトプラグ66と電気的に接続され、上面が絶縁層23から露出するコンタクトプラグ75とが、絶縁層20,23内に形成される。
Next, as shown in FIG. 50, the
次に図51に示すように、窒化チタン層126,128で上下を挟まれたアルミ配線127をコンタクトプラグ25と電気的に接続させて絶縁層23上に形成するとともに、窒化チタン層176,178で上下を挟まれたアルミ配線177をコンタクトプラグ75と電気的に接続させて絶縁層23上に形成する。なお、アルミ配線177はDRAMメモリセルのビット線である。
Next, as shown in FIG. 51, the
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。 Through the above steps, a memory device is formed in the memory formation region, and a logic device is formed in the logic formation region.
上述の従来技術は、特許文献1に記載されている内容である。
The above-described conventional technology is the content described in
また、DRAMメモリセルを備える半導体装置に関する先行技術文献情報として特許文献2〜4がある。
Further, there are
上述のように、従来技術では、上層に設けられる配線がアルミ配線であるため、半導体装置の配線抵抗を低減することが困難であった。そのため、メモリ形成領域に設けられるメモリデバイス及びロジック形成領域に設けられるロジックデバイスの高性能化を図ることが困難であった。 As described above, in the prior art, since the wiring provided in the upper layer is an aluminum wiring, it is difficult to reduce the wiring resistance of the semiconductor device. Therefore, it is difficult to improve the performance of the memory device provided in the memory formation region and the logic device provided in the logic formation region.
そこで、本発明は上述の問題に鑑みて成されたものであり、メモリ・ロジック混載型の半導体装置の高性能化を可能にする技術を提供することを目的とする。 Accordingly, the present invention has been made in view of the above-described problems, and an object thereof is to provide a technique that enables high performance of a memory / logic mixed type semiconductor device.
この発明に係る半導体装置の製造方法は、その主表面にDRAMデバイスの形成される第1の領域とロジックデバイスの形成される第2の領域とを有する半導体基板であって、互いに離間して配置された第1及び第2の不純物領域と、この第1及び第2の不純物領域の間に挟まれた部分の上に設けられた第1のゲート構造とを前記第1の領域に有し、互いに離間して配置された第3及び第4の不純物領域と、この第3及び第4の不純物領域の間に挟まれた部分の上に設けられた第2のゲート構造とを前記第2の領域に有する半導体基板を準備する第1の工程、前記第1の工程の後、前記半導体基板の主表面に第1の絶縁層を形成する第2の工程、前記第2の工程の後、前記第1の絶縁層の上面から露出し、前記第1乃至第3の不純物領域にそれぞれ電気的に接続される、チタン又はタングステンを有する第1乃至第3のコンタクトプラグを前記第1の絶縁層内に形成する第3の工程、前記第3の工程の後、第2の絶縁層を前記第1の絶縁層の上に形成する第4の工程、第1のコンタクトプラグを露出する第1の開口部を前記第2の絶縁層に形成する第5の工程、前記第1のコンタクトプラグと電気的に接続されるキャパシタの下部電極を前記第1の開口部の側面及び底面に形成する第6の工程、誘電膜を挟んで前記下部電極と対向するキャパシタの上部電極を前記第1の開口部の内部および前記第2の絶縁層の上面の上に形成する第7の工程、前記上部電極を覆うように前記第2の絶縁層の上面の上に第3の絶縁層と前記第3の絶縁層の上に第4の絶縁層を形成する第8の工程、前記第8の工程の後、前記第2及び第3の絶縁層に、前記第2及び第3のコンタクトプラグにそれぞれ達する第4及び第5のコンタクトホールと、前記第4の絶縁層に、前記第4及び第5のコンタクトホールにそれぞれ接続される第2及び第3の開口部とを形成する第9の工程、前記第9の工程の後、前記第4のコンタクトホールと前記第2の開口部、及び前記第5のコンタクトホールと前記第3の開口部とを充填する銅材料を前記第4の絶縁層の上面の上に形成する第10の工程、および、前記第10の工程の後、前記第4の絶縁層の上面にある銅材料をCMP法により除去し、前記第4のコンタクトホールに充填された、銅材料から成る第4のコンタクトプラグと、前記第5のコンタクトホールに充填された、銅材料から成る第5のコンタクトプラグと、前記第2の開口部に充填され前記第4のコンタクトプラグと電気的に接続される第1の銅配線と、前記第3の開口部に充填され前記第5のコンタクトプラグと電気的に接続される第2の銅配線とを形成する第11の工程、を含み、前記第1の銅配線はDRAMデバイスのビット線をなす。 A method of manufacturing a semiconductor device according to the present invention is a semiconductor substrate having a first region where a DRAM device is formed and a second region where a logic device is formed on a main surface thereof, which are spaced apart from each other. The first region has the first and second impurity regions formed, and the first gate structure provided on the portion sandwiched between the first and second impurity regions, Third and fourth impurity regions spaced apart from each other and a second gate structure provided on a portion sandwiched between the third and fourth impurity regions are provided in the second A first step of preparing a semiconductor substrate having a region; a second step of forming a first insulating layer on a main surface of the semiconductor substrate after the first step; and a step after the second step. Exposed from the upper surface of the first insulating layer, and exposed to the first to third impurity regions. A third step of forming first to third contact plugs having titanium or tungsten, which are electrically connected to each other, in the first insulating layer; after the third step, a second insulation A fourth step of forming a layer on the first insulating layer; a fifth step of forming a first opening in the second insulating layer exposing the first contact plug; A sixth step of forming a lower electrode of the capacitor electrically connected to the contact plug on a side surface and a bottom surface of the first opening; and an upper electrode of the capacitor facing the lower electrode with a dielectric film interposed therebetween. A seventh step of forming the inside of one opening and the upper surface of the second insulating layer; and a third insulating layer and the upper surface of the second insulating layer so as to cover the upper electrode An eighth step of forming a fourth insulating layer on the third insulating layer; After the eighth step, the second and third insulating layers, the fourth and fifth contact holes reaching the second and third contact plugs, respectively, and the fourth insulating layer, the second A ninth step of forming second and third openings connected to the fourth and fifth contact holes, respectively, and after the ninth step, the fourth contact hole and the second opening. And a tenth step of forming a copper material filling the fifth contact hole and the third opening on the upper surface of the fourth insulating layer, and after the tenth step, The copper material on the upper surface of the fourth insulating layer is removed by CMP to fill the fourth contact hole and the fourth contact plug made of a copper material and the fifth contact hole. The fifth contact made of copper material A first copper wiring filled in the second opening and electrically connected to the fourth contact plug, and filled in the third opening and electrically connected to the fifth contact plug. Forming a second copper wiring connected to the first copper wiring, the first copper wiring forming a bit line of a DRAM device.
この発明によれば、メモリ・ロジック混載型の半導体装置を高性能化することができる。 According to the present invention, it is possible to improve the performance of a memory / logic mixed type semiconductor device.
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置の構造を示す断面図である。本実施の形態1に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばCUB構造のメモリセルを有するDRAMが採用され、ロジックデバイスとしては、例えばDual GateサリサイドCMOSトランジスタが採用される。
FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment of the present invention. The semiconductor device according to the first embodiment is a memory / logic mixed type semiconductor device. As the memory device, for example, a DRAM having a CUB structure memory cell is adopted, and as the logic device, for example, Dual Gate salicide. A CMOS transistor is employed.
図1に示すように、本実施の形態1に係る半導体装置は、半導体基板1と、半導体基板1上に設けられ、ストッパ膜13及び層間絶縁膜14から成る絶縁層19と、絶縁層19内に設けられた複数のコンタクトプラグ16,66と、絶縁層20,23,28から成る絶縁層30と、絶縁層30内に設けられた、キャパシタ82、複数のコンタクトプラグ25,75及び銅配線29,88とを備えている。
As shown in FIG. 1, the semiconductor device according to the first embodiment includes a
半導体基板1は、例えばn型のシリコン基板であって、その上面内には、素子分離絶縁膜2が設けられている。また、ロジック形成領域における半導体基板1の上面内にはp型のウェル領域3が設けられており、メモリ形成領域における半導体基板1の上面内には、p型のウェル領域53が設けられている。そして、ウェル領域53の底部にはn型のウェル領域54が設けられている。
The
ウェル領域3の上面内には、互いに所定距離を成す複数のソース・ドレイン領域9が設けられており、ウェル領域53の上面内には、互いに所定距離を成す複数のソース・ドレイン領域59が設けられている。
A plurality of source /
メモリ形成領域における半導体基板1上には、互いに所定距離を成す複数のゲート構造61が設けられており、各ゲート構造61は、例えばシリコン酸化膜が採用されるゲート絶縁膜55と、例えば多結晶シリコン膜が採用されるゲート電極56と、コバルトシリサイド膜12とがこの順で積層された構造を成している。そして、各ゲート構造61は、互いに隣り合うソース・ドレイン領域59の間の半導体基板1の上面上に設けられており、その側面にはサイドウォール60が設けられている。
On the
ロジック形成領域における半導体基板1上には、互いに所定距離を成す複数のゲート構造11が設けられており、各ゲート構造11は、例えばシリコン酸化膜が採用されるゲート絶縁膜5と、例えば多結晶シリコン膜が採用されるゲート電極6と、コバルトシリサイド膜12とがこの順で積層された構造を成している。そして、各ゲート構造11は、互いに隣り合うソース・ドレイン領域9の間の半導体基板1の上面上に設けられており、その側面にはサイドウォール10が設けられている。
On the
コバルトシリサイド膜12は、各ソース・ドレイン領域9,59上にも設けられている。コンタクトプラグ66は、その上面が絶縁層19から露出しており、メモリ形成領域における半導体基板1、具体的にはソース・ドレイン領域59と電気的に接続されている。また、コンタクトプラグ16は、その上面が絶縁層19から露出しており、ロジック形成領域における半導体基板1、具体的にはソース・ドレイン領域9と電気的に接続されている。
The
絶縁層30は、絶縁層19及びコンタクトプラグ16,66の上に設けられている。キャパシタ82は、複数のコンタクトプラグ66の一部、具体的には、隣り合うソース・ドレイン領域59の一方に電気的に接続されたコンタクトプラグ66と電気的に接続されている。
The insulating
コンタクトプラグ25はコンタクトプラグ16と電気的に接続されており、コンタクトプラグ75は、キャパシタ82と電気的に接続されていないコンタクトプラグ66と電気的に接続されている。銅配線29はバリアメタル層27を介してコンタクトプラグ25と電気的に接続されており、銅配線88はバリアメタル層87を介してコンタクトプラグ75と電気的に接続されている。また、銅配線88はDRAMメモリセルのビット線であって、キャパシタ82の上方に位置している。
The
上述のように、本実施の形態1に係る半導体装置は、メモリ形成領域及びロジック形成領域における上層の配線として、銅配線を備えているため、かかる配線としてアルミ配線を備えている従来の半導体装置(図51参照)よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。 As described above, since the semiconductor device according to the first embodiment includes the copper wiring as the upper layer wiring in the memory formation region and the logic formation region, the conventional semiconductor device includes the aluminum wiring as the wiring. The wiring resistance can be reduced as compared with (see FIG. 51). Therefore, a memory / logic mixed type semiconductor device can be improved in performance.
次に、図1に示す半導体装置の製造方法について説明する。図1〜3は、本実施の形態1に係る半導体装置の製造方法を工程順に示す断面図である。図1〜3を参照して、以下に図1に示す半導体装置の製造方法について説明する。 Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described. 1 to 3 are cross-sectional views illustrating the method of manufacturing the semiconductor device according to the first embodiment in the order of steps. A method for manufacturing the semiconductor device shown in FIG. 1 will be described below with reference to FIGS.
まず、上述の従来の半導体装置の製造方法を用いて、図50に示す構造までを形成する。 First, the structure shown in FIG. 50 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図2に示すように、例えばシリコン酸化膜が採用される絶縁層28を全面に形成する。これにより、絶縁層23及びコンタクトプラグ25,75の上に絶縁層28が設けられる。
Next, as shown in FIG. 2, an insulating
次に、所定のパターンを有するフォトレジスト(図示せず)を絶縁層28上に形成し、かかるフォトレジストをマスクに用いて、絶縁層28をエッチングして除去する。これにより、図3に示すように、コンタクトプラグ25を露出させる開口部26と、コンタクトプラグ75を露出させる開口部86とが絶縁層28に形成される。
Next, a photoresist (not shown) having a predetermined pattern is formed on the insulating
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、開口部26,86を充填する銅材料を全面に形成する。そして、絶縁層28の上面上のバリアメタル層及び銅材料を、CMP法などで除去する。これにより、開口部26を充填し、バリアメタル層27を介してコンタクトプラグ25と電気的に接続される銅配線29と、開口部86を充填し、バリアメタル層87を介して、キャパシタ82と接触していないコンタクトプラグ66と電気的に接続される銅配線88とが形成され、図1に示す構造が完成する。
Next, a barrier metal layer made of tantalum nitride or the like is formed on the entire surface, and then a copper material filling the
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。 Through the above steps, a memory device is formed in the memory formation region, and a logic device is formed in the logic formation region.
上述のように、本実施の形態1に係る半導体装置の製造方法では、メモリ形成領域及びロジック形成領域の上層に形成される配線に、銅配線を採用しているため、配線にアルミ配線が採用される従来の半導体装置の製造方法よりも、配線抵抗を低減することができる。そのため、メモリ・ロジック混載型の半導体装置を高性能化することができる。 As described above, in the method of manufacturing the semiconductor device according to the first embodiment, since the copper wiring is used for the wiring formed in the upper layer of the memory formation region and the logic formation region, the aluminum wiring is used for the wiring. The wiring resistance can be reduced as compared with the conventional method for manufacturing a semiconductor device. Therefore, a memory / logic mixed type semiconductor device can be improved in performance.
実施の形態2.
上述の実施の形態1に係る半導体装置の製造方法では、開口部69を形成する際(図46参照)、あるいはコンタクトホール15,65,24,74を形成する際(図44,49参照)には、ストッパ膜13,17をエッチングストッパとして使用して、層間絶縁膜14,18をエッチングし、その後にストッパ膜13,17をエッチングしている。このとき、上述のような混合ガスを用いて層間絶縁膜14,18をエッチングすると、ストッパ膜13,17の上面には、フロロカーボン系(CxFy)のデポ膜が堆積される。このデポ膜を生成することによって、層間絶縁膜14,18をエッチングする際のストッパ膜13,17に対する選択性を高めている。
In the method of manufacturing the semiconductor device according to the first embodiment, when the
このデポ膜がストッパ膜13,17に堆積した状態で、ストッパ膜13,17をエッチングすると、デポ膜がマスクとなって、ストッパ膜13,17を正常にエッチングすることができない。この問題を回避するため、ストッパ膜13,17をエッチングする前に、フォトレジストの除去工程を行って、かかる工程でデポ膜も除去している。
If the
このように、実施の形態1に係る半導体装置の製造方法では、開口部69、あるいはコンタクトホール15,65,24,74を形成する際には、層間絶縁膜14,18をエッチングする工程と、ストッパ膜13,17をエッチングする工程とが必要であり、かかる工程間には、フォトレジストを除去する工程が必要である。そのため、開口部69、あるいはコンタクトホール15,65,24,74を形成する際に、エッチング装置からアッシング装置へと、あるいはアッシング装置からエッチング装置へと、製造装置を入れ替える必要があった。その結果、半導体装置の製造に時間を要していた。
As described above, in the method of manufacturing the semiconductor device according to the first embodiment, when forming the
そこで、本実施の形態2及び後述する実施の形態3では、上述の実施の形態1に係る製造方法よりも、半導体装置の製造時間の短縮化を図ることができる製造方法を提供する。 Therefore, the second embodiment and the third embodiment to be described later provide a manufacturing method capable of shortening the manufacturing time of the semiconductor device as compared with the manufacturing method according to the first embodiment described above.
図4〜11は、本発明の実施の形態2に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態2に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばCUB構造のメモリセルを有するDRAMが採用され、ロジックデバイスとしては、例えばDual GateサリサイドCMOSトランジスタが採用される。図4〜11を参照して、以下に本実施の形態2に係る半導体装置の製造方法について説明する。
4-11 is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on
まず、上述の従来の半導体装置の製造方法を用いて、図42に示す構造までを形成する。 First, the structure shown in FIG. 42 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図4に示すように、ストッパ膜13,17及び層間絶縁膜14から成る絶縁層19を、ゲート構造11,61を覆って半導体基板1上に形成する。具体的には、ストッパ膜13を全面に形成し、ストッパ膜13上に層間絶縁膜14を形成する。そして、層間絶縁膜14上にストッパ膜17を形成する。
Next, as shown in FIG. 4, an insulating
上述の実施の形態1では、ストッパ膜17は絶縁層20に含まれていたが、本実施の形態2では、ストッパ膜17を、後述する絶縁層20ではなく絶縁層19に含めている。つまり、絶縁層19は、その上層にストッパ膜17を含んでおり、後述する絶縁層20はストッパ膜17を含んでいない。
In the first embodiment, the
次に図5に示すように、コンタクトプラグ16,66を、絶縁層19内に形成する。コンタクトプラグ16は、コバルトシリサイド膜12を介して、ロジック形成領域における半導体基板1と電気的に接続しており、かつ上面が絶縁層19のストッパ膜17から露出している。また、コンタクトプラグ66は、コバルトシリサイド膜12を介して、メモリ形成領域における半導体基板1と電気的に接続しており、かつ上面が絶縁層19のストッパ膜17から露出している。以下にコンタクトプラグ16,66の製造方法について具体的に説明する。
Next, as shown in FIG. 5, contact plugs 16 and 66 are formed in the insulating
まず、メモリ形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール65と、ロジック形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール15とを、絶縁層19に形成する。
First, a
コンタクトホール15,65を形成する際には、まず所定の開口パターンを有するフォトレジスト(図示せず)を、写真製版法によって絶縁層19のストッパ膜17上に形成する。そして、かかるフォトレジストをマスクに用いて、ストッパ膜17をエッチングして除去する。このときのエッチングでは、例えばCHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。
When forming the contact holes 15 and 65, first, a photoresist (not shown) having a predetermined opening pattern is formed on the
次に、使用するガス等のエッチング条件を変化させ、ストッパ膜17上のフォトレジストを再度マスクに用いて、絶縁層19の層間絶縁膜14をエッチングする。このとき、ストッパ膜13はエッチングストッパとして機能する。また、このときのエッチングでは、例えばC5F8とO2とArとの混合ガスが使用される。
Next, the etching conditions such as gas to be used are changed, and the
そして、フォトレジストを除去して、全面に対してエッチングを行い、露出しているストッパ膜13を除去する。このときのエッチングでは、CHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、ゲート電極6の側方に位置しつつ、ソース・ドレイン領域9の上方に位置するコンタクトホール15と、ゲート電極56の側方に位置しつつ、ソース・ドレイン領域59の上方に位置するコンタクトホール65とが、それぞれロジック形成領域及びメモリ形成領域における絶縁層19に形成される。なお、ストッパ膜13をエッチングする際、全面に対してエッチングを行うため、ストッパ膜17もエッチングされる。従って、ストッパ膜13のエッチングが完了した際に所定の厚さが残るように、ストッパ膜17の膜厚を調整しておく。
Then, the photoresist is removed, the entire surface is etched, and the exposed
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、全面に形成する。そして、CMP法を用いて、絶縁層19の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール15内を充填するコンタクトプラグ16と、バリアメタル層と高融点金属層とから成り、コンタクトホール65内を充填するコンタクトプラグ66とが形成される。その結果、ソース・ドレイン領域59とコンタクトプラグ66とが電気的に接続され、ソース・ドレイン領域9とコンタクトプラグ16とが電気的に接続される。なお、図示していないが、絶縁層19内には、コバルトシリサイド膜12を介して、ゲート電極56あるいはゲート電極6と電気的に接続されるコンタクトプラグも形成される。
Next, a laminated film of a barrier metal layer made of titanium nitride or the like and a refractory metal layer made of titanium or tungsten is formed on the entire surface. Then, the stacked film on the upper surface of the insulating
次に図6に示すように、層間絶縁膜18から成る絶縁層20を全面に形成する。これにより、絶縁層19のストッパ膜17及びコンタクトプラグ16,66の上に、絶縁層20、つまり層間絶縁膜18が設けられる。そして、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層20上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜17及びコンタクトプラグ66をエッチングストッパとして、絶縁層20をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域59の一方に電気的に接続されたコンタクトプラグ66を露出させる開口部69が絶縁層20に形成される。
Next, as shown in FIG. 6, an insulating
なお、絶縁層20を除去する際に採用されるエッチング方法では、コンタクトプラグ66はエッチングされにくく、通常、絶縁層20とコンタクトプラグ66との間の選択比は十分に大きい。そのため、ストッパ膜17と同様に、コンタクトプラグ66をエッチングストッパとして機能させることができ、開口部69がゲート電極56に到達したり、あるいは半導体基板1に到達することを防止できる。
In the etching method employed when removing the insulating
次に、コンタクトプラグ66に接触する、DRAMメモリセルのキャパシタ82を開口部69内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部69をフォトレジスト(図示せず)で覆って、絶縁層20の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図7に示すように、キャパシタの下部電極70が、開口部69内に形成される。なお、異方性ドライエッチングで絶縁層20の上面上の金属膜を除去したが、CMP法を用いて、かかる金属膜を除去しても良い。
Next, a
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図8に示すように、キャパシタの誘電体膜71及び上部電極72が形成され、開口部69内にキャパシタ82が完成する。
Next, an insulating film made of tantalum pentoxide and a metal film containing a refractory metal such as ruthenium are laminated in this order, and then patterned using a photoresist. As a result, as shown in FIG. 8, a
次に図9に示すように、絶縁層23を全面に形成し、CMP法によって平坦化する。これにより、キャパシタ82を覆う絶縁層23が絶縁層20上に形成される。そして、絶縁層20,23に、コンタクトホール24,74を形成する。具体的には、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層23上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜17及びコンタクトプラグ16,66をエッチングストッパとして、絶縁層20,23をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。
Next, as shown in FIG. 9, an insulating
これにより、絶縁層23の上面からコンタクトプラグ16に達するコンタクトホール24と、絶縁層23の上面からキャパシタと接触していないコンタクトプラグ66に達するコンタクトホール74とが形成される。
Thus, a
なお、絶縁層20,23を除去する際に採用されるエッチング方法では、コンタクトプラグ16,66はエッチングされにくく、通常、絶縁層20,23とコンタクトプラグ16,66との間の選択比は十分に大きい。そのため、コンタクトプラグ16,66をエッチングストッパとして機能させることができる。また、図示していないが、絶縁層23には、その上面から上部電極72に達するコンタクトホールも形成される。
In the etching method employed when removing the insulating
次に、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、CMP法を用いて、絶縁層23の上面上の積層膜を除去する。これにより、図10に示すように、コンタクトホール24内を充填するコンタクトプラグ25と、コンタクトホール74内を充填するコンタクトプラグ75とが形成される。
Next, a laminated film of a barrier metal layer made of titanium nitride or the like and a refractory metal layer made of titanium, tungsten or the like is formed on the entire surface with the barrier metal layer facing down. Then, the stacked film on the upper surface of the insulating
次に、上述の実施の形態1と同様の製造方法にて、絶縁層28、開口部26,86、バリアメタル層27,87及び銅配線29,88を形成する。これにより、図11に示す構造が得られる。
Next, the insulating
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。 Through the above steps, a memory device is formed in the memory formation region, and a logic device is formed in the logic formation region.
上述のように、本実施の形態2に係る半導体装置の製造方法では、コンタクトプラグ16,66がストッパ膜17内にも形成されるため、開口部69、あるいはコンタクトホール24,74を形成する際には、ストッパ膜17をエッチングすることがない。本実施の形態2では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、上述の実施の形態1に係る製造方法とは異なり、開口部69、あるいはコンタクトホール24,74を形成する際、アッシング装置からエッチング装置への切り替えは必要でない。そのため、開口部69、あるいはコンタクトホール24,74を形成する際に必要な時間を短縮することができる。その結果、実施の形態1に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
As described above, in the method of manufacturing the semiconductor device according to the second embodiment, the contact plugs 16 and 66 are also formed in the
なお、本実施の形態2におけるコンタクトホール15,65を形成する工程(図5参照)と、実施の形態1におけるコンタクトホール15,65を形成する工程(図44参照)とを比較すると、本実施の形態2では、ストッパ膜17をエッチングする工程が更に必要である。しかし、ストッパ膜17をエッチングした後に続く工程は、層間絶縁膜14をエッチングする工程であるため、製造装置を切り替える必要はなく、エッチング条件の変更だけで、ストッパ膜17をエッチングする工程から層間絶縁膜14をエッチングする工程へと切り替えることができる。そのため、ストッパ膜17をエッチングする工程の追加によって生じる製造時間の増加は、上述の製造時間の短縮よりも非常に小さいものであり、トータルの製造時間にほとんど影響を及ぼさない。
It should be noted that when comparing the step of forming contact holes 15 and 65 in the second embodiment (see FIG. 5) with the step of forming contact holes 15 and 65 in the first embodiment (see FIG. 44), this embodiment In the second embodiment, a step of etching the
実施の形態3.
図12〜16は、本発明の実施の形態3に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態3に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばCUB構造のメモリセルを有するDRAMが採用され、ロジックデバイスとしては、例えばDual GateサリサイドCMOSトランジスタが採用される。図12〜16を参照して、以下に本実施の形態3に係る半導体装置の製造方法について説明する。
12-16 is sectional drawing which shows the manufacturing method of the semiconductor device which concerns on
まず、上述の従来の半導体装置の製造方法を用いて、図44に示す構造までを形成する。 First, the structure shown in FIG. 44 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図12に示すように、層間絶縁膜18から成る絶縁層20を全面に形成する。これにより、絶縁層19の層間絶縁膜14及びコンタクトプラグ16,66の上に絶縁層20が形成される。なお、上述の実施の形態1に係る絶縁層20はストッパ膜17を含んでいたが、本実施の形態3に係る絶縁層20はストッパ膜17を含んでいない。
Next, as shown in FIG. 12, an insulating
次に、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層20上に形成し、かかるフォトレジストをマスクに用いて、絶縁層20をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域59の一方に電気的に接続されたコンタクトプラグ16を露出させる開口部69が絶縁層20に形成される。
Next, a photoresist (not shown) having a predetermined opening pattern is formed on the insulating
なお、絶縁層20を除去する際に採用されるエッチング方法では、コンタクトプラグ66はエッチングされにくく、通常、絶縁層20とコンタクトプラグ66との間の選択比は十分に大きい。また、絶縁層20の膜厚の均一性を高め、絶縁層20のエッチングレートを安定させることにより、絶縁層20をエッチングする際のオーバーエッチング量を低減することができる。これらによって、開口部69がゲート電極56に到達したり、あるいは半導体基板1に到達することを防止できる。
In the etching method employed when removing the insulating
次に、コンタクトプラグ66に接触する、DRAMメモリセルのキャパシタ82を開口部69内に形成する。具体的には、まず、ルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部69をフォトレジスト(図示せず)で覆って、絶縁層20の上面上の金属膜を異方性ドライエッチングにて除去する。これにより、図13に示すように、キャパシタの下部電極70が、開口部69内に形成される。なお、異方性ドライエッチングで絶縁層20の上面上の金属膜を除去したが、CMP法を用いて、かかる金属膜を除去しても良い。
Next, a
次に、五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、フォトレジストを用いてこれらをパターンニングする。これにより、図14に示すように、キャパシタの誘電体膜71及び上部電極72が形成され、開口部69内にキャパシタ82が完成する。
Next, an insulating film made of tantalum pentoxide and a metal film containing a refractory metal such as ruthenium are laminated in this order, and then patterned using a photoresist. As a result, as shown in FIG. 14, the
次に図15に示すように、絶縁層23を全面に形成し、CMP法によって平坦化する。これにより、キャパシタ82を覆う絶縁層23が絶縁層20上に形成される。そして、絶縁層20,23に、コンタクトホール24,74を形成する。具体的には、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層23上に形成し、かかるフォトレジストをマスクに用いて、絶縁層20,23をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。
Next, as shown in FIG. 15, an insulating
これにより、絶縁層23の上面からコンタクトプラグ16に達するコンタクトホール24と、絶縁層23の上面からキャパシタと接触していないコンタクトプラグ66に達するコンタクトホール74とが形成される。
Thus, a
なお、絶縁層20,23を除去する際に採用されるエッチング方法では、コンタクトプラグ16,66はエッチングされにくく、通常、絶縁層20,23とコンタクトプラグ16,66との間の選択比は十分に大きい。また、絶縁層20,23の膜厚の均一性を高め、絶縁層20,23のエッチングレートを安定させることにより、絶縁層20,23をエッチングする際のオーバーエッチング量を低減することができる。これらによって、コンタクトホール24,74を形成する位置がずれた場合であっても、コンタクトホール24,74がゲート電極56に到達したり、あるいは半導体基板1に到達することを防止できる。また、図示していないが、絶縁層23には、その上面から上部電極72に達するコンタクトホールも形成されている。
In the etching method employed when removing the insulating
次に、実施の形態2と同様の製造方法にて、コンタクトプラグ25,75、絶縁層28、開口部26,86、バリアメタル層27,87及び銅配線29,88を形成する。これにより、図16に示す構造が得られる。
Next, contact plugs 25 and 75, insulating
以上の工程により、メモリ形成領域にメモリデバイスが形成され、ロジック形成領域にロジックデバイスが形成される。 Through the above steps, a memory device is formed in the memory formation region, and a logic device is formed in the logic formation region.
上述のように、本実施の形態3に係る半導体装置の製造方法では、ストッパ膜17を形成していないため、つまり、絶縁層19及びコンタクトプラグ16,66の上に直接層間絶縁膜18を形成しているため、開口部69、あるいはコンタクトホール24,74を形成する際には、ストッパ膜をエッチングする工程を実行していない。本実施の形態3では、層間絶縁膜をエッチングした後にフォトレジストを除去する必要があるため、エッチング装置からアッシング装置への切り替えは必要であるが、開口部69、あるいはコンタクトホール24,74を形成する場合に、アッシング装置からエッチング装置への切り替えは必要でない。そのため、このような場合にアッシング装置からエッチング装置への切り替えが必要な実施の形態1に係る製造方法よりも、開口部69、あるいはコンタクトホール24,74を形成する際に必要な時間を短縮することができる。その結果、実施の形態1に係る製造方法よりも、半導体装置の製造時間を短縮することができる。
As described above, in the method of manufacturing the semiconductor device according to the third embodiment, since the
更に、実施の形態1,2に係る半導体装置の製造方法とは異なり、ストッパ膜17を形成する工程が必要でないため、製造時間を更に短縮することができる。
Further, unlike the method for manufacturing the semiconductor device according to the first and second embodiments, the step of forming the
実施の形態4.
上述の実施の形態1〜3に係る半導体装置の製造方法では、例えば図5に示すように、各ゲート電極6,56の上面とストッパ膜13との間には、コバルトシリサイド膜12のみが存在しており、かかる間には絶縁膜が存在していない。そのため、コンタクトホール15はゲート電極6に対して、あるいはコンタクトホール65はゲート電極56に対して、セルフアライン構造では形成されない。具体的には、アライメントのずれ等によって、コンタクトホール15がゲート電極6の上方に形成された場合には、ゲート電極6上のコバルトシリサイド膜12が露出してしまうため、ゲート電極6とコンタクトプラグ16とが短絡してしまう。同様に、コンタクトホール65がゲート電極56の上方に形成された場合には、ゲート電極56上のコバルトシリサイド膜12が露出してしまうため、ゲート電極56とコンタクトプラグ66とが短絡してしまう。
In the semiconductor device manufacturing method according to the above-described first to third embodiments, for example, as shown in FIG. 5, only the
従って、コンタクトプラグ16とゲート電極6との短絡、あるいはコンタクトプラグ66とゲート電極56との短絡を防ぐためには、(1)アライメント精度、(2)コンタクトホールの寸法バラツキ、及び(3)ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮して、コンタクトホール15とゲート電極6との間の距離m(図5参照)、あるいはコンタクトホール15とゲート電極56との間の距離mの設計値を決定する必要があった。そのため、コンタクトホール15,65を、ゲート電極に対してセルフアライン構造で形成することができない場合には、実施の形態1〜3に係る製造方法では、メモリ形成領域及びロジック形成領域の寸法を小さくすることが困難であり、その結果、半導体装置の微細化が困難であった。
Therefore, in order to prevent a short circuit between the
そこで、本実施の形態4では、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、メモリ・ロジック混載型の半導体装置の微細化を図ることができる半導体装置の製造方法を提供する。 Therefore, in the fourth embodiment, even when the contact hole cannot be formed in a self-aligned structure with respect to the gate electrode, a semiconductor capable of miniaturizing a memory / logic mixed type semiconductor device can be achieved. An apparatus manufacturing method is provided.
最初に、実施の形態1に対応した、本発明の実施の形態4に係る半導体装置の製造方法を図17〜21を参照して以下に説明する。 First, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention corresponding to the first embodiment will be described below with reference to FIGS.
まず、上述の従来の半導体装置の製造方法を用いて、図43に示す構造までを形成する。 First, the structure shown in FIG. 43 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図17に示すように、実施の形態1と同様の製造方法にて、メモリ形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール65と、ロジック形成領域における半導体基板1上のコバルトシリサイド膜12に達するコンタクトホール15とを、絶縁層19に形成する。なお図示していないが、絶縁層19には、各ゲート電極6,56上のコバルトシリサイド膜12に達するコンタクトホールが、コンタクトホール15,65と同時に形成される。
Next, as shown in FIG. 17, the
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図18に示すように、例えばシリコン窒化膜から成る絶縁膜35が、コンタクトホール15,65と、ゲート電極6,56の上方の図示しないコンタクトホールとのそれぞれの側面に、形成される。
Next, an insulating film made of, for example, a silicon nitride film is formed on the entire surface, and the insulating film is anisotropically etched from its upper surface. Thus, as shown in FIG. 18, an insulating
次に図19に示すように、コンタクトホール15を充填するコンタクトプラグ16と、コンタクトホール65を充填するコンタクトプラグ66とを形成する。コンタクトプラグ16は、コバルトシリサイド膜12を介して、ロジック形成領域における半導体基板1と電気的に接続しており、かつ上面が絶縁層19の層間絶縁膜14から露出している。また、コンタクトプラグ66は、コバルトシリサイド膜12を介して、メモリ形成領域における半導体基板1と電気的に接続しており、かつ上面が層間絶縁膜14から露出している。以下にコンタクトプラグ16,66の製造方法について具体的に説明する。
Next, as shown in FIG. 19, a
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、CMP法を用いて、絶縁層19の上面上の積層膜を除去する。これにより、バリアメタル層と高融点金属層とから成り、コンタクトホール15内を充填するコンタクトプラグ16と、バリアメタル層と高融点金属層とから成り、コンタクトホール65内を充填するコンタクトプラグ66とが形成される。その結果、ソース・ドレイン領域59とコンタクトプラグ66とが電気的に接続され、ソース・ドレイン領域9とコンタクトプラグ16とが電気的に接続される。なお、コンタクトプラグ16,66を形成する際には、ゲート電極6,56の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層19内には、コバルトシリサイド膜12を介して、ゲート電極6,56と電気的に接続されるコンタクトプラグが形成される。
First, a laminated film of a barrier metal layer made of titanium nitride or the like and a refractory metal layer made of titanium, tungsten or the like is formed on the entire surface with the barrier metal layer facing down. Then, the stacked film on the upper surface of the insulating
次に図20に示すように、ストッパ膜17及び層間絶縁膜18から成る絶縁層20を全面に形成する。具体的には、まずストッパ膜17を全面に形成する。そして、ストッパ膜17上に層間絶縁膜18を形成する。これにより、絶縁層19及びコンタクトプラグ16,66の上に、絶縁層20が設けられる。
Next, as shown in FIG. 20, an insulating
次に、上述の実施の形態1と同様の製造方法にて、絶縁層23,28、キャパシタ82、コンタクトホール24,74、コンタクトプラグ25,75、開口部26,86、バリアメタル層27,87及び銅配線29,88を形成する。これにより、図21に示す構造が得られる。
Next, the insulating
上述のように、実施の形態1に対応した、本実施の形態4に係る半導体装置の製造方法では、各コンタクトホール15,65の側面に絶縁膜35を形成し(図18参照)、その後に、コンタクトホール15を充填するコンタクトプラグ16と、コンタクトホール65を充填するコンタクトプラグ66とを形成している(図19参照)。
As described above, in the method of manufacturing the semiconductor device according to the fourth embodiment corresponding to the first embodiment, the insulating
従って、コンタクトホール15とゲート電極6との間、あるいはコンタクトホール65とゲート電極56との間には、絶縁膜35が設けられる。そのため、絶縁膜35の厚みを、ゲート電極6とコンタクトプラグ16との間の絶縁性を確保できるだけの寸法に設定することによって、上述の(1)アライメント精度、及び(2)コンタクトホールの寸法バラツキ、のみを考慮して、コンタクトホール15とゲート電極6との間の距離m(図19参照)の設計値を決定することができ、(3)ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮する必要がない。言い換えれば、コンタクトホール15とゲート電極6との間の距離mの設計値を決定する際に、ゲート電極6とコンタクトプラグ16との間の絶縁性を考慮する必要がない。
Therefore, the insulating
同様に、絶縁膜35の厚みを、ゲート電極56とコンタクトプラグ66との間の絶縁性を確保できるだけの寸法に設定することによって、上述の(3)ゲート電極とコンタクトプラグとの間の絶縁性を確保できるだけの絶縁膜寸法、を考慮することなく、ゲート電極56とコンタクトホール65との間の距離mの設計値を決定することができる。
Similarly, by setting the thickness of the insulating
従って、コンタクトホールを、ゲート電極に対してセルフアライン構造で形成することができない場合であっても、実施の形態1に係る半導体装置の製造方法よりも、コンタクトホールとゲート電極との間の距離mの設計値を小さくすることができる。そのため、メモリ形成領域及びロジック形成領域の寸法を小さくすることができる。その結果、実施の形態1に係る製造方法よりも、半導体装置を微細化することができる。 Therefore, even when the contact hole cannot be formed in a self-aligned structure with respect to the gate electrode, the distance between the contact hole and the gate electrode is larger than that in the method for manufacturing the semiconductor device according to the first embodiment. The design value of m can be reduced. Therefore, the dimensions of the memory formation region and the logic formation region can be reduced. As a result, the semiconductor device can be made finer than the manufacturing method according to the first embodiment.
次に、実施の形態2に対応した、本発明の実施の形態4に係る半導体装置の製造方法を、図22〜26を参照して以下に説明する。 Next, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention corresponding to the second embodiment will be described below with reference to FIGS.
まず、上述の従来の半導体装置の製造方法を用いて、図42に示す構造までを形成する。 First, the structure shown in FIG. 42 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図22に示すように、上述の実施の形態2と同様の製造方法にて、絶縁層19及びコンタクトホール15,65を形成する。なお図示していないが、絶縁層19には、各ゲート電極6,56上のコバルトシリサイド膜12に達するコンタクトホールが、コンタクトホール15,65と同時に形成される。
Next, as shown in FIG. 22, the insulating
次に、例えばシリコン窒化膜から成る絶縁膜を全面に形成し、かかる絶縁膜をその上面から異方性エッチングする。これにより、図23に示すように、絶縁膜35が、コンタクトホール15,65と、ゲート電極6,56の上方の図示しないコンタクトホールとのそれぞれの側面に形成される。
Next, an insulating film made of, for example, a silicon nitride film is formed on the entire surface, and the insulating film is anisotropically etched from its upper surface. Thus, as shown in FIG. 23, the insulating
次に図24に示すように、コンタクトホール15を充填するコンタクトプラグ16と、コンタクトホール65を充填するコンタクトプラグ66とを形成する。コンタクトプラグ16は、コバルトシリサイド膜12を介して、ロジック形成領域における半導体基板1と電気的に接続しており、かつ上面がストッパ膜17から露出している。また、コンタクトプラグ66は、コバルトシリサイド膜12を介して、メモリ形成領域における半導体基板1と電気的に接続しており、かつ上面がストッパ膜17から露出している。以下にコンタクトプラグ16,66の製造方法について具体的に説明する。
Next, as shown in FIG. 24, a
まず、窒化チタン等から成るバリアメタル層と、チタンやタングステン等から成る高融点金属層との積層膜を、バリアメタル層を下にして全面に形成する。そして、CMP法を用いて、ストッパ膜17の上面上の積層膜を除去する。これにより、コンタクトホール15内を充填するコンタクトプラグ16と、コンタクトホール65内を充填するコンタクトプラグ66とが形成される。その結果、ソース・ドレイン領域59とコンタクトプラグ66とが電気的に接続され、ソース・ドレイン領域9とコンタクトプラグ16とが電気的に接続される。なお、コンタクトプラグ16,66を形成する際には、ゲート電極6,56の上方のコンタクトホールを充填するコンタクトプラグも同時に形成される。その結果、絶縁層19内及びストッパ膜17内には、コバルトシリサイド膜12を介して、ゲート電極6,56と電気的に接続されるコンタクトプラグが形成される。
First, a laminated film of a barrier metal layer made of titanium nitride or the like and a refractory metal layer made of titanium, tungsten or the like is formed on the entire surface with the barrier metal layer facing down. Then, the stacked film on the upper surface of the
次に図25に示すように、層間絶縁膜18から成る絶縁層20を全面に形成する。これにより、絶縁層20が、絶縁層19のストッパ膜17及びコンタクトプラグ16,66の上に形成される。
Next, as shown in FIG. 25, an insulating
次に、実施の形態2と同様の製造方法にて、開口部26,69,86、キャパシタ82、絶縁層23,28、コンタクトホール24,74、コンタクトプラグ25,75、バリアメタル層27,87及び銅配線29,88を形成する。これにより、図26に示す構造が得られる。
Next, the
このように、実施の形態2に対応した、本実施の形態4に係る半導体装置の製造方法では、各コンタクトホール15,65の側面に絶縁膜35を形成し(図23参照)、その後に、コンタクトホール15を充填するコンタクトプラグ16と、コンタクトホール65を充填するコンタクトプラグ66とを形成している(図24参照)。従って、上述の理由でもって、実施の形態2に係る製造方法よりも、半導体装置を微細化することができる。
As described above, in the method of manufacturing the semiconductor device according to the fourth embodiment corresponding to the second embodiment, the insulating
次に、実施の形態3に対応した、本発明の実施の形態4に係る半導体装置の製造方法を、図27,28を参照して以下に説明する。 Next, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention corresponding to the third embodiment will be described below with reference to FIGS.
まず、上述の製造方法でもって図19に示す構造を形成する。次に図27に示すように、層間絶縁膜18から成る絶縁層20を全面に形成する。これにより、絶縁層20が、絶縁層19及びコンタクトプラグ16,66の上に形成される。
First, the structure shown in FIG. 19 is formed by the manufacturing method described above. Next, as shown in FIG. 27, an insulating
そして、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層20上に形成し、かかるフォトレジストをマスクに用いて、絶縁層20をエッチングして除去する。そして、フォトレジストを除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、隣り合うソース・ドレイン領域59の一方に電気的に接続されたコンタクトプラグ16を露出させる開口部69が絶縁層20に形成される。
Then, a photoresist (not shown ) having a predetermined opening pattern is formed on the insulating
次に、上述の実施の形態3と同様の製造方法にて、キャパシタ82、絶縁層23,28、コンタクトホール24,74、コンタクトプラグ25,75、開口部26,86、バリアメタル層27,87及び銅配線29,88を形成する。これにより、図28に示す構造が得られる。
Next, the
このように、実施の形態3に対応した、本実施の形態4に係る半導体装置の製造方法では、各コンタクトホール15,65の側面に絶縁膜35を形成し、その後に、コンタクトホール15を充填するコンタクトプラグ16と、コンタクトホール65を充填するコンタクトプラグ66とを形成している。従って、上述の理由でもって、実施の形態3に係る製造方法よりも、半導体装置を微細化することができる。
As described above, in the method of manufacturing the semiconductor device according to the fourth embodiment corresponding to the third embodiment, the insulating
実施の形態5.
図29は、本発明の実施の形態5に係る半導体装置の構造を示す断面図である。本実施の形態5に係る半導体装置は、上述の実施の形態1に係る半導体装置において、基本的には、絶縁層30内のコンタクトプラグ及び銅配線を互いに一体的に形成したものである。図29に示すコンタクトプラグ43,93及び銅配線44,94は、実施の形態1に係るコンタクトプラグ25,75及び銅配線29,88にそれぞれ対応している。
FIG. 29 is a cross-sectional view showing the structure of the semiconductor device according to the fifth embodiment of the present invention. The semiconductor device according to the fifth embodiment is basically the same as the semiconductor device according to the first embodiment described above, in which the contact plug and the copper wiring in the insulating
図29に示すように、本実施の形態5に係る半導体装置は、半導体基板1と、絶縁層19,30と、複数のコンタクトプラグ16,66と、絶縁層30内に設けられた、キャパシタ82、複数のコンタクトプラグ43,93及び銅配線44,94とを備えている。
As shown in FIG. 29, the semiconductor device according to the fifth embodiment includes a
各コンタクトプラグ43は、バリアメタル層45を介してコンタクトプラグ16と電気的に接続されており、各コンタクトプラグ93は、キャパシタ82と電気的に接続されていないコンタクトプラグ66と、バリアメタル層95を介して電気的に接続されている。また、各コンタクトプラグ43,93は銅から成る。そして、コンタクトプラグ43と銅配線44とは互いに一体的に形成されており、コンタクトプラグ93と銅配線94とは互いに一体的に形成されている。なお、銅配線94はDRAMメモリセルのビット線であって、キャパシタ82の上方に位置している。
Each contact plug 43 is electrically connected to the
このように、本実施の形態5に係る半導体装置では、コンタクトプラグ43及び銅配線44、あるいはコンタクトプラグ93及び銅配線94が互いに一体的に形成されている。
Thus, in the semiconductor device according to the fifth embodiment, the
上述の実施の形態1に係る半導体装置では、図1に示すように、コンタクトプラグ25及び銅配線29、あるいはコンタクトプラグ75及び銅配線88は互いに別々に形成されているため、コンタクトプラグ25と銅配線29との間に、あるいはコンタクトプラグ75と銅配線88との間に、接触抵抗が生じる。そのため、銅配線29,88とソース・ドレイン領域9,59との間の電気抵抗の低減が更に望まれる場合には、図1に示す構造では、その要望に対応することが容易ではなかった。
In the semiconductor device according to the first embodiment described above, as shown in FIG. 1, the
一方、本実施の形態5に係る半導体装置では、コンタクトプラグ43及び銅配線44、あるいはコンタクトプラグ93及び銅配線94が互いに一体的に形成されているため、コンタクトプラグ43と銅配線44との間に、あるいはコンタクトプラグ93と銅配線94との間に、境界が存在しない。そのため、コンタクトプラグ43と銅配線44との間に、あるいはコンタクトプラグ93と銅配線94との間に、接触抵抗が生じない。従って、コンタクト抵抗を低減することができ、銅配線44,94とソース・ドレイン領域9,59との間の電気抵抗の低減が更に望まれる場合であっても、その要望に十分に対応することが可能となる。
On the other hand, in the semiconductor device according to the fifth embodiment, the
次に、図29に示す半導体装置の製造方法について説明する。図29〜33は、本実施の形態5に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態5に係る半導体装置の製造方法は、上述の実施の形態1に係る半導体装置の製造方法において、コンタクトホール24,74、コンタクトプラグ25,75、開口部26,86、バリアメタル層27,87及び銅配線29,88の替わりに、コンタクトホール41,91、コンタクトプラグ43,93、開口部42,92、バリアメタル層45,95及び銅配線44,94を形成するものである。図29〜33を参照して、以下に図29に示す半導体装置の製造方法について説明する。
Next, a method for manufacturing the semiconductor device shown in FIG. 29 will be described. 29 to 33 are cross-sectional views showing the method of manufacturing the semiconductor device according to the fifth embodiment in the order of steps. The manufacturing method of the semiconductor device according to the fifth embodiment is the same as the manufacturing method of the semiconductor device according to the first embodiment described above, except that the contact holes 24 and 74, the contact plugs 25 and 75, the
まず、上述の従来の半導体装置の製造方法を用いて、図48に示す構造までを形成する。 First, the structure shown in FIG. 48 is formed using the above-described conventional method for manufacturing a semiconductor device.
次に図30に示すように、絶縁層23,28をこの順で全面に形成し、CMP法等を用いて平坦化を行う。なお、絶縁層23,28は互いに同一の絶縁層であってもよく、かかる絶縁層を一回で全面に堆積しても良い。
Next, as shown in FIG. 30, insulating
次に図31に示すように、コンタクトホール41,91を絶縁層30に形成する。コンタクトホール41は、絶縁層28の上面からコンタクトプラグ16に達しており、コンタクトホール91は、絶縁層28の上面から、キャパシタと接触していないコンタクトプラグ66に達している。
Next, as shown in FIG. 31, contact holes 41 and 91 are formed in the insulating
コンタクトホール41,91を形成する際、まず、所定の開口パターンを有するフォトレジスト(図示せず)を絶縁層28上に形成し、かかるフォトレジストをマスクに用いて、ストッパ膜17をエッチングストッパとして、絶縁層23,28及び層間絶縁膜18をエッチングして除去する。このときのエッチングでは、C5F8とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。そして、フォトマスクを除去して、露出しているストッパ膜17をエッチングして除去する。このときのエッチングでは、CHF3とO2とArとの混合ガスを使用する異方性ドライエッチングが採用される。これにより、コンタクトホール41,91が絶縁層30に形成される。なお、図示していないが、絶縁層23,28には、その上面から上部電極72に達するコンタクトホールも、コンタクトホール41,91と同時に形成される。
When forming the contact holes 41 and 91, first, a photoresist (not shown) having a predetermined opening pattern is formed on the insulating
次に、コンタクトホール41,91を充填しつつ、全面にレジスト99を塗布する。そして、図32に示すように、レジスト99をその上面からドライエッチングして、絶縁層23よりも上方のレジスト99を除去する。
Next, a resist 99 is applied to the entire surface while filling the contact holes 41 and 91. Then, as shown in FIG. 32, the resist 99 is dry-etched from the upper surface, and the resist 99 above the insulating
次に、所定のパターンを有するフォトレジスト(図示せず)を絶縁層28上に形成し、かかるフォトレジストとレジスト99とをマスクに用いて、絶縁層28をエッチングして除去する。そして、フォトレジスト及びレジスト99を除去する。これにより、図33に示すように、コンタクトホール41と連通する開口部42と、コンタクトホール91と連通する開口部92とが、絶縁層28に形成される。
Next, a photoresist (not shown) having a predetermined pattern is formed on the insulating
次に、窒化タンタル等から成るバリアメタル層を全面に形成し、その後、コンタクトホール41,91及び開口部42,92のそれぞれを充填する銅材料を絶縁層28上に一度に形成する。そして、絶縁層28の上面上のバリアメタル層及び銅材料を、CMP法などで除去する。これにより、図29に示す構造が完成し、コンタクトホール41及び開口部42の表面を覆うバリアメタル層45と、コンタクトホール41を充填するコンタクトプラグ43と、開口部42を充填する銅配線44とが形成される。同時に、コンタクトホール91及び開口部92の表面を覆うバリアメタル層95と、コンタクトホール91を充填するコンタクトプラグ93と、開口部92を充填する銅配線94とが形成される。
Next, a barrier metal layer made of tantalum nitride or the like is formed on the entire surface, and thereafter, a copper material filling each of the contact holes 41 and 91 and the
このように、本実施の形態5に係る半導体装置の製造方法によれば、コンタクトホール41及び開口部42には銅材料が一度に充填されるため、コンタクトプラグ43及び銅配線44は互いに同時に形成される。同様に、コンタクトホール91及び開口部92には銅材料が一度に充填されるため、コンタクトプラグ93及び銅配線94は互いに同時に形成される。
As described above, according to the method for manufacturing a semiconductor device according to the fifth embodiment, the
一方、上述の実施の形態1では、コンタクトプラグ25,75を形成した後に、開口部26,86を形成し、その後、銅配線29,88を形成している。つまり、コンタクトプラグ25及び銅配線29、あるいはコンタクトプラグ75及び銅配線88は、互いに別々の工程で形成されており、同時には形成されない。
On the other hand, in the above-described first embodiment, after the contact plugs 25 and 75 are formed, the
従って、本実施の形態5に係る半導体装置の製造方法によれば、実施の形態1のようにコンタクトプラグ及び銅配線が互いに別々に形成される場合よりも、製造工程を低減でき、量産性に優れる。 Therefore, according to the manufacturing method of the semiconductor device according to the fifth embodiment, the manufacturing process can be reduced and the mass productivity can be reduced as compared with the case where the contact plug and the copper wiring are separately formed as in the first embodiment. Excellent.
なお、上述の実施の形態2〜4に係る半導体装置の製造方法において、コンタクトホール24,74、コンタクトプラグ25,75、開口部26,86、バリアメタル層27,87及び銅配線29,88の替わりに、コンタクトホール41,91、コンタクトプラグ43,93、開口部42,92、バリアメタル層45,95及び銅配線44,94を形成しても良い。
In the method for manufacturing a semiconductor device according to the above-described second to fourth embodiments, contact holes 24 and 74, contact plugs 25 and 75,
具体的には、各実施の形態2〜4において、キャパシタ82を形成した後に、絶縁層23,28をこの順で全面に形成し(図30参照)、その後に、上述の製造方法で、コンタクトホール41,91及び開口部42,92を形成する(図31〜33参照)。そして、バリアメタル層を全面に形成し、その後、コンタクトホール41,91及び開口部42,92のそれぞれを充填する銅材料を絶縁層28上に一度に形成する。その後、絶縁層28の上面上のバリアメタル層及び銅材料を、CMP法などで除去する。これにより、図34〜38に示す構造が得られる。なお図34,35に示す構造は、それぞれ実施の形態2,3に対応している。また図36〜38に示す構造は、実施の形態1〜3に対応する実施の形態4に、それぞれ対応している。
Specifically, in each of the second to fourth embodiments, after the
このように、上述の実施の形態2〜4に係る半導体装置の製造方法のそれぞれに、本実施の形態5に係る発明を適用することによって、各実施の形態で得られる効果に加えて、上述の効果が得られる。 As described above, in addition to the effects obtained in the respective embodiments by applying the invention according to the fifth embodiment to each of the semiconductor device manufacturing methods according to the above-described second to fourth embodiments, the above-described effects can be obtained. The effect is obtained.
1 半導体基板、6,56 ゲート電極、9,59 ソース・ドレイン領域、11,61 ゲート構造、15,24,65,74,41,91 コンタクトホール、16,25,66,75,43,93 コンタクトプラグ、17 ストッパ膜、18 層間絶縁膜、19,20,23,28,30 絶縁層、29,88,44,94 銅配線、35 絶縁膜、69,26,86,42,92 開口部、82 キャパシタ。 1 semiconductor substrate, 6,56 gate electrode, 9,59 source / drain region, 11,61 gate structure, 15, 24, 65, 74, 41, 91 contact hole, 16, 25, 66, 75, 43, 93 contact Plug, 17 Stopper film, 18 Interlayer insulating film, 19, 20, 23, 28, 30 Insulating layer, 29, 88, 44, 94 Copper wiring, 35 Insulating film, 69, 26, 86, 42, 92 Opening, 82 Capacitor.
Claims (4)
前記第1領域での前記半導体基板の上面内に設けられ、互いに離間して配置された第1及び第2の不純物領域と、
前記第1領域での前記半導体基板における、前記第1及び第2の不純物領域の間に挟まれた部分の上に設けられた第1のゲート構造と、
前記第2領域での前記半導体基板の上面内に設けられ、互いに離間して配置された第3及び第4の不純物領域と、
前記第2領域での前記半導体基板における、前記第3及び第4の不純物領域の間に挟まれた部分の上に設けられた第2のゲート構造と、
前記第1及び第2のゲート構造を覆うように、前記半導体基板上に設けられた第1の絶縁層と、
前記第1の絶縁層上に設けられたストッパ膜と、
それぞれの上面が前記ストッパ膜から露出するように、前記第1乃至第4の不純物領域とそれぞれ電気的に接続されて前記ストッパ膜及び前記第1の絶縁層内に設けられた第1乃至第4のコンタクトプラグと、
前記ストッパ膜及び前記第1乃至4のコンタクトプラグの上に設けられた第2の絶縁層と、
前記第1領域において、前記第1のコンタクトプラグの上面と前記ストッパ膜の上面とに接触するように前記第2の絶縁層内に設けられた、キャパシタの下部電極と、
誘電膜を挟んで前記下部電極と対向するように前記第2の絶縁層内に設けられた、前記キャパタの上部電極と
前記第2及び第3のコンタクトプラグとそれぞれ電気的に接続されて前記第2の絶縁層内に設けられた第5及び第6のコンタクトプラグと、
前記第5及び第6のコンタクトプラグとそれぞれ電気的に接続されて前記第2の絶縁層内に設けられた第1及び第2の銅配線と
を備える、半導体装置。 A semiconductor substrate having a first region in which a memory device is formed and a second region in which a logic device is formed;
First and second impurity regions provided in an upper surface of the semiconductor substrate in the first region and spaced apart from each other;
A first gate structure provided on a portion of the semiconductor substrate in the first region sandwiched between the first and second impurity regions;
Third and fourth impurity regions provided in the upper surface of the semiconductor substrate in the second region and spaced apart from each other;
A second gate structure provided on a portion sandwiched between the third and fourth impurity regions in the semiconductor substrate in the second region;
A first insulating layer provided on the semiconductor substrate so as to cover the first and second gate structures;
A stopper film provided on the first insulating layer;
First to fourth electrodes provided in the stopper film and the first insulating layer, respectively, are electrically connected to the first to fourth impurity regions so that their upper surfaces are exposed from the stopper film. Contact plugs of
A second insulating layer provided on the stopper film and the first to fourth contact plugs;
A lower electrode of a capacitor provided in the second insulating layer so as to contact the upper surface of the first contact plug and the upper surface of the stopper film in the first region;
The upper electrode of the capacitor and the second and third contact plugs provided in the second insulating layer so as to face the lower electrode across a dielectric film are electrically connected to the second and third contact plugs, respectively. Fifth and sixth contact plugs provided in the two insulating layers;
A semiconductor device comprising: first and second copper wirings electrically connected to the fifth and sixth contact plugs and provided in the second insulating layer, respectively.
前記第5及び第6のコンタクトプラグは銅から成り、
前記第1の銅配線と前記第5のコンタクトプラグとは互いに一体的に形成されており、
前記第2の銅配線と前記第6のコンタクトプラグとは互いに一体的に形成されている、半導体装置。 The semiconductor device according to claim 1,
The fifth and sixth contact plugs are made of copper;
The first copper wiring and the fifth contact plug are formed integrally with each other,
The semiconductor device, wherein the second copper wiring and the sixth contact plug are formed integrally with each other.
前記第1及び第2のゲート構造を覆うように、第1の絶縁層を前記半導体基板上に形成する第2工程と、
前記第1の絶縁層上にストッパ膜を形成する第3工程と、
第1乃至第4のコンタクトプラグを、当該第1乃至第4のコンタクトプラグのそれぞれの上面が前記ストッパ膜から露出し、かつ前記第1乃至第4の不純物領域とそれぞれ電気的に接続させるように前記ストッパ膜及び前記第1の絶縁層内に形成する第4工程と、
前記ストッパ膜及び前記第1乃至4のコンタクトプラグの上に第2の絶縁層を形成する第5工程と、
前記第1のコンタクトプラグ及び前記ストッパ膜の上面を露出する開口部を前記第2の絶縁層に形成する第6工程と、
前記開口部によって露出した、前記第1のコンタクトプラグ及び前記ストッパ膜の上面に接触するように、キャパシタの下部電極を前記開口部内に形成する第7工程と、
誘電膜を挟んで前記下部電極と対向するように前記キャパシタの上部電極を形成する第8工程と、
前記第8工程の後、前記キャパシタを覆うように第3の絶縁層を前記第2の絶縁層上に形成する第9工程と、
第5及び第6のコンタクトプラグを、前記第2及び第3のコンタクトプラグとそれぞれ電気的に接続されるように前記第2及び第3の絶縁層内に形成するとともに、第1及び第2の銅配線を、前記第5及び第6のコンタクトプラグとそれぞれ電気的に接続されるように前記第3の絶縁層内に形成する第10工程と
を備える、半導体装置の製造方法。 A semiconductor substrate having a first region in which a memory device is formed and a second region in which a logic device is formed, the first and second impurity regions being spaced apart from each other; A first gate structure provided on a portion sandwiched between the first and second impurity regions in the first region, and the third and fourth impurity regions disposed apart from each other And a first step of preparing a semiconductor substrate having in the second region a second gate structure provided on a portion sandwiched between the third and fourth impurity regions,
A second step of forming a first insulating layer on the semiconductor substrate so as to cover the first and second gate structures;
A third step of forming a stopper film on the first insulating layer;
The first to fourth contact plugs are electrically connected to the first to fourth impurity regions and the upper surfaces of the first to fourth contact plugs are exposed from the stopper film, respectively. A fourth step of forming in the stopper film and the first insulating layer;
A fifth step of forming a second insulating layer on the stopper film and the first to fourth contact plugs;
A sixth step of forming, in the second insulating layer, an opening that exposes an upper surface of the first contact plug and the stopper film;
A seventh step of forming a lower electrode of the capacitor in the opening so as to be in contact with the upper surface of the first contact plug and the stopper film exposed by the opening;
An eighth step of forming an upper electrode of the capacitor so as to face the lower electrode across a dielectric film;
After the eighth step, a ninth step of forming a third insulating layer on the second insulating layer so as to cover the capacitor;
Fifth and sixth contact plugs are formed in the second and third insulating layers so as to be electrically connected to the second and third contact plugs, respectively, and the first and second contact plugs are formed. And a tenth step of forming a copper wiring in the third insulating layer so as to be electrically connected to the fifth and sixth contact plugs, respectively.
前記第5及び第6のコンタクトプラグは銅から成り、
前記第10工程は、
前記第2のコンタクトプラグに達する第1のコンタクトホールと、前記第3のコンタクトプラグに達する第2のコンタクトホールとを前記第2及び第3の絶縁層に形成するとともに、前記第1のコンタクトホールと繋がった第2の開口部と、前記第2のコンタクトホールと繋がった第3の開口部とを、前記第3の絶縁層に形成する第11工程と、
前記第1のコンタクトホール及び前記第2の開口部に銅材料を一度に充填し、前記第1のコンタクトホールを充填する前記第5のコンタクトプラグと、前記第2の開口部を充填する前記第1の銅配線とを形成しつつ、前記第2のコンタクトホール及び前記第3の開口部に銅材料を一度に充填し、前記第2のコンタクトホールを充填する前記第6のコンタクトプラグと、前記第3の開口部を充填する前記第2の銅配線とを形成する第12工程と
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3,
The fifth and sixth contact plugs are made of copper;
The tenth step includes
A first contact hole reaching the second contact plug and a second contact hole reaching the third contact plug are formed in the second and third insulating layers, and the first contact hole is formed. An eleventh step of forming, in the third insulating layer, a second opening connected to the second contact hole and a third opening connected to the second contact hole;
Filling the first contact hole and the second opening with a copper material at a time, filling the first contact hole with the fifth contact plug, and filling the second opening with the first contact hole and the second opening. The sixth contact plug filling the second contact hole with the second contact hole and the third opening at a time while forming the first copper wiring; And a twelfth step of forming the second copper wiring filling the third opening.
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