JP2000133633A - Etching of material using hard mask and plasma activating etchant - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は電子半導体デバイス
に関し、特にキャパシタおよびメモリ構造およびこのよ
うな構造の製作方法に関する。FIELD OF THE INVENTION The present invention relates to electronic semiconductor devices and, more particularly, to capacitor and memory structures and methods for fabricating such structures.
【0002】[0002]
【従来の技術】高密度集積回路メモリはセルサイズによ
り密度が支配され、したがってダイナミックメモリ(D
RAM)に対する比誘電率の高い常誘電体および非揮発
性強誘電体メモリ(FeRAM)用強誘電体等の代替キ
ャパシタ誘電体が近年集中的に調査されている。現在調
査されている常誘電体にはチタン酸バリウムストロンチ
ウム(BST)および五酸化タンタル(Ta2O5)が含
まれ、強誘電体にはタンタル酸ストロンチウムビスマス
(SBT)およびジルコニウムチタン酸鉛(PZT)が
含まれる。例えば、ヒンターマイア等のPropert
ies of SrBi2Ta2O5 Thin Fil
ms Grown by MOCVD for Hig
h Density FeRAM,1998 Sym
p.VLSI Tech.Dig.56を参照された
い。2. Description of the Related Art In a high density integrated circuit memory, the density is controlled by the cell size, and therefore the dynamic memory (D
In recent years, alternative capacitor dielectrics such as paraelectrics having a high relative permittivity to RAMs and ferroelectrics for nonvolatile ferroelectric memories (FeRAMs) have been intensively investigated. Currently studied paraelectrics include barium strontium titanate (BST) and tantalum pentoxide (Ta 2 O 5 ), and ferroelectrics include strontium bismuth tantalate (SBT) and lead zirconium titanate (PZT). ) Is included. For example, a property such as Hintermaier
ies of SrBi 2 Ta 2 O 5 Thin Fil
ms Green by MOCVD for Hig
h Density FeRAM, 1998 Sym
p. VLSI Tech. Dig. See FIG.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、これら
の新しい誘電体を有するメモリには製作上の問題点があ
る。However, memories having these new dielectrics have manufacturing problems.
【0004】[0004]
【課題を解決するための手段】本発明により常誘電体お
よび強誘電体キャパシタの製作方法が提供され、それは
ステップ遷移のための遠隔終点検出が行われるマルチス
テップスタックエッチを含んでいる。SUMMARY OF THE INVENTION The present invention provides a method for fabricating paraelectric and ferroelectric capacitors, including a multi-step stack etch in which remote endpoint detection for a step transition is performed.
【0005】それにはPZT、BST、およびSBT等
の金属酸化物誘電体による常誘電体および強誘電体キャ
パシタの製作可能性という利点がある。[0005] It has the advantage of being able to fabricate paraelectric and ferroelectric capacitors with metal oxide dielectrics such as PZT, BST and SBT.
【0006】[0006]
【発明の実施の形態】概観 好ましい実施例はエッチステップ遷移に対する遠隔終点
検出を使用する単一プラズマリアクタ内の電極および誘
電体のマルチステップスタックエッチを含む、強誘電体
および高比誘電率常誘電体集積回路キャパシタおよびラ
ンダムアクセスメモリの製作方法および構造を提供す
る。DETAILED DESCRIPTION Overview Preferred embodiments include ferroelectric and high dielectric constant paraelectrics, including a multi-step stack etch of electrodes and dielectrics in a single plasma reactor using remote endpoint detection for etch step transitions. Methods and structures for fabricating integrated circuit capacitors and random access memories are provided.
【0007】図1a−1bは好ましい実施例に使用する
ECRリアクタ機構を示し、他のリアクタも使用するこ
とができる。図2はDRAMの機能ブロックを示す略図
である。FeRAMも同様であるが、ドライブ線(ワー
ド線に平行)が共通キャパシタプレートと置換されてい
る。FIGS. 1a-1b show the ECR reactor mechanism used in the preferred embodiment, and other reactors can be used. FIG. 2 is a schematic diagram showing functional blocks of the DRAM. The same is true for FeRAM, except that the drive lines (parallel to the word lines) are replaced with common capacitor plates.
【0008】第1の好ましい実施例 図3a−oにキャパシタすなわちメモリセル(例えば、
DRAMもしくはFeRAMセル)を有する集積回路
(例えば、CMOSもしくはBiCMOS)の製作方法
の第1の好ましい実施例のステップを次のように断面図
で示す。 First Preferred Embodiment FIGS. 3a-o show a capacitor or memory cell (eg,
The steps of a first preferred embodiment of a method for fabricating an integrated circuit (eg, CMOS or BiCMOS) having a DRAM or FeRAM cell are shown in cross-section as follows.
【0009】(1)浅いトレンチ分離およびCMOSデ
バイス用ツインウエルを有するシリコンウェーハ(もし
くはシリコンオンインスレータウェーハ)で開始する。
しきい値調整注入(セルトランジスタおよびさまざまな
周辺トランジスタについて異なることがある)を実施し
てゲート誘電体を形成する。タングステンシリサイド被
覆シリコンゲート材料および二酸化ケイ素層を堆積し、
次にこの層をパターン化して酸化頂部ゲートプラスゲー
トレベル配線を形成する。ゲート材料はやはり従来のベ
ース注入を必要とするバイポーラデバイス用ポリシリコ
ンエミッタも提供することができる。図3aは浅いトレ
ンチ分離酸化物302プラスゲート誘電体304、ゲー
ト306、およびゲートレベル配線307(すなわち、
メモリアレイ用ワード線)を有するシリコン基板300
示す。ゲート306は200−300nmの高さおよび
100−250nmの長さとすることができる(図3a
はゲート長さに沿った断面であり、典型的にゲートはそ
の長さよりも幅の方が遥かに大きい)。あるいは、ポリ
シリコンゲートを形成した後で自己整合シリサイド化を
行って(次のステップのソース/ドレインおよびサイド
ウォール誘電体形成後)ゲート頂部およびソース/ドレ
インの両方の上にシリサイドを生成する。(1) Start with a silicon wafer (or silicon-on-insulator wafer) with shallow trench isolation and twin wells for CMOS devices.
A threshold adjust implant (which may be different for cell transistors and various peripheral transistors) is performed to form a gate dielectric. Depositing a tungsten silicide-coated silicon gate material and a silicon dioxide layer;
This layer is then patterned to form oxidized top gate plus gate level wiring. The gate material can also provide a polysilicon emitter for a bipolar device that also requires conventional base implantation. FIG. 3 a shows a shallow trench isolation oxide 302 plus gate dielectric 304, gate 306, and gate level interconnect 307 (ie,
Silicon substrate 300 having memory array word lines)
Show. Gate 306 can be 200-300 nm high and 100-250 nm long (FIG. 3a).
Is the cross section along the gate length, typically the gate is much larger in width than its length). Alternatively, self-aligned silicidation is performed after the polysilicon gate is formed (after the next step of source / drain and sidewall dielectric formation) to produce silicide on both the gate top and source / drain.
【0010】(2)低濃度ドレイン注入を実施し、次に
堆積プラス異方性エッチングによりゲート上にサイドウ
ォール誘電体308を形成する。ドーパントを導入して
ソースおよびドレイン310−312を形成する。ゲー
トレベル構造を平坦化した誘電体層314(BPSGも
しくはTEOSからの堆積物等の非ドープ酸化物を含む
共形で平坦化した層のスタック等)で被覆する、図3b
参照。(2) Perform low concentration drain implantation and then form sidewall dielectric 308 on the gate by deposition plus anisotropic etching. The dopants are introduced to form the source and drain 310-312. Covering the gate level structure with a planarized dielectric layer 314 (such as a stack of conformally planarized layers including undoped oxides such as deposits from BPSG or TEOS), FIG. 3b.
reference.
【0011】(3)DRAMセルステムのために選択さ
れたソース312まで平坦化した誘電体314内にホト
リソグラフィックにホール(コンタクト、ビア)を画定
してエッチングする。インシチュー(in−situ)
ドープポリシリコンをブランケット堆積しエッチバック
してビアを埋めるステム315を形成する。(3) Photolithographically define and etch holes (contacts, vias) in the dielectric 314 planarized to the source 312 selected for the DRAM cell stem. In-situ
Blanket deposition of doped polysilicon and etch back to form stems 315 that fill the vias.
【0012】(4)ビット線コンタクトのために選択さ
れたドレイン310まで平坦化した誘電体314内にホ
トリソグラフィックにホール(コンタクト、ビア)を画
定してエッチングする。インシチュードープポリシリコ
ンおよびタングステンシリサイドキャップをブランケッ
ト堆積し、次にホトリソグラフィックに画定およびエッ
チングを行ってビット線316を形成する。ビット線プ
ラス残りの誘電体314(便宜上、別々には図示せず)
上に酸化物を堆積してビット線上誘電体318を形成す
る、図3c参照。(4) Photolithographically define and etch holes (contacts, vias) in dielectric 314 planarized to drain 310 selected for bit line contact. In-situ doped polysilicon and tungsten silicide caps are blanket deposited and then photolithographically defined and etched to form bit lines 316. Bit line plus remaining dielectric 314 (not separately shown for convenience)
Deposit oxide on top to form on-bitline dielectric 318, see FIG. 3c.
【0013】(5)ステム315の頂部まで誘電体31
8内に開口(ホール、ビア)をホトリソグラフィックに
画定してエッチングし、インシチュードープポリシリコ
ンをブランケット堆積して開口を埋めエッチバックして
ステム延長部320を形成する、図3d参照。エッチバ
ックによりステム320は318の表面よりもおよそ2
0−50nm凹むことがある。(5) Dielectric 31 up to the top of stem 315
Openings (holes, vias) are photolithographically defined and etched into 8, blanket-deposited in-situ doped polysilicon to fill the openings and etch back to form stem extensions 320, see FIG. 3d. The etch back causes stem 320 to be approximately 2
It may be recessed by 0-50 nm.
【0014】(6)チタンメタルをおよそ20nmの厚
さまでブランケット堆積し、次に窒素雰囲気内で露出し
たポリシリコンステム320と反応してステム320頂
部および誘電体318内の凹みにチタンシリサイド32
1を形成する。非反応チタンおよび誘電体318上に形
成される窒化チタンを剥離する。(6) Titanium metal is blanket deposited to a thickness of approximately 20 nm, and then reacts with the exposed polysilicon stem 320 in a nitrogen atmosphere to form a titanium silicide 32 on top of the stem 320 and a recess in the dielectric 318.
Form one. The non-reacted titanium and the titanium nitride formed on the dielectric 318 are peeled off.
【0015】(7)Ti対Al比がおよそ3対1の組成
を有し窒素に対してほぼ化学量論的である50nm厚T
iAlNをスパッタ堆積する、ただし典型的に窒素プラ
ズマによりTiおよびAlをスパッタリングすると窒素
欠乏化合物を生じることがある。次に、CMPを適用し
てシリサイド321上のTiAlN322以外の全Ti
AlNを平坦化プラス除去し、TiAlN322は導電
性拡散バリアを形成し酸素をポリシリコンから遠ざけて
拡散する酸素やシリコンによる二酸化シリコンの形成を
防止する。(7) 50 nm thick T having a composition of about 3: 1 Ti to Al and being substantially stoichiometric with respect to nitrogen.
Sputter depositing iAlN, but typically sputtering Ti and Al with a nitrogen plasma can produce nitrogen deficient compounds. Next, by applying CMP, all Tis on the silicide 321 except TiAlN 322 are removed.
Planarizing plus removing AlN, TiAlN 322 forms a conductive diffusion barrier to prevent the formation of silicon dioxide due to oxygen and silicon diffusing oxygen away from polysilicon.
【0016】[23341]あるいは、ステップ(5)
において開口をポリシリコン320で埋める替わりに、
CVDにより堆積されかつ平坦化されたTiN(もしく
は他の導電性バリア材料)で埋めることができる。事
実、ポリシリコン315さえもTiNで置換することが
できる。特に、チタンメタルのブランケット堆積は前と
同様であり、開口底部上に(ポリシリコン315上もし
くはソース312上に)TiSi2を形成する反応も同
じとすることができる。次に、開口を埋めるのに十分な
だけ(例えば、150nm厚)TiNをCVDにより堆
積する。堆積はアンモニアプラスTiCl4もしくはT
DMAT(Ti[N(CH3)2]4)もしくはTDEA
T(Ti[N(C2H5)2]4)等の前駆体の混合物から
行うことができる。TiCl4から形成されたTiNは
13対1までもの高い開口アスペト比について100%
のステップカバレッジを示し、100μΩ−cmよりも
低い膜抵抗率を示した。TDMATもしくはTDEAT
から形成されたTiN膜は共形もしくは低抵抗率とする
ことができるが、その両方を達成することはできない。
有機前駆体の利点は成長温度が低い(300−400
C)ことである。しかしながら、有機CVDTiNの抵
抗率は炭素含量によりTiCl4前駆体よりも高い(2
00−10000Ω−cm)。TiCl4成長TiNの
主要な問題点はTiN膜内のCl残留分であり、それに
より上層メタルに使用するAlが腐食することがある。
1%よりも低いCl含量が得られTiNがAlと接触し
ている時に適当な信頼度が達成された。もちろん、W配
線の使用によりCl問題は回避される。[23341] Alternatively, step (5)
Instead of filling the opening with polysilicon 320 at
It can be filled with TiN (or other conductive barrier material) deposited and planarized by CVD. In fact, even the polysilicon 315 can be replaced with TiN. In particular, blanket deposition of titanium metal is as before, and the reaction to form TiSi 2 on the bottom of the opening (on polysilicon 315 or on source 312) can be the same. Next, enough TiN (for example, 150 nm thick) to fill the opening is deposited by CVD. Deposition is ammonia plus TiCl 4 or T
DMAT (Ti [N (CH 3 ) 2 ] 4 ) or TDEA
It can be performed from a mixture of precursors such as T (Ti [N (C 2 H 5 ) 2 ] 4 ). TiN formed from TiCl 4 has a 100% aperture aspect ratio as high as 13: 1.
And the film resistivity was lower than 100 μΩ-cm. TDMAT or TDEAT
Can be conformal or low resistivity, but not both.
The advantage of organic precursors is the low growth temperature (300-400
C) That is. However, the resistivity of organic CVD TiN is higher than the TiCl 4 precursor due to the carbon content (2
00-10000Ω-cm). A major problem with TiCl 4 grown TiN is the Cl residue in the TiN film, which can corrode Al used for the upper metal.
A reasonable reliability was achieved when the ClN content was lower than 1% and the TiN was in contact with the Al. Of course, the Cl problem is avoided by using the W wiring.
【0017】TiN堆積後、前と同様にCMPを平坦化
する。TiNで埋めた開口のバルク抵抗(開口は直径が
0.2μmで深さが1μmであるものとする)は400
CでTiCl4CVDにより成長させたTiNで埋めた
場合はおよそ30Ωである。TiCl4から形成したT
iNの抵抗率は成長温度が高くなるにつれ減少するた
め、TiNを650Cで成長させる場合には22Ωまで
抵抗が低下する。TiNをより高い温度で成長させる
と、Clの含量も減少する。0.25μm径のTiN/
TiSi2/Siスタックのコンタクト抵抗がn+Si
に対してはおよそ250Ωでありp+Siに対してはお
よそ1000Ωであるという前提で、開口内のTiNの
バルクからの抵抗寄与は小さい。事実、抵抗率が200
0μΩ−cmの有機成長TiNを使用して開口をおよそ
600Ωのバルク抵抗で埋めることができ、それはコン
タクト抵抗に匹敵する。After TiN deposition, the CMP is planarized as before. The bulk resistance of the opening filled with TiN (assuming that the opening is 0.2 μm in diameter and 1 μm in depth) is 400
When filled with TiN grown by TiCl 4 CVD with C, the resistance is about 30Ω. T formed from TiCl 4
Since the resistivity of iN decreases as the growth temperature increases, the resistance drops to 22Ω when TiN is grown at 650C. As TiN is grown at higher temperatures, the Cl content also decreases. 0.25 μm diameter TiN /
The contact resistance of the TiSi 2 / Si stack is n + Si
Is about 250Ω for P + Si and about 1000Ω for p + Si, the resistance contribution from the bulk of TiN in the opening is small. In fact, the resistivity is 200
The openings can be filled with a bulk resistance of approximately 600 Ω using 0 μΩ-cm organic grown TiN, which is comparable to the contact resistance.
【0018】(8)TiAlNの薄い(3nm)接着層
324をスパッタ堆積する、それによりPtが誘電体3
18へ接着される。(8) Sputter-deposit a thin (3 nm) adhesion layer 324 of TiAlN so that Pt
18 is adhered.
【0019】(9)Ptの200−400nm厚層32
6をスパッタ堆積する、図3f参照。この厚さにより得
られるピラーキャパシタの高さしたがって容量が決ま
り、そのため回路条件により高さが決まる。(9) Pt 200-400 nm thick layer 32
6 by sputter deposition, see FIG. 3f. This thickness determines the height and therefore the capacity of the resulting pillar capacitor, and thus the circuit conditions determine the height.
【0020】(10)50nm厚ハードマスクTiAl
N(おおまかにTi0.75Al0.25N)層328をスパッ
タ堆積する、薄いハードマスクはPtエッチング中のP
tの再堆積に対するより少ないサイドウォールを意味す
る。代替策は他のTi対Al比もしくはTiNもしくは
TiSiNもしくはTiAlSiNのハードマスクであ
る。(10) 50 nm thick hard mask TiAl
An N (roughly Ti 0.75 Al 0.25 N) layer 328 is sputter deposited, the thin hard mask is the P during the Pt etch.
Means less sidewalls for redeposition of t. Alternatives are other Ti to Al ratios or a hard mask of TiN or TiSiN or TiAlSiN.
【0021】(11)[TI−27124]TiAlN
ハードマスク層328を酸素で処理して後のエッチ選択
比を高め最終的なPt電極のピッティング(pitti
ng)を制限する。実際上、ハードマスクの表面および
その付近においてAlおよびTiは幾分酸化してAlO
x(たとえば、Al2O3)およびTiOx(たとえば、T
iO2)を形成し、この表面はPt326の低圧(有効
にスパッタリングする)塩素エッチによく耐える。Ti
AlNハードマスク332に対する好ましい処理は、8
インチウェーハについては450Cにおいておおよそ2
0Torrの圧力と500Wの電力でN2およびN2Oの
プラズマ(それぞれ、2200および1800sccm
のフロー)へ2分間露呈することである。TiAlNは
窒素欠乏していることがあり、N2OおよびN2も窒素含
量を維持するのを助ける。この処理によりPtエッチ中
のハードマスクのエッチレートはおおよそ5分の1まで
低減される。(11) [TI-27124] TiAlN
The hard mask layer 328 is treated with oxygen to increase the etch selectivity afterwards, and finally the Pt electrode is pitted.
ng). In practice, at and near the surface of the hard mask, Al and Ti are somewhat oxidized to AlO
x (eg, Al 2 O 3 ) and TiO x (eg, T
iO 2 ), which surface withstands the low pressure (effectively sputtering) chlorine etch of Pt 326 well. Ti
The preferred treatment for the AlN hard mask 332 is 8
Approx. 2 at 450C for inch wafers
N 2 and N 2 O plasma (2200 and 1800 sccm respectively) at 0 Torr pressure and 500 W power
2) for 2 minutes. TiAlN can be nitrogen deficient, and N 2 O and N 2 also help maintain the nitrogen content. With this process, the etch rate of the hard mask during the Pt etch is reduced to approximately one fifth.
【0022】TiAlNハードマスク層328の別の酸
化処理には700Cの温度で10Torrの圧力により
O2中で2分間アニールすることが含まれる。この高温
アニールはN2Oプラズマよりは幾分効果的であり、ハ
ードマスクエッチレートはさらに低減される。低温O2
アニールによってもエッチレートは低減されるが、それ
ほど顕著ではない。特に、600Cにおける2分間のO
2アニールはN2OおよびN2プラズマ処理よりも効果的
ではなく、450Cアニールではさらに効果的ではな
い。Another oxidation treatment of the TiAlN hard mask layer 328 includes annealing at a temperature of 700 C and a pressure of 10 Torr in O 2 for 2 minutes. This high temperature anneal is somewhat more effective than the N 2 O plasma, and the hard mask etch rate is further reduced. Low temperature O 2
Annealing also reduces the etch rate, but is not very noticeable. In particular, O 2 minutes at 600 C for 2 minutes
2 anneals are less effective than N 2 O and N 2 plasma treatments, and 450 C anneals are less effective.
【0023】さらに、ホトレジストアッシュに使用され
るような酸素プラズマでもTiAlNハードマスクに対
する酸素処理が提供されてエッチレートが低減される
が、N 2OおよびN2プラズマ処理よりも効果的ではな
い。Further, it is used for photoresist ash.
Oxygen plasma is not suitable for TiAlN hard mask.
Provides oxygenation to reduce etch rates
Is N TwoO and NTwoLess effective than plasma treatment
No.
【0024】TiNの代替ハードマスクに対しては、同
じ酸素処理(N2OおよびO2プラズマもしくはO2アニ
ール)を使用することができ、低温アニールが効果的で
ある。事実、TiNハードマスクに対するO2中での4
50Cアニールにより、ハードマスクエッチレートはT
iAlNハードマスクに対する600−700Cアニー
ルとほぼ同じ程度低減される。したがって、TiAlN
はTiNよりも耐酸化性が高いためAl含量を増加する
には酸化条件を高める必要がある。[0024] For the alternative hard mask TiN, you can use the same oxygen treatment (N 2 O and O 2 plasma or O 2 annealing), a low temperature anneal is effective. In fact, 4 in O 2 for TiN hardmask
By 50C annealing, the hard mask etch rate becomes T
It is reduced to about the same extent as a 600-700C anneal for an iAlN hard mask. Therefore, TiAlN
Oxide has higher oxidation resistance than TiN, so that the oxidation conditions need to be increased to increase the Al content.
【0025】(12)[x26191]反射防止コーテ
ィング(ARC)として作用するSiONのシランおよ
びN2O層329をPECVDにより堆積する。これに
は前のステップでTiAlNの酸素処理に使用したのと
同じN2Oプラズマチャンバを使用することができる。
層329の厚さおよび組成は破壊波干渉を使用してホト
レジスト−ARC界面における反射を効果的に解消する
ように調整される。例えば、ホトレジストの248nm
波長露光に25nm厚のおおよそSi0.46O0. 45N0.09
の組成を使用する。(12) [x26191] anti-reflection coating
Of SiON acting as a coating (ARC)
And NTwoAn O layer 329 is deposited by PECVD. to this
Was used for oxygen treatment of TiAlN in the previous step
Same NTwoAn O plasma chamber can be used.
The thickness and composition of the layer 329 is
Efficiently eliminate reflection at the resist-ARC interface
Is adjusted as follows. For example, 248 nm of photoresist
Approximately 25nm thick Si for wavelength exposure0.46O0. 45N0.09
Is used.
【0026】代替策は露光放射だけを吸収する有機AR
Cを使用することである。典型的には、60nmのAR
C厚で十分である。An alternative is an organic AR that absorbs only exposure radiation
C is used. Typically, a 60 nm AR
C thickness is sufficient.
【0027】(13)ホトレジストをスピンオンする。
ホトレジストを露光し現像して底部電極の位置を画定す
る、パターン化されたホトレジスト330が得られる図
3g参照。底部電極は1fx2f−3fの矩形フットプ
リントを有することができ、fは容量必要条件によって
決まるフィーチュアサイズ(100−250nm)であ
る。(13) Spin on the photoresist.
See FIG. 3g, where a patterned photoresist 330 is obtained, exposing and developing the photoresist to define the location of the bottom electrode. The bottom electrode can have a rectangular footprint of 1fx2f-3f, where f is the feature size (100-250 nm) determined by the capacitance requirements.
【0028】(14)パターン化されたホトレジスト3
30をマスクとして使用してフッ素系プラズマ(例え
ば、CF4+CHF3)によりARC329をエッチし、
次に塩素系プラズマ(例えば、Cl2)によりTiAl
N328をエッチする。あるいは、少量(5−20%)
のCHF3を含むアルゴン−塩素プラズマ(Ar/Cl2
比はおよそ0.2から1.5)を使用してSiONAR
C329およびTiAlN328の両方をエッチするこ
とができる。次に、酸素プラズマによりホトレジスト3
30を剥離し、フッ素系プラズマにより露出したARC
も随意剥離するが、ARCは残して付加ハードマスクと
して作用することができる。(有機ARCの場合には、
Ptエッチ中に残留分の生産を制限するように剥離する
ことが好ましい。)それによりPt層326上にTiA
lNハードマスク332が残される、図3h参照。Ti
AlNエッチはECR枚葉式ウェーハプラズマエッチャ
ー内で10mTorr圧のCl2ガスにより低プラズマ
バイアス(<200V)で行うことができ、それにより
TiAlNはPtよりもおよそ10倍の高速でエッチン
グされる。(14) Patterned photoresist 3
ARC 329 is etched with a fluorine-based plasma (for example, CF 4 + CHF 3 ) using 30 as a mask,
Next, TiAl is applied by chlorine-based plasma (for example, Cl 2 ).
Etch N328. Or a small amount (5-20%)
Argon-chlorine plasma containing CHF 3 (Ar / Cl 2
The ratio is approximately 0.2 to 1.5) using SiONAR
Both C329 and TiAlN328 can be etched. Next, the photoresist 3 is formed by oxygen plasma.
ARC stripped off and exposed by fluorine plasma
Can also be stripped, but the ARC can act as an additional hard mask. (In the case of organic ARC,
Preferably, stripping is performed during the Pt etch to limit the production of residues. ) So that the TiA is
The 1N hard mask 332 is left, see FIG. 3h. Ti
AlN etch can be performed by Cl 2 gas ECR single wafer wafer plasma etcher in a 10mTorr pressure at low plasma bias (<200V), thereby TiAlN is etched by approximately 10 times faster than Pt.
【0029】あるいは、TiAlNのこのパターニング
の後で前記ステップ(11)のTiAlNハードマスク
に酸素処理が施される。Alternatively, after this patterning of TiAlN, the TiAlN hard mask in the step (11) is subjected to oxygen treatment.
【0030】[26778+26586]ハードマスク
332を使用してプラズマエッチによりPt326をエ
ッチングして底部電極334を形成する、図3i参照。
エッチにはプラズマバイアスが300Vの枚葉式ECR
プラズマエッチャー内でCl 2+O2+N2の低圧(0.
5−1mTorr)、高密度プラズマを使用する。それ
により主としてPtのスパッタリングが行われ、PtC
lx化合物は非常に低い蒸気圧を有する。ウェーハ温度
を400Cまで高めるとPtClxの揮発性が助成され
る。O2はTiAlN332上の酸化された表面がエッ
チにより腐食されるのを防止し、N2はTiAlN33
2の窒素含量を維持する。したがって腐食を遅らせるの
を助ける。さらに、窒素は明らかにPtのサイドウォー
ル再堆積を防止し、その結果より急峻なサイドウォール
勾配となる。窒素はスパッターされたPt原子の粘着係
数を効果的に低減する部分的な単層をPtサイドウォー
ル表面上に形成することができ、あるいは酸素と結合し
てこのような部分的単層を形成することができる。[26778 + 26586] Hard mask
Pt 326 is etched by plasma etch using 332
To form bottom electrode 334, see FIG. 3i.
Single wafer ECR with plasma bias of 300V for etch
Cl in plasma etcher Two+ OTwo+ NTwoLow pressure (0.
5-1 mTorr), using high density plasma. It
Mainly causes sputtering of Pt, and PtC
lxThe compounds have a very low vapor pressure. Wafer temperature
Is increased to 400C and PtClxThe volatility of the
You. OTwoIndicates that the oxidized surface on TiAlN332
To prevent corrosion byTwoIs TiAlN33
A nitrogen content of 2 is maintained. So it slows down corrosion
Help. In addition, nitrogen is clearly the sidewalk of Pt.
Prevents redeposition and results in steeper sidewalls
It becomes a gradient. Nitrogen is the sticker of sputtered Pt atoms
The partial monolayer that effectively reduces the number is
Can be formed on the surface of the
Such a partial monolayer can be formed.
【0031】理論的におおよそ等量のCl2+O2+N2
の混合物から励起されたプラズマにより、小部分のO+
およびN+、Cl2 +およびO2 +等の他のイオンを有する
大部分のCl+イオンが生じる。したがって、スパッタ
ーエッチングは主としてPtのCl+スパッタリングで
なければならない。その結果、発生されるAr+イオン
はCl+イオンとほぼ同じ質量であるため、Ar+O2+
N2のガス混合物からのプラズマはほぼ同様なスパッタ
リングとなるが、Arを使用してもPtClx型錯体の
類似体とはならず、そのためArのみのプラズマはスパ
ッターされたPtを除去するのにより効果的ではない。
それでもAr+O2+N2混合物から励起されたプラズマ
はO2およびN2のTiAlNハードマスク腐食防止プラ
ス再堆積Ptの効果的な粘着係数低減効果を有する。A
r+Cl2+O2+N2混合物により中間的結果が得られ
る。これらのエッチングにより70゜−80゜のサイド
ウォール勾配が得られる。N2O等の他の酸素および窒
素ソースを有するガス混合物をスパッタリング種Clと
一緒に使用することができる。ハードマスクを維持する
のに少なくともおよそ5%O2(もしくは他のOソー
ス)で十分と思われ、おおよそ70%O2を越えるとP
tエッチングレートは低下しすぎてしまう。同様に、ハ
ードマスクを維持するのに少なくともおよそ5%N
2(もしくは他のNソース)で十分と思われ、おおよそ
80%N2を越えるとPtエッチングレートは低下して
しまう。25%O2,50%N2,25%Cl2+Arの
混合物は良く作用する。より一般的に、好ましい実施例
の混合物を図5aの破線内に示す。Theoretically approximately equivalent amounts of Cl 2 + O 2 + N 2
A small portion of O +
Most Cl + ions are produced, and have other ions such as N +, Cl 2 + and O 2 + . Therefore, the sputter etch must be primarily Cl + sputtering of Pt. As a result, the generated Ar + ion has almost the same mass as the Cl + ion, and therefore, Ar + O 2 +
Plasma from a gas mixture of N 2 results in nearly the same sputtering, but the use of Ar does not result in an analog of a PtCl x -type complex, so a plasma with only Ar removes sputtered Pt. Not effective.
Nevertheless, the plasma excited from the Ar + O 2 + N 2 mixture has the effect of preventing O 2 and N 2 TiAlN hard mask corrosion plus the effective reduction of the sticking coefficient of redeposited Pt. A
Intermediate results are obtained with the r + Cl 2 + O 2 + N 2 mixture. These etches result in a sidewall gradient of 70 ° -80 °. Gas mixtures with other oxygen and nitrogen sources, such as N 2 O, can be used with the sputtering species Cl. At least about 5% O 2 (or other O source) appears to be sufficient to maintain the hard mask, and above about 70% O 2 P
The t etching rate is too low. Similarly, at least about 5% N to maintain the hard mask
2 (or another N source) seems to be sufficient, and if it exceeds about 80% N 2 , the Pt etching rate decreases. A mixture of 25% O 2 , 50% N 2 , 25% Cl 2 + Ar works well. More generally, the mixture of the preferred embodiment is shown within the dashed line in FIG. 5a.
【0032】[27127]RFバイアス電力の第5お
よび第7高調波を監視することによりPtエッチの終点
(すなわち、Ptが下層TiAlN324をちょうど除
去している時)を検出する。ECRプラズマエッチャー
は2.45GHzで1500Wを加えてプラズマを励起
し、13.56MHzで900Wをウェーハチャックに
加えておよそ300Vのプラズマバイアスを発生しPt
に衝撃を加えるイオンに十分なエネルギを与える。図1
aは同軸給電線内の電流および電圧検出器を示し、図1
bはこのような検出器を示す。図5bはPtエッチ中の
時間の関数としての13.56MHz(すなわち、9
4.92MHz)の第7調波電流を示し、Ptの除去に
より電流の第7調波が大きく降下する。エッチング中に
他の電流および電圧調波も変動するが、このPtエッチ
については第5および第7調波が特に敏感であるように
思われる。[27127] Detect the end of the Pt etch (ie, when Pt is just removing the underlying TiAlN 324) by monitoring the fifth and seventh harmonics of the RF bias power. The ECR plasma etcher excites the plasma by applying 1500 W at 2.45 GHz and applying 900 W to the wafer chuck at 13.56 MHz to generate a plasma bias of about 300 V and generate Pt.
Gives enough energy to the ions that bombard it. FIG.
a shows a current and voltage detector in the coaxial feed line, and FIG.
b indicates such a detector. FIG. 5b shows 13.56 MHz (ie, 9 Hz) as a function of time during the Pt etch.
4.92 MHz), and the removal of Pt greatly reduces the seventh harmonic of the current. Other current and voltage harmonics also fluctuate during the etch, but the fifth and seventh harmonics appear to be particularly sensitive for this Pt etch.
【0033】RF電力高調波終点検出器を使用すると、
光終点検出器に較べてエッチチャンバー壁内の光ポート
が再堆積Ptにより被覆されて光信号を遮断するという
利点があるが、電力高調波検出器にはこのような制限が
ない。Using the RF power harmonic endpoint detector,
While the advantage is that the optical ports in the etch chamber walls are covered by redeposited Pt to block optical signals as compared to optical endpoint detectors, power harmonic detectors do not have such limitations.
【0034】主エッチは2分かかることがあり、1分間
のオーバエッチで足りる。このエッチではTiAlNよ
りも10倍の高速でPtがエッチされる。Ptエッチに
よりPt層326は底部電極334へ転換される、図3
i参照。The main etch can take two minutes, with a one minute overetch being sufficient. In this etch, Pt is etched 10 times faster than TiAlN. The Pt etch converts the Pt layer 326 to a bottom electrode 334, FIG.
See i.
【0035】(16)前記ステップ(13)で説明した
ように、TiAlN332および露出したTiAlN3
24を低プラズマバイアスの塩素系プラズマにより剥離
する、図3j参照。(16) As described in the step (13), the TiAlN 332 and the exposed TiAlN 3
24 is stripped with a low plasma bias chlorine-based plasma, see FIG. 3j.
【0036】(17)CVDによりBST誘電体層33
6を50nm共形堆積し、次に100nm厚の頂部電極
Pt層338をスパッタリングにより堆積する、図3k
参照。強誘電性キャパシタを有するFeRAMを所望す
る場合には、BSTではなくSBTのような強誘電体が
堆積される。(17) BST dielectric layer 33 by CVD
3 is deposited 50 nm conformally, and then a 100 nm thick top electrode Pt layer 338 is deposited by sputtering, FIG.
reference. If an FeRAM with a ferroelectric capacitor is desired, a ferroelectric such as SBT is deposited instead of BST.
【0037】(18)20nm厚までスパッタリングし
て頂部TiAlN340を堆積し、シランおよびN2O
からのPECVD(もしくは有機ARC上のスピンオ
ン)により反射を解消するのに適切な厚さおよび組成で
SiONARC341を堆積し、次にホトレジストをス
ピンオンする。ホトレジスト342を露光し現像してメ
モリセルアレイを画定する、図3l参照。あるいは、B
STではなく強誘電体が堆積されている場合には、ホト
レジストがFeRAMセルアレイのドライブ線の位置を
画定することができる。(18) Sputter to a thickness of 20 nm to deposit a top TiAlN 340, silane and N 2 O
Deposit SiONARC 341 at a thickness and composition appropriate to eliminate reflections by PECVD (or spin-on on organic ARC), then spin on photoresist. The photoresist 342 is exposed and developed to define a memory cell array, see FIG. Or B
If a ferroelectric is deposited instead of ST, the photoresist can define the location of the drive lines in the FeRAM cell array.
【0038】(19)パターン化されたホトレジスト3
42をマスクとして使用して露出されたARC341、
下層TiAlN340、Pt338、およびBST33
6をエッチし、誘電体318もしくは部分エッチBST
336上で停止する。次に、ホトレジスト342および
下層ARC341を剥離する、図3m参照。(19) Patterned photoresist 3
ARC 341 exposed using 42 as a mask,
Lower layer TiAlN340, Pt338, and BST33
6 and the dielectric 318 or partial etch BST
Stop on 336. Next, the photoresist 342 and the lower layer ARC 341 are removed, see FIG.
【0039】(20)内部金属層誘電体(ILD)34
4を堆積しCMPにより平坦化する。(20) Internal metal layer dielectric (ILD) 34
4 is deposited and planarized by CMP.
【0040】(21)ホトリソグラフィックにホール
(コンタクトネビア)を画定し金属348で充填する。
これは、ブランケット堆積により埋め込み続いて平坦化
もしくはエッチバックを行う。(21) Holes (contact nevia) are defined photolithographically and filled with metal 348.
This is done by blanket deposition followed by planarization or etch back.
【0041】(22)第1の金属層をブランケット堆積
し、パターン化して第1レベル配線352を形成する。
図3n参照。(22) A first metal layer is blanket deposited and patterned to form a first level interconnect 352.
See FIG. 3n.
【0042】(23)金属配線352はアルミニウム金
属に対するTiNクラッディング等の頂部クラッディン
グ353を有することができる。さらに金属層に続いて
同じビア形成および埋込み、金属層間誘電体の平坦化、
ビア埋込み、金属堆積およびパターニングを行って配線
354(クラッディング355付き)および356を形
成する、図3o参照。(23) The metal wiring 352 can have a top cladding 353, such as TiN cladding for aluminum metal. In addition, the same via formation and embedding following the metal layer, planarization of the interlayer dielectric,
Via filling, metal deposition and patterning to form interconnects 354 (with cladding 355) and 356, see FIG. 3o.
【0043】酸化/窒化ケイ素ハードマスク TiAlNハードマスク332は二酸化シリコンもしく
は窒化シリコンもしくは酸窒化シリコンのハードマスク
で置換することができる、ただしPtエッチの選択比は
低下する。この場合、有機ARC層を使用することがで
きる。二酸化シリコンや窒化シリコンハードマスクはプ
リエッチ酸化処理が不要である。The oxidized / silicon nitride hard mask TiAlN hard mask 332 can be replaced by a silicon dioxide or silicon nitride or silicon oxynitride hard mask, but with a reduced selectivity for Pt etch. In this case, an organic ARC layer can be used. Silicon dioxide and silicon nitride hard masks do not require pre-etch oxidation.
【0044】[28152]しかしながら、前記ステッ
プ(15)のPtエッチの高温(たとえば、250−3
50C)バージョンにより、PtClx種の揮発性が向
上してサイドウォール勾配が改善されるが、エッチの選
択比は減少する。したがって、高温エッチに対してはT
iAlN328の頂部に厚い酸化シリコンもしくは窒化
シリコンもしくは酸窒化シリコンハードマスクを付加し
て2層ハードマスクを形成する。ここでも、有機ARC
が使用される。特に、20nm厚TiAlN層328を
堆積した後で500−600nm厚酸化シリコンもしく
は窒化シリコンもしくは酸窒化シリコン層を堆積し、6
0nm厚有機ARCをスピンオンし、次にホトレジスト
をスピンオンする。頂部TiAlNによりPtと二酸化
シリコン/窒化シリコン間の接着性が提供され、Ptエ
ッチ後の酸化シリコンもしくは窒化シリコンもしくは酸
窒化シリコン剥離中のエッチストップも提供される。[28152] However, the high temperature of the Pt etch (for example, 250-3
The 50C) version increases the volatility of the PtCl x species and improves the sidewall gradient, but reduces the etch selectivity. Therefore, T for hot etch
A thick silicon oxide, silicon nitride, or silicon oxynitride hard mask is added to the top of iAlN 328 to form a two-layer hard mask. Again, organic ARC
Is used. In particular, after depositing a 20 nm thick TiAlN layer 328, depositing a 500-600 nm thick silicon oxide or silicon nitride or silicon oxynitride layer,
Spin on the 0 nm thick organic ARC and then spin on the photoresist. The top TiAlN provides adhesion between Pt and silicon dioxide / silicon nitride and also provides an etch stop during silicon oxide or silicon nitride or silicon oxynitride strip after Pt etch.
【0045】ホトレジストを露光し現像してキャパシタ
位置を画定し、有機ARCをエッチし(酸素プラズ
マ)、酸化/窒化/酸窒化シリコンをエッチし(フッ素
系プラズマ)、TiAlNをエッチし(塩素系プラズ
マ)、ホトレジストおよび有機ARCを剥離する(酸素
プラズマ)。The photoresist is exposed and developed to define capacitor locations, organic ARC is etched (oxygen plasma), oxidized / nitrided / silicon oxynitride is etched (fluorine plasma), and TiAlN is etched (chlorine plasma). ), Strip photoresist and organic ARC (oxygen plasma).
【0046】O2およびN2により二酸化/窒化/酸窒シ
リコンハードマスクの腐食が著しく遅らせられることは
ないため、5%よりも少ないO2プラスN2の前記したA
r/Cl2プラズマを使用してPtをエッチする。Pt
のおよそ80%が除去される時間だけ(もしくはRF電
流高調波によりPtエッチ終点が最初に検出されるま
で)エッチされる。次に、底部TiAlN324への選
択比を高めるためにガス混合物へ加えられる追加O2に
よりオーバエッチを行う。例えば、ガス混合物の少なく
とも20%までO2を増加する。また、エッチストップ
となるTiAlN324を維持するのを助けるためにN
2を付加する(例えば、10%)。[0046] O 2 and for N 2 by never corrosion dioxide / nitride / San窒silicon hard mask is delayed significantly less than 5% O 2 plus N 2 of the above-described A
Etch Pt using r / Cl 2 plasma. Pt
Is etched only for a time when approximately 80% of the Pt etch is removed (or until the Pt etch endpoint is first detected by RF current harmonics). Next, an overetch is performed with additional O 2 added to the gas mixture to increase the selectivity to the bottom TiAlN 324. For example, increasing the O 2 up to at least 20% of the gas mixture. Also, to help maintain TiAlN 324 as an etch stop, N
Add 2 (eg, 10%).
【0047】Ptエッチの後で、二酸化/窒化/酸窒化
シリコンハードマスクを剥離し、底部TiAlNは下層
ILDを保護し頂部TiAlNはPt上のエッチストッ
プとなる。次に、頂部および露出された底部TiAlN
を剥離する。After the Pt etch, the silicon dioxide / nitride / silicon oxynitride hard mask is stripped, the bottom TiAlN protects the lower ILD and the top TiAlN becomes an etch stop on Pt. Next, the top and exposed bottom TiAlN
Is peeled off.
【0048】ソフトマスクの好ましい実施例 [26598]別のPtエッチではハードマスクが省か
れてCl2RIEエッチ中にホトレジストマスクしか使
用されない。一般的に、Cl2によるPtのホトレジス
トだけのマスクエッチングによりホトレジストサイドウ
ォール上に再堆積が行われ、除去するのが困難な残留分
の“フェンス”が形成される。好ましい実施例では2ス
テップエッチプロセスが使用される。1500ワットの
MW電力および900ワットのRF電力で0.5mTo
rr圧力の50sccmのCl2フローにより実施され
る第1のステップ中に、Pt(プラス任意の接着層)を
下層誘電体(例えば、酸化物)までエッチする。次に、
圧力をおよそ10mTorrまで高めて20%オーバエ
ッチを継続する。高圧によりホトレジスト除去率が向上
し、Pt残留分フェンスの除去に役立つ。この方法によ
ればフェンスを除去する1ステップ方法に較べてPtサ
イドウォール勾配が増加するが、前記したハードマスク
エッチングほど急峻ではない。実験的に、この2ステッ
プ(低圧、次に高圧オーバエッチ)エッチでは標準ホト
レジスト処理を使用しておよそ60゜のフェンスの無い
勾配が得られる。 Preferred Embodiment of Soft Mask [26598] In another Pt etch, the hard mask is omitted and only a photoresist mask is used during the Cl 2 RIE etch. Generally, re-deposition is performed on the photoresist sidewalls by mask etching of the Pt photoresist only with Cl 2 , forming a residual “fence” that is difficult to remove. In the preferred embodiment, a two-step etch process is used. 0.5 mTo with 1500 watts MW power and 900 watts RF power
During the first step, performed with a 50 sccm Cl 2 flow at rr pressure, Pt (plus any adhesive layer) is etched down to the underlying dielectric (eg, oxide). next,
Increase the pressure to approximately 10 mTorr and continue the 20% overetch. The high pressure improves the photoresist removal rate and helps to remove the Pt residual fence. This method increases the Pt sidewall gradient compared to the one-step method of removing the fence, but is not as steep as the hard mask etching described above. Experimentally, this two-step (low pressure, then high pressure overetch) etch uses a standard photoresist process to provide a fenceless slope of approximately 60 °.
【0049】この2ステップPtエッチの好ましい実施
例は面積増大(area enhancement)が
急峻なサイドウォールほど大きくないため低密度デバイ
スに使用できたが、ホトレジストマスキングだけの2ス
テッププロセスによりPtエッチプロセスが単純化され
る。この2ステップエッチは後の好ましい実施例で説明
するように、強誘電体キャパシタスタックにも使用でき
た。The preferred embodiment of this two-step Pt etch could be used for low-density devices because the area enhancement was not as great as steep sidewalls, but the two-step process of photoresist masking alone made the Pt etch process simple. Be transformed into This two-step etch could also be used for a ferroelectric capacitor stack, as described in a preferred embodiment later.
【0050】光照射エッチ強化 [28153]PtのCl2+O2+N2エッチ中のPt
Clx反応生成物は揮発性が低くPt表面から容易に脱
離しない。しかしながら、少なくとも1.5ワット/c
m2程度の電力密度でおよそ265nm(UV)を中心
とする波長の放射によりPt表面を照射すると、明らか
に光化学反応が誘起されて反応生成物が脱離され低温
(例えば、50C)でエッチングを行うことができる。
それにより250−350Cエッチングと同じ結果が達
成される。 Light Irradiation Etch Enhancement [28153] Pt in Cl 2 + O 2 + N 2 Etch of Pt
The Cl x reaction product has low volatility and does not easily desorb from the Pt surface. However, at least 1.5 watts / c
Irradiation of the Pt surface with radiation having a wavelength around 265 nm (UV) at a power density of about m 2 clearly induces a photochemical reaction, desorbs reaction products, and performs etching at a low temperature (for example, 50 C). It can be carried out.
This achieves the same results as a 250-350C etch.
【0051】このような放射支援エッチングに対して、
ECR電力入力を横方向にオフセットしウェーハ直上の
チャンバ頂部内に透明窓を設けるように図1aのプラズ
マエッチャーのデザインを変更する。このようにして放
射源(例えば、KrFエキシマレーザ)をチャンバ外部
に搭載してエッチング中にウェーハを照光することがで
きる。For such radiation assisted etching,
The plasma etcher design of FIG. 1a is modified to laterally offset the ECR power input and provide a transparent window in the top of the chamber just above the wafer. In this manner, a radiation source (eg, a KrF excimer laser) can be mounted outside the chamber to illuminate the wafer during etching.
【0052】酸化白金電極 [28057]CMOS処理中の水素含有雰囲気内での
アニール(最終アルミニュウム焼結プラス400Cの形
成ガス内でのアニール)によりBST,PZT,SB
T,および他のこのような材料が劣化することがある。
Pt電極の水素拡散バリア特性は不十分であるが、Pt
Ox,Ir,IrO2,Ru,RuO2,...等の他の
材料により水素拡散バリアが提供される。しかしなが
ら、PtOxの抵抗率はPtのそれよりも少なくとも1
桁大きい。したがって、前記した好ましい実施例に使用
するPt電極の好ましい実施例はBST,PZT,もし
くはSBTとPtの界面にPtOxの薄層を有する。 Platinum oxide electrode [28057] BST, PZT, SB by annealing in a hydrogen-containing atmosphere during CMOS processing (final aluminum sintering plus annealing in a forming gas of 400C)
T and other such materials may degrade.
Although the hydrogen diffusion barrier property of the Pt electrode is insufficient,
Ox, Ir, IrO 2 , Ru, RuO 2 ,. . . Other materials provide a hydrogen diffusion barrier. However, the resistivity of PtOx is at least one more than that of Pt.
Order of magnitude larger. Therefore, the preferred embodiment of the Pt electrode used in the preferred embodiment described above has a thin layer of PtOx at the interface between BST, PZT, or SBT and Pt.
【0053】特に、下部PT電極334をエッチングし
ハードマスク332を除去した後で(図3jに示す)、
ECRリアクタ内のプラズマ等からの活性化酸素へ曝す
ことによりPT電極334の表面を酸化させる。実際
上、10mTorrの圧力および100sccmの酸素
フローで1000WのMW電力および低電力RFバイア
スを5分間加える(0−100Vの範囲のプラズマバイ
アスを生成する)。それによりウェーハ温度が64Cの
時におおよそ4−4.5nmのPtOxが成長するが、
400Cでは僅かおよそ3.7nmのPtOxしか成長
せず650Cではほとんど成長しない。PtOxはアモ
ルファスであるように見え主としてPtO 2であり幾分
PtOを含み熱的に準安定である。酸化は自己制限であ
るように見え64C酸化により生じる表面は400C酸
化によるものよりも粗い。In particular, the lower PT electrode 334 is etched.
After removing the hard mask 332 (shown in FIG. 3j)
Exposure to activated oxygen from plasma etc. in the ECR reactor
This oxidizes the surface of the PT electrode 334. Actual
Above, 10 mTorr pressure and 100 sccm oxygen
1000W MW power and low power RF via in flow
5 minutes (plasma bias in the range of 0-100V)
Generate ass). As a result, the wafer temperature becomes 64C
Sometimes PtOx of about 4-4.5 nm grows,
At 400C, only about 3.7nm of PtOx grows
Without growth at 650C. PtOx is Amo
Looks like Rufus and is mainly PtO TwoAnd somewhat
Contains PtO and is thermally metastable. Oxidation is self-limiting
The surface created by 64C oxidation appears to be 400C acid
Coarser than that of
【0054】Pt表面酸化にすぐ続いて、図3kに示す
ようにBST誘電体336および頂部Pt電極338の
堆積を継続する。BSTと頂部Pt電極の界面における
同様な薄いPtOx層は最初に非常に薄い(例えば、2
nm)Pt層をスパッタリングし次にそれを底部Pt電
極の表面を酸化するのに使用したように酸化プラズマに
より完全に酸化して形成できることをお判り願いたい。
このような薄いPt層の堆積には低温が必要であり、P
tは表面を完全に覆わなくてもよい。薄いPt層を酸化
させた後で、さらにPtをスパッタ堆積して頂部Pt電
極を完成する。Immediately following Pt surface oxidation, deposition of BST dielectric 336 and top Pt electrode 338 is continued, as shown in FIG. 3k. A similar thin PtOx layer at the interface between the BST and the top Pt electrode is initially very thin (eg, 2
nm) Note that the Pt layer can be sputtered and then formed completely oxidized by an oxidizing plasma as used to oxidize the surface of the bottom Pt electrode.
Deposition of such a thin Pt layer requires a low temperature,
t does not have to completely cover the surface. After oxidizing the thin Pt layer, additional Pt is sputter deposited to complete the top Pt electrode.
【0055】O2,O3,N2Oおよびそれらの組合せ等
のさまざまな酸素含有プラズマを随意不活性ガスと共に
使用することができる。同様に、さまざまなタイプのリ
アクタを使用して、遠隔プラズマおよび光化学支援を含
む、Pt酸化のための活性酸素を生成することができ
る。Various oxygen-containing plasmas, such as O 2 , O 3 , N 2 O, and combinations thereof, can be used with an optional inert gas. Similarly, various types of reactors can be used to generate active oxygen for Pt oxidation, including remote plasma and photochemical assistance.
【0056】PtOxの水素バリア特性によりBST
(もしくはPZTもしくはSBT)も保護することがで
き、PtOxはBSTとの界面から離れたPt電極内に
埋め込まれる。PtOxをPt電極内に埋め込むことに
より頂部Pt電極の製作がより簡単になり、頂部Ptの
半分を堆積し、それを底部電極のように表面酸化し、次
に頂部Ptの残りの半分を堆積する。もちろん、電極と
して使用するのと同じ方法でPtとPtOxの他の多層
を製作することができる。また、BSTの高温結晶化ア
ニール中にPtOxは酸素ソースとして作用することが
できる。Due to the hydrogen barrier properties of PtOx, BST
(Or PZT or SBT) can also be protected, with PtOx embedded in a Pt electrode remote from the interface with BST. Embedding PtOx within the Pt electrode makes fabrication of the top Pt electrode easier, depositing half of the top Pt, surface oxidizing it like the bottom electrode, and then depositing the other half of the top Pt. . Of course, other multilayers of Pt and PtOx can be made in the same manner as used for the electrodes. Also, PtOx can act as an oxygen source during the high temperature crystallization anneal of BST.
【0057】ビット線下キャパシタの好ましい実施例 図4a−4hに前記キャパシタ−オーバー−ビット線構
造のキャパシタ−アンダー−ビット線バージョンを示
す。特に、図4aは形成されるビアを示し、図4bは部
分的にドープトポリシリコン404が埋め込まれたビア
を示す。ここでも、部分的埋込みはエッチバックのある
ブランケット堆積により行うことができる。これはビア
を埋め込むポリシリコン320を示す図3dに類似して
いる。 Preferred Embodiment of Capacitor Below Bit Line FIGS. 4a-4h show a capacitor-under-bit line version of the capacitor-over-bit line structure. In particular, FIG. 4a shows a via to be formed, and FIG. 4b shows a via with partially doped polysilicon 404 embedded. Again, partial embedding can be performed by blanket deposition with etchback. This is similar to FIG. 3d showing the polysilicon 320 filling the via.
【0058】図4cはブランケット金属堆積に続いてシ
リサイド化反応および非反応金属剥離を行って形成され
るシリサイド406を示す。図4dは図3eの拡散バリ
アと同様な拡散バリア408を示し、拡散バリアはTi
AlNで作りCMP等によるブランケット堆積および平
坦化により形成することができる。FIG. 4c shows the silicide 406 formed by blanket metal deposition followed by silicidation and non-reactive metal stripping. FIG. 4d shows a diffusion barrier 408 similar to that of FIG. 3e, wherein the diffusion barrier is Ti
It can be formed by blanket deposition and flattening by CMP or the like made of AlN.
【0059】[27443]図4eはエッチング後にT
iAlN410を接着させた白金底部電極412を示
し、それは図3jに類似している。図4fはBST41
4、白金頂部電極416、およびパターニング後の頂部
拡散バリア418を示す。BSTおよび頂部電極は全キ
ャパシタに共通とすることができ、開口419はちょう
どビットラインコンタクトの位置であり、それは頂部電
極をビット線コンタクト432から分離する。[27443] FIG. 4e shows that T after etching.
Shown is a platinum bottom electrode 412 with iAlN 410 adhered, which is similar to FIG. 3j. FIG. 4f shows BST41
4, a platinum top electrode 416, and a top diffusion barrier 418 after patterning. The BST and top electrode can be common to all capacitors, and the opening 419 is just at the location of the bit line contact, which separates the top electrode from the bit line contact 432.
【0060】図4gは平坦化された誘電体420を示
す。最後に、図4hはコンタクトエッチおよび埋め込み
の後でトランジスタの共通ドレインとコンタクト432
するビット線430を示す。ビット線コンタクト432
の誘電体400を貫通する部分は図4a−4dのキャパ
シタステムと同時に形成され埋められる(ポリシリコン
で)ことがある。この場合、誘電体420を貫通するビ
ット線コンタクトはより浅くなって誘電体400および
420を同時に貫通するよりもエッチが簡単となる。FIG. 4g shows the planarized dielectric 420. Finally, FIG. 4h shows the transistor common drain and contact 432 after contact etch and burial.
The bit line 430 is shown. Bit line contact 432
4a-4d may be formed and buried (in polysilicon) simultaneously with the capacitor stem of FIGS. 4a-4d. In this case, the bit line contacts that penetrate dielectric 420 are shallower and easier to etch than penetrate dielectrics 400 and 420 simultaneously.
【0061】代替材料エッチ [28254]Pt底部電極の前記エッチはIr,R
u,...およびそれらの酸化物等のエッチ材料に適合
させることができ(次節で説明するように)DRAMお
よびFeRAMに使用することができるが、磁気記憶装
置に使用されるFeNi,FeNiCo,NiC
r,...等のエッチ材料に適合させることもできる。
すなわち、プラズマガスに加えるN2および/もしくは
TiAlNもしくは使用するさまざまなハードマスクは
本質的にArおよび/もしくはClによるスパッタリン
グもしくはイオンミリングエッチのためのサイドウォー
ル勾配を改善しなければならない。 Alternative material etch [28254] The etch of the Pt bottom electrode is Ir, R
u,. . . And their oxides and other etch materials (as will be described in the next section) and can be used in DRAMs and FeRAMs, but in FeNi, FeNiCo, NiC
r,. . . Etc. can also be adapted.
That is, various hard mask for N 2 and / or TiAlN or use applied to the plasma gas must be substantially improved sidewall slope for sputtering or ion milling etching using Ar and / or Cl.
【0062】第2の好ましい実施例 図6a−oは次のようなメモリセル(例えば、FeRA
Mセル)を有する集積回路(例えば、CMOSもしくは
BiCMOS)の製作方法の第2の好ましい実施例のス
テップを示す断面立面図である。 Second Preferred Embodiment FIGS. 6a-o show the following memory cells (eg, FeRA
FIG. 5 is a cross-sectional elevation view showing steps of a second preferred embodiment of a method for fabricating an integrated circuit (e.g., CMOS or BiCMOS) having M cells).
【0063】(1)前記第1の実施例のステップ(1)
−(7)に従って図3eに示すような構造を有する。随
意、誘電体318は拡散バリアとして作用する30nm
厚の頂部層602を含むことができる。層602はTi
O2,Al2O3,等とすることができる。(1) Step (1) of the first embodiment
According to (7), it has a structure as shown in FIG. 3e. Optionally, dielectric 318 acts as a diffusion barrier
A thick top layer 602 can be included. Layer 602 is made of Ti
O 2 , Al 2 O 3 , etc.
【0064】(2)次のように層のスタックを形成す
る。 −−Ti0.6Al0.4Nの50nm厚層604をスパッタ
堆積する(底部導電性拡散バリア)、 −−Irの100nm厚層606をスパッタ堆積する
(底部電極、PZTとしてPtはIrほど良くない)、 −−PZTのMOCVD100nm厚層608(強誘電
性)、 −−Irの50nm厚層610をスパッタ堆積する(頂
部電極)、さらに、IrO2の10nm厚層612を含
むことができる、 −−Ti0.6Al0.4Nの50nm厚層614をスパッタ
堆積する(頂部導電性拡散バリア)、あるいは、TiA
lNは200nm厚としハードマスクとしても使用する
ことができる、 −−二酸化シリコンのCVD200nm厚層616(ハ
ードマスク)。 TiO2拡散バリア602を示す図6a参照。(2) Form a stack of layers as follows. Sputter deposit a 50 nm thick layer 604 of Ti 0.6 Al 0.4 N (bottom conductive diffusion barrier); sputter deposit a 100 nm thick layer 606 of Ir (bottom electrode, Pt as PZT, Pt is not as good as Ir); --PZT of MOCVD100nm thick layer 608 (ferroelectric) sputter depositing a 50nm thick layer 610 of --Ir (top electrode) can further include a 10nm thick layer 612 of IrO 2, --Ti 0.6 Sputter deposit a 50 nm thick layer 614 of Al 0.4 N (top conductive diffusion barrier) or TiA
1N is 200 nm thick and can also be used as a hard mask .-- CVD 200 nm thick layer 616 of silicon dioxide (hard mask). See FIG. 6a showing the TiO 2 diffusion barrier 602.
【0065】MOCVDPZTの代替はMODPZTで
あり、前駆体をスピンオンし重合化する。次にN2雰囲
気内で600Cで硬化させアニールする。電極内のIr
O2は酸素ソースとして作用してPZT608の酸素欠
乏を回避し、アニールにより本質的にアモルファスなP
ZTを結晶化させてPZT特性を改善する。An alternative to MOCVD PZT is MODPZT, which spins on and polymerizes the precursor. Next, it is cured and annealed at 600 C in an N 2 atmosphere. Ir in the electrode
O 2 acts as an oxygen source to avoid oxygen deficiency in PZT 608, and an essentially amorphous P 2
Crystallize ZT to improve PZT characteristics.
【0066】(3)ホトレジストをスピンオンし、次に
露光および現像してFeRAMキャパシタ位置を画定す
る。キャパシタは100nmx250nm矩形フットプ
リントを有することができる。(3) Spin on photoresist, then expose and develop to define FeRAM capacitor locations. Capacitors can have a 100 nm x 250 nm rectangular footprint.
【0067】(4)パターン化されたホトレジスト62
0をマスクとして使用して酸化物ハードマスク層616
をエッチし酸化物ハードマスク622を形成する、CF
4+CHF3系プラズマ酸化物エッチが作用し、TiAl
N614内へのオーバエッチングは問題にならない。図
6bはキャパシタステム315,320上の完全なアラ
イメントからのホトレジストマスクのオフセットを示
す。次にホトレジストを剥離する。(4) Patterned photoresist 62
Oxide hard mask layer 616 using
To form an oxide hard mask 622, CF
4 + CHF 3 plasma oxide etch acts, TiAl
Overetching into N614 is not a problem. FIG. 6b shows the offset of the photoresist mask from perfect alignment on the capacitor stems 315,320. Next, the photoresist is removed.
【0068】(5)[28286/28298]酸化物
ハードマスク622を使用してマルチステップエッチに
よりECR枚葉式プラズマエッチャー内で次のようにT
iAlN/Ir/PZT/Ir/TiAlNスタックを
エッチする。最初に、10mTorr圧の50sccm
フローにより低RFバイアス電力(300W)高MW電
力(1500W)でCl2プラズマエッチを使用して頂
部TiAlN614をエッチし、終点検出のため414
nmラインで光放出が減少する、10秒のオーバエッチ
を含む。次に、25sccmCl2プラス25sccm
O2のフローで圧力を0.5Torrまで降下させRF
バイアス電力を900Wまで増大してIr610をエッ
チし15秒のオーバエッチを加える。378および35
1nmにおけるIrの光放出の減少および367nmに
おけるPZTの光放出の増加により終点を検出する。次
に、圧力および電力を維持しながら10sccmC
l2,20sccmO2,25sccmCF4,および5
0sccmArのフローへシフトしてPZT608をエ
ッチすると共に15秒のオーバエッチを行う。367n
mにおける光放出の減少および378および351nm
における増加により終点を検出する。次に、前記Irエ
ッチを繰り返し、さらに前記TiAlNエッチを繰り返
して露出したTiAlN604を剥離し拡散バリア60
2上で停止する(バリア602がTiO2もしくはAl2
O3であれば、このエッチは低選択比を有することがあ
る)。底部TiAlNのエッチもステム上の凹み内のT
iAlN内での溝切りであるが、底部TiAlNの厚さ
により凹みTiAlNの許容量しか除去されない短いエ
ッチとなる。結果的に得られる強誘電体キャパシタ62
4,626を示す図6c参照。(5) [28286/28298] Using an oxide hard mask 622, a multi-step etch is performed in an ECR single-wafer plasma etcher as follows.
Etch the iAlN / Ir / PZT / Ir / TiAlN stack. First, 50 sccm at 10 mTorr pressure
The flow etches the top TiAlN 614 using a Cl2 plasma etch with low RF bias power (300 W) and high MW power (1500 W) and 414 for endpoint detection
Includes a 10 second overetch where light emission is reduced at the nm line. Next, 25 sccm Cl2 plus 25 sccm
Reduce the pressure to 0.5 Torr with O 2 flow and RF
The bias power is increased to 900 W to etch Ir610 and add a 15 second overetch. 378 and 35
The end point is detected by a decrease in Ir light emission at 1 nm and an increase in PZT light emission at 367 nm. Next, while maintaining pressure and power, 10 sccm C
l 2 , 20 sccm O 2 , 25 sccm CF 4 , and 5
Shift to a flow of 0 sccmAr to etch PZT 608 and perform an overetch for 15 seconds. 367n
m at 378 and 351 nm
The end point is detected by the increase in. Next, the Ir etch is repeated, and the TiAlN etch is further repeated to peel off the exposed TiAlN 604 and remove the diffusion barrier 60.
2 (the barrier 602 is TiO 2 or Al 2
If O 3 , this etch may have a low selectivity). The bottom TiAlN etch also has a T in the recess on the stem.
Although the groove is formed in the iAlN, the thickness of the bottom TiAlN results in a short etch in which only the allowable amount of the recessed TiAlN is removed. The resulting ferroelectric capacitor 62
See FIG. 6c showing 4,626.
【0069】ステップおよび条件の詳細を示す下記の表
によりスタックエッチを要約することができる。The following table detailing the steps and conditions can be used to summarize the stack etch.
【表1】 前記ステップは全て背面ウェーハ冷却(ヘリウムフロー
等による)の比較的低温(例えば、200Cよりも低
い)で実施される。表では発光分析にOES、ホトレジ
ストにPR、頂部電極にTE、底部電極にBEの略語を
使用している。[Table 1] All of the above steps are performed at a relatively low temperature (eg, below 200 C) of backside wafer cooling (eg, by helium flow). The table uses the abbreviations OES for emission analysis, PR for photoresist, TE for top electrode, and BE for bottom electrode.
【0070】(6)Tiをスパッタ堆積させて絶縁拡散
バリアTiO2630の30nm厚共形層を堆積しO2雰
囲気内で加熱する、あるいは、前駆体TiCl4および
O2によるPECVDを使用する。次に、SiCl4およ
びN2のPECVDにより窒化シリコンの20nm厚共
形層632を堆積する。TiO2630はPbの拡散バ
リアであり、したがってTiAlN604,614プラ
スサイドウォールTiO2630はPb外部拡散を制限
するPZT608を包み込む。図6c参照。同様に、窒
化シリコン632およびTiAlN604,614は水
素拡散バリアでありPZT608を劣化させることがあ
る水素の後の内部拡散を制限する。通常のSiH4プラ
スNH3ではなくSiCl4およびN2を窒化シリコン堆
積に使用することにより堆積中の水素発生が回避され
る。同様に、O2プラスTiEt4,TiMe4,等の
有機金属のMOCVDではなくTiCl4プラスO2を使
用することにより、TDMATも水素の導入を回避する
ことができる。(6) Sputter deposit Ti to deposit a 30 nm thick conformal layer of insulating diffusion barrier TiO 2 630 and heat in an O 2 atmosphere, or use PECVD with precursors TiCl 4 and O 2 . Next, a 20 nm thick conformal layer of silicon nitride 632 is deposited by PECVD of SiCl 4 and N 2 . TiO 2 630 is a diffusion barrier for Pb, so TiAlN 604,614 plus sidewall TiO 2 630 envelops PZT 608, which limits Pb out diffusion. See FIG. 6c. Similarly, silicon nitride 632 and TiAlN 604,614 are hydrogen diffusion barriers that limit internal diffusion after hydrogen that can degrade PZT 608. The use of SiCl 4 and N 2 for silicon nitride deposition, rather than normal SiH 4 plus NH 3 , avoids hydrogen generation during deposition. Similarly, TDMAT can also avoid introducing hydrogen by using TiCl 4 plus O 2 instead of MOCVD of an organic metal such as O 2 plus TiEt4, TiMe4, and the like.
【0071】キャパシタサイドウォール用の代替Pb拡
散バリア材料にはAl2O3,Ta2O5,ZrO2等プラ
スAlN,SiC等の材料が含まれ、これらの材料はC
VDにより金属として同様に堆積させ酸化させることが
できる。拡散バリアは(PbおよびHに対する)単一金
属もしくは多層とすることができる。Alternative Pb diffusion barrier materials for capacitor sidewalls include materials such as Al 2 O 3 , Ta 2 O 5 , ZrO 2, plus AlN, SiC, etc.
It can be similarly deposited and oxidized as a metal by VD. The diffusion barrier can be a single metal (for Pb and H) or multilayer.
【0072】(7)[27947/28299]堆積し
た窒化シリコン632およびTiO 2絶縁拡散バリア6
30の異方性エッチによりサイドウォール2層誘電体6
34だけを残す、図6e参照。それは2ステップエッチ
であり、第1のステップは窒化シリコンをエッチするプ
ラズマCF4+CHF3であり、第2はTiO2をエッチ
するCl2のプラズマである。このエッチは窒化シリコ
ンバリア602で停止するが、TiO2バリア602の
露出部を剥離する。代替TiO2エッチは高RFバイア
ス電力および10sccmCl2,25sccmCF4,
プラス50sccmArからの0.5Torr圧力によ
るECRプラズマである。(7) Deposit [27947/28299]
Silicon nitride 632 and TiO TwoInsulation diffusion barrier 6
30 anisotropic etching of the sidewall two-layer dielectric 6
Leave only 34, see FIG. 6e. It's a two-step etch
The first step is to etch silicon nitride.
Razuma CFFour+ CHFThreeAnd the second is TiOTwoThe etch
ClTwoIs the plasma. This etch is a silicon nitride
Stop at the barrier 602,TwoOf the barrier 602
The exposed part is peeled off. Alternative TiOTwoEtch is high RF via
Power and 10 sccm ClTwo, 25sccmCFFour,
0.5 Torr pressure from 50 sccm Ar plus
ECR plasma.
【0073】得られるサイドウォール2層誘電体634
の厚さは共形堆積の厚さおよびキャパシタサイドウォー
ルの勾配角によって決まる。特に、拡散バリア材料の堆
積により平坦面上ほど厚くないある厚さの拡散バリアが
サイドウォール上で得られる。堆積の共形性は平坦面上
の厚さに対するサイドウォール上の厚さの比である。共
形性は一般的にキャパシタ間の間隙のアスペト比(キャ
パシタ間距離に対するキャパシタ高さ)が増加すると共
に減少する。共形性はまたサイドウォール勾配が急峻で
なくなるにつれ改善される。サイドウォールの垂直厚は
平坦面上の厚さよりも実質的に大きくできることをお判
り願いたい、図7a参照。The resulting sidewall two-layer dielectric 634
Is determined by the thickness of the conformal deposition and the slope angle of the capacitor sidewall. In particular, the deposition of the diffusion barrier material results in a diffusion barrier of a certain thickness on the sidewall that is not as thick as on a flat surface. The conformality of the deposition is the ratio of the thickness on the sidewall to the thickness on the flat surface. Conformality generally decreases with increasing aspect ratio of the gap between capacitors (capacitor height versus distance between capacitors). Conformality is also improved as the sidewall gradient becomes less steep. Note that the vertical thickness of the sidewall can be substantially greater than the thickness on a flat surface, see FIG. 7a.
【0074】図7bは異方性エッチングの後の状況を示
す。実際上、相当なオーバエッチが必要であり図7bは
150%オーバエッチの結果を含んでいる。オーバエッ
チは常にキャパシタの頂部からサイドウォール拡散バリ
アを引っ込める。図7bにおいて、凹みによりサイドウ
ォール拡散バリアは頂部電極を覆うだけでよく頂部導電
性拡散バリアは覆う必要がない。オーバエッチしすぎる
とサイドウォール拡散バリアが凹んで強誘電体を覆わな
くなる。大きなオーバエッチであってもサイドウォール
拡散バリアが強誘電体を確実に覆うように頂部電極およ
び頂部導電性拡散バリアの厚さを増すことができる。同
様に、厚いハードマスクにより強誘電性カバレッジが保
証される、図6e参照。FIG. 7 b shows the situation after anisotropic etching. In practice, a significant overetch is required and FIG. 7b includes the result of a 150% overetch. The overetch always retracts the sidewall diffusion barrier from the top of the capacitor. In FIG. 7b, the recess only requires the sidewall diffusion barrier to cover the top electrode, and not the top conductive diffusion barrier. If overetching is performed too much, the sidewall diffusion barrier will be dented and will not cover the ferroelectric. The thickness of the top electrode and top conductive diffusion barrier can be increased to ensure that the sidewall diffusion barrier covers the ferroelectric even with a large overetch. Similarly, a thick hard mask ensures ferroelectric coverage, see FIG. 6e.
【0075】キャパシタ構造上のオーバエッチのもう1
つのインパクトはキャパシタの頂部および下層基板が共
にオーバエッチ時の量だけエッチされることである。し
たがって、露出された材料のエッチングレートが重要と
なる。図7bには頂部導電性拡散バリアのエッチングは
図示されていないが、キャパシタの下の層間誘電体のエ
ッチングレートはサイドウォール拡散バリア材料と同じ
である。Another overetch on the capacitor structure
One impact is that both the top of the capacitor and the underlying substrate are etched by an overetch amount. Therefore, the etching rate of the exposed material is important. Although the etching of the top conductive diffusion barrier is not shown in FIG. 7b, the etch rate of the interlayer dielectric below the capacitor is the same as the sidewall diffusion barrier material.
【0076】図7c−7dはサイドウォール勾配間の相
互作用、オーバエッチ量、および最終サイドウォール拡
散バリア厚さの共形性を示す。図7cは勾配が比較的急
峻であれば(〜75゜)150%のオーバエッチであっ
ても比較的大きな(50%)サイドウォール材料部分を
達成できることを示している。25%の残りのサイドウ
ォール材料を許容できるならば、150%のオーバエッ
チで64゜の勾配も許容できるが、2層サイドウォール
(例えば、TiO2上の窒化シリコン)が最終サイドウ
ォール材料の一部として残存するために遥かに厚い外層
を持たなければならない場合がある。図7cはオーバエ
ッチを150%から200%へ増してもサイドウォール
材料の量は著しく低減はされないことも示している。こ
れらの計算は90%共形性に対するものであり、この数
は90゜のサイドウォール角におけるサイドウォール厚
さと矛盾しない。FIGS. 7c-7d show the interaction between the sidewall gradients, the amount of overetch, and the conformality of the final sidewall diffusion barrier thickness. FIG. 7c shows that a relatively steep slope (〜75 °) can achieve a relatively large (50%) sidewall material portion even with a 150% overetch. If a 25% residual sidewall material can be tolerated, a 64 ° gradient with a 150% overetch can be tolerated, but a two-layer sidewall (eg, silicon nitride on TiO 2 ) is one of the final sidewall materials. It may be necessary to have a much thicker outer layer to remain as a part. FIG. 7c also shows that increasing the overetch from 150% to 200% does not significantly reduce the amount of sidewall material. These calculations are for 90% conformality and this number is consistent with the sidewall thickness at a sidewall angle of 90 °.
【0077】図7dは共形性のインパクトを示す。共形
性が小さいと予期したよりも少ない材料となるがサイド
ウォール勾配はこの数に極端に敏感ではない。FIG. 7d shows the impact of conformality. Less conformality results in less material than expected, but the sidewall gradient is not extremely sensitive to this number.
【0078】(8)PECVDにより二酸化シリコン等
の層間誘電体640を堆積し、CMP等により、平坦化
してハードマスク622を含むキャパシタ上の酸化物の
おおよそ500nmを残す。(8) An interlayer dielectric 640 such as silicon dioxide is deposited by PECVD and planarized by CMP or the like to leave approximately 500 nm of oxide on the capacitor including the hard mask 622.
【0079】(9)平坦化された誘電体640内にハー
ドマスク622を介して導電性拡散バリアTiAlN6
14までホトリソグラフィックにホール(コンタクト,
ビア)を画定しエッチする。これはCF4+CHF3を使
用する酸化物プラズマである。(9) A conductive diffusion barrier TiAlN6 is formed in the planarized dielectric 640 through a hard mask 622.
Photolithographically up to 14 holes (contact,
Vias) and etch. This is an oxide plasma using CF 4 + CHF 3 .
【0080】(10)20nm厚TiNバリアメタルを
共形堆積し、次に300nm厚Al:Cuを堆積する。
それにより先行ステップのビアが埋め込まれる。あるい
は、ビアを金属堆積とは別に埋め込んでドライブ線およ
び配線を形成する。(10) A 20 nm thick TiN barrier metal is conformally deposited, and then a 300 nm thick Al: Cu is deposited.
Thereby, the via of the preceding step is embedded. Alternatively, vias are buried separately from metal deposition to form drive lines and wiring.
【0081】(11)金属をパターン化してメモリセル
アレイとは離れた強誘電体キャパシタおよび配線に対す
るドライブ線を形成する、図6f参照。(11) Patterning the metal to form drive lines for the ferroelectric capacitors and wires remote from the memory cell array, see FIG. 6f.
【0082】(12)ドライブ線および配線上に平坦化
されたIMD/ILDを形成する。(12) A flattened IMD / ILD is formed on the drive line and the wiring.
【0083】(13)ビアエッチ、ビア埋め込み、金属
堆積およびパターニングを繰り返してさらに金属配線層
を形成する。あるいは、ドライブ線および配線に対して
デュアルダマシン処理を使用することができた。(13) Via etching, via filling, metal deposition and patterning are repeated to further form a metal wiring layer. Alternatively, dual damascene processing could be used for drive lines and wiring.
【0084】絶縁拡散バリアバージョン [28908]図6e−6f(および図7b)のサイド
ウォール絶縁拡散バリアは単純化することができ図6d
(および図7a)の全バリア層が正しい位置に残され
た。この場合、前記ステップ(9)(および図6f)と
同様なビアエッチがILDおよび拡散バリアの両方を貫
通する。特に、図14はホトレジスト(PR)マスクを
使用したILD(SiO2)および前記拡散バリアTi
O2を貫通する1ステップおよび2ステップエッチを示
す。The insulating diffusion barrier version [28908] The sidewall insulating diffusion barrier of FIGS. 6e-6f (and FIG. 7b) can be simplified and FIG. 6d
All barrier layers (and FIG. 7a) were left in place. In this case, a via etch similar to step (9) (and FIG. 6f) penetrates both the ILD and the diffusion barrier. In particular, FIG. 14 shows an ILD (SiO 2 ) using a photoresist (PR) mask and the diffusion barrier Ti
O 2 shows a one-step and two-step etch through the.
【0085】事実、標準化学反応および標準RIEリア
クタ(図14の右側部内の下部代替手段)を使用してS
iO2の広範なオーバエッチを実施するか、もしくはS
iO2層の初期エッチに続いてTiO2が独立してエッチ
されるマルチステップエッチシーケンスを実施する(図
14の右側部内の上部代替手段)。In fact, using standard chemical reactions and standard RIE reactors (lower alternative in the right part of FIG. 14)
Perform extensive overetch of iO 2 or S
Perform a multi-step etch sequence where the TiO 2 is independently etched following the initial etch of the iO 2 layer (top alternative in the right side of FIG. 14).
【0086】ステップのこのシーケンスはILD堆積の
前の拡散バリアエッチバックの場合には逆にすることも
できる。This sequence of steps can be reversed in the case of a diffusion barrier etchback before ILD deposition.
【0087】SiO2エッチの化学反応はH−およびF
−含有ガスの混合物を含まなければならず、不活性ガス
(例えば、He,Ne,Ar,Kr,Xe)を使用する
ことができる。特定のリアクタ(AMAT P5000
RIEシステム)の好ましい化学反応は100mTor
rの総処理圧を与える15sccmCF4,30scc
mCF3Hおよび100sccmArフローからなって
いる。The chemical reaction of the SiO 2 etch is H- and F-
It must contain a mixture of contained gases, and inert gases (eg He, Ne, Ar, Kr, Xe) can be used. Specific reactor (AMAT P5000
The preferred chemical reaction of the RIE system is 100 mTorr
15 sccm CF 4 , 30 scc to give a total processing pressure of r
It consists of mCF 3 H and a 100 sccm Ar flow.
【0088】もちろん、他のガス(例えば、CH2F2,
CH3F,CH4,C2F6,C3F6,C3F8,XeF2,
NF3,SF6)をFおよび/もしくはH種のソースとす
ることができる。Cl,BrもしくはI種を含む化合物
を置換もしくは付加するエッチ化学反応は同様な性質を
有する。Of course, other gases (eg, CH 2 F 2 ,
CH 3 F, CH 4 , C 2 F 6 , C 3 F 6 , C 3 F 8 , XeF 2 ,
NF 3 , SF 6 ) can be a source of F and / or H species. Etch chemistry for substituting or adding compounds containing Cl, Br or I species has similar properties.
【0089】TiO2に対しては、Cl−およびF−含
有種の組合せが使用される。好ましい実施例は比率10
/25/50sccmもしくは25/25/5sccm
のCl2/CF4/Ar混合物もしくは比率10/20/
25/50sccmのCl2/O2/CF4/Ar混合物
を含む。前記したように、他の不活性ガス、もしくはC
l,OもしくはFの他のソース(例えば、XeF2,N
F3,SF6)等の他のガスを置換もしくは付加すること
ができる。Cl含有種の替わりにBr含有種を置換もし
くは付加するエッチ化学反応は同様な性質を有する。こ
のエッチは他のサイドウォール絶縁拡散バリア(Al2
O3,AlN,等)や強誘電性材料(例えば、SBT,
BST)だけでなく、さまざまな組成およびドーピング
のPZTにも使用することができる。For TiO 2 , a combination of Cl- and F-containing species is used. The preferred embodiment has a ratio of 10
/ 25 / 50sccm or 25/25 / 5sccm
Of Cl 2 / CF 4 / Ar or a ratio of 10/20 /
Containing Cl 2 / O 2 / CF 4 / Ar mixture 25/50 sccm. As mentioned above, other inert gases, or C
l, O or another source of F (eg, XeF 2 , N
Other gases such as F 3 , SF 6 ) can be substituted or added. An etch chemistry that replaces or adds a Br-containing species instead of a Cl-containing species has similar properties. This etch is performed using another sidewall insulating diffusion barrier (Al 2
O 3 , AlN, etc.) and ferroelectric materials (eg, SBT,
Not only BST) but also PZT of various compositions and dopings can be used.
【0090】図15はホトレジストに対するTiO2選
択比の2次モデルを示す。Cl2およびCF4フロー(C
l2+CF4)に換算したCl2部分およびハロゲン部分
への非線形従属性が示されている。ホトレジストエッチ
レートは状態変化にそれほど敏感ではないが、TiO2
レートは高い(100%ではないが)ハロゲン部分で最
大となる。図15に示すさまざまなAr/Cl2/CF4
混合物に対するエッチレートおよび選択比の予測値はプ
ロセス空間の最も有用なエリアは三角混合図の下位2/
3であるように見えることを示している。FIG. 15 shows a second order model of the TiO 2 selectivity with respect to the photoresist. Cl 2 and CF 4 flows (C
Non-linear dependence on the Cl 2 portion and the halogen portion in terms of (l 2 + CF 4 ) is shown. Although the photoresist etch rate is not very sensitive to state changes, TiO 2
The rate is highest at high (but not 100%) halogen moieties. Various Ar / Cl 2 / CF 4 shown in FIG.
The predicted etch rate and selectivity for the mixture is the most useful area of the process space is the lower 2 /
3 appears to be.
【0091】総プロセス圧はエッチレートおよび材料選
択比をさらに制御する重要な変数である。例えば、高圧
操作(10mTorr)では低圧状態(0.5mTor
r)に較べて物理的スパッタリングを犠牲にして化学エ
ッチングが増す。同様に、プラズマ電力およびプラズマ
基板バイアスもプロセスの調整に使用できる変数を制御
する。これらの変数は利用されるリアクタのタイプによ
って決まる。我々の実演に使用したECR−強化RIE
リアクタについて、我々は0.1−10mTorrの範
囲の圧力、300から1500Wのマイクロ波電力およ
び0から900WのRF電力を使用した。これらの条件
下のプラズマバイアスは0(印加RF電力0W)〜−3
25V(900WRF電力)の範囲であった。The total process pressure is an important variable that further controls the etch rate and material selectivity. For example, in a high pressure operation (10 mTorr), a low pressure state (0.5 mTorr)
Chemical etching increases at the expense of physical sputtering compared to r). Similarly, plasma power and plasma substrate bias also control variables that can be used to tune the process. These variables depend on the type of reactor utilized. ECR-enhanced RIE used in our demonstration
For the reactor, we used pressures in the range of 0.1-10 mTorr, microwave power of 300-1500 W and RF power of 0-900 W. The plasma bias under these conditions is 0 (applied RF power 0 W) to -3.
It was in the range of 25V (900W RF power).
【0092】ウェーハ温度はエッチパラメータに影響す
るもう1つの変数である。ここに記載するこれらのエッ
チはウェーハ温度を低く維持するためにHe背面冷却を
使用した。最大温度は測定されなかったが、ウェーハ頂
部のホトレジストはエッチング後容易に除去された。ウ
ェーハ温度を高めるとスパッタエッチングを犠牲にして
化学エッチングの成分が増加する。したがって、エッチ
ガスのイオンエネルギを低減することができそれにより
物理的エッチ成分が低減されエッチ選択比も改善される
可能性がある。[0092] Wafer temperature is another variable that affects etch parameters. These etches described here used He backside cooling to keep the wafer temperature low. No maximum temperature was measured, but the photoresist on top of the wafer was easily removed after etching. Increasing the wafer temperature increases the components of chemical etching at the expense of sputter etching. Thus, the ion energy of the etch gas can be reduced, which can reduce the physical etch components and improve the etch selectivity.
【0093】もちろん、他種のエッチリアクタを使用し
て適切なフロー比および付加最適化によりこのエッチを
達成して、選択比およびエッチプロフィールを改善する
ことができる。いくつかの例として、単一RF供給(誘
導結合プラズマ(ICP)もしくは平行板リアクタ)も
しくはデュアルRF供給、もしくは他の強化プラズマ発
生源がある。ここで利用されるシステムは13.56M
Hzrfおよび2.45GHzマイクロ波発生器を使用
するが、ここに記載するのと同様な化学反応で他のプラ
ズマ周波数を使用することができる。Of course, this etch can be achieved with appropriate flow ratios and additional optimization using other types of etch reactors to improve selectivity and etch profiles. Some examples include a single RF supply (inductively coupled plasma (ICP) or parallel plate reactor) or dual RF supplies, or other enhanced plasma sources. The system used here is 13.56M
Although a Hz rf and 2.45 GHz microwave generator is used, other plasma frequencies can be used with similar chemistry as described herein.
【0094】前記したように、他の不活性ガス、もしく
はClやFの他のソース(下記の表参照)等の他のガス
を置換もしくは付加することができる。Cl−含有種の
替わりにBr−含有種を付加もしくは置換するエッチ化
学反応は同様な性質を有する。As described above, other gases, such as other inert gases or other sources of Cl or F (see table below) can be substituted or added. An etch chemistry that adds or substitutes a Br-containing species instead of a Cl-containing species has similar properties.
【0095】エッチ終点の遠隔感知は発光分析(OE
S)、質量分析、もしくは印加RF電力感知を含むさま
ざまな方法で達成することができる。OESの場合に
は、特定材料表示がSiO2(483.5nm)および
TiO2エッチング(322,335,364,37
5,415および430nm)に対してが決定されてい
る。The remote sensing of the end point of the etch is performed by the emission analysis (OE).
S), mass spectrometry, or applied RF power sensing can be achieved in a variety of ways. In the case of OES, the specific material designation is SiO 2 (483.5 nm) and TiO 2 etching (322, 335, 364, 37).
5,415 and 430 nm).
【0096】付加ウェットエッチもしくは回復アニール
ステップを使用してエッチ破損層を除去することもでき
る。An additional wet etch or recovery anneal step may be used to remove the etch damaged layer.
【0097】電極バリエーション [28240]酸素ソースを有して結晶化アニール中に
酸素欠乏を防止するために、前記したキャパシタのIr
電極(底部もしくは頂部もしくは両方)をIrプラスI
rO2層で置換することができる。IrおよびIrO2の
交互層を作る方法の好ましい実施例は、最初にIrを堆
積し(例えば、50nmスパッタ堆積)、次にIrの表
面を酸素プラズマにより酸化させておよそ3nmのIr
O2を成長させる。さらにスパッタ堆積によりIrのも
う1層を堆積させることができ、さらに酸化を実施する
ことができる。このようにして、任意数のIrおよびI
rO2の交互層を作ることができる。また、薄いIr層
を全体的に酸化させてスタックがIrもしくはIrO2
で開始および終了できるようにすることができる。 Electrode Variation [28240] In order to prevent oxygen deficiency during crystallization annealing with an oxygen source, the Ir
Electrodes (bottom or top or both) are Ir + I
It can be replaced by an rO 2 layer. Preferred embodiment of the method of making alternating layers of Ir and IrO 2 are initially deposited Ir (e.g., 50 nm sputter deposition), then approximately 3nm by oxidizing the surface by oxygen plasma Ir Ir
The O 2 is grown. In addition, another layer of Ir can be deposited by sputter deposition, and further oxidation can be performed. Thus, any number of Ir and I
Alternating layers of rO 2 can be made. Further, the thin Ir layer is entirely oxidized so that the stack becomes Ir or IrO 2.
Can be started and ended.
【0098】100sccmのO2フロー、10mTo
rr圧、1000ワットMW電力、0から100ボルト
のDCバイアス、64から500Cの基板温度における
Irの5分間プラズマ酸化による実験から下記の結果が
得られた。100 sccm O 2 flow, 10 mTo
The following results were obtained from experiments with 5 min plasma oxidation of Ir at rr pressure, 1000 watts MW power, 0 to 100 volts DC bias, substrate temperature of 64 to 500C.
【表2】 プラズマ酸化は遥かに低温で炉酸化よりも滑らかなIr
O2表面を与える。[Table 2] Plasma oxidation is much lower temperature and smoother than furnace oxidation
Provides an O 2 surface.
【0099】IrおよびIrO2層のさまざまな置換が
考えられる電極であり、特に、下記のものが含まれる、
Ir/PZT/IrO2,IrO2/PZT/Ir,Ir
/PZT/IrO2/Ir,Ir/PZT/Ir/Ir
O2/Ir,Ir/IrO2/PZT/IrO2/Ir,
Ir/IrO2/PZT/Ir/IrO2/Ir,Ir/
IrO2/Ir/PZT/IrO2/Ir,Ir/IrO
2/Ir/PZT/Ir/IrO2/Ir。Various possible replacements of the Ir and IrO 2 layers are electrodes, in particular including:
Ir / PZT / IrO 2 , IrO 2 / PZT / Ir, Ir
/ PZT / IrO 2 / Ir, Ir / PZT / Ir / Ir
O 2 / Ir, Ir / IrO 2 / PZT / IrO 2 / Ir,
Ir / IrO 2 / PZT / Ir / IrO 2 / Ir, Ir /
IrO 2 / Ir / PZT / IrO 2 / Ir, Ir / IrO
2 / Ir / PZT / Ir / IrO 2 / Ir.
【0100】より一般的に、貴金属(Ir,Pt,R
u,Rh,Pd,Pt,Ag,Au)やIrO2,Ru
O2,PdO,RhO2,SrRuO3,LaSrCo
O3,YBa2Cu3O7等の導電性酸化物等のさまざまな
材料あるいはこれらの材料の多層もしくは合金を頂部お
よび底部電極に使用することができる。More generally, noble metals (Ir, Pt, R
u, Rh, Pd, Pt, Ag, Au), IrO 2 , Ru
O 2 , PdO, RhO 2 , SrRuO 3 , LaSrCo
O 3, can be used a YBa 2 Cu 3 O 7 or the like of the conductive oxide different materials or multi-layer or an alloy of these materials, such as the top and bottom electrodes.
【0101】MOCVD強誘電体堆積 [28883]高密度メモリのスモールジオメトリ特徴
に対して、強誘電性材料は均一な粒構造で滑らかでなけ
ればならない。小さな粒度は滑らかな表面を得るのに重
要である。滑らかな表面は膜を抜けるリーク電流を低く
維持するだけでなく強誘電体膜を抜ける電界を均一にす
るためにも必要である。厚さの非均一性により大電界領
域が生成されるため信頼性も劣化する。 MOCVD Ferroelectric Deposition [28883] For the small geometry features of high-density memory, ferroelectric materials must be smooth with a uniform grain structure. Small particle size is important for obtaining a smooth surface. A smooth surface is necessary not only to keep the leakage current through the film low, but also to make the electric field through the ferroelectric film uniform. Since the large electric field region is generated due to the non-uniformity of the thickness, the reliability is deteriorated.
【0102】標準熱MOCVDPZTはかなり大きな粒
度(おおよそ100nm径)および粗い表面(ピークツ
ーバレイ変動がおおよそ40nm)を有する。MOCV
Dにより微粒子膜を作り出すために、好ましい実施例で
は下記のステップを含む方法により核生成密度が高めら
れる、(1)熱MOCVDもしくはプラズマMOCVD
強誘電体堆積の前に底部電極のプラズマ前処理を使用す
る、(2)熱MOCVD強誘電体堆積の前にプラズマM
OCVD強誘電体堆積の初期成長ステップを使用する、
(3)スパッタもしくは反応スパッタ強誘電体堆積の前
に底部電極のプラズマ前処理を使用する。Standard thermal MOCVD PZT has a fairly large particle size (approximately 100 nm diameter) and a rough surface (peak-to-valley variation approximately 40 nm). MOCV
To create a particulate film by D, the nucleation density is increased in a preferred embodiment by a method comprising the following steps: (1) thermal MOCVD or plasma MOCVD
Using plasma pretreatment of the bottom electrode prior to ferroelectric deposition, (2) Plasma M prior to thermal MOCVD ferroelectric deposition
Using an initial growth step of OCVD ferroelectric deposition,
(3) Use plasma pretreatment of the bottom electrode prior to sputter or reactive sputter ferroelectric deposition.
【0103】低核生成密度が粗さおよび粒度にどのよう
なインパクトを与えるかを図11a−11dにヒューリ
スティックに示す。これらの図は核が粗い等方性成長速
度で3次元的に成長するものと仮定している。SBTは
結晶相で成長すると非常に非等方性に面取りされるよう
に形成される。その結果同様な傾向とはなるが、平均膜
厚、粒度および表面粗さ間の量的関係が異なってくる。
図11aに従って核生成は始めはランダムに生じる。成
長中に核は互いに衝突するまで成長し、その時点で図1
1bに示すような粒界が形成される。図11cに示すよ
うに、膜が厚くなると粒子は最終的に膜の表面を覆う。
それは機能的デバイスを作り出すための下限厚であり、
この点よりも前に頂部に堆積された金属によりメタル/
メタルコンタクトが生じて完全短絡となる。癒着部にお
けるピークツーバレイ粗さは最も高い粒子の高さとな
る。さらに成長すると一般的におおよそ一定の絶対粗さ
となるが、校正された粗さ(ピークツーバレイ/平均厚
さ)は図11dに示すように改善される。The impact of low nucleation density on roughness and grain size is shown heuristically in FIGS. 11a-11d. These figures assume that the nuclei grow three-dimensionally at a coarse isotropic growth rate. SBT is formed so as to be very anisotropically chamfered when grown in the crystal phase. As a result, a similar tendency is obtained, but the quantitative relationship among the average film thickness, the grain size, and the surface roughness is different.
According to FIG. 11 a nucleation occurs initially randomly. During growth the nuclei grow until they collide with each other, at which point Figure 1
A grain boundary as shown in FIG. 1b is formed. As shown in FIG. 11c, as the film becomes thicker, the particles eventually cover the surface of the film.
It is the minimum thickness for creating a functional device,
The metal deposited on top before this point
A metal contact occurs, resulting in a complete short circuit. The peak-to-valley roughness at the weld will be the highest particle height. Further growth generally results in an approximately constant absolute roughness, but the calibrated roughness (peak-to-valley / average thickness) is improved as shown in FIG. 11d.
【0104】大きい核生成速度が粒度および表面厚さに
与えるインパクトを図11e−11fに示す。核生成密
度が高いと粒度が小さくなり同じ平均膜厚に対しては著
しく滑らかな膜となる。癒着点はより小さな粒度で生じ
るため、機能的デバイスの下限厚は低核生成密度の場合
よりも低くされより薄い膜とされる。The impact of a large nucleation rate on grain size and surface thickness is shown in FIGS. 11e-11f. If the nucleation density is high, the grain size becomes small and the film becomes extremely smooth for the same average film thickness. As the adhesion points occur at smaller particle sizes, the lower limit thickness of the functional device is lower and a thinner film than at low nucleation density.
【0105】底部電極の処理の好ましい実施例では、底
部電極の表面が本質的に織り込まれてより多くの核生成
サイトしたがってより大きな核生成密度が提供される。
前記したように、酸素プラズマ処理でも電極表面上に金
属酸化物を成長させることができる。底部電極のプラズ
マ前処理を実現するさまざまなプロセス方法は次のよう
である。 −(a)RF(例えば、13.56MHz)もしくはマ
イクロ波(例えば、2.45GHz)電圧により発生さ
れたArおよび/もしくはO2プラズマが、ウェーハ装
填直後でMOCVDもしくはスパッタ堆積開始直前にM
OCVDもしくはプラズマMOCVDもしくはスパッタ
堆積チャンバ内でウェーハ表面に加えられた。ステップ
間で大気に露呈させずにプラズマ処理およびPZT堆積
を実施することにより表面が他のガスを吸収することが
防止される。2−5分間の処理に対してArおよび/も
しくはO2圧力は10mTorr、プラズマバイアスは
100ボルトとすることができた。 −(b)RF(例えば、13.56MHz)もしくはマ
イクロ波(例えば、2.45GHz)電圧により前室に
発生されたArおよび/もしくはO2プラズマがMOC
VDもしくはプラズマMOCVDもしくはスパッタ堆積
チャンバにクラスタされそれはPZT堆積のすぐ前に行
われる。プラズマ処理およびPZT堆積をクラスタする
ことにより表面が他のガスを吸収することが防止され
る。 −(c)エッチチャンバ内に発生されたArおよび/も
しくはO2プラズマが堆積チャンバから分離された。プ
ラズマは遠隔発生するかウェーハにRF電圧を印加して
発生するかあるいはその両方を同時に使用することがで
きる。遠隔プラズマはRF,ECR等により発生するこ
とができる。In a preferred embodiment of the treatment of the bottom electrode, the surface of the bottom electrode is essentially woven to provide more nucleation sites and thus a greater nucleation density.
As described above, the metal oxide can be grown on the electrode surface by the oxygen plasma treatment. Various process methods for realizing the plasma pretreatment of the bottom electrode are as follows. - (a) RF (e.g., 13.56 MHz) or microwave (e.g., 2.45 GHz) Ar and / or O 2 plasma generated by voltage, M the MOCVD or sputter deposition immediately before immediately after wafer loading
OCVD or plasma MOCVD or sputter applied to the wafer surface in a deposition chamber. Performing the plasma treatment and PZT deposition without exposing to air between steps prevents the surface from absorbing other gases. The Ar and / or O 2 pressure could be 10 mTorr and the plasma bias could be 100 volts for a 2-5 minute treatment. (B) Ar and / or O 2 plasma generated in the anterior chamber by RF (eg, 13.56 MHz) or microwave (eg, 2.45 GHz) voltage is MOC
Clustered into a VD or plasma MOCVD or sputter deposition chamber, which occurs just prior to PZT deposition. Clustering the plasma treatment and the PZT deposition prevents the surface from absorbing other gases. - (c) Ar and / or O 2 plasma generated in the etch chamber is separated from the deposition chamber. The plasma may be generated remotely, generated by applying an RF voltage to the wafer, or both. Remote plasma can be generated by RF, ECR, or the like.
【0106】シード層用強誘電体のプラズマMOCVD
を実現するプロセス方法は次のようである。Plasma MOCVD of ferroelectric for seed layer
The process method for realizing is as follows.
【0107】熱MOCVDの前にチャンバへ流入するA
rおよび/もしくはO2ガスによりRFプラズマがター
ンオンされる。RFエネルギを遠隔からおよび/もしく
はウェハー表面へ印加することができる。次に前駆体が
堆積チャンバ内へターンオンされる。核生成速度および
最終膜性質を最大限とするために、プラズマプロセス用
MOCVDプロセスパラメータは熱MOCVDプロセス
とは独立して最適化する必要がある。したがって、圧
力、キャリヤフロー、酸化剤フロー、液体フローおよび
恐らくは液体組成が熱MOCVDプロセス値とは異なる
ものとなることができる。A flowing into the chamber before thermal MOCVD
The RF plasma is turned on by the r and / or O 2 gas. RF energy can be applied remotely and / or to the wafer surface. Next, the precursor is turned on into the deposition chamber. In order to maximize the nucleation rate and final film properties, the MOCVD process parameters for the plasma process need to be optimized independently of the thermal MOCVD process. Thus, the pressure, carrier flow, oxidizer flow, liquid flow and possibly liquid composition can be different from the thermal MOCVD process values.
【0108】熱MOCVDが続く初期プラズマMOCV
D方法の好ましい実施例では、プラズマバイアスはおよ
そ100ボルトであり、持続時間は少なくとも部分表面
カバレッジおよび高い核生成密度を保証するための僅か
数秒とすることができる。Initial plasma MOCV followed by thermal MOCVD
In a preferred embodiment of the D method, the plasma bias is around 100 volts and the duration can be at least a few seconds to ensure at least partial surface coverage and high nucleation density.
【0109】スパッタされた強誘電体堆積 [27802]スパッタされたPZT堆積に対して、粒
子構造制御の好ましい実施例によりPZT堆積の前にア
モルファスチタン酸鉛が与えられる。特に、図12aは
酸化物上の底部電極を示し、底部電極はIr,Pt,I
rO2,等とすることができる。 Sputtered Ferroelectric Deposition [27802] For sputtered PZT deposition, amorphous lead titanate is provided prior to PZT deposition according to the preferred embodiment of grain structure control. In particular, FIG. 12a shows the bottom electrode on the oxide, where the bottom electrode is Ir, Pt, I
rO 2 , etc.
【0110】図12bはCVD,スパッタリング、もし
くはe線蒸着等により底部電極上に形成されるTi(も
しくはTiO2)の薄層(5nm)を示す。FIG. 12b shows a thin layer (5 nm) of Ti (or TiO 2 ) formed on the bottom electrode by CVD, sputtering, e-beam evaporation or the like.
【0111】図12c−12dはTi(もしくはTiO
2)内へPbO(もしくはPb)をスパッタリングして
10−20%の過剰Pb原子(化学量論的に)を含みお
よそ8nmの厚さを有するアモルファスPbTiO
3(a−PTO)を形成することを示す。FIGS. 12C to 12D show Ti (or TiO 2).
2 ) Sputtering PbO (or Pb) into amorphous PbTiO containing 10-20% excess Pb atoms (stoichiometric) and having a thickness of approximately 8 nm
3 (a-PTO).
【0112】図12eは200CにおけるPb(Zr
0.5Ti0.5)O3とPbOターゲットの共スパッタリン
グにより−PTO上に形成されるアモルファスPZT
(a−PZT)の250nm厚層を示す。PZTは50
0Cで(PTOシード層がなければ520C必要)ある
いは酸素雰囲気内の20秒間の600C高速熱アニーリ
ングにより結晶化された(図12f)。FIG. 12E shows Pb (Zr) at 200C.
Amorphous PZT formed on -PTO by co-sputtering of 0.5 Ti 0.5 ) O 3 and PbO target
3 shows a 250 nm thick layer of (a-PZT). PZT is 50
Crystallized at 0C (520C required without PTO seed layer) or by 600C rapid thermal annealing for 20 seconds in an oxygen atmosphere (FIG. 12f).
【0113】図12gはスパッタリングもしくはe線蒸
着による頂部電極の堆積(Ir,Pt,IrO2,等)
を示す。FIG. 12g shows the deposition of the top electrode by sputtering or e-beam evaporation (Ir, Pt, IrO 2 , etc.)
Is shown.
【0114】図12hは強誘電体キャパシタを形成する
スタックエッチを示す。FIG. 12h shows a stack etch forming a ferroelectric capacitor.
【0115】代替強誘電体 PZT強誘電体はドープトPZT、鉛がCa,Sr,B
a,Na,Li,K,La,Ce,Biもしくはその組
合せにより(少なくとも一部)置換されたPZT、Zr
および/もしくはTiがZr,Ti,Hf,Ta,N
b,Mn,Fe,Co,Ni,Alもしくはその組合せ
により(少なくとも一部)置換されたPZT、および置
換の組合せ等の他のペロプスカイト強誘電体と置換する
ことができた。Bi4Ti3O12,SrBi2(Ta,N
b)O9等の層状ペロプスカイトも使用することができ
る。さらに、これらの材料の常誘電体バージョンが第1
の好ましい実施例の誘電体に使用できた。 Alternative Ferroelectric PZT Ferroelectric is doped PZT, lead is Ca, Sr, B
PZT, Zr substituted (at least partially) by a, Na, Li, K, La, Ce, Bi or a combination thereof
And / or Ti is Zr, Ti, Hf, Ta, N
PZT substituted (at least partially) by b, Mn, Fe, Co, Ni, Al or a combination thereof could be substituted with other perovskite ferroelectrics such as a combination of substitutions. Bi 4 Ti 3 O 12 , SrBi 2 (Ta, N
b) Layered perovskites such as O 9 can also be used. In addition, paraelectric versions of these materials are the first
Of the preferred embodiment.
【0116】酸化金属サイドウォールバリア [27792]堆積および異方性エッチングによるサイ
ドウォール拡散バリア形成(前記ステップ(6)−
(7))の代替プロセスは次のように進行する。最初に
キャパシタおよび誘電体上に10−20nm厚のチタン
もしくはアルミニウム等の金属を共形に堆積する、次に
金属を異方性エッチングして金属サイドウォールを残
す、最後に金属を酸化させてTiO2もしくはAl2O3
の絶縁拡散バリアを形成する。金属サイドウォールを低
温(50C)酸素プラズマ(10Torr圧力および1
00Vプラズマバイアス)により酸化させる、それによ
り露出されたTiAlNの酸化も回避される。 Metal oxide sidewall barrier [27792] Deposition and formation of sidewall diffusion barrier by anisotropic etching (Step (6)-
The alternative process (7) proceeds as follows. First, a 10-20 nm thick metal such as titanium or aluminum is conformally deposited on the capacitor and dielectric, then the metal is anisotropically etched to leave metal sidewalls, and finally the metal is oxidized to TiO 2 2 or Al 2 O 3
Is formed. The metal sidewall is cooled with a low temperature (50 C) oxygen plasma (10 Torr pressure and 1 Torr).
(00V plasma bias), thereby avoiding oxidation of the exposed TiAlN.
【0117】この代替サイドウォールにより他の絶縁体
に対して異方性絶縁拡散バリアエッチよりも選択性を高
くすることができる異方性金属エッチを使用することが
できる。共形金属堆積はTiCl4熱分解もしくはTi
もしくはArスパッタリングとして水素発生を回避する
ことができる。異方性エッチはBCl3およびCl2のプ
ラズマとすることができる。An anisotropic metal etch can be used that allows the alternative sidewalls to have a higher selectivity to other insulators than an anisotropic insulating diffusion barrier etch. Conformal metal deposition is TiCl 4 pyrolysis or Ti
Alternatively, hydrogen generation can be avoided as Ar sputtering. The anisotropic etch can be a BCl 3 and Cl 2 plasma.
【0118】厚いTiAlNハードマスク 前記した好ましい実施例は厚い(例えば、200nm)
頂部TiAlN拡散バリアをハードマスクとしても使用
して酸化物ハードマスクを省くことにより変えることが
できる。この場合、ホトレジストはTiAlN頂部エッ
チの後でIrエッチの前に10mTorr圧力、150
0WMV電力、0プラズマバイアスで92sccmO2
および8sccmN2へ切り替えて剥離される。頂部T
iAlNはその厚さのため底部TiAlN剥離で残存す
る。また、IrおよびPZTエッチはN2を加えて第1
の実施例のPtエッチで前記したようにハードマスク腐
食防止を助けることができる。 Thick TiAlN Hard Mask The preferred embodiment described above is thick (eg, 200 nm).
It can be changed by using the top TiAlN diffusion barrier also as a hard mask and omitting the oxide hard mask. In this case, the photoresist is at a pressure of 10 mTorr, 150 mTorr after the TiAlN top etch and before the Ir etch.
92 sccm O 2 at 0 WMV power, 0 plasma bias
And switched to 8 sccm N 2 for stripping. Top T
The iAlN remains due to the bottom TiAlN peeling due to its thickness. Furthermore, Ir and PZT etch the first addition of N 2
The Pt etch of this embodiment can help prevent hard mask corrosion as described above.
【0119】代替スタックおよびプラズマエッチ [28286/28299]前記したTiAlN/Ir
/PZT/Ir/TiAlNキャパシタスタックおよび
拡散バリア材料およびプラズマエッチは下記を含むさま
ざまな方法で修正することができる。 Alternative Stack and Plasma Etch [28286/28299] TiAlN / Ir
The / PZT / Ir / TiAlN capacitor stack and diffusion barrier material and plasma etch can be modified in various ways, including:
【0120】(a)底部拡散バリアを有するステム上に
50nm/150nm/150nm厚のIr/PZT/
Irのスタックが頂部拡散バリア/ハードマスク無しで
既に形成されており、任意のサイドウォール拡散バリア
がキャパシタエッチング後に形成され、頂部拡散バリア
が頂部金属とコンタクトするものとする。900nm厚
ホトレジストを使用してハードマスク無しで次のように
スタックをエッチする、最初に0.5mTorr圧力、
50sccmフロー、高RFバイアス電力(900W)
およびMW電力(1500w)でCl2プラズマを使用
し、Irの光放出を378および351nmで減少させ
PZTの光放出を367nmで増加させて頂部Irをエ
ッチする。次に、圧力および電力を維持して10scc
mCl2,25sccmCF4,および50sccmAr
へシフトしてPZTを15秒のオーバエッチと共にエッ
チし、光放出の367nmにおける減少および378お
よび351nmにおける増加により終点を検出する。次
に、前記したIrエッチを繰り返す。最後に、アッシャ
ー内でホトレジストをアッシュする。(A) Ir / PZT / 50 nm / 150 nm / 150 nm thick on stem with bottom diffusion barrier
Assume that a stack of Ir has already been formed without the top diffusion barrier / hard mask, any sidewall diffusion barriers are formed after the capacitor etch, and the top diffusion barrier contacts the top metal. Etch the stack using a 900 nm thick photoresist without a hard mask as follows, first at 0.5 mTorr pressure,
50 sccm flow, high RF bias power (900 W)
Etch the top Ir using a Cl 2 plasma at MW power (1500 w) and decreasing the Ir light emission at 378 and 351 nm and increasing the PZT light emission at 367 nm. Next, maintain 10 scc by maintaining pressure and power.
mCl 2 , 25 sccm CF 4 , and 50 sccm Ar
And etch the PZT with a 15 second overetch and detect the endpoint by a decrease in light emission at 367 nm and an increase at 378 and 351 nm. Next, the aforementioned Ir etch is repeated. Finally, ash the photoresist in the asher.
【0121】このエッチは次表に要約することができ
る。This etch can be summarized in the following table.
【表3】 この表でも略語OES,PR,BEおよびTEが使用さ
れ、エッチはウェーハ背面冷却による低温(例えば、2
00Cよりも低い)で実施される。[Table 3] The abbreviations OES, PR, BE and TE are also used in this table, and the etch is performed at a low temperature (eg, 2
(Lower than 00C).
【0122】(b)既に形成された底部拡散バリア上の
50nm/100nm/100nm/100nm厚のT
iN/Ir/PZT/Irのスタックを仮定し、スタッ
クエッチの後で任意のサイドウォール拡散バリアが形成
され、頂部拡散バリアが頂部金属とコンタクトする。最
初にTiNの表面を酸化させることによりスタックをエ
ッチし次にTiN:O上のホトレジストをパターン化す
る。ホトレジストマスクと共に10mTorr圧力、5
0sccmフロー、および低RFバイアス電力(300
W)、高MW電力(1500W)でCl2プラズマエッ
チを使用して頂部TiN:Oをエッチし、終点検出のた
めに光放出は414nmセインで減少する、10秒オー
バエッチを含む。次に、10mTorrの酸素プラズマ
内でホトレジストをアッシュする。次に、25sccm
Cl2プラス25sccmO2のフローで圧力を0.5m
Torrへ降下させRFバイアス電力を900Wへ増大
させてIrをエッチし15秒のオーバエッチを加え、I
rの光放出の378および351nmにおける減少およ
びPZTの光放出の367nmにおける増加により終点
を検出する。次に、圧力および電力を維持して10sc
cmCl2,20sccmO2,25sccmCF4,お
よび50sccmArのフローへシフトしてPZTを1
5秒のオーバエッチと共にエッチし、光放出の367n
mにおける減少および378および351nmにおける
増加により終点を検出する。次に、前記したIrエッチ
を繰り返し、次に前記したTiN:Oエッチを繰り返し
て露出されたTiN:Oを剥離する。(B) 50 nm / 100 nm / 100 nm / 100 nm thick T on the already formed bottom diffusion barrier
Assuming a stack of iN / Ir / PZT / Ir, an optional sidewall diffusion barrier is formed after the stack etch and the top diffusion barrier contacts the top metal. The stack is first etched by oxidizing the surface of TiN and then the photoresist on TiN: O is patterned. 10 mTorr pressure with photoresist mask, 5
0 sccm flow and low RF bias power (300
W) Etch the top TiN: O using a Cl 2 plasma etch at high MW power (1500 W), including a 10 second over etch, where the light emission is reduced by 414 nm Cine for endpoint detection. Next, the photoresist is ashed in an oxygen plasma of 10 mTorr. Next, 25 sccm
0.5m pressure in the flow of Cl 2 plus 25SccmO 2
Torr, increase the RF bias power to 900 W, etch Ir, add a 15 second over etch,
The endpoint is detected by a decrease in the light emission of r at 378 and 351 nm and an increase in the light emission of PZT at 367 nm. Next, the pressure and power are maintained and 10 sc
cmCl 2, 20sccmO 2, 25sccmCF 4 , and the PZT is shifted to the flow of 50SccmAr 1
Etch with 5 seconds overetch, 367n of light emission
The endpoint is detected by a decrease in m and an increase in 378 and 351 nm. Next, the above-described Ir etch is repeated, and then the above-described TiN: O etch is repeated to remove the exposed TiN: O.
【0123】このエッチシステムは次表に要約すること
ができる。The etch system can be summarized in the following table.
【表4】 この表でも略語OES,PR,BEおよびTEが使用さ
れ、エッチはウェーハ背面冷却による低温で実施するこ
とができる。[Table 4] Again, the abbreviations OES, PR, BE and TE are used in this table, and the etch can be performed at low temperatures by wafer backside cooling.
【0124】前記した好ましい実施例の個別のエッチ化
学反応は次のように変えることができる。The individual etch chemistry of the preferred embodiment described above can be varied as follows.
【0125】IrおよびCl2エッチに対してO2および
N2を加えることができ、O2およびN2はTiAlN等
のハードマスクの腐食を防止するが、酸素がソフトマス
クを腐食する。N2は貴金属を変性してサイドウォール
勾配を高めるのを助ける。もちろん、OCl2,N
2O,...等の他のガスをCl,OおよびN種のソー
スとすることができる。Clの替わりあるいはそれに加
えて他のハロゲン(BrおよびI)を使用することもで
きる。[0125] can be added to O 2 and N 2 with respect to Ir and Cl 2 etch, O 2 and N 2 prevents corrosion of the hard mask such as TiAlN, but oxygen corrodes the soft mask. N 2 modifies the noble metal and helps to increase the sidewall gradient. Of course, OCl 2 , N
2 O,. . . Other gases can be sources of Cl, O and N species. Other halogens (Br and I) can be used instead of or in addition to Cl.
【0126】PZTに対してCl2+CF4+Arエッチ
はO2を加えて混合物を変えることができ、O2はさらに
PZTからの酸素のロスを防止する。もちろん、OCl
2,ClF2,...等の他のガスをCl,F,Arおよ
びO種のソースとすることができる。恐らく、ArはP
ZTボンドを断ちClおよびFは反応してPb,Zrお
よびTiにより揮発性生成物を形成することができる。
フッ化物および塩化物の相対揮発性はPb,Zrおよび
Tiに対して変動し、PZTの組成(Zr対Ti比)に
よりF対Cl比が選択される。[0126] Cl 2 + CF 4 + Ar etch respect PZT can vary added and the mixture O 2, O 2 is further prevented the loss of oxygen from the PZT. Of course, OCI
2 , ClF 2 ,. . . Other gases can be sources of Cl, F, Ar and O species. Probably Ar is P
Breaking the ZT bond, Cl and F can react to form volatile products with Pb, Zr and Ti.
The relative volatility of fluoride and chloride varies with Pb, Zr and Ti, and the F to Cl ratio is selected according to the composition of PZT (Zr to Ti ratio).
【0127】置換もしくは付加して使用することができ
る機能に従って分類されたさまざまな簡便なガスを次表
に要約する。The following table summarizes various convenient gases classified according to the functions that can be used in place of or in addition to them.
【表5】 [Table 5]
【0128】拡散バリア(導電性頂部および底部TiA
lNおよび絶縁サイドウォールTiO2)に対して、低
圧、高バイアスCl2プラズマエッチをCl2(10sc
cm),CF4(25sccm),およびAr(50s
ccm)の低圧(0.5mTorr),高バイアス(1
500WMW電力および900WRFバイアス電力のE
CRリアクタ)プラズマで置換することができる。この
バリアエッチに酸素を加えるとPZTエッチが得られ、
簡便なマルチステップエッチが提供される。Diffusion barrier (conductive top and bottom TiO
1N and insulating sidewalls TiO 2 ) with a low pressure, high bias Cl 2 plasma etch to Cl 2 (10 sc
cm), CF 4 (25 sccm), and Ar (50 s)
ccm) low pressure (0.5 mTorr), high bias (1
E at 500 WMW power and 900 W RF bias power
(CR reactor) can be replaced by plasma. When oxygen is added to this barrier etch, a PZT etch is obtained,
A simple multi-step etch is provided.
【0129】各層に対するエッチプロセスが下層に対す
る妥当な選択比を有することが最善である。それにより
後続層をエッチングする前に各層のより厳密ではないオ
ーバエッチを使用することができる。このオーバエッチ
はウェーハを横切するエッチレートの非均一性を補償す
るのを助ける。最善の状態では、最終エッチの非均一性
は最終材料のエッチプロセスの非均一性よりも僅かに悪
いにすぎず、全エッチプロセスを総計したものではな
い。It is best that the etch process for each layer have a reasonable selectivity for the underlying layers. This allows a less rigorous overetch of each layer to be used before etching subsequent layers. This overetch helps to compensate for etch rate non-uniformity across the wafer. At best, the final etch non-uniformity is only slightly worse than the final material etch process non-uniformity and is not an aggregate of the entire etch process.
【0130】貴金属(例えば、Ir,IrO2,Pt)
等の低揮発性材料のサイドウォールプロフィールの最大
化の点から、大きいオーバエッチも望ましい。このオー
バエッチはハードマスクとエッチした材料間の選択比が
大きい場合しか行うことができない。さらに、大きいオ
ーバエッチに対しては下層材料に対する大きい選択比が
必要である。Noble metals (for example, Ir, IrO 2 , Pt)
Large overetches are also desirable in terms of maximizing the sidewall profile of low volatility materials such as. This overetch can be performed only when the selectivity between the hard mask and the etched material is large. In addition, a large overetch requires a large selectivity to the underlying material.
【0131】ハードマスク材料の材料選択はエッチ化学
反応、エッチプロセスおよび得られるエッチ選択比に非
常に依存する。電極材料および強誘電体の選択は通常最
適性質により決定される。最適ハードマスク材料は堆積
が簡単で、化学的にエッチして急峻なプロフィールを達
成でき、しかも下層材料に対してうまく働くエッチ条件
下でエッチはよい選択比(低エッチレート)を有する。
ハードマスクはまた容易に除去できるかあるいは先の処
理に有用であるか少なくとも問題を生じないものでなけ
ればならない。The choice of material for the hardmask material is highly dependent on the etch chemistry, etch process, and resulting etch selectivity. The choice of electrode material and ferroelectric is usually determined by optimal properties. Optimum hardmask materials are easy to deposit, can be chemically etched to achieve steep profiles, and have good selectivity (low etch rate) under etch conditions that work well for the underlying material.
The hard mask must also be easily removable or useful or at least problem free for further processing.
【0132】エッチ選択比を明示するために使用したエ
ッチ方法The etch method used to specify the etch selectivity
【表6】 [Table 6]
【0133】エッチ選択比の例Examples of etch selectivity
【表7】 [Table 7]
【0134】終点検出 図9aはガス混合物シフト中のプラズマに対する20秒
オフタイムのIr/PZT/Irスタックに対する発光
分析(OES)信号を示す。IrエッチはCl 2であり
PZTエッチはCl2+CF4+Ar+O2であり、Ir
およびPZT関連OES信号が監視される。OES信号
の変化によりエッチステップ終点が決定され、好ましい
実施例では次にタイミングのとられたオーバエッチが付
加され、それにはガス混合物切り替えのためのプラズマ
オフタイムが続きさらにプラズマ再点火および次のエッ
チステップが続く。それにより自動プロセス制御が可能
となる。[0134]End point detection FIG. 9a shows 20 seconds for the plasma during the gas mixture shift
Light emission for off-time Ir / PZT / Ir stack
2 shows an analysis (OES) signal. Ir etch is Cl TwoIs
PZT etch is ClTwo+ CFFour+ Ar + OTwoAnd Ir
And PZT related OES signals are monitored. OES signal
The end of the etch step is determined by the change in
In the embodiment, the next timed overetch is added.
And a plasma for switching the gas mixture
Off-time continues, plasma re-ignition and next edge
One step follows. This enables automatic process control
Becomes
【0135】より詳細には、図9bは2つの異なる化学
反応の元でIrエッチステップ中に生じるOES信号を
示す。光放出はプラズマエッチング中に、例えば、エッ
チ生成物がプラズマ内の電子やイオンにより励起される
時に生じる。2つのIrバンド(350−352nmお
よび378−380nm)を利用することができ、さま
ざまな背景除去技術によりさらに強化することができ、
図9cはIrエッチ中および後のスペクトルを示し、図
9dは終点に関する時間の関数としての380nm強度
マイナス381.4nm強度を示す。背景除去信号の大
きな変化は明らかに終点を示す。スタック内の材料、お
よびエッチ化学反応(放出種の性質およびターゲット種
の観察が不明瞭とされないスペクトル領域の両方に影響
を及ぼすことがある)に応じて他の特定材料波長を使用
することができる。ある放出波長は特定のエッチング材
料に非常に敏感であり(例えば、Cl2化学反応におけ
るIrに対する380nm)、他はそうではない。他の
波長はエッチした種に間接的に関連しているが(例え
ば、酸化物エッチ中の438.5nmにおけるCO放
出)、それでも有用なプロセスモニターである。More specifically, FIG. 9b shows the OES signal occurring during the Ir etch step under two different chemical reactions. Light emission occurs during plasma etching, for example, when the etch product is excited by electrons and ions in the plasma. Two Ir bands (350-352 nm and 378-380 nm) are available and can be further enhanced by various background removal techniques,
FIG. 9c shows the spectra during and after the Ir etch, and FIG. 9d shows the 380 nm intensity minus 381.4 nm intensity as a function of time for the endpoint. Large changes in the background removal signal clearly indicate an end point. Other specific material wavelengths can be used depending on the materials in the stack, and the etch chemistry, which can affect both the nature of the emitting species and the region of the spectrum where observation of the target species is not obscured. . Some emission wavelengths are very sensitive to certain etch materials (eg, 380 nm for Ir in Cl 2 chemistry), others are not. Other wavelengths are indirectly related to the etched species (eg, CO emission at 438.5 nm during an oxide etch) but are still useful process monitors.
【0136】図9eはハードマスクエッチ(TiAlN
HMエッチ)をマスクするために使用されるホトレジス
トが剥離される(PRアッシュ)スタックエッチ中の5
つの放出線に対するOES痕跡である。特に、TiAl
Nエッチ終点はTiAlNおよびIr(頂部電極)信号
上にあり、ホトレジストアッシュのタイミングがとら
れ、Ir頂部電極終点はIrおよびPZT信号上にあ
り、PZTエッチ終点はPZTおよびIr(底部電極)
信号上にある。FIG. 9E shows a hard mask etch (TiAlN
The photoresist used to mask the HM etch) is stripped (PR ash).
OES traces for two emission lines. In particular, TiAl
The N etch endpoint is on the TiAlN and Ir (top electrode) signals, photoresist ash is timed, the Ir top electrode endpoint is on the Ir and PZT signals, and the PZT etch endpoint is PZT and Ir (bottom electrode).
On the signal.
【0137】ホトレジストアッシュを除いてOES終点
信号検出を使用して次表に示す実験が実施された。The experiments shown in the following table were performed using OES endpoint signal detection except for photoresist ash.
【表8】 エッチ変動のこの表は図9fに示すIr頂部電極および
PZTエッチに対するOES信号を有している。ステッ
プ3aとステップ4dの組合せにより大概の頂部電極が
消失され図9fの同様な信号痕跡も消失されることをお
判り願いたい。[Table 8] This table of etch variations has the OES signal for the Ir top electrode and PZT etch shown in FIG. 9f. It should be noted that the combination of steps 3a and 4d has largely eliminated the top electrode and the similar signal trace in FIG. 9f.
【0138】あるいは、図5bと同様にRF高調波を終
点検出に使用することができる。さらに、反射測定やス
ペクトル反射測定や質量分析を終点検出に使用すること
ができる。Alternatively, RF harmonics can be used for endpoint detection as in FIG. 5b. Further, reflection measurements, spectral reflection measurements, and mass spectrometry can be used for endpoint detection.
【0139】一般的に、これらの終点検出方法は(1)
ガス環境(OES、質量分析)、(2)プラズマ特性
(RF電力高調波、電子エネルギ分布、放電電流)、お
よび(3)エッチしたウェーハ特性(反射測定)の中の
1つを感知する。さまざまな簡便な方法を次表に要約す
る。Generally, these end point detection methods are (1)
Sensing one of gas environment (OES, mass spectrometry), (2) plasma properties (RF power harmonics, electron energy distribution, discharge current), and (3) etched wafer properties (reflection measurement). The following table summarizes various convenient methods.
【0140】[0140]
【表9】 [Table 9]
【0141】[26598’]スマートカードに使用で
きる低密度強誘電体キャパシタに対しては、ソフトマス
ク(Ir/PZT/IrもしくはPt/SBT/Ptス
タック上をマスクするだけのホトレジスト)好ましい実
施例の2ステップエッチを使用することができる。特
に、Cl2によるPtもしくはIrのホトレジストオン
リーマスクエッチングプラスCl2プラスO2によるPZ
TもしくはSBTのエッチングによりホトレジストサイ
ドウォール上に再堆積が行われ、除去困難な残留分のフ
ェンスが形成される。好ましい実施例のソフトマスクス
タックエッチは2ステップエッチプロセスを使用する。
0.5Torrの圧力、1500WのMW電力および9
00WのRF電力で実施される第1のステップ中に、頂
部PtもしくはIrを50sccmのCl2でエッチ
し、次に25sccmのCl2プラス25sccmのO2
でPZTもしくはSBTをエッチし、次に再度50sc
cmのCl2で下層誘電体(例えば、酸化物)までPt
もしくはIrをエッチする。次に、圧力をおよそ10m
Torrまで高め20%オーバエッチを継続する。高い
圧力によりホトレジスト除去率が高められ、次に残留分
フェンスを除去するのに役立つ。この方法により標準ホ
トレジスト処理を使用してフェンスの無いおよそ60゜
のサイドウォール勾配が得られる。[26598 '] For low-density ferroelectric capacitors that can be used in smart cards, a soft mask (a photoresist that only masks over Ir / PZT / Ir or Pt / SBT / Pt stacks) of the preferred embodiment A two-step etch can be used. In particular, PZ by photoresist only mask etch plus Cl 2 plus O 2 of Pt or Ir due to Cl 2
Redeposition is performed on the photoresist sidewall by the etching of T or SBT, and a fence of a residue that is difficult to remove is formed. The preferred embodiment soft mask stack etch uses a two step etch process.
0.5 Torr pressure, 1500 W MW power and 9
During the first step is carried out at RF power of 00W, were etched the top Pt or Ir with Cl 2 for 50 sccm, then the Cl 2 plus 25 sccm of 25 sccm O 2
Etch PZT or SBT with 50 sc
cm of Cl 2 to the underlying dielectric (eg, oxide)
Alternatively, Ir is etched. Next, increase the pressure to about 10m
Continue to 20% overetch up to Torr. The high pressure increases the photoresist removal rate and then helps to remove the residual fence. In this manner, a sidewall slope of approximately 60 ° without fences is obtained using standard photoresist processing.
【0142】この2ステップエッチにはハードマスク層
堆積およびエッチステップを省きながら十分急峻なサイ
ドウォールを提供して、図7a−7dに関して前記した
自己整合拡散バリアを形成できるようにするという利点
がある。This two-step etch has the advantage of providing a sufficiently steep sidewall while omitting the hard mask layer deposition and etch steps so that the self-aligned diffusion barrier described above with respect to FIGS. 7a-7d can be formed. .
【0143】キャパシタアンダービット線 第1の実施例と同様に、第2の好ましい実施例は図4a
−4hに例示したのと同様な方法で製作されるキャパシ
タアンダービット線に適応する。特に、前記したように
最初にキャパシタステム1020プラス図10aに示し
たようなビット線ステム1021を形成する。 Capacitor Under Bit Line Similar to the first embodiment, the second preferred embodiment is shown in FIG.
-4h is applied to a capacitor under bit line manufactured in the same manner as illustrated in FIG. In particular, the capacitor stem 1020 plus the bit line stem 1021 as shown in FIG.
【0144】次に、図10bに示すように、サイドウォ
ール絶縁拡散バリア1034を有するキャパシタ102
4および1026を形成する。それは前記したスタック
堆積、スタックエッチ、およびサイドウォール絶縁拡散
バリアの中の1つを利用する。図10bは酸窒化シリコ
ンハードマスクのケースを示す。Next, as shown in FIG. 10B, a capacitor 102 having a sidewall insulating diffusion barrier 1034 is formed.
4 and 1026 are formed. It utilizes one of the stack deposition, stack etch, and sidewall isolation diffusion barriers described above. FIG. 10b shows the case of a silicon oxynitride hard mask.
【0145】層間誘電体1050を堆積しデュアルダマ
シンプロセスによりドライブ線を次のように形成する。
最初にビット線ステムおよびキャパシタ頂部電極までビ
アをエッチする(電極頂部の任意の絶縁ハードマスクを
貫通して)。次に、ワード線に平行なドライブ線用トレ
ンチをエッチする。最後に、ビアおよびトレンチを金属
(拡散バリアプラス銅)で埋めCMPにより平坦化して
ドライブ線1060およびビット線ステムまでの埋め込
まれたビア1062を形成する、図10c参照。The interlayer dielectric 1050 is deposited, and drive lines are formed by a dual damascene process as follows.
First etch vias to bit line stem and capacitor top electrode (through any insulating hard mask on top of electrode). Next, a drive line trench parallel to the word line is etched. Finally, the vias and trenches are filled with metal (diffusion barrier plus copper) and planarized by CMP to form buried vias 1062 to drive lines 1060 and bit line stems, see FIG. 10c.
【0146】層間誘電体1070を堆積しデュアルダマ
シンプロセスによりドビット線を次のように形成する。
最初にビット線ステム上の埋め込まれたビアまでビアを
エッチする。次に、ドライブ線およびワード線に直角な
ビット線用トレンチをエッチする。最後に、ビアおよび
トレンチを金属(拡散バリアプラス銅)で埋めCMPに
より平坦化してビット線1080を形成する、図10d
参照。An interlayer dielectric 1070 is deposited, and a bit line is formed by a dual damascene process as follows.
First, etch the vias to the buried vias on the bit line stem. Next, a bit line trench perpendicular to the drive line and the word line is etched. Finally, the vias and trenches are filled with metal (diffusion barrier plus copper) and planarized by CMP to form bit lines 1080, FIG.
reference.
【0147】第3の好ましい実施例 図8はキャパシタすなわちメモリセル(例えば、FeR
AMセル)を有する集積回路(例えば、CMOSもしく
はBiCMOS)を次のように製作する方法の第3の好
ましい実施例の新しいステップを断面立面図で示す。 Third Preferred Embodiment FIG. 8 shows a capacitor or memory cell (eg, FeR
A new step in a third preferred embodiment of a method for fabricating an integrated circuit (e.g. CMOS or BiCMOS) having an AM cell) is shown in cross-section elevation.
【0148】(1)第2の好ましい実施例のステップ
(1)に従う(それは第1の好ましい実施例のステップ
(1)−(7)と同じである)。(1) Follow step (1) of the second preferred embodiment (it is the same as steps (1)-(7) of the first preferred embodiment).
【0149】(2)Ti0.6Al0.4Nの30nm厚層8
02をスパッタ堆積し(底部導電性拡散バリア)次にP
tの50nm厚層804をスパッタ堆積する(底部電
極)。Ptをアニールすると粒度を増し後のSBT特性
を修正することができる。(2) 30 nm thick layer 8 of Ti 0.6 Al 0.4 N
02 by sputter deposition (bottom conductive diffusion barrier)
Sputter deposit a 50 nm thick layer 804 of t (bottom electrode). When Pt is annealed, the grain size increases and the SBT characteristics after modification can be corrected.
【0150】(3)ピリジンおよび酢酸の混合物(酢酸
に対するピリジンの重量比は1対2.9)内でBi(O
Ac)3の0.04M溶液の5mlスピンコーティング
(6インチウェーハに対し)によりPt804をビスマ
スでロードし300Cで5分間乾燥する。次に、700
Cで60分間焼成することによりPtの表面領域へBi
を拡散させる、図8参照。焼成時間によりPt内へ注入
されるBiの量が決定される。次に、ベーシック酸化物
エッチもしくはHCl/HNO3/HFの水混合物によ
り残留分(例えば、Bi2O3)をウェットクリーンオフ
する。(3) Bi (O) in a mixture of pyridine and acetic acid (weight ratio of pyridine to acetic acid is 1: 2.9)
Ac) Pt 804 is loaded with bismuth by 5 ml spin coating of a 0.04 M solution of 3 (for 6 inch wafer) and dried at 300 C for 5 minutes. Next, 700
By baking for 60 minutes at C, the surface area of Pt Bi
, See FIG. The amount of Bi injected into Pt is determined by the firing time. Next, the residue (for example, Bi 2 O 3 ) is wet-cleaned off by a basic oxide etch or a water mixture of HCl / HNO 3 / HF.
【0151】(4)Bi注入Pt上にSBT層を次のよ
うに形成する。ピリジン内に酢酸ビスマスを混合し酢酸
ストロンチウムおよびタンタルエトキシドを氷酢酸内へ
別々に溶解して前駆体を調製する。次に、溶液を組み合
わせてウェーハをスピンコートする。300Cで5分間
乾燥し次に流動酸素内で700Cで焼成し、それにより
層状ペロブスカイト相を結晶化させる。多層のSBTを
形成しておよそ170nmの最終厚を得ることができ
る。Pt電極にBiをプリロードすることにより、Pt
内へ拡散してしまうBiを補償することなくSBTに対
する所望の化学量論的比率の前駆体溶液を使用すること
ができる。特に、0.9/2.1/2.0のSr/Bi
/Ta比により切替え可能な大きな分極、低保磁電圧、
および低作動電圧等の良好な電気的性質が得られる。(4) An SBT layer is formed on Bi-implanted Pt as follows. A precursor is prepared by mixing bismuth acetate in pyridine and separately dissolving strontium acetate and tantalum ethoxide in glacial acetic acid. Next, the wafers are spin-coated by combining the solutions. Dry at 300 C for 5 minutes and then calcine in flowing oxygen at 700 C, thereby crystallizing the layered perovskite phase. Multiple layers of SBT can be formed to achieve a final thickness of approximately 170 nm. By preloading Bi on the Pt electrode, Pt
The desired stoichiometric ratio of precursor solution to SBT can be used without compensating for Bi that diffuses in. In particular, 0.9 / 2.1 / 2.0 Sr / Bi
/ Ta ratio, switchable by polarization, low coercive voltage,
And good electrical properties such as low operating voltage.
【0152】(5)Ptの40nm厚層をスパッタ堆積
し(頂部電極)、次にTi0.6Al0 .4Nの50nm厚層
をスパッタ堆積する(頂部導電性拡散バリア)。頂部T
iAlNは後のスタックエッチに対するハードマスクと
しても作用する。(5) Sputter deposition of a 40 nm thick layer of Pt
(Top electrode), then Ti0.6Al0 .Four50 nm thick layer of N
(Top conductive diffusion barrier). Top T
iAlN has a hard mask for the later stack etch
Still works.
【0153】(6)N2雰囲気内で550−700Cで
アニールする、Biが著しく消失されない限りアニール
によりSBT特性が改善される。(6) Anneal at 550-700 C in N 2 atmosphere. Annealing improves SBT characteristics as long as Bi is not remarkably eliminated.
【0154】(7)第2の好ましい実施例のステップ
(4)−(14)を継続する。低圧Cl2+O2+N2プ
ラズマもSBTをエッチする。(7) Steps (4) to (14) of the second preferred embodiment are continued. The low pressure Cl 2 + O 2 + N 2 plasma also etches the SBT.
【0155】底部電極の代替ビスマスローディング [26543]SBTを堆積させる前にPt底部電極内
へビスマスを注入する前記ステップ(3)。スピンコー
ティングに替わる方法はガス相によりBiを移送するこ
とである、すなわち、MOCVDを使用してPt底部電
極上にBiを堆積させアニールによりPt内へ拡散させ
る。その後、任意の残留Bi化合物を酸溶液内で剥離す
る。またBiで飽和した雰囲気内でのアニールはPtの
直接ガス相ドーピングとすることができる。Biの蒸気
圧は700Cにおいておよそ20mTorrである。 Alternative Bismuth Loading of Bottom Electrode [26543] The step of injecting bismuth into the Pt bottom electrode before depositing the SBT (3). An alternative to spin coating is to transport Bi by the gas phase, ie, to deposit Bi on the Pt bottom electrode using MOCVD and diffuse into Pt by annealing. Thereafter, any remaining Bi compound is peeled off in the acid solution. Annealing in an atmosphere saturated with Bi can be direct gas phase doping of Pt. The vapor pressure of Bi is approximately 20 mTorr at 700C.
【0156】代替策としてPtおよびBiを共スパッタ
して底部電極を形成し、次にステップ(5)のようにS
BT形成を使用することが含まれる。底部電極は1%B
i程度の組成を有することができた。さらに、共スパッ
タリングはより簡単な逐次スパッタリングプロセスで置
換することができ、10−20nmPtをスパッタし次
に1nmBiをスパッタし(完全なカバレッジは不要、
これは平均厚にすぎない)、次に10−20nmPtを
スパッタする。この場合、BiはSBT再結晶中にPt
内へ拡散される。As an alternative, Pt and Bi are co-sputtered to form a bottom electrode, and then S
Using BT formation is included. 1% B for bottom electrode
It was possible to have a composition of about i. In addition, co-sputtering can be replaced by a simpler sequential sputtering process, which sputters 10-20 nm Pt and then 1 nm Bi (no complete coverage required,
This is only an average thickness) and then 10-20 nm Pt is sputtered. In this case, Bi becomes Pt during SBT recrystallization.
Spread inside.
【0157】代替ビスマス蒸発抑止策 代替実施例はSBTの再結晶化アニール用Bi雰囲気を
提供する、それはSBTおよびBi蒸発の化学量論を維
持するのを助ける。好ましい代替実施例は次のようにビ
スマス雰囲気を加えたり置換したりする。 Alternative Bismuth Evaporation Deterrence An alternative embodiment provides a Bi atmosphere for the recrystallization anneal of SBT, which helps to maintain the stoichiometry of SBT and Bi evaporation. A preferred alternative embodiment adds or replaces the bismuth atmosphere as follows.
【0158】(a)頂面に近い定比よりも大きいビスマ
ス含量で傾斜組成SBTを形成して再結晶化中の後の蒸
発を補償する。例えば、Sr=0.9,Bi=2.1,
Ta=2.0の組成比の150nm厚SBT層により、
頂部5−10nmは700Cアニール中に予期される蒸
発を補償するのに十分な過剰Biである2.3まで増加
する。より正確には、初期SBT層は表面からの距離に
よって決まるBiを有し、再結晶化中の拡散プラス蒸発
により本質的に均一なBi含量が得られる。(A) Form a graded SBT with a bismuth content greater than the stoichiometric ratio near the top to compensate for subsequent evaporation during recrystallization. For example, Sr = 0.9, Bi = 2.1,
With a 150 nm thick SBT layer having a composition ratio of Ta = 2.0,
The top 5-10 nm increases to 2.3, which is an excess of Bi sufficient to compensate for the expected evaporation during the 700C anneal. More precisely, the initial SBT layer has a Bi determined by its distance from the surface, and diffusion plus evaporation during recrystallization results in an essentially uniform Bi content.
【0159】(b)SBT層の堆積および硬化後で再結
晶化の前に、Bi2O3の10−20nm厚層を堆積す
る。次に、700Cで再結晶化させ、Bi2O3(m.
p.およそ825C)は直接SBT表面上にBiソース
を提供してBi蒸発を防止する。再結晶化後、Bi2O3
を剥離する。(B) After depositing and curing the SBT layer and before recrystallization, deposit a 10-20 nm thick layer of Bi 2 O 3 . Next, it was recrystallized at 700C and Bi 2 O 3 (m.
p. Approximately 825C) provides a Bi source directly on the SBT surface to prevent Bi evaporation. After recrystallization, Bi 2 O 3
Is peeled off.
【0160】(c)SBT層の堆積および硬化後で再結
晶化の前に、PECVDにより窒化シリコンの20nm
厚層を堆積する。次に、700Cで再結晶化させ、窒化
シリコンは直接SBT表面上にBi拡散バリアを提供し
てBi蒸発を防止する。再結晶化後、窒化シリコンをリ
ン酸により剥離する。(C) After deposition and curing of the SBT layer and before recrystallization, a 20 nm
Deposit a thick layer. Next, recrystallized at 700C, the silicon nitride provides a Bi diffusion barrier directly on the SBT surface to prevent Bi evaporation. After recrystallization, the silicon nitride is peeled off with phosphoric acid.
【0161】(d)頂部電極および導電性拡散バリア
(例えば、BiドープPtおよびTiAlN)が堆積さ
れるまでSBT硬化(200C)を実施するが再結晶化
アニールは防止する。BiドープPtプラスTiAlN
は再結晶化アニール中のBi蒸発を防止するBi拡散バ
リアを形成するように作用する。(D) Perform SBT cure (200C) until top electrode and conductive diffusion barrier (eg, Bi-doped Pt and TiAlN) are deposited, but prevent recrystallization anneal. Bi-doped Pt plus TiAlN
Acts to form a Bi diffusion barrier that prevents Bi evaporation during the recrystallization anneal.
【0162】3次元キャパシタ 図6a−6f,10a−10fのプレーナキャパシタの
替わりにキャップ状の3次元に延びるPZTもしくはS
BTキャパシタの第4の好ましい実施例を図13a−1
3hに示す。第4の好ましい実施例は次のように製作す
ることができる。 Three-Dimensional Capacitor PZT or S extending in a cap-like three-dimensional shape instead of the planar capacitor in FIGS. 6a-6f and 10a-10f
FIG. 13a-1 shows a fourth preferred embodiment of the BT capacitor.
3h. The fourth preferred embodiment can be made as follows.
【0163】(1)二酸化シリコンとすることができる
層間誘電体(ILD)1304内のビア内の平坦なタン
グステン(W)プラグ1302で開始する。プラグ13
02はCMPステップに続くCVDWにより形成され
る。ILD1304は典型的に1μm厚でありプラグ1
302の直径は典型的に0.2μmよりも小さい。薄い
窒化シリコン層1306がエッチストップとして堆積さ
れる、図13a参照。(1) Begin with a flat tungsten (W) plug 1302 in a via in an interlayer dielectric (ILD) 1304, which can be silicon dioxide. Plug 13
02 is formed by CVDW following the CMP step. ILD 1304 is typically 1 μm thick and has a plug 1
The diameter of 302 is typically less than 0.2 μm. A thin silicon nitride layer 1306 is deposited as an etch stop, see FIG. 13a.
【0164】(2)第2のILD層1308が堆積され
る。ILD1308の厚さは結果的に所望するキャパシ
タ(スイッチドキャパシタ)に対するキャップ構造に必
要な深さによって決まる。例えば、F=0.1μmのフ
ィーチュアサイズに対して、最小チャージ状態(32f
C)によって決まる深さはキャップが直径1.9Fの円
形シリンダであれば0.2μmである。所望するスイッ
チドチャージは32fCとすることができ、それは0.
08μm2のキャパシタ面積で40μC/cm2のスイッ
チド分極密度により達成することができる。ILD13
08堆積(SiO2もしくはある低k材料とすることが
できる)に続いて、ディープ紫外線リソグラフィを使用
してスパンオンホトレジスト層内に開口を画定する。S
iO2エッチを利用して窒化シリコン層1306上に停
止しながらSiO2誘電体をエッチする。次に、第2の
エッチ化学反応を使用して薄いSiN層1306をエッ
チする。次に、ウェーハが洗浄される。典型的にはTi
AlN,TiSiN,TaNもしくは同様な材料である
導電性拡散バリア1310(CDB)がCVDを使用し
て堆積される。このCDBの厚さは典型的に10−20
nmである、図13b参照。(2) A second ILD layer 1308 is deposited. The thickness of the ILD 1308 depends on the depth required for the cap structure for the resulting desired capacitor (switched capacitor). For example, for a feature size of F = 0.1 μm, the minimum charge state (32f
The depth determined by C) is 0.2 μm if the cap is a circular cylinder having a diameter of 1.9F. The desired switched charge can be 32fC, which is equal to 0.
This can be achieved with a switched polarization density of 40 μC / cm 2 with a capacitor area of 08 μm 2 . ILD13
Following the 08 deposition (which may be SiO 2 or some low k material), deep UV lithography is used to define openings in the spun-on photoresist layer. S
The SiO 2 dielectric is etched while stopping on the silicon nitride layer 1306 using an iO 2 etch. Next, the thin SiN layer 1306 is etched using a second etch chemistry. Next, the wafer is cleaned. Typically Ti
A conductive diffusion barrier 1310 (CDB) of AlN, TiSiN, TaN or similar material is deposited using CVD. The thickness of this CDB is typically 10-20
nm, see FIG. 13b.
【0165】(3)CDB1310の堆積に続いて、キ
ャップ構造はCVD電極堆積を行う準備が完了してい
る。大概の場合、貴金属電極(Pt,Ir,等)が使用
されるがより複雑な金属酸化物(RuO2,SrRuO
3)を使用することもできる。電極層1312がおよそ
20nmの厚さまで堆積される、図13c参照。SBT
強誘電体については、Biローディングをここで実施す
ることができる。(3) Following the CDB 1310 deposition, the cap structure is ready for CVD electrode deposition. In most cases, noble metal electrodes (Pt, Ir, etc.) are used, but more complex metal oxides (RuO2, SrRuO
3 ) can also be used. Electrode layer 1312 is deposited to a thickness of approximately 20 nm, see FIG. 13c. SBT
For ferroelectrics, Bi loading can be performed here.
【0166】(4)金属CMPプロセスを実施して導電
性拡散バリア層1310上で停止しながらキャップ領域
外部の電極層132を除去する、図13d参照。(4) The metal CMP process is performed to remove the electrode layer 132 outside the cap region while stopping on the conductive diffusion barrier layer 1310, see FIG. 13D.
【0167】(5)次に、典型的にはPZTである強誘
電性材料1314がCVDを使用して堆積される。この
堆積は酸素環境内でおよそ550Cの温度で行われる
が、前記したバリエーションを使用することができる。
誘電体厚さは典型的に20−60nmである、図13e
参照。(5) Next, a ferroelectric material 1314, typically PZT, is deposited using CVD. This deposition is performed at a temperature of approximately 550 C in an oxygen environment, although variations described above can be used.
The dielectric thickness is typically 20-60 nm, FIG.
reference.
【0168】(6)典型的には底部電極と同様な組成で
ある頂部電極材料層1316がCVDを使用して堆積さ
れる。頂部電極は酸素リッチとなるように堆積すること
ができ、それによりデバイスの性能および信頼性を向上
することができる、図13f参照。(6) A top electrode material layer 1316, typically having a composition similar to that of the bottom electrode, is deposited using CVD. The top electrode can be deposited to be oxygen rich, which can improve device performance and reliability, see FIG. 13f.
【0169】(7)次に、ディープ紫外線リソグラフィ
を利用して強誘電性スタック材料をエッチする。ホトレ
ジストスタックエッチマスクが図13gに図示されてい
るが、TiAlN等のハードマスクを使用することがで
きる。このエッチは前記したように化学反応が変動する
高電力RIEを必要とする、図13g参照。(7) Next, the ferroelectric stack material is etched using deep ultraviolet lithography. Although a photoresist stack etch mask is shown in FIG. 13g, a hard mask such as TiAlN can be used. This etch requires a high power RIE with varying chemical reactions as described above, see FIG. 13g.
【0170】(8)スタックエッチに続いて、CVDを
使用して絶縁拡散バリア(Al2O3,AlN,等、典
型的に10nm厚)が堆積される。RIEエッチを使用
して絶縁拡散バリアの水平部分が除去されキャパシタの
頂部エッジに沿った絶縁拡散バリアサイドウォール13
20を残す、図13h参照。(8) Following the stack etch, an insulating diffusion barrier (Al2O3, AlN, etc., typically 10 nm thick) is deposited using CVD. The horizontal portion of the insulation diffusion barrier is removed using an RIE etch to remove the insulation diffusion barrier sidewalls 13 along the top edge of the capacitor.
Leave 20, see FIG. 13h.
【0171】(9)次に、ある種のギャップフィル方法
(HDPSiO2)を使用してILD1322,300
nm厚が堆積される。(9) Next, the ILD 1322, 300 is formed by using a certain gap fill method (HDPSiO 2 ).
nm thickness is deposited.
【0172】(10)次に、第3のマスクを使用して頂
部電極1316までのコンタクトビアが画定される。デ
ィープ紫外線リソグラフィプロセスを使用してビアが画
定されそれはRIEを使用してエッチされる。エッチは
頂部電極1316上で停止する。次に、ライナーが堆積
されWプラグ1324も堆積される。WCMPステップ
により水平金属が除去されて構造が平坦化され多層配線
に備える、図13i参照。(10) Next, a contact via to the top electrode 1316 is defined using a third mask. Vias are defined using a deep UV lithography process, which is etched using RIE. The etch stops on top electrode 1316. Next, a liner is deposited and a W plug 1324 is also deposited. The horizontal metal is removed by the WCMP step to planarize the structure and prepare for multilayer wiring, see FIG. 13i.
【0173】修正 誘電体プラス絶縁拡散バリアを貫通するマルチステップ
ビアエッチの特徴を保持しながら好ましい実施例をさま
ざまな方法で修正することができる。The preferred embodiment can be modified in various ways while retaining the features of a multi-step via etch through the modified dielectric plus insulating diffusion barrier.
【0174】以上の説明に関して更に以下の項を開示す
る。 (1)ハードマスクおよびプラズマ活性化エッチャント
を使用して材料をエッチングする方法であって、ハード
マスクはチタンおよび/もしくはアルミニウムの窒化物
から作られ、エッチャントは塩素、酸素、および窒素を
含み、エッチャントは250−400C程度の温度であ
る、エッチング方法。With respect to the above description, the following items are further disclosed. (1) A method for etching a material using a hard mask and a plasma-activated etchant, wherein the hard mask is made of nitride of titanium and / or aluminum, and the etchant includes chlorine, oxygen, and nitrogen. Is an etching method at a temperature of about 250-400C.
【0175】(2)第1項記載の方法であって、ハード
マスクはエッチングする前に酸化された表面を有する方
法。(2) The method according to item 1, wherein the hard mask has an oxidized surface before etching.
【0176】(3)底部拡散バリア、底部電極、強誘電
体、頂部電極、および頂部拡散バリアタイプのキャパシ
タの形成方法であって、拡散バリア、電極、強誘電体、
電極、および拡散バリア材料のスタックをプラズマ活性
化エッチャントにより2つ以上の波長における発光分析
を使用してエッチングして材料境界を検出しエッチャン
ト組成を切り替えるステップを含む方法。(3) A method of forming a bottom diffusion barrier, a bottom electrode, a ferroelectric, a top electrode, and a top diffusion barrier type capacitor, wherein the diffusion barrier, the electrode, the ferroelectric,
A method comprising: etching a stack of electrodes and a diffusion barrier material with a plasma-activated etchant using emission spectroscopy at two or more wavelengths to detect material boundaries and to switch etchant composition.
【0177】(4)底部拡散バリア、底部電極、強誘電
体、頂部電極、および頂部拡散バリアプラスサイドウォ
ール拡散バリアタイプのキャパシタの形成方法であっ
て、拡散バリア、電極、強誘電体、電極、拡散バリア材
料のキャパシタスタック上に拡散バリア材料の共形層を
堆積し、前記拡散バリア材料の一部を前記キャパシタス
タックのサイドウォールから異方的に除去するステップ
を含む方法。(4) A method of forming a bottom diffusion barrier, a bottom electrode, a ferroelectric, a top electrode, and a top diffusion barrier plus a sidewall diffusion barrier type capacitor, wherein the diffusion barrier, the electrode, the ferroelectric, the electrode, A method comprising depositing a conformal layer of a diffusion barrier material over a capacitor stack of a diffusion barrier material and anisotropically removing a portion of the diffusion barrier material from sidewalls of the capacitor stack.
【0178】(5)第4項記載の方法であって、拡散バ
リア材料層は金属酸化物の部分層上の窒化シリコン部分
層を含む方法。(5) The method according to (4), wherein the diffusion barrier material layer comprises a silicon nitride partial layer on a metal oxide partial layer.
【0179】(6)底部電極を形成し、誘電体を堆積
し、頂部電極を堆積するタイプのキャパシタの形成方法
であって、形成後誘電体を堆積する前に底部電極を表面
酸化させるステップを含む方法。(6) A method of forming a capacitor in which a bottom electrode is formed, a dielectric is deposited, and a top electrode is deposited, wherein the step of surface-oxidizing the bottom electrode after formation and before depositing the dielectric is performed. Including methods.
【0180】(7)絶縁拡散バリア上の誘電体と共にキ
ャパシタを電極間の誘電体にコンタクトさせるビアエッ
チはFベース誘電体エッチおよびClおよびFベースバ
リアエッチによる2ステップエッチを含んでいる。(7) Via etches that allow the capacitor to contact the dielectric between the electrodes together with the dielectric on the insulating diffusion barrier include an F-based dielectric etch and a two-step etch with Cl and F-based barrier etches.
【図1a】ECRリアクタおよびRF電流および電圧セ
ンサ。FIG. 1a ECR reactor and RF current and voltage sensor.
【図1b】ECRリアクタおよびRF電流および電圧セ
ンサ。FIG. 1b ECR reactor and RF current and voltage sensor.
【図2】DRAMの機能部の略図。FIG. 2 is a schematic diagram of a functional unit of a DRAM.
【図3a】製作方法の好ましい実施例を示す断面立面
図。FIG. 3a is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3b】製作方法の好ましい実施例を示す断面立面
図。FIG. 3b is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3c】製作方法の好ましい実施例を示す断面立面
図。FIG. 3c is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3d】製作方法の好ましい実施例を示す断面立面
図。FIG. 3d is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3e】製作方法の好ましい実施例を示す断面立面
図。FIG. 3e is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3f】製作方法の好ましい実施例を示す断面立面
図。FIG. 3f is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3g】製作方法の好ましい実施例を示す断面立面
図。FIG. 3g is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3h】製作方法の好ましい実施例を示す断面立面
図。FIG. 3h is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3i】製作方法の好ましい実施例を示す断面立面
図。FIG. 3i is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3j】製作方法の好ましい実施例を示す断面立面
図。FIG. 3j is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3k】製作方法の好ましい実施例を示す断面立面
図。FIG. 3k is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3l】製作方法の好ましい実施例を示す断面立面
図。FIG. 31 is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3m】製作方法の好ましい実施例を示す断面立面
図。FIG. 3m is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3n】製作方法の好ましい実施例を示す断面立面
図。FIG. 3n is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図3o】製作方法の好ましい実施例を示す断面立面
図。FIG. 3o is a sectional elevation view showing a preferred embodiment of the fabrication method.
【図4a】代替構造を示す図。FIG. 4a shows an alternative structure.
【図4b】代替構造を示す図。FIG. 4b shows an alternative structure.
【図4c】代替構造を示す図。FIG. 4c shows an alternative structure.
【図4d】代替構造を示す図。FIG. 4d shows an alternative structure.
【図4e】代替構造を示す図。FIG. 4e shows an alternative structure.
【図4f】代替構造を示す図。FIG. 4f shows an alternative structure.
【図4g】代替構造を示す図。FIG. 4g shows an alternative structure.
【図4h】代替構造を示す図。FIG. 4h shows an alternative structure.
【図5a】エッチパラメータを示す図。FIG. 5A is a diagram showing etch parameters.
【図5b】エッチパラメータを示す図。FIG. 5B is a diagram showing etch parameters.
【図6a】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6a is a cross-sectional elevation view of another preferred embodiment of the fabrication method.
【図6b】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6b is a cross-sectional elevation view of another preferred embodiment of the fabrication method.
【図6c】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6c is a cross-sectional elevation view of another preferred embodiment of the fabrication method.
【図6d】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6d is a cross-sectional elevation view of another preferred embodiment of the fabrication method.
【図6e】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6e is a sectional elevation view of another preferred embodiment of the fabrication method.
【図6f】製作方法のもう1つの好ましい実施例の断面
立面図。FIG. 6f is a sectional elevation view of another preferred embodiment of the fabrication method.
【図7a】サイドウォールジオメトリおよび終点検出を
示す図。FIG. 7a shows sidewall geometry and endpoint detection.
【図7b】サイドウォールジオメトリおよび終点検出を
示す図。FIG. 7b shows sidewall geometry and endpoint detection.
【図7c】サイドウォールジオメトリおよび終点検出を
示す図。FIG. 7c illustrates the sidewall geometry and endpoint detection.
【図7d】サイドウォールジオメトリおよび終点検出を
示す図。FIG. 7d illustrates the sidewall geometry and endpoint detection.
【図8】第3の好ましい実施例ステップを示す図。FIG. 8 illustrates a third preferred embodiment step.
【図9a】スタックエッチ内の遠隔終点検出を示す図。FIG. 9a illustrates remote endpoint detection in a stack etch.
【図9b】スタックエッチ内の遠隔終点検出を示す図。FIG. 9b illustrates remote endpoint detection in a stack etch.
【図9c】スタックエッチ内の遠隔終点検出を示す図。FIG. 9c illustrates remote endpoint detection in a stack etch.
【図9d】スタックエッチ内の遠隔終点検出を示す図。FIG. 9d illustrates remote endpoint detection in a stack etch.
【図9e】スタックエッチ内の遠隔終点検出を示す図。FIG. 9e illustrates remote endpoint detection in a stack etch.
【図9f】スタックエッチ内の遠隔終点検出を示す図。FIG. 9f illustrates remote endpoint detection in a stack etch.
【図10a】キャパシタアンダービットラインの好まし
い実施例を示す図。FIG. 10a shows a preferred embodiment of a capacitor under bit line.
【図10b】キャパシタアンダービットラインの好まし
い実施例を示す図。FIG. 10b shows a preferred embodiment of a capacitor under bit line.
【図10c】キャパシタアンダービットラインの好まし
い実施例を示す図。FIG. 10c illustrates a preferred embodiment of a capacitor under bit line.
【図10d】キャパシタアンダービットラインの好まし
い実施例を示す図。FIG. 10d illustrates a preferred embodiment of a capacitor under bit line.
【図11a】誘電体の核生成を示す図。FIG. 11a illustrates nucleation of a dielectric.
【図11b】誘電体の核生成を示す図。FIG. 11b illustrates nucleation of a dielectric.
【図11c】誘電体の核生成を示す図。FIG. 11c illustrates nucleation of a dielectric.
【図11d】誘電体の核生成を示す図。FIG. 11d illustrates nucleation of a dielectric.
【図11e】誘電体の核生成を示す図。FIG. 11e illustrates nucleation of a dielectric.
【図11f】誘電体の核生成を示す図。FIG. 11f illustrates nucleation of a dielectric.
【図12a】誘電体堆積のためのシード層を示す図。FIG. 12a shows a seed layer for dielectric deposition.
【図12b】誘電体堆積のためのシード層を示す図。FIG. 12b shows a seed layer for dielectric deposition.
【図12c】誘電体堆積のためのシード層を示す図。FIG. 12c shows a seed layer for dielectric deposition.
【図12d】誘電体堆積のためのシード層を示す図。FIG. 12d shows a seed layer for dielectric deposition.
【図12e】誘電体堆積のためのシード層を示す図。FIG. 12e shows a seed layer for dielectric deposition.
【図12f】誘電体堆積のためのシード層を示す図。FIG. 12f shows a seed layer for dielectric deposition.
【図12g】誘電体堆積のためのシード層を示す図。FIG. 12g shows a seed layer for dielectric deposition.
【図12h】誘電体堆積のためのシード層を示す図。FIG. 12h shows a seed layer for dielectric deposition.
【図13a】3次元キャパシタ製作の断面立面図。FIG. 13a is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13b】3次元キャパシタ製作の断面立面図。FIG. 13b is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13c】3次元キャパシタ製作の断面立面図。FIG. 13c is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13d】3次元キャパシタ製作の断面立面図。FIG. 13d is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13e】3次元キャパシタ製作の断面立面図。FIG. 13e is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13f】3次元キャパシタ製作の断面立面図。FIG. 13f is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13g】3次元キャパシタ製作の断面立面図。FIG. 13g is a cross-sectional elevation view of a three-dimensional capacitor fabrication.
【図13h】3次元キャパシタ製作の断面立面図。FIG. 13h is a sectional elevation view of a three-dimensional capacitor fabrication.
【図13i】3次元キャパシタ製作の断面立面図。FIG. 13i is a cross-sectional elevation view of a three-dimensional capacitor fabrication.
【図14】代替ビアエッチを示す図。FIG. 14 is a diagram showing an alternative via etch.
【図15】エッチ選択比を示す図。FIG. 15 is a diagram showing an etch selection ratio.
300 シリコン基板 302 トレンチ分離酸化物 304 ゲート誘電体 306 ゲート 307 ゲートレベル配線 310 ソース 312 ドレイン 314,634 誘電体層 315,320 ステム 316,430 ビット線 318,400,420 誘電体 321 チタンシリサイド 322,340 TiAlN 324 接着層 326,338 Pt層 328,332 ハードマスク層 329 N2O層 330,342 ホトレジスト 334,412 底部電極 336 BST誘電層 341 SiON ARC 344,640,1050,1070,1304,13
08,1322 層間誘電体ILD 348 金属 352,354,356 配線 353,355 クラッディング 404 ドープトポリシリコン 406 シリサイド 408,418 拡散バリア 416 頂部電極 419 開口 432 コンタクト 602,630 TiO2拡散バリア 604,614 Ti0.6Al0.4N層 606,610 Ir層 608 PZT層 612 IrO2層 616 二酸化シリコン層 622 酸化物ハードマスク 624,626 誘電体キャパシタ 632,1306 窒化シリコン層 1020 キャパシタステム 1021 ビット線ステム 1024,1026 キャパシタ 1034 サイドウォール拡散バリア 1060 ドライブ線 1062 埋込みビア 1302,1324 タングステンプラグ 1310 導電性拡散バリア 1312 電極層 1314 誘電材料 1316 電極材料層300 silicon substrate 302 trench isolation oxide 304 gate dielectric 306 gate 307 gate level wiring 310 source 312 drain 314,634 dielectric layer 315,320 stem 316,430 bit line 318,400,420 dielectric 321 titanium silicide 322,340 TiAlN 324 adhesive layer 326, 338 Pt layer 328, 332 hard mask layer 329 N 2 O layer 330, 342 photoresist 334, 412 bottom electrode 336 BST dielectric layer 341 SiON ARC 344, 640, 1050, 1070, 1304, 13
08,1322 Interlayer dielectric ILD 348 Metal 352,354,356 Wiring 353,355 Cladding 404 Doped polysilicon 406 Silicide 408,418 Diffusion barrier 416 Top electrode 419 Opening 432 Contact 602,630 TiO 2 Diffusion barrier 604,614 Ti 0.6 Al 0.4 N layer 606,610 Ir layer 608 PZT layer 612 IrO 2 layer 616 Silicon dioxide layer 622 Oxide hard mask 624,626 Dielectric capacitor 632,1306 Silicon nitride layer 1020 Capacitor stem 1021 Bit line stem 1024,1026 Capacitor 1034 Sidewall diffusion barrier 1060 Drive line 1062 Buried via 1302, 1324 Tungsten plug 1310 Conductive diffusion barrier 1312 Electrode layer 1314 of dielectric material 1316 electrode material layer
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 123687 (32)優先日 平成11年3月10日(1999.3.10) (33)優先権主張国 米国(US) (72)発明者 マーク ビソケイ アメリカ合衆国 テキサス,ロウレット, サンライズ ドライブ 2905 (72)発明者 ジャスティン エフ.ゲイナー アメリカ合衆国 テキサス,ダラス,ウッ ドグローブ ドライブ 10023 (72)発明者 スコット アール.サマーフェルト アメリカ合衆国 テキサス,ガーランド, ブライドル パス コート 3202 (72)発明者 スチーブン アール.ギルバート アメリカ合衆国 テキサス,ダラス,スイ ス アベニュー 4806 ナンバー3 (72)発明者 フランシス セリイ アメリカ合衆国 テキサス,ダラス,ヒド ン グレン 17229 (72)発明者 ルイギ コロンボ アメリカ合衆国 テキサス,ダラス,イエ ロウ ロック トレイル 6144 (72)発明者 マーク エイ.クレスリイ アメリカ合衆国 テキサス,リチャードソ ン,イー.スプリング バレイ ロード 1119 ──────────────────────────────────────────────────続 き Continued on the front page (31) Priority claim number 123687 (32) Priority date March 10, 1999 (3.10.10) (33) Priority claim country United States (US) (72) Inventor Mark Bisokei United States Texas, Rowlett, Sunrise Drive 2905 (72) Inventor Justin F. Gainer United States Texas, Dallas, Woodgrove Drive 10023 (72) Inventor Scott Earl. Summerfeld United States Texas, Garland, Bridle Pass Court 3202 (72) Inventor Stephen Earl. Gilbert United States Texas, Dallas, Switzerland Avenue 4806 No. 3 (72) Inventor Francis Celery United States Texas, Dallas, Hidden Glen 17229 (72) Inventor Luigi Colombo United States Texas, Dallas, Yelow Rock Trail 6144 (72) Inventor Mark A. Cressley United States Texas, Richardson, E. Spring Valley Road 1119
Claims (1)
チャントを使用して材料をエッチングする方法であっ
て、 ハードマスクはチタンおよび/もしくはアルミニュウム
の窒化物から作られ、エッチャントは塩素、酸素、およ
び窒素を含み、エッチャントは250−400C程度の
温度である、エッチング方法。1. A method of etching a material using a hard mask and a plasma-activated etchant, wherein the hard mask is made of nitride of titanium and / or aluminum, and the etchant includes chlorine, oxygen, and nitrogen. The etching method, wherein the etchant is at a temperature of about 250-400C.
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---|---|---|---|
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---|---|---|---|
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AT (1) | ATE533178T1 (en) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002353414A (en) * | 2001-05-22 | 2002-12-06 | Oki Electric Ind Co Ltd | Dielectric capacitor and manufacturing method therefor |
US6797637B2 (en) | 2002-05-14 | 2004-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method |
JP2004296735A (en) * | 2003-03-26 | 2004-10-21 | Seiko Epson Corp | Ferroelectric capacitor, method for manufacturing the same, storage element, electronic component, memory device, and electronic device |
JP2004296923A (en) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | Process for fabricating ferroelectric capacitor, ferroelectric capacitor, memory element, electronic element, memory device and electronic apparatus capacitor |
JP2006270116A (en) * | 2000-10-17 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Ferroelectric memory and its manufacturing method |
US7189612B2 (en) | 2000-10-17 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for manufacturing the same |
JPWO2005081317A1 (en) * | 2004-02-19 | 2007-08-09 | 富士通株式会社 | Manufacturing method of semiconductor device |
JP2007335897A (en) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | Semiconductor device fabrication method |
WO2008075471A1 (en) | 2006-12-19 | 2008-06-26 | Fujitsu Limited | Resistance change element and method for manufacturing the same |
JP2008277514A (en) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | Semiconductor device |
US7928479B2 (en) | 2005-06-17 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
JP2012256950A (en) * | 2012-10-01 | 2012-12-27 | Renesas Electronics Corp | Semiconductor device and semiconductor device manufacturing method |
US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
KR101546995B1 (en) * | 2008-08-08 | 2015-08-24 | 울트라테크 인크. | Through silicon via and method of fabricating same |
Families Citing this family (228)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6333066B1 (en) * | 1997-11-21 | 2001-12-25 | Samsung Electronics Co., Ltd. | Method for forming PZT thin film using seed layer |
JP3381774B2 (en) * | 1997-12-24 | 2003-03-04 | 東京エレクトロン株式会社 | Method of forming CVD-Ti film |
US6323132B1 (en) | 1998-01-13 | 2001-11-27 | Applied Materials, Inc. | Etching methods for anisotropic platinum profile |
KR20010034127A (en) | 1998-01-13 | 2001-04-25 | 조셉 제이. 스위니 | Etching methods for anisotropic platinum profile |
US6972436B2 (en) * | 1998-08-28 | 2005-12-06 | Cree, Inc. | High voltage, high temperature capacitor and interconnection structures |
EP1001459B1 (en) * | 1998-09-09 | 2011-11-09 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
JP3931445B2 (en) * | 1998-09-10 | 2007-06-13 | 株式会社日立製作所 | Manufacturing method of semiconductor device |
US6218293B1 (en) | 1998-11-13 | 2001-04-17 | Micron Technology, Inc. | Batch processing for semiconductor wafers to form aluminum nitride and titanium aluminum nitride |
US6204178B1 (en) * | 1998-12-29 | 2001-03-20 | Micron Technology, Inc. | Nucleation and deposition of PT films using ultraviolet irradiation |
US6387748B1 (en) | 1999-02-16 | 2002-05-14 | Micron Technology, Inc. | Semiconductor circuit constructions, capacitor constructions, and methods of forming semiconductor circuit constructions and capacitor constructions |
US6265262B1 (en) * | 1999-06-02 | 2001-07-24 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
KR20010001924A (en) * | 1999-06-09 | 2001-01-05 | 김영환 | Method for manufacturing capacitor of semiconductor device |
KR100309077B1 (en) * | 1999-07-26 | 2001-11-01 | 윤종용 | Triple metal 1t/1c ferroelectric capacitor and method for fabricating thereof |
US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
DE19942119C2 (en) * | 1999-09-03 | 2002-08-08 | Mosel Vitelic Inc | Surface treatment for a metal layer |
JP4381526B2 (en) * | 1999-10-26 | 2009-12-09 | 東京エレクトロン株式会社 | Plasma etching method |
US6485988B2 (en) * | 1999-12-22 | 2002-11-26 | Texas Instruments Incorporated | Hydrogen-free contact etch for ferroelectric capacitor formation |
US6534809B2 (en) * | 1999-12-22 | 2003-03-18 | Agilent Technologies, Inc. | Hardmask designs for dry etching FeRAM capacitor stacks |
KR100328450B1 (en) * | 1999-12-29 | 2002-03-16 | 박종섭 | Method of manufacturing a capacitor in a semiconductor device |
KR20010059284A (en) * | 1999-12-30 | 2001-07-06 | 박종섭 | A method for forming a capacitor of a semiconductor device |
JP3976462B2 (en) * | 2000-01-26 | 2007-09-19 | エルピーダメモリ株式会社 | Manufacturing method of semiconductor device |
GB2361244B (en) | 2000-04-14 | 2004-02-11 | Trikon Holdings Ltd | A method of depositing dielectric |
US6436838B1 (en) * | 2000-04-21 | 2002-08-20 | Applied Materials, Inc. | Method of patterning lead zirconium titanate and barium strontium titanate |
US6455326B1 (en) * | 2000-05-15 | 2002-09-24 | Ramtron International Corporation | Enhanced process capability for sputtered ferroelectric films using low frequency pulsed DC and RF power supplies |
US6573167B2 (en) * | 2000-08-10 | 2003-06-03 | Texas Instruments Incorporated | Using a carbon film as an etch hardmask for hard-to-etch materials |
US6787833B1 (en) * | 2000-08-31 | 2004-09-07 | Micron Technology, Inc. | Integrated circuit having a barrier structure |
US6682969B1 (en) * | 2000-08-31 | 2004-01-27 | Micron Technology, Inc. | Top electrode in a strongly oxidizing environment |
US6610366B2 (en) | 2000-10-03 | 2003-08-26 | Cree, Inc. | Method of N2O annealing an oxide layer on a silicon carbide layer |
US7067176B2 (en) | 2000-10-03 | 2006-06-27 | Cree, Inc. | Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment |
US6956238B2 (en) | 2000-10-03 | 2005-10-18 | Cree, Inc. | Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel |
US6767843B2 (en) * | 2000-10-03 | 2004-07-27 | Cree, Inc. | Method of N2O growth of an oxide layer on a silicon carbide layer |
US6521529B1 (en) * | 2000-10-05 | 2003-02-18 | Advanced Micro Devices, Inc. | HDP treatment for reduced nickel silicide bridging |
JP4666740B2 (en) * | 2000-10-06 | 2011-04-06 | 川崎マイクロエレクトロニクス株式会社 | Semiconductor manufacturing apparatus, substrate surface processing method, and plasma product adhesion state observation method |
US6737728B1 (en) * | 2000-10-12 | 2004-05-18 | Intel Corporation | On-chip decoupling capacitor and method of making same |
US6627463B1 (en) * | 2000-10-19 | 2003-09-30 | Applied Materials, Inc. | Situ measurement of film nitridation using optical emission spectroscopy |
US6458722B1 (en) * | 2000-10-25 | 2002-10-01 | Applied Materials, Inc. | Controlled method of silicon-rich oxide deposition using HDP-CVD |
US6440753B1 (en) * | 2001-01-24 | 2002-08-27 | Infineon Technologies North America Corp. | Metal hard mask for ILD RIE processing of semiconductor memory devices to prevent oxidation of conductive lines |
US6740603B2 (en) * | 2001-02-01 | 2004-05-25 | Texas Instruments Incorporated | Control of Vmin transient voltage drift by maintaining a temperature less than or equal to 350° C. after the protective overcoat level |
US7132219B2 (en) * | 2001-02-02 | 2006-11-07 | Brewer Science Inc. | Polymeric antireflective coatings deposited by plasma enhanced chemical vapor deposition |
DE10109328A1 (en) | 2001-02-27 | 2002-09-12 | Infineon Technologies Ag | Method for removing a mask layer from a semiconductor substrate |
US6900498B2 (en) * | 2001-05-08 | 2005-05-31 | Advanced Technology Materials, Inc. | Barrier structures for integration of high K oxides with Cu and Al electrodes |
US6828162B1 (en) * | 2001-06-28 | 2004-12-07 | Advanced Micro Devices, Inc. | System and method for active control of BPSG deposition |
US6727140B2 (en) * | 2001-07-11 | 2004-04-27 | Micron Technology, Inc. | Capacitor with high dielectric constant materials and method of making |
JP2003059905A (en) * | 2001-07-31 | 2003-02-28 | Applied Materials Inc | Etching method, method of manufacturing capacitor, and semiconductor device |
JP2003059906A (en) * | 2001-07-31 | 2003-02-28 | Applied Materials Inc | Etching method, and method of forming capacitor |
US8026161B2 (en) * | 2001-08-30 | 2011-09-27 | Micron Technology, Inc. | Highly reliable amorphous high-K gate oxide ZrO2 |
US6844203B2 (en) | 2001-08-30 | 2005-01-18 | Micron Technology, Inc. | Gate oxides, and methods of forming |
TWI276153B (en) * | 2001-11-12 | 2007-03-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
KR100422597B1 (en) | 2001-11-27 | 2004-03-16 | 주식회사 하이닉스반도체 | Method of forming semiconductor device with capacitor and metal-interconnection in damascene process |
US20040259316A1 (en) * | 2001-12-05 | 2004-12-23 | Baki Acikel | Fabrication of parallel plate capacitors using BST thin films |
US7109818B2 (en) * | 2001-12-14 | 2006-09-19 | Midwest Research Institute | Tunable circuit for tunable capacitor devices |
US6635498B2 (en) | 2001-12-20 | 2003-10-21 | Texas Instruments Incorporated | Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch |
US6953730B2 (en) * | 2001-12-20 | 2005-10-11 | Micron Technology, Inc. | Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics |
US6900122B2 (en) * | 2001-12-20 | 2005-05-31 | Micron Technology, Inc. | Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics |
US6767750B2 (en) | 2001-12-31 | 2004-07-27 | Texas Instruments Incorporated | Detection of AIOx ears for process control in FeRAM processing |
US6713342B2 (en) * | 2001-12-31 | 2004-03-30 | Texas Instruments Incorporated | FeRAM sidewall diffusion barrier etch |
US6773930B2 (en) * | 2001-12-31 | 2004-08-10 | Texas Instruments Incorporated | Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier |
US7067235B2 (en) * | 2002-01-15 | 2006-06-27 | Ming Huan Tsai | Bi-layer photoresist dry development and reactive ion etch method |
US6767795B2 (en) | 2002-01-17 | 2004-07-27 | Micron Technology, Inc. | Highly reliable amorphous high-k gate dielectric ZrOXNY |
US20030143853A1 (en) * | 2002-01-31 | 2003-07-31 | Celii Francis G. | FeRAM capacitor stack etch |
US7129178B1 (en) | 2002-02-13 | 2006-10-31 | Cypress Semiconductor Corp. | Reducing defect formation within an etched semiconductor topography |
JP2003243630A (en) * | 2002-02-18 | 2003-08-29 | Sony Corp | Magnetic memory device and method of manufacturing the same |
JP4865978B2 (en) | 2002-02-28 | 2012-02-01 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
US20060252265A1 (en) * | 2002-03-06 | 2006-11-09 | Guangxiang Jin | Etching high-kappa dielectric materials with good high-kappa foot control and silicon recess control |
US6806095B2 (en) * | 2002-03-06 | 2004-10-19 | Padmapani C. Nallan | Method of plasma etching of high-K dielectric materials with high selectivity to underlying layers |
US20030176073A1 (en) * | 2002-03-12 | 2003-09-18 | Chentsau Ying | Plasma etching of Ir and PZT using a hard mask and C12/N2/O2 and C12/CHF3/O2 chemistry |
US6812100B2 (en) | 2002-03-13 | 2004-11-02 | Micron Technology, Inc. | Evaporation of Y-Si-O films for medium-k dielectrics |
JP4090766B2 (en) * | 2002-03-19 | 2008-05-28 | 富士通株式会社 | Manufacturing method of semiconductor device |
JP2003289134A (en) * | 2002-03-28 | 2003-10-10 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method therefor |
US7160577B2 (en) | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
US7045430B2 (en) | 2002-05-02 | 2006-05-16 | Micron Technology Inc. | Atomic layer-deposited LaAlO3 films for gate dielectrics |
US7094704B2 (en) * | 2002-05-09 | 2006-08-22 | Applied Materials, Inc. | Method of plasma etching of high-K dielectric materials |
US6686293B2 (en) * | 2002-05-10 | 2004-02-03 | Applied Materials, Inc | Method of etching a trench in a silicon-containing dielectric material |
US20030224536A1 (en) * | 2002-06-04 | 2003-12-04 | Andreas Hilliger | Contact formation |
US7135421B2 (en) | 2002-06-05 | 2006-11-14 | Micron Technology, Inc. | Atomic layer-deposited hafnium aluminum oxide |
US7205218B2 (en) * | 2002-06-05 | 2007-04-17 | Micron Technology, Inc. | Method including forming gate dielectrics having multiple lanthanide oxide layers |
US7193893B2 (en) * | 2002-06-21 | 2007-03-20 | Micron Technology, Inc. | Write once read only memory employing floating gates |
US7154140B2 (en) * | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
US6804136B2 (en) * | 2002-06-21 | 2004-10-12 | Micron Technology, Inc. | Write once read only memory employing charge trapping in insulators |
US6902681B2 (en) * | 2002-06-26 | 2005-06-07 | Applied Materials Inc | Method for plasma etching of high-K dielectric materials |
US7221017B2 (en) * | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide-conductor nanolaminates |
US7221586B2 (en) | 2002-07-08 | 2007-05-22 | Micron Technology, Inc. | Memory utilizing oxide nanolaminates |
US20040007561A1 (en) * | 2002-07-12 | 2004-01-15 | Applied Materials, Inc. | Method for plasma etching of high-K dielectric materials |
US20040014327A1 (en) * | 2002-07-18 | 2004-01-22 | Bing Ji | Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials |
US7357138B2 (en) * | 2002-07-18 | 2008-04-15 | Air Products And Chemicals, Inc. | Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials |
US20040011380A1 (en) * | 2002-07-18 | 2004-01-22 | Bing Ji | Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials |
US6664168B1 (en) * | 2002-07-24 | 2003-12-16 | Intel Corporation | Method of making an on-die decoupling capacitor for a semiconductor device |
US6921702B2 (en) | 2002-07-30 | 2005-07-26 | Micron Technology Inc. | Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics |
US6790791B2 (en) | 2002-08-15 | 2004-09-14 | Micron Technology, Inc. | Lanthanide doped TiOx dielectric films |
US6884739B2 (en) * | 2002-08-15 | 2005-04-26 | Micron Technology Inc. | Lanthanide doped TiOx dielectric films by plasma oxidation |
US20040036129A1 (en) * | 2002-08-22 | 2004-02-26 | Micron Technology, Inc. | Atomic layer deposition of CMOS gates with variable work functions |
US6967154B2 (en) * | 2002-08-26 | 2005-11-22 | Micron Technology, Inc. | Enhanced atomic layer deposition |
US7199023B2 (en) * | 2002-08-28 | 2007-04-03 | Micron Technology, Inc. | Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed |
US7084078B2 (en) * | 2002-08-29 | 2006-08-01 | Micron Technology, Inc. | Atomic layer deposited lanthanide doped TiOx dielectric films |
US7022378B2 (en) * | 2002-08-30 | 2006-04-04 | Cree, Inc. | Nitrogen passivation of interface states in SiO2/SiC structures |
US6841458B2 (en) * | 2002-09-12 | 2005-01-11 | Intel Corporation | Dopant interface formation |
US8349241B2 (en) | 2002-10-04 | 2013-01-08 | Molecular Imprints, Inc. | Method to arrange features on a substrate to replicate features having minimal dimensional variability |
US20040072442A1 (en) * | 2002-10-15 | 2004-04-15 | Francis Gabriel Celii | Low-bias bottom electrode etch for patterning ferroelectric memory elements |
US7183120B2 (en) * | 2002-10-31 | 2007-02-27 | Honeywell International Inc. | Etch-stop material for improved manufacture of magnetic devices |
TWI229935B (en) * | 2002-11-13 | 2005-03-21 | Matsushita Electric Ind Co Ltd | Semiconductor device and method for fabricating the same |
KR100574534B1 (en) * | 2002-11-13 | 2006-04-27 | 마츠시타 덴끼 산교 가부시키가이샤 | Semiconductor device and method for fabricating the same |
US6958302B2 (en) | 2002-12-04 | 2005-10-25 | Micron Technology, Inc. | Atomic layer deposited Zr-Sn-Ti-O films using TiI4 |
US7101813B2 (en) | 2002-12-04 | 2006-09-05 | Micron Technology Inc. | Atomic layer deposited Zr-Sn-Ti-O films |
US7221010B2 (en) * | 2002-12-20 | 2007-05-22 | Cree, Inc. | Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors |
KR20040060562A (en) * | 2002-12-30 | 2004-07-06 | 동부전자 주식회사 | Oxidation prevention method of barrier metal for manufacturing a semiconductor element |
KR100484900B1 (en) * | 2002-12-30 | 2005-04-22 | 동부아남반도체 주식회사 | Plasma ignition method in a semiconductor manufacturing system |
DE10301243B4 (en) * | 2003-01-15 | 2009-04-16 | Infineon Technologies Ag | Method for producing an integrated circuit arrangement, in particular with capacitor arrangement |
US6943039B2 (en) * | 2003-02-11 | 2005-09-13 | Applied Materials Inc. | Method of etching ferroelectric layers |
US6858442B2 (en) * | 2003-02-25 | 2005-02-22 | Infineon Technologies Aktiengesellschaft | Ferroelectric memory integrated circuit with improved reliability |
US7098141B1 (en) | 2003-03-03 | 2006-08-29 | Lam Research Corporation | Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures |
US7250349B2 (en) * | 2003-03-06 | 2007-07-31 | Texas Instruments Incorporated | Method for forming ferroelectric memory capacitor |
US6998275B2 (en) | 2003-04-09 | 2006-02-14 | Texas Instruments Incorporated | Hydrogen-less CVD TiN process for FeRAM VIA0 barrier application |
JP4901105B2 (en) * | 2003-04-15 | 2012-03-21 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
US7183186B2 (en) * | 2003-04-22 | 2007-02-27 | Micro Technology, Inc. | Atomic layer deposited ZrTiO4 films |
US7074643B2 (en) * | 2003-04-24 | 2006-07-11 | Cree, Inc. | Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same |
US6979863B2 (en) * | 2003-04-24 | 2005-12-27 | Cree, Inc. | Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same |
US6869812B1 (en) * | 2003-05-13 | 2005-03-22 | Heng Liu | High power AllnGaN based multi-chip light emitting diode |
US6841396B2 (en) | 2003-05-19 | 2005-01-11 | Texas Instruments Incorporated | VIA0 etch process for FRAM integration |
US6867447B2 (en) * | 2003-05-20 | 2005-03-15 | Texas Instruments Incorporated | Ferroelectric memory cell and methods for fabricating the same |
CN100470806C (en) * | 2003-05-27 | 2009-03-18 | 松下电器产业株式会社 | Semiconductor device and process for producing the same |
US7228865B2 (en) * | 2003-05-28 | 2007-06-12 | Texas Instruments Incorporated | FRAM capacitor stack clean |
KR100533973B1 (en) * | 2003-06-30 | 2005-12-07 | 주식회사 하이닉스반도체 | Method for forming ferroelectric capacitor capable of improving adhesion between bottom electrode and ferroelectric layer |
US20050003673A1 (en) * | 2003-07-02 | 2005-01-06 | Omid Mahdavi | Thin film resistor etch |
US6967365B2 (en) * | 2003-07-15 | 2005-11-22 | Texas Instruments Incorporated | Ferroelectric memory cell with angled cell transistor active region and methods for fabricating the same |
US7220665B2 (en) * | 2003-08-05 | 2007-05-22 | Micron Technology, Inc. | H2 plasma treatment |
US7015049B2 (en) * | 2003-09-03 | 2006-03-21 | Infineon Technologies Ag | Fence-free etching of iridium barrier having a steep taper angle |
US6953724B2 (en) * | 2003-09-25 | 2005-10-11 | International Business Machines Corporation | Self-limited metal recess for deep trench metal fill |
US7055263B2 (en) | 2003-11-25 | 2006-06-06 | Air Products And Chemicals, Inc. | Method for cleaning deposition chambers for high dielectric constant materials |
CN100505265C (en) * | 2003-12-26 | 2009-06-24 | 富士通微电子株式会社 | Semiconductor device and method for manufacturing semiconductor device |
US20050145908A1 (en) * | 2003-12-30 | 2005-07-07 | Moise Theodore S.Iv | High polarization ferroelectric capacitors for integrated circuits |
KR100583961B1 (en) * | 2004-01-26 | 2006-05-26 | 삼성전자주식회사 | Method of fabricating a plurality of box-type feroelectric capacitors |
US20050233477A1 (en) * | 2004-03-05 | 2005-10-20 | Tokyo Electron Limited | Substrate processing apparatus, substrate processing method, and program for implementing the method |
US7001836B2 (en) * | 2004-03-25 | 2006-02-21 | Taiwan Semiconductor Manufacturing Company | Two step trench definition procedure for formation of a dual damascene opening in a stack of insulator layers |
US20060255349A1 (en) * | 2004-05-11 | 2006-11-16 | Heng Liu | High power AllnGaN based multi-chip light emitting diode |
US6887785B1 (en) | 2004-05-13 | 2005-05-03 | International Business Machines Corporation | Etching openings of different depths using a single mask layer method and structure |
KR20060007325A (en) * | 2004-07-19 | 2006-01-24 | 삼성전자주식회사 | Method of manufacturing a dielectric layer using a plasma enhanced atomic layer deposition technique |
KR100601959B1 (en) * | 2004-07-28 | 2006-07-14 | 삼성전자주식회사 | Ir-Ru alloy electrode and ferroelectric capacitor using the same as lower electrode |
US7081421B2 (en) * | 2004-08-26 | 2006-07-25 | Micron Technology, Inc. | Lanthanide oxide dielectric layer |
US7494939B2 (en) | 2004-08-31 | 2009-02-24 | Micron Technology, Inc. | Methods for forming a lanthanum-metal oxide dielectric layer |
DE102004046174B4 (en) * | 2004-09-23 | 2008-12-11 | Texas Instruments Deutschland Gmbh | Integrated BiCMOS semiconductor circuit |
US7102233B2 (en) * | 2004-10-21 | 2006-09-05 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having underlapped dual liners |
US7098536B2 (en) * | 2004-10-21 | 2006-08-29 | International Business Machines Corporation | Structure for strained channel field effect transistor pair having a member and a contact via |
US20070298190A1 (en) * | 2004-11-10 | 2007-12-27 | Hiroyuki Kobori | Method of Producing Metal Oxide Film |
US20060102197A1 (en) * | 2004-11-16 | 2006-05-18 | Kang-Lie Chiang | Post-etch treatment to remove residues |
US7235501B2 (en) | 2004-12-13 | 2007-06-26 | Micron Technology, Inc. | Lanthanum hafnium oxide dielectrics |
KR100641546B1 (en) * | 2004-12-16 | 2006-11-01 | 동부일렉트로닉스 주식회사 | Method of fabricating a MIMMetal- Insulator-Metal capacitor |
US7220600B2 (en) * | 2004-12-17 | 2007-05-22 | Texas Instruments Incorporated | Ferroelectric capacitor stack etch cleaning methods |
KR100641362B1 (en) * | 2005-01-13 | 2006-10-31 | 삼성전자주식회사 | Interconnection structure having double diffusion barrier layer and method of fabricating the same |
KR100718267B1 (en) * | 2005-03-23 | 2007-05-14 | 삼성전자주식회사 | Ferroelectric structure, Method of forming the ferroelectric structure, Semiconductor device having the ferroelectric structure and Method of manufacturing the semiconductor device |
US7687409B2 (en) | 2005-03-29 | 2010-03-30 | Micron Technology, Inc. | Atomic layer deposited titanium silicon oxide films |
US7384869B2 (en) * | 2005-04-07 | 2008-06-10 | Texas Instruments Incorporated | Protection of silicon from phosphoric acid using thick chemical oxide |
US7642205B2 (en) * | 2005-04-08 | 2010-01-05 | Mattson Technology, Inc. | Rapid thermal processing using energy transfer layers |
US7192855B2 (en) * | 2005-04-15 | 2007-03-20 | Freescale Semiconductor, Inc. | PECVD nitride film |
US7662729B2 (en) | 2005-04-28 | 2010-02-16 | Micron Technology, Inc. | Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer |
US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
US20070037386A1 (en) * | 2005-08-13 | 2007-02-15 | Williams John L | Sloped thin film substrate edges |
JP2007081378A (en) * | 2005-08-17 | 2007-03-29 | Fujitsu Ltd | Semiconductor device, method of manufacturing the same, and thin-film device |
US7727904B2 (en) | 2005-09-16 | 2010-06-01 | Cree, Inc. | Methods of forming SiC MOSFETs with high inversion layer mobility |
US7728377B2 (en) * | 2005-09-23 | 2010-06-01 | Agile Rf, Inc. | Varactor design using area to perimeter ratio for improved tuning range |
JP2007115972A (en) | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | Semiconductor device and method of manufacturing same |
EP1780779A3 (en) * | 2005-10-28 | 2008-06-11 | Interuniversitair Microelektronica Centrum ( Imec) | A plasma for patterning advanced gate stacks |
KR100989086B1 (en) * | 2005-11-29 | 2010-10-25 | 후지쯔 세미컨덕터 가부시키가이샤 | Semiconductor device and method for fabricating the same |
JP4887802B2 (en) * | 2006-01-26 | 2012-02-29 | 富士通セミコンダクター株式会社 | Semiconductor device and manufacturing method thereof |
TW200731589A (en) * | 2006-02-06 | 2007-08-16 | Yang Jae Woo | Organic thin film transistor using ultra-thin metal oxide as gate dielectric and fabrication method thereof |
US7709402B2 (en) | 2006-02-16 | 2010-05-04 | Micron Technology, Inc. | Conductive layers for hafnium silicon oxynitride films |
JP5028829B2 (en) * | 2006-03-09 | 2012-09-19 | セイコーエプソン株式会社 | Method for manufacturing ferroelectric memory device |
JP4600322B2 (en) * | 2006-03-14 | 2010-12-15 | セイコーエプソン株式会社 | Method for manufacturing ferroelectric memory device |
US7728402B2 (en) * | 2006-08-01 | 2010-06-01 | Cree, Inc. | Semiconductor devices including schottky diodes with controlled breakdown |
US8432012B2 (en) | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
EP2631951B1 (en) | 2006-08-17 | 2017-10-11 | Cree, Inc. | High power insulated gate bipolar transistors |
US7563730B2 (en) | 2006-08-31 | 2009-07-21 | Micron Technology, Inc. | Hafnium lanthanide oxynitride films |
US7692907B2 (en) * | 2006-09-11 | 2010-04-06 | Industrial Technology Research Institute | Circuit for electrostatic discharge (ESD) protection |
US7846845B2 (en) * | 2006-10-26 | 2010-12-07 | Applied Materials, Inc. | Integrated method for removal of halogen residues from etched substrates in a processing system |
US7655571B2 (en) * | 2006-10-26 | 2010-02-02 | Applied Materials, Inc. | Integrated method and apparatus for efficient removal of halogen residues from etched substrates |
US7946759B2 (en) * | 2007-02-16 | 2011-05-24 | Applied Materials, Inc. | Substrate temperature measurement by infrared transmission |
US8835987B2 (en) * | 2007-02-27 | 2014-09-16 | Cree, Inc. | Insulated gate bipolar transistors including current suppressing layers |
US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
US7709349B2 (en) * | 2007-05-18 | 2010-05-04 | Texas Instruments Incorporated | Semiconductor device manufactured using a gate silicidation involving a disposable chemical/mechanical polishing stop layer |
US7772014B2 (en) | 2007-08-28 | 2010-08-10 | Texas Instruments Incorporated | Semiconductor device having reduced single bit fails and a method of manufacture thereof |
US8232558B2 (en) | 2008-05-21 | 2012-07-31 | Cree, Inc. | Junction barrier Schottky diodes with current surge capability |
JP4489132B2 (en) | 2008-08-22 | 2010-06-23 | 株式会社東芝 | Method for manufacturing magnetic recording medium |
JP4575499B2 (en) | 2009-02-20 | 2010-11-04 | 株式会社東芝 | Method for manufacturing magnetic recording medium |
JP4575498B2 (en) * | 2009-02-20 | 2010-11-04 | 株式会社東芝 | Method for manufacturing magnetic recording medium |
US8288220B2 (en) * | 2009-03-27 | 2012-10-16 | Cree, Inc. | Methods of forming semiconductor devices including epitaxial layers and related structures |
US8294507B2 (en) | 2009-05-08 | 2012-10-23 | Cree, Inc. | Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits |
US8629509B2 (en) * | 2009-06-02 | 2014-01-14 | Cree, Inc. | High voltage insulated gate bipolar transistors with minority carrier diverter |
US8193848B2 (en) | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
US7939421B2 (en) * | 2009-07-08 | 2011-05-10 | Nanya Technology Corp. | Method for fabricating integrated circuit structures |
US8541787B2 (en) * | 2009-07-15 | 2013-09-24 | Cree, Inc. | High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability |
US8354690B2 (en) | 2009-08-31 | 2013-01-15 | Cree, Inc. | Solid-state pinch off thyristor circuits |
US8450822B2 (en) * | 2009-09-23 | 2013-05-28 | International Business Machines Corporation | Thick bond pad for chip with cavity package |
US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
US8415671B2 (en) | 2010-04-16 | 2013-04-09 | Cree, Inc. | Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices |
JP5592210B2 (en) * | 2010-09-09 | 2014-09-17 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
JP5238780B2 (en) | 2010-09-17 | 2013-07-17 | 株式会社東芝 | Magnetic recording medium, method for manufacturing the same, and magnetic recording apparatus |
US11171008B2 (en) | 2011-03-01 | 2021-11-09 | Applied Materials, Inc. | Abatement and strip process chamber in a dual load lock configuration |
US8845816B2 (en) | 2011-03-01 | 2014-09-30 | Applied Materials, Inc. | Method extending the service interval of a gas distribution plate |
JP6114698B2 (en) | 2011-03-01 | 2017-04-12 | アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated | Detoxification and stripping chamber in a dual load lock configuration |
US8992689B2 (en) | 2011-03-01 | 2015-03-31 | Applied Materials, Inc. | Method for removing halogen-containing residues from substrate |
US10090181B2 (en) | 2011-03-01 | 2018-10-02 | Applied Materials, Inc. | Method and apparatus for substrate transfer and radical confinement |
US9142662B2 (en) | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
US9029945B2 (en) | 2011-05-06 | 2015-05-12 | Cree, Inc. | Field effect transistor devices with low source resistance |
US9984894B2 (en) | 2011-08-03 | 2018-05-29 | Cree, Inc. | Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions |
US8664665B2 (en) | 2011-09-11 | 2014-03-04 | Cree, Inc. | Schottky diode employing recesses for elements of junction barrier array |
US8618582B2 (en) | 2011-09-11 | 2013-12-31 | Cree, Inc. | Edge termination structure employing recesses for edge termination elements |
US9640617B2 (en) | 2011-09-11 | 2017-05-02 | Cree, Inc. | High performance power module |
US9373617B2 (en) | 2011-09-11 | 2016-06-21 | Cree, Inc. | High current, low switching loss SiC power module |
US8680587B2 (en) | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
JP2014531752A (en) | 2011-09-11 | 2014-11-27 | クリー インコーポレイテッドCree Inc. | High current density power module with transistors having improved layout |
US8808562B2 (en) * | 2011-09-12 | 2014-08-19 | Tokyo Electron Limited | Dry metal etching method |
KR102068186B1 (en) | 2012-02-29 | 2020-02-11 | 어플라이드 머티어리얼스, 인코포레이티드 | Abatement and strip process chamber in a load lock configuration |
US10312433B2 (en) | 2012-04-06 | 2019-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd | Reduction of capping layer resistance area product for magnetic device applications |
US8815729B1 (en) * | 2013-03-04 | 2014-08-26 | Globalfoundries Inc. | Methods of forming structures on an integrated circuit product |
US8828869B1 (en) | 2013-03-28 | 2014-09-09 | Globalfoundries Inc. | Methods of forming masking layers for use in forming integrated circuit products |
US9318337B2 (en) | 2013-09-17 | 2016-04-19 | Texas Instruments Incorporated | Three dimensional three semiconductor high-voltage capacitors |
US20160233371A1 (en) * | 2014-09-04 | 2016-08-11 | AMI Research & Development, LLC | Ir planar antenna-coupled metal-insulator-metal rectifier |
US9640756B2 (en) | 2015-03-11 | 2017-05-02 | Kabushiki Kaisha Toshiba | Method for manufacturing magnetic memory |
JP6917737B2 (en) * | 2017-03-13 | 2021-08-11 | ユナイテッド・セミコンダクター・ジャパン株式会社 | Manufacturing method of semiconductor devices |
CN111816605A (en) * | 2019-04-10 | 2020-10-23 | 联华电子股份有限公司 | Semiconductor element and manufacturing method thereof |
US11289497B2 (en) | 2019-12-27 | 2022-03-29 | Kepler Computing Inc. | Integration method of ferroelectric memory array |
US11482528B2 (en) * | 2019-12-27 | 2022-10-25 | Kepler Computing Inc. | Pillar capacitor and method of fabricating such |
US11430861B2 (en) | 2019-12-27 | 2022-08-30 | Kepler Computing Inc. | Ferroelectric capacitor and method of patterning such |
US11785782B1 (en) | 2021-06-11 | 2023-10-10 | Kepler Computing Inc. | Embedded memory with encapsulation layer adjacent to a memory stack |
US20230067612A1 (en) * | 2021-09-02 | 2023-03-02 | Kepler Computing, Inc. | Pocket integration process for embedded memory |
US11942133B2 (en) | 2021-09-02 | 2024-03-26 | Kepler Computing Inc. | Pedestal-based pocket integration process for embedded memory |
US11869928B2 (en) | 2021-12-14 | 2024-01-09 | Kepler Computing Inc. | Dual hydrogen barrier layer for memory devices |
US11961877B1 (en) | 2021-12-14 | 2024-04-16 | Kepler Computing Inc. | Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures |
US20230317451A1 (en) * | 2022-03-29 | 2023-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing semiconductor devices and semiconductor devices |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0239433A (en) * | 1988-07-28 | 1990-02-08 | Nec Corp | Manufacture of semiconductor device |
JP2926864B2 (en) * | 1990-04-12 | 1999-07-28 | ソニー株式会社 | Copper-based metal film etching method |
JP2524863B2 (en) * | 1990-05-02 | 1996-08-14 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
EP0557937A1 (en) * | 1992-02-25 | 1993-09-01 | Ramtron International Corporation | Ozone gas processing for ferroelectric memory circuits |
US5413950A (en) * | 1994-04-22 | 1995-05-09 | United Microelectronics Corporation | Method of forming a DRAM stacked capacitor cell |
US5380673A (en) * | 1994-05-06 | 1995-01-10 | United Microelectronics Corporation | Dram capacitor structure |
US5554564A (en) * | 1994-08-01 | 1996-09-10 | Texas Instruments Incorporated | Pre-oxidizing high-dielectric-constant material electrodes |
JP3728465B2 (en) * | 1994-11-25 | 2005-12-21 | 株式会社神戸製鋼所 | Method for forming single crystal diamond film |
JPH08186120A (en) * | 1994-12-28 | 1996-07-16 | Nec Corp | Manufacture of semiconductor device |
US5607602A (en) * | 1995-06-07 | 1997-03-04 | Applied Komatsu Technology, Inc. | High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas |
US5663090A (en) * | 1995-06-29 | 1997-09-02 | Micron Technology, Inc. | Method to thermally form hemispherical grain (HSG) silicon to enhance capacitance for application in high density DRAMs |
EP0756318A1 (en) * | 1995-07-24 | 1997-01-29 | International Business Machines Corporation | Method for real-time in-situ monitoring of a trench formation process |
US5705428A (en) * | 1995-08-03 | 1998-01-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for preventing titanium lifting during and after metal etching |
US5780315A (en) * | 1995-09-11 | 1998-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd | Dry etch endpoint method |
US6015986A (en) * | 1995-12-22 | 2000-01-18 | Micron Technology, Inc. | Rugged metal electrodes for metal-insulator-metal capacitors |
US5567640A (en) * | 1996-01-11 | 1996-10-22 | Vanguard International Semiconductor Corporation | Method for fabricating T-shaped capacitors in DRAM cells |
KR100413649B1 (en) * | 1996-01-26 | 2004-04-28 | 마츠시타 덴끼 산교 가부시키가이샤 | Method of manufacturing semiconductor devices |
US5930639A (en) * | 1996-04-08 | 1999-07-27 | Micron Technology, Inc. | Method for precision etching of platinum electrodes |
JP3070660B2 (en) * | 1996-06-03 | 2000-07-31 | 日本電気株式会社 | Gas impurity capturing method and semiconductor manufacturing apparatus |
KR100224660B1 (en) * | 1996-06-17 | 1999-10-15 | 윤종용 | Forming method of pt-poly si gate |
DE19631622A1 (en) * | 1996-08-05 | 1998-02-12 | Siemens Ag | Process for plasma-assisted anisotropic etching of metals, metal oxides and their mixtures |
TW365691B (en) * | 1997-02-05 | 1999-08-01 | Samsung Electronics Co Ltd | Method for etching Pt film of semiconductor device |
US6074943A (en) * | 1997-04-16 | 2000-06-13 | Texas Instruments Incorporated | Sidewalls for guiding the via etch |
DE19728473A1 (en) * | 1997-07-03 | 1999-01-07 | Siemens Ag | Layer structuring by dry etching process |
US6171970B1 (en) * | 1998-01-27 | 2001-01-09 | Texas Instruments Incorporated | Method for forming high-density integrated circuit capacitors |
US6037220A (en) * | 1998-07-24 | 2000-03-14 | Vanguard International Semiconductor Corporation | Method of increasing the surface area of a DRAM capacitor structure via the use of hemispherical grained polysilicon |
EP1001459B1 (en) * | 1998-09-09 | 2011-11-09 | Texas Instruments Incorporated | Integrated circuit comprising a capacitor and method |
-
1999
- 1999-09-09 EP EP99202911A patent/EP1001459B1/en not_active Expired - Lifetime
- 1999-09-09 JP JP11256316A patent/JP2000133633A/en not_active Abandoned
- 1999-09-09 US US09/392,988 patent/US6211035B1/en not_active Expired - Lifetime
- 1999-09-09 AT AT99202911T patent/ATE533178T1/en active
-
2001
- 2001-04-03 US US09/826,283 patent/US6444542B2/en not_active Expired - Lifetime
-
2002
- 2002-08-19 US US10/223,643 patent/US6902939B2/en not_active Expired - Lifetime
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006270116A (en) * | 2000-10-17 | 2006-10-05 | Matsushita Electric Ind Co Ltd | Ferroelectric memory and its manufacturing method |
US7189612B2 (en) | 2000-10-17 | 2007-03-13 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory and method for manufacturing the same |
JP2002353414A (en) * | 2001-05-22 | 2002-12-06 | Oki Electric Ind Co Ltd | Dielectric capacitor and manufacturing method therefor |
US6797637B2 (en) | 2002-05-14 | 2004-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor device fabrication method |
JP4650602B2 (en) * | 2003-03-26 | 2011-03-16 | セイコーエプソン株式会社 | Method for manufacturing ferroelectric capacitor |
JP2004296735A (en) * | 2003-03-26 | 2004-10-21 | Seiko Epson Corp | Ferroelectric capacitor, method for manufacturing the same, storage element, electronic component, memory device, and electronic device |
JP2004296923A (en) * | 2003-03-27 | 2004-10-21 | Seiko Epson Corp | Process for fabricating ferroelectric capacitor, ferroelectric capacitor, memory element, electronic element, memory device and electronic apparatus capacitor |
JP4579236B2 (en) * | 2004-02-19 | 2010-11-10 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
JPWO2005081317A1 (en) * | 2004-02-19 | 2007-08-09 | 富士通株式会社 | Manufacturing method of semiconductor device |
US8614104B2 (en) | 2005-06-17 | 2013-12-24 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
US7928479B2 (en) | 2005-06-17 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
WO2008075471A1 (en) | 2006-12-19 | 2008-06-26 | Fujitsu Limited | Resistance change element and method for manufacturing the same |
US8227782B2 (en) | 2006-12-19 | 2012-07-24 | Fujitsu Limited | Resistance change element and method of manufacturing the same |
JP2008277514A (en) * | 2007-04-27 | 2008-11-13 | Toshiba Corp | Semiconductor device |
US8362533B2 (en) | 2007-04-27 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device including a transistor and a ferroelectric capacitor |
JP4515492B2 (en) * | 2007-08-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
JP2007335897A (en) * | 2007-08-29 | 2007-12-27 | Fujitsu Ltd | Semiconductor device fabrication method |
KR101546995B1 (en) * | 2008-08-08 | 2015-08-24 | 울트라테크 인크. | Through silicon via and method of fabricating same |
JP2012256950A (en) * | 2012-10-01 | 2012-12-27 | Renesas Electronics Corp | Semiconductor device and semiconductor device manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
EP1001459B1 (en) | 2011-11-09 |
ATE533178T1 (en) | 2011-11-15 |
US6444542B2 (en) | 2002-09-03 |
US6902939B2 (en) | 2005-06-07 |
US20010055852A1 (en) | 2001-12-27 |
US20030068846A1 (en) | 2003-04-10 |
EP1001459A2 (en) | 2000-05-17 |
EP1001459A3 (en) | 2000-09-20 |
US6211035B1 (en) | 2001-04-03 |
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