JP2012253502A - 半導体装置 - Google Patents

Abstract

【課題】省面積化されたローパスフィルタを備える半導体装置を提供する。
【解決手段】第１のノードと第２のノードとの間に接続され、印加される電圧に応じて内部容量が変化する可変容量素子と、第１のノードと第２のノードとの間に可変容量素子と並列に接続される電圧増幅部とを備え、電圧増幅部は、第１のノードと電気的に接続される増幅器と、増幅器の出力の電圧をシフトさせるレベルシフト回路とを含み、レベルシフト回路の出力は第２のノードと電気的に接続される。
【選択図】図７

Description

本発明は、半導体装置に関し、特にローパスフィルタ（Ｌｏｗ ｐａｓｓ ｆｉｌｔｅｒ：ＬＰＦ）回路を備える半導体装置に関する。

ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）３．０規格またはＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格などの高速通信規格に従って他の装置と高速にデータ通信を行なう通信インターフェースを有する半導体装置では、入力される周期的な信号を元にフィードバック制御を加えて、別の発振器から位相の同期した信号を出力するＰＬＬ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）回路やデータにクロックが重畳されている伝送路上の信号を受信し、クロックとデータを分離する機能を有するＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路が用いられている。

これらＰＬＬ回路やＣＤＲ回路には、巨大なコンデンサを有しているＬＰＦ回路が用いられている。そのため、チップ面積全体を縮小するために、このコンデンサの面積を縮小することが求められてきた。

このコンデンサの面積を縮小するために、増幅回路のミラー効果を利用して、小さな容量を用いて実効的な容量値を大きくさせる技術（容量マルチプライヤ技術）が用いられてきた（非特許文献１参照）。

Y. Tang, M. Ismail and S. Bibyk，"Adaptive Miller capacitor multiplier for compact on-chip PLL filter"，ELECTRONlCS LETERS，9th January 2003，Vol.39， No.7

しかしながら、容量素子として、たとえば、絶縁ゲート型電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）のゲート容量素子やバラクタ容量素子のような単位面積当たりの容量値が大きく、面積効率のよい半導体素子を用いる場合には、この半導体素子がオン状態にして十分に大きな所望の容量値を得るためには、容量端子間にこの半導体素子の閾値電圧以上十分大きな電圧の確保が必要であるという問題があった。

また、電極間電圧依存性の無いあるいは小さいＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量素子やＭＯＭ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ）容量素子などを用いた場合、単位面積辺りの容量値が小さく面積効率が悪いという問題があった。

本発明は、上記問題を解決するために、省面積されたＬＰＦ回路およびＬＰＦ回路を備える半導体装置を提供することにある。

この発明は、要約すれば、第１のノードと第２のノードとの間に接続され、印加される電圧に応じて内部容量が変化する可変容量素子と、第１のノードと第２のノードとの間に可変容量素子と並列に接続される電圧増幅部とを備え、電圧増幅部は、第１のノードと電気的に接続される増幅器と、増幅器の出力の電圧をシフトさせるレベルシフト回路とを含み、レベルシフト回路の出力は第２のノードと電気的に接続される。

本発明により、面積効率のよい半導体素子を容量素子として用いることにより、チップ面積を減少させることができる。

本発明の実施の形態のデータ処理システムの構成を示す図である。 図１の通信インターフェース部１１０の構成を表わす図である。 ＴｘＰＬＬ１２０の構成を説明するためのブロック図である。 ＣＤＲ回路１３０の構成を説明するためのブロック図である。 検討例のＬＰＦ１５０の構成を説明するための図である。 検討例のＬＰＦ１５０の動作を説明するための図である。 実施の形態１のＬＰＦ１５０Ａの構成を説明するための図である。 増幅器２２８Ａの一例を示す図である。 実施の形態１のＬＰＦ１５０Ａの動作を説明するための図である。 実施の形態１の電圧増幅部１５３の構成の一例を示す図である。 カレントミラー回路ＣＭ２の選択回路３４０を示す回路図である。 実施の形態２のＬＰＦ１５０Ｂの構成を示す図である。 実施の形態３のＬＰＦ１５０Ｃの構成を示す図である。 実施の形態４のＬＰＦ１５０Ｄの構成を示す図である。 閾値電圧が低いＭＯＳ容量素子の容量値と容量端子間電圧Ｖｇを説明するための図である。 閾値電圧Ｖｔｈが低い場合の実施の形態４の動作を説明するための図である。 閾値電圧が高いＭＯＳ容量素子の容量値と容量端子間電圧Ｖｇを説明するための図である。 閾値電圧Ｖｔｈが高い場合の実施の形態４の動作を説明するための図である。

以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。

［実施の形態の全体構成］
図１は、本発明の実施の形態のデータ処理システムの構成を示す図である。

図１を参照して、データ処理システムは、たとえばＨＤＤのような半導体装置１００とパーソナルコンピュータのような半導体装置２００とを含む。

半導体装置１００と半導体装置２００との間の通信は、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）規格あるいはＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）規格にしたがう。

半導体装置１００は、ＣＰＵ１０２（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、機能ブロック１０４と、ＲＡＭ１０６（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ１０８と、半導体装置２００とデータの送受信を行なう通信インターフェース部１１０とを含む。

半導体装置２００も、半導体装置１００と同様に、ＣＰＵ２０２と、機能ブロック２０４と、ＲＡＭ２０６（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ２０８と、半導体装置１００とデータの送受信を行なう通信インターフェース部２１０とを含む。

図２は、図１の通信インターフェース部１１０の構成を表わす図である。図１の通信インターフェース部２１０の構成もこれと同様である。

図２を参照して、通信インターフェース部１１０は、送信用アナログ回路部１１１と、受信用アナログ回路部１１２と、出力端子１３１Ａ，１３１Ｂと、入力端子１３２Ａ，１３２Ｂとを含む。

送信用アナログ回路部１１１は、ＴｘＰＬＬ（Ｔｘ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）１２０と、シリアライザ１１４と、フロントエンド（ＦＥ）１１６とを含む。

ＴｘＰＬＬ１２０は、機能ブロック１０４のＲｅｆ＿ｃｌｋからクロック信号ＣＬＫＡを受けて、クロック信号ＣＬＫＡ＿ＯＵＴを出力する。

シリアライザ１１４は、クロック信号ＣＬＫＡ＿ＯＵＴに同期して、機能ブロック１０４のＴｘ Ｄａｔａ Ｉｎｐｕｔから出力されるパラレルの送信信号Ｓ１をシリアルの送信信号Ｓ２に変換する。

シリアライザ１１４は、クロック信号ＣＬＫＡ＿ＯＵＴを受信用アナログ回路部１１２のＣＤＲ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１３０へ出力する。

フロントエンド（ＦＥ）１１６は、送信用のフロントエンド回路であり、ＦＥ１１６の出力信号Ｓ３と出力信号Ｓ３の反転信号／Ｓ３が出力端子１３１Ａ，１３１Ｂを介して、送信信号ＤＯ，ＤＯ＿Ｂとして、半導体装置２００に送信される。

出力された送信信号ＤＯ，ＤＯ＿Ｂは、ＳＡＴＡ規格等に従ってホスト側である半導体装置２００へ送信される。

受信用アナログ回路部１１２は、フロントエンド（ＦＥ）１２６と、ＣＤＲ回路１３０と、デシリアライザ１２４と、スケルチ回路１２８とを含む。

半導体装置２００からの受信信号ＤＩ，ＤＩ＿Ｂが入力端子１３２Ａ，１３２Ｂを介して受信信号Ｒ１および受信信号Ｒ１の反転信号／Ｒ１としてＦＥ１２６に受信される。

ＦＥ１２６によって受信信号Ｒ１および受信信号Ｒ１の反転信号／Ｒ１が受信信号Ｒ２に変換され、受信信号Ｒ２はＣＤＲ回路１３０に送信される。

ＣＤＲ回路１３０は、ＦＥ１２６から出力される受信信号Ｒ２からクロック信号ＣＬＫとシリアルの受信信号Ｒ３とを復元する。

デシリアライザ１２４は、ＣＤＲ回路１３０で復元されたクロック信号ＣＬＫに同期して、シリアルの受信信号Ｒ３をパラレル変換する。デシリアライザ１２４は、変換されたパラレルの受信信号Ｒ４を機能ブロック１０４のＲｘ Ｄａｔａ ｏｕｔｐｕｔへ出力する。一方、復元されたクロック信号ＣＬＫはＲｘ Ｄａｔａ ｃｌｋへ出力される。出力された受信信号Ｒ４は、機能ブロック１０４を介して上位の層へ出力される。

スケルチ回路１２８は、通信相手側との間で通信のハンドシェークを行い、受信信号ＤＩ，ＤＩ＿Ｂが通信相手側から伝送された有効な信号であるか、あるいはノイズであるかを検出する。検出信号が機能ブロック１０４のＳＱ ｄｅｔｅｃｔｏｒ ｏｕｔへ出力される。

図３は、ＴｘＰＬＬ１２０の構成を説明するためのブロック図である。図３を参照して、ＴｘＰＬＬ１２０は、クロック信号ＣＬＫＡとクロック信号ＦＥＥＤ＿ＢＡＣＫ＿ＣＬＫとの位相差を電圧に変換し出力するＰＦＤ（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：位相周波数比較器）１４２と、ＣＰ（Ｃｈａｒｇｅ Ｐｕｍｐ：チャージポンプ）１４４と、ループフィルタとしてＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｅｔｅｒ）１５０と、入力された電圧によって出力周波数を制御することができるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）１４６と、帰還ループ内に入力された周波数を整数分の１にして出力する分周器１４８とを含む。

基準周波数となるクロック信号ＣＬＫＡと、入力電圧に応じて出力発振周波数が変化するＶＣＯ１４６のフィードバック信号ＦＥＥＤ＿ＢＡＣＫ＿ＣＬＫとの位相周波数差をそのＶＣＯ１４６に入力することによって、クロック信号ＣＬＫＡとクロック信号ＣＬＫＡ＿ＯＵＴとの位相を同期させる。

ＬＰＦ１５０は、フィードバックを含むため、回路では短周期の信号変動が増幅されることで無用な発振することを回避し、不要な短周期の変動を遮断する。

図４は、ＣＤＲ回路１３０の構成を説明するためのブロック図である。図４を参照して、ＣＤＲ回路１３０は、ＰＤ（Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ：位相比較器）１４３と、ＣＰ１４４と、ループフィルタとしてＬＰＦ１５１と、ＶＣＯ１４６と、データを保持するフリップフロップ１５２とを含む。

ＰＤ１４３は、図２のＦＥ１２６から出力されるシリアルの受信信号Ｒ２とＶＣＯ１４６から出力されるクロック信号ＣＬＫとの位相を比較し、位相差に応じた信号を出力する。

ＶＣＯ１４６は、ＬＰＦ１５１から出力される信号（電圧）の大きさに応じて出力周波数を制御する。

フリップフロップ１５２は、シリアルの受信信号Ｒ２を保持し、ＶＣＯ１４６から出力されるクロック信号ＣＬＫに応じて、受信信号Ｒ３をデシリアライザ１２４へ出力する。これによりシリアルの受信信号Ｒ２がデータ信号とクロック信号に分離される。

［検討例］
検討例のＬＰＦ１５０について説明する。図５は、検討例のＬＰＦ１５０の構成を説明するための図である。

図５を参照して、ＬＰＦ１５０は、ＣＰ１４４とＶＣＯ１４６との間に電気的に接続される２次のローパスフィルタである。ＬＰＦ１５０は、電圧Ｖｃｎｔが供給されるノードＮ０と接地電位との間に接続されるコンデンサ２２２と、ノードＮ０とノードＮ１との間に接続される抵抗２２４と、ノードＮ１が入力端子に接続され増幅利得が−Ａｖ倍となる増幅器２２８と、増幅器２２８の出力端子と接続されるノードＮ２とノードＮ１との間に接続されるコンデンサ２２６とを含む。コンデンサ２２２およびコンデンサ２２６は、ＭＯＳＦＥＴで構成されるＭＯＳキャパシタである。

ここでコンデンサ２２６は、コンデンサ２２２と比較して非常に大きな容量を有するため、容量マルチプライヤ技術を用いて、実効容量値を稼ぐとともに、省面積化を図っている。具体的には、コンデンサ２２６の容量値をＣ１とすると、実効容量値はＣ１×（１＋Ａｖ）として与えられる。

よって、増幅器２２８の増幅利得Ａｖが調整されることにより、コンデンサ２２６は省面積化され、半導体装置全体の面積も減少させることができる。

図６は、検討例のＬＰＦ１５０の動作を説明するための図である。図６を参照して、縦軸に出力Ｖｏｕｔ［Ｖ］が示され、横軸に入力Ｖｉｎ［Ｖ］が示される。入力ノードの電圧Ｖｉｎと出力ノードの電圧Ｖｏｕｔとの電位差がわかりやすいように、増幅器２２８の出力ノードの電圧Ｖｏｕｔ１を示す波形ＷＢに重ねて増幅器２２８の入力ノードの電圧Ｖｉｎを示す波形ＷＡが示されている。

波形ＷＡの電圧は、入力ノードの電圧Ｖｉｎの増加に伴い増加する。一方、波形ＷＢは、増幅利得が−Ａｖ倍である増幅器２２８によって減少する。ある程度まで電圧Ｖｏｕｔ１が減少すると増幅器２２８の動作範囲を超えてしまい、電圧Ｖｏｕｔ１は一定値を出力し続ける。

コンデンサ２２６に面積効率のよいＭＯＳキャパシタを用いた場合、コンデンサとして機能できる十分に大きく安定した所望の容量値を得るためには、容量端子間電圧（＝Ｖｉｎ−Ｖｏｕｔ）にはコンデンサ２２６として動作させるＭＯＳキャパシタの閾値電圧Ｖｔｈ以上の電圧が供給される必要がある。

従って、コンデンサ２２６を容量素子として動作させるための入力電圧Ｖｉｎの範囲は、コンデンサ２２６の閾値電圧Ｖｔｈ以上となる電圧ＶＡから波形ＷＢが一定値の値を出力する電圧ＶＢまでの動作可能範囲Ｌ１となる。この動作可能範囲Ｌ１は狭いため、半導体素子を容量素子として使用することができない。

なお、ＣＤＲ回路１３０のＬＰＦ１５１においてもＬＰＦ１５０と同様なため、説明は繰り返さない。

［実施の形態１］
検討例のＬＰＦ１５０と比較しつつ、実施の形態１のＬＰＦ１５０Ａを説明する。図７は、実施の形態１のＬＰＦ１５０Ａの構成を説明するための図である。図７を参照して、ＬＰＦ１５０Ａは、検討例のＬＰＦ１５０の構成に加え、図５の増幅回路２７０の増幅器２２８に代えて、増幅回路２７０Ａの増幅器２２８Ａと、ソースフォロア回路であるレベルシフト回路２８０Ａと、増幅回路２７０Ａとレベルシフト回路２８０Ａに安定化された電源を供給するレギュレータ２３０とを含む。

レベルシフト回路２８０Ａは、レギュレータ２３０からの電圧が供給されるノードがドレインに接続され、ゲートに増幅器２２８Ａの出力を受けるＮチャネルＭＯＳトランジスタ２３２と、ＮチャネルＭＯＳトランジスタ２３２のソースと接地電位との間に接続される電流源２３４とを含む。

電流源２３４は固定電流源でも可変電流源でもどちらでもよい。例えばＮチャネルＭＯＳトランジスタを用いたカレントミラー回路を用いることもできる。また、カレントミラー回路の増幅段を可変にスイッチを介して接続されるＮチャネルＭＯＳトランジスタの個数を可変にしておき、電流設定を容易に行い消費電力や帯域特性などを行える構成をとってもよい。

レギュレータ２３０の詳しい構成は、図示しないが、たとえば、ドレインに電源電圧ＶＤＤが与えられ、ゲートに内部回路により生成された基準電圧を受けるＮチャネルＭＯＳトランジスタを用いることで実現できる。

増幅器２２８Ａおよびレベルシフト回路２８０Ａの動作電源電圧は、レギュレータ２３０を介して安定化された電圧を供給されたが、レギュレータ２３０を介さず、電源電圧ＶＤＤが直接供給されても良い。

なお、コンデンサ２２６は、増幅器２２８Ａの入力ノードとレベルシフト回路２８０Ａの出力ノードとの間に接続される。

レベルシフト回路２８０Ａの出力ノードの電圧Ｖｏｕｔ２は、レベルシフト回路２８０Ａがソースフォロア回路であるため、電圧Ｖｏｕｔ１からＮチャネルＭＯＳトランジスタ２３２の閾値電圧分だけ低い電圧となる。

図８は、増幅器２２８Ａの一例を示す図である。図８を参照して、増幅器２２８Ａは、ノードＮ３と接地電位との間に直列接続されたＮチャネルＭＯＳトランジスタ２５２、２５４を含む。ＮチャネルＭＯＳトランジスタ２５２は、ゲートとドレインとにノードＮ３が接続され、ソースにＮチャネルＭＯＳトランジスタ２５４のドレインが接続される。ＮチャネルＭＯＳトランジスタ２５４は、ゲートに電圧Ｖｉｎを受け、ドレインにＮチャネルＭＯＳトランジスタ２５２のソースが接続され、ソースに接地電位が与えられる。

ＮチャネルＭＯＳトランジスタ２５２とＮチャネルＭＯＳトランジスタ２５４との接続ノードが図７のレベルシフト回路２８０ＡのＮチャネルＭＯＳトランジスタ２３２のゲートに入力される。

また、ＮチャネルＭＯＳトランジスタ２５２のゲート長Ｌｓ・ゲート幅Ｗｓとし、ＮチャネルＭＯＳトランジスタ２５４のゲート長Ｌｔ・ゲート幅Ｗｔとすると、このときの増幅利得Ａｖは（Ｗｓ／Ｌｓ）／（Ｗｔ／Ｌｔ）と表される。

従って、ＮチャネルＭＯＳトランジスタ２５２、２５４のゲート長およびゲート幅を可変にすることで、増幅器２２８Ａの所望の増幅利得を実現できる。

図９は、実施の形態１のＬＰＦ１５０Ａの動作を説明するための図である。図９を参照して、縦軸に出力Ｖｏｕｔ［Ｖ］が示され、横軸に入力Ｖｉｎ［Ｖ］が示される。入力ノードの電圧Ｖｉｎと出力ノードの電圧Ｖｏｕｔとの電位差がわかりやすいように、増幅器２２８の出力ノードの電圧Ｖｏｕｔ１を示す波形ＷＢとレベルシフト回路２８０Ａの出力ノードの電圧Ｖｏｕｔ２を示す波形ＷＣとに重ねて増幅器２２８の入力ノードの電圧Ｖｉｎを示す波形ＷＡが示されている。なお、波形ＷＡおよび波形ＷＢについては、検討例と同様なため説明は繰り返さない。

図６と比較して、波形ＷＣは、ソースフォロア回路であるレベルシフト回路２８０Ａによって、電圧Ｖｏｕｔ１からレベルシフト回路２８０ＡのＮチャネルＭＯＳトランジスタ２３２の閾値電圧Ｖｔｈ１の電圧値だけ降下した電圧が示されている。

従って、コンデンサ２２６を容量素子として動作させるための閾値電圧Ｖｔｈが取れる入力電圧Ｖｉｎの範囲が広がり、閾値電圧Ｖｔｈ以上となる電圧ＶＣから波形ＷＢが一定値の値を出力する電圧ＶＢまでの動作可能範囲Ｌ２となる。

検討例の動作可能範囲Ｌ１に比較して実施の形態１の動作可能範囲Ｌ２は広がり、半導体素子を容量素子としての動作させるための電圧マージンが大きくなる。

検討例のＬＰＦ１５０では、半導体製造ばらつきに伴うプロセスや電源・温度変動などに伴いＰＬＬ１２０が動作する電圧Ｖｃｎｔや増幅器２２８から出力される電圧Ｖｏｕｔ１が大きく変動するため、コンデンサ２２６の容量端子間電圧は条件によって大きく変動する。

一方、実施の形態１のＬＰＦ１５０Ａでは、レベルシフト回路２８０Ａを含むことで、半導体製造ばらつきに伴うプロセスや電源・温度変動などに依存せず、半導体素子を容量素子として動作させる動作可能範囲が広がる。

以上図７〜図９を用いて実施の形態１を説明したように、コンデンサ２２６は、容量マルチプライヤ技術によりコンデンサ２２６の容量値をＣ１とすると、実効容量値はＣ１×（１＋Ａｖ）となり、省面積化を図ることができる。

また、ソースフォロア回路でもあるレベルシフト回路２８０Ａにより、容量電極間の電圧を容量素子の閾値電圧以上に十分大きく確保でき、面積効率が良いＭＯＳＦＥＴから構成されるゲート容量素子を使用することができる。

さらに、ＬＰＦ１５０Ａの帯域に対して、フィルタを構成する増幅回路の帯域はＬＰＦ帯域より十分に大きくする必要がある。しかし、１段のソース接地回路である増幅器２２８Ａと１段のソースフォロア回路であるレベルシフト回路２８０Ａを用いることで、ＬＰＦ１５０Ａは極めて高速に広帯域動作でき、少ない消費電流でも増幅利得の帯域を十分に確保することができる増幅回路を実現できる。

レギュレータ２３０を用いることにより、電源電圧ＶＤＤの変動に対して増幅器２２８Ａの出力電圧である電圧Ｖｏｕｔ１は電源電圧ＶＤＤの変動を受けず、安定している。そのため、電源電圧ＶＤＤのノイズに対する耐性が高く、図３のＰＬＬ１２０のクロック信号ＣＬＫＡ＿ＯＵＴを低ジッタで実現できる。

また、電源電圧ＶＤＤの定常的な降下時や上昇時でもレギュレータ２３０を介し常に安定したＤＣ電圧が供給されるので、反転増幅回路やレベルシフト回路２８０Ａの動作可能な範囲が広くなる。

なお、このレギュレータ２３０によって出力される安定化された電源は、増幅回路２７０Ａやレベルシフト回路２８０Ａに限らず、ＣＰ１４４やＶＣＯ１４６あるいはその他の回路と共有できる。

図１０は、実施の形態１の電圧増幅部１５３の構成の一例を示す図である。図１０を参照して、電圧増幅部１５３は、増幅回路２７０Ｔと、レベルシフト回路２８０Ｔとを含む。

増幅回路２７０Ｔは、入出力がそれぞれ電圧Ｖｉｎと電圧Ｖｏｕｔ１であるカスコード回路であるソース接地回路と、ＮチャネルＭＯＳトランジスタ３１０のパワーカット用のＮチャネルＭＯＳトランジスタ３１４とを含む。ソース接地回路は、ＮチャネルＭＯＳトランジスタ３０２，３０４，３０６，３０８とＮチャネルＭＯＳトランジスタ３１０とで構成される。

具体的には、増幅回路２７０Ｔは、ゲートに電圧Ｖｉｎを受け、ドレインに電圧Ｖｏｕｔ１が接続され、ソースに接地電圧ＶＳＳが与えられるＮチャネルＭＯＳトランジスタ３１０と、ＮチャネルＭＯＳトランジスタ３１０のゲートと接地電圧ＶＳＳとの間に接続され、ゲートに信号ＰＣが接続されるＮチャネルＭＯＳトランジスタ３１４とを含む。ＮチャネルＭＯＳトランジスタ３１４のゲートに接続される信号ＰＣ（Ｐｏｗｅｒ Ｃｕｔ）がＬレベルであるとき、ＮチャネルＭＯＳトランジスタ３１４はオフ状態となる。従って、ＮチャネルＭＯＳトランジスタ３１０のゲートは、ＶＳＳに固定されないので、ＮチャネルＭＯＳトランジスタ３１０がオン状態となる。

さらに、増幅回路２７０Ｔは、ゲートに反転信号ＰＣＢが与えられるＮチャネルＭＯＳトランジスタ３０２と、ゲートに信号ＡＰＧＡＩＮ０が与えられるＮチャネルＭＯＳトランジスタ３０４と、ゲートに信号ＡＰＧＡＩＮ１が与えられるＮチャネルＭＯＳトランジスタ３０６と、ゲートに信号ＡＰＧＡＩＮ２が与えられるＮチャネルＭＯＳトランジスタ３０８とを含む。ＮチャネルＭＯＳトランジスタ３０２，３０４，３０６，３０８は電源電圧ＶＤＤと電圧Ｖｏｕｔ１との間に並列に接続される。

レベルシフト回路２８０Ｔは、ソースフォロア回路であり、可変電流源２３４Ｔと、ゲートに電圧Ｖｏｕｔ１を受け、ソースに可変電流源２３４ＴのＮチャネルＭＯＳトランジスタ３３０のソースが接続されるＮチャネルＭＯＳトランジスタ２３２Ｔと、パワーカット用のＰチャネルＭＯＳトランジスタ３１２とを含む。

可変電流源２３４Ｔは、カレントミラー回路ＣＭ１〜３と、各カレントミラー回路ＣＭ１〜３のパワーカット用のＭＯＳスイッチＭＳ１，ＭＳ２およびＮチャネルＭＯＳトランジスタ３１６，３１８，３２２とを含む。

具体的には、カレントミラー回路ＣＭ１は、ドレインに電圧ＩＲＥＦが接続され、ゲートにＭＯＳスイッチＭＳ１を介して電圧ＩＲＥＦが電気的に接続され、ソースに接地電圧が接続されるＮチャネルＭＯＳトランジスタ３４４と、ゲートにＭＯＳスイッチＭＳ１を介して電圧ＩＲＥＦが接続され、ソースに接地電圧が接続され、ドレインにカレントミラー回路ＣＭ２のＮチャネルＭＯＳトランジスタ３３６のドレインが接続されるＮチャネルＭＯＳトランジスタ３４４とを含む。

ＭＯＳスイッチＭＳ１は、ゲートに信号ＰＣが接続されるＰチャネルＭＯＳトランジスタ３５６と、ゲートに信号ＰＣの反転信号ＰＣＢが接続されるＮチャネルＭＯＳトランジスタ３５８とを含み、ＭＯＳスイッチの入力には電圧ＩＲＥＦが接続されている。

カレントミラー回路ＣＭ２は、ソースに電源電圧ＶＤＤが与えられ、ドレインおよびゲートにカレントミラー回路ＣＭ１のＮチャネルＭＯＳトランジスタ３４２のドレインが接続されるＰチャネルＭＯＳトランジスタ３３６と、ＰチャネルＭＯＳトランジスタ３３６とカレントミラー対となるＩＳＥＬ０〜２およびＩＳＥＬＢとを含む。

ＩＳＥＬ０は、入力ＩＮ１に選択信号ＡＰＩＲＥＦ０が接続され、入力ＩＮ２にＰチャネルＭＯＳトランジスタ３３６のドレインが接続される選択回路３４０と、ゲートに選択回路３４０の出力信号ＯＵＴが接続され、ソースに電源電圧ＶＤＤが与えられ、ドレインにカレントミラー回路ＣＭ３のＮチャネルＭＯＳトランジスタ３２４のドレインが接続されるＰチャネルＭＯＳトランジスタ３２８とを含む。

ＩＳＥＬ１は、入力ＩＮ１に選択信号ＡＰＩＲＥＦ１が接続され、入力ＩＮ２にＰチャネルＭＯＳトランジスタ３３６のドレインが接続される選択回路３４０と、ゲートに選択回路３４０の出力信号ＯＵＴが接続され、ソースに電源電圧ＶＤＤが与えられ、ドレインにカレントミラー回路ＣＭ３のＮチャネルＭＯＳトランジスタ３２４のドレインが接続されるＰチャネルＭＯＳトランジスタ３３２とを含む。

ＩＳＥＬ２は、入力ＩＮ１に選択信号ＡＰＩＲＥＦ２が接続され、入力ＩＮ２にＰチャネルＭＯＳトランジスタ３３６のドレインが接続される選択回路３４０と、ゲートに選択回路３４０の出力信号ＯＵＴが接続され、ソースに電源電圧ＶＤＤが与えられ、ドレインにカレントミラー回路ＣＭ３のＮチャネルＭＯＳトランジスタ３２４のドレインが接続されるＰチャネルＭＯＳトランジスタ３３４とを含む。

ＩＳＥＬＢは、入力ＩＮ１に信号ＰＣの反転信号ＰＣＢが接続され、入力ＩＮ２にＰチャネルＭＯＳトランジスタ３３６のドレインが接続される選択回路３４０と、ゲートに選択回路３４０の出力信号ＯＵＴが接続され、ソースに電源電圧ＶＤＤが与えられ、ドレインにカレントミラー回路ＣＭ３のＮチャネルＭＯＳトランジスタ３２４のドレインが接続されるＰチャネルＭＯＳトランジスタ３２６とを含む。

図１１は、カレントミラー回路ＣＭ２の選択回路３４０を示す回路図である。図１１を参照して、選択回路３４０は、ＰチャネルＭＯＳトランジスタ３６６およびＮチャネルＭＯＳトランジスタ３６８からなるＭＯＳスイッチＭＳＩと、信号ＩＮ１の論理を反転するインバータ３６２と、ゲートに信号ＩＮ１が接続され、ソースに電源電圧ＶＤＤが与えられ、ソースにＭＳＩの出力信号ＯＵＴが接続されるＰチャネルＭＯＳトランジスタ３６４とを含む。

信号ＩＮ１にＨレベルが入力されると、ＭＯＳスイッチ３７０はオン状態、ＰチャネルＭＯＳトランジスタ３６４はオフ状態となり、信号ＩＮ２が信号ＯＵＴとして出力される。

一方、信号ＩＮ１にＬレベルが入力されると、ＭＯＳスイッチ３７０はオフ状態、ＰチャネルＭＯＳトランジスタ３６４はオン状態となり、電源電圧ＶＤＤからＰチャネルＭＯＳトランジスタ３６４の閾値分だけ低下した電圧が信号ＯＵＴに供給される。

再び図１０を参照すると、選択回路３４０の制御信号ＡＰＩＲＥＦ０〜ＡＰＩＲＥＦ２のいずれかを選択し、選択された制御信号にＨレベルを入力すると、ＰチャネルＭＯＳトランジスタ３３６と選択された選択回路３４０に対応するＰチャネルＭＯＳトランジスタ３２６，３２８，３３２，３３４のいずれかとからなるカレントミラー回路を構成し、選択されたＰチャネルＭＯＳトランジスタのゲート長・ゲート幅に応じて電流値を変化させて電流を流すことができる。

カレントミラー回路ＣＭ２で生成された電流は、カレントミラー回路ＣＭ３によってさらに電流値が増幅される。

カレントミラー回路ＣＭ３は、ゲートにＭＯＳスイッチＭＳ２を介してカレントミラー回路ＣＭ２の各ＰチャネルＭＯＳトランジスタ３２６，３２８，３３２，３３４の各ドレインが電気的に接続され、ドレインにカレントミラー回路ＣＭ２の各ＰチャネルＭＯＳトランジスタ３２６，３２８，３３２，３３４の各ドレインが接続され、ソースに接地電圧ＶＳＳが接続されるＮチャネルＭＯＳトランジスタ３２４と、ゲートにＭＯＳスイッチＭＳ２を介してカレントミラー回路ＣＭ２の各ＰチャネルＭＯＳトランジスタ３２６，３２８，３３２，３３４の各ドレインが電気的に接続され、ドレインにＮチャネルＭＯＳトランジスタ２３２Ｔのソースが接続され、ソースに接地電圧ＶＳＳが接続される３３０とを含む。

このＮチャネルＭＯＳトランジスタ２３２ＴとＮチャネルＭＯＳトランジスタ３３０との間の接続ノードに供給される電圧が電圧Ｖｏｕｔ２として出力される。

以上のように、増幅回路２７０Ｔは、ＮチャネルＭＯＳトランジスタ３０４，３０６，３０８のゲート長・ゲート幅を変化させることで所望の増幅利得を得ることができる。

また。ＮチャネルＭＯＳトランジスタ３１０のゲート長・ゲート幅を変化させることでも所望の増幅利得を得ることができる。

さらに、ＮチャネルＭＯＳトランジスタ３１０についても複数のＮチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタ３１０と並列に接続することによっても実現できる。

レベルシフト回路２８０Ｔの電流源についても、ＰチャネルＭＯＳトランジスタ３２８、３３２，３３４のゲート長・ゲート幅を変化させることで、可変な電流源を得ることができる。

［実施の形態２］
検討例のＬＰＦ１５０と比較しつつ、実施の形態２のＬＰＦ１５０Ｂを説明する。図１２は、実施の形態２のＬＰＦ１５０Ｂの構成を示す図である。図１２を参照して、ＬＰＦ１５０Ｂは、図５のＬＰＦ１５０の構成に加え、図５の増幅回路２７０の増幅器２２８に代えて、増幅回路２７０Ｂとレベルシフト回路２８０Ｂとを含む。

増幅回路２７０Ｂは、差動増幅器２２８Ｂと、抵抗値Ｒｓの抵抗素子２３６と、抵抗値Ｒｆの抵抗素子２３８とによって構成される反転増幅回路を含む。

差動増幅器２２８Ｂの反転入力端子は、抵抗素子２３６を介して入力される電圧Ｖｉｎを供給するノードに接続されるとともに抵抗素子２３８を介して差動増幅器２２８Ｂの電圧Ｖｏｕｔ１が供給するノードに接続される。非反転入力端子には接地電位が与えられる。

レベルシフト回路２８０Ｂは、差動増幅器２２８Ｂの出力される電圧Ｖｏｕｔ１をゲートに受け、ドレインに電源電圧ＶＤＤが与えられるＮチャネルＭＯＳトランジスタ２３２と、ＮチャネルＭＯＳトランジスタ２３２のソースと接地電位との間に接続される電流源２３４とを含む。

このＬＰＦ１５０Ｂのような構成を取ることにより、電源電圧にノイズが印加されたとき差動増幅器２２８Ｂから出力される電圧Ｖｏｕｔ１が電源電圧変動を受けにくい。このためＶＣＯ１４６に入力される電圧Ｖｃｎｔの変動も抑えられ、ＰＬＬ１２０のクロック信号ＣＬＫＡ＿ＯＵＴを低ジッタで実現でき、電源電圧ノイズに対する耐性が高い。

また、増幅利得Ａｖは抵抗値Ｒｆと抵抗値Ｒｓとの比で容易に設定できる。具体的には増幅利得Ａｖ＝Ｒｆ／Ｒｓと示される。また、抵抗素子２３６，２３８を可変にする構成とすることができる。これによって、所望の増幅利得Ａｖを容易に設定できる。

［実施の形態３］
検討例のＬＰＦ１５０と比較しつつ、実施の形態３のＬＰＦ１５０Ｃを説明する。図１３は、実施の形態３のＬＰＦ１５０Ｃの構成を示す図である。図１３を参照して、ＬＰＦ１５０Ｃは、図５のＬＰＦ１５０の構成に加え、図５の増幅回路２７０の増幅器２２８に代えて、増幅回路２７０Ｃとレベルシフト回路２８０Ｂとを含む。

増幅回路２７０Ｃは、差動増幅器２２８Ｃと抵抗値Ｒｓの抵抗素子２３６Ａと，抵抗値Ｒｆの抵抗素子２３８Ａとによって構成される非反転増幅回路と、電圧Ｖｏｕｔ３が供給されるノードに入力ノードが接続される増幅利得が−１倍である増幅器２２８Ｄとを含む。差動増幅器２２８Ｃの反転入力端子は、抵抗素子２３６Ａを介して入力される接地電位を供給するノードに接続されるとともに抵抗素子２３８Ａを介して差動増幅器２２８Ｃの電圧Ｖｏｕｔ３のノードに接続される。非反転入力端子には電圧Ｖｉｎを供給するノードが与えられる。増幅器２２８Ｄからの電圧Ｖｏｕｔ１の出力ノードはレベルシフト回路２８０Ｂに接続される。

このＬＰＦ１５０Ｃのような構成を取ることにより、電源電圧にノイズが印加されたとき差動増幅器２２８Ｂから出力される電圧Ｖｏｕｔ１が電源電圧変動を受けにくい。このためＶＣＯ１４６に入力される電圧Ｖｃｎｔの変動も抑えられ、ＰＬＬ１２０のクロック信号ＣＬＫＡ＿ＯＵＴを低ジッタで実現でき、電源電圧ノイズに対する耐性が高い。

また、増幅利得は抵抗値Ｒｆと抵抗値Ｒｓとの比で容易に設定できる。具体的には増幅利得Ａｖ＝Ｒｆ／Ｒｓと示される。また、抵抗素子２３６，２３８を可変にする構成とすることができる。これによって、所望の増幅利得を容易に設定できる。

［実施の形態４］
検討例のＬＰＦ１５０と比較しつつ、実施の形態４のＬＰＦ１５０Ｄを説明する。図１４は、実施の形態４のＬＰＦ１５０Ｄの構成を示す図である。図１４を参照して、ＬＰＦ１５０Ｄは、図５のＬＰＦ１５０の構成に加え、レベルシフト回路２８０Ｃをさらに含む。

レベルシフト回路２８０Ｃは、増幅器２２８の出力される電圧Ｖｏｕｔ１をゲートに受け、ドレインが電源電圧ＶＤＤに接続されるＮチャネルＭＯＳトランジスタ２３２Ａと、ＮチャネルＭＯＳトランジスタ２３２Ａのソースと接地電位との間に接続される電流源２３４とを含む。

ここで、コンデンサ２２６およびＮチャネルＭＯＳトランジスタ２３２Ａは、プロセス工程において同じ閾値電圧Ｖｔｈを有するように作製されている。

このような構成により半導体プロセス製造ばらつきで閾値電圧のプロセス変動があった場合でも、コンデンサ２２６を構成するＮチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ２３２Ａの閾値電圧のばらつきは小さく抑えられる。

以下、実施の形態４において、閾値電圧が低いＮチャネルＭＯＳトランジスタで作製されたＬＰＦ１５０Ｄの動作と、閾値電圧が高いＮチャネルＭＯＳトランジスタで作製されたＬＰＦ１５０Ｄの動作とについて説明する。

図１５は、閾値電圧が低いＭＯＳ容量素子の容量値と容量端子間電圧Ｖｇを説明するための図である。図１５を参照して、閾値電圧ＶｔｈＡが小さいＭＯＳＦＥＴを用いてＭＯＳ容量素子を作製した場合は、閾値電圧ＶｔｈＡが低いため、比較的低い電圧でＭＯＳ容量素子が一定の容量値を有し、容量素子としての動作を有する。具体的には容量端子間電圧が閾値電圧ＶｔｈＡ以上である電圧区間（Ａ）が容量端子間電圧Ｖｇに与えられれば、ＭＯＳ容量素子は一定の容量値を持つ容量素子として動作する。

図１６は、閾値電圧Ｖｔｈが低い場合の実施の形態４の動作を説明するための図である。図１６を参照して、縦軸に出力Ｖｏｕｔ［Ｖ］が示され、横軸に入力Ｖｉｎ［Ｖ］が示される。入力ノードの電圧Ｖｉｎと出力ノードの電圧Ｖｏｕｔとの電位差がわかりやすいように、増幅器２２８の出力ノードの電圧Ｖｏｕｔ１を示す波形ＷＢとレベルシフト回路２８０Ａの出力ノードの電圧Ｖｏｕｔ２を示す波形ＷＤ１とに重ねて増幅器２２８の入力ノードの電圧Ｖｉｎを示す波形ＷＡが示されている。なお、波形ＷＡおよび波形ＷＢについては、検討例と同様なため説明は繰り返さない。

波形ＷＤ１は、図１４のソースフォロア回路であるレベルシフト回路２８０Ｃによって、電圧Ｖｏｕｔ１からＮチャネルＭＯＳトランジスタ２３２Ａの閾値電圧ＶｔｈＡの電圧値分だけ降下した電圧が示されている。この閾値電圧ＶｔｈＡは低いため、電圧Ｖｏｕｔ１から電圧Ｖｏｕｔ２へのシフト量も小さくなる。

しかし、コンデンサ２６２についてもＮチャネルＭＯＳトランジスタ２３２Ａと同じ閾値電圧ＶｔｈＡのＭＯＳＦＥＴを用いているため、図１５において説明したようにコンデンサ２２６が容量素子として動作するための容量端子間電圧も同様に低くなる。

よって閾値電圧の変動に伴い、ソースフォロア回路であるレベルシフト回路２８０Ｃによってレベルシフトさせる電圧が小さくても、コンデンサ２２６の電極間（Ｖｉｎ−Ｖｏｕｔ２）に十分な電圧を確保することができるため、実施の形態４のＬＰＦ１５０Ｄは安定に動作することができる。

図１７は、閾値電圧が高いＭＯＳ容量素子の容量値と容量端子間電圧Ｖｇを説明するための図である。図１７を参照して、閾値電圧ＶｔｈＢが大きいＭＯＳＦＥＴを用いてＭＯＳ容量素子を作製した場合は、閾値電圧ＶｔｈＢが高いため、図１５の比較的高い電圧でＭＯＳ容量素子が一定の容量値を有し、容量素子としての動作を有する。具体的には容量端子間電圧が閾値電圧ＶｔｈＢ以上である電圧区間（Ｂ）が供給されれば、ＭＯＳ容量素子は一定の容量値を持つ容量素子として動作する。

図１８は、閾値電圧Ｖｔｈが高い場合の実施の形態４の動作を説明するための図である。図１８を参照して、縦軸に出力Ｖｏｕｔ［Ｖ］が示され、横軸に入力Ｖｉｎ［Ｖ］が示される。入力ノードの電圧Ｖｉｎと出力ノードの電圧Ｖｏｕｔとの電位差がわかりやすいように、増幅器２２８の出力ノードの電圧Ｖｏｕｔ１を示す波形ＷＢとレベルシフト回路２８０Ａの出力ノードの電圧Ｖｏｕｔ２を示す波形ＷＤ２とに重ねて増幅器２２８の入力ノードの電圧Ｖｉｎを示す波形ＷＡが示されている。なお、波形ＷＡおよび波形ＷＢについては、検討例と同様なため説明は繰り返さない。

波形ＷＤ２は、ソースフォロア回路であるレベルシフト回路２８０Ｃによって、電圧Ｖｏｕｔ１からＮチャネルＭＯＳトランジスタ２３２Ａの閾値電圧ＶｔｈＢの電圧値だけ降下した電圧が示されている。この閾値電圧ＶｔｈＢは高いため、電圧Ｖｏｕｔ１から電圧Ｖｏｕｔ２へのシフト量は大きくなる。

しかし、コンデンサ２６２についてもＮチャネルＭＯＳトランジスタ２３２Ａと同じ閾値電圧ＶｔｈＢのＭＯＳＦＥＴを用いているため、コンデンサ２２６が容量素子として動作するための容量端子間電圧も同様に高くなる。

よって閾値電圧の変動に伴い、ソースフォロア回路であるレベルシフト回路２８０Ｃによってレベルシフトさせる電圧が大きくても、コンデンサ２２６の電極間（Ｖｉｎ−Ｖｏｕｔ２）に十分な電圧を確保することができるため、実施の形態４のＬＰＦ１５０Ｄは安定に動作することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１００，２００ 半導体装置、１０４，２０４ 機能ブロック、１０６，２０６ ＲＡＭ、１０８，２０８ フラッシュメモリ、１１０，２１０ 通信インターフェース部、１１１ 送信用アナログ回路部、１１２ 受信用アナログ回路部、１１４ シリアライザ、１２４ デシリアライザ、１２８ スケルチ回路、１４８ 分周器、１５２ フリップフロップ、１５３ 電圧増幅部、２２２，２２６，２６２ コンデンサ、２２４ 抵抗、２２８，２２８Ａ，２２８Ｄ， 増幅器、２２８Ｂ，２２８Ｃ 差動増幅器、２３０ レギュレータ、２３４ 電流源、２３４Ｔ 可変電流源、２３６，２３６，２３８，２３６Ａ，２３８，２３８Ａ 抵抗素子、２７０，２７０Ａ，２７０Ｂ，２７０Ｃ，２７０Ｔ 増幅回路、２８０Ａ，２８０Ｂ，２８０Ｃ，２８０Ｔ レベルシフト回路、３４０ 選択回路、３６２ インバータ、３７０，ＭＳ１，ＭＳ２，ＭＳＩ ＭＯＳスイッチ、Ｒｆ，Ｒｓ 抵抗値、ＶＤＤ 電源電圧、ＶＳＳ 接地電圧、Ｖｇ 容量端子間電圧、Ｖｔｈ，Ｖｔｈ１，ＶｔｈＡ，ＶｔｈＢ 閾値電圧。

Claims (6)

1. 第１のノードと第２のノードとの間に接続され、印加される電圧に応じて内部容量が変化する可変容量素子と、
   前記第１のノードと前記第２のノードとの間に前記可変容量素子と並列に接続される電圧増幅部とを備え、
   前記電圧増幅部は、
   前記第１のノードと電気的に接続される増幅器と、
   前記増幅器の出力の電圧をシフトさせるレベルシフト回路とを含み、
   前記レベルシフト回路の出力は前記第２のノードと電気的に接続される、半導体装置。
2. 前記レベルシフト回路は、
   前記増幅器の出力をゲートに受ける第１のトランジスタと、
   前記第１のトランジスタのソースと接地電位との間に接続される電流源とを有する、請求項１に記載の半導体装置。
3. 前記電圧増幅部は、
   外部電源電圧を受ける電圧安定化回路をさらに含み、前記電圧安定化回路は前記増幅器または前記レベルシフト回路に動作電源を供給する、請求項１また請求項２に記載の半導体装置。
4. 前記増幅器は、
   非反転入力ノードに固定電位が与えられる反転増幅器を含み、
   前記反転増幅器の反転入力ノードと前記第１のノードとの間に接続される第１の抵抗と、
   前記反転増幅器の出力端子と前記反転入力ノードとの間に接続された第２の抵抗とを含む、請求項１または請求項２に記載の半導体装置。
5. 前記増幅器は、
   前記第１のノードに反転入力ノードが接続される非反転増幅器と、
   前記非反転増幅器の非反転入力ノードと接地電位との間に接続された第１の抵抗と、
   前記非反転入力ノードと前記非反転増幅器の出力端子との間に接続された第２の抵抗と、
   前記出力端子の電圧変化を反転させる反転部とを含む、請求項１または請求項２に記載の半導体装置。
6. 前記第１のトランジスタは第１導電型であり、
   前記可変容量素子は、前記第１導電型の第２のトランジスタによって構成され、前記第１および第２のトランジスタは、共通の物理特性を有する、請求項２に記載の半導体装置。

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