JP2012238751A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technique for achieving high breakdown voltage of a semiconductor device.SOLUTION: A semiconductor device 100 includes a p-type buried layer 26, and a hetero-junction layer 32 of a nitride semiconductor provided on the p-type buried layer 26 and having a hetero-junction surface 3. The p-type buried layer 26 has a thickness reduction part 24 in which a thickness is reduced from a source electrode 10 side toward a drain electrode 2 side. In the thickness reduction part 24, a length 24b from a reduction start point 14 on the source electrode 10 side to a reduction end point 16 on the drain electrode 2 side is longer than a thickness 24a at the reduction start point 14.

Description

本発明は、ｐ型の埋込み層とヘテロ接合層を備えた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device including a p-type buried layer and a heterojunction layer and a method for manufacturing the same.

ｐ型の埋込み層とヘテロ接合層が設けられている半導体装置が知られている。特許文献１は、ｐ型の埋込み層がヘテロ接合層の下方全体に設けられている半導体装置を開示している。特許文献１の半導体装置の概略図を図１３に示す。半導体装置５００は、ｐ型の埋込み層５２６と、ヘテロ接合層５３２と、ドレイン電極５０２と、ゲート部５０８と、ソース電極５１０と、正孔電極５１２を備えている。ヘテロ接合層５３２は、第１半導体層５２８と、第１半導体層５２８よりもバンドギャップが広い第２半導体層５３０を有している。第１半導体層５２８と第２半導体層５３０の間にヘテロ接合面５０３が形成されている。ドレイン電極５０２とソース電極５１０は、ヘテロ接合層５３２の表面に設けられている。ゲート部５０８は、ドレイン電極５０２とソース電極５１０の間に設けられており、ゲート電極５０４とゲート絶縁膜５０６を備えている。正孔電極５１２は、ｐ型の埋込み層５２６に接触している。半導体装置５００を平面視すると、ｐ型の埋込み層５２６が、ヘテロ接合層５３２の下方において、ドレイン電極５０２からソース電極５１０までの全ての範囲に形成されている。   A semiconductor device in which a p-type buried layer and a heterojunction layer are provided is known. Patent Document 1 discloses a semiconductor device in which a p-type buried layer is provided below the entire heterojunction layer. A schematic diagram of the semiconductor device of Patent Document 1 is shown in FIG. The semiconductor device 500 includes a p-type buried layer 526, a heterojunction layer 532, a drain electrode 502, a gate portion 508, a source electrode 510, and a hole electrode 512. The heterojunction layer 532 includes a first semiconductor layer 528 and a second semiconductor layer 530 having a wider band gap than the first semiconductor layer 528. A heterojunction surface 503 is formed between the first semiconductor layer 528 and the second semiconductor layer 530. The drain electrode 502 and the source electrode 510 are provided on the surface of the heterojunction layer 532. The gate portion 508 is provided between the drain electrode 502 and the source electrode 510 and includes a gate electrode 504 and a gate insulating film 506. The hole electrode 512 is in contact with the p-type buried layer 526. When the semiconductor device 500 is viewed in plan, the p-type buried layer 526 is formed in the entire range from the drain electrode 502 to the source electrode 510 below the heterojunction layer 532.

特許文献２は、ｐ型の埋込み層５２６がヘテロ接合面５０３の下方の一部に設けられている半導体装置を開示している。特許文献２の半導体装置の概略図を図１４に示す。半導体装置６００では、ｐ型の埋込み層５２６が、ゲート部５０８の下方に選択的に設けられており、ドレイン電極５０２の下方には設けられていないことを特徴としている。   Patent Document 2 discloses a semiconductor device in which a p-type buried layer 526 is provided in part below the heterojunction surface 503. A schematic diagram of the semiconductor device of Patent Document 2 is shown in FIG. The semiconductor device 600 is characterized in that the p-type buried layer 526 is selectively provided below the gate portion 508 and is not provided below the drain electrode 502.

上記した半導体装置５００，６００では、電子がヘテロ接合面５０３近傍の２次元電子ガス層を移動する。このとき、電子が周囲の原子に衝突し、正孔が生じることがある。半導体装置５００，６００では、生成した正孔がｐ型の埋込み層５２６を通じて正孔電極５１２に排出される。   In the semiconductor devices 500 and 600 described above, electrons move in the two-dimensional electron gas layer near the heterojunction surface 503. At this time, electrons may collide with surrounding atoms and holes may be generated. In the semiconductor devices 500 and 600, the generated holes are discharged to the hole electrode 512 through the p-type buried layer 526.

特開２００４−３４２８１０号公報JP 2004-342810 A 特開２００４−２６０１４０号公報JP 2004-260140 A

半導体装置５００の場合、ｐ型の埋込み層５２６がヘテロ接合層５３２の下方全体に設けられている。正孔の排出能力を向上させるためには、ヘテロ接合面５０３とｐ型埋込みの層５２６の間の距離を短くすることが望ましい。しかしながら、ヘテロ接合面５０３とｐ型の埋込み層５２６の間の距離を短くすると、ドレイン電極５０２とｐ型の埋込み層５２６の間の距離も短くなり、ドレイン電極５０２とｐ型の埋込み層５２６の間で電界が集中する。半導体装置５００では、ドレイン電極５０２とｐ型の埋込み層５２６の間で絶縁破壊が発生することから、耐圧がドレイン電極５０２とｐ型の埋込み層５２６の間の距離に依存する。このため、半導体装置５００では、正孔の排出能力と耐圧の間にトレードオフの関係が存在している。   In the case of the semiconductor device 500, a p-type buried layer 526 is provided in the entire lower portion of the heterojunction layer 532. In order to improve the hole discharging capability, it is desirable to shorten the distance between the heterojunction surface 503 and the p-type buried layer 526. However, when the distance between the heterojunction surface 503 and the p-type buried layer 526 is shortened, the distance between the drain electrode 502 and the p-type buried layer 526 is also shortened, and the drain electrode 502 and the p-type buried layer 526 Electric field concentrates between them. In the semiconductor device 500, since breakdown occurs between the drain electrode 502 and the p-type buried layer 526, the breakdown voltage depends on the distance between the drain electrode 502 and the p-type buried layer 526. For this reason, in the semiconductor device 500, a trade-off relationship exists between the hole discharging capability and the withstand voltage.

半導体装置６００の場合、ｐ型の埋込み層５２６がゲート部５０８の下方に選択的に設けられており、ドレイン電極５０２の下方に設けられていない。２次元電子ガス層を電子が流れることで生成する正孔は、ゲート部５０８の下方に蓄積することが特に問題であることが知られている。このため、半導体装置６００のように、ｐ型の埋込み層５２６をゲート部５０８の下方に選択的に設けることにより、正孔の排出能力と耐圧の間に存在するトレードオフの関係が改善される。   In the case of the semiconductor device 600, the p-type buried layer 526 is selectively provided below the gate portion 508 and is not provided below the drain electrode 502. It is known that holes generated by the flow of electrons through the two-dimensional electron gas layer accumulate particularly below the gate portion 508. Therefore, by selectively providing the p-type buried layer 526 below the gate portion 508 as in the semiconductor device 600, the trade-off relationship existing between the hole discharging capability and the withstand voltage is improved. .

本発明者らの検討の結果、半導体装置６００では、ｐ型の埋込み層５２６が角部５２５を有しており、その角部５２５に電界が集中しやすいことが分かってきた。このため、半導体装置６００では、ｐ型の埋込み層５２６の角部５２５でアバランシェ破壊が生じていることが分かってきた。   As a result of investigations by the present inventors, it has been found that in the semiconductor device 600, the p-type buried layer 526 has a corner portion 525, and the electric field tends to concentrate on the corner portion 525. For this reason, in the semiconductor device 600, it has been found that avalanche breakdown occurs at the corner portion 525 of the p-type buried layer 526.

本明細書は、ｐ型の埋込み層とヘテロ接合層を備えた半導体装置において、ｐ型の埋込み層に集中する電界を緩和して高耐圧化を実現する技術を提供することを目的とする。   It is an object of the present specification to provide a technique for realizing a high breakdown voltage by relaxing an electric field concentrated on a p-type buried layer in a semiconductor device including a p-type buried layer and a heterojunction layer.

本明細書で開示される技術は、ｐ型の埋込み層に角部が形成されていると、その角部における電界集中が問題であるという新規な知見を契機として創作されたものである。本明細書で開示される技術では、ｐ型の埋込み層の厚みがソース電極からドレイン電極に向けて減少しており、上記した半導体装置６００のような角部が形成されていない。本明細書で開示される技術では、ｐ型の埋込み層に局所的に高い電界が加わることを緩和することができる。これにより、高耐圧の半導体装置を実現することができる。   The technology disclosed in the present specification was created based on a novel finding that when a corner portion is formed in a p-type buried layer, electric field concentration at the corner portion is a problem. In the technique disclosed in this specification, the thickness of the p-type buried layer decreases from the source electrode toward the drain electrode, and the corner portion as in the semiconductor device 600 described above is not formed. With the technology disclosed in this specification, it is possible to reduce the local application of a high electric field to the p-type buried layer. Thereby, a high breakdown voltage semiconductor device can be realized.

本明細書で開示する半導体装置は、ｐ型の埋込み層と、ｐ型埋込み層上に設けられているとともにヘテロ接合が構成されている窒化物半導体のヘテロ接合層を備えている。ｐ型埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有している。ｐ型埋込み層の厚み減少部では、ソース電極側の減少開始点からドレイン電極側の減少終了点までの長さが、減少開始点における厚みから減少終了点における厚みを減じた厚みよりも長い。なお、ｐ型埋込み層が減少終了点において消失する場合、上記「減少終了点における厚み」はゼロである。   The semiconductor device disclosed in this specification includes a p-type buried layer and a nitride semiconductor heterojunction layer provided on the p-type buried layer and having a heterojunction. The p-type buried layer has a thickness decreasing portion where the thickness decreases from the source electrode side to the drain electrode side. In the reduced thickness portion of the p-type buried layer, the length from the decrease start point on the source electrode side to the decrease end point on the drain electrode side is longer than the thickness obtained by subtracting the thickness at the decrease end point from the thickness at the decrease start point. When the p-type buried layer disappears at the decrease end point, the “thickness at the decrease end point” is zero.

上記した半導体装置では、ヘテロ接合面は、ｐ型埋込み層とｐ型埋込み層上の半導体層（ヘテロ接合層を構成している半導体層）との間に形成されていてもよい。あるいは、ヘテロ接合面は、ヘテロ接合層がバンドギャップの異なる複数の半導体層で構成されており、その複数の半導体層の間に形成されていてもよい。上記形態の厚み減少部を有するｐ型埋込み層は、従来のｐ型埋込み層と明らかに異なる形態を有しており、実質的に角部が形成されていないと評価できる。このため、本明細書で開示する半導体装置では、ｐ型埋込み層に局所的に高い電界が加わることが緩和され、高耐圧な特性を具現化することができる。   In the semiconductor device described above, the heterojunction surface may be formed between the p-type buried layer and the semiconductor layer on the p-type buried layer (a semiconductor layer constituting the heterojunction layer). Alternatively, the heterojunction surface may be formed between a plurality of semiconductor layers in which the heterojunction layer is composed of a plurality of semiconductor layers having different band gaps. The p-type buried layer having the thickness reducing portion having the above-described form has a form clearly different from the conventional p-type buried layer, and it can be evaluated that the corner portion is not substantially formed. For this reason, in the semiconductor device disclosed in this specification, the application of a high electric field locally to the p-type buried layer is mitigated, and a high breakdown voltage characteristic can be realized.

本明細書で開示する半導体装置では、減少開始点よりもソース電極側に設けられているｐ型埋込み層の表面の少なくとも一部に、アルミニウムを含む窒化物半導体のキャップ層をさらに備えることが好ましい。このような形態を有する半導体装置は、製造時に有用な形態であることを示している。本明細書で開示される半導体装置の製造方法の一例では、ｐ型埋込み層の減少部分が、熱処理によるマストランスポートによって形成されてもよい。このマストランスポートを生じさせる熱処理を長時間行うと、ｐ型埋込み層の表面を清浄化させる点でも有利である。しかしながら、長時間の熱処理は、ｐ型埋込み層の一部を必要以上にドレイン電極側に移動させる可能性がある。アルミニウムを含む窒化物半導体のキャップ層で覆われたｐ型埋込み層は、マストランスポートが進行する速度が遅く制御される。このため、ｐ型埋込み層に対して熱処理を長時間実施することができ、ｐ型埋込み層が必要以上にドレイン側に移動することを抑制しながら、ｐ型埋込み層の表面を十分に清浄化することができる。なお、ｐ型埋込み層の表面にキャップ層を設けることに代えて、ｐ型埋込み層自身がアルミニウムを含む窒化物半導体としてもよい。   In the semiconductor device disclosed in the present specification, it is preferable that a cap layer of a nitride semiconductor containing aluminum is further provided on at least a part of the surface of the p-type buried layer provided on the source electrode side with respect to the decrease start point. . It has been shown that a semiconductor device having such a form is a useful form at the time of manufacture. In an example of the method for manufacturing a semiconductor device disclosed in this specification, the reduced portion of the p-type buried layer may be formed by mass transport by heat treatment. When the heat treatment for generating the mass transport is performed for a long time, it is advantageous in that the surface of the p-type buried layer is cleaned. However, long-time heat treatment may cause a part of the p-type buried layer to move to the drain electrode side more than necessary. The p-type buried layer covered with the cap layer of the nitride semiconductor containing aluminum is controlled at a low speed at which the mass transport proceeds. Therefore, the p-type buried layer can be heat-treated for a long time, and the surface of the p-type buried layer is sufficiently cleaned while suppressing the p-type buried layer from moving to the drain more than necessary. can do. Instead of providing a cap layer on the surface of the p-type buried layer, the p-type buried layer itself may be a nitride semiconductor containing aluminum.

本明細書で開示する半導体装置の一態様では、へテロ接合層上に設けられており、ソース電極とドレイン電極の間に配置されているゲート電極をさらに備えている。また、へテロ接合層は、第１半導体層と、第１半導体層よりもバンドギャップが広い第２半導体層を有しており、ゲート電極の下方には、ｐ型埋込み層と第１半導体層と第２半導体層がこの順で並んでいることが好ましい。この半導体装置は、ｐ型埋込み層によってヘテロ接合面に形成される２次元電子ガス層が空乏化され、ノーマリオフで動作することができる。   In one embodiment of the semiconductor device disclosed in this specification, the semiconductor device further includes a gate electrode provided over the heterojunction layer and disposed between the source electrode and the drain electrode. The heterojunction layer includes a first semiconductor layer and a second semiconductor layer having a wider band gap than the first semiconductor layer, and a p-type buried layer and a first semiconductor layer are provided below the gate electrode. And the second semiconductor layer are preferably arranged in this order. In this semiconductor device, the two-dimensional electron gas layer formed on the heterojunction surface by the p-type buried layer is depleted, and can operate normally off.

本明細書で開示される技術によると、高耐圧化された半導体装置が提供される。   According to the technology disclosed in this specification, a semiconductor device with a high breakdown voltage is provided.

実施例１の半導体装置の断面図を示す。1 is a cross-sectional view of a semiconductor device of Example 1. FIG. 実施例１の半導体装置の製造工程を示す（１）。A manufacturing process of a semiconductor device of Example 1 is shown (1). 実施例１の半導体装置の製造工程を示す（２）。A manufacturing process of the semiconductor device of Example 1 is shown (2). 実施例１の半導体装置の製造工程を示す（３）。A manufacturing process of a semiconductor device of Example 1 is shown (3). 実施例１の半導体装置の製造工程を示す（４）。A manufacturing process of a semiconductor device of Example 1 is shown (4). 実施例２の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of Example 2 is shown. 実施例２の半導体装置の製造工程を示す（１）。A manufacturing process of a semiconductor device of Example 2 is shown (1). 実施例２の半導体装置の製造工程を示す（２）。A manufacturing process of a semiconductor device of Example 2 is shown (2). 実施例２の半導体装置の製造工程を示す（３）。A manufacturing process of a semiconductor device of Example 2 is shown (3). 実施例３の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of Example 3 is shown. 実施例３の半導体装置の製造工程を示す。10 shows a manufacturing process of a semiconductor device of Example 3. 実施例４の半導体装置の断面図を示す。Sectional drawing of the semiconductor device of Example 4 is shown. 従来の半導体装置の断面図を示す（１）。Sectional drawing of the conventional semiconductor device is shown (1). 従来の半導体装置の断面図を示す（２）。Sectional drawing of the conventional semiconductor device is shown (2).

実施例で開示される技術的特徴の幾つかを以下に整理して記す。
（特徴１）半導体層の材料が、全て窒化物半導体である。窒化物半導体は、シリコン半導体よりも臨界破壊強度が高い。例えば、シリコンの絶縁破壊強度が０．３ＭＶ／ｃｍであるのに対し、窒化ガリウムの絶縁破壊強度は３．３ＭＶ／ｃｍである。
（特徴２）へテロ接合層は、窒化ガリウムを材料とするｉ型の第１半導体層と、第１半導体層の表面に設けられている窒化アルミニウムガリウムを材料とする第２半導体層を備えている。第２半導体層は、一般式ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦０．９９，０．０１≦ｙ≦１）で示される。第２半導体層中のアルミニウムのモル比は、０．１０〜０．３０に調整されていることが好ましい。
（特徴３）キャップ層の材料はアルミニウムを含む窒化ガリウムであり、キャップ層に含まれるアルミニウムのモル比は、窒化ガリウムに対して０．００００１〜０．０１に調整されている。
（特徴４）ｐ型埋込み層のドレイン電極側の一部を除去する除去工程と、除去工程の後にｐ型埋込み層を熱処理する熱処理工程を備える。熱処理工程により、ｐ型埋込み層のドレイン電極側をマストランスポートさせ、ｐ型埋込み層に厚み減少部が形成される。 Some of the technical features disclosed in the examples are summarized below.
(Characteristic 1) All the materials of the semiconductor layer are nitride semiconductors. Nitride semiconductors have a higher critical fracture strength than silicon semiconductors. For example, the breakdown strength of silicon is 0.3 MV / cm, whereas the breakdown strength of gallium nitride is 3.3 MV / cm.
(Feature 2) The heterojunction layer includes an i-type first semiconductor layer made of gallium nitride and a second semiconductor layer made of aluminum gallium nitride provided on the surface of the first semiconductor layer. Yes. The second semiconductor layer is represented by a general formula In x Al y Ga 1-xy N (0 ≦ x ≦ 0.99, 0.01 ≦ y ≦ 1). The molar ratio of aluminum in the second semiconductor layer is preferably adjusted to 0.10 to 0.30.
(Feature 3) The material of the cap layer is gallium nitride containing aluminum, and the molar ratio of aluminum contained in the cap layer is adjusted to 0.00001 to 0.01 with respect to gallium nitride.
(Feature 4) A removal step of removing a part of the p-type buried layer on the drain electrode side and a heat treatment step of heat-treating the p-type buried layer after the removal step are provided. Through the heat treatment process, the drain electrode side of the p-type buried layer is mass transported, and a reduced thickness portion is formed in the p-type buried layer.

（実施例１）
図１を参照し、半導体装置１００について説明する。半導体装置１００は横型の半導体装置であり、下地基板１８上にバッファ層２０を介して設けられた半導体層３４と、ドレイン電極２と、ゲート部８と、ソース電極１０と、正孔電極１２を備えている。下地基板１８の材料にはサファイアが用いられている。バッファ層２０の材料には窒化ガリウム（ＧａＮ）が用いられている。半導体層３４は、窒化ガリウムを材料とするｉ型の下側半導体層２２と、下側半導体層２２上に設けられている窒化ガリウムを材料とするｐ型の埋込み層２６と、下側半導体層２２及びｐ型埋込み層２６上に設けられているヘテロ接合層３２を備えている。ヘテロ接合層３２は、窒化ガリウムを材料とするｉ型の第１半導体層２８と、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ，０．０１＜ｘ＜１）を材料とするｉ型又はｎ型の第２半導体層３０を備えている。上記のように、半導体層３４の材料は、全て窒化物半導体である。なお、第２半導体層３０には、インジウムが含まれていてもよい。すなわち、第２半導体層３０の材料は、窒化インジウムアルミニウムガリウム（ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ，０≦ｘ≦０．９９，０．０１≦ｙ≦１）であってもよい。 Example 1
The semiconductor device 100 will be described with reference to FIG. The semiconductor device 100 is a horizontal semiconductor device, and includes a semiconductor layer 34 provided on the base substrate 18 via the buffer layer 20, the drain electrode 2, the gate portion 8, the source electrode 10, and the hole electrode 12. I have. Sapphire is used as the material of the base substrate 18. Gallium nitride (GaN) is used as the material of the buffer layer 20. The semiconductor layer 34 includes an i-type lower semiconductor layer 22 made of gallium nitride, a p-type buried layer 26 made of gallium nitride and formed on the lower semiconductor layer 22, and a lower semiconductor layer. 22 and a heterojunction layer 32 provided on the p-type buried layer 26. The heterojunction layer 32 includes an i-type first semiconductor layer 28 made of gallium nitride and an i-type or n made of aluminum gallium nitride (Al x Ga 1-x N, 0.01 <x <1). A second semiconductor layer 30 of the type is provided. As described above, the materials of the semiconductor layer 34 are all nitride semiconductors. The second semiconductor layer 30 may contain indium. That is, the material of the second semiconductor layer 30 may be indium aluminum gallium nitride (In x Al y Ga 1-xy N, 0 ≦ x ≦ 0.99, 0.01 ≦ y ≦ 1).

ドレイン電極２は、ヘテロ接合層３２の表面に設けられている。ドレイン電極２は、チタン（Ｔｉ）とアルミニウム（Ａｌ）とニッケル（Ｎｉ）と金（Ａｕ）がこの順に積層された積層体である。なお、チタンが、ヘテロ接合層３２側に位置している。ソース電極１０は、ドレイン電極２から離れた位置で、ヘテロ接合層３２の表面に設けられている。ソース電極１０もチタンとアルミニウムとニッケルと金がこの順に積層された積層体であり、チタンが、ヘテロ接合層３２側に位置している。ゲート部８は、ドレイン電極２とソース電極１０の間に設けられており、ゲート電極４とゲート絶縁膜６を備えている。ゲート電極４は、ゲート絶縁膜６を介してヘテロ接合層３２に対向している。ゲート電極４の材料はアルミニウムであり、ゲート絶縁膜６の材料は酸化シリコン（ＳｉＯ２）である。正孔電極１２は、ｐ型埋込み層２６の表面に接触している。正孔電極１２は、ｐ型埋込み層２６の表面のうちのヘテロ接合層３２が設けられていない範囲に設けられている。正孔電極１２は、ニッケルと金の積層体であり、ニッケルが、ｐ型埋込み層２６側に位置している。 The drain electrode 2 is provided on the surface of the heterojunction layer 32. The drain electrode 2 is a laminate in which titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) are laminated in this order. Titanium is located on the heterojunction layer 32 side. The source electrode 10 is provided on the surface of the heterojunction layer 32 at a position away from the drain electrode 2. The source electrode 10 is also a laminate in which titanium, aluminum, nickel, and gold are laminated in this order, and titanium is positioned on the heterojunction layer 32 side. The gate portion 8 is provided between the drain electrode 2 and the source electrode 10 and includes a gate electrode 4 and a gate insulating film 6. The gate electrode 4 faces the heterojunction layer 32 through the gate insulating film 6. The material of the gate electrode 4 is aluminum, and the material of the gate insulating film 6 is silicon oxide (SiO 2 ). The hole electrode 12 is in contact with the surface of the p-type buried layer 26. The hole electrode 12 is provided in a range where the heterojunction layer 32 is not provided on the surface of the p-type buried layer 26. The hole electrode 12 is a laminate of nickel and gold, and nickel is located on the p-type buried layer 26 side.

第２半導体層３０に含まれるアルミニウム（Ａｌ）のモル比は、０．１〜０．３に調整されていることが好ましく、半導体装置１００では０．２５（Ａｌ０．２５Ｇａ０．７５Ｎ）に調整されている。第２半導体層３０に含まれるアルミニウムの濃度は１×１０２２〜１×１０２３ｃｍ−３であり、そのアルミニウムは、第２半導体層３０の結晶構造を構成している元素の一つとして捉えることができる。第２半導体層３０のバンドギャップは第１半導体層２８のバンドギャップよりも広く、第１半導体層２８と第２半導体層３０によりヘテロ接合面３が構成されている。ドレイン電極２の下方において、第１半導体層２８の厚みはおよそ３μｍであり、第２半導体層３０の厚みはおよそ２５ｎｍである。ゲート部８の下方には、ｐ型埋込み層２６，第１半導体層２８及び第２半導体層３０が、この順番で積層されている。 The molar ratio of aluminum (Al) contained in the second semiconductor layer 30 is preferably adjusted to 0.1 to 0.3. In the semiconductor device 100, 0.25 (Al 0.25 Ga 0.75 N ). The concentration of aluminum contained in the second semiconductor layer 30 is 1 × 10 22 to 1 × 10 23 cm −3 , and the aluminum is regarded as one of the elements constituting the crystal structure of the second semiconductor layer 30. be able to. The band gap of the second semiconductor layer 30 is wider than the band gap of the first semiconductor layer 28, and the first semiconductor layer 28 and the second semiconductor layer 30 constitute the heterojunction surface 3. Below the drain electrode 2, the thickness of the first semiconductor layer 28 is approximately 3 μm, and the thickness of the second semiconductor layer 30 is approximately 25 nm. Below the gate portion 8, a p-type buried layer 26, a first semiconductor layer 28, and a second semiconductor layer 30 are stacked in this order.

ｐ型埋込み層２６のドレイン電極２側には、厚み減少部２４が形成されている。厚み減少部２４の厚みは、ソース電極１０側からドレイン電極２側に向かうに従って薄くなっている。それに伴って、ヘテロ接合層３２の厚みは、ソース電極１０側からドレイン電極２側に向かうに従って厚くなっている。厚み減少部２４に対応する位置において、下側半導体層２２（あるいは、下地基板１８，バッファ層２０）とヘテロ接合層３２との距離は、ソース電極１０側からドレイン電極２側に向かうに従って短くなっている。厚み減少部２４の減少開始点１４から減少終了点１６までの長さ２４ｂはおよそ２μｍであり、厚み減少開始点１４の厚み２４ａはおよそ1μｍである。厚み減少部２４の表面は、なだらかな曲線の形状を有している。半導体装置１００を平面視すると、減少開始点１４は、ゲート部８のドレイン電極２側の端部よりもドレイン電極２側に位置している。また、減少終了点１６は、ドレイン電極２のソース電極１０側端部よりもソース電極１０側に位置しており、ドレイン電極２とオーバーラップしていない。すなわち、ドレイン電極２の下方には、ｐ型埋込み層２６が存在していない。   A thickness reducing portion 24 is formed on the p-type buried layer 26 on the drain electrode 2 side. The thickness of the thickness reducing portion 24 becomes thinner from the source electrode 10 side toward the drain electrode 2 side. Accordingly, the thickness of the heterojunction layer 32 increases from the source electrode 10 side toward the drain electrode 2 side. At a position corresponding to the thickness reducing portion 24, the distance between the lower semiconductor layer 22 (or the base substrate 18 and the buffer layer 20) and the heterojunction layer 32 becomes shorter from the source electrode 10 side toward the drain electrode 2 side. ing. The length 24b from the decrease start point 14 to the decrease end point 16 of the thickness reduction portion 24 is approximately 2 μm, and the thickness 24a of the thickness decrease start point 14 is approximately 1 μm. The surface of the thickness reducing portion 24 has a gentle curved shape. When the semiconductor device 100 is viewed in plan, the decrease start point 14 is located closer to the drain electrode 2 than the end of the gate portion 8 on the drain electrode 2 side. The decrease end point 16 is located closer to the source electrode 10 than the end of the drain electrode 2 on the source electrode 10 side, and does not overlap the drain electrode 2. That is, the p-type buried layer 26 does not exist below the drain electrode 2.

上記したように、ヘテロ接合層３２は、ｐ型埋込み層２６の厚み減少部２４に対応して、ソース電極１０側からドレイン電極２側に向けて厚みが増大している。ヘテロ接合層３２の厚みがソース電極１０側からドレイン電極２側に向かうに従って厚くすると、半導体層３４の表面を平坦にすることができる。しかしながら、第１半導体層２８の厚み（ヘテロ接合層３２の厚み）は、ソース電極１０側からドレイン電極２側に亘って一定でもよい。このような形態は、製造時に有利な形態である。   As described above, the thickness of the heterojunction layer 32 increases from the source electrode 10 side to the drain electrode 2 side in correspondence with the thickness reducing portion 24 of the p-type buried layer 26. When the thickness of the heterojunction layer 32 increases from the source electrode 10 side toward the drain electrode 2 side, the surface of the semiconductor layer 34 can be flattened. However, the thickness of the first semiconductor layer 28 (the thickness of the heterojunction layer 32) may be constant from the source electrode 10 side to the drain electrode 2 side. Such a form is an advantageous form at the time of manufacture.

半導体装置１００では、ｐ型埋込み層２６がソース電極１０側からドレイン電極２側に向けて徐々に厚みが減少する厚み減少部２４を有しており、ｐ型埋込み層２６に角部が存在していない。このため、半導体装置１００では、ｐ型埋込み層２６に局所的に電界が集中することを抑制することができる。さらに、ｐ型埋込み層２６の厚み減少部２４は、ゲート部８とドレイン電極２の間の領域（所謂ドリフト領域）にも広範囲に亘って設けられており、ドリフト領域で生じた正孔を排出する効果が高い。   In the semiconductor device 100, the p-type buried layer 26 has the thickness reducing portion 24 whose thickness gradually decreases from the source electrode 10 side toward the drain electrode 2 side, and the p-type buried layer 26 has corners. Not. For this reason, in the semiconductor device 100, it is possible to suppress local concentration of the electric field on the p-type buried layer 26. Further, the thickness reducing portion 24 of the p-type buried layer 26 is also provided over a wide range in a region between the gate portion 8 and the drain electrode 2 (so-called drift region), and discharges holes generated in the drift region. High effect.

なお、従来の半導体装置６００を製造するときは、ｐ型埋込み層６２６がマストランスポートしないように、ｐ型埋込み層６２６の加熱温度、加熱時間等を調整する。しかしながら、半導体装置６００においても、製造過程において、意図せずｐ型埋込み層６２６の角部６２５が崩れ、ｐ型埋込み層６２６の厚みがドレイン電極２側に向けて減少することがあり得る。しかしながら、角部６２５は残存するので、ｐ型埋込み層６２６に局所的に高い電界がかかることを避けられない。半導体装置１００では、上記したように、厚み減少部２４の減少開始点１４から減少終了点１６までの長さ２４ｂは、減少開始点１４における厚み２４ａよりも長い。このように、ｐ型埋込み層２６の厚みを緩やかに減少されることにより、ｐ型埋込み層２６に局所的な電界がかかることを抑制することができる。なお、このような形状は、製造公差では生じ得ない。半導体装置１００は、製造過程において、ｐ型埋込み層２６を意図的にマストランスポートさせることにより、厚み減少部２４の厚みをなだらかに減少させる。半導体装置１００は、従来とは正反対の技術思想に基づいて製造されている。   Note that when manufacturing the conventional semiconductor device 600, the heating temperature, the heating time, and the like of the p-type buried layer 626 are adjusted so that the p-type buried layer 626 is not mass transported. However, also in the semiconductor device 600, the corner portion 625 of the p-type buried layer 626 may unintentionally collapse during the manufacturing process, and the thickness of the p-type buried layer 626 may decrease toward the drain electrode 2 side. However, since the corner portion 625 remains, it is inevitable that a high electric field is locally applied to the p-type buried layer 626. In the semiconductor device 100, as described above, the length 24 b from the decrease start point 14 to the decrease end point 16 of the thickness reducing portion 24 is longer than the thickness 24 a at the decrease start point 14. As described above, by gradually reducing the thickness of the p-type buried layer 26, it is possible to suppress a local electric field from being applied to the p-type buried layer 26. Such a shape cannot occur due to manufacturing tolerances. In the manufacturing process, the semiconductor device 100 gently reduces the thickness of the thickness reduction portion 24 by intentionally mass transporting the p-type buried layer 26. The semiconductor device 100 is manufactured based on the technical idea opposite to the conventional one.

以下に、半導体装置１００の製造方法を説明する。まず、図２に示すように、サファイア基板１８上にバッファ層２０を形成し、バッファ層２０上に下側半導体層２２を気相成長させる。下側半導体層２２は、ＭＯＣＶＤ（有機金属気相成長法）を用いて形成することができる。サファイア基板１８上と下側半導体層２２の間にバッファ層２０が介在しているので、結晶性が良好な下側半導体層２２を形成することができる。下側半導体層２２の材料は、不純物を含まない窒化ガリウム（ｉ型の窒化ガリウム）である。その後、下側半導体層２２上にｐ型埋込み層２６を気相成長させる。ｐ型埋込み層２６は、下側半導体層２２が所望する厚みに達したときに原料ガスにｐ型の不純物を加えることにより、下側半導体層２２の結晶成長に続いて、連続的に形成することができる。半導体装置１００では、ｐ型の不純物の一例として、マグネシウム（Ｍｇ）を使用している。   A method for manufacturing the semiconductor device 100 will be described below. First, as shown in FIG. 2, the buffer layer 20 is formed on the sapphire substrate 18, and the lower semiconductor layer 22 is vapor-phase grown on the buffer layer 20. The lower semiconductor layer 22 can be formed using MOCVD (metal organic chemical vapor deposition). Since the buffer layer 20 is interposed between the sapphire substrate 18 and the lower semiconductor layer 22, the lower semiconductor layer 22 having good crystallinity can be formed. The material of the lower semiconductor layer 22 is gallium nitride (i-type gallium nitride) that does not contain impurities. Thereafter, the p-type buried layer 26 is vapor-phase grown on the lower semiconductor layer 22. The p-type buried layer 26 is formed continuously following crystal growth of the lower semiconductor layer 22 by adding p-type impurities to the source gas when the lower semiconductor layer 22 reaches a desired thickness. be able to. In the semiconductor device 100, magnesium (Mg) is used as an example of a p-type impurity.

次に、図３に示すように、ｐ型埋込み層２６の一部を表面からエッチングし、下側半導体層２２の一部を露出させる（除去工程）。ｐ型埋込み層２６に側壁２６ａが形成される。その後、図４に示すように、ｐ型埋込み層２６をアンモニア（ＮＨ３）雰囲気でおよそ１０００℃で１０分間加熱する（加熱工程）。ｐ型埋込み層２６の側壁２６ａ部分がマストランスポートし、ｐ型埋込み層２６に厚み減少部２４が形成される。加熱工程では、厚み減少部２４が下側半導体層２２の表面全体を覆わないように加熱時間を調整することができる。なお、加熱することによりｐ型埋込み層２６の表面を清浄化することができるので、高品質のｐ型埋込み層２６が得られる。また、加熱時間を調整することにより、厚み減少部２４の長さ２４ｂを調整することができる。 Next, as shown in FIG. 3, a part of the p-type buried layer 26 is etched from the surface to expose a part of the lower semiconductor layer 22 (removal step). Sidewalls 26 a are formed in the p-type buried layer 26. Thereafter, as shown in FIG. 4, the p-type buried layer 26 is heated in an ammonia (NH 3 ) atmosphere at approximately 1000 ° C. for 10 minutes (heating step). The side wall 26 a portion of the p-type buried layer 26 is mass transported, and the thickness reducing portion 24 is formed in the p-type buried layer 26. In the heating step, the heating time can be adjusted so that the thickness reducing portion 24 does not cover the entire surface of the lower semiconductor layer 22. Since the surface of the p-type buried layer 26 can be cleaned by heating, a high-quality p-type buried layer 26 is obtained. Moreover, the length 24b of the thickness reduction part 24 can be adjusted by adjusting a heating time.

次に、図５に示すように、第１半導体層２８を、ｐ型埋込み層２６の表面と下側半導体層２２の表面に気相成長させる。第１半導体層２８の材料は、ｉ型の窒化ガリウムである。第１半導体層２８は、ｐ型埋込み層２６を加熱した温度（およそ１０００℃）で気相成長させる。それにより、第１半導体層２８内に取り込まれる酸素濃度を低く抑えることができる。その後、第２半導体層３０を、第１半導体層２８上に気相成長させる。ｐ型埋込み層２６上にヘテロ接合層３２が設けられている構造が完成する。   Next, as shown in FIG. 5, the first semiconductor layer 28 is vapor-phase grown on the surface of the p-type buried layer 26 and the surface of the lower semiconductor layer 22. The material of the first semiconductor layer 28 is i-type gallium nitride. The first semiconductor layer 28 is vapor-phase grown at the temperature at which the p-type buried layer 26 is heated (approximately 1000 ° C.). Thereby, the oxygen concentration taken into the first semiconductor layer 28 can be kept low. Thereafter, the second semiconductor layer 30 is vapor-phase grown on the first semiconductor layer 28. A structure in which the heterojunction layer 32 is provided on the p-type buried layer 26 is completed.

その後、ｐ型埋込み層２６上のヘテロ接合層３２の一部をエッチング除去し、ｐ型埋込み層２６の一部を露出させる。露出したｐ型埋込み層２６の表面に正孔電極１２を形成し、エッチングされなかったヘテロ接合層３２の表面にソース電極１０，ゲート部８，ドレイン電極２を形成する。以上の工程により、半導体装置１００が完成する。   Thereafter, a part of the heterojunction layer 32 on the p-type buried layer 26 is removed by etching, and a part of the p-type buried layer 26 is exposed. The hole electrode 12 is formed on the exposed surface of the p-type buried layer 26, and the source electrode 10, the gate portion 8, and the drain electrode 2 are formed on the surface of the heterojunction layer 32 that has not been etched. The semiconductor device 100 is completed through the above steps.

ｐ型埋込み層２６の材料は、アルミニウムを含む窒化ガリウムでもよい。この場合、ｐ型埋込み層２６に含まれるアルミニウムの濃度は、１×１０２０ｃｍ−３以下であることが好ましい。別表現すると、ｐ型埋込み層２６に含まれるアルミニウムのモル比は、窒化ガリウムに対して０．００００１〜０．０１に調整されていることが好ましい。窒化ガリウムにアルミニウムを含ませることにより、マストランスポートを起こり難くすることができる。熱処理工程において、ｐ型埋込み層２６を長時間加熱し、ｐ型埋込み層２６を十分に清浄化することができる。 The material of the p-type buried layer 26 may be gallium nitride containing aluminum. In this case, the concentration of aluminum contained in the p-type buried layer 26 is preferably 1 × 10 20 cm −3 or less. In other words, the molar ratio of aluminum contained in the p-type buried layer 26 is preferably adjusted to 0.00001 to 0.01 with respect to gallium nitride. By including aluminum in gallium nitride, mass transport can be made difficult to occur. In the heat treatment step, the p-type buried layer 26 can be heated for a long time to sufficiently clean the p-type buried layer 26.

なお、ｐ型埋込み層２６に含まれるアルミニウムの量が多くなりすぎると、加熱工程において、全くマストランスポートが起こらなくなる。また、ｐ型埋込み層２６に含まれるアルミニウムの量が多くなりすぎると、正孔を引き抜くことができなくなる。よって、ｐ型埋込み層２６にアルミニウムを含有させる場合、アルミニウム濃度は、１×１０２０ｃｍ−３以下であることが好ましい。アルミニウムの濃度が１×１０２０ｃｍ−３以下の場合、アルミニウムは、ｐ型埋込み層２６を構成している窒化ガリウム内に導入された不純物として捉えることができる。一方、第２半導体層３０のように、窒化ガリウムに含まれるアルミニウムの濃度が１×１０２２〜１×１０２３ｃｍ−３の場合、アルミニウムは、第２半導体層３０の結晶構造を構成している元素の一つとして捉えることができる。 If the amount of aluminum contained in the p-type buried layer 26 is too large, no mass transport occurs in the heating process. Further, if the amount of aluminum contained in the p-type buried layer 26 is excessive, holes cannot be extracted. Therefore, when aluminum is contained in the p-type buried layer 26, the aluminum concentration is preferably 1 × 10 20 cm −3 or less. When the aluminum concentration is 1 × 10 20 cm −3 or less, aluminum can be regarded as an impurity introduced into gallium nitride constituting the p-type buried layer 26. On the other hand, when the concentration of aluminum contained in gallium nitride is 1 × 10 22 to 1 × 10 23 cm −3 like the second semiconductor layer 30, the aluminum forms the crystal structure of the second semiconductor layer 30. It can be understood as one of the elements.

（実施例２）
半導体装置２００について説明する。図６に示すように、半導体装置２００は、ｐ型埋込み層２６の表面の一部にキャップ層４０が設けられている。キャップ層４０の材料は窒化ガリウムであり、キャップ層４０には、アルミニウムが含まれている。なお、ｐ型埋込み層２６の材料は窒化ガリウムであり、アルミニウムを含んでいない。キャップ層４０に含まれるアルミニウムのモル比は、窒化ガリウムに対して０．００００１〜０．０１に調整されていることが好ましい。すなわち、キャップ層４０に含まれるアルミニウムの濃度は、１×１０２０ｃｍ−３以下であることが好ましい。ｐ型埋込み層２６の表面にキャップ層４０を設けることにより、ｐ型埋込み層２６が過剰にマストランスポートすることを抑制することができる。それにより、ｐ型埋込み層２６を長時間加熱することができる。 (Example 2)
The semiconductor device 200 will be described. As shown in FIG. 6, the semiconductor device 200 is provided with a cap layer 40 on a part of the surface of the p-type buried layer 26. The material of the cap layer 40 is gallium nitride, and the cap layer 40 contains aluminum. Note that the material of the p-type buried layer 26 is gallium nitride and does not contain aluminum. The molar ratio of aluminum contained in the cap layer 40 is preferably adjusted to 0.00001 to 0.01 with respect to gallium nitride. That is, the concentration of aluminum contained in the cap layer 40 is preferably 1 × 10 20 cm −3 or less. Providing the cap layer 40 on the surface of the p-type buried layer 26 can suppress excessive mass transport of the p-type buried layer 26. Thereby, the p-type buried layer 26 can be heated for a long time.

半導体装置２００の製造方法を説明する。まず、半導体装置１００と同様に、サファイア基板１８上にバッファ層２０，下側半導体層２２，ｐ型埋込み層２６を気相成長させる（図２を参照）。その後、図７に示すように、キャップ層４０をｐ型埋込み層２６の表面に気相成長させる。キャップ層４０は、ｐ型埋込み層２６が所定の厚みに達した後に、原料ガスにアルミニウム成分を含むガスを加えることにより、ｐ型埋込み層２６上に連続して形成することができる。   A method for manufacturing the semiconductor device 200 will be described. First, like the semiconductor device 100, the buffer layer 20, the lower semiconductor layer 22, and the p-type buried layer 26 are vapor-phase grown on the sapphire substrate 18 (see FIG. 2). Thereafter, as shown in FIG. 7, the cap layer 40 is vapor-phase grown on the surface of the p-type buried layer 26. The cap layer 40 can be continuously formed on the p-type buried layer 26 by adding a gas containing an aluminum component to the source gas after the p-type buried layer 26 reaches a predetermined thickness.

次に、図８に示すように、ドライエッチング法によりｐ型埋込み層２６とキャップ層４０の一部を除去し、下側半導体層２２の表面の一部を露出させる（除去工程）。その後、図９に示すように、ｐ型埋込み層２６及びキャップ層４０を、アンモニア雰囲気内で１０００℃で２０分加熱する（加熱工程）。ｐ型埋込み層２６はキャップ層４０で覆われているので、半導体装置１００と比較して、マストランスポートするのに長い時間を要する。この間に、ｐ型埋込み層２６の表面が十分に清浄化される。その後の工程は半導体装置１００と実質的に同じなので省略する。   Next, as shown in FIG. 8, a part of the p-type buried layer 26 and the cap layer 40 is removed by a dry etching method to expose a part of the surface of the lower semiconductor layer 22 (removal step). Thereafter, as shown in FIG. 9, the p-type buried layer 26 and the cap layer 40 are heated in an ammonia atmosphere at 1000 ° C. for 20 minutes (heating step). Since the p-type buried layer 26 is covered with the cap layer 40, it takes a longer time for mass transport than the semiconductor device 100. During this time, the surface of the p-type buried layer 26 is sufficiently cleaned. Subsequent processes are substantially the same as those of the semiconductor device 100, and thus are omitted.

（実施例３）
図１０に示す半導体装置３００は、ドレイン電極２側の下側半導体層２２の厚みが、ソース電極１０側の下側半導体層２２の厚みよりも薄い。半導体装置３００は、ドレイン電極２側の下側半導体層２２の厚みを薄くすることにより、ドレイン電極２の近傍において、半導体装置１００よりもヘテロ接合層３２の厚みを厚くすることができる。半導体装置３００は、半導体装置１００よりも高耐圧を実現することができる。 (Example 3)
In the semiconductor device 300 shown in FIG. 10, the thickness of the lower semiconductor layer 22 on the drain electrode 2 side is thinner than the thickness of the lower semiconductor layer 22 on the source electrode 10 side. In the semiconductor device 300, the thickness of the heterojunction layer 32 can be made thicker than the semiconductor device 100 in the vicinity of the drain electrode 2 by reducing the thickness of the lower semiconductor layer 22 on the drain electrode 2 side. The semiconductor device 300 can achieve a higher breakdown voltage than the semiconductor device 100.

半導体装置３００の製造方法について説明する。まず、半導体装置１００と同様に、サファイア基板１８上にバッファ層２０，下側半導体層３２２，ｐ型埋込み層２６を気相成長させる（図２を参照）。次に、図１１に示すように、ドライエッチングにより、ｐ型埋込み層２６を貫通して下側半導体層３２２の表層までを除去する（除去工程）。すなわち、ｐ型埋込み層２４をエッチングするときに、オーバーエッチングを行う。半導体装置３００では、除去工程以外の工程は、半導体装置１００と同じである。半導体装置３００は、ｐ型埋込み層２４をオーバーエッチングするので、確実にｐ型埋込み層２４が除去される。製造条件がばらついても、下側半導体層３２２上にｐ型埋込み層２４が残存することが抑制される。   A method for manufacturing the semiconductor device 300 will be described. First, similarly to the semiconductor device 100, the buffer layer 20, the lower semiconductor layer 322, and the p-type buried layer 26 are vapor-phase grown on the sapphire substrate 18 (see FIG. 2). Next, as shown in FIG. 11, the surface layer of the lower semiconductor layer 322 that passes through the p-type buried layer 26 is removed by dry etching (removal step). That is, overetching is performed when the p-type buried layer 24 is etched. In the semiconductor device 300, processes other than the removal process are the same as those of the semiconductor device 100. Since the semiconductor device 300 over-etches the p-type buried layer 24, the p-type buried layer 24 is surely removed. Even if the manufacturing conditions vary, the p-type buried layer 24 is suppressed from remaining on the lower semiconductor layer 322.

半導体装置４００について説明する。ｐ型埋込み層４２６の一部が、ヘテロ接合を構成している。具体的には、減少部４２４以外のｐ型埋込み層４２６が、第１半導体層３０とヘテロ接合を構成している。減少部４２４上には、第１半導体層３０と第２半導体層４２８を備えるヘテロ接合層３２が設けられている。半導体装置４００ではソース電極４１０がｐ型埋込み層４２６に接しており、ヘテロ接合層３２内で生じた正孔が、ｐ型埋込み層４２６とソース電極４１０を通じて半導体装置４００外に排出される。   The semiconductor device 400 will be described. A part of the p-type buried layer 426 forms a heterojunction. Specifically, the p-type buried layer 426 other than the reduced portion 424 forms a heterojunction with the first semiconductor layer 30. A heterojunction layer 32 including a first semiconductor layer 30 and a second semiconductor layer 428 is provided on the reduction portion 424. In the semiconductor device 400, the source electrode 410 is in contact with the p-type buried layer 426, and holes generated in the heterojunction layer 32 are discharged out of the semiconductor device 400 through the p-type buried layer 426 and the source electrode 410.

実施例で説明した半導体装置１００，２００，３００及び４００は、ゲート部８がゲート電極４と絶縁膜６を備える絶縁ゲート構造である。ゲート部は、ショットキー構造であってもよい。また、下地基板１８は、サファイア以外の材料の基板であってもよい。例えば、シリコン（Ｓｉ）基板、炭化珪素（ＳｉＣ）基板、酸化亜鉛（ＺｎＯ）基板等を用いてもよい。   The semiconductor devices 100, 200, 300 and 400 described in the embodiments have an insulated gate structure in which the gate portion 8 includes the gate electrode 4 and the insulating film 6. The gate portion may have a Schottky structure. Further, the base substrate 18 may be a substrate made of a material other than sapphire. For example, a silicon (Si) substrate, a silicon carbide (SiC) substrate, a zinc oxide (ZnO) substrate, or the like may be used.

上記実施例では、ｐ型埋込み層がドレイン電極の下方に全く存在しない。しかしながら、ｐ型埋込み層がドレイン電極側に向かうに従って薄くなり、それに伴ってヘテロ接合層が厚くなる構造を有していれば、ｐ型埋込み層がドレイン電極の下方に存在してもよい。そのような構造であっても、従来の半導体装置よりも高い耐圧を得ることができる。   In the above embodiment, there is no p-type buried layer below the drain electrode. However, the p-type buried layer may exist below the drain electrode as long as the p-type buried layer becomes thinner toward the drain electrode and the heterojunction layer becomes thicker accordingly. Even with such a structure, a higher withstand voltage than that of a conventional semiconductor device can be obtained.

横型の半導体装置の分野では、半導体層内に局所的に高い電界がかからないように、フィールドプレート構造を採用することがある。本明細書で開示した技術は、フィールドプレート構造を有する半導体装置にも好適に適用することができる。   In the field of horizontal semiconductor devices, a field plate structure may be employed so that a high electric field is not locally applied in the semiconductor layer. The technology disclosed in this specification can be suitably applied to a semiconductor device having a field plate structure.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in the present specification or the drawings can achieve a plurality of objects at the same time, and has technical utility by achieving one of the objects.

２：ドレイン電極
３：ヘテロ接合
１０：ソース電極
１４：減少開始点
１６：減少終了点
２４：厚み減少部
２６，３２６，４２６：ｐ型埋込み層
３２：ヘテロ接合層
１００，２００，３００，４００：半導体装置
2: drain electrode 3: heterojunction 10: source electrode 14: reduction start point 16: reduction end point 24: thickness reduction portion 26, 326, 426: p-type buried layer 32: heterojunction layer 100, 200, 300, 400: Semiconductor device

Claims (5)

ｐ型の埋込み層と、
前記ｐ型埋込み層上に設けられており、ヘテロ接合が構成されている窒化物半導体のヘテロ接合層と、を備えており、
前記ｐ型埋込み層は、ソース電極側からドレイン電極側に向けて厚みが減少する厚み減少部を有しており、
前記厚み減少部では、前記ソース電極側の減少開始点から前記ドレイン電極側の減少終了点までの長さが、前記減少開始点における厚みから前記減少終了点における厚みを減じた厚みよりも長い半導体装置。 a p-type buried layer;
A nitride semiconductor heterojunction layer provided on the p-type buried layer, wherein the heterojunction is configured, and
The p-type buried layer has a thickness decreasing portion in which the thickness decreases from the source electrode side toward the drain electrode side,
In the thickness reduction portion, the length from the decrease start point on the source electrode side to the decrease end point on the drain electrode side is longer than the thickness obtained by subtracting the thickness at the decrease end point from the thickness at the decrease start point. apparatus. 前記減少開始点よりも前記ソース電極側に設けられている前記ｐ型埋込み層の表面の少なくとも一部に、アルミニウムを含む窒化物半導体のキャップ層をさらに備える請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a nitride semiconductor cap layer containing aluminum on at least a part of a surface of the p-type buried layer provided closer to the source electrode than the decrease start point. 前記ｐ型埋込み層が、アルミニウムを含む窒化物半導体である請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the p-type buried layer is a nitride semiconductor containing aluminum. 前記へテロ接合層上に設けられており、前記ソース電極と前記ドレイン電極の間に配置されているゲート電極をさらに備えており、
前記へテロ接合層は、第１半導体層と、前記第１半導体層よりもバンドギャップが広い第２半導体層を有しており、
前記ゲート電極の下方には、前記ｐ型埋込み層と前記第１半導体層と前記第２半導体層がこの順で並んでいる請求項１〜３のいずれか一項に記載の半導体装置。 Provided on the heterojunction layer, further comprising a gate electrode disposed between the source electrode and the drain electrode;
The heterojunction layer has a first semiconductor layer and a second semiconductor layer having a wider band gap than the first semiconductor layer,
The semiconductor device according to claim 1, wherein the p-type buried layer, the first semiconductor layer, and the second semiconductor layer are arranged in this order below the gate electrode. 請求項１〜４のいずれか一項に記載の半導体装置を製造する方法であって、
前記ｐ型埋込み層の前記減少部分は、熱処理によるマストランスポートによって形成されることを特徴とする製造方法。 A method for manufacturing the semiconductor device according to claim 1,
The manufacturing method, wherein the reduced portion of the p-type buried layer is formed by mass transport by heat treatment.
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