JP2012234984A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、特に、窒化物半導体を含む半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a nitride semiconductor.
窒化ガリウム(GaN)等のIII族窒化物半導体は、シリコン(Si)及び砒化ガリウム(GaAs)よりも禁制帯幅及び電子の飽和速度が大きく、絶縁破壊電界が大きい。このため、近年、窒化物半導体を高周波用で且つ大電力の電界効果トランジスタ(Field Effect Transistor:FET)に応用することが期待されている。 Group III nitride semiconductors such as gallium nitride (GaN) have a larger forbidden band width and electron saturation rate than silicon (Si) and gallium arsenide (GaAs), and a greater breakdown electric field. For this reason, in recent years, nitride semiconductors are expected to be applied to high-frequency and high-power field effect transistors (FETs).
従来の窒化物半導体を用いた半導体装置について図12を参照しながら説明する。図12に示すように、基板101の上にGaN層102、窒化アルミニウムガリウム(AlGaN)バリア層103が順次形成されている。GaN層102とAlGaNバリア層103とのヘテロ界面には、圧電分極及び自発分極によって、大量の電荷が生じている。これにより、GaN層102におけるAlGaNバリア層103とのヘテロ界面の近傍に、2次元電子ガス(Two Dimension Electron Gas:2DEG)が形成される。窒化物半導体FETでは、これをチャネルとして用いており、ここではチャネル層104とする。AlGaNバリア層103の上には、ソース電極105、ドレイン電極106及びゲート電極107がそれぞれ形成されている。ゲート電極107の材料には、窒化物半導体に対して仕事関数が大きい金(例えば、非特許文献1等を参照。)、ニッケル(例えば、非特許文献2等を参照。)、白金(例えば、非特許文献3等を参照。)及びパラジウム(例えば、非特許文献4等を参照。)等が用いられる。
A conventional semiconductor device using a nitride semiconductor will be described with reference to FIG. As shown in FIG. 12, a
このような従来の半導体装置において、高電圧が印加される際にドレイン電流が大幅に減少する現象である電流コラプスが生じるという問題がある。電流コラプスは、高電圧が印加されることにより加速されたホットエレクトロンが窒化物半導体の準位に捕獲されることによって発生する(例えば、非特許文献5等を参照。)。ホットエレクトロンが窒化物半導体の準位に捕獲されると、捕獲された電子により生じるポテンシャルが仮想的なゲートとして働く。これにより、チャネルが狭窄されるため、最大ドレイン電流が減少する。FETの出力と最大ドレイン電流とは比例するため、電流コラプスを抑制することが望ましい。そこで、窒化物半導体の表面を表面保護膜となる窒化シリコン(SiN)膜を用いてパッシベーションすることにより、窒化物半導体の表面準位を低減し、窒化物半導体の表面に起因する電流コラプスを抑制できる。このような表面保護膜として用いられるシリコン系の絶縁膜は、SiN膜の他に酸化シリコン(SiO2)膜がよく用いられるが、SiO2膜を用いると、SiN膜を用いた場合よりも界面準位密度が1桁以上高くなる(例えば、非特許文献6を参照。)。このため、表面保護膜には、SiN膜を用いるのが一般的である。他に、電流コラプスを低減するための表面保護膜には、酸化アルミニウム膜(例えば、非特許文献6等を参照。)等の酸化膜及び窒化アルミニウム膜(例えば、非特許文献7等を参照。)等が用いられている。
In such a conventional semiconductor device, there is a problem that current collapse occurs, which is a phenomenon in which the drain current is greatly reduced when a high voltage is applied. The current collapse is generated when hot electrons accelerated by applying a high voltage are trapped in the level of the nitride semiconductor (see, for example, Non-Patent Document 5). When hot electrons are trapped in the level of the nitride semiconductor, the potential generated by the trapped electrons acts as a virtual gate. This constricts the channel and reduces the maximum drain current. Since the output of the FET and the maximum drain current are proportional, it is desirable to suppress current collapse. Therefore, the surface level of the nitride semiconductor is reduced by passivation of the surface of the nitride semiconductor with a silicon nitride (SiN) film that serves as a surface protection film, and current collapse caused by the surface of the nitride semiconductor is suppressed. it can. As a silicon-based insulating film used as such a surface protective film, a silicon oxide (SiO 2 ) film is often used in addition to the SiN film. However, when the SiO 2 film is used, the interface is larger than when the SiN film is used. The level density increases by an order of magnitude or more (see, for example, Non-Patent Document 6). For this reason, a SiN film is generally used as the surface protective film. In addition, as a surface protective film for reducing current collapse, an oxide film such as an aluminum oxide film (see, for example, Non-Patent Document 6) and an aluminum nitride film (see, for example, Non-Patent
しかしながら、窒化物半導体に対して仕事関数が大きい金(Au)、ニッケル(Ni)、白金(Pt)及びパラジウム(Pd)等をゲート電極の材料に用い、表面保護膜にSiN膜及びSiO2膜等のシリコン系の絶縁膜を用いると、ゲートリーク電流が増大するという問題が生じる。ゲートリーク電流が増大すると、デバイスの信頼性が損なわれるため、ゲートリーク電流を低減することが望ましい。ゲートリーク電流の増大は、半導体の表面に接しているシリコン系絶縁膜が低抵抗化する、又は半導体の表面に接しているゲート電極の一部が低抵抗化することにより起こる。これらの低抵抗化は、シリコン系絶縁膜に含まれるシリコンとゲート電極とが反応し、ゲート電極又はシリコン系絶縁膜がシリサイド化することにより起こる。一般に、このようなシリサイド化は、熱アニールを行うことにより発生し、アニール温度が上がるほど発生しやすくなる。窒化物半導体の上にSiN膜を形成する場合、プラズマ化学気相成長(Plasma Chemical Vapor Deposition:P−CVD)法を用いると、260℃程度の比較的に低温で絶縁膜を形成できる。しかしながら、この温度でもゲート電極のシリサイド化が起こり、ゲートリーク電流が増大する。 However, gold (Au), nickel (Ni), platinum (Pt), palladium (Pd) or the like having a work function larger than that of a nitride semiconductor is used as a material for the gate electrode, and a SiN film and a SiO 2 film are used as the surface protective film. When a silicon-based insulating film such as the above is used, there arises a problem that the gate leakage current increases. If the gate leakage current increases, the reliability of the device is impaired, so it is desirable to reduce the gate leakage current. The increase in gate leakage current occurs when the resistance of the silicon-based insulating film in contact with the surface of the semiconductor is reduced or the resistance of a part of the gate electrode in contact with the surface of the semiconductor is reduced. These resistance reductions occur when silicon contained in the silicon-based insulating film reacts with the gate electrode, and the gate electrode or the silicon-based insulating film is silicided. In general, such silicidation occurs when thermal annealing is performed, and is more likely to occur as the annealing temperature increases. When a SiN film is formed on a nitride semiconductor, an insulating film can be formed at a relatively low temperature of about 260 ° C. by using a plasma chemical vapor deposition (P-CVD) method. However, even at this temperature, silicidation of the gate electrode occurs and the gate leakage current increases.
一方、窒化物半導体からなるFETにおいて、電流コラプスの低減のための表面保護膜として、窒化アルミニウム(AlN)膜及び酸化アルミニウム(Al2O3)膜等のAl系の絶縁膜を用いた場合は、絶縁膜がSiを含んでいないため、ゲート電極のシリサイド化は物理的に発生しない。Al系の絶縁膜を用いた際に、ゲート電極とAlとの合金化も特に見られない。 On the other hand, in an FET made of a nitride semiconductor, when an Al-based insulating film such as an aluminum nitride (AlN) film or an aluminum oxide (Al 2 O 3 ) film is used as a surface protective film for reducing current collapse. Since the insulating film does not contain Si, silicidation of the gate electrode does not physically occur. When an Al-based insulating film is used, there is no particular alloying between the gate electrode and Al.
しかしながら、Al系の絶縁膜を用いてパッシベーションを行った場合、シリサイド化によるゲートリーク電流の増大、及び電流コラプスは生じないが、SiN膜を用いてパッシベーションを行った場合よりも半導体のシート抵抗が増大するという問題が生じる。SiN膜を表面保護膜に用いた場合、窒素プラズマにより窒化物半導体の表面に窒素が供給されるため、窒化物半導体の窒素空孔が減少する。その結果、窒化物半導体の界面準位密度が減少するためシート抵抗が減少する。一方、Al2O3膜を表面保護膜として用いた場合、窒化物半導体の表面に窒素が供給されないため、窒化物半導体の窒素空孔が減少しない。その結果、SiN膜によりパッシベーションした場合と比較して、窒化物半導体の界面準位密度が減少しないため、シート抵抗が増大すると考えられる。すなわち、表面保護膜の選定においては電流コラプス、電流リーク及び半導体のシート抵抗の三点に留意する必要がある。 However, when passivation is performed using an Al-based insulating film, the gate leakage current does not increase due to silicidation and current collapse does not occur, but the sheet resistance of the semiconductor is higher than when the passivation is performed using a SiN film. The problem of increasing arises. When the SiN film is used as the surface protective film, nitrogen is supplied to the surface of the nitride semiconductor by nitrogen plasma, so that nitrogen vacancies in the nitride semiconductor are reduced. As a result, the sheet resistance is reduced because the interface state density of the nitride semiconductor is reduced. On the other hand, when an Al 2 O 3 film is used as a surface protective film, nitrogen is not supplied to the surface of the nitride semiconductor, so that nitrogen vacancies in the nitride semiconductor do not decrease. As a result, it is considered that the sheet resistance increases because the interface state density of the nitride semiconductor does not decrease as compared with the case where passivation is performed by the SiN film. That is, in selecting the surface protective film, it is necessary to pay attention to three points: current collapse, current leakage, and semiconductor sheet resistance.
例えば、AlN膜を表面保護膜として用いる場合、最表面に形成されたAlGaN膜の上に有機金属気相成長(metal organic chemical vapor deposition:MOCVD)法を用いて、1000℃以上の結晶成長温度でAlN膜をin-situで成膜、いわゆるその場成膜を行い、5nm程度の膜厚を形成すると、AlGaN膜とAlN膜との格子定数の差により生じる歪みによってクラックが入ってしまう。歪みを低減するために、AlN膜を500℃〜650℃程度の温度で成長することにより、非晶質状のAlN膜を形成する、又はその後に1000℃以上の温度にてアニールすることによって、主に柱状結晶からなるAlN膜により表面を終端するという手段が考えられる。しかしながら、これらの膜を用いた場合は、電流コラプスの発生は抑制できたものの、SiN膜により表面保護を行った場合よりもシート抵抗は大きいことが実験的に検証されている。また、スパッタリング法によりAlN膜を成膜する場合、低温でAlN膜を形成した場合と同様に、電流コラプスの低減は可能であったものの、シート抵抗がSiN膜を用いた場合よりも高いことが確認されている。これは、スパッタリング法によりAlN膜を形成した場合、窒化物半導体の表面に窒素が供給されるため窒素空孔を減少できるが、スパッタリングダメージが大きく、窒化物半導体の表面欠陥密度が増大したことによるものと考えられる。従って、窒化物半導体からなるFETの電流コラプスを低減するための表面保護膜の選定において、シート抵抗の減少とゲートリーク電流の減少とがトレードオフの関係となる。 For example, when an AlN film is used as a surface protective film, a metal organic chemical vapor deposition (MOCVD) method is used on an AlGaN film formed on the outermost surface at a crystal growth temperature of 1000 ° C. or more. When an AlN film is formed in-situ, so-called in-situ film formation, and a film thickness of about 5 nm is formed, cracks occur due to distortion caused by the difference in lattice constant between the AlGaN film and the AlN film. In order to reduce strain, an AlN film is grown at a temperature of about 500 ° C. to 650 ° C. to form an amorphous AlN film, or thereafter annealed at a temperature of 1000 ° C. or higher. A means of terminating the surface with an AlN film mainly composed of columnar crystals can be considered. However, when these films are used, although the occurrence of current collapse can be suppressed, it has been experimentally verified that the sheet resistance is larger than that in the case where surface protection is performed with a SiN film. In addition, when the AlN film is formed by the sputtering method, the current collapse can be reduced as in the case of forming the AlN film at a low temperature, but the sheet resistance is higher than when the SiN film is used. It has been confirmed. This is because when an AlN film is formed by sputtering, nitrogen is supplied to the surface of the nitride semiconductor, so that nitrogen vacancies can be reduced, but sputtering damage is large and the surface defect density of the nitride semiconductor is increased. It is considered a thing. Therefore, in the selection of the surface protective film for reducing the current collapse of the FET made of nitride semiconductor, a reduction in sheet resistance and a reduction in gate leakage current are in a trade-off relationship.
本発明は前記の問題に鑑み、その目的は、電流コラプスを低減し、シート抵抗を減少してドレイン電流を増大しながら、ゲートリーク電流を減少できるようにすることを目的とする。 In view of the above problems, an object of the present invention is to reduce a current leakage, reduce a sheet resistance, and increase a drain current while reducing a gate leakage current.
前記の目的を達成するために、本発明は半導体装置を、ゲート電極の下部と接する保護膜にシリコンを含まない絶縁性材料を用いる構成とする。 In order to achieve the above object, according to the present invention, a semiconductor device is configured to use an insulating material not containing silicon for a protective film in contact with a lower portion of a gate electrode.
具体的に、本発明に係る半導体装置は、基板と、基板の上に形成されたIII族窒化物からなる半導体層と、半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、半導体層の上に、ゲート電極の下部及び半導体層と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えている。 Specifically, a semiconductor device according to the present invention includes a substrate, a semiconductor layer made of a group III nitride formed on the substrate, and a source electrode, a gate electrode, and a drain electrode formed on the semiconductor layer, respectively. A first protective film not including silicon formed on the semiconductor layer so as to be in contact with the lower part of the gate electrode and the semiconductor layer and to be separated from the source electrode and the drain electrode; and on the semiconductor layer, the semiconductor The second protective film is formed so as to be in contact with the layer and spaced apart from the lower portion of the gate electrode, and has a composition different from that of the first protective film and contains nitrogen.
本発明に係る半導体装置によると、半導体層の上に、半導体層及びゲート電極の下部と接し、且つ、ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、半導体層の上に、半導体層と接し且つゲート電極の下部と離間するように形成され、第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えている。このため、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第1保護膜及び第2保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第2保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なく且つドレイン電流が大きい半導体装置を得ることができる。 According to the semiconductor device of the present invention, the first protective film not containing silicon formed on the semiconductor layer so as to be in contact with the lower portions of the semiconductor layer and the gate electrode and to be separated from the source electrode and the drain electrode; A second protective film is formed on the semiconductor layer so as to be in contact with the semiconductor layer and to be separated from the lower portion of the gate electrode, and has a composition different from that of the first protective film and contains nitrogen. For this reason, the gate electrode is not silicided, the gate electrode and the semiconductor layer under the gate electrode can maintain a good Schottky junction, and an increase in gate leakage current due to passivation can be prevented. Further, current collapse can be reduced by passivation using the first protective film and the second protective film. That is, since the portions other than the periphery of the lower portion of the gate electrode are passivated by the second protective film containing nitrogen, nitrogen vacancies on the surface of the semiconductor layer can be reduced. As a result, the interface state density of the semiconductor layer can be lowered, current collapse can be reduced, and a semiconductor device with a small gate leakage current and a large drain current can be obtained.
本発明に係る半導体装置において、半導体層は、基板の上に形成された第1の半導体層、及び該第1の半導体層の上に形成された第2の半導体層を含み、第2の半導体層のバンドギャップは、第1の半導体層のバンドギャップよりも大きいことが好ましい。 In the semiconductor device according to the present invention, the semiconductor layer includes a first semiconductor layer formed on the substrate and a second semiconductor layer formed on the first semiconductor layer. The band gap of the layer is preferably larger than the band gap of the first semiconductor layer.
本発明に係る半導体装置において、第1保護膜は、窒化アルミニウム又は酸化アルミニウムからなることが好ましい。 In the semiconductor device according to the present invention, the first protective film is preferably made of aluminum nitride or aluminum oxide.
本発明に係る半導体装置において、第2保護膜は、窒化シリコンからなることが好ましい。 In the semiconductor device according to the present invention, the second protective film is preferably made of silicon nitride.
本発明に係る半導体装置は、第2保護膜の上に形成された第3保護膜をさらに備えていることが好ましい。 The semiconductor device according to the present invention preferably further includes a third protective film formed on the second protective film.
この場合、ゲート電極は、前記第3保護膜と接していることが好ましい。 In this case, it is preferable that the gate electrode is in contact with the third protective film.
また、この場合、第3保護膜は窒化シリコン又は酸化シリコンからなることが好ましい。 In this case, the third protective film is preferably made of silicon nitride or silicon oxide.
本発明に係る半導体装置によると、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減できる。 According to the semiconductor device of the present invention, it is possible to reduce the gate collapse current while reducing the current collapse and increasing the drain current.
(第1の実施形態)
本発明に係る第1の実施形態に係る半導体装置について図1を参照しながら説明する。
(First embodiment)
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG.
図1に示すように、例えばシリコン(Si)、窒化ガリウム(GaN)、サファイア又は炭化シリコン(SiC)からなる基板1の上に、第1の半導体層である膜厚が約2μmであるGaN層2が形成されている。GaN層2の上には、第2の半導体層である、例えばGaN層2よりもバンドギャップが大きい窒化アルミニウムガリウム(Al0.3Ga0.7N)からなり、膜厚が約25nmのAlGaNバリア層3が形成されている。GaN層2におけるAlGaNバリア層3との界面近傍には、例えば圧電分極及び自発分極により大量の電荷が生じており、これによって、2次元電子ガス(2DEG)からなるチャネル層4が形成されている。AlGaNバリア層3の上には、ソース電極5及びドレイン電極6がそれぞれ形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成されている。
As shown in FIG. 1, a GaN layer having a thickness of about 2 μm as a first semiconductor layer is formed on a
ゲート電極7の材料は、例えば金(Au)、ニッケル(Ni)又はパラジウム(Pd)が用いられる。また、ソース電極5及びドレイン電極6の材料は、例えばチタン(Ti)とAl(アルミニウム)との多層膜又は合金が用いられる。
As the material of the
なお、本実施形態において、ソース電極5とドレイン電極6とを結ぶ直線に沿った、ゲート電極7のAlGaNバリア層3と接する部分の長さであるゲート長は約1μmである。また、ソース電極6とゲート電極7との間の長さは約3μmであり、ドレイン電極6とゲート電極7との間の長さは約1μmである。
In the present embodiment, the gate length, which is the length of the portion of the
AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3に接するように、例えば窒化アルミニウム(AlN)からなる第1保護膜8が形成されている。ここで、第1保護膜8は、酸化アルミニウム(Al2O3)膜であってもよい。また、AlGaNバリア層3の上には、第1保護膜8に接し、且つ、ソース電極5及びドレイン電極6を覆うように、例えば窒化シリコン(SiN)からなる第2保護膜9が形成されている。すなわち、第2保護膜9は、ゲート電極7の下部と離間するように形成されている。
On the
ここで、第2保護膜9の膜厚(ソース電極5及びドレイン電極6の表面から第2保護膜9の表面まで)は約100nmである。また、第1保護膜8のAlGaNバリア層3に接する部分において、そのゲート長方向の長さは、ソース電極5側及びドレイン電極6側の共に約0.3μmである。このようにすると、第1保護膜8により確実に電流リークを遮断しつつ、第2保護膜9によりAlGaNバリア層3を保護できるため、電流リークが抑えられ、且つ、電流コラプスを低減できる。
Here, the thickness of the second protective film 9 (from the surface of the
本発明の第1の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。
According to the semiconductor device of the first embodiment of the present invention, since the first
次に、本発明の第1の実施形態に係る半導体装置の製造方法について図2及び図3を参照しながら説明する。 Next, a method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
まず、図2(a)に示すように、例えば有機金属気相成長(MOCVD)法により、Si、GaN、サファイア又はSiCからなる基板1の上に、膜厚が約2μmであるGaN層2と、Al0.3Ga0.7Nからなり、膜厚が約25nmのAlGaNバリア層3とを順次形成する。このとき、GaN層2におけるAlGaNバリア層3との界面近傍には、2DEGからなるチャネル層4が形成される。
First, as shown in FIG. 2A, a
次に、図2(b)に示すように、AlGaNバリア層3の上に、ソース電極5及びドレイン電極6をそれぞれ形成する。
Next, as shown in FIG. 2B, a
次に、図2(c)に示すように、例えばプラズマ化学気相成長(P−CVD)法により、AlGaNバリア層3の上に、ソース電極5及びドレイン電極6を覆うように、SiNからなり、膜厚(ソース電極5及びドレイン電極6の表面から第2保護膜9の表面まで)が約100nmの第2保護膜9を形成する。
Next, as shown in FIG. 2C, SiN is formed on the
次に、図2(d)に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第2保護膜9に開口部7Aを形成する。ここで、開口部7Aは、ソース電極5とドレイン電極6との間に形成する。
Next, as shown in FIG. 2D, an
次に、図3(a)に示すように、例えばスパッタリング法又はMOCVD法等により、AlGaNバリア層3の上に、第2保護膜9を覆うように、AlNからなる膜厚が50nm程度の第1保護膜8を形成する。なお、MOCVD法を用いる場合、結晶成長温度は500℃〜650℃程度であることが好ましい。
Next, as shown in FIG. 3A, for example, a first film having a thickness of about 50 nm made of AlN is formed on the
次に、図3(b)に示すように、第1保護膜8に対して、その膜厚分を一様にドライエッチングすることにより、開口部7Aの側壁にのみ第1保護膜8を残す。
Next, as shown in FIG. 3B, the first
次に、図3(c)に示すように、開口部7Aを埋め込むようにゲート電極7を形成する。
Next, as shown in FIG. 3C, the
本発明の第1の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む第2保護膜と接しないため、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、本実施形態では、スパッタリング法により第1保護膜8を形成する場合、第2保護膜9により開口部7Bを除いてAlGaNバリア層3が覆われているため、AlGaNバリア層3のスパッタリングダメージを低減できる。一方、MOCVD法により第1保護膜8を形成する場合、1000℃以上の結晶成長温度で結晶成長を行うと第1保護膜8にクラックが生じるおそれがあるが、500℃〜650℃程度で結晶成長を行った場合は、AlN膜は非晶質となるため、クラック等による影響を低減できる。
According to the method of manufacturing a semiconductor device according to the first embodiment of the present invention, the lower portion of the
(第2の実施形態)
本発明の第2の実施形態に係る半導体装置について図4を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。さらに、本実施形態に係る半導体装置は、第3保護膜を有する。
(Second Embodiment)
A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, description of the same parts as those of the first embodiment will be omitted, and only different parts will be described. The semiconductor device according to the present embodiment is different from the first embodiment in the position where the first protective film and the second protective film are formed. Furthermore, the semiconductor device according to the present embodiment has a third protective film.
具体的に、図4に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7と離間して且つソース電極5及びドレイン電極6を覆うように第2保護膜9が形成されている。また、AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3と接し、且つ、第2保護膜9を覆うように第1保護膜8が形成されている。第1保護膜8の上には、ゲート電極7とその下部を除く部分が接するように、例えばSiO2からなる第3保護膜10が形成されている。なお、第3保護膜10は、SiN膜であってもよい。
Specifically, as shown in FIG. 4, a
ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚(ソース電極5及びドレイン電極6の表面から第2保護膜9の表面まで)は約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約3μmであり、ゲート電極7とドレイン電極6との間の長さは約3μmである。また、第3保護膜10の膜厚は約100nmである。
Here, the film thickness of the first
本発明の第2の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているためゲート電極7がシリサイド化しない。また、窒素を含む第2保護膜9がAlGaNバリア層3と接しているため、第2保護膜の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減できる。また、例えばAlNからなる第1保護膜8は、例えばスパッタリング法等によって形成されるが、このようにすると、その結晶性が十分に良好ではないため、水、フッ酸及び現像液等のアルカリ溶液等に溶けやすい。第1保護膜8は、熱アニール等を施すことにより結晶性が改善し溶解しにくくなるものの、現像及び洗浄等の工程を経る上で表面保護を行うことがより望ましい。AlNの代わりにAl2O3を第1の保護膜8に用いた場合も同様である。そこで、本実施形態では第1保護膜8の上に、例えばSiO2からなる第3保護膜10を形成することにより、第1保護膜8を保護できる。
In the semiconductor device according to the second embodiment of the present invention, the
次に、本発明の第2の実施形態に係る半導体装置の製造方法について図5を参照しながら説明する。本実施形態において、第1の実施形態の図2(a)〜図3(a)までの工程は同一であるため、説明は省略する。 Next, a method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. In the present embodiment, the steps from FIG. 2A to FIG. 3A of the first embodiment are the same, and the description thereof will be omitted.
図5(a)に示すように、第1保護膜8を形成した後に、第1保護膜8の上に、例えばSiO2からなる第3保護膜10を形成する。
As shown in FIG. 5A, after forming the first
次に、図5(b)に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第3保護膜10及び第1保護膜8に開口部7Bを形成する。ここで、開口部7Bは、ソース電極5とドレイン電極6との間に形成する。
Next, as illustrated in FIG. 5B,
次に、図5(c)に示すように、開口部7Bを埋め込むようにゲート電極7を形成する。
Next, as shown in FIG. 5C, the
本発明の第2の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。さらに、第1保護膜8の上に、第3保護膜10を形成することにより、第1保護膜8を保護できる。なお、本実施形態において、第1の保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。
According to the method of manufacturing a semiconductor device according to the second embodiment of the present invention, the lower portion of the
(第3の実施形態)
本発明の第3の実施形態に係る半導体装置について図6を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。
(Third embodiment)
A semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. In the present embodiment, description of the same parts as those of the first embodiment will be omitted, and only different parts will be described. The semiconductor device according to the present embodiment is different from the first embodiment in the position where the first protective film and the second protective film are formed.
具体的に、図6に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7の下部及びAlGaNバリア層3と接するように第1保護膜8が形成されている。また、AlGaNバリア層3の上には、第1保護膜8の一部、ソース電極5及びドレイン電極6を覆い且つゲート電極7とその下部を除く部分が接するように第2保護膜9が形成されている。
Specifically, as shown in FIG. 6, a
ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚(ソース電極5及びドレイン電極6の表面から第2保護膜9の表面まで)は約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約1μm、ゲート電極7とドレイン電極6との間の長さは約3μmである。
Here, the film thickness of the first
本発明の第3の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の下部と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。
In the semiconductor device according to the third embodiment of the present invention, since the first
次に、本発明の第3の実施形態に係る半導体装置の製造方法について図7及び図8を参照しながら説明する。本実施形態において、第1の実施形態の図2(a)までの工程は同一であるため、説明は省略する。 Next, a method for manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to FIGS. In the present embodiment, the steps up to FIG. 2A of the first embodiment are the same, and the description thereof is omitted.
図7(a)に示すように、AlGaNバリア層3を形成した後に、例えばMOCVD法等により、AlGaNバリア層3の上にAlNからなる第1保護膜8を形成する。この工程では、AlGaNバリア層3が露出しているため、スパッタリング法よりもMOCVD法等を用いるほうが好ましい。ここで、第1の実施形態と同様に、結晶成長温度は500℃〜650℃程度であることが好ましい。
As shown in FIG. 7A, after the
次に、図7(b)に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8の一部を除去する。
Next, as shown in FIG. 7B, a part of the first
次に、図7(c)に示すように、再び、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8に開口部7Cを形成する。
Next, as illustrated in FIG. 7C, an
次に、図7(d)に示すように、AlGaNバリア層3の上に、それぞれ第1保護膜8と離間して且つそれぞれにより第1保護膜8を挟むように、ソース電極5及びドレイン電極6を形成する。
Next, as shown in FIG. 7D, the
次に、図8(a)に示すように、AlGaNバリア層3の上に、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9を形成する。このとき、開口部7Cは第2保護膜8に埋められる。
Next, as shown in FIG. 8A, a second
次に、図8(b)に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第2保護膜9に開口部7Dを形成する。ここで、開口部7Dは、第1の保護膜8同士の間の第2保護膜を除去するように、すなわち、開口部7Cが形成されていた位置を再び開口するように形成する。
Next, as shown in FIG. 8B, an
次に、図8(c)に示すように、開口部7Dを埋め込むようにゲート電極7を形成する。
Next, as shown in FIG. 8C, the
本発明の第3の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、開口部7Dを形成する前に、第1保護膜8に開口部7Cを形成するため、よりゲート長の制御が容易となる。また、第1保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。
According to the method for manufacturing a semiconductor device according to the third embodiment of the present invention, the lower portion of the
(第4の実施形態)
本発明の第4の実施形態に係る半導体装置について図9を参照しながら説明する。本実施形態において、第1の実施形態と同一の部分については説明を省略し、異なる部分についてのみ説明する。本実施形態に係る半導体装置は、第1の実施形態と比較して、第1保護膜及び第2保護膜が形成されている位置が異なる。
(Fourth embodiment)
A semiconductor device according to a fourth embodiment of the present invention will be described with reference to FIG. In the present embodiment, description of the same parts as those of the first embodiment will be omitted, and only different parts will be described. The semiconductor device according to the present embodiment is different from the first embodiment in the position where the first protective film and the second protective film are formed.
具体的に、図9に示すように、AlGaNバリア層3の上には、ソース電極5及びドレイン電極6が形成され、ソース電極5とドレイン電極6との間にゲート電極7が形成され、AlGaNバリア層3の上には、ゲート電極7と接し且つゲート電極7を覆うように第1保護膜8が形成されている。また、AlGaNバリア層3の上には、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9が形成されている。
Specifically, as shown in FIG. 9, a
ここで、第1保護膜8の膜厚は約50nmであり、第2保護膜9の膜厚(ゲート電極7の上の第1保護膜8の表面から第2保護膜9の表面まで)は約100nmである。なお、本実施形態においてゲート長は約1μm、ソース電極5とゲート電極7との間の長さは約1μm、ゲート電極7とドレイン電極6との間の長さは約3μmである。
Here, the film thickness of the first
本発明の第4の実施形態に係る半導体装置によると、Siを含まない第1保護膜8がゲート電極7の表面の全面と接しているため、ゲート電極7のシリサイド化を防ぐことができる。また、窒素を含む第2保護膜9がAlGaNバリア層3に接しているため、第2保護膜9の窒素によりAlGaNバリア層3の表面の窒素空孔を減少できる。その結果、FETの電流コラプスを低減することができる。
According to the semiconductor device of the fourth embodiment of the present invention, since the first
次に、本発明の第4の実施形態に係る半導体装置の製造方法について図10及び図11を参照しながら説明する。本実施形態において、第1の実施形態の図2(a)までの工程は同一であるため、説明は省略する。 Next, a method for manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIGS. In the present embodiment, the steps up to FIG. 2A of the first embodiment are the same, and the description thereof is omitted.
図10(a)に示すように、AlGaNバリア層3を形成した後に、AlGaNバリア層3の上に、ゲート電極7を形成する。
As shown in FIG. 10A, after the
次に、図10(b)に示すように、AlGaNバリア層3の上に、ゲート電極7を覆うように、例えばMOCVD法等によりAlNからなる第1保護膜8を形成する。この工程では、ゲート電極7が形成された領域を除いてAlGaNバリア層3が露出しているため、スパッタリング法よりもMOCVD法等を用いるほうが好ましい。ここで、第1の実施形態と同様に、結晶成長温度は500℃〜650℃程度であることが好ましい。
Next, as shown in FIG. 10B, a first
次に、図10(c)に示すように、例えばレジストパターニング及びドライエッチングを行うことにより、第1保護膜8のうちゲート電極7を覆う部分のみ残存させ、他を除去する。
Next, as shown in FIG. 10C, for example, resist patterning and dry etching are performed to leave only the portion of the first
次に、図11(a)に示すように、AlGaNバリア層3の上に、それぞれによりゲート電極7及び第1保護膜8を挟む位置にソース電極5及びドレイン電極6を形成する。
Next, as shown in FIG. 11A, the
次に、図11(b)に示すように、AlGaNバリア層3の上に、ソース電極5、ドレイン電極6及び第1保護膜8を覆うように第2保護膜9を形成する。
Next, as shown in FIG. 11B, a second
本発明の第4の実施形態に係る半導体装置の製造方法によると、ゲート電極7の下部はAlGaNバリア層3と接する部分においてSiを含む層と接しないようにできるので、ゲート電極7のシリサイド化を防止することができる。これにより、ゲートリーク電流を低減できる。また、窒素を含む第2保護膜9をAlGaNバリア層3と接するように形成するため、第2保護膜9の窒素がAlGaNバリア層3の表面の窒素空孔を減少し、これによりFETの電流コラプスを低減できる。また、第1保護膜8の形成工程におけるスパッタリングダメージ又はクラックによる問題は、第1の実施形態と同一の理由により改善できる。
According to the method of manufacturing a semiconductor device according to the fourth embodiment of the present invention, the lower part of the
第1の実施形態〜第4の実施形態において、基板1の上にGaN層2を形成する前に、基板1の種類によっては基板1の上に、例えば厚さが10nm〜100nm程度のAlNバッファ層又はGaNバッファ層を形成してもよい。このようにすると、GaN層2の結晶性を良好にできる。AlNバッファ層又はGaNバッファ層の結晶成長は、GaN層2及びAlGaNバリア層3の結晶成長温度(約1000℃)よりも低温(500℃〜700℃)で行ってもよい。また、ここでいうバッファ層は、例えば厚さが数nm程度のGaN層と厚さが数nm程度のAlN層とが交互に形成された、いわゆる超格子バッファ層であってもよい。
In the first to fourth embodiments, before forming the
第1の実施形態〜第4の実施形態では、GaN層2及びAlGaNバリア層3を形成したが、AlGaNバリア層3を形成せず、GaN層2の上に直接にソース電極5、ドレイン電極6及びゲート電極7を形成してもよい。このような構成であっても上述の効果を有する。
In the first to fourth embodiments, the
また、GaN層2の基板1側に、GaN層2に接するように、GaN層2よりもバンドギャップが大きいAlGaN層を形成することにより、チャネル層4へのキャリアの閉じ込めを大きくしてもよい。このような構成であっても上述の効果を有する。
Moreover, the confinement of carriers in the
GaN層2の代わりに、例えばIn0.1Ga0.9N層を用い、AlGaN層3の代わりに、例えばGaN層又はInAlGaN層を用いてもよい。チャネル層4を形成する2層の半導体層の組み合わせとしては、基板側の半導体層に対して、その上に形成される半導体層のバンドギャップがより大きくなるように半導体層のAl組成、Ga組成及びIn組成を決めればよい。また、半導体層の厚さ、ゲート長、ソース電極5とドレイン電極6との間隔及びソース電極5とゲート電極7との間隔は、FETの仕様に応じて適宜変更してもよい。また、ゲート電極7に対してソース電極5とドレイン電極6との配置を対称にしてもよく、非対称にしてもよい。
For example, an In 0.1 Ga 0.9 N layer may be used instead of the
ソース電極5及びドレイン電極6は、AlGaNバリア層3とオーミック接触をすれば、特に材料の限定はなく用いることができる。ゲート電極7は、AlGaNバリア層3とショットキー接触をすれば、特に材料の限定はなく用いることができる。
The
第1保護膜8の膜厚及び第2保護膜9の膜厚は、FETの仕様に応じて適宜変更できる。
The film thickness of the 1st
本発明に係る半導体装置は、電流コラプスを低減し、ドレイン電流を増大しながら、ゲートリーク電流を低減でき、特に、窒化物半導体を含む半導体装置等に有用である。 The semiconductor device according to the present invention can reduce gate collapse current while reducing current collapse and increasing drain current, and is particularly useful for a semiconductor device including a nitride semiconductor.
1 基板
2 GaN層(第1の半導体層)
3 AlGaNバリア層(第2の半導体層)
4 チャネル層
5 ソース電極
6 ドレイン電極
7 ゲート電極
7A〜7D 開口部
8 第1保護膜
9 第2保護膜
10 第3保護膜
1
3 AlGaN barrier layer (second semiconductor layer)
4
Claims (7)
前記基板の上に形成されたIII族窒化物からなる半導体層と、
前記半導体層の上に、それぞれ形成されたソース電極、ゲート電極及びドレイン電極と、
前記半導体層の上に、前記ゲート電極の下部及び前記半導体層と接し、且つ、前記ソース電極及びドレイン電極と離間するように形成されたシリコンを含まない第1保護膜と、
前記半導体層の上に、前記半導体層と接し且つ前記ゲート電極の下部と離間するように形成され、前記第1保護膜と組成が異なり且つ窒素を含む第2保護膜とを備えていることを特徴とする半導体装置。 A substrate,
A semiconductor layer made of group III nitride formed on the substrate;
A source electrode, a gate electrode and a drain electrode respectively formed on the semiconductor layer;
A first protective film not including silicon formed on the semiconductor layer so as to be in contact with a lower portion of the gate electrode and the semiconductor layer and to be separated from the source electrode and the drain electrode;
A second protective film formed on the semiconductor layer so as to be in contact with the semiconductor layer and to be separated from a lower portion of the gate electrode, and having a composition different from that of the first protective film and containing nitrogen; A featured semiconductor device.
前記第2の半導体層のバンドギャップは、前記第1の半導体層のバンドギャップよりも大きいことを特徴とする請求項1に記載の半導体装置。 The semiconductor layer includes a first semiconductor layer formed on the substrate, and a second semiconductor layer formed on the first semiconductor layer,
The semiconductor device according to claim 1, wherein a band gap of the second semiconductor layer is larger than a band gap of the first semiconductor layer.
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