JP2012235131A - Nitride semiconductor epitaxial wafer for field effect transistor, nitride semiconductor-based field effect transistor, and method of manufacturing nitride semiconductor epitaxial wafer for field effect transistor - Google Patents
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Abstract
Description
本発明は、電界効果トランジスタ用窒化物半導体エピタキシャルウェハ、窒化物半導体系電界効果トランジスタ、及び電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法に係り、特に、ヘキサゴナル欠陥の発生が抑制された電界効果トランジスタ用窒化物半導体エピタキシャルウェハ、窒化物半導体系電界効果トランジスタ、及び電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法に関するものである。 The present invention relates to a nitride semiconductor epitaxial wafer for a field effect transistor, a nitride semiconductor field effect transistor, and a method for manufacturing a nitride semiconductor epitaxial wafer for a field effect transistor, and more particularly, a field effect in which generation of hexagonal defects is suppressed. The present invention relates to a nitride semiconductor epitaxial wafer for transistors, a nitride semiconductor field effect transistor, and a method for manufacturing a nitride semiconductor epitaxial wafer for field effect transistor.
インジウム、ガリウム、アルミニウム、および窒素からなる窒化物半導体は、そのIII族元素の組成比を制御することにより、紫外から可視光の大部分の領域をカバーする革新的な高効率発光デバイスの材料として開発が進められ、実用化されている。 Nitride semiconductors composed of indium, gallium, aluminum, and nitrogen are used as innovative high-efficiency light-emitting device materials that cover most of the ultraviolet to visible light region by controlling the composition ratio of group III elements. Development is in progress and put to practical use.
また、窒化物半導体は、高い飽和電子速度と高い絶縁破壊耐圧を有するため、将来的には高周波領域で桁違いの高効率・高出力を実現する夢の電子デバイス用材料としての応用も期待されている。 Nitride semiconductors also have high saturation electron velocities and high breakdown voltage, so in the future, they are expected to be used as dream electronic device materials that achieve orders of magnitude higher efficiency and higher output in the high frequency range. ing.
従来、特許文献１に示されるように、発光デバイスの材料として、窒化物半導体を成長させる際には、基板と窒化物半導体層との間の格子不整合を緩和する目的で、特に基板上に直接形成する核生成層を低温（４００〜９００℃）で堆積する技術が用いられている。 Conventionally, as shown in Patent Document 1, when growing a nitride semiconductor as a material of a light emitting device, in order to alleviate lattice mismatch between the substrate and the nitride semiconductor layer, in particular, on the substrate. A technique for depositing a directly formed nucleation layer at a low temperature (400 to 900 ° C.) is used.
特許文献１に示されるように、発光デバイスの材料に用いる窒化物半導体エピタキシャルウェハは、例えば、サファイア基板と、そのサファイア基板上に形成されたＡｌＮからなる核生成層と、その核生成層上に形成されたＧａＮからなる発光層とからなる。 As shown in Patent Document 1, a nitride semiconductor epitaxial wafer used as a material for a light-emitting device includes, for example, a sapphire substrate, a nucleation layer made of AlN formed on the sapphire substrate, and the nucleation layer. It consists of the light emitting layer which consists of formed GaN.
一方、電子デバイス、具体的には電界効果トランジスタの材料に用いる窒化物半導体エピタキシャルウェハは、例えば、ＳｉＣ基板と、そのＳｉＣ基板上に形成されたＡｌＮからなる核生成層と、その核生成層上に形成されたＧａＮからなるチャネル層と、そのチャネル層上に形成されたＡｌＧａＮからなるバリア層（電子供給層）とからなる。 On the other hand, a nitride semiconductor epitaxial wafer used as a material for an electronic device, specifically a field effect transistor, includes, for example, a SiC substrate, a nucleation layer made of AlN formed on the SiC substrate, and a nucleation layer on the nucleation layer. And a barrier layer (electron supply layer) made of AlGaN formed on the channel layer.
この電界効果トランジスタの窒化物半導体エピタキシャルウェハを、特許文献１に示された方法で製造すると、トラッピング現象が生じる。すなわち、電界効果トランジスタには、発光デバイスと異なり、表面にバリア層を形成するため、このバリア層にトラッピング現象が生じる。 When the nitride semiconductor epitaxial wafer of this field effect transistor is manufactured by the method disclosed in Patent Document 1, a trapping phenomenon occurs. That is, in the field effect transistor, unlike the light emitting device, a barrier layer is formed on the surface, so that a trapping phenomenon occurs in the barrier layer.
特許文献２で示されるように、最表面に近く、かつ厚みがナノメートルレベルで制御されるバリア層の表面トラップが、電子をトラップすることによって電界効果トランジスタの特性を低下させるトラッピング現象が指摘されている。 As shown in Patent Document 2, a trapping phenomenon is pointed out that the surface trap of the barrier layer, which is close to the outermost surface and whose thickness is controlled at the nanometer level, reduces the characteristics of the field effect transistor by trapping electrons. ing.
一般に、窒化物半導体エピタキシャルウェハを材料に用いる電界効果トランジスタでトラッピング現象を抑制するためには、バリア層を、モフォロジを適切に平坦に保てる範囲内で、極力高い成長温度で形成するとよいことが知られている。 In general, in order to suppress the trapping phenomenon in a field effect transistor using a nitride semiconductor epitaxial wafer as a material, it is known that the barrier layer should be formed at a growth temperature as high as possible within a range in which the morphology can be kept appropriately flat. It has been.
このような理由から、電界効果トランジスタに用いる窒化物半導体エピタキシャルウェハは、基板上に核生成層を低温で形成し、その後核生成層上に窒化物半導体層を一律に高温で形成している。 For these reasons, a nitride semiconductor epitaxial wafer used for a field effect transistor has a nucleation layer formed on a substrate at a low temperature, and then a nitride semiconductor layer is uniformly formed on the nucleation layer at a high temperature.
しかしながら、高温で窒化物半導体層、特にガリウム成分の高い層を形成すると、ウェハ上に付着したパーティクルあるいは基板のもつ欠陥が起点となり、六角形状すなわちヘキサゴナル状の欠陥（ヘキサゴナル欠陥）が発生する。このヘキサゴナル欠陥には、窒化物半導体エピタキシャルウェハを材料に用いた電界効果トランジスタの歩留を低下させる問題がある。 However, when a nitride semiconductor layer, particularly a layer having a high gallium component, is formed at a high temperature, particles attached to the wafer or defects of the substrate are the starting points, and hexagonal defects, that is, hexagonal defects are generated. This hexagonal defect has a problem of reducing the yield of a field effect transistor using a nitride semiconductor epitaxial wafer as a material.
そこで、本発明の目的は、電子のトラッピング現象を緩和すると共に、ヘキサゴナル欠陥の発生が抑制された電界効果トランジスタ用窒化物半導体エピタキシャルウェハ、窒化物半導体系電界効果トランジスタ、及び電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法を提供することにある。 Accordingly, an object of the present invention is to provide a nitride semiconductor epitaxial wafer for a field effect transistor, a nitride semiconductor field effect transistor, and a nitride for a field effect transistor, in which the occurrence of hexagonal defects is suppressed while the electron trapping phenomenon is mitigated An object of the present invention is to provide a method for manufacturing a semiconductor epitaxial wafer.
本発明は上記目的を達成するために創案されたものであり、請求項１の発明は、基板と、前記基板上に形成された核生成層と、前記核生成層上に形成された第一の窒化物半導体層と、前記第一の窒化物半導体層上に形成され、該第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層とを有する電界効果トランジスタ用窒化物半導体エピタキシャルウェハにおいて、前記第二の窒化物半導体層は、二乗平均粗さ１ｎｍ以下となるモフォロジを有することを特徴とする電界効果トランジスタ用窒化物半導体エピタキシャルウェハである。 The present invention has been devised to achieve the above object, and the invention of claim 1 includes a substrate, a nucleation layer formed on the substrate, and a first formed on the nucleation layer. A nitride for a field effect transistor, comprising: a nitride semiconductor layer of the first nitride semiconductor layer; and a second nitride semiconductor layer formed on the first nitride semiconductor layer and having a lower electron affinity than the first nitride semiconductor layer. In the semiconductor epitaxial wafer, the second nitride semiconductor layer is a nitride semiconductor epitaxial wafer for a field effect transistor having a morphology having a root mean square roughness of 1 nm or less.
請求項２の発明は、前記第二の窒化物半導体層が、窒化アルミニウムガリウム（Ａｌ1-xＧａxＮ（０．９≦ｘ＜１））からなる請求項１に記載の電界効果トランジスタ用窒化物半導体エピタキシャルウェハである。 The invention according to claim 2 is the field effect transistor according to claim 1, wherein the second nitride semiconductor layer is made of aluminum gallium nitride (Al 1-x Ga x N (0.9 ≦ x <1)). It is a nitride semiconductor epitaxial wafer.
請求項３の発明は、前記第一の窒化物半導体層が、窒化ガリウムからなる請求項１または２に記載の電界効果トランジスタ用窒化物半導体エピタキシャルウェハである。 A third aspect of the invention is the nitride semiconductor epitaxial wafer for a field effect transistor according to the first or second aspect, wherein the first nitride semiconductor layer is made of gallium nitride.
請求項４の発明は、基板と、前記基板上に形成された核生成層と、前記核生成層上に形成された第一の窒化物半導体層と、前記第一の窒化物半導体層上に形成され、該第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層とを有する窒化物半導体系電界効果トランジスタにおいて、前記第二の窒化物半導体層は、二乗平均粗さ１ｎｍ以下のモフォロジを有することを特徴とする窒化物半導体系電界効果トランジスタである。 The invention of claim 4 includes a substrate, a nucleation layer formed on the substrate, a first nitride semiconductor layer formed on the nucleation layer, and the first nitride semiconductor layer. In the nitride semiconductor field effect transistor formed and having a second nitride semiconductor layer having a lower electron affinity than the first nitride semiconductor layer, the second nitride semiconductor layer has a root mean square roughness A nitride semiconductor field effect transistor having a morphology of 1 nm or less.
請求項５の発明は、基板上に核生成層を形成し、前記核生成層上に第一の窒化物半導体層を形成し、前記第一の窒化物半導体層上に、前記第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層を形成する電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法において、前記第一の窒化物半導体層を形成する際の成長温度を、前記第二の窒化物半導体層を形成する際の成長温度よりも低くすることを特徴とする電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法である。 According to a fifth aspect of the present invention, a nucleation layer is formed on a substrate, a first nitride semiconductor layer is formed on the nucleation layer, and the first nitride semiconductor layer is formed on the first nitride semiconductor layer. In the method for manufacturing a nitride semiconductor epitaxial wafer for a field effect transistor for forming a second nitride semiconductor layer having an electron affinity smaller than that of the oxide semiconductor layer, a growth temperature when forming the first nitride semiconductor layer is: It is a manufacturing method of the nitride semiconductor epitaxial wafer for field effect transistors characterized by making it lower than the growth temperature at the time of forming said 2nd nitride semiconductor layer.
本発明によれば、電子のトラッピング現象を緩和すると共に、ヘキサゴナル欠陥の発生が抑制された電界効果トランジスタ用窒化物半導体エピタキシャルウェハ及び窒化物半導体系電界効果トランジスタが得られる。 According to the present invention, it is possible to obtain a nitride semiconductor epitaxial wafer for a field effect transistor and a nitride semiconductor field effect transistor in which generation of hexagonal defects is suppressed while an electron trapping phenomenon is mitigated.
以下、本発明の好適な実施の形態を添付図面にしたがって説明する。 Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.
図１は、本発明により製造された窒化ガリウム系の窒化物半導体エピタキシャルウェハの断面図である。 FIG. 1 is a cross-sectional view of a gallium nitride-based nitride semiconductor epitaxial wafer manufactured according to the present invention.
図１に示すように、窒化物半導体エピタキシャルウェハ１０は、炭化ケイ素からなる半絶縁性の基板１と、その基板１上に形成され、窒化アルミニウムからなる核生成層２と、その核生成層２上に形成され、窒化ガリウムからなる第一の窒化物半導体層３と、その第一の窒化物半導体層３上に形成され、窒化ガリウムよりも電子親和力の小さい窒化物半導体であるガリウム成分が９０％以上の窒化アルミニウムガリウムからなる第二の窒化物半導体層４とで構成される。 As shown in FIG. 1, a nitride semiconductor epitaxial wafer 10 includes a semi-insulating substrate 1 made of silicon carbide, a nucleation layer 2 formed on the substrate 1 and made of aluminum nitride, and the nucleation layer 2. A first nitride semiconductor layer 3 made of gallium nitride is formed on the first nitride semiconductor layer 3, and a gallium component, which is a nitride semiconductor having an electron affinity smaller than that of gallium nitride, is 90%. % Of the second nitride semiconductor layer 4 made of aluminum gallium nitride.
基板１は、窒化物半導体を成長させる土台である。基板１としては、炭化ケイ素以外にも、サファイア、シリコンを用いることができる。 The substrate 1 is a base on which a nitride semiconductor is grown. As the substrate 1, sapphire and silicon can be used in addition to silicon carbide.
核生成層２は、基板１と第一の窒化物半導体層３との格子不整合を緩和するためのものである。格子不整合を緩和することで欠陥を生じさせることなく、第一の窒化物半導体層３を形成できる。また、第一の窒化物半導体層３は、電子が走行するキャリア層であり、第二の窒化物半導体層４は、キャリア層に電子を供給するための電子供給層（バリア層）である。 The nucleation layer 2 is for relaxing the lattice mismatch between the substrate 1 and the first nitride semiconductor layer 3. By relaxing the lattice mismatch, the first nitride semiconductor layer 3 can be formed without causing defects. The first nitride semiconductor layer 3 is a carrier layer through which electrons travel, and the second nitride semiconductor layer 4 is an electron supply layer (barrier layer) for supplying electrons to the carrier layer.
本発明においては、第二の窒化物半導体層４を形成する際には、成長温度９８０℃以上１１００℃以下で形成し、第一の窒化物半導体層３を形成する際には、その成長温度を第二の窒化物半導体層４の成長温度よりも２０℃以上、好ましくは４０℃以上、より好ましくは６０℃以上低くしたものである。 In the present invention, the second nitride semiconductor layer 4 is formed at a growth temperature of 980 ° C. or higher and 1100 ° C. or lower, and the first nitride semiconductor layer 3 is formed at a growth temperature thereof. Is lower than the growth temperature of the second nitride semiconductor layer 4 by 20 ° C. or more, preferably 40 ° C. or more, more preferably 60 ° C. or more.
この本発明の窒化物半導体エピタキシャルウェハ１０によれば、第一の窒化物半導体層３を形成する際の成長温度を低くすることで、ヘキサゴナル欠陥の発生を抑制し、第二の窒化物半導体層４を形成する際の成長温度を高くすることで、電子のトラッピング現象を緩和できるので、窒化物半導体エピタキシャルウェハ１０を材料に用いた半導体デバイスの歩留を大幅に向上することができる。 According to the nitride semiconductor epitaxial wafer 10 of the present invention, the generation temperature of the first nitride semiconductor layer 3 is lowered, thereby suppressing the occurrence of hexagonal defects and the second nitride semiconductor layer. Since the electron trapping phenomenon can be alleviated by increasing the growth temperature when forming 4, the yield of semiconductor devices using the nitride semiconductor epitaxial wafer 10 as a material can be greatly improved.
次に、本発明のより具体的な窒化物半導体エピタキシャルウェハ１０の製造方法をさらに説明する。 Next, a more specific method for manufacturing the nitride semiconductor epitaxial wafer 10 according to the present invention will be further described.
窒化物半導体エピタキシャルウェハ１０は、炭化ケイ素からなる半絶縁性の基板１上に、窒化アルミニウムからなる核生成層２を成長温度１１５０℃以上１２３０℃以下で形成し、その核生成層２上に、窒化ガリウムからなる第一の窒化物半導体層３を形成し、その第一の窒化物半導体層３上に、第一の窒化物半導体層３よりも電子親和力の小さい窒化物半導体であるガリウム成分が９０％以上の窒化アルミニウムガリウム（Ａｌ1-xＧａxＮ（０．９≦ｘ＜１））からなる第二の窒化物半導体層４を成長温度９８０℃以上１１００℃以下で形成すると得られる。各層の形成には例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いるとよい。 The nitride semiconductor epitaxial wafer 10 has a nucleation layer 2 made of aluminum nitride formed on a semi-insulating substrate 1 made of silicon carbide at a growth temperature of 1150 ° C. or more and 1230 ° C. or less, and on the nucleation layer 2, A first nitride semiconductor layer 3 made of gallium nitride is formed, and a gallium component which is a nitride semiconductor having a lower electron affinity than the first nitride semiconductor layer 3 is formed on the first nitride semiconductor layer 3. It can be obtained by forming the second nitride semiconductor layer 4 made of 90% or more of aluminum gallium nitride (Al 1-x Ga x N (0.9 ≦ x <1)) at a growth temperature of 980 ° C. or higher and 1100 ° C. or lower. For example, each layer may be formed using a MOCVD (Metal Organic Chemical Vapor Deposition) method.
このとき、第一の窒化物半導体層３を形成する際の成長温度を、第二の窒化物半導体層４を形成する際の成長温度よりも２０℃以上、好ましくは４０℃以上、より好ましくは６０℃以上低くするとよい。 At this time, the growth temperature when forming the first nitride semiconductor layer 3 is 20 ° C. or more, preferably 40 ° C. or more, more preferably higher than the growth temperature when forming the second nitride semiconductor layer 4. It should be lower by 60 ° C. or more.
この理由について説明する。 The reason for this will be described.
上述したように、窒化物半導体エピタキシャルウェハを材料として用いる電界効果トランジスタで電子のトラッピング現象を抑制するためには、最表面に近く、かつ厚みがナノメートルレベルで制御されるバリア層、すなわち本実施の形態における第二の窒化物半導体層４が、モフォロジを適切に平坦に保てる範囲内で、極力高い成長温度で形成されることが望ましい。ここで、平坦とは、Ｒｍｓ（二乗平均粗さ）が１ｎｍ以下であることをいう。 As described above, in order to suppress the trapping phenomenon of electrons in a field effect transistor using a nitride semiconductor epitaxial wafer as a material, a barrier layer that is close to the outermost surface and whose thickness is controlled at the nanometer level, that is, this embodiment It is desirable that the second nitride semiconductor layer 4 in the above configuration is formed at a growth temperature as high as possible within a range in which the morphology can be kept appropriately flat. Here, “flat” means that Rms (root mean square roughness) is 1 nm or less.
しかしながら、極力高い成長温度で窒化物半導体層、特にガリウム成分の高い層（具体的には、ガリウム成分が９０％以上、好ましくは９５％以上の層）を形成すると、ウェハ上に付着したパーティクルあるいは基板のもつ欠陥が起点となり、図３に示すような六角形状すなわちヘキサゴナル状の欠陥（ヘキサゴナル欠陥）が発生することが分かっている。 However, when a nitride semiconductor layer, particularly a layer having a high gallium component (specifically, a layer having a gallium component of 90% or more, preferably 95% or more) is formed at a growth temperature as high as possible, It is known that a defect of the substrate is a starting point, and a hexagonal defect, that is, a hexagonal defect (hexagonal defect) as shown in FIG.
本発明者等は、詳細な実験と研究を行い、このヘキサゴナル欠陥の発生確率およびその径は、窒化物半導体エピタキシャルウェハを材料として用いる電界効果トランジスタの層構造においてバリア層の下部にあたる、第一の窒化物半導体層の成長温度に大きく依存することを突き止めた。 The present inventors have conducted detailed experiments and research, and the occurrence probability and the diameter of this hexagonal defect are the first in the layer structure of a field effect transistor using a nitride semiconductor epitaxial wafer as a material. It has been determined that it largely depends on the growth temperature of the nitride semiconductor layer.
図２，３は、窒化ガリウムからなる第一の窒化物半導体層を異なる成長温度で形成した場合のヘキサゴナル欠陥の発生状況を示す図である。 FIGS. 2 and 3 are views showing the occurrence of hexagonal defects when the first nitride semiconductor layer made of gallium nitride is formed at different growth temperatures.
図２（ａ）は、核生成層を成長温度１２００℃で、第一の窒化物半導体層を成長温度１０２０℃で、第二の窒化物半導体層を成長温度１０４０℃で形成した窒化物半導体エピタキシャルウェハにおけるヘキサゴナル欠陥の図である。 FIG. 2A shows a nitride semiconductor epitaxial structure in which a nucleation layer is formed at a growth temperature of 1200 ° C., a first nitride semiconductor layer is formed at a growth temperature of 1020 ° C., and a second nitride semiconductor layer is formed at a growth temperature of 1040 ° C. It is a figure of the hexagonal defect in a wafer.
図２（ｂ）は、核生成層を成長温度１２００℃で、第一の窒化物半導体層を成長温度１０００℃で、第二の窒化物半導体層を成長温度１０４０℃で形成した窒化物半導体エピタキシャルウェハにおけるヘキサゴナル欠陥の図である。 FIG. 2B shows a nitride semiconductor epitaxial structure in which the nucleation layer is formed at a growth temperature of 1200 ° C., the first nitride semiconductor layer is formed at a growth temperature of 1000 ° C., and the second nitride semiconductor layer is formed at a growth temperature of 1040 ° C. It is a figure of the hexagonal defect in a wafer.
図２（ｃ）は、核生成層を成長温度１２００℃で、第一の窒化物半導体層を成長温度９８０℃で、第二の窒化物半導体層を成長温度１０４０℃で形成した窒化物半導体エピタキシャルウェハにおけるヘキサゴナル欠陥の図である。 FIG. 2C shows a nitride semiconductor epitaxial structure in which the nucleation layer is formed at a growth temperature of 1200 ° C., the first nitride semiconductor layer is formed at a growth temperature of 980 ° C., and the second nitride semiconductor layer is formed at a growth temperature of 1040 ° C. It is a figure of the hexagonal defect in a wafer.
図３は、核生成層を成長温度１２００℃で、第一の窒化物半導体層を成長温度１０４０℃で、第二の窒化物半導体層も成長温度１０４０℃で形成した従来の窒化物半導体エピタキシャルウェハにおけるヘキサゴナル欠陥の図である。 FIG. 3 shows a conventional nitride semiconductor epitaxial wafer in which a nucleation layer is formed at a growth temperature of 1200 ° C., a first nitride semiconductor layer is formed at a growth temperature of 1040 ° C., and a second nitride semiconductor layer is also formed at a growth temperature of 1040 ° C. It is a figure of the hexagonal defect in.
すなわち、これらのサンプルでは、第一の窒化物半導体層の成長温度のみが変更されている。 That is, in these samples, only the growth temperature of the first nitride semiconductor layer is changed.
電子のトラッピング現象を抑制するため、電界効果トランジスタの材料となる従来の窒化物半導体層（本実施の形態で言う第一の窒化物半導体層）は１０４０℃で形成するが、この温度では、図３に示す通り、基板上にパーティクルがある場合には、これが起点となってヘキサゴナル欠陥が形成され、広い面積がピット状の不良領域で侵食される。 In order to suppress the electron trapping phenomenon, the conventional nitride semiconductor layer (the first nitride semiconductor layer referred to in this embodiment), which is a material of the field effect transistor, is formed at 1040 ° C. At this temperature, As shown in FIG. 3, when there is a particle on the substrate, a hexagonal defect is formed as a starting point, and a large area is eroded by a pit-like defective region.
これに対して、発明者等の実験によって明らかにされる通り、図２（ａ），（ｂ）あるいは（ｃ）に示すように、第一の窒化物半導体層３を第二の窒化物半導体層４よりも低い成長温度で形成した場合には、発生するヘキサゴナル欠陥の径が明確に小さくなっていることが分かる。 On the other hand, as clarified by experiments by the inventors, as shown in FIG. 2A, FIG. 2B, or FIG. It can be seen that when formed at a growth temperature lower than that of the layer 4, the diameter of the generated hexagonal defects is clearly reduced.
この効果は、第一の窒化物半導体層３を形成する際の成長温度を第二の窒化物半導体層４を形成する際の成長温度よりも２０℃下げることにより、図３のヘキサゴナル欠陥に比べ図２（ａ）のヘキサゴナル欠陥の径が若干減少していることから確認できる。 This effect is obtained by lowering the growth temperature at the time of forming the first nitride semiconductor layer 3 by 20 ° C. than the growth temperature at the time of forming the second nitride semiconductor layer 4, compared with the hexagonal defect of FIG. This can be confirmed from the fact that the diameter of the hexagonal defect in FIG.
また、この効果は、第一の窒化物半導体層３を形成する際の成長温度を第二の窒化物半導体層４を形成する際の成長温度よりも４０℃下げることにより、図３のヘキサゴナル欠陥に比べ図２（ｂ）のヘキサゴナル欠陥の径が大幅に減少していることから確認できる。 Further, this effect is achieved by lowering the growth temperature at the time of forming the first nitride semiconductor layer 3 by 40 ° C. than the growth temperature at the time of forming the second nitride semiconductor layer 4. This can be confirmed from the fact that the diameter of the hexagonal defect in FIG.
さらに、この効果は、第一の窒化物半導体層３を形成する際の成長温度を第二の窒化物半導体層４を形成する際の成長温度よりも６０℃下げることにより、図２（ｃ）に示すように、ヘキサゴナル欠陥が完全に抑止できることから確認できる。 Further, this effect is achieved by lowering the growth temperature at the time of forming the first nitride semiconductor layer 3 by 60 ° C. than the growth temperature at the time of forming the second nitride semiconductor layer 4 as shown in FIG. It can be confirmed from the fact that hexagonal defects can be completely suppressed as shown in FIG.
従って、第二の窒化物半導体層４を形成する際の成長温度を９８０℃以上１１００℃以下とし、かつ、第一の窒化物半導体層３を形成する際の成長温度を、第二の窒化物半導体層４を形成する際の成長温度よりも２０℃以上、好ましくは４０℃以上、より好ましくは６０℃以上低くするとよい。ただし、第一の窒化物半導体層３を形成する際の成長温度の下限値は９２０℃とする。 Accordingly, the growth temperature when forming the second nitride semiconductor layer 4 is set to 980 ° C. or more and 1100 ° C. or less, and the growth temperature when forming the first nitride semiconductor layer 3 is set to the second nitride. The growth temperature is 20 ° C. or more, preferably 40 ° C. or more, more preferably 60 ° C. or more lower than the growth temperature when forming the semiconductor layer 4. However, the lower limit value of the growth temperature when forming the first nitride semiconductor layer 3 is 920 ° C.
以上要するに本発明の窒化物半導体エピタキシャルウェハ１０の製造方法によれば、第二の窒化物半導体層４を形成する際の成長温度を９８０℃以上１１００℃以下とし、かつ、第一の窒化物半導体層３を形成する際の成長温度を、第二の窒化物半導体層４を形成する際の成長温度よりも２０℃以上、好ましくは４０℃以上、より好ましくは６０℃以上低くすることで、電子のトラッピング現象を緩和すると共に、ヘキサゴナル欠陥の発生を抑制可能な窒化物半導体エピタキシャルウェハ１０を得られる。 In short, according to the method for manufacturing the nitride semiconductor epitaxial wafer 10 of the present invention, the growth temperature when forming the second nitride semiconductor layer 4 is 980 ° C. or higher and 1100 ° C. or lower, and the first nitride semiconductor is formed. By making the growth temperature when forming the layer 3 20 ° C. or more, preferably 40 ° C. or more, more preferably 60 ° C. or more lower than the growth temperature when forming the second nitride semiconductor layer 4, As a result, the nitride semiconductor epitaxial wafer 10 can be obtained which can alleviate the trapping phenomenon and suppress the occurrence of hexagonal defects.
本発明の実施例を以下に説明する。 Examples of the present invention will be described below.
先ず、炭化ケイ素基板（基板１）上に、例えばＭＯＣＶＤ装置により、原料としてアンモニアガスとＴＭＡ（Ｔｒｉ Ｍｅｔｈｙｌ Ａｌｕｍｉｎｕｍ）を用いて膜厚１５０ｎｍのアンドープ窒化アルミニウム層（核生成層２）を成長温度１１５０℃以上１２３０℃以下で形成する。 First, an undoped aluminum nitride layer (nucleation layer 2) having a thickness of 150 nm is grown on a silicon carbide substrate (substrate 1) by using, for example, an ammonia gas and TMA (Trimethyl Aluminum) as raw materials on a silicon carbide substrate (substrate 1) at a growth temperature of 1150 ° C. It forms above and below 1230 degreeC.
窒化アルミニウム層（核生成層２）を形成する際の成長温度は、特開２００５−３２８２３（Ｐ２００５−３２８２３Ａ）で示される通り、１２００℃が最も望ましい、
その後に、窒化アルミニウム層（核生成層２）上に、同一のＭＯＣＶＤ装置を引き続き使用し、また原料としてアンモニアガスとＴＭＧ（Ｔｒｉ Ｍｅｔｈｙｌ Ｇａｌｌｉｕｍ）を用いて、例えば膜厚１０００ｎｍの窒化ガリウム層（第一の窒化物半導体層３）を形成することができる。
The growth temperature at the time of forming the aluminum nitride layer (nucleation layer 2) is most preferably 1200 ° C. as shown in JP-A-2005-32823 (P2005-32823A).
After that, the same MOCVD apparatus is continuously used on the aluminum nitride layer (nucleation layer 2), and ammonia gas and TMG (Trimethyl Gallium) are used as raw materials, for example, a gallium nitride layer (first film thickness of 1000 nm). One nitride semiconductor layer 3) can be formed.
このときの成長温度は前述の検討結果にしたがい、１０２０℃以下、最も望ましくは９８０℃以下に設定するのが望ましい。 The growth temperature at this time is preferably set to 1020 ° C. or lower, most preferably 980 ° C. or lower, in accordance with the above-described examination results.
その後、窒化ガリウム層（第一の窒化物半導体層３）上に、引き続き同一のＭＯＣＶＤ装置を使用し、アンモニアガスとＴＭＡ、およびＴＭＧを用いて、ガリウム成分が９０％以上の窒化アルミニウムガリウム層（第二の窒化物半導体層４）を成長温度１０４０℃で形成する。この窒化アルミニウムガリウム層の膜厚は、例えば膜厚４０ｎｍとする。 Thereafter, using the same MOCVD apparatus on the gallium nitride layer (first nitride semiconductor layer 3), using an ammonia gas, TMA, and TMG, an aluminum gallium nitride layer having a gallium component of 90% or more ( A second nitride semiconductor layer 4) is formed at a growth temperature of 1040.degree. The film thickness of the aluminum gallium nitride layer is, for example, 40 nm.
以上の工程により、電子のトラッピング現象を緩和すると共に、従来の形成条件で問題であったヘキサゴナル欠陥の発生を抑制可能な窒化物半導体エピタキシャルウェハ１０を得られる。 The nitride semiconductor epitaxial wafer 10 capable of alleviating the electron trapping phenomenon and suppressing the occurrence of hexagonal defects, which has been a problem under the conventional formation conditions, can be obtained by the above steps.
１ 基板
２ 核生成層
３ 第一の窒化物半導体層
４ 第二の窒化物半導体層
１０ 窒化物半導体エピタキシャルウェハ
DESCRIPTION OF SYMBOLS 1 Substrate 2 Nucleation layer 3 First nitride semiconductor layer 4 Second nitride semiconductor layer 10 Nitride semiconductor epitaxial wafer
Claims (5)
前記基板上に形成された核生成層と、
前記核生成層上に形成された第一の窒化物半導体層と、
前記第一の窒化物半導体層上に形成され、該第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層とを有する電界効果トランジスタ用窒化物半導体エピタキシャルウェハにおいて、
前記第二の窒化物半導体層は、二乗平均粗さ１ｎｍ以下となるモフォロジを有することを特徴とする電界効果トランジスタ用窒化物半導体エピタキシャルウェハ。 A substrate,
A nucleation layer formed on the substrate;
A first nitride semiconductor layer formed on the nucleation layer;
In a nitride semiconductor epitaxial wafer for a field effect transistor, formed on the first nitride semiconductor layer and having a second nitride semiconductor layer having an electron affinity smaller than that of the first nitride semiconductor layer,
The nitride semiconductor epitaxial wafer for a field effect transistor, wherein the second nitride semiconductor layer has a morphology having a root mean square roughness of 1 nm or less.
前記基板上に形成された核生成層と、
前記核生成層上に形成された第一の窒化物半導体層と、
前記第一の窒化物半導体層上に形成され、該第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層とを有する窒化物半導体系電界効果トランジスタにおいて、
前記第二の窒化物半導体層は、二乗平均粗さ１ｎｍ以下のモフォロジを有することを特徴とする窒化物半導体系電界効果トランジスタ。 A substrate,
A nucleation layer formed on the substrate;
A first nitride semiconductor layer formed on the nucleation layer;
In a nitride semiconductor field effect transistor having a second nitride semiconductor layer formed on the first nitride semiconductor layer and having an electron affinity smaller than that of the first nitride semiconductor layer,
The nitride semiconductor field effect transistor, wherein the second nitride semiconductor layer has a morphology with a root mean square roughness of 1 nm or less.
前記核生成層上に第一の窒化物半導体層を形成し、
前記第一の窒化物半導体層上に、前記第一の窒化物半導体層よりも電子親和力の小さい第二の窒化物半導体層を形成する電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法において、
前記第一の窒化物半導体層を形成する際の成長温度を、前記第二の窒化物半導体層を形成する際の成長温度よりも低くすることを特徴とする電界効果トランジスタ用窒化物半導体エピタキシャルウェハの製造方法。 Forming a nucleation layer on the substrate;
Forming a first nitride semiconductor layer on the nucleation layer;
In the method of manufacturing a nitride semiconductor epitaxial wafer for a field effect transistor, wherein a second nitride semiconductor layer having an electron affinity smaller than that of the first nitride semiconductor layer is formed on the first nitride semiconductor layer.
A nitride semiconductor epitaxial wafer for a field effect transistor, wherein a growth temperature at the time of forming the first nitride semiconductor layer is lower than a growth temperature at the time of forming the second nitride semiconductor layer. Manufacturing method.
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