JP2012230035A - ラッチアップ試験装置およびラッチアップ試験方法 - Google Patents

Abstract

【課題】ラッチアップ試験において、被試験端子の状態がハイインピーダンス状態であるか否かを把握するとともに、被試験端子へ電流パルスを印加した際に被試験端子の論理状態が反転することによるラッチアップの誤判定を防ぐこと。
【解決手段】ラッチアップ試験装置は、被試験端子の電位をプルアップおよびプルダウンして被試験端子がハイインピーダンス状態であるか否かを検出するとともに、プルアップおよびプルダウン動作に伴って被試験端子の論理状態が反転する前後において、定電圧源から被試験デバイスの電源端子へ供給される電源電流を測定して両者の差分を第１の差分とするとともに、被試験端子に電流パルスを印加する前後において定電圧源から電源端子へ供給される電源電流を測定して両者の差分を第２の差分とし、第１の差分と第２の差分とを比較することで、ラッチアップが発生したか否かを判定する。
【選択図】図１

Description

本発明は、半導体デバイスのラッチアップ試験装置およびラッチアップ試験方法に関する。

図８は、従来のラッチアップ試験装置の構成を一例として示すブロック図である。図８に示したラッチアップ試験装置は、いわゆる電流パルス注入法に基づいて、ラッチアップ試験を行うための装置である。図８を参照すると、ラッチアップ試験装置は、被試験デバイス２１の電源端子２２へ電源を供給する電源２５と、その電源電流を測定する電流計２６と、信号端子２４のうちの被試験端子へ電流パルスを印加する電流パルス源２７とを備えている。以下では、被試験デバイス２１に設けられた複数の信号端子２４のうちのラッチアップ試験の対象の端子を被試験端子という。なお、簡単のため、図８には信号端子２４を１つのみ図示した。

次に、ラッチアップ試験装置の動作について説明する。まず、被試験デバイス２１に電源を供給し、電流計２６で初期電流値を測定する。次に、電流パルス源２７を信号端子２４のうちの被試験端子に接続し、電流パルスを印加する。電流パルスを印加した後、再度、電流計２６で電源電流を測定し、初期電流値と比較してラッチアップの有無を判定する。判定後は、電源２５をＯＦＦし、被試験端子２４の試験が完了する。被試験端子２４のラッチアップ耐量を測定する場合には、電流パルスの電流値を一定量ずつ増加させながら、上述の測定を繰り返し、ラッチアップが発生しない限界の電流値を求める。また、複数の信号端子２４の試験を行う場合には、電流パルス源２７を接続する端子を変更しつつ、上述の一連の測定を端子数だけ繰り返す。

電流パルスが注入される被試験端子２４が出力端子または入出力端子である場合には、試験時に被試験端子２４をハイインピーダンス状態に設定することが好ましい。なぜなら、一般にハイインピーダンス状態がラッチアップのワーストケースとなるからである。そこで、従来のラッチアップ試験装置では、パターン発生器２８およびプルアップ・プルダウン回路２９を設けることにより、被試験端子２４を所望の状態に設定する。図８において、パターン発生器２８およびプルアップ・プルダウン回路２９として、被試験端子２４に接続された１系統のみが示されている。図示しないものの、ラッチアップ試験装置は、パターン発生器２８およびプルアップ・プルダウン回路２９を、被試験デバイス２１のすべての被試験端子に接続できるように、複数系統を備えている。

図９は、プルアップ・プルダウン回路２９の構成を一例として示す回路図である。スイッチＳＷ１０またはスイッチＳＷ１１をＯＮにすることで、信号端子２４のうちのノードＮ３に接続された被試験端子２４がプルアップまたはプルダウンの状態となる。図９に示した回路の場合には、プルアップ抵抗素子３１、プルダウン抵抗素子３２の抵抗値を十分大きな値にすることで、被試験端子２４に注入した電流パルスの回り込みを防ぐことができる。このとき、プルアップ・プルダウン回路２９は、パターン発生器２８のように、スイッチＳＷ９を用いて試験回路から切り離す必要はない。

次に、パターン発生器２８およびプルアップ・プルダウン回路２９を使用した場合の試験動作について説明する。被試験デバイス２１に電源を供給後、スイッチＳＷ９を閉じて各被試験端子２４にパターン発生器２８による制御信号を入力する。同時に、スイッチＳＷ１０またはスイッチＳＷ１１を閉じて各被試験端子２４を“Ｈ”または“Ｌ”の状態にする。これにより、被試験デバイス２１の動作状態を決定するとともに、被試験端子２４を所望の状態にする。その後、スイッチＳＷ９をＯＦＦとし、スイッチＳＷ８を閉じて電流パルスを印加する。

特開昭６４−０６６５７３号公報

以下の分析は、本発明者によってなされたものである。

実際の大規模ＬＳＩでは、端子状態を設定するために複雑なパターンや高速クロックが必要な場合があり、ラッチアップ試験装置による簡易な制御信号によると、被試験端子が所望の状態にならない場合、または、所望の状態になっているかを判別できない場合がある。また、顧客設計品のように、端子状態を設定するための情報が開示されていないような場合には、端子状態が不明のまま試験を行わざるを得ない。このように、従来のラッチアップ試験では、被試験端子が所望の状態になっていない場合、および、所望の状態になっているかどうかを判別できない場合が生じるという問題がある。

また、従来のラッチアップ試験装置によると、試験結果を誤判定するおそれもある。図１０を参照して、その原因について説明する。図１０を参照すると、パターン発生器およびプルアップ・プルダウン回路（いずれも非図示）により、被試験デバイス２１の動作状態を決定後、スイッチＳＷ８を閉じて被試験端子２４に電流パルスを印加する。ここで、被試験端子２４はプルアップ、プルダウン回路により“Ｌ”状態に設定されていたものとし、電流パルスの向きを図１０の矢印の方向とする。電流パルスの印加により、被試験端子２４の電位が大きく上昇して閾値を超えると、設定されていた論理状態が“Ｌ”から“Ｈ”へ反転する。論理反転により被試験デバイス２１の動作状態が変化して、電源電流が増加することがある。この増加量がラッチアップ判定値を超えると、ラッチアップ試験の誤判定となる。従来のラッチアップ試験装置によると、動作モードの変化による電源電流の増加とラッチアップとを判別することができないため、ラッチアップの誤判定がたびたび発生する。

そこで、ラッチアップ試験において、被試験端子の状態がハイインピーダンス状態であるか否かを把握するとともに、被試験端子へ電流パルスを印加した際に被試験端子の論理状態が反転することによるラッチアップの誤判定を防ぐことが課題となる。

本発明の第１の視点に係るラッチアップ試験装置は、
被試験デバイスの被試験端子の電位をプルアップおよびプルダウンして該被試験端子がハイインピーダンス状態であるか否かを検出するハイインピーダンス検出回路と、
前記ハイインピーダンス検出回路によるプルアップおよびプルダウン動作に伴って前記被試験端子の論理状態が反転する前後において、定電圧源から前記被試験デバイスの電源端子へ供給される電源電流を測定して両者の差分を第１の差分とするとともに、前記被試験端子に電流パルスを印加する前後において該定電圧源から該電源端子へ供給される電源電流を測定して両者の差分を第２の差分とし、該第１の差分と該第２の差分とを比較することで、前記被試験デバイスにおいてラッチアップが発生したか否かを判定する記憶・演算回路と、を備える。

本発明の第２の視点に係るラッチアップ試験方法は、
被試験デバイスの被試験端子の電位をプルアップおよびプルダウンして該被試験端子がハイインピーダンス状態であるか否かを検出する工程と、
前記検出工程におけるプルアップおよびプルダウン動作に伴って前記被試験端子の論理状態が反転する前後において、定電圧源から前記被試験デバイスの電源端子へ供給される電源電流を測定して両者の差分を第１の差分とする工程と、
前記被試験端子に電流パルスを印加する前後において該定電圧源から該電源端子へ供給される電源電流を測定して両者の差分を第２の差分とする工程と、
前記第１の差分と前記第２の差分とを比較することで前記被試験デバイスにおいてラッチアップが発生したか否かを判定する工程と、を含む。

本発明に係るラッチアップ試験装置およびラッチアップ試験方法によると、被試験端子の状態がハイインピーダンス状態であるか否かを把握するとともに、被試験端子へ電流パルスを印加した際に被試験端子の論理状態が反転することによるラッチアップの誤判定を防ぐことが可能となる。

第１の実施形態に係るラッチアップ試験装置の構成を示すブロック図である。 第１の実施形態に係るラッチアップ試験装置におけるハイインピーダンス検出回路の構成を示す回路図である。 第１の実施形態に係るラッチアップ検出装置におけるハイインピーダンス検出回路の動作を示すタイミングチャートおよび真理値表である。 第１の実施形態に係るラッチアップ検出装置におけるハイインピーダンス検出回路の動作を示すタイミングチャートおよび真理値表である。 第１の実施形態に係るラッチアップ検出装置の動作を示すフローチャートである。 第２の実施形態に係るラッチアップ検出装置の動作を示すフローチャートである。 第３の実施形態に係るラッチアップ検出装置の動作を示すフローチャートである。 従来のラッチアップ試験装置の構成を示すブロック図である。 従来のラッチアップ試験装置におけるプルアップ・プルダウン回路の構成を示す回路図である。 従来のラッチアップ試験装置におけるラッチアップ誤判定のメカニズムについて説明するための図である。

はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。

図１を参照すると、本発明のラッチアップ試験装置は、被試験デバイス（１）の被試験端子（４）の電位をプルアップおよびプルダウンして被試験端子（４）がハイインピーダンス状態であるか否かを検出するハイインピーダンス検出回路（９）と、ハイインピーダンス検出回路（９）によるプルアップおよびプルダウン動作に伴って被試験端子（４）の論理状態が反転する前後において、定電圧源（電源５）から被試験デバイス（１）の電源端子（２）へ供給される電源電流を測定して両者の差分を第１の差分とするとともに、被試験端子（４）に電流パルスを印加する前後において定電圧源（５）から電源端子（２）へ供給される電源電流を測定して両者の差分を第２の差分とし、第１の差分と第２の差分とを比較することで、被試験デバイス（１）においてラッチアップが発生したか否かを判定する記憶・演算回路（１０）と、を備える。

図２を参照すると、ハイインピーダンス検出回路（９）は、被試験端子（４）に接続された第１のノード（Ｎ１）に一端が接続され、他端が第２のノード（Ｎ２）に接続された第１のスイッチ（ＳＷ４）と、第１の電位（ＶＤＤ）を供給する第１の電源線と第１のノード（Ｎ１）との間に直列に接続された、第２のスイッチ（ＳＷ５）および第１の抵抗素子（プルアップ抵抗素子１１）と、第１の電位（ＶＤＤ）よりも低い第２の電位（ＧＮＤ）を供給する第２の電源線と第１のノード（Ｎ１）との間に直列に接続された、第３のスイッチ（ＳＷ６）および第２の抵抗素子（プルダウン抵抗素子１２）と、第２のノード（Ｎ１）と第１の電源線との間に接続された第１の容量素子（コンデンサ１３）と、第２のノード（Ｎ２）と第２の電源線との間に接続された第２の容量素子（コンデンサ１４）と、を備えていてもよい。

また、ハイインピーダンス検出回路（９）は、第１のノード（Ｎ１）と第２のノード（Ｎ２）との間を導通状態とした場合において、被試験端子（４）と第１の電源線との間を第１の抵抗素子（１１）を介して導通状態としてから非導通状態とした後、所定の期間が経過したときの被試験端子（４）の電位レベルである第１の電位レベルと、被試験端子（４）と第２の電源線との間を第２の抵抗素子（１２）を介して導通状態としてから非導通状態とした後、所定の期間が経過したときの被試験端子（４）の電位レベルである第２の電位レベルとに基づいて、被試験端子（４）がハイインピーダンス状態であるか否かを検出するようにしてもよい。

図２〜図４を参照すると、ハイインピーダンス検出回路（９）は、第１の電位レベル（Ａ）を保持する第１のラッチ回路（１５）と、第２の電位レベル（Ｂ）を保持する第２のラッチ回路（１６）と、を備えていてもよい。また、ハイインピーダンス検出回路（９）は、第１のラッチ回路（１５）から出力された信号（Ａ）と第２のラッチ回路（１６）から出力された信号（Ｂ）との間で排他的論理和を求めて、信号（Ｘ）として出力するＥＸＯＲ回路（１７）を備えていてもよい。

さらに、記憶・演算回路（１０）は、被試験端子（４）と第１の電源線との間を第１の抵抗素子（１１）を介して導通状態としたときに、定電圧源（５）から電源端子（２）へ供給される電源電流と、被試験端子（４）と第２の電源線との間を第２に抵抗素子（１２）を介して導通状態としたときに、定電圧源（５）から電源端子（２）へ供給される電源電流との差分を、第２の差分としてもよい。

図５を参照すると、記憶・演算回路（１０）は、被試験端子（４）がハイインピーダンス状態である場合に（ステップＳ１０のＹＥＳ）、被試験デバイスにおいてラッチアップが発生したか否かを判定するようにしてもよい。

図５を参照すると、記憶・演算回路（１０）は、第１の差分の絶対値が所定の閾値以内である場合に（ステップＳ１１のＹＥＳ）、前記被試験デバイスにおいてラッチアップが発生したか否かを判定するようにしてもよい。

図６を参照すると、記憶・演算回路（１０）は、被試験端子（４）がハイインピーダンス状態でない場合には（ステップＳ１０のＮＯ）、被試験端子（４）の状態を記録するようにしてもよい。

図６を参照すると、記憶・演算回路（１０）は、第１の差分の絶対値が所定の閾値以内でない場合には（ステップＳ１１のＮＯ）、論理反転後に定電圧源（５）から電源端子（２）へ供給される電源電流をラッチアップ試験の基準電流値として、被試験デバイス（１）においてラッチアップが発生したか否かを判定するようにしてもよい。

図７を参照すると、記憶・演算回路（１０）は、被試験デバイス（１）に設けられた複数の信号端子のうちのすべての被試験端子がハイインピーダンス状態であり、かつ、すべての被試験端子に対する第１の差分の絶対値が所定の閾値以内である場合に、被試験デバイス（１）においてラッチアップが発生したか否かを判定するようにしてもよい。

本発明のラッチアップ試験方法では、被試験デバイスの端子の状態がハイインピーダンスかどうかを判別する機能を設け、被試験端子毎に端子状態を判別した後に、電流パルスを印加する。また、本発明のラッチアップ試験方法では、ハイインピーダンス判別動作時に、被試験端子の論理状態を反転させて電源電流の変化を記憶し、電流パルス印加後の電源電流の変化量と比較する。

本発明によると、ラッチアップ試験のワーストケースであるハイインピーダンス状態のみで試験を行う、あるいは試験結果と端子状態（ハイインピーダンス、もしくはそれ以外）とを対応できるようにすることで、試験結果の信頼性を向上させることができる。また、本発明によると、電流パルス印加による被試験端子の論理反転による電源電流の増加と、ラッチアップとを判別できるようにすることで、ラッチアップ誤判定を防止することができる。

（実施形態１）
第１の実施形態に係るラッチアップ試験装置について、図面を参照して説明する。図１は、本実施形態のラッチアップ試験装置の構成を示すブロック図である。図１を参照すると、ラッチアップ試験装置は、被試験デバイス１の電源端子２へ電源を供給する電源５と、その電源電流を測定する電流モニタ６と、被試験端子４へ電流パルスを印加する電流パルス源７と、被試験端子４を所望の状態に設定するパターン発生器８と、被試験デバイス１の被試験端子の電位をプルアップおよびプルダウンして被試験端子４がハイインピーダンス状態であるか否かを検出するハイインピーダンス検出回路９と、被試験デバイス１においてラッチアップが発生したか否かを判定する記憶・演算回路１０と、を備えている。

図８に示したラッチアップ試験装置との違いとして、ハイインピーダンス検出回路９を設けた点と、電源電流値を記憶して比較などの演算を行う記憶・演算回路１０を設けた点が挙げられる。ハイインピーダンス検出回路９は、図８に示したラッチアップ試験装置におけるプルアップ・プルダウン回路２９の機能も兼ね備えている。

図２は、ハイインピーダンス検出回路９の構成を一例として示すブロック図である。図２を参照すると、ハイインピーダンス検出回路９は、ノードＮ１と電源電位ＶＤＤが供給される電源線との間に直列に接続されたスイッチＳＷ５およびプルアップ抵抗素子１１と、ノードＮ１と接地電位ＧＮＤが供給される電源線との間に直列に接続されたスイッチＳＷ６およびプルダウン抵抗素子１２と、ノードＮ１とノードＮ２との間に接続されたスイッチＳＷ４と、ノードＮ２と電源電位ＶＤＤが供給される電源線との間に設けられたコンデンサ１３と、ノードＮ２と接地電位ＧＮＤが供給される電源線との間に接続されたコンデンサ１４と、ノードＮ２の電位を保持するラッチ回路１５、１６と、ラッチ回路１５、１６から出力された信号Ａ、Ｂの排他的論理和を求めて信号Ｘとして出力するＥＸＯＲ回路１７と、ＥＸＯＲ回路１７から出力された信号Ｘに基づいて、ラッチアップ試験を制御する制御回路１８と、を備えている。

ノードＮ１には、被試験端子４を接続する。ハイインピーダンス検出回路９は、図９に示したプルアップ・プルダウン回路に加えて、端子１０の電位を固定するためのコンデンサ１３、１４と、電位を記憶するためのラッチ回路１５、１６と、ＥＸＯＲ回路１７と、ＥＸＯＲ回路１７の出力に応じて、ラッチアップ試験を制御する制御回路１８とを有する。被試験端子４への電流パルス注入時に、スイッチＳＷ４をＯＦＦにすることで、電流パルスがラッチ回路に回り込むことを防止する。

図１および図２を参照して、本実施形態のラッチアップ試験装置の動作について説明する。被試験デバイス１に電源５を供給後、スイッチＳＷ３を閉じて、各被試験端子４にパターン発生器８による制御信号を入力する。同時に、ハイインピーダンス検出回路９のスイッチＳＷ４と、スイッチＳＷ５またはスイッチＳＷ６の一方を閉じて各被試験端子４を“Ｈ”または“Ｌ”の状態にする。この初期化動作により、被試験デバイス１の動作状態を決定するとともに、被試験端子４を所望の状態にする。

次に、被試験端子４がハイインピーダンス状態であるか否かを検出する。一例として、まず、ハイインピーダンス検出回路９のスイッチＳＷ５をＯＮ、すなわち、被試験端子４を“Ｈ”状態とする。次に、スイッチＳＷ５をＯＦＦにして、一定時間経過後、端子１０のレベルをラッチ回路１５に記憶する。次に、スイッチＳＷ６を閉じて被試験端子４を“Ｌ”状態とし、再びＯＦＦにした後、一定時間待ってから端子１０のレベルをラッチ回路１６に記憶する。

図３は、被試験端子４の状態と端子１０のレベルの変化を示す。図３は、スイッチＳＷ５のオン・オフ（プルアップ）を行った後に、スイッチＳＷ６のオン・オフ（プルダウン）を行ったときの端子１０の電位レベルの変化を示す。

図３（ａ）の実線に示すように、被試験端子４がハイインピーダンスの場合には、スイッチＳＷ５をＯＦＦにしてもコンデンサ１３および１４に蓄えられた電荷により、端子１０のレベルは“Ｈ”レベルのまま変化しない。同様に、プルダウン後にスイッチＳＷ６をＯＦＦにしても”Ｌ”レベルのまま変化しない。このとき、ラッチ１５には“Ｈ”レベルが記憶され、ラッチ１６には“Ｌ”レベルが記憶される。

また、図３（ｂ）に破線で示すように、被試験端子４が“Ｌ”出力状態の場合には、スイッチＳＷ５をＯＦＦにすると端子１０は“Ｈ”レベルから“Ｌ”レベルに変わり、ラッチ回路１５には“Ｌ”レベルが記憶される。スイッチＳＷ６をＯＦＦにした後も“Ｌ”レベルのままであり、ラッチ回路１６にも“Ｌ”レベルが記憶される。

また、図３（ｂ）に点線で示すように、被試験端子４が“Ｈ”出力状態の場合には、スイッチＳＷ５をＯＦＦにした後も、端子１０のレベルは“Ｈ”レベルのままであり、ラッチ回路１５には“Ｈ”レベルが記憶される。また、スイッチＳＷ６をＯＦＦにすると、端子１０は“Ｌ”レベルから“Ｈ”レベルに変わり、ラッチ回路１６には“Ｈ”レベルが記憶される。

したがって、図３（ｂ）に示すように、ＥＸＯＲ回路１７は、ラッチ回路１５および１６の出力を入力とし、被試験端子４がハイインピーダンス状態の場合に限り、“Ｈ”レベルを出力する。

図４は、被試験端子４の状態と端子１０のレベルの変化を示す。図４は、図３とは逆に、スイッチＳＷ６のオン・オフを行った後に、スイッチＳＷ５のオン・オフを行ったときの端子１０の電位レベルの変化を示す。

図４（ａ）の実線に示すように、被試験端子４がハイインピーダンスの場合には、スイッチＳＷ６をＯＦＦにしてもコンデンサ１３および１４に蓄えられた電荷により、端子１０のレベルは“Ｌ”レベルのまま変化しない。同様に、プルアップ後にスイッチＳＷ５をＯＦＦにしても“Ｈ”レベルのまま変化しない。このとき、ラッチ１５には“Ｈ”レベルが記憶され、ラッチ１６には“Ｌ”レベルが記憶される。

また、図４（ｂ）に破線で示すように、被試験端子４が“Ｌ”出力状態の場合には、スイッチＳＷ６をＯＦＦした後も、端子１０は“Ｌ”レベルのままであり、ラッチ回路１６には“Ｌ”レベルが記憶される。また、スイッチＳＷ５をＯＦＦすると、端子１０は“Ｈ”レベルから“Ｌ”レベルに変わり、ラッチ回路１５には“Ｌ”レベルが記憶される。

また、図４（ｂ）に点線で示すように、被試験端子４が“Ｈ”出力状態の場合には、スイッチＳＷ６をＯＦＦにすると、端子１０は“Ｌ”レベルから“Ｈ”レベルに変わり、ラッチ回路１６には“Ｈ”レベルが記憶される。また、スイッチＳＷ６をＯＦＦにした後も、端子１０のレベルは“Ｈ”レベルのままであり、ラッチ回路１５には“Ｈ”レベルが記憶される。

したがって、図４（ｂ）に示すように、ＥＸＯＲ回路１７は、ラッチ回路１５および１６の出力を入力とし、被試験端子４がハイインピーダンス状態の場合に限り、“Ｈ”レベルを出力する。

以上のハイインピーダンス検出動作によると、ハイインピーダンス検出回路９によるプルアップおよびプルダウン動作に伴って、被試験端子４の論理が“Ｈ”から“Ｌ”に反転する。そこで、論理が反転する前後の電源電流を電流モニタ６で計測し、電源電流の変化量を記憶・演算回路１０に記憶しておく。これを、被試験端子４に電流パルスを注入したときの電源電流の変化量と比較することで、電源電流の増加が電流パルスの注入による被試験端子の論理反転によるものか、ラッチアップ現象によるものかを判別することが可能となる。

本実施形態のラッチアップ試験装置の動作について、図５のフローチャートを参照して説明する。図５は、被試験端子１つ分の試験の流れを示す。複数の被試験端子について試験を行う場合には、被試験端子を変更しつつ、以下の（１）〜（７）の動作を繰り返す。

（１）まず、電源５を投入した後（ステップＳ１）、被試験端子４へのパターンの入力（ステップＳ３）とプルアップ（ＰＵ）、プルダウン（ＰＤ）の設定を行い（ステップＳ２）、被試験デバイス１の動作状態を決定する。ここで、電源電流値を電流モニタ６で測定し（ステップＳ４）、記憶・演算装置１０に記憶しておく。

（２）次に、被試験端子４のハイインピーダンス検出を行う。図５は、一例として、被試験端子４が“Ｈ”に設定されていた場合、すなわち、ステップＳ２においてスイッチＳＷ５がＯＮとされていた場合を示す。最初に、スイッチＳＷ５をＯＦＦにし、端子１０のレベルをラッチ回路１５に記憶する（ステップＳ６）。

（３）次に、スイッチＳＷ６をＯＮにし、被試験端子の論理を“Ｈ”から“Ｌ”に反転する（ステップＳ７）。ここで、論理反転後の電源電流を電流モニタ６で測定し（ステップＳ８）、記憶・演算装置１０に記憶しておく。

（４）スイッチＳＷ６をＯＦＦにし、端子１０のレベルをラッチ回路１６に記憶する（ステップＳ９）。ラッチ回路１５と１６の出力をＥＸＯＲ回路１７に入力し、被試験端子４がハイインピーダンス状態か否かを判定し（ステップＳ１０）、ハイインピーダンス状態でない場合には（ステップＳ１０のＮＯ）、ラッチアップ試験を行わずに終了する。

（５）被試験端子４がハイインピーダンス状態である場合には（ステップＳ１０のＹＥＳ）、電源投入後の電源電流値（初期値）と被試験端子の論理反転後の電源電流値を比較し（ステップＳ１１）、電源電流の増分が所定の以下でない場合には（ステップＳ１１のＮＯ）、ラッチアップ試験を行わずに終了する。所定の値として、例えば、ラッチアップ判定がＮＧとなる閾値等を用いる。

（６）電源電流の増分が所定の値以下である場合には（ステップＳ１１のＹＥＳ）、プルアップ、プルダウンを再設定し（ステップＳ１２）、ハイインピーダンス検出回路のスイッチＳＷ４をＯＦＦにした後（ステップＳ１３）、スイッチＳＷ２を閉じて被試験端子４に電流パルスを印加する（ステップＳ１４）。

（７）電流パルス印加後の電源電流値を測定し（ステップＳ１５）、初期値と比較することでラッチアップ判定を行う（ステップＳ１６）。結果を記録した後（ステップＳ１７）、各スイッチＳＷを初期状態に戻してから（ステップＳ１７）、電源５をＯＦＦにする（ステップＳ１８）。

本実施形態では、ラッチアップ試験装置は、ハイインピーダンス検出回路９により、被試験端子４毎に端子状態をチェックし、ハイインピーダンス状態の場合に限り、ラッチアップ試験を行う。これにより、ラッチアップ試験の結果を、各端子がワーストケースの場合に統一することができ、正確なラッチアップ判定を行うことが可能となる。

また、上記のハイインピーダンス検出動作を利用して、被試験端子４の論理が反転したときの電源電流を測定し、初期電流値と比較する。比較の結果、論理反転の前後の電源電流値の増分が所定の値よりも大きい場合には、その被試験端子に対するタッチアップ試験を行わずに終了する。これにより、ラッチアップ誤判定を防止することができる。

さらに、本実施形態のラッチアップ試験装置によると、ハイインピーダンス検出動作を利用して、ラッチアップ誤判定を防止することで、ラッチアップ誤判定のために余計な回路や動作を追加する必要がない。

（実施形態２）
第２の実施形態に係るラッチアップ試験装置について、図面を参照して説明する。本実施形態のラッチアップ試験装置の構成は、第１の実施形態に係るラッチアップ試験装置（図１）と同一である。

図６は、本実施形態と第１の実施形態との間で、ラッチアップ試験の動作が相違する箇所を示す。本実施形態では、第１の実施形態に対して、ハイインピーダンス検出後（ステップＳ１０）の処理と、被試験端子の論理反転による電源電流増加を判断した後（ステップＳ１１）の処理が追加されている。

第１の実施形態では、被試験端子４がハイインピーダンスか否かを判定し（ステップＳ１０）、ハイインピーダンスでない場合には（ステップＳ１０のＮＯ）、ラッチアップ試験を行わずに終了するものとした。一方、本実施形態では、端子状態を記録した後（ステップＳ２１）、ラッチアップ試験を行う。本実施形態によると、試験の最後に結果を記録する際に、試験結果とともに端子状態を記録することで、試験結果と端子状態とを対応付けることが可能となる。

また、第１の実施形態では、電源投入後の電源電流値（初期値）と被試験端子の論理反転後の電源電流値を比較し（ステップＳ１１）、電源電流が所定の値よりも増加していた場合には（ステップＳ１１のＮＯ）、ラッチアップ試験を行わずに終了するものとした。一方、本実施形態では、ラッチアップ判定の基準となる初期電流値を、論理反転後の電流値に再設定し（ステップＳ２２）、ラッチアップ試験を続行する。すなわち、本実施形態では、論理反転で増加した電源電流値を基準として、ラッチアップ判定を行う。

図６を参照すると、本実施形態では、ハイインピーダンス検出後、被試験端子４がハイインピーダンスでない場合には（ステップＳ１０のＮＯ）、端子の状態（“Ｈ”，“Ｌ”出力など）を記録して（ステップＳ２１）、試験を続行する。各端子の試験結果と端子状態とを対応付けられるようにすることで、異なる端子状態の間で、試験結果の混同を防ぐことができる。これにより、ハイインピーダンス状態とすることができない被試験端子に対しても、ラッチアップ試験を行うことが可能となる。

また、本実施形態では、被試験端子の論理反転により電源電流が増加するような場合には（ステップＳ１１のＮＯ）、反転後の電源電流をラッチアップ試験の基準電流値として（ステップＳ２２）、ラッチアップ判定を行う。これにより、論理反転によるラッチアップ誤判定を防止しつつ、当該被試験端子に対するラッチアップ試験を行うことが可能となる。

（実施形態３）
第３の実施形態に係るラッチアップ試験装置について、図面を参照して説明する。本実施形態のラッチアップ試験装置の構成は、第１の実施形態に係るラッチアップ試験装置（図１）と同一である。

図７は、本実施形態と第１の実施形態との間で、動作が相違する箇所を示す。本実施形態では、最初に、すべての被試験端子に対してハイインピーダンス検出を行い、被試験端子の状態を確認した後に（ステップＳ３１〜Ｓ３３）、ラッチアップ試験を開始する。

電源投入後（ステップＳ１）、被試験デバイスの状態を決定して、電源電流値を測定する（ステップＳ２〜Ｓ５）。次に、一端子ずつハイインピーダンス検出（ステップＳ３１）を繰り返すが、そのときに電源電流が変化した場合には（ステップＳ３２のＮＯ）、試験デバイスの動作状態が変化した可能性がある。そこで、一旦電源をＯＦＦにして（ステップＳ３４）、再度、電源投入（ステップＳ１）と初期化動作を行う（ステップＳ２〜Ｓ５）。全端子の検出動作が完了し、端子状態が所望の状態であることを確認した後（ステップＳ３３のＹＥＳ）、試験動作を続行する。

本実施形態では、ハイインピーダンス検出動作により、最初に全端子の状態を調査する。これにより、被測定デバイス１の動作状態や端子状態が、期待した状態になっているかどうかを確認することができる。これにより、入力したパターンやプルアップ、プルダウン設定が有効かどうかを確認することができ、さらに、設定条件を最適に調整することも可能となる。

なお、上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ 被試験デバイス
２ 電源端子
３ ＧＮＤ端子
４ 信号端子（被試験端子）
５ 電源
６ 電源モニタ
７ 電流パルス源
８ パターン発生器
９ ハイインピーダンス検出回路
１０ 記憶・演算回路
１１ プルアップ抵抗素子
１２ プルダウン抵抗素子
１３、１４ コンデンサ
１５、１６ ラッチ回路
１７ ＥＸＯＲ回路
１８ 制御回路
２１ 被試験デバイス
２２ 電源端子
２３ ＧＮＤ端子
２４ 信号端子（被試験端子）
２５ 電源
２６ 電流計
２７ 電流パルス源
２８ パターン発生器
２９ プルアップ・プルダウン回路
３１ プルアップ抵抗素子
３２ プルダウン抵抗素子
Ｎ１〜Ｎ３ ノード
ＳＷ１〜ＳＷ６ スイッチ
ＳＷ７〜ＳＷ１１ スイッチ

Claims (17)

1. 被試験デバイスの被試験端子の電位をプルアップおよびプルダウンして該被試験端子がハイインピーダンス状態であるか否かを検出するハイインピーダンス検出回路と、
   前記ハイインピーダンス検出回路によるプルアップおよびプルダウン動作に伴って前記被試験端子の論理状態が反転する前後において、定電圧源から前記被試験デバイスの電源端子へ供給される電源電流を測定して両者の差分を第１の差分とするとともに、前記被試験端子に電流パルスを印加する前後において該定電圧源から該電源端子へ供給される電源電流を測定して両者の差分を第２の差分とし、該第１の差分と該第２の差分とを比較することで、前記被試験デバイスにおいてラッチアップが発生したか否かを判定する記憶・演算回路と、を備えることを特徴とするラッチアップ試験装置。
2. 前記ハイインピーダンス検出回路は、前記被試験端子に接続された第１のノードに一端が接続され、他端が第２のノードに接続された第１のスイッチと、
   第１の電位を供給する第１の電源線と前記第１のノードとの間に直列に接続された、第２のスイッチおよび第１の抵抗素子と、
   前記第１の電位よりも低い第２の電位を供給する第２の電源線と前記第１のノードとの間に直列に接続された、第３のスイッチおよび第２の抵抗素子と、
   前記第２のノードと前記第１の電源線との間に接続された第１の容量素子と、
   前記第２のノードと前記第２の電源線との間に接続された第２の容量素子と、を備えていることを特徴とする、請求項１に記載のラッチアップ試験装置。
3. 前記ハイインピーダンス検出回路は、前記第１のノードと前記第２のノードとの間を導通状態とした場合において、前記被試験端子と前記第１の電源線との間を前記第１の抵抗素子を介して導通状態としてから非導通状態とした後、所定の期間が経過したときの前記被試験端子の電位レベルである第１の電位レベルと、前記被試験端子と前記第２の電源線との間を前記第２の抵抗素子を介して導通状態としてから非導通状態とした後、所定の期間が経過したときの前記被試験端子の電位レベルである第２の電位レベルとに基づいて、前記被試験端子がハイインピーダンス状態であるか否かを検出することを特徴とする、請求項１または２に記載のラッチアップ試験装置。
4. 前記ハイインピーダンス検出回路は、前記第１の電位レベルを保持する第１のラッチ回路と、
   前記第２の電位レベルを保持する第２のラッチ回路と、を備えることを特徴とする、請求項３に記載のラッチアップ試験装置。
5. 前記ハイインピーダンス検出回路は、前記第１のラッチ回路から出力された信号と前記第２のラッチ回路から出力された信号との間で排他的論理和を求めて出力するＥＸＯＲ回路を備えることを特徴とする、請求項４に記載のラッチアップ試験装置。
6. 前記記憶・演算回路は、前記被試験端子と前記第１の電源線との間を前記第１の抵抗素子を介して導通状態としたときに、前記定電圧源から前記電源端子へ供給される電源電流と、前記被試験端子と前記第２の電源線との間を前記第２に抵抗素子を介して導通状態としたときに、前記定電圧源から前記電源端子へ供給される電源電流との差分を、前記第２の差分とすることを特徴とする、請求項２ないし５のいずれか１項に記載のラッチアップ試験装置。
7. 前記記憶・演算回路は、前記被試験端子がハイインピーダンス状態である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１ないし６のいずれか１項に記載のラッチアップ試験装置。
8. 前記記憶・演算回路は、前記第１の差分の絶対値が所定の閾値以内である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１ないし７のいずれか１項に記載のラッチアップ試験装置。
9. 前記記憶・演算回路は、前記被試験端子がハイインピーダンス状態でない場合には、前記被試験端子の状態を記録することを特徴とする、請求項１ないし６のいずれか１項に記載のラッチアップ試験装置。
10. 前記記憶・演算回路は、前記第１の差分の絶対値が所定の閾値以内でない場合には、論理反転後に前記定電圧源から前記電源端子へ供給される電源電流をラッチアップ試験の基準電流値として、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１ないし７および９のいずれか１項に記載のラッチアップ試験装置。
11. 前記記憶・演算回路は、被試験デバイスに設けられた複数の信号端子のうちのすべての被試験端子がハイインピーダンス状態であり、かつ、該すべての被試験端子に対する前記第１の差分の絶対値が所定の閾値以内である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１ないし６のいずれか１項に記載のラッチアップ試験装置。
12. 被試験デバイスの被試験端子の電位をプルアップおよびプルダウンして該被試験端子がハイインピーダンス状態であるか否かを検出する工程と、
    前記検出工程におけるプルアップおよびプルダウン動作に伴って前記被試験端子の論理状態が反転する前後において、定電圧源から前記被試験デバイスの電源端子へ供給される電源電流を測定して両者の差分を第１の差分とする工程と、
    前記被試験端子に電流パルスを印加する前後において該定電圧源から該電源端子へ供給される電源電流を測定して両者の差分を第２の差分とする工程と、
    前記第１の差分と前記第２の差分とを比較することで前記被試験デバイスにおいてラッチアップが発生したか否かを判定する工程と、を含むことを特徴とするラッチアップ試験方法。
13. 前記被試験端子がハイインピーダンス状態である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１２に記載のラッチアップ試験方法。
14. 前記第１の差分の絶対値が所定の閾値以内である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１２または１３に記載のラッチアップ試験方法。
15. 前記被試験端子がハイインピーダンス状態でない場合には、前記被試験端子の状態を保持する工程をさらに含むことを特徴とする、請求項１２に記載のラッチアップ試験方法。
16. 前記第１の差分の絶対値が所定の閾値以内でない場合には、論理反転後に前記定電圧源から前記電源端子へ供給される電源電流をラッチアップ試験の基準電流値として、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１２、１３および１５のいずれか１項に記載のラッチアップ試験方法。
17. 前記記憶・演算回路は、被試験デバイスに設けられた複数の信号端子のうちのすべての被試験端子がハイインピーダンス状態であり、かつ、該すべての被試験端子に対する前記第１の差分の絶対値が所定の閾値以内である場合に、前記被試験デバイスにおいてラッチアップが発生したか否かを判定することを特徴とする、請求項１２に記載のラッチアップ試験方法。

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